CN101154454A

CN101154454A - 闪速存储器件及其擦除方法

Info

Publication number: CN101154454A
Application number: CNA2007101517195A
Authority: CN
Inventors: 王钟铉
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2006-09-29
Filing date: 2007-09-27
Publication date: 2008-04-02
Anticipated expiration: 2027-09-27
Also published as: KR100908526B1; CN101154454B; KR20080029750A

Abstract

本发明涉及闪速存储器件及其擦除方法。该擦除方法包括：针对包括一组页的存储单元块执行擦除操作；执行擦除验证操作并存储关于包括没有被正常擦除的未擦除存储单元的页的未擦除页信息；以及基于未擦除页信息，执行包括未擦除存储单元的页的另外的擦除操作。当未擦除单元存在时，擦除验证操作和另外的擦除操作被重复执行。

Description

闪速存储器件及其擦除方法

相关申请的交叉参考

本申请要求于2006年9月29日提交的韩国专利申请第10-2006-96208号和于2007年6月4日提交的韩国专利申请第10-2007-54607号的优先权，上述两专利申请的内容在此通过引用全部结合到本申请中。

背景技术

本发明涉及闪速存储器件及其擦除方法，更具体地，涉及其中擦除的存储单元的阈电压分布可以被变窄的闪速存储器件及其擦除方法。

图1的电路图示出了传统的闪速存储器的擦除方法。闪速存储器件包括存储单元阵列10、闭塞开关20和X解码器30。存储单元阵列10包括多个存储单元块11(为了方便，仅示出了一个存储单元块)。每个存储单元块11包括多个单元串(cell string)S0到Sn。单元串S0到Sn中的每个包括串连连接的漏极选择晶体管DST、多个存储单元F0到Fi和源极选择晶体管SST。包括在各单元串S0到Sn中的漏极选择晶体管DST被连接到相应的位线BL0到BLn，且包括在各单元串S0到Sn中的源极选择晶体管SST被并联地连接到公共源极线CSL。

X解码器30根据地址信号ADD输出块选择号BSLk来选择多个存储单元块中的一个。

闭塞开关20包括多个NMOS晶体管M0到Mi+2。该多个NMOS晶体管M0到Mi+2根据X解码器30的块选择信号BSLk操作，并且将通过全局字线GWL、全局选择线GDSL和GSSL施加的电压传递到所选的存储单元块11的漏极选择线DSL、字线WL0到WLi和源极选择线SSL。

下面将详细描述传统闪速存储器的擦除方法。擦除操作是逐个存储单元块进行的。根据施加到X解码器30的地址信号ADD，从多个存储单元块中选择一个存储单元块11。0V被施加到所选的存储单元块11的字线WL0到WLi，且大约20V的高电压被施加到存储单元块11的阱(well)大约1.4ms。因此，由于与阱的电容耦合，漏极选择线DSL和源极选择线SSL的电压被提高到大约20V。另外，借助于字线WL0到WLi和阱之间的高电压差，将存储单元块11中的各存储单元的阈电压分布从正分布(positive distribution)变成负分布(negative distribution)。

擦除验证操作是逐个存储单元块进行的。为此，擦除脉冲应当足够长，以充分地擦除存储单元块11中的所有单元F0到Fi。然而，存储单元块11中的各存储单元的擦除以不同的速度进行，且擦除后的阈电压可以在大范围内变化。另外，擦除操作时间可能变长，从而产生由于各单元之间的电容耦合引起的干扰影响。特别地，这成为降低如多级单元中需要窄的阈电压分布的器件中的操作可靠性的障碍。

发明内容

本发明涉及通过执行擦除操作、执行基于页组(page-group)的擦除验证、然后仅在包括未被正常擦除的单元的一个页组上再次执行擦除操作而得到的擦除单元的窄的阈电压分布。

在根据本发明的闪速存储器的擦除方法中，执行对包括多个页的存储单元块的擦除操作。擦除验证操作被执行，且关于包括未被正常擦除的未擦除存储单元的页的未擦除页信息被存储。基于未擦除页信息，执行包括未擦除存储单元的页的另外的擦除操作。当存在未擦除存储单元时，擦除验证操作和另外的擦除操作被重复执行。

擦除验证操作是在每个页组上执行的，两个或更多页被设置成一个页组。

当执行擦除操作或另外的擦除操作时，擦除电压被施加到存储单元块的阱20μs到1500μs。

未擦除页信息包括页的地址，该页包括未擦除存储单元，并且未擦除页信息根据擦除验证操作的结果被更新。

根据本发明的闪速存储器件包括：多个存储单元块，所述存储单元块分别包括多个页；全局控制电路，其在擦除操作时向每个页施加擦除操作电压，通过擦除验证操作存储与包括未被正常擦除的未擦除存储单元的页对应的未擦除页信息，施加擦除操作电压以使得在另外的擦除操作时仅未擦除页被再次擦除；X解码器，其根据地址信号来输出块信号，用来选择所述存储单元块中的一个；以及闭塞开关，其根据块选择信号，将从全局控制电路输出的擦除操作电压传递到所选的存储单元块。

擦除验证操作是在每个页组上执行的，其中两个或更多页被设置成一个页组。当执行擦除操作或另外的擦除操作时，擦除电压被施加到存储单元块的阱20μs到1500μs。

未擦除页信息包括页的地址，所述页包括未擦除存储单元，并且未擦除页信息根据擦除验证操作的结果被更新。

附图说明

图1是示出了传统的闪速存储器的擦除方法的电路图；

图2到图5是示出了根据本发明的实施例的闪速存储器件及其擦除方法的电路图；以及

图6是示出了使用根据本发明的实施例的闪速存储器的擦除和擦除验证方法得到的阈电压的图。

具体实施方式

下面将参考附图描述根据本申请的特定实施例。

图2到图5是示出了根据本发明的实施例的闪速存储器件及其擦除方法的电路图。

参见图2，根据本发明的实施例的闪速存储器件包括X解码器201、全局控制电路205、闭塞开关204和存储单元阵列202。

存储单元阵列202包括多个存储单元块203(为了方便，仅示出了一个存储单元块)。每个存储单元块203包括多个单元串ST0到STn。单元串ST0到STn中的每个具有其中漏极选择晶体管DST、多个存储单元F0到Fi和源极选择晶体管SST串连连接的结构。包括在各单元串ST0到STn中的漏极选择晶体管DST被连接到对应的位线BL0到BLn，且包括在各单元串ST0到STn中的源极选择晶体管SST被并联连接到公共源极选择线CSL。同时，包括在各单元串ST0到STn中的漏极选择晶体管DST具有彼此连接的栅极，因此形成漏极选择线DSL。包括在各单元串ST0到STn中的源极选择晶体管SST具有彼此连接的栅极，因此形成源极选择线SSL。另外，存储单元F0到Fi具有彼此连接的栅极，因此形成相应的字线WL0到WLi，且相应的字线形成页单元。这时，2、4、8、16或32个页形成一个页组。

X解码器201根据地址信号输出块选择信号BSLk来选择多个存储单元块中的一个。

全局控制电路205分别向多个全局字线GWL输出擦除操作所必需的操作电压(以下称作“擦除操作电压”)，且可以输出不同电平的电压。

特别地，全局控制电路205产生擦除操作电压，以使得当执行擦除操作后的擦除验证操作时可以按页组执行擦除验证。另外，全局控制电路205根据擦除验证操作的结果，存储关于在其上擦除操作没有正常执行的页组(以下称作“未擦除页组”)的信息(以下称作“未擦除页信息”)。在验证操作后再执行的擦除操作中，全局控制电路205基于未擦除页信息产生擦除操作电压，以使得仅在未擦除页组上执行擦除操作。稍后将详细描述操作细节。

闭塞开关204根据X解码器201的块选择信号BSLk，将从全局控制电路205输出的擦除操作电压传递到所选的存储单元块203。闭塞开关204包括：连接在全局源极选择线GSSL和源极选择线SSL之间的开关元件N0；连接在全局字线GWL和字线WL0到WLi之间的开关元件N1到Ni+1；以及连接在全局漏极选择线GDSL和漏极选择线DSL之间的开关元件Ni+2。各开关元件响应于X解码器201的块选择信号BSLk被导通。

下面描述擦除操作。通过X解码器201选择一个存储单元块203。由全局控制电路205产生的擦除电压被分别施加到漏极选择线DSL、各字线WL0到WLi、以及源极选择线SSL。更详细地，地电压(即0V)被施加到连接至存储单元阵列202的所有字线WL0到WLi。如果大约20V的擦除电压被施加到阱，那么，借助于与阱的电容耦合，漏极选择线DSL和源极选择线SSL的电压被提高到大约20V，且包括在所选的存储单元块中的各存储单元借助于各字线与阱之间的高电压差被擦除。这时，擦除电压作为大约20μs到1500μs的短脉冲串的擦除脉冲被施加到阱。

由于擦除电压只被施加到阱20μs到1500μs，其比现有技术短，擦除速度慢，所以存在着其阈电压不低于目标电压(即0V)的存储单元。

擦除操作完成后，擦除验证操作被执行。特别地，在本实施例中，如上关于擦除验证的描述那样，两个或更多页被设置成一个页组，且擦除验证是按页组被执行的。

一个页组可以包括1、2、4、8、16或32个页。此时，当擦除验证针对包括一个页的页组逐个页组地被执行、或当擦除验证针对包括一组页的页组逐个页组地被执行时，擦除验证的速度可以有显著的变化。例如，包括两个页的页组的擦除验证速度是包括一个页的页组的擦除验证速度的两倍，以使得用于擦除验证的时间可以被缩短。

参见图3，在两个页被设置成一个页组的情况下，0V被施加到第一和第二字线WL0和WL1(即第一页组)，且足以导通存储单元的通过电压(即4V到5V)被施加到其余的字线WL2到WLi。另外，从位线BL0到BLn中的每个流向公共源极线CSL的一定量的电流被探测以便测量包括在第一页组中的存储单元F0和F1的阈电压。此时，如果有电流流动，则确定包括在第一页组中的存储单元都已经被正常擦除。如果电流没有流经特定位线(即BLn)，则包括在串(即STn)中、连接到特定位线BLn并连接到第一字线WL0或第二字线WL1的存储单元F0和F1中的一个或多个是没有被正常擦除的存储单元。

如果存在着没有被正常擦除的存储单元，则全局控制电路205存储未擦除页信息(即地址)，即关于对应页组的信息。根据如上述的同样的方法对下一页块执行擦除验证操作。

参见图4，擦除验证被执行，直到最终的页组(即WLi-1和WLi)。另外，当针对每个页组执行擦除验证操作时，关于包括没有被正常擦除的存储单元的页组的信息被存储在全局控制电路205中。如上所述，由于两个或更多页可以同时被验证，擦除验证操作时间可以被缩短。

同时，随后执行的擦除验证操作仅在未擦除页组上被执行，这进一步缩短了擦除验证时间。稍后描述详细的操作。

参见图5，为了对擦除操作在其上没有被正常执行的存储单元进行再次擦除，第二擦除操作被执行。基于存储在全局控制电路205中的未擦除页信息，第二擦除操作仅在未擦除页组上被执行。换言之，第二擦除操作仅在其中包括擦除操作在其上未被正常执行的存储单元的未擦除页组上被执行。为此，不同于擦除操作在块的基础上执行的现有技术，该擦除操作仅在块中的包括没有被擦除的单元的未擦除页块上被执行。以下将对此详细描述。

0V被施加到包括在未擦除页组中的字线(即WL0和WL1)以使得擦除操作可以被执行，并且包括在其余页组中的字线变为浮动的。如果在这种状态下擦除电压(即20V)被施加到阱，字线WL0和WL1与板(board)之间的电压差在未擦除页组中增加，以使得擦除操作被执行。然而，在其余的页组中，由于电容耦合现象，字线的电压增加到大约20V，以使得擦除操作不被执行。以类似的方式，即使在第二擦除操作中，擦除电压也仅被施加20μs到1500μs，其比现有技术短。图5示出了其中仅有第一和第二页组WL0和WL1被选择地擦除的示例。

第二擦除操作完成后，第二擦除验证操作被执行。第二擦除验证操作以与上述的第一擦除操作相同的方式被执行。然而，基于存储在全局控制电路205中的未擦除页信息，第二擦除验证操作仅在第一擦除操作已经在其上执行过的未擦除页块上执行，以使得擦除验证操作时间可以被进一步缩短。存储在全局控制电路205中的未擦除页块信息也根据第二擦除验证操作的结果被更新。

作为第二擦除验证操作的结果，如果所有的存储单元都被正常地擦除，则擦除操作结束。如果存在着没有被正常擦除的存储单元，则擦除操作和擦除验证操作被重复执行。擦除操作和擦除验证操作被重复执行的次数可以被设置为在不超过***中所要求的擦除操作时间的范围内。如果甚至在执行了设置次数的擦除操作后未擦除存储单元仍然存在，则对应的块被处理为无效的块。

上面已经描述了关于未擦除页块的信息被存储到全局控制电路205。然而，关于擦除操作在其上已被正常执行的正常页块的信息可以被存储，并且可在不同于正常的页块的其余页块上再执行擦除操作和擦除验证操作。

图6是示出了通过根据本发明的实施例的闪速存储器的擦除和擦除验证方法得到的阈电压。如果擦除操作通过根据本发明的实施例的方法被执行，因为擦除电压脉冲以比现有技术短的短脉冲串的形式被施加，所以，存储单元的阈电压被逐渐地降低。因此，可以看出，被擦除的存储单元的阈电压分布变窄。另外，擦除验证可以针对包括两个或更多个页的页组逐个页组地被执行，并且擦除操作可以根据擦除验证结果只在未擦除页组上被执行。在这种情况下，第一擦除操作和第一擦除验证操作后执行的擦除操作和擦除验证操作所花费的时间可以被最小化。

如上所述，根据本发明的闪速存储器的擦除方法，通过施加短擦除脉冲执行擦除，并且按页组执行擦除验证。已经通过的页组不经受下次验证，因此它们不被进一步擦除。因此可以使阈电压分布变窄，并且因为已经通过的页组不经受随后的擦除验证，因而提高了速度。

尽管已参考特定实施例进行了以上描述，应当理解，本领域的普通技术人员可以在不背离所附的权利要求以及本专利的精神和范围的情况下对本专利作出变化和修改。

Claims

1.一种闪速存储器的擦除方法，该方法包括：

对包括多个页的存储单元块执行擦除操作；

执行擦除验证操作，并存储关于包括没有被正常擦除的未擦除存储单元的页的未擦除页信息；以及

基于未擦除页信息，对包括未擦除存储单元的页执行另外的擦除操作，

其中当存在未擦除存储单元时，所述擦除验证操作和所述另外的擦除操作被重复地执行。

2.如权利要求1所述的擦除方法，其中所述擦除验证操作在每个页组上被执行，其中两个或更多页被设置成一个页组。

3.如权利要求2所述的擦除方法，其中当执行所述擦除操作或所述另外的擦除操作时，擦除电压被施加到存储单元块的阱20μs到1500μs。

4.如权利要求1所述的擦除方法，其中未擦除页信息包括页的地址，其中该页包括未擦除存储单元。

5.如权利要求1所述的擦除方法，其中所述未擦除页信息根据所述擦除验证操作的结果而被更新。

6.一种闪速存储器件，包括：

多个存储单元块，所述多个存储单元块分别包括多个页；

全局控制电路，其在擦除操作时向所述页中的每一个施加擦除操作电压，通过擦除验证操作来存储与包括没有被正常擦除的未擦除存储单元的页对应的未擦除页信息，以及施加擦除操作电压以使得仅未擦除页在另外的擦除操作时被再次擦除；

X解码器，其根据地址信号输出块信号以用于选择所述存储单元块中的一个；以及

闭塞开关，其根据块选择信号将从所述全局控制电路输出的擦除操作电压传递到所选的存储单元块。

7.如权利要求6所述的闪速存储器件，其中所述擦除验证操作在每个页组上被执行，其中两个或更多页被设置成一个页组。

8.如权利要求6所述的闪速存储器件，其中当执行所述擦除操作或所述另外的擦除操作时，擦除电压被施加到存储单元块的阱20μs到1500μs。

9.如权利要求6所述的闪速存储器件，其中未擦除页信息包括页的地址，其中该页包括未擦除存储单元。

10.如权利要求6所述的闪速存储器件，其中未擦除页信息根据擦除验证操作的结果而被更新。