CN101097562A - 一种突破非易失性存储器件速度瓶颈的装置 - Google Patents
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Abstract
一种突破非易失性存储器件速度瓶颈的装置，包括缓冲装置、指令总线以及非易失性存储器件访问总线；其中缓冲装置处于微处理器CPU和非易失性存储器件之间，指令总线连接缓冲装置和微处理器CPU，非易失性存储器件访问总线连接缓冲装置和非易失性存储器件，扩展与缓冲装置相连接的非易失性存储器件访问总线的位宽；指令总线包括状态总线、指令地址信息总线以及指令代码总线；非易失性存储器件访问总线包括非易失性存储器件地址总线和非易失性存储器件数据总线；缓冲装置包括缓冲控制器和缓冲单元，其中缓冲控制器通过控制总线来控制缓冲单元。
Description
技术领域
本发明涉及集成电路(IC，Integrated Chip)设计领域，具体涉及一种突破非易失性存储器件速度瓶颈的装置。
背景技术
随着半导体工艺的发展，逻辑器件的延时越来越小，从而微处理器CPU等由逻辑电路组成的功能单元的运行速度可以越来越快；一些非易失性存储器件，如Flash或者EEPROM等单元不是由逻辑器件组成，其访问速度却不能同步提升。现有的技术状况是大部分片上***SOC(System On Chip)芯片都需要用到非易失性存储器来存储执行代码或数据，这样就会出现非易失性存储器件访问速度无法匹配微处理器的运行速度的问题，由于非易失性存储器件的允许的访问速度太慢而造成微处理器核以及整个芯片的处理能力无法随着工艺的发展同步提高。
针对此问题的现有的解决办法是采用CACHE缓存技术，即通过预取的方式先把非易失性存储器件中预期要用到的一些数据预先取出存放在一些高速随机存储器件(RAM)中，然后由微处理器单元来通过访问这个高速随机存储器件来消除非易失性存储器件访问带来的瓶颈。现有技术的缺点是引入CACHE以后的工作机制十分复杂，实现电路规模庞大，一般用在复杂结构(如基于32位CPU核)的片上***SOC(System On Chip)中，不太适合简单结构(如基于8位CPU核)的片上***。如目前许多32位芯片***如Intel的奔腾CPU都带有CACHE，而基于8位或16位CPU核的智能卡芯片***如Infineon的SLE66系列、ATMEL的AT90系列等等均不具备CACHE缓存器。这些智能卡芯片一般都只能运行在20MHz以内；或者采用多指令周期的MCU核来实现更高的主频，但其微处理器单元的真实处理能力并不能与主频相匹配。
发明内容
针对以上问题，本发明提供一种突破非易失性存储器件速度瓶颈的装置，以克服引入嵌入式非易失性存储器件(如嵌入式Flash)带来的速度瓶颈，同时避免采用传统CACHE缓存器这类复杂技术。
本发明所要解决的问题可以通过以下技术方案来解决：
本发明通过一种突破非易失性存储器件速度瓶颈的装置来解决由于引入非易失性存储器件而引起的速度瓶颈。
非易失性存储器件访问总线带宽取决于：访问总线频率×访问总线位宽，而微处理器CPU的读取指令带宽取决于：指令频率×指令位宽；如果微处理器CPU指令频率远大于非易失性存储器件访问总线频率时，可以在不改变访问总线频率、指令频率以及指令位宽的情况下，仅仅通过提高非易失性存储器件访问总线位宽来提高非易失性存储器件访问总线带宽，从而可以达到匹配微处理器CPU的指令带宽的目的。
先扩展非易失性存储器件访问总线位宽，使该位宽是实际使用的访问总线位宽的数倍(例如4倍)，再设计一个相应的突破非易失性存储器件速度瓶颈的装置，使得对该高位宽的非易失性存储器件的一次访问能够得到并存储数倍于当前微处理器CPU实际需要的指令和数据信息；这些存储的指令和数据信息可以满足当前和后续指令周期的高速运转CPU的指令和数据的需要，存储的数据信息可作为后续多个微处理器CPU指令周期内的指令代码和数据信息；即一个微处理器CPU指令周期访问非易失性存储器件获得的数据，可供CPU运行多个指令周期。这样就直接突破了非易失性存储器件访问总线带宽限制，从而使整个芯片的性能得到大幅提升。
一种突破非易失性存储器件速度瓶颈的装置，包括缓冲装置、指令总线以及非易失性存储器件访问总线；其中缓冲装置处于微处理器CPU和非易失性存储器件之间，指令总线连接缓冲装置和微处理器CPU，非易失性存储器件访问总线连接缓冲装置和非易失性存储器件，扩展与缓冲装置相连接的非易失性存储器件访问总线的位宽。
对于微处理器CPU，其运行效率取决于工作频率，当微处理器CPU的工作频率提高时，其指令总线的工作频率也相应提高；而对于非易失性存储器件，由于受限于物理特性，其非易失性存储器件访问总线的工作频率存在上限，例如Flash的工作频率一般为10MHz左右，远低于当今工艺下的微处理器CPU指令总线所需要的访问频率。而通过扩展非易失性存储器件访问总线的位宽以后，非易失性存储器件访问总线的带宽也随之提高，从而可以达到与指令总线的带宽相当。
位于指令总线与非易失性存储器件访问总线之间的缓冲装置，其主要功能是将非易失性存储器件访问总线每次访问所取得的数据缓存起来，以供指令总线使用，从而实现两条带宽相当总线的数据访问和交换。
指令总线包括状态总线、指令地址信息总线以及指令代码总线；非易失性存储器件访问总线包括非易失性存储器件地址总线和非易失性存储器件数据总线；缓冲装置包括缓冲控制器和缓冲单元，其中缓冲控制器通过控制总线来控制缓冲单元。
缓冲装置的核心是缓冲控制器，其主要工作过程包括正常工作过程、处理微处理器CPU跳转指令的工作过程、处理微处理器CPU访问过快的工作过程以及处理微处理器CPU访问过慢的工作过程。
缓冲控制器的正常工作过程是：缓冲控制器将根据微处理器CPU指令地址信息总线上的地址信息预测微处理器CPU的指令访问地址，由非易失性存储器件地址总线输出至非易失性存储器件；非易失性存储器件将根据非易失性存储器件地址总线返回相应的数据，由非易失性存储器件数据总线送至缓存单元；缓存单元将根据缓冲控制器的控制总线来选择缓存非易失性存储器件数据总线上送来的数据；缓存控制器同时根据指令地址信息总线上的地址信息，从缓存单元中选择相应的数据，并通过指令代码总线返回给微处理器CPU。
缓冲控制器处理微处理器CPU跳转指令的工作过程是：当缓冲控制器通过CPU指令地址信息总线上的指令信息检测到微处理器CPU的跳转指令时，其执行缓存单元中数据无效的操作。
缓冲控制器处理微处理器CPU访问过快的工作过程是：当缓冲控制器检测到缓存单元为空，意味着微处理器CPU访问过快，则缓冲控制器将当前状态通过状态总线返还给微处理器CPU，使得微处理器CPU停止访问以等待缓存单元中数据有效。
缓冲控制器处理微处理器CPU访问过慢的工作过程是：当缓冲控制器检测到缓存单元为满，意味着微处理器CPU访问过慢，则缓冲控制器将会停止访问非易失性存储器件直至缓存单元中有空余空间再继续访问。
同时，为了能够更好地改善非易失性存储器件的速度瓶颈，还可以建立两个非易失性存储器件的缓存单元，实现乒乓切换。
与现有技术相比，解决了引入Flash等嵌入式非易失性存储器件带来的速度瓶颈；与传统CACHE解决方案相比大大降低了电路的复杂度，避免了实现CACHE的复杂机制。本发明特别适合简单芯片***，尤其适合基于8位或16位单指令周期CPU核的芯片***，基于本发明的芯片***其工作频率能运行在60MHz甚至更高。
附图说明
图1是本发明中装置的整体方案示意图；
图2是本发明中装置的详细方案示意图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的描述。
非易失性存储器件访问总线带宽取决于：访问总线频率×访问总线位宽，而微处理器CPU的读取指令带宽取决于：指令频率×指令位宽；如果微处理器CPU指令频率远大于非易失性存储器件访问总线频率时，可以在不改变访问总线频率、指令频率以及指令位宽的情况下，仅仅通过提高非易失性存储器件访问总线位宽来提高非易失性存储器件访问总线带宽，从而可以达到匹配微处理器CPU的指令带宽的目的。
先扩展非易失性存储器件访问总线位宽，使该位宽是实际使用的访问总线位宽的数倍(例如4倍)，再设计一个相应的突破非易失性存储器件速度瓶颈的装置，使得对该高位宽的非易失性存储器件的一次访问能够得到并存储数倍于当前微处理器CPU实际需要的指令和数据信息；这些存储的指令和数据信息可以满足当前和后续指令周期的高速运转CPU的指令和数据的需要，存储的数据信息可作为后续多个微处理器CPU指令周期内的指令代码和数据信息；即一个微处理器CPU指令周期访问非易失性存储器件获得的数据，可供CPU运行多个指令周期。这样就直接突破了非易失性存储器件访问总线带宽限制，从而使整个芯片的性能得到大幅提升。
如图1所示，本发明所提供的一种突破非易失性存储器件速度瓶颈的装置，包括缓冲装置103、指令总线102以及非易失性存储器件访问总线104；其中缓冲装置103处于高速器件微处理器CPU101和非易失性存储器件105之间，指令总线102连接缓冲装置103和微处理器CPU101，非易失性存储器件访问总线104连接缓冲装置103和非易失性存储器件105。扩展与缓存装置相连接的非易失性存储器件访问总线104的位宽。
对于微处理器CPU101，其运行效率取决于工作频率，当微处理器CPU101的工作频率提高时，其指令总线102的工作频率也相应提高；而对于非易失性存储器件105，由于受限于物理特性，其非易失性存储器件访问总线104的工作频率存在上限，例如Flash的工作频率一般为10MHz左右，远低于当今工艺下的微处理器CPU指令总线102所需要的访问频率。而通过扩展非易失性存储器件105的访问总线的位宽以后，非易失性存储器件访问总线104的带宽也随之提高，从而可以达到与指令总线102的带宽相当。
位于指令总线102与非易失性存储器件访问总线104之间的缓冲装置103，其主要功能是将非易失性存储器件访问总线104每次访问所取得的数据缓存起来，以供指令总线102使用，从而实现两条带宽相当总线的数据访问和交换。
指令总线102、非易失性存储器件访问总线104以及缓冲装置103的组成如图2所示。其中指令总线102包括状态总线201、指令地址信息总线202以及指令代码总线203；非易失性存储器件访问总线104包括非易失性存储器件地址总线207和非易失性存储器件数据总线208；缓冲装置103包括缓冲控制器204和缓冲单元206，其中缓冲控制器204通过控制总线205来控制缓冲单元206。
缓冲装置103的核心是缓冲控制器204，其主要工作过程包括正常工作过程、处理微处理器CPU101跳转指令的工作过程、处理微处理器CPU101访问过快的工作过程以及处理微处理器CPU101访问过慢的工作过程。
缓冲控制器204的正常工作过程是：缓冲控制器204将根据微处理器CPU指令地址信息总线202上的地址信息预测微处理器CPU101的指令访问地址，由非易失性存储器件地址总线207输出至非易失性存储器件105；非易失性存储器件105将根据非易失性存储器件地址总线207返回相应的数据，由非易失性存储器件数据总线208送至缓存单元206；缓存单元206将根据缓冲控制器204的控制总线205来选择缓存非易失性存储器件数据总线208上送来的数据；缓存控制器204同时根据指令地址信息总线202上的地址信息，从缓存单元206中选择相应的数据，并通过指令代码总线203返回给微处理器CPU101。
缓冲控制器204处理微处理器CPU101跳转指令的工作过程是：当缓冲控制器204通过CPU指令地址信息总线202上的指令信息检测到微处理器CPU101的跳转指令时，其执行缓存单元206中数据无效的操作。
缓冲控制器204处理微处理器CPU101访问过快的工作过程是：当缓冲控制器204检测到缓存单元206为空，意味着微处理器CPU101访问过快，则缓冲控制器204将当前状态通过状态总线201返还给微处理器CPU101，使得微处理器CPU101停止访问以等待缓存单元206中数据有效。
缓冲控制器204处理微处理器CPU101访问过慢的工作过程是：当缓冲控制器204检测到缓存单元206为满，意味着微处理器CPU101访问过慢，则缓冲控制器204将会停止访问非易失性存储器件105直至缓存单元206中有空余空间再继续访问。
另外，为了能够更好地改善非易失性存储器件的速度瓶颈，还可以建立两个非易失性存储器件的缓存单元，实现乒乓切换。
Claims (8)
1.一种突破非易失性存储器件速度瓶颈的装置，其特征在于：所述装置包括缓冲装置、指令总线以及非易失性存储器件访问总线；其中缓冲装置处于微处理器CPU和非易失性存储器件之间，指令总线连接缓冲装置和微处理器CPU，非易失性存储器件访问总线连接缓冲装置和非易失性存储器件。
2.如权利要求1所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：扩展与缓存装置相连接的非易失性存储器件访问总线的位宽。
3.如权利要求1所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述指令总线包括状态总线、指令地址信息总线以及指令代码总线；所述非易失性存储器件访问总线包括非易失性存储器件地址总线和非易失性存储器件数据总线；所述缓冲装置包括缓冲控制器和缓冲单元，其中缓冲控制器通过控制总线来控制缓冲单元。
4.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述缓冲装置根据微处理器CPU的每一次访问请求都实现一次对非易失性器件的一次访问，而每一次针对非易失性器件的访问都能够获得并存储数倍于当前实际需要的数据信息，这些信息可供微处理器CPU运行多个指令周期。
5.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述缓冲控制器，在正常工作过程中将根据微处理器CPU指令地址信息总线预测微处理器CPU的指令访问地址，由非易失性存储器件地址总线输出至非易失性存储器件；非易失性存储器件将根据非易失性存储器件地址总线返回相应的数据，由非易失性存储器件数据总线送至缓存单元；缓存单元将根据缓冲控制器的控制总线来选择缓存非易失性存储器件数据总线上送来的数据；缓存控制器同时根据指令地址信息总线的信息，从缓存单元)中选择相应的数据，并通过指令代码总线返回给微处理器CPU。
6.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述的缓冲控制器当其检测到指令地址信息总线传来的微处理器CPU的跳转指令时，执行缓存单元中的数据无效处理。
7.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述的缓冲控制器当其检测到执行缓存单元为空，即意味着微处理器CPU访问过快，此时由缓存控制器将其当前状态通过状态总线返还给微处理器CPU，微处理器CPU此时将停止访问以等待缓存单元中数据有效。
8.如权利要求3所述的突破非易失性存储器件速度瓶颈的装置，其特征在于：所述的缓冲控制器当其检测到执行缓存单元为满，即意味着微处理器CPU访问过慢，此时缓存控制器将会停止访问非易失性存储器件直至缓存单元中有空余空间再继续访问。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104834483A (zh) * | 2015-05-11 | 2015-08-12 | 江苏宏云技术有限公司 | 一种提升嵌入式mcu性能的实现方法 |
| CN105138481A (zh) * | 2014-05-30 | 2015-12-09 | 华为技术有限公司 | 存储数据的处理方法、装置和*** |
| CN106155926A (zh) * | 2015-04-09 | 2016-11-23 | 澜起科技（上海）有限公司 | 存储器及存储器的数据交互方法 |
| CN108399146A (zh) * | 2018-02-26 | 2018-08-14 | 上海东软载波微电子有限公司 | Flash控制器、取指令方法及计算机可读存储介质 |
| CN114281570A (zh) * | 2021-12-23 | 2022-04-05 | 合肥市芯海电子科技有限公司 | 嵌入式控制电路、控制方法、装置及芯片 |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105138481A (zh) * | 2014-05-30 | 2015-12-09 | 华为技术有限公司 | 存储数据的处理方法、装置和*** |
| CN105138481B (zh) * | 2014-05-30 | 2018-03-27 | 华为技术有限公司 | 存储数据的处理方法、装置和*** |
| CN106155926A (zh) * | 2015-04-09 | 2016-11-23 | 澜起科技（上海）有限公司 | 存储器及存储器的数据交互方法 |
| CN106155926B (zh) * | 2015-04-09 | 2019-11-26 | 澜起科技股份有限公司 | 存储器及存储器的数据交互方法 |
| CN104834483A (zh) * | 2015-05-11 | 2015-08-12 | 江苏宏云技术有限公司 | 一种提升嵌入式mcu性能的实现方法 |
| CN104834483B (zh) * | 2015-05-11 | 2018-02-27 | 江苏宏云技术有限公司 | 一种提升嵌入式mcu性能的实现方法 |
| CN108399146A (zh) * | 2018-02-26 | 2018-08-14 | 上海东软载波微电子有限公司 | Flash控制器、取指令方法及计算机可读存储介质 |
| CN108399146B (zh) * | 2018-02-26 | 2021-11-23 | 上海东软载波微电子有限公司 | Flash控制器、取指令方法及计算机可读存储介质 |
| CN114281570A (zh) * | 2021-12-23 | 2022-04-05 | 合肥市芯海电子科技有限公司 | 嵌入式控制电路、控制方法、装置及芯片 |
| WO2023116093A1 (zh) * | 2021-12-23 | 2023-06-29 | 合肥市芯海电子科技有限公司 | 嵌入式控制电路、控制方法、装置及芯片 |
| CN114281570B (zh) * | 2021-12-23 | 2024-05-03 | 合肥市芯海电子科技有限公司 | 嵌入式控制电路、控制方法、装置及芯片 |
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