CN101075482A - 半导体存储器及其测试方法 - Google Patents

半导体存储器及其测试方法 Download PDF

Info

Publication number
CN101075482A
CN101075482A CNA200710103306XA CN200710103306A CN101075482A CN 101075482 A CN101075482 A CN 101075482A CN A200710103306X A CNA200710103306X A CN A200710103306XA CN 200710103306 A CN200710103306 A CN 200710103306A CN 101075482 A CN101075482 A CN 101075482A
Authority
CN
China
Prior art keywords
operation mode
mode information
register
semiconductor memory
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200710103306XA
Other languages
English (en)
Other versions
CN101075482B (zh
Inventor
森郁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN101075482A publication Critical patent/CN101075482A/zh
Application granted granted Critical
Publication of CN101075482B publication Critical patent/CN101075482B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1804—Manipulation of word size

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一种半导体存储器及其测试方法，其中在测试时在多个CR中设置任意操作模式信息，从而测试成本降低。多个CR保存操作模式信息。在CR控制电路以预定顺序检测到写入命令或读取命令时，CR控制电路以时分方式更新每个所述多个CR的操作模式信息。命令生成部响应于来自外部的控制信号，生成写入命令、读取命令、或者不出现写入操作或读取操作的测试开始命令。此外，命令生成部在多个CR每次更新时再次生成测试开始命令。数据板压缩电路根据代码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据，从而改变将被写入至多个CR的操作模式信息，所述代码由在发送测试开始命令时输入的部分地址表示。

Description

半导体存储器及其测试方法
技术领域
本发明涉及一种半导体存储器及其测试方法，更具体地，涉及一种操作模式可从外部设置的半导体存储器及其测试方法。
背景技术
近年来，尤其是在移动电话等中已经使用了伪静态随机存取存储器(SRAM)，其中使用了用于大容量低成本动态随机存取存储器(DRAM)的存储核心，并且在存储元件内部能够进行更新操作。
这种伪静态RAM包括多个配置寄存器(CR)，其通过从芯片外部发送的命令来保存内部操作模式信息。
图10为示出传统CR设置序列的实例的示意图。
如图10所示，为执行CR设置，按步骤1至6的顺序对由规范(specification)确定的存储器中用于寄存器存取的专用地址A进行存取。在步骤1中，首先从地址A读出数据RDa(RD)。在步骤2和3中，读出的数据RDa随后被连续写入地址A(WR)。在按步骤1至3的顺序进行存储器存取时，对发出了请求进入CR存取模式的命令进行确定。在已进入CR存取模式的步骤4中及步骤4之后，停止将数据写入存储单元和从存储单元读出数据。在步骤4中，由例如输入至半导体存储器的多个数据板(data pad)(用于输入数据和输出数据)中的板DQ0的数据选择“CR设置”或“CR校验”。
“CR设置”是将操作模式信息写入CR(更新写入CR的操作模式信息)的操作。“CR校验”是将写入CR的操作模式信息输出的操作。如果步骤4中选择了“CR设置”，则在于步骤5和6中进行写入操作时，以时分方式根据从板DQ0和板DQ1至DQ7发送的8位数据设置多个CR。在进行写入操作时所用的地址也是用于寄存器存取的专用地址A。在某些情况下，步骤4至6中设置的多条操作模式信息分别称为CR-Key0、CR-Key1、CR-Key2。
顺便提及，数据板压缩测试模式技术公知为减少半导体存储器测试成本的技术，通过这种技术，可以用测试电路(未示出)的有限个端子(以下称为测试器管脚)同时测量更多芯片。利用这种技术，输入至分配给测试器管脚的部分数据板的测试数据用于表示将被输入至未分配给测试器管脚的其它数据板的测试数据。也就是说，多个数据板被压缩。由此，减少了给一块芯片的数据板分配的测试器管脚的数量。
图11为示出数据板压缩的实例的示意图。假定在32个板DQ0至DQ31中，将板DQ0、DQ5、DQ8和DQ13分配给测试电路的测试器管脚。根据在进行数据板压缩时输入的代码(以下称为子码)，基于输入板DQ0、DQ5、DQ8和DQ13的测试数据，来确定将被输入其它数据板的测试数据。如图11所示，基于例如输入板DQ0的测试数据，利用作为部分地址信息的子码a08、a09和a10，可将八个板DQ0、DQ2、DQ4、DQ6、DQ16、DQ18、DQ20和DQ22压缩为板DQ0。子码用于指定输入至分配给测试器管脚的板DQ0、DQ5、DQ8和DQ13的测试数据是应被反相(invert)还是应以其原始状态使用。例如，如果子码a08的值为“1”，那么通过将输入板DQ0的值反相而得到的值，用作将被输入半导体存储器中的板DQ2和DQ18的数据。
通过半导体存储器中包括的以下数据板压缩电路来进行上述数据板压缩。
图12为示出部分的数据板压缩电路的示意图。
图12示出部分的数据板压缩电路500，用于表示将被输入板DQ2、DQ4、DQ6、DQ16、DQ18、DQ20和DQ22的数据，所述数据是利用图11所示的输入板DQ0的数据被输入的。
数据板压缩电路500包括分别连接于板DQ0、DQ2、DQ4、DQ6的开关电路501、502、503、504。此外，开关电路502、503、504连接于板DQ0，板DQ0与测试器管脚相连。
各开关电路501、502、503、504包括反相电路InV和两个开关Sw1、Sw2。各开关Sw1用于确定是通过反相电路InV将来自板DQ0的数据反相，还是以原始状态使用来自板DQ0的数据。根据上述子码a08、a09或a10进行这种确定。无论子码为何值，开关电路501中包括的开关Sw1的状态都是固定的。
开关电路502、503、504中包括的各开关Sw2用于选择来自板DQ2、DQ4或DQ6的数据，或者选择来自由各开关Sw1选取的板DQ0的数据(或通过将来自板DQ0的数据反相而得到的数据)。在未进行数据板压缩时(进行除测试操作之外的正常操作等)，选择来自板DQ2、DQ4或DQ6的数据。在进行数据板压缩时，选择来自板DQ0的数据。开关电路501中包括的开关Sw2的状态是固定的，从而总是选择来自板DQ0的数据。
板DQ16、DQ18、DQ20、DQ22分别连接至延迟电路511、512、513、514，所述延迟电路511、512、513、514将输入数据延迟，该延迟的时间分别与开关电路501、502、503、504中出现的延迟量相对应。
此外，数据板压缩电路500包括字结构切换电路521、522、523、524、525、526、527和528，用于在32位与16位之间切换半导体存储器中的字结构。在进行数据板压缩时，字结构切换电路521至528中包括的各开关Sw3起效，从而不选择来自板DQ16、DQ18、DQ20或DQ22的数据。
对于传统的半导体存储器，利用上述数据板压缩电路500，能够减少测试时给一块芯片的数据板分配的测试器管脚的数量。
例如，日本专利特开No.2001-319500公开了一种半导体集成电路器件，其利用提供低频测试时钟的低成本测试电路，能够以实际操作频率进行操作测试。
但是，对于传统的半导体存储器，如果使用数据板压缩，则测试时无法将多个CR设置为期望值。以下具体说明这个问题。
图13A和图13B为示出传统的半导体存储器在结合数据板压缩和CR设置的情况下进行的操作的示意图。
为进入测试模式，例如通过使输出使能信号/OE和写入使能信号/WE处于低(L)电平，而使用于逐字节地控制写入的字节屏蔽信号/B0、/B1、……、/Bn处于高(H)电平，来产生作为非法命令的测试开始信号。此时，取决于规范，出现所有位屏蔽的写入操作。如果使用数据板压缩，则在进入测试模式时，输入包括用于数据板压缩的进入代码和用于指定CR-Key0数据的子码的地址。在图13A中，CR设置序列能够进展至步骤4。这与图10相同。但是，如果子码不可变，则将在步骤5和6中输入的CR-Key1和CR-Key2会分别等于CR-Key0，并且无法进行任意改变。
因此，如图13B所示，可以应用以下方法，该方法在步骤4后再次进入测试模式，并且输入包括用于CR-Key1的子码的地址。但是，在这种情况下，出现所有位屏蔽的写入操作，并且在与用于CR设置的专用地址A不匹配的地址进行写入操作。这导致退出了CR设置序列。
发明内容
在上述背景环境下做出本发明。本发明的目的在于提供一种半导体存储器，其中用于保存操作模式信息的多个CR在测试时可被设置为任意值，并且能够节约测试成本。
本发明的另一目的在于提供一种半导体存储器测试方法，通过这种方法，用于保存操作模式信息的多个CR在测试半导体存储器时可被设置为任意值，并且能够节约测试成本。
为了实现上述第一目的，提供一种半导体存储器，其操作模式可从外部设置，该存储器包括：多个寄存器，用于为该半导体存储器保存操作模式信息；寄存器控制电路，用于在以预定顺序检测到写入命令或读取命令时，以时分方式为所述多个寄存器中的每一个的更新操作模式信息，所述写入命令用以向寄存器的存取地址进行写入，所述读取命令用以从寄存器的存取地址进行读取；命令生成部，用于响应于从外部输入的控制信号，生成所述写入命令、所述读取命令、或者不出现写入操作或读取操作的测试开始命令，以及用于在所述多个寄存器每次更新时再次生成该测试开始命令；以及数据板压缩电路，用于根据代码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据，改变将被写入至所述多个寄存器的操作模式信息，所述代码由在发送该测试开始命令时输入的部分地址表示。
为了实现上述第二目的，提供一种半导体存储器的测试方法，该半导体存储器的操作模式可从外部设置，该方法包括以下步骤：响应于来自该半导体存储器外部的控制信号，生成不出现写入操作或读取操作时的测试开始命令；用于根据代码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据，生成操作模式信息，所述代码由在发送该测试开始命令时输入的部分地址表示；在以预定顺序检测到写入命令或读取命令时，以时分方式将根据代码生成的操作模式信息写入到多个寄存器中的每个寄存器，所述写入命令用以向寄存器的存取地址进行写入，所述读取命令用以从寄存器的存取地址进行读取；以及在所述多个寄存器内的操作模式信息每次更新时，通过输入另一代码，再次生成测试开始命令，并生成将被设置于所述多个寄存器中接下来将更新的寄存器中的操作模式信息。
通过以下结合附图的描述，本发明的上述以及其它目的、特征和优点将变得显而易见，附图以示例方式示出本发明的优选实施例。
附图说明
图1为示出根据本发明第一实施例的半导体存储器的结构的示意图。
图2为示出CR-Key的实例的示意图。
图3为示出根据本发明第一实施例的半导体存储器在测试时的操作的示意图。
图4为示出根据本发明第二实施例的半导体存储器的结构的示意图。
图5为示出根据本发明第二实施例的半导体存储器在测试时的操作的示意图。
图6为示出根据本发明第三实施例的半导体存储器的结构的示意图。
图7为示出根据本发明第三实施例的半导体存储器在测试时的操作的示意图。
图8为示出根据本发明第四实施例的半导体存储器的结构的示意图。
图9为示出根据本发明第四实施例的半导体存储器在测试时的操作的示意图。
图10为示出传统CR设置序列的实例的示意图。
图11为示出数据板压缩的实例的示意图。
图12为示出部分的数据板压缩电路的示意图。
图13A和图13B为示出传统的半导体存储器在结合数据板压缩和CR设置的情况下进行的操作的示意图。
具体实施方式
以下参照附图详细说明本发明的实施例。
图1为示出根据本发明第一实施例的半导体存储器的结构的示意图。
根据本发明第一实施例的半导体存储器100a例如为包括DRAM核心101的伪静态RAM，并且包括：X控制器102，用于选择存储单元阵列(未示出)的行；以及Y控制器103，用于选择存储单元阵列的列。Y控制器103包括读取放大器(未示出)、写入放大器(未示出)等。
此外，半导体存储器100a包括命令生成部104a、存储核心控制器105、地址控制器106、及地址保存电路107。
命令生成部104a响应于从外部发送的控制信号，例如芯片使能信号/CE、写入使能信号/WE、或时钟信号CLK，来生成写入命令WR、读取命令RD、测试开始命令等。
根据本发明第一实施例的半导体存储器100a中包括的命令生成部104a的特点在于，命令生成部104a生成在进入测试模式时不出现写入操作或读取操作的测试开始命令。例如，在停止时钟信号CLK并触发控制信号(如写入使能信号/WE)时多次生成测试开始命令，防止出现写入操作和读取操作。
存储核心控制器105根据命令生成部104a生成的命令，将用于控制DRAM核心101的控制信号发送至X控制器102和Y控制器103。
地址控制器106根据命令生成部104a生成的命令，通过地址保存电路107来控制地址的保存和输出。
在地址控制器106的控制下，地址保存电路107保存从地址输入端A00至A22输入的地址，并将该地址输出至X控制器102、Y控制器103等。
另外，能够进行数据板压缩的半导体存储器100a包括数据板压缩测试模式控制电路108和数据板压缩电路109。
当发出测试开始命令，并且从地址保存电路107输入由部分地址表示的进入代码和子码时，数据板压缩测试模式控制电路108将压缩开始信号和子码发送至数据板压缩电路109。
数据板压缩电路109位于输入/输出(I/O)缓冲器110与数据总线111之间，其中该输入/输出缓冲器110与板DQ00至DQ31相连，用于输入/输出数据。当从板DQ00至DQ31输入数据时，数据板压缩电路109通常将数据以原始状态发送至数据总线111。但是，当数据板压缩测试模式控制电路108在测试时将压缩开始命令和子码输入至数据板压缩电路109时，数据板压缩电路109根据子码进行数据板压缩。具体而言，数据板压缩电路109根据子码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据。数据板压缩电路109的具体结构与图12所示的数据板压缩电路500相同。
此外，半导体存储器100a包括：CR 112-1、112-2和112-3，用于保存操作模式信息；以及CR控制电路113，用于控制CR 112-1至112-3。
以下，CR 112-1中保存的操作模式信息称为CR-Key0，CR 112-2中保存的操作模式信息称为CR-Key1，CR 112-3中保存的操作模式信息称为CR-Key2。
图2为示出CR-Key的实例的示意图。
CR-Key0是在数据板压缩后专为板DQ0设置的数据。通过CR-Key0来指定操作模式“CR设置”或“CR校验”。如果数据为“0”，则指定操作模式“CR校验”。如果数据为“1”，则指定操作模式“CR设置”。
CR-Key1是在数据板压缩后专为板DQ0和板DQ1至DQ4设置的数据。通过为板DQ1和DQ0设置的2位数据来指定局部大小(在掉电时数据保存区的大小)。例如，如果为板DQ1和DQ0设置的2位数据为“00”，则指定局部大小为32兆字节。如果为板DQ1和DQ0设置的2位数据为“01”，则指定局部大小为16兆字节。此外，通过为板DQ4、DQ3和DQ2设置的3位数据来指定脉冲长度(burst length)。例如，如果为板DQ4、DQ3和DQ2设置的3位数据为“010”，则指定脉冲长度为8个字。如果为板DQ4、DQ3和DQ2设置的3位数据为“011”，则指定脉冲长度为16个字。
CR-Key2是在数据板压缩后专为板DQ0至DQ2设置的数据。通过CR-Key2来指定读取等待时间。例如，如果为板DQ2、DQ1和DQ0设置的3位数据为“010”，则指定读取等待时间为4个时钟。如果为板DQ2、DQ1和DQ0设置的3位数据为“011”，则指定读取等待时间为5个时钟。
上述多条数据被提供给存储核心控制器105、地址控制器106和总线控制器114。
当CR控制电路113按以下说明的预定顺序检测到写入命令WR和读取命令RD时，CR控制电路113确定发出了请求进入CR存取模式的命令，并且控制将CR-Key0、CR-Key1、CR-Key2以时分方式分别写入CR 112-1至112-3，以及在操作模式“CR校验”中分别从CR 112-1至112-3输出CR-Key0、CR-Key1、CR-Key2，其中该写入命令WR用以对由从地址保存电路107输出的规范确定的用于寄存器存取的专用地址进行写入，该读取命令RD用以从寄存器存取的专用地址进行读取。当进入了CR存取模式时，CR控制电路113使存储核心控制器105停止读取DRAM核心101，并控制总线控制器114以将数据总线111上的数据写入CR 112-1至112-3。总线控制器114在除了CR存取模式之外的模式中将数据总线111与Y控制器103连接起来。
以下说明根据本发明第一实施例的半导体存储器100a利用数据板压缩在测试时进行CR设置的操作。
图3为示出根据本发明第一实施例的半导体存储器在测试时的操作的示意图。
当进入了测试模式时，命令生成部104a例如通过停止时钟信号CLK并触发控制信号(如写入使能信号/WE)，来多次生成并输出不出现写入操作或读取操作的测试开始命令。此时，数据板压缩测试模式控制电路108从地址保存电路107接收表示进入代码和子码的地址，并将压缩开始信号和子码发送至数据板压缩电路109，其中该进入代码用于数据板压缩，该子码用于指定第一CR 112-1中设置的CR-Key0。由此，数据板压缩电路109根据子码进行数据板压缩，并基于输入至这部分数据板的测试数据来生成用于更新的CR-Key0。
如图3所示，随后以步骤1至6的顺序存取由规范确定的用于寄存器存取的存储器中的专用地址A。在步骤1中，首先从地址A读出数据RDa(RD)。在步骤2和3中，读出的数据RDa随后被连续写入地址A(WR)。在按步骤1至3的顺序进行存储器存取时，CR控制电路113确定发出了请求进入CR存取模式的命令，并执行步骤4。
在已进入CR存取模式的步骤4中及步骤4之后，CR控制电路113使存储核心控制器105停止读取DRAM核心101。
在步骤4中，CR控制电路113经数据总线111将数据板压缩电路109生成的CR-Key0写入到CR 112-1。假定CR-Key0为“1”。也就是说，假定指定了操作模式“CR设置”。在更新CR 112-1中的CR-Key0之后以及执行步骤5之前，命令生成部104a再次生成上述测试开始命令。此时，地址保存电路107保存表示进入代码和子码的地址，其中该进入代码用于数据板压缩，该子码用于指定第二CR 112-2中设置的CR-Key1。数据板压缩测试模式控制电路108接受该地址，并使数据板压缩电路109根据子码进行数据板压缩。由此，数据板压缩电路109基于输入至这部分数据板的测试数据来生成用于更新的CR-Key1。
此时，改变了用于寄存器存取的专用地址A。但是，命令生成部104a生成不出现写入操作或读取操作的测试开始命令。因此，CR控制电路113能够继续CR设置序列。
在步骤5中，再次使用用于寄存器存取的专用地址A。CR控制电路113经数据总线111将数据板压缩电路109生成的CR-Key1写入到CR 112-2。命令生成部104a随后再次生成上述测试开始命令。此时，表示进入代码和子码的地址被输入至数据板压缩测试模式控制电路108，其中该进入代码用于数据板压缩，该子码用于指定第三CR 112-3中设置的CR-Key2。数据板压缩电路109根据子码生成用于更新的CR-Key2。
其后，上述地址再次变为用于寄存器存取的专用地址A。CR控制电路113经数据总线111将数据板压缩电路109生成的CR-Key2写入到CR 112-3。
如上所述，采用根据本发明第一实施例的半导体存储器100a，在测试时使用了数据板压缩。由此，能够以较小数量的测试器管脚进行测试。因此，能够增加可同时测试的半导体存储器100a的数量，并且能够降低测试成本。此外，使用数据板压缩不会导致退出CR设置序列，并且在CR 112-1至112-3中能够分别设置任意的CR-Key0、CR-Key1和CR-Key2。
以下说明根据本发明第二实施例的半导体存储器。
采用根据本发明第一实施例的上述半导体存储器100a，例如通过停止时钟信号CLK，在进入测试模式时生成不出现写入操作或读取操作的测试开始信号。控制信号(如时钟信号)的改变对整个测试过程会产生影响。因此，如果同时还测试除上述半导体存储器100a之外的芯片，则可能需要改变测试电路程序等。这导致测试步骤的数量增加。采用以下根据本发明第二实施例的半导体存储器，传统的测试开始信号用于实现数据板压缩与CR设置的共存。
图4为示出根据本发明第二实施例的半导体存储器的结构的示意图。
用相同的标号标记图4中与图1所示根据本发明第一实施例的半导体存储器100a相同的部件，并且省略其说明。
根据本发明第二实施例的半导体存储器100b与根据本发明第一实施例的半导体存储器100a的不同之处在于，命令生成部104b生成的测试开始命令允许写入操作或读取操作(这与传统的测试开始命令相同)，并且半导体存储器100b包括屏蔽控制电路121。另外，根据本发明第二实施例的半导体存储器100b中包括的CR控制电路113a与根据本发明第一实施例的半导体存储器100a中包括CR控制电路113不同。
屏蔽控制电路121生成屏蔽信号并将屏蔽信号发送至CR控制电路113a。当CR控制电路113a更新CR 112-1至112-3中分别设置的CR-Key0、CR-Key1和CR-Key2时，只允许在一个未更新的CR中更新CR-Key。CR控制电路113a跳过其它CR中CR-Key的更新。
当CR控制电路113a按图3所示的顺序检测到写入命令WR和读取命令RD时，CR控制电路113a跳过由屏蔽信号指定的CR中CR-Key的更新，并执行将根据子码生成的CR-Key写入该屏蔽信号允许的CR中的更新过程，其中该写入命令WR用以向寄存器的存取地址进行写入，该读取命令RD用以从寄存器的存取地址进行读取。
图5为示出根据本发明第二实施例的半导体存储器在测试时的操作的示意图。
为首先更新CR 112-1中设置的CR-Key0，命令生成部104b生成并发送进入测试模式的测试开始命令。此时，数据板压缩测试模式控制电路108从地址保存电路107接受表示进入代码和子码的地址，并将压缩开始信号和子码发送至数据板压缩电路109，其中该进入代码用于数据板压缩，该子码用于指定第一CR 112-1中设置的CR-Key0。由此，数据板压缩电路109根据子码进行数据板压缩，并生成用于更新的CR-Key0。
其后，上述地址改变为由规范确定的用于寄存器存取的专用地址。屏蔽控制电路121首先生成用于跳过CR-Key1和CR-Key2的更新的屏蔽信号，然后将屏蔽信号发送至CR控制电路113a。CR控制电路113a执行包括步骤1至6的上述CR设置序列，并将生成的用于更新的CR-Key0写入到CR112-1。但是，由于该屏蔽信号，CR 112-2和112-3中分别设置的CR-Key1和CR-Key2的更新被跳过。当步骤6完成时，CR设置序列结束。
CR-Key1和CR-Key2尚未更新。因此，为了再次进入测试模式，在CR-Key0更新之后，命令生成部104b再次生成测试开始命令。此时，数据板压缩测试模式控制电路108从地址保存电路107接受表示进入代码和子码的地址，并将压缩开始信号和子码发送至数据板压缩电路109，其中该进入代码用于数据板压缩，该子码用于指定第二CR 112-2中设置的CR-Key1。由此，数据板压缩电路109根据该子码进行数据板压缩，并生成用于更新的CR-Key1。
其后，上述地址改变为由规范确定的用于寄存器存取的专用地址。屏蔽控制电路121随后生成用于跳过CR-Key0和CR-Key2的更新的屏蔽信号，然后将屏蔽信号发送至CR控制电路113a。CR控制电路113a执行包括步骤1至6的CR设置序列，并将生成的用于更新的CR-Key1写入到CR 112-2。但是，通过该屏蔽信号跳过CR 112-1和112-3中分别设置的CR-Key0和CR-Key2的更新。当步骤6完成时，CR设置序列结束。
CR-Key2尚未更新。因此，为了进入测试模式，在CR-Key1更新之后，命令生成部104b再次生成测试开始命令。此时，数据板压缩测试模式控制电路108从地址保存电路107接受表示进入代码和子码的地址，并将压缩开始信号和子码发送至数据板压缩电路109，其中该进入代码用于数据板压缩，该子码用于指定第三CR 112-3中设置的CR-Key2。由此，数据板压缩电路109根据该子码进行数据板压缩，并生成用于更新的CR-Key2。
其后，上述地址改变为由规范确定的用于寄存器存取的专用地址。屏蔽控制电路121随后生成用于跳过CR-Key0和CR-Key1的更新的屏蔽信号，然后将屏蔽信号发送至CR控制电路113a。CR控制电路113a执行包括步骤1至6的CR设置序列，并将生成的用于更新的CR-Key2写入到CR 112-3。但是，通过该屏蔽信号跳过CR 112-1和112-2中分别设置的CR-Key0和CR-Key1的更新。当步骤6完成时，CR设置序列结束。
通过采用上述方法，能够应用数据板压缩，并且CR-Key0、CR-Key1和CR-Key2在测试时可被改变为任意值。采用根据本发明第二实施例的上述半导体存储器100b，测试开始信号未改变。在这方面，根据本发明第二实施例的半导体存储器100b不同于根据本发明第一实施例的半导体存储器100a。由此，能够减少用于测试过程的规范的改变。
以下说明根据本发明第三实施例的半导体存储器。
图6为示出根据本发明第三实施例的半导体存储器的结构的示意图。
用相同的标号标记图6中与图1所示根据本发明第一实施例的半导体存储器100a相同的部件，并且省略其说明。
根据本发明第三实施例的半导体存储器100c与根据本发明第一实施例的半导体存储器100a的不同之处在于，命令生成部104c生成的测试开始命令允许写入操作或读取操作(这与传统的测试开始命令相同)，并且半导体存储器100c包括子码设置部122。
子码设置部122在CR-Key0、CR-Key1和CR-Key2更新之前，接受并存储用于改变CR-Key的子码。子码的数量对应于CR 112-1至112-3的数量。
图7为示出根据本发明第三实施例的半导体存储器在测试时的操作的示意图。
采用根据本发明第三实施例的半导体存储器100c，当进入了测试模式时，在包括步骤1至6的CR设置序列开始之前，输入分别包括子码并且数量与CR 112-1至112-3的数量相对应的地址。子码设置部122存储用于CR-Key0的子码、用于CR-Key1的子码和用于CR-Key2的子码。当在包括步骤1至6的CR设置序列中更新了CR-Key0(步骤4)时，数据板压缩测试模式控制电路108在CR控制电路113的控制下，读出子码设置部122中存储的用于CR-Key0的子码，并将用于CR-Key0的子码输入至数据板压缩电路109。数据板压缩电路109生成用于更新的CR-Key0。类似地，当更新了CR-Key1(步骤5)时，数据板压缩测试模式控制电路108读出用于CR-Key1的子码，并将用于CR-Key1的子码输入至数据板压缩电路109。数据板压缩电路109生成用于更新的CR-Key1。当更新了CR-Key2(步骤6)时，数据板压缩测试模式控制电路108读出用于CR-Key2的子码，并将用于CR-Key2的子码输入至数据板压缩电路109。数据板压缩电路109生成用于更新的CR-Key2。由此，能够更新所有的CR-Key0、CR-Key1和CR-Key2。
采用根据本发明第三实施例的上述半导体存储器100c，在测试时能够实现数据板压缩和CR设置的共存。此外，采用根据本发明第三实施例的上述半导体存储器100c，CR设置序列只执行一次。因此，与根据本发明第二实施例的半导体存储器100b相比较，能够缩短进行CR设置所用的时间。
以下说明根据本发明第四实施例的半导体存储器。
图8为示出根据本发明第四实施例的半导体存储器的结构的示意图。
用相同的标号标记图8中与图1所示根据本发明第一实施例的半导体存储器100a相同的部件，并且省略其说明。
采用根据本发明第四实施例的半导体存储器100d，命令生成部104d生成的测试开始命令允许写入操作或读取操作。这与分别根据本发明第二、第三实施例的半导体存储器100b、100c相同。
根据本发明第四实施例的半导体存储器100d包括CR-Key设置部123，以替代数据板压缩测试模式控制电路108，并包括开关电路124，以替代数据板压缩电路109。
CR-Key设置部123先接受并存储用于更新的CR-Key(CR-Key0、CR-Key1、……)，CR-Key的数量对应于CR 112-1至112-3的数量。例如，从由地址保存电路107输入的部分地址信息来获取用于更新的CR-Key。在CR控制电路113执行CR设置序列之前存储用于更新的CR-Key。
如果在执行CR设置序列时，将用于更新的CR-Key从CR-Key设置部123读出至数据总线111，那么开关电路124截取从I/O缓冲器110发送的数据。
图9为示出根据本发明第四实施例的半导体存储器在测试时的操作的示意图。
采用根据本发明第四实施例的半导体存储器100d，当进入了测试模式时，在包括步骤1至6的CR设置序列开始之前，CR-Key设置部123接受并存储用于更新的CR-Key。当在包括步骤1至6的CR设置序列中更新了CR-Key0(步骤4)时，CR-Key设置部123读出用于更新的CR-Key0，并经数据总线111将用于更新的CR-Key0写入至CR 112-1。类似地，当更新了CR-Key1(步骤5)时，CR-Key设置部123读出用于更新的CR-Key1，并将用于更新的CR-Key1写入至CR 112-2。当更新了CR-Key2(步骤6)时，CR-Key设置部123读出用于更新的CR-Key2，并将用于更新的CR-Key2写入至CR 112-3。通过进行上述过程，能够更新所有的CR-Key0、CR-Key1和CR-Key2。
采用根据本发明第四实施例的上述半导体存储器100d，在CR设置序列中将被写入到CR 112-1至112-3的用于更新的CR-Key存储在CR-Key设置部123中。在执行CR设置序列时，读出并设置用于更新的CR-Key。因此，在执行CR设置序列时，不需要将数据板连接到测试器管脚。由此，能够降低测试成本，而不使用数据板压缩技术。
根据本发明第一至第四实施例的上述半导体存储器100a、100b、100c和100d，分别使用了三个CR和三个CR-Key。但是，CR的数量和CR-Key的数量不限于三个，而可以大于三个。
本发明中，在测试半导体存储器时，在用于保存操作模式信息的多个寄存器中能够设置任意值。此外，能够利用较小数量的测试器管脚来进行测试。因此，能够增加同时测试的半导体存储器的数量，并且能够降低测试成本。
前述仅视为对于本发明原理的说明。另外，由于本领域技术人员能够容易地进行各种修改和变化，所以本发明不受限于示出和描述的精确构造和应用，因此，所有适当的修改和等效替换可视作落入本发明随附权利要求及其等效范围内。

Claims (16)

1、一种半导体存储器，其操作模式可从外部设置，该存储器包括：
多个寄存器，用于为该半导体存储器保存操作模式信息；
寄存器控制电路，用于在以预定顺序检测到写入命令或读取命令时，以时分方式为所述多个寄存器中的每一个的更新操作模式信息，所述写入命令用以向寄存器的存取地址进行写入，所述读取命令用以从寄存器的存取地址进行读取；
命令生成部，用于响应于从外部输入的控制信号，生成所述写入命令、所述读取命令、或者不出现写入操作或读取操作的测试开始命令，以及用于在所述多个寄存器每次更新时再次生成该测试开始命令；以及
数据板压缩电路，用于根据代码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据，改变将被写入至所述多个寄存器的操作模式信息，所述代码由在发送该测试开始命令时输入的部分地址表示。
2、如权利要求1所述的半导体存储器，其中在生成该测试开始命令时，时钟信号停止输入至该命令生成部。
3、如权利要求1所述的半导体存储器，其中所述操作模式信息为该半导体存储器的局部大小、脉冲长度或读取等待时间。
4、一种半导体存储器，其操作模式可从外部设置，该存储器包括：
多个寄存器，用于为该半导体存储器保存操作模式信息；
命令生成部，用于响应于从外部输入的控制信号，生成测试开始命令；
数据板压缩电路，用于根据代码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据，生成将被写入至所述多个寄存器的操作模式信息，所述代码由在发送该测试开始命令时输入的部分地址表示；
屏蔽控制电路，用于生成屏蔽信号，通过该屏蔽信号，在更新所述操作模式信息时，只允许更新所述多个寄存器中未更新的寄存器内的操作模式信息，而跳过所述多个寄存器中其余寄存器内的操作模式信息的更新；以及
寄存器控制电路，用于执行更新过程，在该更新过程中，在以预定顺序检测到写入命令或读取命令时，跳过由该屏蔽信号指定的其余寄存器内的操作模式信息的更新，而将根据所述代码生成的操作模式信息写入到由该屏蔽信号允许的未更新的寄存器中，所述写入命令用以向寄存器的存取地址进行写入，所述读取命令用以从寄存器的存取地址进行读取；
其中：
如果在更新过程之后所述多个寄存器中还有未更新的寄存器，则该命令生成部再次生成测试开始命令；
该数据板压缩电路输入另一代码，并改变所述操作模式信息；以及
该寄存器控制电路利用改变的操作模式信息执行该更新过程。
5、如权利要求4所述的半导体存储器，其中所述操作模式信息为该半导体存储器的局部大小、脉冲长度或读取等待时间。
6、一种半导体存储器，其操作模式可从外部设置，该存储器包括：
多个寄存器，用于为该半导体存储器保存操作模式信息；
存储部，用于预先输入并存储与所述多个寄存器的数量一样多的用于更新的操作模式信息或用于改变操作模式信息的代码；以及
寄存器控制电路，用于开始更新过程，从而在以预定顺序检测到写入命令或读取命令时，以时分方式为所述多个寄存器中的每一个的更新操作模式信息，并将相应的用于更新的操作模式信息或根据所述代码生成的操作模式信息写入到所述多个寄存器中，所述写入命令用以向寄存器的存取地址进行写入，所述读取命令用以从寄存器的存取地址进行读取。
7、如权利要求6所述的半导体存储器，其中还包括数据板压缩电路，用于在通过输入相应的代码更新所述多个寄存器时，并根据代码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据，从而生成在将被设置于所述多个寄存器中的操作模式信息。
8、如权利要求6所述的半导体存储器，其中所述操作模式信息为该半导体存储器的局部大小、脉冲长度或读取等待时间。
9、一种半导体存储器的测试方法，该半导体存储器的操作模式可从外部设置，该方法包括以下步骤：
响应于来自该半导体存储器外部的控制信号，生成不出现写入操作或读取操作时的测试开始命令；
用于根据代码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据，生成操作模式信息，所述代码由在发送该测试开始命令时输入的部分地址表示；
在以预定顺序检测到写入命令或读取命令时，以时分方式将根据代码生成的操作模式信息写入到多个寄存器中的每个寄存器，所述写入命令用以向寄存器的存取地址进行写入，所述读取命令用以从寄存器的存取地址进行读取；以及
在所述多个寄存器内的操作模式信息每次更新时，通过输入另一代码，再次生成测试开始命令，并生成将被设置于所述多个寄存器中接下来将更新的寄存器中的操作模式信息。
10、如权利要求9所述的方法，其中在生成该测试开始命令时，时钟信号停止。
11、如权利要求9所述的方法，其中所述操作模式信息为该半导体存储器的局部大小、脉冲长度或读取等待时间。
12、一种半导体存储器的测试方法，该半导体存储器的操作模式可从外部设置，该方法包括以下步骤：
响应于来自该半导体存储器外部的控制信号，生成测试开始命令；
用于根据代码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据，生成操作模式信息，所述代码由在发送该测试开始命令时输入的部分地址表示；
生成屏蔽信号，通过该屏蔽信号，在更新所述多个寄存器中保存的操作模式信息时，只允许更新所述多个寄存器中未更新的寄存器内的操作模式信息，而跳过所述多个寄存器中其余寄存器内的操作模式信息的更新；
执行更新过程，在该更新过程中，在以预定顺序检测到写入命令或读取命令时，跳过由该屏蔽信号指定的其余寄存器内的操作模式信息的更新，而将根据所述代码生成的操作模式信息写入到由该屏蔽信号允许的未更新的寄存器中，所述写入命令用以向寄存器的存取地址进行写入，所述读取命令用以从寄存器的存取地址进行读取；以及
在更新过程之后所述多个寄存器中还有未更新的寄存器的情况下，再次生成测试开始命令，输入另一代码并改变所述操作模式信息，并利用改变的操作模式信息执行该更新过程。
13、如权利要求12所述的方法，其中所述操作模式信息为该半导体存储器的局部大小、脉冲长度或读取等待时间。
14、一种半导体存储器的测试方法，该半导体存储器的操作模式可从外部设置，该方法包括以下步骤：
输入并存储与用于保存操作模式信息的多个寄存器的数量一样多的用于更新的操作模式信息或用于改变操作模式信息的代码；
开始更新过程，从而在以预定顺序检测到写入命令或读取命令时，以时分方式更新所述多个寄存器中的每一个的操作模式信息，所述写入命令用以向寄存器的存取地址进行写入，所述读取命令用以从寄存器的存取地址进行读取；以及
在更新所述多个寄存器时，将相应的用于更新的操作模式信息或根据所述代码生成的操作模式信息写入到所述多个寄存器中。
15、如权利要求14所述的方法，其中数据板压缩电路通过输入相应的代码，并根据相应的代码将输入至部分数据板的测试数据反相后的数据或其原始状态用作其余数据板的数据，从而生成在更新所述多个寄存器时将被设置于所述多个寄存器中的操作模式信息。
16、如权利要求14所述的方法，其中所述操作模式信息为该半导体存储器的局部大小、脉冲长度或读取等待时间。
CN200710103306XA 2006-05-19 2007-05-18 半导体存储器及其测试方法 Expired - Fee Related CN101075482B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006140032 2006-05-19
JP2006-140032 2006-05-19
JP2006140032A JP5011818B2 (ja) 2006-05-19 2006-05-19 半導体記憶装置及びその試験方法

Publications (2)

Publication Number Publication Date
CN101075482A true CN101075482A (zh) 2007-11-21
CN101075482B CN101075482B (zh) 2010-06-02

Family

ID=38711830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710103306XA Expired - Fee Related CN101075482B (zh) 2006-05-19 2007-05-18 半导体存储器及其测试方法

Country Status (5)

Country Link
US (3) US7937630B2 (zh)
JP (1) JP5011818B2 (zh)
KR (1) KR100880517B1 (zh)
CN (1) CN101075482B (zh)
TW (1) TWI348701B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105954666A (zh) * 2016-04-19 2016-09-21 上海华虹宏力半导体制造有限公司 动态数据的快速写入方法
CN106971756A (zh) * 2017-03-10 2017-07-21 上海华力微电子有限公司 一种提高芯片同测数的方法
CN110023914A (zh) * 2016-12-27 2019-07-16 英特尔公司 用于重复写入存储器的可编程数据样式
CN110444235A (zh) * 2018-05-02 2019-11-12 爱思开海力士有限公司 包括模式寄存器控制电路的半导体***

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5011818B2 (ja) * 2006-05-19 2012-08-29 富士通セミコンダクター株式会社 半導体記憶装置及びその試験方法
JP5029155B2 (ja) * 2007-06-11 2012-09-19 富士通セミコンダクター株式会社 半導体集積回路及びコード割り当て方法
KR101201840B1 (ko) * 2010-04-26 2012-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101201839B1 (ko) * 2010-04-26 2012-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 프로그래밍 전류펄스 생성방법
KR101201859B1 (ko) * 2010-09-03 2012-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 프로그래밍 전류펄스 조절방법
KR101153813B1 (ko) * 2010-09-30 2012-06-13 에스케이하이닉스 주식회사 반도체 메모리 장치
US10452480B2 (en) 2017-05-25 2019-10-22 Micron Technology, Inc. Memory device with dynamic processing level calibration
US10140040B1 (en) 2017-05-25 2018-11-27 Micron Technology, Inc. Memory device with dynamic program-verify voltage calibration
US10566063B2 (en) 2018-05-16 2020-02-18 Micron Technology, Inc. Memory system with dynamic calibration using a trim management mechanism
US10664194B2 (en) 2018-05-16 2020-05-26 Micron Technology, Inc. Memory system with dynamic calibration using a variable adjustment mechanism
US10990466B2 (en) 2018-06-20 2021-04-27 Micron Technology, Inc. Memory sub-system with dynamic calibration using component-based function(s)
US11188416B2 (en) 2018-07-12 2021-11-30 Micron Technology, Inc. Enhanced block management for a memory sub-system
US11113129B2 (en) 2018-07-13 2021-09-07 Micron Technology, Inc. Real time block failure analysis for a memory sub-system
US10936246B2 (en) 2018-10-10 2021-03-02 Micron Technology, Inc. Dynamic background scan optimization in a memory sub-system
CN116052753B (zh) * 2023-03-03 2023-08-18 长鑫存储技术有限公司 存储器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156278A (en) 1977-11-22 1979-05-22 Honeywell Information Systems Inc. Multiple control store microprogrammable control unit including multiple function register control field
US5513337A (en) * 1994-05-25 1996-04-30 Intel Corporation System for protecting unauthorized memory accesses by comparing base memory address with mask bits and having attribute bits for identifying access operational mode and type
EP0929075B1 (en) * 1996-09-26 2003-08-20 Mitsubishi Denki Kabushiki Kaisha Synchronous type semiconductor memory device
US5886658A (en) * 1997-05-15 1999-03-23 Crystal Semiconductor Corporation Serial port interface system and method for an analog-to-digital converter
JP3954208B2 (ja) * 1998-08-19 2007-08-08 富士通株式会社 半導体記憶装置
KR100315347B1 (ko) * 1999-11-18 2001-11-26 윤종용 반도체 메모리 장치의 동작모드 세팅회로 및 방법
TW535161B (en) * 1999-12-03 2003-06-01 Nec Electronics Corp Semiconductor memory device and its testing method
JP4649009B2 (ja) * 2000-03-08 2011-03-09 株式会社東芝 カードインタフェースを備えた情報処理装置、同装置に装着可能なカード型電子機器、及び同装置におけ動作モード設定方法
JP2001319500A (ja) * 2000-05-10 2001-11-16 Mitsubishi Electric Corp 半導体集積回路装置
JP3966718B2 (ja) * 2001-11-28 2007-08-29 富士通株式会社 半導体記憶装置
JP3874653B2 (ja) 2001-11-29 2007-01-31 富士通株式会社 圧縮テスト機能を有するメモリ回路
JP4078119B2 (ja) 2002-04-15 2008-04-23 富士通株式会社 半導体メモリ
DE10337284B4 (de) * 2003-08-13 2014-03-20 Qimonda Ag Integrierter Speicher mit einer Schaltung zum Funktionstest des integrierten Speichers sowie Verfahren zum Betrieb des integrierten Speichers
KR100657830B1 (ko) * 2005-01-24 2006-12-14 삼성전자주식회사 반도체 메모리 장치의 테스트 장치 및 방법
JP5011818B2 (ja) * 2006-05-19 2012-08-29 富士通セミコンダクター株式会社 半導体記憶装置及びその試験方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105954666A (zh) * 2016-04-19 2016-09-21 上海华虹宏力半导体制造有限公司 动态数据的快速写入方法
CN105954666B (zh) * 2016-04-19 2019-01-04 上海华虹宏力半导体制造有限公司 动态数据的快速写入方法
CN110023914A (zh) * 2016-12-27 2019-07-16 英特尔公司 用于重复写入存储器的可编程数据样式
CN110023914B (zh) * 2016-12-27 2023-06-02 索尼公司 用于重复写入存储器的可编程数据样式
CN106971756A (zh) * 2017-03-10 2017-07-21 上海华力微电子有限公司 一种提高芯片同测数的方法
CN110444235A (zh) * 2018-05-02 2019-11-12 爱思开海力士有限公司 包括模式寄存器控制电路的半导体***
CN110444235B (zh) * 2018-05-02 2023-01-20 爱思开海力士有限公司 包括模式寄存器控制电路的半导体***

Also Published As

Publication number Publication date
CN101075482B (zh) 2010-06-02
JP5011818B2 (ja) 2012-08-29
KR20070112047A (ko) 2007-11-22
KR100880517B1 (ko) 2009-01-28
US8433960B2 (en) 2013-04-30
US8276027B2 (en) 2012-09-25
US20110167307A1 (en) 2011-07-07
TW200746155A (en) 2007-12-16
US20070268762A1 (en) 2007-11-22
JP2007310972A (ja) 2007-11-29
US7937630B2 (en) 2011-05-03
TWI348701B (en) 2011-09-11
US20120057420A1 (en) 2012-03-08

Similar Documents

Publication Publication Date Title
CN101075482A (zh) 半导体存储器及其测试方法
US9627082B2 (en) NAND flash memory device
US7136978B2 (en) System and method for using dynamic random access memory and flash memory
US10049005B2 (en) Flash memory control apparatus utilizing buffer to temporarily storing valid data stored in storage plane, and control system and control method thereof
CN1098525C (zh) 仅当按正常顺序施加命令时才启动其内部电路的同步半导体存储器
KR101514171B1 (ko) 메모리 시스템 및 메모리를 위한 모듈러 커맨드 스트럭처
US20130124790A1 (en) Memory module, cache system and address conversion method
US8074130B2 (en) Test apparatus
KR20170027654A (ko) 메모리 장치를 관리하기 위한 방법 및 제어기
CN106802870B (zh) 一种高效的嵌入式***芯片Nor-Flash控制器及控制方法
CN1992075A (zh) 地址转换器半导体器件和具有它的半导体存储器件
US6748464B2 (en) Semiconductor device comprising CPU and peripheral circuit wherein control unit performs wait cycle control that makes peripheral circuit wait a predetermined time before responding to CPU
CN1222909C (zh) 一种flash芯片的加载方法和jtag控制器
CN108538332B (zh) 与非门闪存的读取方法
CN100346422C (zh) 半导体存储器件及其控制和测试方法
EP2365488A1 (en) Apparatus and method for testing semiconductor integrated circuits, and a non-transitory computer-readable medium having a semiconductor integrated circuit testing program
US20040250006A1 (en) Method of accessing data of a computer system
TW202044265A (zh) 能夠驗算記憶體資料之正確性的系統單晶片
CN1811734A (zh) 与填写中的快取线平行使用的可存取缓冲区及其控制方法
CN101489124A (zh) 一种同步动态存储器的使用方法
TWI394168B (zh) Memory test method
KR101467302B1 (ko) 에러 검출 테이블을 이용한 패스트 부팅 방법 및 이를 적용한 시스템
KR101467309B1 (ko) 에러 검출 테이블 생성에 의한 스토리지 관리 방법 및 이를 적용한 시스템
CN1477510A (zh) 串行式输出入测试方法
TWI393142B (zh) 記憶體裝置與其控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081107

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081107

Address after: Tokyo, Japan

Applicant after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kawasaki, Kanagawa, Japan

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Japan's Kanagawa Prefecture Yokohama

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150519

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150519

Address after: Kanagawa

Patentee after: SOCIONEXT Inc.

Address before: Yokohama City, Kanagawa Prefecture, Japan

Patentee before: FUJITSU MICROELECTRONICS Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20180518