CN101064091A

CN101064091A - 完全缓存oled显示屏列控制电路

Info

Publication number: CN101064091A
Application number: CNA2006101181692A
Authority: CN
Inventors: 陈章进; 徐美华; 冉峰; 郑方; 姜玉稀
Original assignee: University of Shanghai for Science and Technology
Current assignee: University of Shanghai for Science and Technology
Priority date: 2006-11-09
Filing date: 2006-11-09
Publication date: 2007-10-31
Anticipated expiration: 2026-11-09
Also published as: CN100535974C

Abstract

本发明涉及一种完全缓存OLED显示屏列控制电路。它包括输入数据为串行输入信号和输出数据为串行输出信号的串行器，以及从串行器输入串行数据的缓存器，还包含有从缓存器输入所有数据和输出列数据的选择器，串行器有使能端输入串行使能信号，缓存器输入的锁入信号和清零信号为同步信号，选择器有选择端输入选择权值输入信号，串行器、缓存器和选择器采用统一的全局时钟。本发明电路中，适当增大图像缓存，以提高显示的扫描效率并降低扫描中的亮度损失。

Description

完全缓存OLED显示屏列控制电路

技术领域

本发明涉及一种OLED(有机电致发光器件)显示屏列控制电路，特别是一种完全缓存OLED显示屏列控制电路。其中适当增大图像缓存，以提高显示的扫描效率并降低扫描中的亮度损失，而且可以直接接受灰度数据。

背景技术

随着VLSI(大规模集成电路)和新型显示器件的飞速发展，人们对OLED(有机电致发光器件)在显示领域应用的日益重视，与之配套的OLED显示器件驱动芯片也就相应出现。对于功能丰富，性能优越，应用方便的显示驱动芯片的要求日益强烈。

传统OLED平板显示器的显示数据从控制器传送到显示面板通常采用的方法是串行传输方式，如图1所示。

传统列控制电路包括串行器(11)和缓存器(12)两个部分，其中串行器(11)是一个多组多位寄存器，多个寄存器共用相同的时钟端(串行时钟cp，21)，第一组寄存器的输入数据为串行输入信号cdin(22)，第一组的输出数据连至第二组的输入，第二组的输出连至第三组的输入，以此类推，最后一组的数据输出至串行输出信号cdout(23)，各组寄存器的输出按第一组为高位，最后一组为低位方式构成串行数据sdata(24)，在串行时钟cp(21)上升沿时，串行器(11)中的各寄存器将输入数据锁入至输出数据；缓存器(12)是一个多位带清零控制端的锁存器，多个锁存器共用相同的锁存端，锁入信号latch(25)和清零端(清零信号clrn，26)，当清零信号clrn(26)低电平有效时，列数据cdata(27)输出全部为低电平，以关闭显示屏的显示，当清零信号clrn(26)无效且锁入信号latch(25)高电平有效时，将串行数据sdata(24)锁存至列数据cdata(27)，以驱动显示屏的显示。传统电路中信号cdin(22)和cdout(23)有相同位宽；数据sdata(24)和cdata(27)也具有相同位宽。

使用串行方法扫描生成高灰度图像，一般采用按权值(按位)扫描方式，如图2所示，图2表示一个32级灰度的扫描波形片断，图中“1.8”表示第一行权值8对应的数据，“2.1”表示第二行权值1对应的数据等，权值按“1-2-4-8-16”的顺序进行扫描。

在时间点A，首先由cp(21)与cdin(22)将第一行第一个权值的数据“1.1”传送到面板上，传送一个权值所有的数据所需的时间称为一个传送时间，在一个传送时间后，“1.1”传送结束；

在时间点B，“1.1”传送结束，有效latch(25)信号以产生一个时钟宽度的高电平脉冲，以将数据锁入到缓存器中，在latch(25)高电平期间，为保证锁入的正确性，应保持cp(21)为高电平，同时清零信号clrn(26)无效(高电平)以进行“1.1”数据的显示，由于权值只有1，显示所占用的时间最短，权值1对应的显示时间称为一个显示时间，为了达到高灰度要求，一个显示时间比一个传送时间要小得多；

在时间点C，开始下一个权值数据“1.2”的传送，这时“1.1”的显示结束，有效清零信号clrn(26)以关闭显示；

在时间点D，“1.2”传送结束，产生一个latch(25)高电平脉冲，同时无效clrn(26)以显示“1.2”数据；

在时间点E，开始“1.4”数据的传送；

在时间点F，“1.2”的显示结束，有效clrn(26)以关闭“1.2”的显示；

在时间点G，“1.4”传送结束，产生一个latch(25)高电平脉冲，同时无效clrn(26)以显示“1.4”数据；

在时间点H，开始“1.8”数据的传送；

在时间点I，“1.4”的显示结束，有效clrn(26)以关闭“1.4”的显示；

在时间点J，“1.8”传送结束，产生一个latch(25)高电平脉冲，同时无效clrn(26)以显示“1.8”数据；

在时间点K，开始“1.16”数据的传送；

在时间点L，“1.16”传送结束，而这时“1.8”的显示仍未结束，应保持cp(21)为高电平；

在时间点M，“1.8”显示结束，产生一个latch(25)高电平脉冲以显示“1.16”；

在时间点N，开始下一行权值“2.1”的传送；

在时间点O，“2.1”传送结束，但“1.16”仍在显示，保持cp(21)为高电平；

在时间点P，“1.16”显示结束，产生一个latch(25)高电平脉冲以开始下一行的显示。

至此第一行的扫描就算完成，从权值1显示开始到权值16显示结束(时间点C到P)为一个行周期，不断重复该周期以进行下一行的扫描，最终完成整个32级灰度图像的扫描。

记显示时间为Ts，权值n对应的显示时间为Ts(n)，有Ts(n)＝n×Ts(1)，有效显示的总时间∑Ts＝(2^N-1)×Ts(1)，其中N为权值个数；

记传送时间为Tt，权值n对应的传送时间为Tt(n)，有Tt(n)＝Tt(1)，有效传送的总时间∑Tt＝N×Tt(1)；

记单个权值实际时间为Tw，权值n对应的实际时间为Tw(n)，它是相应显示时间和传送时间的最大值，有Tw(n)＝max(Ts(n)，Tt(n))；

记行周期时间为Tc，它是所有权值的实际时间累加和，有Tc＝∑Tw；

记Fsc为一个行周期内的空闲显示时间，有Fsc＝Tc-∑Ts；记Rsc为显示时间空闲率，有Rsc＝Fsc/Tc×100％；

记Ftc为一个行周期内的有效传送时间，有Ftc＝∑Tt＝N×Tt(1)；记Rtc为传送时间利用率，有Rtc＝Ftc/Tc×100％。

显然，Tc越小越好，Tc越小则扫描一行所需时间减少，可以提高帧频、提高灰度等级或增加图像尺寸；Fsc与Rsc越小越好，越大则用于实际显示的时间总量减少，显示屏亮度损失增多，屏体偏暗；Ftc与Rtc越大越好，越小则用于实际传送的时间比率减少，由于传送总量不变，需要更多的时间完成传送。Rsc用于衡量亮度损失，Rtc用于衡量扫描传送性能。

在cp(21)时钟频率和显示图像尺寸不变的情况下，Tt不变，记R为一个显示时间与一个传送时间的比值，即R＝Ts(1)/Tt(1)。如果R越小，则越多Ts小于Tt，越多Tw取值为Tt，则Tc越小，但Fsc越大，因此可以提高灰度和帧频，但损失显示屏总体亮度；如果R越大，则相反地，显示屏亮度损失减少，但灰度和帧频提不高。这是传统实现方式的一对矛盾。

在图2所示的32级灰度扫描方法中，以Ts(1)为基本时间单位，则Ts(1)＝1，实际传送为4次，加上等待latch(25)需一个时钟，故Tt(1)＝5，R＝1/5，Ts(n)＝n，Tt(n)＝5，Tw(n)＝若n小于5为5否则为n，Tc＝5+5+5+8+16＝39，Fsc＝39-31＝8，Ftc＝4*5＝20，Rsc＝22.51％，Rtc＝51.28％。

因此，采用图1和图2所示的控制电路方法，亮度损失超过五分之一，传送利用率基本只有五成。

发明内容

本发明的目的在于提供一种完全缓存OLED显示屏列控制电路，能有效降低甚至消除扫描过程中造成的亮度损失，提高显示帧频，并可直接接收灰度图像数据，明显简化扫描控制复杂度，有效降低扫描控制电路的数据传输的时钟频率。

为达到上述目的，本发明的构思是：

参见图1，传统列控制电路包括串行器(11)和缓存器(12)两个部分，其中串行器(11)是一个多组多位寄存器，多个寄存器共用相同的时钟端(串行时钟cp，21)，第一组寄存器的输入数据为串行输入信号cdin(22)，第一组的输出数据连至第二组的输入，第二组的输出连至第三组的输入，以此类推，最后一组的数据输出至串行输出信号cdout(23)，各组寄存器的输出按第一组为高位，最后一组为低位方式构成串行数据sdata(24)，在串行时钟cp(21)上升沿时，串行器(11)中的各寄存器将输入数据锁入至输出数据；缓存器(12)是一个多位带清零控制端的锁存器，多个锁存器共用相同的锁存端(锁入信号latch，25)和清零端(清零信号clrn，26)，当清零信号clrn(26)低电平有效时，列数据cdata(27)输出全部为低电平，以关闭显示屏的显示，当清零信号clrn(26)无效且锁入信号latch(25)高电平有效时，将串行数据sdata(24)锁存至列数据cdata(27)，以驱动显示屏的显示。传统电路中信号cdin(22)和cdout(23)有相同位宽；数据sdata(24)和cdata(27)也具有相同位宽。本发明所采用的电路包括串行器(31)、缓存器(32)和选择器(33)三个部分，其中串行器(31)是一个多组多位带使能的寄存器，寄存器位数为接受的灰度数据的位宽，多个寄存器共用相同的时钟端(全局时钟clk，41)和使能端(串行使能cdena，48)，第一组寄存器的输入数据为串行输入信号cdin(22)，第一组的输出数据连至第二组的输入，第二组的输出连至第三组的输入，以此类推，最后一组的数据输出至串行输出信号cdout(23)，各组寄存器的输出构成串行灰度数据sdata(44)，在全局时钟clk(41)上升沿且串行使能cdena(48)高电平有效时，串行器(31)中的各寄存器将输入数据锁入至输出数据；缓存器(32)是一个多位带使能和清零的寄存器，多个寄存器共用相同的时钟端(全局时钟clk，41)、使能端(锁入信号latch，25)和清零端(清零信号clrn，26)，在全局时钟clk(41)上升沿时，如果清零信号clrn(26)低电平有效，则锁存器数据ldata(49)输出全部为低电平，以关闭显示屏的显示，否则如果清零信号clrn(26)无效且锁入信号latch(25)高电平有效，则将数据sdata(44)锁入至锁存器数据ldata(49)，以输入到选择器选出特定权值的列数据输出显示；选择器(33)是一个多位N选一选择器，灰度数据的位宽为N，多个N选一选择器共用相同的选择端(选择信号sel，40)，当一个选择信号sel(40)输入选择器(33)时，选择器(33)将灰度数据ldata(49)中所有相应得权值全部输出至列数据cdata(27)，以驱动显示屏的显示；本发明电路中信号cdin(22)和cdout(23)有相同位宽；数据sdata(44)和ldata(45)也具有相同位宽。本发明电路与传统电路相比，串行器(31)增加使能控制端，缓存器(32)改为时钟同步方式，并增大了存储容量，增加了选择器(33)电路，将串行时钟信号cp(21)改为全局时钟信号clk(41)，锁入信号latch(25)改为同步工作方式，增加控制信号cdena(48)和sel(40)。

根据上述的发明构思，本发明采用下述技术方案：

一种完全缓存OLED显示屏列控制电路，包括输入数据为串行输入信号cdin(22)和输出数据为串行输出信号cdout(23)的串行器(31)，以及从串行器(31)输入串行数据sdata(44)的缓存器(32)，其特征在于：

(1)还包含有从缓存器(32)输入所有数据ldata(49)和输出列数据cdata(27)的选择器(33)；

(2)所述的串行器(31)有使能端输入串行使能信号cdena(48)；

(3)所述的缓存器(32)输入的锁入信号latch(25)和清零信号clrn(26)为同步信号；

(4)所述的选择器(33)有选择端输入选择权值输入信号sel(40)；

(5)所述的串行器(31)、缓存器(32)和选择器(33)采用统一的全局时钟clk(41)。

上述的串行器(31)是一个多组多位带使能的寄存器，寄存器位数为接受的灰度数据的位宽，多个寄存器共用相同的时钟端，即全局时钟clk(41)和共用相同的使能端，串行使能cdena(48)，第一组寄存器的输入数据为串行输入信号cdin(22)，第一组的输出数据连至第二组的输入，第二组的输出连至第三组的输入，以此类推，最后一组的数据输出至串行输出信号cdout(23)，各组寄存器的输出构成串行数据sdata(44)，在全局时钟clk(41)上升沿并且串行使能cdena(48)高电平有效时，串行器(31)中的各寄存器将输入数据锁入至输出数据。

上述的缓存器(32)是一个多位带使能和清零的寄存器，多个寄存器共用相同的时钟端，即全局时钟clk(41)，并共同相同的使能端输入锁入信号latch(25)和清零端输入清零信号clrn(26)，在全局时钟clk(41)上升沿时，如果清零信号clrn(26)低电平有效，则锁存器数据ldata(49)输出全部低电平，以关闭显示屏的显示，否则如果清零信号clrn(26)无效且锁入信号latch(25)高电平有效，则将数据sdata(44)锁入至锁存器数据ldata(49)，以输入到选择器选出特定权值的列数据输出显示。

上述的选择器(33)是一个多位N选一选择器，灰度数据的位宽为N，多个N选一选择器共用相同的选择端输入选择信号sel(40)，当一个选择信号sel(40)输入选择器(33)时，选择器(33)将所有数据ldata(49)中所有相应得权值的全部数据输出至列数据cdata(27)，以驱动显示屏的显示。

上述的串行输入信号cdin(22)和串行输出信号cdout(23)有相同位宽；串行数据sdata(44)和所有数据ldata(49)也具有相同位宽。

本发明与现有技术相比较，具有如下显而易见的突出实质性特点和显著优点：在显示屏列数据传统串行传输电路的基础上，采用完全缓存结构，即通过增大锁存器和增加选择器，并使用同步方式，可以有效地降低，甚至消除扫描过程中造成的亮度损失，提高显示帧频，并可以直接接收灰度图像数据，明显简化扫描控制复杂度，有效降低了扫描控制电路的数据传输的时钟频率。在256级灰度下，与传统结构在R＝1/33的条件下相比，采用本发明，亮度损失仅为0.39％，传送利用率高达100％，比传统结构亮度损失减少98.87％，基本消除亮度损失，并且传送利用率达到极限。完全缓存结构仅增加了一个选择器控制信号，电路简单，适合OLED芯片设计。

附图说明

图1是传统OLED列控制电路图。

图2是传统列控制电路的32级灰度扫描波形图。

图3是本发明采用的列控制电路图。

图4是采用本发明的32级灰度扫描波形图。

图5是采用本发明的32列256级灰度的串行器详细电路图。

图6是采用本发明的32列256级灰度的缓存器详细电路图。

图7是采用本发明的32列256级灰度的选择器详细电路图。

图8是采用本发明的256列256级灰度的顶层模块详细电路图。

具体实施方式

本发明的一个优选实施例并结合附图详述如下：

本完全缓存OLED显示屏列控制电路是基于图1所示的传统OLED列控制电路，将图1中的latch(25)与clrn(26)改为同步信号，cp(21)改为全局时钟信号，更名为clk(41)，增加一个串行使能信号cdena(48)，该信号高电平有效时允许串行锁入cdin(22)，同时选择器(32)，并增加一个选择信号sel(40)，如图3所示。

参见图3，串行器(31)是一个多组多位带使能的寄存器，寄存器位数为接受的灰度数据的位宽，多个寄存器共用相同的时钟端(全局时钟clk，41)和使能端(串行使能cdena，48)，第一组寄存器的输入数据为串行输入信号cdin(22)，第一组的输出数据连至第二组的输入，第二组的输出连至第三组的输入，以此类推，最后一组的数据输出至串行输出信号cdout(23)，各组寄存器的输出构成串行灰度数据sdata(44)，在全局时钟clk(41)上升沿且串行使能cdena(48)高电平有效时，串行器(11)中的各寄存器将输入数据锁入至输出数据；缓存器(32)是一个多位带使能和清零的寄存器，多个寄存器共用相同的时钟端(全局时钟clk，41)、使能端(锁入信号latch，25)和清零端(清零信号clrn，26)，在全局时钟clk(41)上升沿时，如果清零信号clrn(26)低电平有效，则缓存器数据ldata(49)输出全部为低电平，以关闭显示屏的显示，否则如果清零信号clrn(26)无效且锁入信号latch(25)高电平有效，则将数据sdata(44)锁入至缓存器数据ldata(49)，以输入到选择器选出特定权值的列数据输出显示；选择器(33)是一个多位N选一选择器，灰度数据的位宽为N，多个N选一选择器共用相同的选择端(选择信号sel，40)，当一个选择信号sel(40)输入选择器(33)时，选择器(33)将灰度数据ldata(49)中所有相应得权值全部输出至列数据cdata(27)，以驱动显示屏的显示；本发明电路中信号cdin(22)和cdout(23)有相同位宽；数据sdata(44)和ldata(49)也具有相同位宽。

同样以32级灰度为例来说明扫描过程，如图4所示，权值按“1-2-4-8-16”的顺序进行扫描。

在时间点A，在全局时钟clk(41)作用下，通过串行输入cdin(22)将第一行的所有图像数据串行到串行器中，第一行的图像数据传送结束，若前一行的显示尚未结束，则必须无效串行使能cdena(48)信号(低电平)以关闭传送，等待显示结束，否则继续有效串行使能cdena(48)信号(高电平)继续传送；若显示结束，图像已消隐，则有效latch(25)信号以产生一个时钟宽度的高电平脉冲，并且无效清零clrn(26)信号(高电平)，以将串行数据sdata(44)缓存到ldata(49)中并开始第一行“1”图像的显示，同时有效串行使能cdena(48)信号(高电平)继续第二行“2”图像数据传送；

在时间点B，开始第一行“1.1”图像的显示，在扫描控制电路产生的权值选择信号sel(40)为二进制数000，并计数相应的时间长度，选择器(33)从灰度图像数据ldata(49)中选出权值为1的数据送至列数据cdata(27)，以驱动OLED面板显示；

在时间点C，开始第一行“1.2”图像的显示，在扫描控制电路产生的权值选择信号sel(40)为二进制数001，并计数相应的时间长度，选择器(33)从灰度图像数据ldata(49)中选出权值为2的数据送至列数据cdata(27)，以驱动OLED面板显示；

在时间点D，开始第一行“1.4”图像的显示，在扫描控制电路产生的权值选择信号sel(40)为二进制数010，并计数相应的时间长度，选择器(33)从灰度图像数据ldata(49)中选出权值为4的数据送至列数据cdata(27)，以驱动OLED面板显示；

在时间点E，开始第一行“1.8”图像的显示，在扫描控制电路产生的权值选择信号sel(40)为二进制数011，并计数相应的时间长度，选择器(33)从灰度图像数据ldata(49)中选出权值为8的数据送至列数据cdata(27)，以驱动OLED面板显示；

在时间点F，开始第一行“1.16”图像的显示，在扫描控制电路产生的权值选择信号sel(40)为二进制数100，并计数相应的时间长度，选择器(33)从灰度图像数据ldata(49)中选出权值为16的数据送至列数据cdata(27)，以驱动OLED面板显示；

在时间点G，第一行“1”图像数据显示即将结束，有效清零clrn(26)信号(低电平)，以将缓存器清零，图像显示将在下一个时钟上升沿时开始消隐；

在时间点H，第一行图像显示结束；

在时间点I，第二行图像数据传送结束，若上一行图像显示尚未结束，则必须无效串行使能cdena(48)以关闭传送，否则有效串行使能cdena(48)继续传送；若第一行显示结束，有效latch(25)信号以产生一个时钟宽度的高电平脉冲，并且无效清零clrn(26)信号(高电平)，以将串行数据sdata(44)缓存到ldata(49)中并准备开始第二行“2”图像的显示，同时有效串行使能cdena(48)以继续第三行“3”图像数据传送；

在时间点J，开始第二行图像的显示，在扫描控制电路产生的权值选择信号sel(40)的控制下，选择器(33)开始按照“1-2-4-8-16”的权值扫描顺序，以及相应的时间长度，从锁存器(32)存储的图像数据ldata(49)中选出送至列数据cdata(27)，以驱动OLED面板显示。

按“1-2-4-8-16”的权值顺序，从权值1的显示开始，到图像消隐和新的数据锁入锁存器(32)结束，这个阶段为一个行周期(从时间点C到L)，不断重复这个周期进行下一行的扫描，可以完成整个图像的扫描。

由于完全缓存，使得当传送结束而显示未结束时，可以提前进行下一个权值的传送，减少传送的空闲时间；同时，由于完全缓存把一行图像的灰度数据全部缓存，当一个权值数据显示结束时，可以直接进行下一个权值的数据的显示，所以不必等待传送结束而立即开始下一权值的显示，减少显示的空闲时间。

对缓存器的管理是通过latch(25)和clrn(26)这两个信号，对于选择器的管理是通过sel(40)一个信号，扫描电路设计时应确保latch(25)信号与clrn(26)信号不同时有效，sel(40)信号可以按照任意顺序扫描。

数据传送依赖于cdena(48)信号，只要cdena(48)有效即可开始下一行的传送，传送完成时若clrn(26)有效已出现则无效clrn(26)并有效latch(25)信号，否则无效cdena(48)并等待clrn(26)有效后的下一个时钟再有效latch(25)和cdena(48)，并无效clrn(26)；而显示依赖于latch(25)信号，只要latch(25)有效则clrn(26)同时为高，开始通过sel(40)顺序选出权值数据，并对显示时间按权值进行计数，所有权值数据显示完成后，clrn(26)有效，消隐图像，再下一个时钟若clrn(26)无效，cdena(48)无效，则有效latch(25)，若cdena(48)有效，则等待cdena(48)无效后的下一个时钟再有效；latch(25)和clrn(26)不能同时有效，在等待期间应保持clrn(26)为低电平。

由于低权值的显示时间小于传送时间，如果采用“1-2-4-8-16”权值顺序，则权值1和权值2的显示全部完成而一次传送可能还未完成，因此不得不***显示等待时间，这会引起亮度损失。

当相邻权值的有效显示时间小于相应的传送时间时，扫描时必须***无效的时间以等待传送完成，这样就会增加总的扫描时间。

权值序列采用“1-2-4-8-16”顺序。

在图4所示扫描方法中，Ts(1)＝1，Tc＝32，Fsc＝32-31＝1，Ftc＝32，Rsc＝1/32＝3.13％，Rtc＝32/32＝100％，与图2所示方法相比较，传输利用率达到100％，帧频提高了95.01％，亮度损失降低了86.10％，亮度损失基本消除。

在256级高灰度情况下，256级灰度有8个权值，以Ts(1)为1个时间单位，则显示时间总和为∑Ts＝255。权值扫描采用“1-2-4-8-16-32-64-128”的扫描顺序。

若取R＝1/33，则Ftc＝8×33＝264，与∑Ts＝255相近，这时注重提高传送利用率。

在传统方法中，可计算出Tc＝33+33+33+33+33+33+64+128＝390，则亮度损失Rsc＝34.62％，传送利用率Rtc＝67.69％。

使用本发明电路的方法，可计算出Tc＝256(传送时间为256；显示时间为255；无效显示时间为256-255＝1)，则亮度损失Rsc＝0.39％，可以忽略，传送利用率Rtc＝100％，与传统比较，亮度损失减少98.87％，亮度损失基本消除，而传送利用率达到100％。

可以看到，在列控制电路中采用完全缓存结构后，可以极大的降低亮度损失，甚至可以完全消除，与此同时，显示性能也有相当可观的提高。

本发明电路的传输利用率Rtc和亮度损失Rsc可由以下的公式计算得出：

首先定义M表示驱动的显示面板的列数，N表示图像灰度数据的位数，串行器的串入数据位宽为W，为了电路简洁，一般选择M×N可被W整除，这时(M×N)/W个单位时间就是串行器串入一整行图像的灰度数据所需要的传送时间，

当(M×N)/W≥2^N-1时，Rtc＝100％，Rsc＝[M×N-(2^N-1)×W]/(M×N)×100％；

当(M×N)/W＜2^N-1时，Rtc＝(M×N)/[(2^N-1)×W]×100％，Rsc＝0％。

从以上公式可以看出，在电路设计时，为了达到最高的传输效率和最低的亮度损失，应尽量设计使(M×N)/W与2^N-1接近。

本发明的一个具体实施例如图5、图6与图7所示，这是一个32列单色OLED串行列控制电路，整个电路是由3个模块，共96个元件构成，从U1至U96，其中，U1至U32构成串行器(31)，详细电路见图5，U33至U64构成缓存器(32)，详细电路见图6，U65至U96构成选择器(33)，详细电路见图7。

元件REG8#ENA为一个8位带使能寄存器，CLK为时钟，ENA为时钟使能，D[7:0]为输入数据，Q[7:0]为寄存器输出数据，当CLK上升沿并且ENA有效时，IN数据锁存到OUT端口。

元件REG8为一个8位同步清零带使能的寄存器，功能与REG8#ENA类似，增加一个同步清零信号CLRN，当CLK上升沿时，如果CLRN有效(低电平)，则OUT清零，否则如果ENA有效，则将D[7:0]锁存至Q[7:0]。

元件8MUX1为一个1位八选一选择器，当SEL[2:0]为0时，选择A0输出至Y，当SEL[2:0]为1时，选择A1输出至Y，当SEL[2:0]为2时，选择A2输出至Y，当SEL[2:0]为3时，选择A3输出至Y，当SEL[2:0]为4时，选择A4输出至Y，当SEL[2:0]为5时，选择A5输出至Y，当SEL[2:0]为6时，选择A6输出至Y，当SEL[2:0]为7时，选择A7输出至Y。

图5中，由32个REG8#ENA构成一个串行器(31)，当clk(41)上升且cdena(48)有效时，cdin[7:0](22)锁入到sdata[7:0]，同时sdata的低位隔8位向高位串行，即sdata[7:0]锁至sdata[15:8]，sdata[15:8]锁至sdata[23:16]，sdata[23:16]锁至sdata[31:24]，以此类推，而信号sdata[255:248]输出至cdout[7:0](23)以便列控制信号串级联接，信号sdata[255:0](24)输出至缓存器(32)。

图6中，元件U33至U64为缓存器(32)，当clk(41)上升沿时，如果clrn(26)为低电平，则ldata[31:0](27)输出低电平，如果clrn(26)为高电平且latch(25)有效，则将sdata[255:0](45)锁入至ldata[255:0](27)。

图7中，元件U65至U96为选择器(33)，当sel[2:0](40)为n时，则按照ldata[n+i×8]＝cdata[i](i＝0，1，2，3，4，5……31)规则，将以每间隔31位选择一位ldata(45)信号至cdata(27)输出。

本发明的另一个具体实施例如图8所示，它由八个相同的子模块SU1至SU8级联扩展构成，子模块32Driver是第一种具体实施中描述的32列单色OLED串行列控制电路。八个子模块SU1至SU8的时钟clk连接在一起构成整个电路的时钟信号clk，八个子模块SU1至SU8的使能端cdena连接在一起构成整个电路的串行使能信号cdena，八个子模块SU1至SU8的清零端clrn连接在一起构成整个电路的清零信号clrn，八个子模块SU1至SU8的锁存端latch连接在一起构成整个电路的锁存信号latch，八个子模块SU1至SU8的权值选择sel[2:0]连接在一起构成整个电路的权值选择信号sel[2:0]，SU1的串行器输出数据cdout[7:0]与SU2的串行器输入数据cdin[7:0]相连，SU2的串行器输出数据cdout[7:0]与SU3的串行器输入数据cdin[7:0]相连，SU3的串行器输出数据cdout[7:0]与SU4的串行器输入数据cdin[7:0]相连，SU4的串行器输出数据cdout[7:0]与SU5的串行器输入数据cdin[7:0]相连，SU5的串行器输出数据cdout[7:0]与SU6的串行器输入数据cdin[7:0]相连，SU6的串行器输出数据cdout[7:0]与SU7的串行器输入数据cdin[7:0]相连，SU7的串行器输出数据cdout[7:0]与SU8的串行器输入数据cdin[7:0]相连，串行时的数据宽度为8位，SU1的串行器输入cdin[7:0]为整个电路的串行器的串行输入cdin[7:0]，SU8的串行器输出cdout[7:0]为整个电路的串行器的串行输出cdout[7:0]，八个子模块中所有的U1至U32构成了整个电路的串行器，八个子模块中所有的U33至U64构成了整个电路的缓存器，八个子模块中所有的U65至U96构成了整个电路的选择器。

Claims

1.一种完全缓存OLED显示屏列控制电路，包括输入数据为串行输入信号cdin(22)和输出数据为串行输出信号cdout(23)的串行器(31)，以及从串行器(31)输入串行数据sdata(44)的缓存器(32)，其特征在于：

(1)还包含有从缓存器(32)输入所有数据1data(49)和输出列数据cdata(27)的选择器(33)；

(2)所述的串行器(31)有使能端输入串行使能信号cdena(48)；

(3)所述的缓存器(32)输入的锁入信号1atch(25)和清零信号clrn(26)为同步信号；

(4)所述的选择器(33)有选择端输入选择权值输入信号sel(40)；

2.根据权利要求1所述的完全缓存OLED显示屏列控制电路，其特征在于所述的串行器(31)是一个多组多位带使能的寄存器，寄存器位数为接受的灰度数据的位宽，多个寄存器共用相同的时钟端，即全局时钟clk(41)和共用相同的使能端，串行使能cdena(48)，第一组寄存器的输入数据为串行输入信号cdin(22)，第一组的输出数据连至第二组的输入，第二组的输出连至第三组的输入，以此类推，最后一组的数据输出至串行输出信号cdout(23)，各组寄存器的输出构成串行数据sdata(44)，在全局时钟clk(41)上升沿且串行使能cdena(48)高电平有效时，串行器(31)中的各寄存器将输入数据锁入至输出数据。

3.根据权利要求1所述的完全缓存OLED显示屏列控制电路，其特征在于所述的缓存器(32)是一个多位带使能和清零的寄存器，多个寄存器共用相同的时钟端，即全局时钟clk(41)，并共用相同的使能端输入锁入信号1atch(25)和清零端输入清零信号clrn(26)，在全局时钟clk(41)上升沿时，如果清零信号clrn(26)低电平有效，则锁存器数据1data(49)输出全部低电平，以关闭显示屏的显示，否则如果清零信号clrn(26)无效且锁入信号1atch(25)高电平有效，则将数据sdata(44)锁入至锁存器数据1data(49)，以输入到选择器选出特定权值的列数据输出显示。

4.根据权利要求1所述的完全缓存OLED显示屏列控制电路，其特征在于所述的选择器(33)是一个多位N选一选择器，灰度数据的位宽为N，多个N选一选择器共用相同的选择端输入选择信号sel(40)，当一个选择信号sel(40)输入选择器(33)时，选择器(33)将所有数据1data(49)中所有相应得权值全部输出至列数据cdata(27)，以驱动显示屏的显示。

5.根据权利要求1所述的完全缓存OLED显示屏列控制电路，其特征在于所述的串行输入信号cdin(22)和串行输出信号cdout(23)有相同位宽；串行数据sdata(44)和所有数据1data(49)也具有相同位宽。