CN101061640A - 直接转换接收器射频集成电路 - Google Patents

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CN101061640A CNA2005800392399A CN200580039239A CN101061640A CN 101061640 A CN101061640 A CN 101061640A CN A2005800392399 A CNA2005800392399 A CN A2005800392399A CN 200580039239 A CN200580039239 A CN 200580039239A CN 101061640 A CN101061640 A CN 101061640A
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Abstract

一种包括RF接收器的集成电路具有直接转换下变频器和解调器架构，该架构具有用于在关注的(蜂窝)频率频带中工作的集成低噪放大器(LNA)和提供用于在关注的第二(更高)频率频带(比如PCS)中工作的片外LNA。基带处理器包括高动态可变增益放大器和7阶椭圆低通滤波器。该IC也包括4GHz PLL频率合成器和通向外部如数字信号处理器的数字基带电路的三线串行接口。

Description

直接转换接收器射频集成电路
技术领域
本发明的当前优选实施例主要地涉及射频(RF)接收器，并且更具体地涉及适合于在蜂窝和其它射频频带中使用的RF直接转换接收器，并且甚至更具体地涉及以RF集成电路(IC)或者RF芯片形式实施的RF接收器。
背景技术
在这里也称为移动台的无线移动手机的使用已经很快地增长。令人关注的一类无线通信标准是称为码分多址(CDMA)的标准，特别是称为CDMA-2000的这一标准的新近发展。CDMA-2000是用于语音应用和数据应用的增长最快的移动通信标准之一。
直接转换无线电架构在这一增长中的动态市场中对于当前和将来的移动手机已经变得很有吸引力。正如在以下出版物中不言而喻的那样，直接转换无线电架构已经在比如GSM和宽带CDMA(WCDMA)这样的其它移动通信标准中广泛地使用，该出版物为：E.Duvivier，S.Cipriani，L.Carpineto，P.Cusinato，B.Bisanti，F.Galant，F.Chalet，F.Coppola，S.Cercelaru，G. Puccio，N. Mouralisand J.C.Jiguet，″A fully integrated zero-IF transceiver forGSM-GPRS quad band application″，Digest IEEE  InternationalSolid-State Circuit Conf.，2003；S. Reynolds，B. Floyd，T.Beukema，T.Zwick，U.Pfeiffer，and H. Ainspan，″Adirect-conversion receiver IC for WCDMA mobilesystems″，IEEEJ.Solid-State Cir.，vol.38，Sept. 2003，P.1555；R.Magoon，A.Molnar，J.Zachan，G.Hatcher，and W.Rhee，″A single-chipquad-band direct conversion GSM/GPRS RE transceiver withintegrated VCOs and Fractional-N synthesizer″，IEEE J.Solid-State Circuits，vol.37，Dec.2002，P.1710；R.Gharpurey，N.Yanduru，F.Dantoni，P.Litmanen，G.Sima，T.Mayhugh，C.Lin，I.Deng，P. Fontaine and F. Lin，″Adirect conversion receiverfor the 3G WCDMA standard″，IEEE J.Solid-State Circuits，vol.38，March.2003，P.556；以及Parssinen，J.Jussila，J.Ryynanen，L.Sumanen and K. Halonen，″A 2-GHz wide-band directconversion receiver for WCDMA applications″，IEEE.J.Solid-State Circuits，vol.34，Dec.1999，P.1893。
直接转换接收器的使用简化了频率规化并且消除了在超外差接收器中通常需要的中频表面声波(SAW)滤波器。结果，仅需要单个本地振荡器(LO)信号，并且也消除了像频问题。在直接转换架构中，也减少了部件数量，由此造成成本更低和尺寸更小。此外，更高的RF IC集成度变得可能，这一点随着手机无线电复杂度由于添加比如GPS、蓝牙、WLAN和多标准支持(比如CDMA、WCDMA、GSM等的各种组合)这样的特征而不断增加也变得越来越重要。
对于直接转换CDMA接收器的一些关键挑战是对CDMA无线电标准要求严格的结果。在本发明之前，本领域技术人员尚未认识到有任何充分地针对和解决这些各种问题的单芯片RF IC架构。
发明内容
根据本发明的当前优选实施例来克服上述和其它问题并且实现其它优点。
一种集成电路，包括RF接收器，其具有直接转换下变频器和解调器架构，该架构具有用于在关注的(蜂窝)频率频带中工作的集成低噪放大器(LNA)和提供用于在关注的第二(更高)频率频带(比如PCS)中工作的片外LNA。基带模拟处理器包括高动态可变增益放大器和7阶椭圆低通滤波器。该IC也包括PLL频率合成器和通向外部如数字信号处理器的数字基带电路的三线串行接口。
在一个方面中，本发明提供一种包括射频(RF)接收器的集成电路，其包括直接转换下变频器和解调器架构，该架构具有用于在第一频率频带中工作的集成第一LNA和用于耦合到用于在不同于第一频率频带的第二频率频带中工作的至少一个外部第二LNA的电路。该集成电路还包括用于响应于外部输入信号来调节多个性能参数以适应不同信号和干扰源条件的电路，以及还包括耦合到本地振荡器(LO)信号的RF解调器电路，用于将接收的RF频率下变频到基带。
在另一方面中，本发明提供一种包括RF接收器的集成电路，其包括：直接转换下变频器和解调器架构，该架构具有用于在第一频率频带中工作的集成LNA和用于耦合到用于在不同于第一频率频带的第二频率频带中工作的至少一个外部第二LNA的电路；RF解调器电路，耦合到本地振荡器(LO)信号，用于将接收的RF频率下变频到基带；LO缓冲器，用于在施加到所述RF解调器之前缓存LO信号；以及可编程偏置生成器，具有耦合到LO缓冲器的输出，用于针对特定的接收信号施加来改变所缓存的LO信号的形状。
在另一方面中，本发明提供一种包括RF接收器的集成电路，其包括：直接转换下变频器和解调器架构，具有用于在关注的频率频带中工作的集成第一LNA；RF解调器电路，耦合到LO信号，用于将接收的RF频率下变频到基带；LO缓冲器，用于在施加到RF解调器之前缓存LO信号；以及可编程偏置生成器，具有耦合到LO缓冲器的输出，用于改变LO信号的占空比，以便改变RF解调器电路的输入二阶交调产物(IIP2)特征。
在又一方面中，本发明提供一种包括RF接收器的集成电路，其包括直接转换下变频器和解调器架构，该架构具有用于在关注的频率频带中工作的集成第一LNA；RF解调器电路，其耦合到LO信号，用于将接收的RF频率下变频到基带；LO缓冲器，用于在施加到RF解调器之前缓存LO信号；以及用于响应于外部输入信号来调节多个性能参数以适应不同的信号和干扰源条件的电路。该集成电路还包括：频率合成器电路，耦合到在从约3.4GHz到约4.4GHz的频率范围中运行的外部压控振荡器(VCO)；以及还包括基带模拟处理器电路，该基带模拟处理器电路包括串行耦合的同相和正交(I/Q)基带放大器、信道选择滤波器和具有用于耦合到基带模拟到数字转换器的输出的可变增益放大器。提供串行输入输出接口电路(SIO)用于使集成电路与基带电路进行接口。
附图说明
在结合附图来阅读时的以下优选实施方式的具体描述中使得本发明的当前优选实施例的前述以及其它方面更为明显，在附图中：
图1A是实施根据本发明实施例所构造和操作所实现的直接转换接收器的射频接收器集成电路(RF RX IC)的框图；
图1B、1C和1D各示出了图1A的RF RX IC的更简化的框图，还示出了外部电路；
图1E更具体地示出了接收器频率合成器；
图1F示出了基带(BB)模拟处理器的另一视图；
图1G图示了BB模拟处理器的一部分，并且更具体地示出了BB放大器和BB可变增益放大器的动态偏移补偿；
图1H更具体地示出了用于片上蜂窝频带LNA和片外PCS频带LNA的片外支持电路；
图1I更具体地示出了单音检测器耦合到数字解调器的输出及其与串行输入输出电路的双向耦合；
图2是片上低噪放大器(LNA)、具体是具有片外匹配部件和输入低频“陷波”电路的单端蜂窝(CELL)频带LNA的第一实施例的简化示意图；
图3是片上LNA、具体是具有片外匹配部件的差分CELL频带LAN的第二实施例的简化示意图；
图4是包括直接转换正交混频器和本地振荡器(LO)信号路径的RF I/Q解调器(RF DMD)块的简化框图；
图5是图4中将RF输入信号解调成基带信号I分量和Q分量的正交下变频混频器的简化示意图；
图6是用于通过使用D型触发器和射极跟随器来生成PCS频带LO信号的二分频器的简化示意图；
图7是具有LC调谐负载的LO缓冲器的简化示意图；
图8是正交下变频混频器的示意图，该图用于说明RF输入处的两音混合和基带输出处所得的IMD2分量，并且也示出了示例性LO信号和改变的直流偏移的影响；
图9是曲线图，该图示出了作为与2mV的调谐直流偏移增量相对应的调谐代码之函数的IIP2的测量调谐曲线；
统称为图10的图10A和10B示出了DMD噪声系数测量设立的框图，其中图10A示出了信噪比技术的使用，而图10B示出了通过测试路径对噪声系数计的使用；
统称为图11的图11A、11B和11C示出了图4的DMD块的更具体框图；
图12是在图4和图11中示出的混频器偏置块的简化示意图；
图13示出了对于CELL频带和PCS频带的最低CDMA手机要求的表1；
图14示出了表2，该表是针对高增益(HG)、中增益(MG)和低增益(LG)信号路径的单端CELL频带LNA性能的概要；
图15示出了表3，该表是兼具单端配置和平衡配置之特征的差分CELL频带LNA性能的概要；
图16示出了表4，该表是针对PCS和CELL频率频带的含PLL的DMD到基带特征的测量性能的概要；
图17示出了表5，该表提供了RX IC与两个先前所报道的WCDMA直接转换接收器之间的测量性能的比较；
图18图示了数字AGC功能的图形描绘；以及
图19示出了用于写操作和读操作的三线串行输入输出接口的操作。
具体实施方式
图1A是实施根据本发明实施例所构造和操作的直接转换接收器架构的射频(RF)接收器(RX)集成电路(IC) RX IC 10的框图。图1B示出了图1A的RX IC 10，还示出了外部部件，包括晶体振荡器(VCTCXO)100、VCO 102、环路滤波器104、非蜂窝频带低噪放大器(LNA)106和SAW滤波器108、用于片上蜂窝频带LNA13的外部SAW滤波器110、以及各自包括同相(I)信道和正交相位(Q)信道模拟到数字转换器(ADC)112A和112B的数字基带电路112。
图1C还示出了完整的RF收发器，包括发送器RF IC 120、滤波器122、功率放大器124和多模双工器126A、126B、以及天线128A和128B。
图1D还示出了针对可以使用单个天线的情况而具有耦合到双工器126A、126B的双工器127的实施例。为求完整，图1D也示出了馈给RF发送器120的数字BB数字到模拟转换器(DAC)112C、112D。
作为介绍，本发明的一个方面涉及RF直接转换接收器的划分和实施，这些接收器是针对比如在蜂窝频带(869-894MHz)，PCS频带(1930-1990MHz)、韩国PCS(KPCS)频带(1840-1870MHz)和IMT2000频带(2110-2170MHz)中的多频带和多模移动台应用，以及针对在CDMA和常规模拟AMPS模式下的使用而描述。尽管可以实现各种多频带和多模RX组合，但是RX IC 10的一个当前优选但不是限制性的实施方式是用于实施CDMA/AMPS直接转换RF接收器***。
直接转换接收器的使用所获得的优点包括与常规超外差接收器相比，部件数量减少、印刷线路板(PWB)的面积要求更小和成本降低。
在RX IC 10的当前优选实施例中，PCS低噪放大器(LNA)是片外部件(LNA106)，而它的增益模式可以通过使用LNA控制(Ctrl)块12和片上串行接口(SIO)由RX IC 10所生成的模拟和/或数字信号来控制。例如，如果使用片上PCS LNA，则PCS频带接收器可能由于IC衬底和封装所施加的限制而难以满足某些必需的发射标准。通过提供不同的外部LNA电路，片外LNA 106可以容易地也用于其它频率频带，比如韩国PCS和IMT2000频带。然而，蜂窝频带LNA13优选地是片上部件。
在RX IC 10的当前优选实施例中可以通过3线串行输入/输出接口(SIO)14在I/O解调器16中校准2阶交调产物(IIP2)和共模输出电压。
在RX IC 10的当前优选实施例中，提供了与外部晶体振荡器100和VCO 102相配合的片上PLL 18，其中片上UHF PLL可以支持从3.4GHz到4.4GHz的VCO频率的不同频率频带以及不同模式如AMPS和CDMA。二分频电路20用来为PCS/KPCS/IMT2000 I/Q解调器(DMD)16A的操作生成I/O本地振荡器(LO)频率，而四分频电路22用于蜂窝频带I/Q解调器(DMD)16B的操作。DMD16A和16B统称为DMD16。
在图1D中，分频器20和22表示为20’和22’，并且反映正交移相器的操作。
在RX IC 10的当前优选实施例中，提供了数字AGC实施，作为非限制性例子，该实施具有LNA的三个增益模式(14/2/-10dB)、3dB步长的基带放大器(BBA)的0-18dB增益范围和3dB步长的基带可变增益放大器(VGA)的0-72dB增益范围。AGC环路通过SIO14来控制，而无需为AGC功能提供模拟电压和PDM DAC。可以参照图18关于AGC功能的图形描绘。基带(BB)块在图1A中大体地表示为BB 24，并且在这里也统称为模拟处理器。也可以参照图1F关于BB模拟处理器24的另一视图。
在RX IC 10的当前优选实施例中，有在信道选择滤波器之前***的两个1阶低通滤波器用以保护基带处理器免于经历干扰饱和。出于同一目的，也在基带模拟处理器的输入处应用强干扰检测器。
在RX IC 10的当前优选实施例中，提供有在接收器ADC之前的模拟处理器中使用的三个1阶RC高通滤波器，并且通过使用这些高通滤波器来有益地消除动态偏移和静态偏移。高通拐角频率优选地通过可以容易地针对不同模式而改变的外部电容器来设置，并且也可以提供片上开关用以接通附加电容器以便为AMPS模式降低拐角频率。
在RX IC 10的当前优选实施例中，将CDMA信道选择低通滤波器28A、28B实施为具有7阶椭圆频率响应，而CDMA信道选择低通滤波器的-1dB拐角频率被设置为640kHz并且是使用通过 SIO 14所编程的五个寄存器比特来数字地校准的。用于拐角频率调谐的参考信号是通过对外部晶体振荡器100的频率进行分频来导出的。对于AMPS信道选择性，实现带来切比雪夫频率响应的5阶RC-OpAmp(运算放大器)滤波器，而14kHz的-1dB拐角频率是可经由SIO 14利用四个寄存器比特来调谐的。用于拐角频率调谐的参考信号是通过对晶体振荡器(VCTCXO)100的频率的分频来导出的，而幅度和群延迟峰化是通过使用运算放大器中的PTAT(与环境温度成比例)的参考电流来补偿的。
现在具体地描述本发明的前述方面，蜂窝频带LNA 13以单端形式来实施，而它的输入和输出被匹配为50欧姆。LNA 13具有通过3线SIO 14来控制的高增益模式(GP＝14dB)、中增益模式(GP＝2dB)和低增益模式(GP＝-10dB)。将包络陷波电路技术用于高输入3阶交截点。掉电以及模拟和数字增益控制电路(LNA Ctrl)12被实施用以与外部PCS频带LNA 106进行接口。
RF I/Q解调器(RF DMD)块16包含蜂窝频带解调器(16B)和PCS频带解调器(16A)。各解调器分别包括I/Q下变频混频器(17A，17B)和LO缓冲器(17C，17D)。RF DMD块16提供将RF信号下变频成基带I/Q信号(具有基本上为零的中频(IF)，因此是直接转换)的正交解调。UHF VCO的输出频率在分频器20中除以二以针对PCS频带生成有90度相移的LO信号并且针对蜂窝频带在分频器22中除以四。2阶交调产物(IIP2)和共模输出电压可以通过3线SIO14来校准。
基带缓冲器放大器(BB AMP)26A、26B形成RF前端与基带信道选择滤波28A、28B之间的接口级。BB AMP 26A、26B被设计用来提供低噪声和高动态范围，而且可以从0dB到18dB以3.0的步长大小通过 SIO 14对它们的电压增益进行编程。BB AMP 26A、26B也包含使用外部电容器的第一动态直流偏移补偿(见图1F)。单音检测(STD)27是基于BB模拟处理器24的输入电压电平来实施的，以便用于增益调节(6.0dB)和避免BB模拟处理器24的饱和。
就基带低通滤波器(BB LPF)28A、28B而言，CDMA基带信道选择滤波使用了利用RC-OpAmp电路技术的7阶I/Q低通滤波器，该技术提供椭圆频率响应。滤波器的-1dB拐角频率针对CDMA模式而设置成640kHz，并且优选地是使用通过SIO 14所编程的五个寄存器比特来数字地校准的。用于拐角频率调谐(Freq Tunning)29的参考信号是通过对经过形成UHF PLL 18一部分的参考缓冲器18E(下文描述)而接收的外部晶体振荡器VCTVXO 100的频率进行分频来导出的。对于AMPS信道选择性，将5阶RC-OpAmp放大器实施为表现切比雪夫频率响应。14kHz的-1dB拐角频率是可利用通过 SIO 14所编程的四个寄存器比特来调谐的。
就基带可变增益放大器(BB VGA) 30A、30B、30C和30D而言，VGA1 30A、30B提供0dB、15dB和30dB这三种电压增益。VGA2 30C、30D实际上包括两个放大器级(图1G中示出)，其中第一级提供3dB步长的从0dB到12dB的电压增益，而第二级提供0dB、15dB和30dB这三种电压增益。VGA 30的总增益范围是从0dB到72dB，而3dB步长的增益通过SIO 14来数字地控制。分别使用数字到模拟转换器和外部电容器(偏移补偿)在VGA 30级中补偿静态和动态直流偏移。为了在BB AMP 26A、26B中的幅度检测期间补偿增益调节，在VGA 30中同步地改变相同的电压增益量。图1F示出了用于BB VGA 30A、30B、30C和30D的耦合到外部电容器(偏移补偿)的偏移补偿块25A、25B。
图1G图示了BB模拟处理器24的一部分，并且具体地示出了经由通过SIO 14所控制的动态开关30E对BB放大器26A和BB可变增益放大器30A、30C的动态偏移补偿。将BB VGA 30C示出为包括两个放大器30C1和30C2。图1G也示出了对交流耦合到数字BB ADC 112A的使用。BB AMP 26A和26B利用由于来自RF DMD 16的直流耦合所造成的动态补偿，BB VGA 30C(30D)在高增益模式下使用由于来自BB BGA 30A(30B)的电势偏移所造成的动态补偿，而如经由 SIO14由数字信号处理(DSP)140(在图1中示出)所控制的那样，动态开关30E被接通(内插波形图中的下部迹线)以减少在27/30dB之间增益变化过程中的偏移调整时间。
因此可以理解，在接收器ADC 112之前的BB模拟处理器24中使用多个1阶RC高通滤波器，而且通过高通滤波器来消除动态和静态偏移。高通拐角频率是通过可以容易地针对不同模式而在数值上加以改变的外部电容器Cext来设置的。片上开关可以实现附加电容器以针对AMPS模式而降低拐角频率。
可以视为包括BB AMP 26A、26B，BB LPF 28A、28B、VGA1和VGA2(30)在内的基带模拟处理器的总体阻带衰减被定义为从900kHz到18MHz是65dB而从18MHz到100MHz是80dB。
UHF锁相环(UHF PLL)18包括PLL和外部压控振荡器(VCO)。集成UHF PLL包含具有双模量控制的双极预分频器(prescalor)18A、CMOS可编程N-和A-分频器18B、CMOS相位/频率检测器18C、CMOS电荷泵18D、用于接收外部晶体振荡器输入的参考缓冲器18E和CMOS可编程(经由SIO 14)R-分频器18F。通过集成输入缓冲器18G、18H来支持外部UHF VCO 102。频带开关输出被设计用于控制外部UHF RXVCO 102的蜂窝频带和PCS频带。
图1E具体地示出了接收器频率合成器以及用于支持外部VCTCXO 100和RX VCO 102，包括VCO环路滤波器104的示例性部件值。
输入缓冲器18E具有差分输入级，但是也可以从外部晶体振荡器(VCTCXO)100以单端形式来馈给该输入缓冲器。输入缓冲器18E的输出驱动R-分频器18F、用于基带滤波器28A、28B的拐角频率调谐的分频器29、以及用于基带放大器的幅度检测的分频器。两个输出缓冲器18I和18J也被实施用以驱动其它电路，比如外部基带数字ASIC 112和RF发送器(TX)120。
3线串行接口(SIO)14被实施用以对RX IC 10内的寄存器和功能块进行编程。数据信号是双向的，从而数据可以读回到数字基带设备中的控制单元，比如DSP 140。图19示出了用于写操作和读操作的三线SIO 14的操作，并且图示了SIO时钟(CLK)、数据(DAT)和使能(ENX)信号线上的活动。在非限制性实施例中，SIO 14包括12个16比特寄存器和一个18比特寄存器。数据信号(DAT)是双向的。六比特在寄存器00中是只读的，并且提供芯片ID、PLL锁定指示符和STD 27指示符。
偏置块15提供各种模拟电路所需要的各种偏置电压。
正如可以理解的，本发明的一个方面是适合于在CDMA-2000移动手机应用中使用的高度集成多频带直接转换接收器IC的前端。该RF前端包括但不限于蜂窝频带LNA 13，支持片外LNA 106(例如PCS频带LNA)、双频带直接转换正交I/Q下变频器17A、17B、以及本地振荡器(LO)信号生成电路18。在2.7V，LNA 13表现1.2dB的示例性噪声系数和9dBm的IIP3。I/Q下变频器17A、17B表现4-5dB的示例性噪声系数、4-5dBm的IIP3和55dBm的IIP2。片上PPL18和外部VCO 102生成LO信号。接收器RF IC可以在0.35微米SiGeBiCMOS工艺中实施，并且可以满足或者超过所有CDMA-2000要求。
在当前优选实施例中，RX IC 10支持两个工作频率频带，比如分别覆盖869-894MHz和1930-1990MHz的蜂窝频带和PCS频带。RX IC 10也可以支持韩国PCS(KPCS)频带(1840-1870MHz)和IMT2000频带(2110-2170MHz)而无需任何片上修改。具有615KHz带宽的接收信号的基带I分量和Q分量被组合用于使用共享式电阻性负载11的蜂窝和PCS接收器的路径，并且馈给RX IC 10的基带模拟处理器部分24的I信道和Q信道。
CDMA接收器的一些重要要求在图13所示表1中有所概括，并且是来源于CDMA标准(TIA/EIA/IS-2000.2，″Physical layerstandard for cdma2000 Spread Spectrum Systems，″Telecommunication Industry Association，May 2002)。这些要求是在指定的帧错误率(FER)和所需的输入信号电平处加以规定的。
每项CDMA要求影响RX IC 10的单独块的性能。例如，灵敏性要求对于LNA 13、DMD块16和基带块24的噪声系数所决定的接收器噪声系数施以限制。LNA 13和DMD块16的增益也影响此参数。这决定了LNA 13和DMD块16的噪声系数和增益要求。
因为干扰音被LNA 13放大，所以交调响应衰减要求对于直接转换混频器16的线性带来沉重负担。这一规定的特征在于施加了生成带内三阶交调产物的双音。
单音减敏要求是在给定的发送器(Tx)功率电平加以规定的，因为它与它自己的Tx信号交叉调制并且生成带内干扰源。单音减敏就所需的输入三阶交调产物IIP3而言对LNA 13的线性带来严格要求(例如参见V.Aparin和L.E.Larson，″Analysis and reductionof cross-modulation distortion in CDMA receivers″，IEEE TransMicrowave Theory Techn.vol.51，May.2003，P.1591-1602)。单音干扰源也可能与VCO的相位噪声相混合并且产生带内干扰源信号。这对于VCO在900KHz偏移的相位噪声施以严格要求。单音也在900KHz偏移影响了滤波器阻带抑制要求，其中该音必须根据模拟-数字转换器(ADC)的分辨率和可变增益放大器的增益来充分地衰减。提供图1A中所示的STD27是为了适应单音减敏要求。
内部和外部电容器的组合网络优选地与DMD块16的基带输出一起使用以提供对存在的单音干扰源的拒绝(特别是在CDMA2000标准中)。单音与所预期信道的中心仅有900KHz之遥。DMD块16的输出处的电容器块在与混频器17A、17B的电阻性负载相组合时形成单极RC滤波器。
接收频带中的寄生发射对于混频器本地振荡器(LO)信号和LNA13的反向隔离带来隔离要求。LO信号的衬底泄漏也是影响块分区和版图布置的重要的起作用的因素。
在图2中示出了蜂窝频带LNA 13的简化示意图。LNA 13是具有外部输入和输出匹配部件(匹配50欧姆)的单端设计。输入匹配部件包括由增强了LNA的输入三阶输入交截(IIP3)性能的外部LC部件所构造的低频“陷波”13A(例如参见K.Fong，″High-frequencyanalysis of linearity improVement technique of common-emittertransconductance stage using a low-frequency-trap network″，IEEE J. Solid-State Circuits，vol.35，Aug.2000，P.1249；以及V.Aparin 和 C.Persico，″Effect of out-of-band termination onintermodulation distortion in common-emitter circuits″，Digest IEEE MTT Symposium，1999，P.977)。IIP3是通过施加频率为f1和f2的双音信号来仿真和测量的，这些信号生成在接收器频带中衰退的3阶交调产物(2*f2-f1或者2*f1-f2)。LC网络优选地被调谐为在(f2-f1)的绝对值周围的频率呈现低阻抗。
此电路表现1.2dB的噪声系数和9dBm的IIP3、14.5dB的增益，而在高增益(HG)模式下消耗约5.4mA。为了支持CDMA接收器的宽动态范围要求，LNA 13被设计用以提供称为中增益(MG)和低增益(LG)的两个附加增益设置。各增益设置具有分离的信号路径和独立的偏置生成器。HG模式是具有外部负反馈(degeneration)电感器L的单个双极晶体管放大器(Q1)，而MG和LG放大器分别利用Q2和Q3来实施，在该Q2和Q3之前分别有数字控制的MOSFET开关SW1和SW2，这些开关分别馈给衰减电路ATT1和ATT2。分别利用R1和R2针对MG和LG信号路径而对单个双极放大器Q2、Q3电阻性地进行负反馈。LNA 13具有50欧姆的输入和输出阻抗，并且使用与绝对温度成比例(PTAT)的电流源15B(参见图11)来加以偏置以便实现针对所有相关条件的最优性能。
LNA 13特征化是对来自代表宽范围工艺变化的八个不同工艺拐角的40个采样而执行的。测量是在-30℃、27℃和85℃的环境温度执行的。测量的LNA 13在三个不同增益设置下的标称性能在图14所示表2中有所概括。在这一表中概括了功率增益(Gp)、NF、IIP3、反向隔离(S12)和直流电流消耗(Icc)。在LNA 13的输入处的LO泄漏电平是-81.5dBm。
虽然不那么优选，但是在图3中示出了LNA的又一实施例。此实施例提供差分LNA 13’，该LNA具有50欧姆阻抗的外部输入和输出匹配网络。选择共发共基架构是为了提供经改进的输入到输出的隔离。用于不同增益模式的三个分离信号路径与图2中所示单端实施例相似。LNA 13’的此实施例可以被配置用以在单端配置和平衡配置中都是可测试的，其中可片外接入HG路径的双极差分对的两个射极。为了测试，使用SIO 14将LNA 13’配置成单端或者平衡架构。用于IIP3增强的LC“陷波”电路适用于单端和差分这两种配置。针对操作的高增益工作模式，LNA 13’的此实施例在单端拓扑和平衡拓扑中的性能比较的测量结果在图15的表3中示出。性能参数是针对6dBm的IIP3加以比较的，而在各情况下在输入和输出处都与LNA13’匹配。偏置电流设置是外部地可编程的。图3的平衡LNA 13’架构的一个优点在于在LNA差分输入处消除共模泄漏信号，比如LO。这在表3中是明显的，其中比较了LNA输入处的LO泄漏功率电平与级联的LNA和混频器。对于平衡配置有约低15dB的LO泄漏电平。在表3中也明显的是增加了共发共基配置的输入到输出的隔离。图3的LNA 13’实施例所面临的权衡包括额外的片上和片外电路复杂度，更大的管芯尺寸以及更高的电流消耗。这样，图2的单端LNA 13是当前优选的。
图1H更具体地示出了用于片上蜂窝频带LNA 13和片外PCS频带LNA 106的片外支持电路的非限制性实施例。就高增益模式而言对PCS LNA 106的增益控制输入电压(VGC)是在约2.2-2.4V的范围中，就中增益模式而言是在约1.6-1.8V的范围中，而就低增益模式而言是在约0.9-1.1V的范围中。在待机工作模式下，VGC通常小于约0.3V。VR5是用于蜂窝LNA 13外部电路的电压参考。
图1I更具体地示出了STD 27到DMD 16的输出的耦合及其与SIO14的双向耦合。生成数字符号信号输出(DSO)是为了允许增益调节(±6dB)以免BB模拟处理器24饱和。作为非限制性例子，使用6.8nF的外部(片外)电容CD，符号生成时间约为50微秒。如通过SIO14所读取的DSO所触发的那样，五比特加法器和三比特减法器27A在BB VGA 30中提供6dB的增益增加而在BB放大器26中提供6dB的增益减少。可以通过SIO 14对约150-250mV的电压阈值进行编程。
在图4中示出了DMD块16的简化框图，其中为求简化仅具体描绘了PCS信号路径。DMD块16A包含也将接收的信号解调成I和Q基带分量的两个直接转换正交混频器17A、17B。使用公共可变RC负载11为蜂窝路径和PCS路径而组合I信号和Q信号。对于两个混频器17A，存在公用的偏置块17E在图5中示出了正交混频器17A的简化示意图。为LO正交四晶体管Q3、Q4、Q5、Q6提供分离的偏置块。
另外再次参照图4，LO信号路径包括由分离的LO缓冲器电路17C和偏置块17F跟随在后的二分频电路20。包括基于数字到模拟(DAC)的调谐电路17G、17H是为了提高混频器17A的输入二阶交调产物(IIP2)性能。另外参照图11C，基于DAC的调谐电路17G、17H起到用以直流偏置混频器17A、17B开关晶体管的电流导向DAC之作用，由此调谐IIP2性能。
如图5中所示，一般而言，混频器17A、17B包括将差分输入RF信号转换成差分电流的跨导级(Q1，Q2)。对跨导级电感性地进行负反馈以提高IIP3。来自跨导级的差分电流被馈给到将差分电流的频率下变频到基带频率的LO四开关晶体管(Q3，Q4，Q5，Q6)。由此生成的电流流过混频器负载电阻器并且转换成差分电压。混频器17A、17B也使用正交LO信号将输入RF信号解调成同相(I)和正交(Q)分量。
提供可变混频器负载11是为了调节混频器增益以及调节混频器输出共模电压。使用MOS开关来实施可变负载以包括和排除并联配置的电阻器段。电阻器段被选择为比MOS晶体管的导通电阻高得多。此实施在允许充足的可变性的同时确保差分负载电阻器之间的良好匹配。
DMD块16优选地表现低噪声系数和高增益以减少模拟基带块的噪声系数贡献。另外，由于CDMA的交调响应衰减要求(参见图13的表1)，DMD块16优选地也具有高的IIP3性能。类似地，由于可能存在间隔紧密的干扰源，DMD 16应当表现高的二阶输入交截点(IIP2)。为了最小化寄生发射，DMD块16也应当具有很高的LO到RE的隔离。同相(I)和正交(Q)信道之间的相位和幅度失衡也是重要的，因为他们影响数字基带处理的准确度。
为了以最小的电流消耗同时实现所有这些要求，需要对包括偏置电路的DMD块16进行仔细设计和优化。优选实施例包括在图5以及在也在图8中示出的具有共射极双极RF级和电感器负反馈(Q1和Q2)的高度优化的吉尔伯特-单元(Gilbert-cell)混频器。为了最小化管芯的面积，将差分电感器L2和L3用于射极负反馈。选择更紧凑的电感器配置是因为电感器L2、L3的Q因子不影响噪声系数性能。RF级和LO级的偏置电路被优化用以适应Gilbert混频器布置中紧密的容限(headroom)要求，该要求就2.7V电源电压而言必须容忍工艺和温度变化。紧密的容限在与施加到四开关晶体管(Q3-Q6)的大的LO信号摆动相结合时特别值得注意。用于这些晶体管的偏置电压的直流偏置对于良好的IIP3 性能是重要的。此类混频器的优化此前已经在文献(参见R.G.Meyer，″Intermodulationin High-frequency bipolar transistor integrated-circuitmixers″，IEEE J.Solid-State Circuits，vol.21，Aug.1986，P.534；以及KX.Fong and R.G.Meyer，″Monolithic RF active mixerdesign″，IEEET Trans.Circuits Systems，vol.46，March.1999，P.231-239)中讨论过。
图12更具体地示出了图11的混频器偏置块17E和17L。单个混频器偏置块如混频器偏置块17E被用来偏置PCS(或者CELL)混频器17A的两个混频器。混频器偏置块17E、17L包括第一和第二电流源(CS1，CS2)以及向混频器对17A、17B提供偏置输出的三个双极结型晶体管(BJT)Q1-Q3。混频器偏置由于RF晶体管级的紧密容限而重要。混频器偏置块17E或者17L在晶体管Q3的辅助之下以如2.5V那样低的电源电压在最小的容限条件下工作，并且也为了温度和工艺针对所有温度和工艺条件都保持偏置稳定性。为了提供RF晶体管的紧密容限，在混频器偏置块17E、17L中使用PNP晶体管Q3来减少电压电平。优选地使混频器偏置电流可变以便能够基于接收器性能要求来调谐混频器IIP3性能。优选地，混频器偏置电路17E、17L为混频器17A、17B中的四开关LO晶体管(Q3-Q6)提供直流偏置。在温度和工艺上优化和补偿偏置电路17E、17L以在所有工艺、电源和温度条件下向混频器17A、17B提供充分的容限。
回到图5和图8，在混频器17A、17B的其它实施例中，可以考虑不同的混频器拓扑；包括取代Q1-Q2双极对的MOSFET输入RF晶体管。也可以利用具有双极或者MOS晶体管的共发共基输入RF级。另外，可以使用用于组合图5中所示I和Q这两个混频器的不同拓扑。这些其它拓扑包括共用I块与Q块之间的负反馈电感器(L2，L3)以及共用I块与Q块之间的负反馈电感器(L2，L3)和输入RF晶体管(Q1和Q2)。这些可选实施例中的各实施例在整个DMD块16的一个或者多个性能参数方面提供了优点，但是它们没有提供用于实现对影响DMD块16的操作的所有要求的最优设计。例如，MOSFET输入级的选择可以为IIP3提供些许优点，但是使噪声系数性能降级。也预期IIP2受困于比双极对等部件更差的MOS晶体管对的匹配。另外，共用RF级中的负反馈电感器(L2，L3)造成IIP3的提高，因为两倍之多的电流流经电感器。然而，当使用此实施例时噪声系数显著地增加。
负载电阻11优选地是可变的以便控制基带信号的增益和共模电压并且也保证归结于工艺变化的用于混频器17A的充分容限。该增益是可使用3比特数字代码来选择的并且经由SIO14由DSP 140(在图1C中示出)的软件来控制。在对BB模拟处理器24的输入处的共模电压电平对于实现这些块的恰当操作是重要的。可以外部地调谐经过基带电路传播的此共模电压。共模检测器电路11A感测共模电压，该电压然后由DSP 140使用以调谐混频器负载11电阻器。外部模拟到数字(ADC)转换器可以用来监视共模电压电平，并且向DSP 40提供数字化的输出。优选地通过使用由3比特数字信号(参见图11C)控制的MOS晶体管将多个并联电阻器切换进来和切换出去来实现混频器负载11的电阻器调谐。混频器负载11也包括相对大的电容器(例如270pF，如图11C中所示)，其与混频器负载电阻器一起形成了RC极点。外部270pF电容器优选地在设置一阶低通滤波器的适当拐角频率时使用。RC滤波器用来衰减由LNA(13或者106)和混频器(17B，17A)这二者放大的单音干扰源。单音在这一点处的任何衰减有益地降低基带块24中有源低通滤波器28A、28B的动态范围要求。
例如，可以通过可编程地调节混频器负载11来改变IIP2。这在基带信号带宽窄的AMPS模式下可能特别地有用。
又如，可以通过改变LO信号的信号强度来调节混频器的噪声系数性能。通过分开地调谐LO缓冲器电路(例如如图7中所示的LO缓冲器17C)和分频器20、22的偏置电流来调节LO信号强度。分频器20、22(图6)优选地具有专用偏置块，该偏置块具有用于优化LO信号强度的可编程电流设置。在这一情况下，可以在不需要来自混频器的低噪声系数值的信号条件下节电。另一方面，如果基带噪声系数贡献是高的，则可以调谐下变频器***以提供低噪声系数和高增益以便减少基带NF的影响。
为了实现良好的正交相位精度，二分频和四分频电路20和22用来从约4GHz的合成频率生成正交LO信号。在图6中示出了二分频电路20的简化示意图。二分频电路20包含在反馈配置中连接用来实现VCO频率二分频的两个D型触发器20A、20B。类似地，用于蜂窝频带路径的四分频电路22使用反馈配置的四个D型触发器来实现四分频。分频器(D-触发器20A、20B)通过射极跟随器20C、20D来缓存以驱动在混频器17A之前使用的LO缓冲器电路17C以便使用LC调谐的谐振腔(tank)电路来放大LO信号，如图7中所示。LC谐振腔电路的使用减少了电流消耗。谐振腔电路电感器L3、L4用来调谐去除混频器LO四晶体管(图8中所示Q3-Q6)的电容性贡献。结果对于PCS路径，在谐振腔电路中无需附加电容器。在对混频器17A的输入处的差分LO信号电平是在350到400mVPEAK加以仿真的。混频器17A的噪声系数、IIP2和增益依赖于LO信号的强度，而IIP3在高的LO信号电平会减少。
具体就IIP2具体而言，LO信号的幅度、斜率、占空比以及LO到RF的隔离影响了混频器17A、17B的IIP2性能。另外，混频器IIP2强烈地依赖于包括混频器核和信号布线的版图在内的设计中的对称性。混频器核的设备/版图对称性、LO信号的形状和强度以及LO到RF的隔离的结合决定了就混频器17A、17B而言可实现的IIP2水平。
图8用于说明由于在RF输入处施加恒波(CW)双音而在混频器核中生成二阶交调产物(IMD2)。IMD2电流分量I1和I2是由Q1和Q2的固有非线性以及RF信号中的电势幅度或者相位失配而生成的。这两个电流分量在四晶体管Q3-Q6中由LO信号来混合并且在输出处表现为IO1和IO2。分别是IO1和IO2与R1和R2之乘积的所得电压V1和V2是混频器17A的输出处的IMD2电压分量。如果V1＝V2，则在输出处将没有IMD2产物出现，除非基带块24具有共模增益。因此，对造成V1和V2不相等的机制进行考察是有启发性的。如果IO1不等于IO2或者如果R1不等于R2则可能出现这一点。后一情况归结于混频器负载电阻器之间的失配。针对不相同的IO1和IO2，LO信号占空比必须不同于50％。无论I1和I2是否相等都是这样。换而言之，如果I1不等于I2但是LO信号具有50％的理想占空比，则所得电流IO1和IO2将相等。如在LO信号的图8描绘中示意性地所示，四晶体管Q3-Q6中的直流偏移可以改变LO占空比。晶体管Q3-Q6的失配也可以视为具有相似效果的直流偏移。
为了减少混频器17A输出处的IMD2产物并且由此提高IIP2性能，希望最小化I1和I2电流分量(Q1和Q2的更佳线性以及RF差分信号的更佳幅度和相位匹配)以最小化Q3-Q6的失配和R1和R2的失配。LO信号优选地具有平衡的占空比。另外，如果斜率为高，则LO信号对直流偏移就不那么敏感。另外，应当最小化LO到RF的隔离。关于对这一主题的进一步分析，可以参考如下文献：D.Coffign and E.Main，″Effects of offsets on bipolar integrated circuit mixereven-order distortion terms″，IEEE Trans. Microwave TheoryTechn.，vol.49，Jan.2001，P.123；Abidi，″General relationsbetween IP2，IP3，and offsets in differential circuits andeffects of feedback″，IEEE Trans.Microwave Theory Techn.，vol.51，May.2003，P.1610；and L. Sheng and L.E.Larson，″AnSi-SiGe BiCMOS direct-conversion mixer with second-ordernonlinearity cance llation for WCDMA applications″，IEEE Trans.Microwave Theory Techn.，vol.51，Nov.2003，P.2211。
由于工艺变化和其它缺陷，失配在所难免并且IIP2的降级是预料到的。为了应对这一点，优选使用基于DAC的调谐电路以在LO级处施加经考虑的直流偏移以便应对DMD块16和整个接收器链中存在的固有失配。在图9中示出了典型的调谐曲线，其中各调谐步骤大概对应于向Q3-Q6的基极处的LO信号所施加(经由偏置电阻器RBIAS向图7所示LO缓冲器17C中Q1和Q2的基极施加)的2mV的直流偏移。这一经考虑的直流偏移对LO信号的影响是为了以使V1和V2相等这样的方式来改变I1和I2的混合比(见图5)。此前已经提出如下方式，其中在混频器负载处(参见K. Kivehas，A.Parssinen，J.Ryynanen，J.Jussila和K.′Halonen，″Calibration techniques ofactive BiCMOS Mixers″，IEEE J.Solid-State Circuits，vol.37，June.2002，P.766)或者在混频器的RF级处施加直流偏移。
为了实施本发明的此实施例，两个7比特DAC(在图4中统称为调谐DAC 17G)用来为I信道和Q信道中的各信道生成差分参考电流对。这些参考电流是可使用SIO 14来编程的。差分参考电流对然后用来为LO四晶体管Q3-Q6生成直流偏置电压。通过使用DAC使差分电流对失配，可以向LO四晶体管Q3-Q6施加直流偏移。此偏移有效地改变LO信号的占空比，由此改变I1和I2的混合比(同样见图5)。
在图4的DMD 16A图中也示出了4GHz VC0缓冲器18G。此缓冲器具有用于在VCO信号与取代合成器信号的由信号生成器施加的测试信号之间选择的两个差分输入。整个设计与图7中所示LO缓冲器17C的设计相似，不同在于两个输入级支持两个不同的输入信号。在两个输入级之间共用LC调谐的负载，并且一侧在任何给定时间都是关断的。LC谐振腔电路是基于它所驱动的电容性负载来调谐的，该负载包括分频器20和22、预分频器以及互连。
图11A-11C示出了共模检测器11A和共模检测器缓冲器11B。提供混频器共模检测器11A作为用以感测混频器17A、17B输出的共模电压的电阻性阶梯。CM检测器电路11A包括用以最小化对混频器17A、17B的负载影响的高值电阻器。混频器17A、17B的共模电压是使用外部ADC电路来感测的，并且被用来通过使用DSP 140代码来调节混频器17A、17B的增益和共模输出电压。混频器17A、17B的增益通过使用SIO 14数字控制来调节。为了防止高阻抗CM检测器电路11A的意外加载，提供CM检测器缓冲器11B以驱动大的电容性负载和低的阻抗。
图11A和11B也更具体地示出了在图11A中表示为中心偏置块15的偏置块15。中心偏置块15包括固定偏置电路15A，该电路使用外部电阻器来生成从优化的带隙基准所导出的偏置电流。固定偏置电路消耗少于200微安的直流电流，并且在宽温度范围提供很稳定的偏置参考电流。此偏置参考用来为DMD块16内的许多电路生成多个偏置电流。中心偏置块15包括PTAT偏置电路15B，该电路也使用外部电阻器来生成跟踪温度变化并且与绝对温度成比例地增加或者减少的偏置电流。中心偏置块15也包括用以从来自块15A和15B的两个参考偏置电流(一个不随温度变化而另一个与绝对温度成比例(PTAT))生成多个可编程电流的可编程电流镜15C。这两个偏置源的组合用来偏置RX IC 10的多种电路。偏置电流的划分以及固定偏置和PTAT偏置向不同块的分配在所有温度上都确保具有最小电流消耗的最优性能。将解码方案与SIO 14相结合用来生成多个不同的可编程电流。
RF前端块的仿真提供了与针对增益、噪声系数和IIP3的仿真的测量结果之间很好的相关性。为了预测IIP2性能，设备和版图失配以及输入信号的幅度和相位失配及其统计变化是在仿真中建模的。类似地，为了对RF-LO隔离进行仿真，则对衬底泄漏机制进行建模。
现在就DMD测量而言，DMD块16的特征可以在于它是从对混频器17A、17B的输入到BB模拟处理器24的输出之间的链的一部分，如图10A中所示。使用2∶1的匝数比的不平衡变压器130B将差分RF输入转换成单端信号，这些不平衡变压器也将混频器输入阻抗从200欧姆转化成50欧姆。使用op-amp配置将差分基带输出转换成单端信号。对于这一测量，使用信噪比(S/N)测量来计算噪声系数。在此类测量中，在测量仪之前需要相当大的增益以应对仪器自身噪声系数的影响。跟随DMD块16的BBAS和VGA块提供这一增益，因此可以进行精确测量。噪声系数(NF)在这一情况下可以计算如下：
NF(dB)＝174dB+PRF-PBB(S)+PBB(N)-(delta)LOSS，      (1)
其中PRF是在混频器的输入处施加的测试信号的测试信号的功率电平，PBB(S)是以dBm为单位测量的基带输出信号功率，而PBB(N)是当混频器的输入被端接到50欧姆阻抗时以dBm/Hz为单位测量的基带输出噪声。术语(delta)LOSS是在DMD块16的输入处以dBm为单位的片外损耗，包括不平衡变压器和其它损耗。
对于IIP3测量，在适当的频率处施加具有以dBm为单位的功率电平PRF的双音RF信号以导致在900KHz和1700KHz处的下变频基带基音。测量以dBm为单位的在100KHz的所得的带内3阶交调产物，PIMD3。也测量以dB为单位的整个链(DMD16到基带24输出)的带内增益，G。以dBm为单位的IIP3可以计算如下：
IIP3＝0.5*(G+3*PRF-PIMD3)-1.5*(delta)LOSS          (2)
对于IIP2测量，在适当的频率处施加具有功率电平PRF的双音RF信号以导致在3MHz和3.3MHz处的下变频基带基音。测量在300KHz的所得带内2阶交调产物，PIMD2。以dBm为单位的IIP2可以计算如下：
IIPP2＝G+2*PRF-PLMD2-2*(delta)LOSS.                (3)
测量是针对从八个不同工艺拐角获得的40个采样而执行的。工艺拐角代表在大规模生成中预期的工艺变化。对于各参数，在图16的表4中示出了所有40个采样的平均测量。测量是在-30℃、27℃和85℃这三个环境温度下执行的。在表4中示出了从DMD块16的输入到基带24输出的测量性能。在表4中包括增益、噪声系数、IIP3、IIP2、RF输入处的LO泄漏、低通滤波器的阻带衰减和直流电流消耗。针对PCS和CELL频率频带示出了该数据。表4中所示IIP2值是在调谐之后获得的结果。对于这些测量，基带块24的增益被设置于60dB。电流消耗还包括PLL块。DMD块16电流消耗对于PCS而言是35mA而对于CELL频带而言是34.5mA。DMD块16的增益对于PCS和CELL频带而言分别是20dB和18.5dB。
为了测量DMD块16本身的噪声系数，如图10B中所示可以使用测试路径，其中噪声源输入134是通过输入不平衡变压器130B来耦合的。在这一示例性测试配置中，使用匝数比为6∶1的不平衡变压器136A、136B将DMD块16的基带输出转换成单端信号，由此提供36∶1的阻抗比。此布置确保了当利用具有50欧姆输入阻抗的噪声系数计138进行测量时在混频器17A、17B的输出处存在充分高的阻抗。可以在10MHz的频率测量噪声系数。发现DMD块16本身在调谐时表现7.0dB的单边带(SSB)噪声系数、4.5dBm的IIP3和超过55dBm的二阶交截点(IIP2)。RF输入处的LO泄漏少于-67dBm。在这一情况下测量的噪声系数是单个信道(I或者Q)的噪声系数。如果在向量信号分析器132(如图10A中所示)中组合I信道和Q信道，则所得I+jQ信号造成噪声系数减少约3dB。因此可以推断DMD块16噪声系数在I信道和Q信道是组合的(I+jQ)时约为4dB。
在图17的表5中呈现了在RX IC 10的当前优选实施例与文献(参见S.Reynolds，B.Floyd，T.Beukema，T.Zwick，U.Pfeifferand H.Ainspan，″A direct-conversion receiver IC for WCDMAmobile systems″，IEEE J.Solid-State Cir.，vol.38，Sept.2003，P.1555(Reynolds et al.)，以及R.Gharpurey，N.Yanduru，F.Dantoni，P.Litmanen，G.Sima，T.Mayhugh，C.Lin，I.Deng，P.Fontaine and F.Lin，″A direct conversionreceiver for the 3G WCDMA standard″，IEEE J.Solid-StateCircuits，2 vol.38，March.2003，P.556(Gharpurey et al.))中报道的RX IC之间针对直接转换接收器的关键性能参数比较。由于缺乏CDMA-2000直接转换接收器的报道结果，该比较是利用经报道的WCDMA接收器来进行的。由于各标准中有不同的接收器要求，所以难以比较接收器性能要求。因此，表5提供了LNA 13和DMD块16的性能比较。例如，重要的是注意到单音减敏要求(表1)并不存在或者不像WCDMA***中那样严格。这简化了前端设计以及基带电路。简化了基带电路24是因为显著地降低了滤波和动态范围要求。
举例而言但不具限制性，使用SiGe BiCMOS技术来构造RX IC 10的当前优选实施例。此技术提供分别具有45GHz和60GHz的fT和fMAX的 SiGe HBT。直流电流增益在90以上而BVCEO＞5.5。CMOS晶体管具有0.35微米的最小栅极长度。垂直PNP晶体管和隔离式NMOS器件也是可用的。在当前优选制造工艺中提供五个金属化层。提供了电容为5fF每平方微米的高线性MIM电容器和包括P型和N型多晶硅、扩散型和高值电阻器在内的数种电阻器。RX IC 10可以容纳于84针球栅阵列(BGA)封装中。
RX IC的当前优选实施例可以用于在例如蜂窝频带(869-894MHz)、PCS频带(1930-1990MHz)、韩国PCS频带(1840-1870MHz)和IMT2000频带(2110-2170MHz)这样的频率频带中以及在CDMA和AMPS模式下的手机应用(例如，蜂窝电话应用)，其中只需进行适当的外部部件修改。
以上描述已经通过示例性而非限制性例子提供了对发明人当前构思用来实现本发明的最佳方法和装置的既完全又具启发性的描述。然而，鉴于结合附图和所附权利要求来阅读时的以上描述，各种修改和适应对于本领域技术人员可能变得明显。仅仅作为一些例子，其它相似或者等效电路类型、电路架构、频率、部件值、电压和电流值等的使用可以由本领域技术人员进行尝试。然而，本发明之教导的所有这些以及相似修改都仍将落入本发明的实施例范围内
另外，本发明优选实施例的一些特征在没有对应使用其它特征时仍可有利地加以使用。这样，以上描述应当视为仅仅是对本发明的原理、教导和实施例进行说明而不对其进行限制。

Claims (61)

1.一种包括射频(RF)接收器的集成电路，包括直接转换下变频器和解调器架构，该架构具有用于在第一频率频带中工作的集成第一低噪放大器(LNA)和用于耦合到用于在不同于所述第一频率频带的第二频率频带中工作的至少一个外部第二LNA的电路，该集成电路还包括用于响应于外部输入信号来调节多个性能参数以适应不同信号和干扰源条件的电路，以及还包括耦合到本地振荡器(LO)信号的RF解调器电路，用于将接收的RF频率下变频到基带。
2.如权利要求1所述的集成电路，其中所述多个性能参数包括输入二阶交截(IIP2)、输入三阶交截(IIP3)、噪声系数(NF)、增益和输出共模电平(CM)。
3.如权利要求1所述的集成电路，其中所述第一频率频带包括蜂窝频带(869-894MHz)，以及其中所述第二频率频带包括PCS频带(1930-1990MHz)、韩国PCS频带(1840-1870MHz)和IMT2000频带(2110-2170MHz)中的一个频带。
4.如权利要求1所述的集成电路，其中可在CDMA蜂窝模式和AMPS蜂窝模式中的一个蜂窝模式下操作。
5.如权利要求3所述的集成电路，其中所述RF解调器电路包括分别耦合到所述第一和第二LNA以及耦合到相应正交本地振荡器信号的第一和第二I/Q解调器，所述正交本地振荡器信号分别是由x和x/2分频的压控振荡器(VCO)信号生成的。
6.如权利要求5所述的集成电路，其中x＝4。
7.如权利要求1所述的集成电路，其中所述LO信号可编程用以针对特定的接收信号应用来优化所述LO信号的形状。
8.如权利要求5所述的集成电路，其中所述正交本地振荡器信号可编程用以针对特定的接收信号应用来优化所述正交本地振荡器信号的形状。
9.如权利要求1所述的集成电路，还包括用于在施加到所述RF解调器之前缓存所述LO信号的至少一个LO缓冲器，还包括具有耦合到所述至少一个LO缓冲器的输出、用于针对特定的接收信号应用来改变所述缓存的LO信号的形状的可编程偏置生成器电路。
10.如权利要求5所述的集成电路，还包括用于在施加到所述I/Q解调器之前缓存所述正交本地振荡器信号的至少一个LO缓冲器，以及还包括具有耦合到所述至少一个LO缓冲器的输出、用于针对特定的接收信号应用来改变所述缓存的正交本地振荡器信号的形状的可编程偏置生成器电路。
11.如权利要求1所述的集成电路，其中所述LO信号的占空比可编程用以改变输入二阶交调产物(IIP2)。
12.如权利要求5所述的集成电路，其中所述正交本地振荡器信号的占空比可编程用以改变输入二阶交调产物(IIP2)。
13.如权利要求9所述的集成电路，其中所述LO信号的占空比可经由耦合到外部数据处理器的控制总线接口来编程。
14.如权利要求1所述的集成电路，还包括用于通过改变包括所述RF解调器电路一部分的混频器的负载来可编程地调节输入二阶交调产物(IIP2)的电路。
15.如权利要求1所述的集成电路，还包括用于可编程地调节包括所述RF解调器电路一部分的混频器的增益的电路。
16.如权利要求1所述的集成电路，还包括用于监视和可编程地调节包含所述RF解调器电路一部分的混频器的共模(CM)输出电压的电路。
17.如权利要求1所述的集成电路，还包括用于通过改变包括所述RF解调器电路一部分的混频器的偏置电流来可编程地调节三阶交调产物(IIP3)的电路。
18.如权利要求1所述的集成电路，还包括用于通过改变所述LO信号的信号强度来可编程地调节包括所述RF解调器电路一部分的混频器的噪声系数性能的电路。
19.如权利要求1所述的集成电路，还包括具有耦合到包括所述RF解调器电路一部分的混频器的输出的至少一个LO缓冲器电路，所述LO缓冲器电路包括用以通过消除至少由混频器晶体管所造成的电容性加载来减少功率消耗的调谐负载。
20.一种包括射频(RF)接收器的集成电路，包括：
直接转换下变频器和解调器架构，具有用于在第一频率频带中工作的集成第一低噪放大器(LNA)和用于耦合到用于在不同于所述第一频率频带的第二频率频带中工作的至少一个外部第二LNA的电路；
RF解调器电路，耦合到本地振荡器(LO)信号，用于将接收的RF频率下变频到基带；
LO缓冲器，用于在施加到所述RF解调器之前缓存所述LO信号；以及
可编程偏置生成器，具有耦合到所述LO缓冲器的输出，用于针对特定的接收信号应用来改变所述缓存的LO信号的形状。
21.如权利要求20所述的集成电路，其中所述LO信号的占空比是使用所述可编程偏置生成器来改变的，以便改变所述RF解调器电路的输入二阶交调产物(IIP2)特征。
22.一种包括射频(RF)接收器的集成电路，包括：
直接转换下变频器和解调器架构，具有用于在关注的频率频带中工作的集成第一低噪放大器(LNA)；
RF解调器电路，耦合到本地振荡器(LO)信号，用于将接收的RF频率下变频到基带；
LO缓冲器，用于在施加到所述RF解调器之前缓存所述LO信号；以及
可编程偏置生成器，具有耦合到所述LO缓冲器的输出，用于改变所述LO信号的占空比，以便改变所述RF解调器电路的输入二阶交调产物(IIP2)特征。
23.一种包括射频(RF)接收器的集成电路，包括直接转换下变频器和解调器架构，该架构具有用于在第一频率频带中工作的集成第一低噪放大器(LNA)和用于耦合到用于在不同于所述第一频率频带的第二频率频带中工作的至少一个外部第二LNA的电路，还包括用于响应于外部输入信号来调节多个性能参数以适应不同信号和干扰源条件的电路；该集成电路还包括RF解调器电路，所述RF解调器电路包括耦合到本地振荡器(LO)信号的下变频混频器，用于将接收的RF频率下变频到基带；频率合成器电路，耦合到在从约3.4GHz到约4.4GHz的频率范围中工作的外部压控振荡器(VCO)；以及还包括基带模拟处理器电路，所述基带模拟处理器电路包括串行耦合的同相和正交(I/Q)基带放大器、信道选择滤波器和具有用于耦合到基带模拟到数字转换器的输出的可变增益放大器；以及用于使所述集成电路与基带电路进行接口的串行输入输出接口电路(SIO)。
24.如权利要求23所述的集成电路，其中所述外部第二LNA比所述集成LNA在更高的频率频带中工作，而且具有通过响应于所述SIO在所述集成电路上生成的信号来控制的增益模式。
25.如权利要求24所述的集成电路，其中所述外部第二LNA在PCS、韩国PCS(KPCS)和IMT2000频率频带中的一个频率频带中工作。
26.如权利要求23所述的集成电路，还包括用于在CDMA模式与AMPS模式之间切换的可切换增益级，其中在AMPS模式中使用更高增益以提高接收器灵敏度。
27.如权利要求23所述的集成电路，还包括用以利用所述LO信号的可编程占空比来调谐二阶交调产物(IIP2)的调谐电路。
28.如权利要求27所述的集成电路，其中所述调谐电路包括电流导向DAC和所述SIO。
29.如权利要求27所述的集成电路，其中所述调谐电路包括可通过所述SIO来编程的混频器负载。
30.如权利要求23所述的集成电路，还包括用以输出指示了所述RF解调器的共模输出电压的信号以使外部基带电路能够监视所述共模电压并且通过所述SIO来控制所述共模电压的电平的电路。
31.如权利要求30所述的集成电路，其中所述共模电压的所述电平是使用可通过所述SIO来编程的混频器负载来控制的。
32.如权利要求23所述的集成电路，还包括用以使用可编程偏置生成器对LO信号强度编程以优化混频器LO信号的形状的电路。
33.如权利要求23所述的集成电路，还包括用以通过使用可通过所述SIO来编程的混频器负载对所述RF解调器的所述增益编程的电路。
34.如权利要求23所述的集成电路，还包括用以通过改变混频器偏置电流来调节三阶交调产物(IIP3)的电路。
35.如权利要求23所述的集成电路，还包括用以通过可编程地改变LO信号强度来对所述混频器的噪声系数性能编程的电路。
36.如权利要求23所述的集成电路，其中所述频率合成器电路包括耦合到所述外部VCO并且可在针对所述VCO频率范围的不同频率频带中和在不同模式下工作的锁相环(PLL)。
37.如权利要求37所述的集成电路，其中所述不同模式包括AMPS模式和CDMA模式。
38.如权利要求25所述的集成电路，还包括用于为PCS/KPCS/IMT2000频带I/Q解调器生成I/Q LO频率的LO二分频电路和用于蜂窝频带I/Q解调器的LO四分频电路。
39.如权利要求23所述的集成电路，还包括耦合到片外晶体振荡器的输入和用于向片外电路输出晶体振荡器参考信号的至少一个集成缓冲器，其中所述集成缓冲器的输出可编程为单端形式或者差分形式。
40.如权利要求23所述的集成电路，还包括数字自动增益控制(AGC)电路，所述数字自动增益控制(AGC)电路实施所述第一和第二LNA的三个增益模式(14/2/-10dB)、3dB步长的所述基带放大器的0-18dB增益范围和3dB步长的所述可变增益放大器的0-72dB增益范围。
41.如权利要求40所述的集成电路，其中AGC环路通过所述SIO来控制。
42.如权利要求23所述的集成电路，还包括干扰饱和保护电路，所述干扰饱和保护电路包括在所述信道选择滤波器之前耦合的多个一阶低通滤波器和耦合到所述基带模拟处理器的强干扰检测器。
43.如权利要求23所述的集成电路，还包括直流偏移消除电路，所述直流偏移消除电路包括多个包括所述基带模拟处理器一部分的一阶RC高通滤波器，用于消除动态和静态直流偏移。
44.如权利要求43所述的集成电路，其中高通滤波器拐角频率通过片外电容器来设置。
45.如权利要求43所述的集成电路，还包括用以添加附加的电容器以降低在AMPS模式下的工作的高通滤波器拐角频率的片上开关。
46.如权利要求23所述的集成电路，还包括耦合用以在所述可变增益放大器的增益改变操作过程中减少偏移调整时间的动态开关，所述动态开关通过所述SIO来控制。
47.如权利要求46所述的集成电路，其中对于在27dB与30dB之间的增益改变操作而闭合所述动态开关。
48.如权利要求23所述的集成电路，还包括可在CDMA模式下操作的并且包括表现七阶椭圆频率响应的RC运算放大器低通滤波器的信道选择滤波器。
49.如权利要求48所述的集成电路，其中所述信道选择滤波器的-1dB拐角频率设置为640kHz并且使用所述SIO来数字地校准。
50.如权利要求23所述的集成电路，还包括可在AMPS模式下操作的并且包括表现切比雪夫频率响应的RC运算放大器五阶滤波器的信道选择滤波器。
51.如权利要求50所述的集成电路，其中所述信道选择滤波器的-1dB拐角频率设置为14kHz并且使用所述SIO来数字地校准。
52.如权利要求49所述的集成电路，其中用于拐角频率校准的参考信号通过对晶体振荡器的输出进行分频来导出。
53.如权利要求51所述的集成电路，其中用于拐角频率校准的参考信号通过分频晶体振荡器的输出来导出。
54.如权利要求23所述的集成电路，还包括用于使用与环境温度成比例(PTAT)的参考电流来补偿幅度和群延迟峰化的电路。
55.如权利要求23所述的集成电路，其中所述SIO耦合到包括手持无线通信终端一部分的数字信号处理器(DSP)。
56.如权利要求23所述的集成电路，还包括具有可通过所述SIO来编程的电压阈值的单音检测器。
57.一种用以操作包括射频(RF)接收器的集成电路(IC)的方法，包括：
提供所述IC以包括：直接转换下变频器和解调器架构，所述架构具有用于在关注的频率频带中工作的集成低噪放大器(LNA)；RF解调器电路，耦合到本地振荡器(LO)信号，用于将接收的RF频率下变频到基带；以及LO缓冲器，用于在施加到所述RF解调器之前缓存所述LO信号；以及
通过对具有耦合到所述LO缓冲器的输出的偏置生成器编程以改变所述LO信号的占空比来改变所述RF解调器电路的输入二阶交调产物(IIP2)特征。
58.一种用以操作包括射频(RF)接收器的集成电路(IC)的方法，包括：
提供所述IC于片上地包括：直接转换下变频器和解调器架构，所述架构具有用于在关注的频率频带中工作的集成低噪放大器(LNA)；以及RF解调器电路，耦合到本地振荡器(LO)信号，用于将接收的RF频率下变频到基带；
提供比所述集成LNA在更高的频率频带中工作的片外LNA；
以片上生成的至少一个信号来控制所述片外LNA增益模式的至少其一。
59.如权利要求58所述的方法，其中所述至少一个信号是响应于通过片外控制器向片上串行输入/输出(SIO)接口施加的输入而生成的。
60.一种具有射频(RF)接收器的集成电路(IC)，包括：
直接转换下变频器和解调器装置，所述装置包括用于在关注的频率频带中工作的集成低噪放大器(LNA)；RF解调器电路，耦合到本地振荡器(LO)信号，用于将接收的RF频率下变频到基带；以及LO缓冲器，用于在施加到所述RF解调器之前缓存所述LO信号；以及
可编程装置，用于通过改变耦合到所述LO缓冲器的偏置生成器的输出以便改变所述LO信号的占空比来改变所述RF解调器电路的输入二阶交调产物(IIP2)特征。
61.一种具有射频(RF)接收器的集成电路(IC)，包括：
片上直接转换下变频器和解调器装置，所述装置具有用于在关注的频率频带中工作的集成低噪放大器(LNA)，以及RF解调器电路，耦合到本地振荡器(LO)信号，用于将接收的RF频率下变频到基带；
片外LNA，比所述集成LNA在更高的频率频带中工作；以及
可编程装置，用于以片上生成的至少一个信号来控制所述片外LNA增益模式的至少其一。
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