CN101047131A - 绝缘栅型场效应晶体管的制造方法 - Google Patents

Abstract

本发明公开了一种制造绝缘栅型场效应晶体管的方法。在场绝缘膜(12)的元件孔中形成栅绝缘膜之后，多晶硅层沉积在基板的表面上，且在其上通过热氧化工艺形成氧化硅层。在根据栅电极图案构图氧化硅层之后，通过利用剩余的抗蚀剂层作为掩模的干法蚀刻来构图多晶硅层。在去除抗蚀剂之后，通过利用氧化硅层(18A)作为掩模的各向同性蚀刻来减小多晶硅层的宽度，形成了栅电极层(16a)。通过经由栅绝缘膜(14)通过氧化硅层(18A)掺杂杂质离子，形成了N⁺型源极区(22)和漏极区(24)与N^－型源极区(26)和漏极区(28)。氧化硅层(18A)可以由硅化钨层制成。

Description

绝缘栅型场效应晶体管的制造方法

技术领域

本发明涉及一种具有延伸漏极结构等的绝缘栅型场效应晶体管的制造方法。

背景技术

通常公知一种具有轻掺杂漏极(LDD)结构的绝缘栅型场效应晶体管。延伸漏极结构与LDD结构基本相似，但是延伸漏极结构可以避免由于增高杂质浓度的寄生电阻导致的性能恶化，换言之，它通过与源极区和漏极区相比以更低的能量进行离子掺杂，可以抑制短沟道效应。顺便提及，LDD区的掺杂剂的量至多为约5×10¹³cm^-2，而延伸漏极区的掺杂剂量为约1×10¹⁴cm^-2到1×10¹⁵cm^-2，且源极区和漏极区的掺杂剂量不小于1×10¹⁵cm^-2。一般据说，自从栅电极(布线)的厚度成为约0.25μm，LDD结构已经被延伸漏极结构所取代，因为由在LDD部分中寄生电阻引起的性能恶化不能被忽视。

已知一种如图17到19所示的常规的具有LDD结构的绝缘栅型场效应晶体管的制造方法。该方法例如在日本特开公报No.H06-275635中披露。

在图17所示的工艺中，在p型半导体衬底1的一个主表面上形成具有元件孔2a的场绝缘膜2之后，由氧化硅等制成的栅绝缘膜3形成于元件孔2a的半导体表面上。在绝缘膜3上沉积多晶硅层之后，通过利用抗蚀剂层5作为掩模来进行蚀刻工艺，形成由多晶硅层的剩余部分组成的栅电极层4。此时，在栅电极层4下的栅绝缘膜3被保留，而栅绝缘膜3的其他部分则由蚀刻去除。

在图18所示的工艺中，在由抗蚀剂层5覆盖栅电极层4的情况下，通过侧蚀刻工艺，栅电极层4的每个侧边缘从抗蚀剂层的侧边缘退后约Δd＝0.15μm的距离。结果，例如，栅电极层4的宽度(栅极宽度)被减小到0.8μm到0.5μm。

在图19所示的工艺中，去除抗蚀剂层5之后，通过采用由栅电极层4和栅绝缘膜3的叠层和场绝缘膜2组成的掩模掺杂磷离子，在栅电极层4的源极侧和漏极侧在p型区中分别形成n^-型源极区8和n^-型漏极区9。漏极区9通常被称为LDD区。

上述的常规晶体管的产率是低的，即抗蚀剂层5在图17和18所示的工艺中被蚀刻两次，使得而它们不易控制栅电极层4的侧蚀刻量，且侧蚀刻量变化很大。因此，栅极宽度变化很大。另外，在图17中的离子掺杂工艺中，对在元件孔2a中暴露的半导体表面进行离子掺杂工艺；因此，由于所谓的沟道现象而离子掺杂深度变化很大。由此，n⁺型区的深度变化也很大。

除此之外，在图17中的源极和漏极形成工艺和图19中的LDD形成工艺需要总共两个离子掺杂工艺；因此，工艺的数量多，且在图19的LDD形成工艺需要低能离子掺杂设备。

发明内容

本发明的目的是提供一种以少量的工艺和好的产率来制造具有延伸漏极结构或轻掺杂漏极(LDD)结构的绝缘栅型场效应晶体管的方法。

根据本发明的一个方面，提供有一种制造绝缘栅型场效应晶体管的第一方法，其包括的步骤为：提供半导体基板，该半导体基板的一个主表面的至少一部分具有第一导电型；形成隔离区，用于划界对应于半导体基板的一个主表面的该部分的元件设置区；在元件设置区中在半导体表面上形成栅极绝缘膜；在栅绝缘膜上形成导电材料层；在栅绝缘膜上方经由导电材料层形成硬掩模材料层；通过光刻工艺根据期望的栅电极图案在硬掩模材料层上形成抗蚀剂层；对于硬掩模材料层利用抗蚀剂层作为掩模进行蚀刻工艺，以形成由根据栅电极图案保留的硬掩模材料层的一部分组成的硬掩模；对于导电材料层利用抗蚀剂层作为掩模进行蚀刻工艺，以形成根据栅电极图案保留导电材料层的一部分；去除抗蚀剂层；利用硬掩模作为掩模进行各向同性蚀刻工艺，以减小导电材料层的剩余部分的宽度，从而形成由其宽度被减小的导电材料层的剩余部分组成的栅电极层；和通过利用栅绝缘膜、栅电极膜和硬掩模的叠层以及隔离区作为掩模来进行杂质离子掺杂工艺，在栅电极层的一侧和另一侧分别形成具有与第一导电型相对的第二导电型的源极区和漏极区，其中通过经由掩模将杂质离子掺杂到其中硬掩模没有与栅电极层重叠的源极区和漏极区的每个的第一部分，在掩模下的其中硬掩模没有与栅电极层重叠的源极区和漏极区的每个的第一部分中的离子掺杂深度浅于没有被掩模覆盖的源极区和漏极区的每个的第二部分中的离子掺杂深度。

根据本发明的第一方法，通过利用抗蚀剂层作为掩模的蚀刻工艺，通过构图硬掩模材料层形成了硬掩模，且其后通过利用抗蚀剂作为掩模的各向异性蚀刻工艺，通过构图导电材料层保留了导电材料层的一部分。然后，在去除抗蚀剂层之后，通过利用硬掩模的各向同性蚀刻工艺减小导电层的剩余部分的宽度，形成了栅电极层。因此，通过利用硬掩模可以精确地进行各向同性蚀刻工艺，且可以精确地形成窄的栅电极层。

另外，当通过利用栅绝缘膜、栅电极膜和硬掩模的叠层以及隔离区作为掩模来进行杂质离子掺杂工艺来形成源极区和漏极区时，通过经由掩模将杂质离子掺杂到其中硬掩模没有与栅电极层重叠的源极区和漏极区的每个的第一部分，在掩模下的其中硬掩模没有与栅电极层重叠的源极区和漏极区的每个的第一部分中的离子掺杂深度浅于没有被掩模覆盖的源极区和漏极区的每个的第二部分中的离子掺杂深度。因此，通过一个杂质离子掺杂工艺可以同时进行源极区和漏极区的形成和延伸漏极结构或LDD结构的形成，且可以缩短整个工艺。

在上述的制造绝缘栅型场效应晶体管的第一方法中，通过利用各向同性蚀刻工艺用于该蚀刻工艺，硬掩模可以形成以具有比抗蚀剂层的宽度更窄的宽度。

根据本发明的另一方面，提供有一种制造绝缘栅型场效应晶体管的第二方法，其包括的步骤为：提供半导体基板，该半导体基板一个主表面的至少一部分具有第一导电型；形成隔离区，用于划界对应于半导体基板的一个主表面的该部分的元件设置区；在元件设置区中在半导体表面上形成栅极绝缘膜；在栅绝缘膜上形成导电材料层；在栅绝缘膜上方经由导电材料层形成硬掩模材料层；通过光刻工艺根据期望的栅电极图案在硬掩模材料层上形成抗蚀剂层；对于硬掩模材料层和导电材料层利用抗蚀剂层作为掩模进行各向异性蚀刻工艺，以形成由根据栅电极图案保留的硬掩模材料层的一部分组成的硬掩模，且同时形成根据栅电极图案保留导电材料层的一部分；去除抗蚀剂层；利用硬掩模作为掩模进行各向同性蚀刻工艺，以减小导电材料层的剩余部分的宽度，从而形成由其宽度被减小的导电材料层的剩余部分组成的栅电极层；和通过利用栅绝缘膜、栅电极膜和硬掩模的叠层以及隔离区作为掩模来进行杂质离子掺杂工艺，在栅电极层的两侧分别形成具有与第一导电型相对的第二导电型的源极区和漏极区，其中通过经由掩模将杂质离子掺杂到其中硬掩模没有与栅电极层重叠的源极区和漏极区的每个的第一部分，在掩模下的其中硬掩模没有与栅电极层重叠的源极区和漏极区的每个的第一部分中的离子掺杂深度浅于没有被掩模覆盖的源极区和漏极区的每个的第二部分中的离子掺杂深度。

根据本发明的第二方法，通过利用抗蚀剂层作为掩模的各向异性蚀刻工艺，通过构图硬掩模材料层和导电材料层，根据栅电极图案形成了硬掩模并保留了导电材料层的一部分。然后，在去除抗蚀剂层之后，通过利用硬掩模的各向同性蚀刻工艺减小导电层的剩余部分的宽度，形成了栅电极层。因此，通过利用硬掩模可以精确地进行各向同性蚀刻工艺，且可以精确地形成窄的栅电极层。另外，与第一方法相似，通过一个杂质离子掺杂工艺可以同时进行源极区和漏极区的形成和延伸漏极结构或LDD结构的形成，且可以缩短整个工艺。

根据本发明，因为可以精确地形成窄的栅电极，所以可以实现晶体管的微型化，并且可以提高产率。另外，通过一个杂质离子掺杂工艺可以同时进行源极区和漏极区的形成和延伸漏极结构或LDD结构的形成，且可以缩短整个工艺。另外，不需要低能离子掺杂设备。

根据本发明，可以提供一种以少量的工艺和好的产率来制造具有延伸漏极结构或轻掺杂漏极(LDD)结构的绝缘栅型场效应晶体管的方法。

附图说明

图1是显示根据本发明的第一实施方式的制造绝缘栅型场效应晶体管的方法的多晶硅沉积工艺的基板的剖面图。

图2是显示图1的工艺之后的多晶硅氧化工艺的基板的剖面图。

图3是显示图2的工艺之后的抗蚀剂层形成工艺和各向同性蚀刻工艺的基板的剖面图。

图4是显示图3的工艺之后的干法蚀刻工艺的基板的剖面图。

图5是显示图4的工艺之后的抗蚀剂去除工艺的基板的剖面图。

图6是显示图5的工艺之后的各向同性蚀刻工艺的基板的剖面图。

图7是显示图6的工艺之后的离子掺杂工艺的基板的剖面图。

图8是显示图7的工艺之后的各向同性蚀刻工艺的基板的剖面图。

图9是显示图8的工艺之后的层间绝缘膜形成工艺和布线形成工艺的基板的剖面图。

图10是显示根据本发明的第二实施方式的制造绝缘栅型场效应晶体管的方法的多晶硅沉积工艺的基板的剖面图。

图11是显示图10的工艺之后的WSi沉积工艺的基板的剖面图。

图12是显示图11的工艺之后的抗蚀剂层形成工艺和各向同性蚀刻工艺的基板的剖面图。

图13是显示图12的工艺之后的干法蚀刻工艺的基板的剖面图。

图14是显示图13的工艺之后的抗蚀剂去除工艺的基板的剖面图。

图15是显示图14的工艺之后的各向同性蚀刻工艺的基板的剖面图。

图16是显示图15的工艺之后的离子掺杂工艺的基板的剖面图。

图17是显示根据现有技术的具有LDD结构的绝缘栅型场效应晶体管的制造方法的第一离子掺杂工艺的基板的剖面图。

图18是显示图17的工艺之后的各向同性蚀刻工艺的基板的剖面图。

图19是显示图18的工艺之后的抗蚀剂去除工艺和第二离子掺杂工艺的基板的剖面图。

具体实施方式

图1是显示根据本发明的第一实施方式的制造绝缘栅型场效应晶体管的方法的多晶硅沉积工艺的半导体基板10的剖面图。

例如，由硅制成的半导体基板10整体上具有p型导电型或具有p型阱区。通过已知的选择性氧化技术，由氧化硅制成的场绝缘膜12形成于基板10的一个主面上。场绝缘膜12划界元件孔12a，作为对应于具有p型导电型或p型阱区的基板10的一部分的元件设置区。场绝缘膜12可以通过将比如氧化硅的绝缘材料通过利用化学气相沉积(CVD)方法填充在形成于基板10的表面上的沟槽中来形成。另外，虽然场绝缘膜12被用作隔离区，但是例如通过已知的浅沟槽隔离(STI)方法或通过利用SOI基板(通过在绝缘板上沉积硅层来形成的基板)且预先氧化硅层的一部分，可以形成隔离区。

在场绝缘膜12的元件孔12a中的p型半导体的表面上，通过热氧化工艺形成由氧化硅制成的栅绝缘膜14。在场绝缘膜12上，通过CVD方法形成多晶硅层16以覆盖栅绝缘膜14。在沉积时或在沉积后将导电型界定杂质掺杂到多晶硅层16。这是为了使得多晶硅层16的电阻足够低，从而利用多晶硅层16作为电极或布线。多晶硅层16的厚度可以为2000到6000，优选地为2500到4500，且更优选地为3500。

图2是显示图1的工艺之后的多晶硅氧化工艺的基板10的剖面图。

在多晶硅层16的表面上，例如通过热氧化工艺形成了氧化硅层18。氧化硅层18的厚度可以为约100到500。

图3是显示图2的工艺之后的抗蚀剂层形成工艺和各向同性蚀刻工艺的基板10的剖面图。

在氧化硅层18上，通过光刻工艺根据期望的栅电极图案形成抗蚀剂层20。然后，利用抗蚀剂层20作为掩模，对于氧化硅层18进行各向同性蚀刻工艺，以根据栅电极图案保留氧化硅层18的一部分18A。氧化硅层18的保留部分18A的每个侧边从抗蚀剂层20的侧边退后了约ΔD＝0.015到0.075μm的距离，使得氧化硅层18A的宽度窄于抗蚀剂层20的宽度。氧化硅层18A将被用作图6所示的后述的蚀刻工艺的硬掩模，从而氧化硅层18A将在后面被称为“硬掩模”。

图4是显示图3的工艺之后的干法蚀刻工艺的基板10的剖面图。

利用抗蚀剂层20作为掩模对于多晶硅层16进行各向异性蚀刻工艺，以根据栅电极图案保留多晶硅层16的一部分16A。场绝缘膜12和栅绝缘膜14的厚度通过该蚀刻工艺略微变薄。

图5是显示图4的工艺之后的抗蚀剂去除工艺的基板10的剖面图。

通过灰化工艺等移除抗蚀剂层20。结果，硬掩模18A保留在多晶硅层16A上。

图6是显示图5的工艺之后的各向同性蚀刻工艺的基板10的剖面图。

利用硬掩模18A对于多晶硅层16A进行各向同性蚀刻工艺，以蚀刻多晶硅层16A的两侧。即，多晶硅层16A的每个侧边从硬掩模18A的侧边退后约ΔL＝0.05到0.15μm的距离，以使得多晶硅层16A的宽度窄于硬掩模层18A的宽度，从而形成由多晶硅层16A的保留部分组成的栅电极层16a。

图7是显示图6的工艺之后的离子掺杂工艺的基板10的剖面图。

利用栅绝缘膜14、栅电极层16a和硬掩模16A的叠层以及场绝缘膜12，通过杂质离子掺杂工艺，同时形成了N⁺型源极区22和漏极区24和N^-型源极区26和漏极区28。在该情形，通过经由掩模将杂质离子掺杂到其中硬掩模18A没有与栅电极层16a重叠的第一部分，使得在掩模下的其中硬掩模18A没有与栅电极层16a重叠的源极区22和漏极区24的每个的第一部分中的离子掺杂深度浅于没有被掩模覆盖的第二部分中的离子掺杂深度，从而使得N^-型源极区26和漏极区28比N⁺型源极区22和漏极区24更浅且具有更低的杂质浓度。通过以35kev的加速电压和4×10¹⁵cm^-2的掺杂剂量来掺杂磷，可以进行杂质离子掺杂。

在图7的离子掺杂工艺中，经由栅绝缘膜14进行离子掺杂；因此，限制了隧穿效应(channeling effect)现象，且减小了源极区和漏极区的深度的变化。另外，通过转向N⁺型源极区22和漏极区24的形成工艺，形成了N^-型源极区26和漏极区28；因此，不需要低能离子掺杂设备。

图8是显示图7的工艺之后的各向同性蚀刻工艺的基板10的剖面图。

通过各向同性蚀刻工艺移除了栅绝缘膜14和硬掩模18A的暴露的部分。结果，暴露了栅电极层16a的上表面，且暴露了N⁺型源极区22和漏极区24和N^-型源极区26和漏极区28。

图9是显示图8的工艺之后的层间绝缘膜形成工艺和布线形成工艺的基板10的剖面图。

通过CVD方法和涂布方法的之一或组合，在基板10的上表面上形成由氧化硅等制成的层间绝缘层30。其后，通过对于绝缘膜30进行光刻和干法蚀刻工艺，形成了分别对应于源极区22和漏极区24的连接孔30s和30d。然后，通过涂布和构图由Al或Al合金等制成的布线材料层，在基板10的上表面上方，形成了源极布线层32和漏极布线层34。布线层32和34分别经由连接孔30s和30d连接到源极区22和漏极区24。

根据本发明的第一实施方式，在图3所示的各向同性蚀刻工艺中硬掩模18A被侧蚀刻，且在图6所示的各向同性蚀刻工艺中多晶硅层16A被侧蚀刻；因此，可以精确地形成窄的栅电极层16a，晶体管的微型化成为可能，且将改善制造产率。另外，在图7所示的离子掺杂工艺，同时形成了N⁺型源极区22和漏极区24和N^-型源极区26和漏极区28；因此，通过缩短制造工艺减小了制造成本。

接下来，将参考图10到16描述本发明的第二实施方式。在附图中，于第一实施方式相似的部分用与第一实施方式相同的参考数字和符号标注，且将省略相似元件的解释。

图10是显示根据本发明的第二实施方式的制造绝缘栅型场效应晶体管的方法的多晶硅沉积工艺的基板10的剖面图。

在覆盖半导体基板10的表面的场绝缘膜12上，通过CVD方法沉积多晶硅层16，以覆盖栅绝缘膜14。多晶硅层16具有500到5000埃的厚度(优选地800到2500埃，且更优选地为1500埃)。

图11是显示图10的工艺之后的WSi沉积工艺的基板10的剖面图。

通过溅射等在多晶硅层16上沉积硅化钨(其后称为“WSi”)层19。该WSi层19具有500到5000埃的厚度(优选地1000到3000埃，且更优选地为2000埃)。

图12是显示图11的工艺之后的抗蚀剂层形成工艺和各向同性蚀刻工艺的基板10的剖面图。

通过光刻工艺根据期望的栅电极图案，在WSi层19上形成了抗蚀剂层20。

图13是显示图12的工艺之后的干法蚀刻工艺的基板10的剖面图。

利用抗蚀剂层20作为掩模对于WSi层19和多晶硅层16进行各向异性蚀刻，以根据栅电极图案保留WiSi层19的一部分19A和多晶硅层16的一部分16A。通过该蚀刻工艺，场绝缘膜12和栅绝缘膜14的厚度稍稍变薄。

图14是显示图13的工艺之后的抗蚀剂去除工艺的基板10的剖面图。

通过灰化工艺等去除了抗蚀剂层20。结果，暴露了WSi层19A的上表面。WSi层19A将在图15所示的后述的蚀刻工艺中被用作硬掩模，且WSi层19A将在之后被称为“硬掩模”。

图15是显示图14的工艺之后的各向同性蚀刻工艺的基板10的剖面图。

利用硬掩模19A对于多晶硅层16A进行各向同性蚀刻工艺，以蚀刻多晶硅层16A的两侧。即，多晶硅层16A的每个侧边均从硬掩模19A的侧边退后预定的距离ΔL，以使得多晶硅层16A的宽度窄于硬掩模层19A的宽度，从而形成由多晶硅层16A的剩余部分组成的栅电极层16a。

图16是显示图15的工艺之后的离子掺杂工艺的基板10的剖面图。

利用栅绝缘膜14、栅电极层16a和硬掩模19A的叠层以及场绝缘膜12，通过杂质离子掺杂工艺，同时形成了N⁺型源极区22和漏极区24和N^-型源极区26和漏极区28。在该情形，通过经由掩模将杂质离子掺杂到其中硬掩模19A没有与栅电极层16a重叠的第一部分，使得在掩模下的其中硬掩模19A没有与栅电极层16a重叠的源极区22和漏极区24的每个的第一部分中的离子掺杂深度浅于没有被掩模覆盖的第二部分中的离子掺杂深度，从而使得N^-型源极区26和漏极区28比N⁺型源极区22和漏极区24更浅且具有更低的杂质浓度。通过以100kev的加速电压和3×10¹⁵cm^-2的掺杂剂量来掺杂磷，可以进行杂质离子掺杂。

在图16的离子掺杂工艺中，经由栅绝缘膜14进行离子掺杂；因此，限制了隧穿效应现象，且减小了源极区和漏极区的深度的变化。另外，通过转向N⁺型源极区22和漏极区24的形成工艺，形成了N^-型源极区26和漏极区28；因此，不需要低能离子掺杂设备。

在图16所示的离子掺杂工艺之后，如参考图8所述，移除栅绝缘膜14的暴露部分，且暴露源极区22和26以及漏极区24和28。其后，如参考图9所述，依次进行层间绝缘层的形成与源极和漏极布线的形成。在该情形，在栅电极层(多晶硅层)16a上保留了硬掩模(WSi层)19A以组成所谓的“多晶硅化物栅极”。

根据本发明的第二实施方式，在图15所示的各向同性蚀刻工艺中多晶硅层16A被侧蚀刻，因此，可以精确地形成窄的栅电极层16a，晶体管的微型化成为可能，且将改善制造产率。另外，在图16所示的离子掺杂工艺，同时形成了N⁺型源极区22和漏极区24和N^-型源极区26和漏极区28；因此，通过缩短制造工艺，减小了制造成本。另外，WSi层19和多晶硅层16在图13所示的工艺中被一起构图；因此，与本发明的第一实施方式相比，蚀刻工艺的数量可以被减小了一个。且通过缩短制造工艺，减小了制造成本。

本发明已经结合优选实施方式进行了描述。本发明不仅限于上述的实施方式。明显的是，本发明的技术人员可以进行各种修改、改善和组合。例如，以下的修改是可能的。

硬掩模的材料不限于由热氧化形成的氧化硅或硅化钨，而且还可以使用通过CVD方法形成的氧化硅，或比如氮化硅、氮氧化硅、氧化铝、TiOx、TiN、比如Mo、W和Ti的高熔点金属、硅化钼、硅化钛等的材料。

栅电极的材料不限于多晶硅，而且还可以使用选自比如Mo、W和Ti的高熔点金属、这些的金属硅化物的材料组的材料之一，或材料之一与多晶硅的叠层。

虽然上述的实施方式已经主要对于N沟道绝缘栅型场效应晶体管进行了解释，但是通过反转导电类型，可以制造P沟道绝缘栅型场效应晶体管。

虽然在第一实施方式中在图8所示的工艺中移除了硬掩模18A，但是硬掩模18A也可以被保留作为层间绝缘膜30的一部分。另外，当硬掩模18A由导电材料形成时，硬掩模18A也可以被保留作为栅电极的一部分，如图7所示。另外，硬掩模19A可以由绝缘材料形成。在该情形，硬掩模19A可以在图16所示的工艺之后被移除，或可以被保留。

虽然在上述的实施方式中浅源极区和漏极区被形成为N^-型，但是该浅源极区和漏极区可以为N⁺型，或可以被任意修改，只要它们可以组成延伸漏极结构。

该申请基于在2006年3月27日提交的日本专利申请2006-084493和在2006年8月4日提交的日本专利申请2006-213208，其整个内容被引入于此作为参考。

Claims (3)

1、一种制造绝缘栅型场效应晶体管的方法，包括如下步骤：

提供半导体基板，所述半导体基板的一个主表面的至少一部分具有第一导电型；

形成隔离区，用于划界对应于所述半导体基板的一个主表面的所述部分的元件设置区；

在所述元件设置区中在半导体表面上形成栅极绝缘膜；

在所述栅绝缘膜上形成导电材料层；

在所述栅绝缘膜上方经由所述导电材料层形成硬掩模材料层；

通过光刻工艺根据期望的栅电极图案，在所述硬掩模材料层上形成抗蚀剂层；

对于所述硬掩模材料层利用所述抗蚀剂层作为掩模进行蚀刻工艺，以形成由根据所述栅电极图案保留的硬掩模材料层的一部分组成的硬掩模；

对于所述导电材料层利用所述抗蚀剂层作为掩模进行蚀刻工艺，以根据所述栅电极图案保留所述导电材料层的一部分；

去除所述抗蚀剂层；

利用所述硬掩模作为掩模进行各向同性蚀刻工艺，以减小所述导电材料层的剩余部分的宽度，从而形成由其宽度被减小的导电材料层的剩余部分组成的栅电极层；和

通过利用所述栅绝缘膜、栅电极膜和硬掩模的叠层以及所述隔离区作为掩模来进行杂质离子掺杂工艺，在所述栅电极层的一侧和另一侧上分别形成具有与所述第一导电型相对的第二导电型的源极区和漏极区，其中通过经由所述掩模将所述杂质离子掺杂到其中所述硬掩模没有与所述栅电极层重叠的源极区和漏极区的每个的第一部分，在所述掩模下的其中所述硬掩模没有与所述栅电极层重叠的源极区和漏极区的每个的第一部分中的离子掺杂深度浅于没有被所述掩模覆盖的源极区和漏极区的每个的第二部分中的离子掺杂深度。

2、根据权利要求1的制造绝缘栅型场效应晶体管的方法，其中通过利用各向同性蚀刻工艺作为所述蚀刻工艺，所述硬掩模可以形成以具有比所述抗蚀剂层的宽度窄的宽度。

3、一种制造绝缘栅型场效应晶体管的方法，其包括如下步骤：

提供半导体基板，所述半导体基板的一个主表面的至少一部分具有第一导电型；

形成隔离区，用于划界对应于所述半导体基板的一个主表面的所述部分的元件设置区；

在所述元件设置区中在半导体表面上形成栅极绝缘膜；

在所述栅绝缘膜上形成导电材料层；

在所述栅绝缘膜上方经由所述导电材料层形成硬掩模材料层；

通过光刻工艺根据期望的栅电极图案在所述硬掩模材料层上形成抗蚀剂层；

对于所述硬掩模材料层和所述导电材料层利用所述抗蚀剂层作为掩模进行各向异性蚀刻工艺，以形成由根据所述栅电极图案保留的所述硬掩模材料层的一部分组成的硬掩模，且同时根据所述栅电极图案保留所述导电材料层的一部分；

去除所述抗蚀剂层；

利用所述硬掩模作为掩模进行各向同性蚀刻工艺，以减小所述导电材料层的剩余部分的宽度，从而形成由其宽度被减小的导电材料层的剩余部分组成的栅电极层；和

通过利用所述栅绝缘膜、栅电极膜和硬掩模的叠层以及所述隔离区作为掩模来进行杂质离子掺杂工艺，在所述栅电极层的一侧和另一侧上分别形成具有与所述第一导电型相对的第二导电型的源极区和漏极区，其中通过经由所述掩模将所述杂质离子掺杂到其中所述硬掩模没有与所述栅电极层重叠的源极区和漏极区的每个的第一部分，在所述掩模下的其中所述硬掩模没有与所述栅电极层重叠的源极区和漏极区的每个的第一部分中的离子掺杂深度浅于没有被所述掩模覆盖的源极区和漏极区的每个的第二部分中的离子掺杂深度。

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