CN101034135B - 除错***及集成电路的扫描式除错方法 - Google Patents

除错***及集成电路的扫描式除错方法 Download PDF

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Abstract

除错***及集成电路的扫描式除错方法，一种除错***：包括一测试接口、一内嵌的电路内部仿真器(in-circuit emulator)、一待除错的电路以及一存储器。内嵌的电路内部仿真器用于透过测试接口进行软件除错，待除错的电路包括一扫描链(scan chain)将每一延迟触发器(delayed flip-flop)的状态丢出，存储器储存扫描链丢出的状态并将其透过测试接口传输到一计算机。本发明利用计算机上的软件与使用者接口对丢出的状态进行预处理(pre-processing)可使除错的方便度提升。

Description

除错***及集成电路的扫描式除错方法
技术领域
本发明有关于扫描式除错技术，且特别利用内嵌的电路内部仿真器进行扫描式除错的集成电路，具体的讲是一种除错***及集成电路的扫描式除错方法。
背景技术
在现行的集成电路(integrated circuit)的诊断方法中，常被使用的有：利用电子束探测(electron beam probing)进行目视检测、利用探针进行直接的实体接触检测以及利用专用的除错缓存器(debug register)来显示除错时的信号状态，而共用除错埠(debug port)与正常功能脚位(normal functional pin)并使用逻辑分析仪来分析内部电路状态的方法也很常见。
图1为美国专利第6,687,865号所揭露的传统集成电路的除错方法，一服务处理单元(service processor unit)101被建置于集成电路100中，并与一***总线105与测试总线104耦接，测试包(test wrapper)102连接至测试总线104，以提供对于选定区块106的测试通讯管道，服务处理单元101提供对于外部诊断主机103的连接(connection)，以观察并测试集成电路的内部运作。
所需的指令储存于一***静态随机存取存储器(system SRAM)，服务处理单元101听从***静态随机存取存储器里的指令，并将存于***静态随机存取存储器里的测试样本(test pattern)传送至使用者所定义的特定逻辑，因此，测试结果会依序从特定逻辑传送至服务处理单元101，并被其进一步分析，换句话说，服务处理单元101会提供特定的测试样本到特定的逻辑，并分析其结果，此与自动测试样本测试产生器(automatic test pattern generator；ATPG)类似，服务处理单元101所有的动作都透过集成电路100的扫描链进行。
美国专利第6,687,865号揭露一内置的逻辑分析仪，撷取内部信号状态，撷取到的数据会被储存于***静态随机存取存储器里，且可被外部诊断主机103透过既存的测试埠(test port)进行存取。
服务处理单元提供测试样本并分析测试结果，然而，服务处理单元只与使用者定义的特定逻辑有互动，而且，诊断主机透过既存的测试接口进行存取的数据由内置的逻辑分析仪所探知。
发明内容
本发明的目的在于提供一种：除错***及集成电路的扫描式除错方法。
为实现上述发明目的，本发明提供了一种具有扫描式除错的集成电路，其包括一测试接口、一内嵌的电路内部仿真器(in-circuit emulator)、一待除错的电路以及一存储器。内嵌的电路内部仿真器用于透过测试接口进行软件除错，待除错的电路包括一扫描链(scan chain)将每一延迟触发器(delayed flip-flop)的状态丢出，存储器储存扫描链丢出的状态并将其透过测试接口传输到一计算机。
本发明还提供了一种集成电路的扫描式除错方法，其包括将在正常操作模式下的集成电路的操作予以冻结，将待除错的电路内的多个节点的状态透过扫描链丢出，将节点的状态储存于一存储器中，并将节点的状态透过一测试接口传送至一计算机。
依据本发明的实施例，不管是在相同或相异的时钟脉冲或电压区域内，集成电路的内部触发器的状态皆可由一外部计算机透过一内嵌的电路内部仿真器进行存取，而诸如既存的扫描链、测试接口、或内置存储器的类的硬件可再度被使用来将集成电路内触发器的状态丢出，使得对原始设计的设计时间或面积的影响甚小，此外，利用计算机上的软件与使用者接口对丢出的状态进行预处理(pre-processing)可使除错的方便度提升。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1为一现有技术揭示传统集成电路的除错方法。
图2为本发明一实施例的一种具有扫描式除错装置的集成电路的示意图。
图3为图2的扫描式除错装置内的扫描链的示意图。
图4为一集成电路的扫描式除错方法的实施例。
主要元件符号说明
服务处理单元101      测试包102          外部诊断主机103
测试总线104          ***总线105        选定区块106    集成电路200
扫描式除错装置201    处理单元202        内嵌的电路内部仿真器203
扫描式除错控制器206  时钟脉冲产生器208  组态缓存器210
存储器接口212        存储器214          待除错的电路216、218、220
电路内部仿真器224    主动控制器225      计算机226           测试接口230
电路300              路径302、304       触发器305a～305c
路径306、308
将在正常操作模式下的集成电路的操作予以冻结401
将待除错的电路内的多个节点的状态透过扫描链丢出403
将节点的状态储存于一存储器中405
将节点的状态透过一测试接口传送至一计算机407
具体实施方式
图2所示为依照本发明一实施例的一种具有电路内部仿真器的集成电路的示意图，集成电路200包括测试接口230、内嵌的电路内部仿真器(in-circuitemulator)203、待除错的电路216、218、220以及存储器214，在其它实施例中，存储器可以是外接的存储器(在集成电路200之外)，内嵌的电路内部仿真器203用于透过测试接口230进行软件除错，待除错的电路216、218、220包括一扫描链(scan chain)将每一延迟触发器(delayed flip-flop)的状态丢出，存储器214储存扫描链丢出的状态并将其透过测试接口230传输到一计算机226，举例来说，测试接口为一JTAG接口或者一RS-232接口。
此实施例中的集成电路200可更包括一扫描式除错(scan-based debugging)装置201耦接至待除错的电路216、218、220与存储器214，扫描式除错装置201包括扫描式除错控制器206。
当符合一既定的条件时，扫描式除错控制器206进入一扫描模式(亦即除错模式或者电路内部仿真模式)，既定的条件的符合可为硬件式触发或者是软件式触发，亦即，扫描模式可以为硬件(如扫描式除错控制器206)或一外部装置(如个人计算机226)的指令所激活。
举例而言，于一实施例(硬件式触发)中，既定的条件为当待除错的电路216、218、220发出错误的信号时，任何可能的错误条件可以透过编程写入扫描式除错控制器206，当扫描式除错控制器206激活时，扫描式除错控制器206可以检查是否有符合既定的错误条件，一旦符合既定的条件，扫描式除错控制器206便将待除错的电路216、218、220予以冻结并进入一扫描模式。
于另一实施例(软件式触发)中，设计者可直接由一外部装置(在集成电路200外面)命令扫描式除错控制器206进入扫描模式，外部装置为一主动控制器(hostcontroller)225，例如一个人计算机226与一电路内部仿真器(in circuit emulator；ICE)224，个人计算机226可与电路内部仿真器224协调，并与集成电路200进行沟通，于另一实施例中，主动控制器225可以是一分析仪。
再者，扫描式除错装置201可更包括组态缓存器210，组态缓存器210由一处理单元202(如一中央处理器或一数字信号处理器)所组配而成，且扫描式除错控制器206依据组态设定进行状态机运算，此外，扫描式除错装置201包括一时钟脉冲产生器208，时钟脉冲产生器208依据其模式(正常模式或扫描模式)提供一时钟脉冲给待除错的电路216、218、220，于正常模式中，待除错的电路216～220接收一正常时钟脉冲，而于扫描模式中，待除错的电路216、218、220接收一扫描时钟脉冲，于一实施例中，时钟脉冲1、时钟脉冲2与时钟脉冲3可以有不同的频率，亦即，A、B与C区块可以在不同时钟脉冲区域下操作，再者，扫描式除错装置201包括一存储器接口212耦接于存储器214与扫描链之间，每一待除错的电路216、218、220的输入scan_in与输出scan_out暗示了扫描链，举例而言，存储器214为一静态随机存取存储器，而存储器接口212为一静态随机存取存储器接口。
于一实施例中，若符合特定的条件，一中断(interrupt)信号会传到处理单元202，且处理单元202会切换到电路内部仿真(ICE)模式(除错模式)，同时中断信号亦传送到扫描式除错装置204使得扫描式除错装置204将待除错的电路216、218、220予以冻结，亦即停止所有待除错的电路216、218、220接收的时钟脉冲(时钟脉冲1、时钟脉冲2与时钟脉冲3)，举例而言，待除错的电路216、218、220原本操作于三个不同的时钟脉冲(时钟脉冲1、时钟脉冲2与时钟脉冲3)或三个不同的电压区域，处理单元202触发扫描式除错控制器206进行状态机运算，然后，扫描式除错控制器206将待除错的电路216～220切换至扫描模式，举例而言，于扫描模式中，待除错的电路216的扫描链输出scan_out连接至下一待除错的电路218的扫描链输入scan_in，且时钟脉冲1、时钟脉冲2与时钟脉冲3也改变，举例来说，当电路内部仿真模式开始时，处理单元202将组态设定写入组态缓存器210，且储存在组态缓存器210的组态设定会触发扫描式除错控制器206进行状态机运算，需注意的是缓存器的编程只是一种触发存储器接口212准备接收前一待除错的电路220的输出scan_out的数据并将接收的数据写入存储器214的方法，时钟脉冲产生器208选择一扫描时钟脉冲并将其输出到区块A、B与C，其后，所有待除错的电路216、218、220操作在选定的时钟脉冲，且每一区块的输入scan_in与输出scan_out相连接，以将顺序元件(sequential element)的状态依序移出，举例而言，顺序元件为触发器或栓锁器(latch)，为了描述上的方便，后续的实施例将以触发器为例，依不同的状况，会有单一或多个扫描链将触发器的数据传送到存储器接口212，从触发器移出的数据因此被存储器接口(或者存储器控制器)212接收，存储器接口212再将移出的数据写入存储器214，其后，计算机226可透过电路内部仿真器224与内置的电路内部仿真器203对所有储存于存储器214的数据进行存取，然后，电路内部仿真器224与内置的电路内部仿真器203可进行数据分析并除错。
于另一实施例中，主动控制器225并不对存储器214的数字数据进行后处理(post-processing)，数字数据被传送到另一装置(例如另一个人计算机)进行后处理，因此，数字数据最后会被装置(而非主动控制器225)进行处理与诊断。
以前述的方法而言，设计者无法监测触发器在数个连续或非连续时钟脉冲周期中的状态，举例而言，在时钟脉冲1区域的第N个时钟脉冲周期，区块A、B与C被冻结，且触发器的状态被移出，然后，相同的步骤又再进行一次，但这次区块A、B与C是在第N+1个时钟脉冲周期被冻结并将状态移出，相似地，区块A、B与C可在第N+2个时钟脉冲周期再度被冻结并将状态移出，因此，设计者可得到连续三个周期的触发器状态，通过适当的编程，设计者可以监测任意时钟脉冲周期的所有必须的触发器状态。
于此实施例中，如图3所示，在一正常操作模式中，电路300正常来说是透过路径306与308进行操作，在除错模式(或扫描模式)中，每一触发器305a、305b、305e输出端的数字数据(1或0)透过路径302与304进行传输，每一触发器的数字数据依序被移出电路300，然后数字数据被输入一存储器(如静态随机存取存储器)，储存在内置存储器的数字数据然后透过一测试接口(如JTAG接口)被传送到电路内部仿真器进行除错或分析，内置存储器可分配出一对应于数字数据量的适度空间，于一实施例中，非常少的空间(如1或2个字节)可被分配来储存数字数据，于另一实施例中，可分配一足以储存集成电路内所有必须的触发器的数据的空间。
图4为一集成电路的扫描式除错方法的实施例，方法包括将在正常操作模式下的集成电路的操作予以冻结(如步骤401所示)，将待除错的电路内的多个节点的状态透过扫描链丢出(如步骤403所示)，将多个节点的状态储存于一存储器中(如步骤405所示)，以及将多个节点的状态透过一测试接口传送至一计算机(如4步骤07所示)，举例而言，测试接口为一JTAG接口或者一RS-232接口，存储器214为一静态随机存取存储器，而存储器接口212为一静态随机存取存储器接口。
更明确地说，节点的状态在被丢出待除错的电路之前先被触发器所撷取，此外在集成电路冻结时，电路的运作依据扫描式除错控制器的状态机运算而冻结，甚至，扫描式除错控制器的状态机运算依据组态缓存器中的组态设定而进行。
不管是在相同或相异的时钟脉冲或电压区域内，集成电路的内部触发器的状态都可由一外部计算机透过一内嵌的电路内部仿真器进行存取，而诸如既存的扫描链、测试接口、或内嵌存储器之类的硬件可再度被使用来将集成电路内触发器的状态丢出，使得对原始设计的设计时间或面积的影响甚小，此外，利用计算机上的软件与使用者接口对丢出的状态进行预处理(pre-processing)可使除错的方便度提升。
以上实施例仅用于说明本发明的较佳实施过程，并非用于限定本发明的保护范围。

Claims (30)

1.一种除错***，其特征在于，包括：
一测试接口；
一待除错的电路，包括一扫描链跟多个触发器，扫描链可将待除错的电路的每一顺序元件的状态移出；
一存储器接收并储存状态；
一处理单元，用于在符合一既定条件时接收一中断；
一扫描式除错装置，耦接于该待除错的电路、该处理单元与该存储器，且所述扫描式除错装置包括一扫描式除错控制器及一组态缓存器，该处理单元将组态设定写入该组态缓存器，且储存在该组态缓存器的组态设定会触发该扫描式除错控制器进行状态机运算，然后该扫描式除错控制器对该待除错的电路执行一扫描操作；以及
一内嵌的电路内部仿真器根据该扫描操作可将除错***的状态透过测试接口丢出，其中，待除错的电路与内嵌的电路内部仿真器位于一集成电路内；
其中，根据该扫描操作将每一顺序元件的状态移出。
2.如权利要求1所述的除错***，其特征在于，当符合一既定的条件时，该扫描式除错控制器会进入一扫描模式。
3.如权利要求2所述的除错***，其特征在于，扫描式除错控制器为一种主动控制器的信号触发而进入扫描模式，且主动控制器位于集成电路之外。
4.如权利要求3所述的除错***，其特征在于，主动控制器为一个人计算机。
5.如权利要求2所述的除错***，其特征在于，当符合编程于扫描式除错控制器内的既定条件时，扫描式除错控制器会被触发进入扫描模式。
6.如权利要求1所述的除错***，其特征在于，扫描式除错装置包括一时钟脉冲产生器，其依据待除错的电路所处模式提供一时钟脉冲。
7.如权利要求6所述的除错***，其特征在于，在一正常模式下，时钟脉冲为一正常时钟脉冲。
8.如权利要求6所述的除错***，其特征在于，在一扫描模式下，时钟脉冲为一扫描时钟脉冲。
9.如权利要求6所述的除错***，其特征在于，时钟脉冲产生器可通过停止一正常模式下的至少一正常时钟脉冲来冻结待除错的电路。
10.如权利要求1所述的除错***，其特征在于，扫描式除错装置包括一存储器接口耦接于存储器与扫描链之间。
11.如权利要求1所述的除错***，其特征在于，测试接口为一JTAG接口。
12.如权利要求1所述的除错***，其特征在于，测试接口为一RS232接口。
13.如权利要求1所述的除错***，其特征在于，存储器为一静态随机存取存储器。
14.如权利要求1所述的除错***，其特征在于，顺序元件为一触发器。
15.如权利要求1所述的除错***，其特征在于，顺序元件为一栓锁器。
16.如权利要求1所述的除错***，其特征在于，存储器位于集成电路内。
17.如权利要求1所述的除错***，其特征在于，存储器位于集成电路外。
18.一种集成电路的扫描式除错方法，其特征在于，包括：
依据一扫描式除错控制器的状态机运算，将在正常操作模式下的集成电路的操作予以冻结；
将该待除错的电路内的多个节点的状态透过扫描链移出，其中，该待除错的电路位于一集成电路内；
将节点的状态储存于一存储器中；以及
以一电路内部仿真器将节点的状态透过一测试接口传送至一主动控制器，其中，内嵌的电路内部仿真器位于集成电路内。
19.如权利要求18所述的集成电路的扫描式除错方法，其特征在于，节点的状态在被丢出待除错的电路之前先被顺序元件所撷取。
20.如权利要求19所述的集成电路的扫描式除错方法，其特征在于，顺序元件为触发器。
21.如权利要求19所述的集成电路的扫描式除错方法，其特征在于，顺序元件为栓锁器。
22.如权利要求18所述的集成电路的扫描式除错方法，其特征在于，更包括当符合一既定的条件时，使集成电路内的该扫描式除错控制器进入一扫描模式。
23.如权利要求22所述的集成电路的扫描式除错方法，其特征在于，进入扫描模式为主动控制器的一信号所触发，且主动控制器位于集成电路外。
24.如权利要求22所述的集成电路的扫描式除错方法，其特征在于，进入扫描模式为符合编程于扫描式除错控制器内的既定条件所触发。
25.如权利要求18所述的集成电路的扫描式除错方法，其特征在于，测试接口为一JTAG接口。
26.如权利要求18所述的集成电路的扫描式除错方法，其特征在于，测试接口为一RS232接口。
27.如权利要求18所述的集成电路的扫描式除错方法，其特征在于，存储器为一静态随机存取存储器。
28.如权利要求18所述的集成电路的扫描式除错方法，其特征在于，存储器位于集成电路内。
29.如权利要求18所述的集成电路的扫描式除错方法，其特征在于，存储器位于集成电路外。
30.如权利要求24所述的集成电路的扫描式除错方法，其特征在于，该既定条件相应于该待除错的电路的一错误条件。
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