CN1009048B - 图像信号编码装置 - Google Patents

Abstract

本装置包括基准行、编码行变化点检测电路和寄存器、符号检测器、计数器和编码识别电路。编码行变化点检测电路接收串行基准行图像信号。基准行寄存器接收基准行图像信号串行变化点数据并输出并行基准行变化点数据。编码行寄存器接收编码行图像信号串行变化点数据并输出并行编码行变化点数据。符号检测器监测上述寄存器输出。计数器计编码行图像信号变化点间的像素数。编码识别电路据符号检测器和计数器输出对编码行图像信号编码。

Description

该发明涉及在传真通讯***、图象电子存储装置或类似的其它装置中使用的图象信号编码装置。

在图象传输***中（例如一个通常的传真通讯***）或一种使用现代光盘或磁盘的图象存储***，图象信号被编码，以便降低信号数据的数量，并能使数据的传输和存储（也就是编成组）有效地高速度完成。

例如，在传真通讯中，MH（改进的赫夫曼码）编码是已知的一种一维编码方案;MR（改进的里德码）编码，是一种二维编码方案;MMR（改进的改进 的里德码）编码，是一种高效率的二维编码方案。该MH、MR和MMR方案有如下述的关统，该MMR方案包括有类似于该MH方案的那些技术，并由该MR方案的局部地改进得到。

被编码的图象和编码规则，遵循着由CCITT（电话和电报国际顾问委员会）推荐的T₄和T₆。

该MMR方案在一个被推荐的通讯***中，被描述为是一种高效的二维编码方案（邮电与无线电通讯第197号），该通讯***用于1985年3月22日的该官方公报（增刊第29号）中的第52页及其接下去的页里所描述的传真通讯组第4号的一些装置上。在邮政部1013号通知和1981年无线电通讯这两方面里，该MH方案被描述为一维编码方案而该MR方案是二维编码方案。

在上述编码方案中，该MR和MMR方案中利用给定行的图象信号和最接近的前一行之间的对应关系，以便使给定行的图象信号编码，对应关系的鉴别需要综合的数据处理，这一处理是利用微型计算机或类似设备的软件来完成的。对于编码速度有一个上限的这种对应关系的鉴别，软件处理需要若干步骤。一个原始图形以光电方式读入。以产生一个图象信号，该图象信号被暂存在一个大容量存储器中，然后该图象信号被读出并被同步的编码操作所编码，从而对于这样输出的图象信号，像这样没有延迟的读出图象信号，也就是在实时的基础上进行编码，这是困难的。

另外，由于编码操作是在对应于对应关系鉴别结果的模式中完成，因而要获得由光电方式读一个没有延迟的原始图像的图象信号是困难的。

为了便于表示一个相应于MMR方案水平模式的相对长的行程，需要一个多元编码的码，如果在模式鉴别之后产生了这些编码的码，该编码操作速度比图象信号输入速度要慢一些，从而要完成实时编码操作要产生困难。

当对应关系鉴别之后，编码操作被完成时，在先输入的象素和随后输入的象素必须被监视，以便使编码操作和图象信号同步，编码必须在对应关系鉴别被完成后立即完成。

在利用MH、MR和MMR方案的图象信号编码中，图象信号的象素数表示一种相同的颜色，即一种必须由码来表示的一个行程，更为特别的是，一个行程由终端码和补算码表示，该终端码代表1到63中的行程中的一个，而补算码表示64、192、……，64XM，……，2560中的行程中的一个。因此，为便于表示一种相对长的行程，需要一种多元编码。无论如何，如果这些码被同时产生，一个编码电路会被超载，并需要一个长的处理时间。

该MH、MR和MMR方案可被选择使用于相应于其后的用于处理图象信号的不同型式的微处理器。如果其后的处理格式加以改变，那么就需要一个修改的电路，以便和处理格式的变化相兼容，因而降低编码效率。由于以上描述的这三个编码方案是相互相关的，对于在单一编码装置中使用这三个编码方案的要求有了增加。

该发明的目的是以高速度同图象输入信号同步完成对图象信号的编码。

该发明的另一个目的是并行处理一串行输入信号，以便达到输入的图象信号没有延迟地实时编码，并且不使用大容量存储器或类似的设备。

该发明还有另一个目的，是在编码期间在每一模式中同时产生编码的码，并按照优先顺序选择输出这些码，以便于最佳编码的码能在模式鉴别的结束时被输出，并且能在输入的图形信号没有被延迟地完成编码。

该发明还有另一个目的是在使用多元模式的编码中，模式鉴别刚一完成立即产生编码的码，从而达到高速实时编码。

该发明还有另一个目的是，输入和编码一种具有为编码所必须有的象素的图形信号，从而同图形输入信号以同步方式对输入信号恰当编码。

该发明还有另一个目的是预存预测编码的码，并读出该预存编码的码，以便编码负荷在定时的码输出端可以减小，并能输入被编码的图象信号，而正在输入的图象信号又没有被延迟。

该发明还有另一个目的是，产生一种鉴别码的模式和紧接着的随后编码的码，如此去构成一个综合码，同多元编码输出的情况相比较从而缩短了输出时间，并因而对输入图象信号的编码从图象信号输入那里没有被延迟。

该发明还有另外一个目的，对于单个象素分别输出一个多元编码，从而减小该寄存编码的负荷并进行有效地编码。

该发明还有另一个目的，在单个编码装置中使用一种多元编码方案，并达到使编码适合于其 后的处理器，而又不用对该电路结构进行大的改动。

上述和其它的关于该发明的目的、特点和优点。将在下面连同附图的详细描述中体现出来。

图1和2是使用该发明的编码装置的方块图。

图3是用于说明图1和图2该装置的操作的时间示意图。

图4、5和6是用于说明基准行和编码行之间的相互关系的示意图。

图7是图1中虚拟变化点发生器的电路图。

图8是用于说明图7中虚拟变化点发生器操作的时间图。

图9是图1中选择器的电路图。

图10是图1中变化点检测电路的电路图。

图11和12是图2中符号检测电路的示出部分的电路图。

图13是图2中一个行程计数器的电路图。

图14是图2中一个ROM表A的等效电路的电路图。

图15是图2中一个ROM表C的方框图。

图16是图15中该ROM表C的示出内容的数据格式。

图17是图2中码测定电路的电路图。

图18是图2中补算码发生器和存储器的电路图。

图19是用于说明图18中补算码发生器和存储器操作的时间图。

图20是用于说明一个基准行和一个编码行之间的相互关系的示意图。

图21是说明一种H模式的编码。

图22是虚拟变化点延迟电路的示意图。

图23是于说明图22中延迟电路操作的时间图。

图24是线路终端码发生器控制电路的示意图。

图25是用于说明一个编码中断控制电路操作的时间图。

图26是图象信号并串转换器的方块图。

图27是图26中并串转换器输出状态的时间图。

图1和2是使用该发明的编码电路结构的方框图，然后编码电路的操作将结合图1到图5详细描述。

参照图1信号121是一个被编码的图象信号，该图象信号由一个***设备，如一个图象扫描装置，一个图象存储装置或一个计算机来提供。该图象信号是由“0”和/或“1”来表示的一串行二进制数据（例如“0”代表白色象素和“1”代表黑色象素），对时钟134由和图象信号121输入同步的***设备来提供，每一个象素由每一个时钟来定时，同步信号136包括代表图象信号121的垂直和水平信号周期的垂直和水平同步信号。

在这一具体方案里，被编码的图象信号121作为用于每一主扫描线的一串行图象信号的扫描图象信号，以同样的方法提供一个信号给激光打印机或类似的设备。

电路101强制产生一个像这样一个象素的变化点（也就是一个虚拟的象素），紧挨着一个编码行（该图象的一个主扫描线被编码）上的该实际图象是该变化点的最终象素，该电路101被称之为一个“虚拟变化点产生器A”101，该虚拟变化点产生器A具有一种不改变在编码行上的实际图象结构。

一个行缓冲存储器A102和一个行缓冲存储器B103被连接到虚拟变化点产生器A101的输出端，该存储器A102和B103包括独立承受读写存取的RAMs（随机存储器），存储器A102和B103的每一个都有一定容量（主扫描线数），以便于存储在一个编码行上的二进制图形。

该行缓冲存储器A102完成一个写操作，而该行缓冲存储器B103完成一个读操作，反之亦然。换言之，该两个缓冲存储器构成一个双倍的缓冲存储器。

一个存储器寻址计数器111对时钟134计数，对应于编码行的象素数的数量，计数器111的计数作为存储器寻址信号135被同时提供到该行缓冲存储器A102和B103，存储器寻址计数器111的计数被复位到用于每一编码行和重新计数的初始值。被写在每一行缓冲存储器里的每行的二进制图象在对应于一个新输入线的图象信号121的象素位置的象素单元里被读出。

选择器104提供一个选择信号901到行缓冲存储器A102和B103中的一个，这样来选择在读形式中的该缓冲存储器，从而获得该读出数据，被选择的数据由选择器104提供给下一级，作为一个基准行125，也就是作为编码行基准数据（一个图象）。

电路105强制产生一个变化点这样一个象素（也就是一个虚拟象素），进一步到在编码行（被编码图象的一个主扫描线）上的实际图象是该变化点的最终象素。电路105被称之为一个“虚拟变化点产生器B”105，该虚拟变化点产生器B105具有不改变在编码 行上的实际图形的结构。

电路106检测用于在基准行上的实际行和虚拟象素中的变化点的象素。该电路106称之为一个“变化点检测电路A”106。

电路107检测用于在编码行上的实际线和虚拟象素中的变化点的象素。该电路107称之为一个“变化点检测电路B”107。

一个移位寄存器A108，一个移位寄存器B109，和一个移位寄存器C110分别包括4位移位寄存器。

信号126表示在基准行上的实际图象和一个虚拟象素。信号127是用于在基准行上的实际图象和一个虚拟象素的变化点信号。信号128是用于在编码行上的实际图象和一个虚拟象素的变化点信号。

定时电路112接收该时钟134和该同步信号136，并在输入信号的基础上产生各种定时信号137，以便对各个电路块定时。

图1中的电路块的操作，在当图4中一个实际图象（也就是一个被编码的图象）给定和相应于该MMR（改进的里德码）方案编码时将被描述。

为简化的缘故，在图4的图象中，一行包括32个象素（主扫描线＝32）和两行（副扫描线数＝2）构成一页。

在图4中，为便于第1行402的实际编码，一虚拟行401被定义为基准行，而第1行402被定义为编码行，如图5中所表明的。

在图4中，为便于第2行403的编码，第1行402被定义为基准行，而第2行403被定义为编码行，如图6中所表明的。

甚至如果一页包括3个或更多个主扫描线，也就是……第3行，第4行……，基准行和编码行之间的相互关系都使之适合于连续编码，而不管副扫描线数。

当图4中的图象在向那里输送时，图3是用于说明图1中电路块操作的时间图。

参看图3，一个垂直同步（V-SYNC）信号136-1表示沿着副扫描方向的一个图象的一个周期，即一页图象的输入周期。水平同步（H-SYNC）信号136-2，它表示沿着主扫描线的图象的一个周期，即1行图象的输入周期。时钟134作为图象时钟信号，图3中的图形信号121表示为一个被编码（图4）的图象信号的信号波形，并具有用于黑色象素的高电平，也就是“1”，和用于白色象素的低电平，也就是“0”。在图3中的图象里，用于一个周期T₁的一个图象分量是在第1行402（图4）上的一个实际图象，和用于一个周期T₂的一个图象分量是在第2行403（图4）上的一个实际图象。

图4中虚拟行401表示一个打印表格的上页边，或表格外侧的空白范围。根据MMR方案，该虚拟行401被假设是全部白色线（也就是在1线中的全部象素是白色象素），因而，在图4中的虚拟行401不出现在图3中的图象信号121里。

图5是用于说明第1行402编码操作的时间图，特别是说明，在作为该基准行的虚拟行401和作为该编码行的第1行402之间的相互关系。

当在图5中，第1行402上的图象被送到虚拟变化点产生器A101时，一个虚拟变化点（一个虚拟象素）302被附加于该图象上，如在图3中由122（一编码行）所指明的，对于该周期T₁的实际图象不变化。在第1行上的最后象素301，对下一个象素302，具有相反的逻辑电平（也就是白色到黑色）。跟随该虚拟变化点（该虚拟象素）302的虚拟象素和虚拟变化点（虚拟象素）302具有相同的电平，以便预防它们成为变化点，由于这一理由被较迟描述。

在图3中，编码行信号122作为被编码的图象信号输入到变化点检测电路B107，如图1中所表示的，编码行信号122作为白色数据也被送到行缓冲存储器A102和B103。

寻址计数器111仅用于周期T₁的图象时钟134的计数，并输出一个在图3中的计数值135，该计数输出被共同作为一个存储器寻址信号135送到该行缓冲存储器A102和B103。

如果该行缓冲存储器A102和B103被分别设置成写方式和读方式，那么用于编码行122的数据被写在响应于该存储器寻址信号135的该行缓冲存储器A102的地址上。如果所有“0”被写在置为读方式的行缓冲存储器B103里，那么“0”被顺序读出到由该存储器寻址信号135存取的地址里，并用于图1中由124表示的读出信号B。该读出信号B124由选择器104选择并用作基准行125的数据。

在图3中的数据信号波形125表示该基准行数据，被这样设置的“0”用于周期T₁，如图5中所表明的，被获得的虚拟行401作为“全白色”基准行。如上所述，编码行信号122也被用于变化点检测电路B107，该检测电路B107检测在数据输入到那里的变化点（也就是一象素），变化点象素是作为数据“1”的输出，其它 不用于变化点的象素是作为数据“0”输出，这一输出对应于图1中的输出128。

虚拟变化点产生器B105和变化点检测电路A106完成用于编码行信号122的产生器101和检测电路107那样相同的操作。因此，为基准行信号125，设置了该产生器B105和该检测电路A106。

基准行信号125由虚拟变化点产生器B105转换为由与最终象素具有一种不同颜色的、通过附加虚拟象聚而获取的信号，并且加到该最终象素。

该信号128从变化点检测电路B107输出，并在响应于时钟124的移位寄存器A108中顺序移位。在移位寄存器A108中的符号A₁到A₄代表四个并行位，该并行四位输出是标准的输出。该移位寄存器A108的输出信号波形分别表示为图3中的波形129-1到129-4。当在该编码行上的相关的该象素被移位，作为移位寄存器A108的输出A₄时，不管一个变化点是否在跟随该相关象素的3-象素数据里存在都能由输出129确定。

在图3中移位寄存器B109和C110分别产生输出130-1到130-4和131-1和131-4。更为特别是，移位寄存器B109和C110分别储存对应于在移位寄存器A108里储存的象素位置数据的该变化点信号和该基准行的彩色信号。如果移位寄存器A108的输出A₄是该编码行相关的象素，那么，无论一个变化点是否在跟随该基准行相关的3-象素数据里存在，都能由移位寄存器B109和C110确定。另外，该3-象素数据的颜色（也就是该逻辑电平）也能被确定。

当图4中的第2行403是作为图象信号121输入到编码第2行，则该行缓冲存储器A102和B103被分别置成写方式和读方式。换言之，在作为基准行的第1行402的编码期间，第1行402写在行缓冲存储器B103里，然后第2行403作为编码行。然后，以第1行的相同操作被完成。

在第2行403的输入期间，各个信号波形，呈现在图3中的周期T₂之内。在这一情况下，作为周期T₂的基准行信号125的数据是在周期T₁写在行缓冲存储器A102里的第1行402的数据。

图1中电路块的详细操作已描述如上。

图2中的电路块将在下面描述。

符号检测电路201从移位寄存器A、B和C（图1）接收信号129、130和131，并检测需要的符号a0、a1、a2、b1、b2和对应于MMR编码的类似符号。这些符号被定义如下：

a0＝在编码行上的编码起始象素。

a1＝在编码行上，在象素a0右边的第一变化点（象素）。

a2＝在编码行上，在象素a1右边的第一变化点（象素）。

a1＝在基准行上，在象素a0右边的第一变化点（象素）。

在象素b1内有一个和象素a0相反的颜色。

b2＝在象素b1右边的第一变化点（象素）。

在图4中，该“右”方向在这里意味着在象素的右边。

移位寄存器B′202包括一个3位移位寄存器并接收在图2中的变化点信号b1    202，以及顺序地对响应于时钟134的该输入数据移位。由于符号检测电路201检测的变化点信号b1保持3个时钟周期，以便于确定变化点信号b1相对于相关象素的位置。

行程计数器203，包括一个二进计数器，用来对从象素a0到象素a1的象素数计数（也就是一个行程），或对从象素a1到象素a2的象素数计数。该行程计数器203产生一个最大的12位输出，这样总计转到2559（十进制）。

图2中的信号228表示从该计数器203输出的计数值的低6位，图2中信号227从行程计数器203输出的计数值的高6位。

ROM表A204主要存储通过模式（P-模式）和垂直模式（V-模式）编码和这些码的位（码长）数。该ROM表A204产生一个包括该码和对应于寻址信号的码长的并行输出。

ROM表B205主要存储水平模式（H-模式）补算码和它们的字长数据。该信号227被用作为从ROM表B205读出相应的码，以及它的字长数据。

ROM表C206主要存储H-模式终端码及其字长数据，该信号208被用于寻址信号，用于ROM表C206，以便读出相应的码和字长数据。

闩锁信号电路207和208暂存从该ROM205中读出的补算码及其字长数据。闩锁电路209暂存从ROM表C206读出的码及其字长数据。

缓冲存储器210顺序接收从闩锁电路209和暂存在这里的码及其字长数据。

MMR编码规则将被更详细描述。确定对应于MMR编码的符号a0、a1和a2被定位在编码行上，符号b1和 b2被定位在基准行上。该编码模式仅仅从下述的对应于符号组a0、a1和a2和符号组b1和b2之间的相对位置关系（也就是一个距离）的三种方式中选择。

（1）通过模式（P-模式）

如果象素b2被定位在象素a1（仅产生一个码）的左边，就选择P-模式。

（2）垂直模式（V-模式）

如果满足｜a1b1｜≤3（采用不同距离的7个码），就选择V-模式。

（3）水平模式（H-模式）

在排除使用那些P-模式和H-模式（根据行程码表来完成编码）的情况下，选择H-模式，并提供一个如下的编码格式：

H+M（a0a1）+M（a0a1）

这里H代表H-模式的码，M（a0a1）是白色或黑色（a0a1）的行程码，而M（a1a2）是黑色或白色（a1a2）的行程码。

如果至少可选择两种方式，则模式1、2和3的优先权顺序给出如下：

（1）P-模式＞（2）V-模式＞（3）H-模式

由一种编码确定电路212来确定优先权顺序，该电路212选择该闩锁电路207和208和该缓冲存储器210。

图4中第1行（图象）402的编码将被描述。

在这一编码中，编码起始时间是按照图3中时基320的时间t_o给定的。

在时间t_o，该基准和编码行的起始象素分别表现为移位寄存器C110（图1）的一个C₄输出和移位寄存器A108的该A₄输出，更为特别是，在时间t_o，从移位寄存器A110，B109和A108的输出是基准和编码行起始象素的并行输出，而接着的是3-象素信号的起始象素的并行输出。该象素a0被置为起始值“0”（白色象素＝虚拟的），如由图3中221的A_o（a0）所表明的。

在时间t_o，从初始值“0”起，行程计数器203开始对图象时钟B4计数。

在图3中，在各自相应的时间上，计数器203输出计数值322。

在图3中，在时间t_o时信号129-4没有置为逻辑“1”。换句话说，在图2中，寄存器A108的输出端A₄没有出现变化点。同样，寄存器B109的输出端B₄也没有现变化点。因此，不需要产生一个码，并且行程计数器203的计数加1。换句话说，时间t₁的状态与时间t_o时的状态是相同的。

时间t₂，信号129-4置为逻辑“1”。寄存器A108的输出A₄置为逻辑“1”，在编码行相应的位置上便出现了一个变化点。因为这个变化点是现行起始象素a0右面（相对于以后的时间而言）的第一个变化点，这个变化点是由符号检测电路201（图2）对符号a1进行检测的，符号a1的这个检测状态为Fa1存储在符号检测电路201中。

在时间t₂，图3中130-1至130-4的所有信号都没有置为逻辑“1”，这意味着从时间t₂起的三个时钟周期内在基准行上不会出现变化点b1。当符号检测电路201检测这个象素b1时，象素b1在寄存器B′202中被移位并能持续三个时钟周期。应注意的是，符号检测器电路201还包括一个存储已被检测的象素b1信息的电路。

在这种情况下，符号检测电路201测定在紧接变化点象素a1的三个象素范围内不会出现变化点象素b1，并测定从起始点象素a0到象素a1不会出现变化点象素b1（因而象素b2在这范围内也不会出现）。

虽然在时间t₂象素a1被检测，但不满足P模式（象素b2必须被检测）和V模式（｜a1b1｜≤3）的条件。因此，H模式置位。

行程计数器203的计数值代表从象素a0到象素a1的象素的数目，如象在图3中由行程计数器值322指明的是“2”。这个行程的颜色保持在初始值“0”（＝白色）。由从行程计数器203的输出所表示的行程值和象素颜色等等馈送到ROM表C206。相应的代码及代码长度数据从ROM表C206读出。这时，输出一个“白色行程2”代码，即M（a0a1）＝白色2。

这个代码作为H模式中的第一个代码被检测。代表H模式的代码“001”和“白色运行2”代码“0111”随一个时钟而同时输出。在同一时间，代码长度数据是以二进制数输出。

行程计数器203的初始值置为“1”（注意，这个初始值不是“0”）。行程计数器开始对从象素a1到象素a2的象素计数。对于初始值（也就是象素a1）的置位是在时间t₂进行的，在计数器中对这个初始值置位，在时间t₃计数器就启动。从时间t₃，A0的颜色发生翻转（也就是，时间t₂时等于“0”，时间t₃时为“1”），直到时间t_n为止，寄存器A108的输出A₄都被置为逻辑“1”，以去检测时间t₄处的变化点。因为符号检测电路201存储了已经被送入的变化点a1（也就是Fa1＝1），检测 电路201确定上述A₄输出的变化点是象素a2，象素a2的检测状态作为Fa2被存储在象素检测电路201中。在时间t₄，行程计数器203的计数为“2”，而A0＝“1”（相当于黑色）。因为在时间t₂时H模式已置位，所以在检测象素a2时不必对基准行的状态（也就是图3中信号131-1到131-4和信号130-1到130-4）进行检验。即使象素b1和b2出现在其基准行上（虽然这种情况不会存在），这些象素也是可被忽略的。

M（a1a2）＝黑色“2”的代码和代码长度数据是用类似在M（a0、a1）中相同的方式输出的，但与M（a0a1）的情况不同之处是表示H模式的代码“001”是不被相加的。

在时间t₄以后，也就是在时间t₅，行程计数器的计数置为初值“1”。另外，A_o（＝a_o）被翻转，在时间t₄时的变化点a2被认为是在下一个模式中的初始点象素a0。

代码501是由图5所示的第一行402编码而得到的。

在图3中的时间t₃₀时，行程计数器的计数是“9”。这时，符号a1″（a＝1）被检测。一个变换点象素b1″，在基准行上符号a1″后的两个象素根据在时间t₃₀寄存器B109的输出和寄存器C110的输出131-2而被检测（图3）。因为满足条件｜a1b1｜≤3及P模式没有置位（b2要求），则置于V模式。输出一个VL（2）码（象素a1位于象素B1的左面靠近两个象素的位置）。

在这种情况下，虽然给定这一状态使得H模式中“行程白色9”可被产生，根据模式的优先顺序的定义，V模式是一个有效码。H模式代码因而被禁止。因V模式代码的产生，而使直到时间t₃₀的行程计数器203的计数被清除，结果行程计数器203置于初始值“1”。在V模式代码产生以后，起始点象素a₀信号的颜色被翻转。应注意的是，V模式代码与a1信号的变化点检测是同时（也就是在时间t₃₀）地产生的。

在上面的叙述中省略了这种情况，即如果符号b1是在信号a1检测以前被检测，则符号b1的检测信号是在寄存器B′202中被提供和移位的。对后面的三个时钟周期，寄存器B′202是按B5、B6和B7的次序顺序地被移位。在这以后的输出被禁止。甚至在符号b1被检测以后，如果寄存器B109的输出B₄没有代码产生，这实际上是作为输出Fb1被存储在符号检测电路201中。

图1所示电路方框图中的各电路功能块还要详细叙述。

虚拟变化点发生器A101与虚拟变化点发生器B105的构成是相同的，它们都是由图7所示的虚拟变化点发生器所组成。这个虚拟变化点发生器包括一个触发器702，“与”门703，一个或门704和反相器705。电路7的工作情况表示在图8的时序图中。除了在图7和图8中由存储器地址计数器111（图1）的计数解码而得到的信号701和一表示最后象素位置的行（定时）外，图1和图3与图7和图8中的相同部分是用同一标号来表示。在信号701产生定时时，触发器702是置为与时钟134同步，以便得到编码行最后一个象素相同的颜色。当触发器702被置位后，即水平同步信号136-2被截止后，触发器702的 Q端的输出作为信号122。在触发器702被置位以前，图象信号121作为在水平同步信号136-2产生期间的信号122。

图1中的选择器104可由图9所示的电路构成，这个选择器包括“与”门902，一个“或”门903和一个反相器904。图9中的输出端123和124与图1中来自行缓冲存储器A和B的输出端123和124是相同的。图9中的信号901是一个选择信号，它们的电平对于图象的每一行都是反相的。信号901是从图1的水平同步信号136-2得来的。对于信号125选择信号901转换输出端。

在图1中的变化点检测电路A106和变化点检测电路B107的构成是相同的。这两个电路由图10的变化点检测电路B107来表示。检测电路B107包括一个触发器1002，一个“异或”门1003和一个反相器1004。

如图8的时序所示，信号122与时钟134同步地输入到触发器1002并由Q端输出，并进行逻辑“异或”，以检测邻近的象素的不同颜色，因而产生变化点信号128。

图2中电路方框图的功能块也要详细叙述。

图11中电路产生的信号Fa1表示在编码行中已被检测的象素a1或象素a1和a2。Fa1信号发生器被安装在由触发器1102，“与”门1104和一个反相器1105组成的符号检测电路201中。

图11与图1中相同的部分用同一标号来表示。图11中的信号1101是一个控制信号，用来将触发器1102的初始值复位（即Q端输出等于逻辑“0”）或禁止Q输出端置为逻辑“1”。在逻辑“1”时，控制信号正常地置位。“RESET”信号用和控制信号1101相同的方式工作。如果变化点A₄（即信号129-4）首先出现，则A₄＝“1”。这时，因为已给定触发器1102的 Q输出为“1”及 控制信号1101为“1”;“与”门1104输出符号a1＝“1”，因此检测这个符号a1。a1检测信号将触发器置位以得到Q输出＝“1”。实际上符号a1已经被检出并被存储（即Q输出＝Fa1＝“1”）。在这种状态，如果A₄＝“1”，则a2＝“1”。符号a2于是被检出。

图12所示的电路用于检测符号b1或类似的情况，这个符号检测电路包括一个“异或”门1201，触发器1202和1203，“与”门1204和反相器1205。图12中与图11中相同的部分采用相同的标号。因为符号b1必须有一个与符号a0相反的颜色，在图12的符号检测电路中一个在基准行上变化的“异或”信号与a0信号由“异或”门1201来解算。图12的这个电路包括在图2的符号检测电路201中。

图2中的行程计数器203的详细组成在图13中给出。这个行程计数器203包括一个在前面已提及的12位的二进制计数器。这个二进制计数器可计数的范围是0（十进制数）到2560-1（即十进制数2559）。计数器203有一个预置功能和一个清零功能。一种美国Fairchild    Camere    and    Instrument公司制造的通用集成电路IC74F163可以用作计数器203。

行程计数器203还包括一个用于检验计数器203的输出计数值是一个十进制数2559及用于产生一个MK1信号的电路1301，以及一个用于检验由输出计数值的低六位解码所得到的值是一个十进制63及用于产生一个MK2信号的电路1302。

预置功能允许预置为十进制“0”或十进制“1”。

关于行程计数器203的特性将在下面说明。计数器203将编码行每一行的左端都预置或清零为初始值“0”，计数器203对图象区内象素单元的时钟进行计数。但是如果是处于下述值或状态时，计数器的计数复位到“1”：

（1）如果变化点a1或a2已被检测

（2）如果计数到2559

（3）如果产生P或V模式的代码

因此，根据编码原则，除了编码行最右端之外，假如把变化点a1规定为象素a2，在检测象素a1时，计数器203的计数被清零。

图中ROM表A204的构成将在下面详细叙述。ROM表A204的安置是为了产生8个P和V模式的代码以及它们的代码长度数据。从这个具体装置的组成原理和前面的叙述明显看出，当出现在编码和基线上变换点位置之间的相对关系时，（特别是在基线上的变换点b2出现在寄存器B109的输出端B4或在记码区的变换点出现在寄存器A108的输出端A₄），信号检测电路201的状态和寄存器A108、B109和C110的输出状态可以在相应的时间里同时检测。这些输出的组合是有限的，在检测时间可以看作是固定输出。因此，P或V模式代码及它们在每一种组合中将被输出的代码长度数据可以被检测，因而构成ROM表。ROM表的详细内容过于冗长，这里利用图14所示的ROM等效逻辑电路来举例说明。这个等效电路产生一个P模式代码和它的代码长度数据。电路包括反向器1409，定时电路1410，一个“与非”门1411和一个“或”门1412。图14中的信号1401表示在基线上的变换点b2被由图2中码位检测电路201检出。

也就是说，作为象素b2的变化点是出现在图1中寄存器B109的输出端B₄。图14中a1信号1402表示图1中寄存器A108输出端A₄的变化点a1。图14中的Fa1信号1403表示符号检测电路201（图2）已经检出变化点a1。

图14的逻辑电路根据象素b2的检测，利用一个“虚假的”a1或Fa1信号确定P模式。换句话说，在起始点象素a0以后，一直到象素b2被检出时为止，没有出现变化点a1。这就是说，在这幅图象中，从起始点象素a0到低于变化点象素b2最接近的位置都没有出现变化点a1。因此，根据这个限定，这个模式是按P模式来确定的。这个P模式由P模式检测信号1404检出。这个P模式的代码是用代码1405来表示的。代码长度数据1406表示P模式代码长度数据。P模式代码的产生是用信号1407来检测。上述说明是关于P模式检测的情况。对于P模式的这个过程和组成同样可以用于V模式，这样构成了ROM表A204。

在b2或a1信号被检测时，各寄存器的状态信号作为输入数据馈送到ROM表A204以在一个时钟周期里产生P或V模式代码和它的代码长度数据。

因为ROM表B205和ROM表C206具有相同的结构，它们由图15和图16中的ROM表C206来表示。

ROM206至少有11位地址输入和21位并行输出。输入228相应于图2中的信号228，它是图2中行程计数器203的低六位。图15中的输入1502是用于指定行程颜色的信号，在本例中，“0”对应于白色，“1”对应于黑色。输入1503是用于指定代表H模式的代码（＝001）是否相加的信号。如果是相加，这个信号电平是“1”，反之是“0”。如果输入1503是置于逻辑“1”，那么代码“001”被加到H模式的第一个行程代码，达 到一个时钟周期，这个相加后的代码被输出。一个片选信号1504控制ROM206的输出信号是否被选通。地址输入端是一个EOL1507、一个EOL+1    1508和EOL+0    1509。根据与时钟脉冲同步的每一个地址输入，相应行的终端码可以被读出。一个地址代码输出端1505是由地址输入端来访问的。另一个输出端是代码长度数据1506输出端。

图16是一张有关图15中A₀到A₁₀地址与存贮内容（数据）之间关系的表。

图2中代码检测电路212的详细构成和工作情况将参照图17详细说明。这个代码检测电路212包括“与”门1706和反向器1707。

在本实施例中，代码产生的原理是显而易见的。在前置级中P、V和H模式代码还没有由图2中的ROM表204、205或206确定为最后的代码，P、V和H模式代码中的两个通常可从相应的ROM表读出。因而这些代码中的一个是按照前述的预定的优先权次序而选择的。图17的电路只确定将要被产生的码。

如果P、V和H模式的代码是同时产生，那么具有较高级优先权的代码是按如下的优先权次序被选择的：

P模式＞V模式＞H模式

没有被选择的代码这时被禁止而不产生。

模式信号1708确定编码电路是用于MH编码（即一维编码）还是用于MMR或MR编码（即二维编码）。如果一维编码被使用，则模式信号1708置为低电平，反之置为高电平。当使用一维编码时，P和V模式代码的产生被禁止，仅有H模式代码、即表示该行程的代码被起动。

图2中的锁存器A207和锁存器B208的作用将在下面说明。锁存器A207和B208是用于暂时存贮H模式构成的代码和它的代码长度数据的电路，这两个锁存器在编码期间产生，直到H模式被确定为有效为止。如果这个H模式被确定为有效，那么这两个锁存器的内容就馈送到下一级电路。

当形成一个补算码的行程时（例如一个行程＝2972），锁存器A207和B208的工作情况将被说明。在这种情况时，这个代码被分为三个行程代码（即两个补算码和一个一维代码）并且这些代码被输出。

（1）补算代码1＝行程2560代码（通常用于白色和黑色）

（2）补算代码2＝行程384代码（白色或黑色）

（3）终止码＝行程28代码（白色或黑色）

如果一个行程是由多个代码表示，即：2560+384+28（＝2972），则每当行程计数器203的计数是63×64×N（N是一个正整数，如0、1、2……）时，寄存器A108的输出端A₄就被确定。如果在输出端A₄变化点a1没有出现，则判定是产生补算代码。比计数器203的高6位值（相应于N）要高的补算代码1和相应的代码长度数据从ROM表B205读出。这个读出的数据暂时存贮（被锁存）在锁存器B208中。之后，随着这个计数增加64（即：在63+64×N中，N增加1），锁存器B208中的内容便被更新。

当行程计数器的计数达到2559（即在63+64×N中，N为39）时，寄存器A108的输出A₄被检测。这时，如果变化点象素a1没有被检出，则可期待现行计数2560或更大的行程。如上所述的相同方法，相应于行程2560的代码和代码长度数据，是从ROM表B205读出。这个读出的数据是暂时存贮在锁存器A207中。与此同时，锁存器B208中存贮的内容被禁止。行程计数器203的计数值返回到初值“1”。当这个计数随后被更新时，到锁存器B208的组成代码的存贮量从63+64×N的每一个值开始。

当变化点a1被检出时，则确定与其它模式（即，P和V模式）的争用。如果H模式被确定，其终止代码和它的代码长度数据（二者都具有由相应于变化点象素a1时的行程计数器203的低6位的值所表示的行程）被暂时存贮在锁存器C209中。如上所述一样，锁存器A207和B208的内容也有效或被禁止。

如果在相应于变化点象素a1时，V模式代码被产生，则不会产生H模式代码。这时，锁存器A207和B208的内容被禁止。V模式代码作为一个有效代码而不是终止代码被锁存器C209锁存。

用以产生和存贮补算代码1和补算代码2的电路示于图18中。这个电路包括在计时电路112中。当行程是2972时，用以解释图18中电路工作的时间图示于图19中。图18中的电路包括触发器1801和1802，一个“与”门1803和一个反向器1804。

信号MK1和MK2是从在行程计数器203中的2559检测电路1301和63检测电路1302输出的信号。触发器1802响应信号MK2而被置位并产生MK2检测信号。触发器1801响应信号MK1而被置位并产生MK1检测信号。触发器1802在响应信号MK1时复位。

如果行程计数器203的计数是64或更多时，MK2 检测信号是置在高电平。如果行程计数器203计数超过2560，仅是MK1检测信号或是MK1和MK2两个检测信号是置在高电平。不管表示行程的代码仅是一个终止码还是终止代码补算代码的组合，也不管补算代码的数目是1还是2，都是根据MK1和MK2检测信号的电平来确定的。如果一个代码在H模式中产生，则MK1和MK2检测信号的电平由存贮电路211来检测。这个存贮电路选择三个锁存器A、B和C中的一个有效的锁存器并取出其锁存的数据。

补算代码是预期在补算代码产生前的最后一个时钟周期产生。这个代码被存贮在临时的存贮电路（锁存器A和B）中。在检测变化点a1时，同时被处理的输出代码的数目及比特的数目可以减少，因而在实际电路设计中带来了方便。在行程计数器203确定H模式之前，在计数中所需的补算代码的数目和它们的代码长度数据是暂时存贮在锁存器A207和B208中。在H模式的检测中，仅有终止代码和它的代码长度数据被处理，因此在检测象素a1时，所有H模式代码都已准备好，在执行后面的编码时就没有延迟。

锁存器A207，B208和C209中的内容是以A207、B208和C209（也许是缓冲存贮器210）的次序顺序地送到下一级电路。在这种情况下，如果锁存器的内容无效，它们就可以被略去。

由于以下的原因，锁存器C209的内容被暂时存贮在缓冲存贮器210中。在紧接着编码模式被确定后的时刻，下一个编码就被启动。一个编码数据通常是在几个时钟（最少为一个时钟）的时间间隔内被输入到锁存器C209中。这时，前面锁存的内容被破坏。在这个模式被确定后，锁存器C209的内容被送入到缓冲存贮器210中，以便去锁存下一个编码的数据，这个缓冲存贮器210定时输出这个编码数据到后级。

这里说明一种特殊情况是根据编码规则变化点a1和a2被安置在一个相同的象素上。

图20说明了这种情况。参见图20，图象信号包括基线2001和编码行2002，在编码行中有一个最后象素2003和虚拟变化点（象素）2004

参照图20，假定起始点象素a0是位于从左方起编码的图示位置上。这时紧接着被产生的代码是“H模式代码+白色12终止代码+黑色0终止代码”。图21中的代码（1）可用相应于变化点a1时的上述方法作为一个单一的代码来处理。因此，图21中的代码（2）是一个相应于变化点a2时产生的一个代码，这时的变化点a2是在一个和变化点a1不同的时间被检测的。在这种情况下，代码（2）不可能像变化点a2那样用符合检测电路201被清楚地检测。

既然是这样，安装在符号检测电路201中的一个电路（图22）进行以下操作。图23的时序图表示图22电路的工作情况。对照图22，信号2201表示图象的一块假想区域，信号2201是将水平信号倒相的方法产生的。信号2202用作a1变化点检测信号，信号2203表示直到第一个终端码产生的周期。这些信号都要进行监控，而信号2201至2203的一个逻辑“与”信号由与门2207产生，用来检测图20的状态并产生信号2204-1（与象素a1同时）。图20中的码（1）以相同方式输出。进行预先确定的包括清程序计数器至零的操作。图22中的信号2204-1由一个包括D双稳态电路的延时电路2208延时一个时钟周期。组合信号2205-1产生黑色（＝“0”）终端码。

图2中的存贮电路211接受码，并且按照上述方法所顺序产生代码的代码长度数（长度、即比特数）不是预先确定的，因而所提供的最大的码长是包括H-码（＝001）在内的16个比特，并产生16位信号。在实施例中，16位并行信号送到外电路。

图2中信号238是存贮电路211产生的16比特（bit）码，信号239是应答信号，与下一级其输出数据作为存贮16位（bit）信号的外电路进行应答。存贮电路211容易通过组合普通电路，例如组合一个码长度相加器，一个二进位数位移位寄存器，一个信号连乘器和一个闩锁寄存器来实现。

以下将描述表示一页终止的RTC（恢复到控制）信号。对于MMR编码情况，RTC码＝EOL码×2，更特别的是RTC信号（000000000001）×2＝000000000001，000000000001。在以上的实施例中，一个时钟周期输出16位二进制数据码。为了输出RTC信号，一页的终止是用监控图3中垂直同步信号136-1或类似信号的方法测定的。然后两个时钟周期脉冲作为地址信号1570加到ROM表C206（图15）。EOL码与其码长数据写入ROM表C206的指定的地址上。依据从ROM表C206读出的这些信号，RTC码能直接跟踪图象码。

表1扼要地说明三种编码方式的差别。

MH编码基本上和这样一种情况相同。在那里，除以下各点以外，MMR编码的H模式反复出现：

（1）在MH编码中不要求H模式码（＝001）

（2）在MH编码中不要求一对黑白行程

（3）在MH编码中每一行必须***EOL码

（4）在MMR编码和MH编码中的RTC码是不同的。

以下给出MR编码模式和MH或MMR编码模式的相同点及其差异：

（1）MR编码的一维行和MMR编码的相同。

（2）MR编码的二维行和MMR编码的相同。

（3）MR编码的行终端是：

EOL+1＝0000000000011

或者EOL+1＝0000000000010

（4）MH编码的RTC码和MH或MMR编码的RTC码是不同的。

（5）由于参量K，在MR编码中一维和二维行是混合在一起的。

三种编码模式之间的变换容易按这样的方式进行，就是MMR编码电路工作状态是按照选择MR或MH编码模式的选择信号进行控制的。

图24表示用来识别行、行终端和码的电路。该识别电路由一个与非门2408，一个与门2409和一个倒相器2410组成。一个脉冲信号2401出现在沿图3时基320的（t-1）处。对每一条编码行都要产生脉冲信号2401。在（t-1）处不产生任何与图象编码有关的码。在（t-1）处的脉冲信号是由译地址记数器111的一个值得到的。为了指定一种编码形式;编码方式选择信号2402和2403由一个外电路，如CPU提供。图24的信号136-2和图3中的相对应。一个基K行记数器2407计数信号136-2的脉冲，以监控MR编码中的K参量值。

由图24逻辑电路得到的2403至2406这三个信号用作至图2中ROM表C206的地址输入（相应图15的输入1507和1508），并由此存取特定的地址。需要的码和它们的码长数都贮存在ROM表C206的特定地址上，然后由此读出，得到所要求的行终端码。

选择信号1708能控制MH编码的一维行，以便使MMR模式的确定电路（图17）对H模式给出最后的优先权。

MH编码不须要H模式码（＝001），这一点，只要将ROM表C206的一个地址二进位数A₇置零即可达到。

对于不同的编码模式，只要改变加到ROM表C206的脉冲数量即可得到在用于不同编码形式的CRT码中不同数量的EOL码。

在该实施例中，编码电路是按照与图象时钟134同步的方式运行的。即使时钟间隔（周期）改变，编码工作仍能正常进行。如图25所示，按照产生一图象门信号去掩蔽时钟134的方法，能够在图象中或者在行间提供暂停步骤。

参考图25，当一个图象门信号2501置逻辑“0”时，图象时钟134将丧失其作用。图象门信号2501和时钟134的“与”信号用作省略了掩蔽信号的时钟2502。如果时钟2502代替时钟134加到实施例的编码设备的内电路，则逻辑状态只按照这个时钟信号变化。因此，对应图25中有阴影部分的那段时间编码是暂停的。

从编码图象信号源输出的图象信号的输出速度并不受到编码电路速度的限制，在图象信号源，例如带有磁盘的图象存贮文件中，即使一页图象信号输出是间断产生的，编码电路也按照间断的方式工作。因此，无需使用缓冲存贮器或者使用类似的大容量存贮器使用图象信号输出源的输出速度和编码电路的编码速度相匹配。输出信号源的图象信号能按顺序进行编码。

结合图26和图2说明把一编码图象的并行信号加到本实施例编码电路的方法。一并/串行位移器2601接受8位并行数据，输出一位串行数据。

如图27所示那样，一个编码图象信号在寄存器2602中按8位并行数据装入，按照时钟信号，并行数据转到串行数据，由此得到图27所示的串行图象信号2602。在并/串行转换期间，时钟信号被计数以产生表示实际数据周期的门信号2702。按上述同样方式，也能相应实际数据产生时钟信号2703。

按图25所示暂停方法，图27所示信号具有可编码的格式。当图象由CPU或相似单元提供时，能有效地使用图象的并/串行转换。

在以上实施例中，MH、MR和MMR编码模式是作为一个例子来加以说明的。然而，本发明也能够使用其它的编码形式。此外，编码图象信号可由一台计算机提供或者由用光电方法读出原来图象的设备提供。编码码可以通过传输线或者类似途径发射到遥远的地方，也可以贮存在一个图象存贮文件里。本发明已经结合一最佳实施例予以描述，但并不局限于此，在发明的精神和视野方面可以作出多种变化和改进。

如上所述，串行图象信号转成并行数据，并行数据能在实时基线上进行编码而不要求大容量的存贮器。

就编码而论，表示模式的编码码能同时产生，并按照优先权顺序进行选择。一个最佳的编码码能够 在模式断定时间内立即输出。因此，进行编码时，相对图象信号输入不产生延时。

就多模式编码而论，编码码能在模式断定时间内立即输出，因此，可得到高速度的实时编码。

因为编码是在由编码要求的象素所组成的一个图象信号输入后进行的，所以编码能正常进行，而且相对输入图象信号没有延时。

在对一个具有需要许多码的长行程的图象信号进行编码的情况下，借助预告将产生的编码码的方法预存编码码，然后将其读出。因此，在码输出时，能减轻编码负荷，同时，进行不引起相对图象信号输入延时的编码。

把一个表示编码模式的识别码和一个起始码作为一个综合码输出，结果，同需要输出许多码的情况相比，输出时间能缩短。因此，得到相对输入图象没有延时的编码码。

把一个识别象素的码分成许多码，以减轻编码电路的负荷，并借此有效地进行编码。

一个信号编码设备能适用于多个编码模式，这样，编码能适用于以后电路结构不作大改变的处理器。

编码方式    MMR    MR    MH

高效    二维方式    一维方式

项目    二维方式

二维行    全线    （K-1）行    没有

一维行    没有    每K行    全行

K参量    K＝∞或相当    K＝2    没有

K＝4（任意）等

没有    一维行＝EOL+1    全行＝EOL

行终端码    二维行＝EOL+0

假想行    全白行    没有    没有

假想象素    白象素    白象素    白象素

（左）

假想象素    最后象素反转    二维处理最后象素反    没有

（右）    转一维处理没有

RTC码    EOL×2    （EOL+1）×6    EOL×6

（EOFB）

填充    没有    有    有

P模式    对二维行有（混合）    没有

V模式    有（混合）    对一维行没有    （类似H模式）

H模式

Claims (11)

1、一种图象信号编码装置，包括：

输入设备。用以输入一串行编码行图象信号：

接收设备，用以接收与该串行编码行图象信号同步的一串行基准行图象信号：

第一检测设备，用以检测由上述输入设备输入的编码行图象信号中的一个变化点：

第二检测设备，用以检测由上述接收设备接收的基准行图象信号中的一个变化点：

监控设备，用以根据上述第一和第二检测设备的输出监控编码行图象信号与基准行图象信号之间的相互关系：

计数设备，用以计数编码行图象信号变化点之间的象素个数：

编码设备，用以根据上述监控设备和上述计数设备的输出对编码行的图象信号进行编码，

其特征在于：上述监控设备包括：第一转换设备，用以将代表上述第一检测设备检测出的编码行图象信号中的变化点的串行变化点数据转换为并行编码行变化点数据，以及第二转换设备，用以将代表上述第二检测设备检测出的基准行图象信号中的变化点的串行变化点数据转换为并行基准行变化点数据：上述监控设备根据上述第一转换设备的并行编码行变化点数据和上述第二转换设备的并行基准行变化点数据并行地监控被注意的被编码象素前后几个象素的相互关系。

2、根据权利要求1所述的装置，其中，所述的监控设备用以监控编码行图象信号变化点和基准行图象信号变化点之间的位置关系。

3、根据权利要求1所述的装置，其中，所说的第一和第二转换设备，输出具有编码所需象素个数的并行图象信号。

4、根据权利要求1所述的装置，还包括存贮设备，用以贮存一个预先输入的编码行图象信号，然后将它作为基准行图象信号预以输出。

5、根据权利要求1所述的装置，其中，所述的编码设备包括一个存贮器表用以接收上述监控装置和计数装置的输出，来作为地址信号并且输出编码数据。

6、根据权利要求1所述的装置，其中，编码行图象信号包括表示每个象素密度的二进制数据。

7、根据权利要求1所述的装置，还包括：

第一发生设备，用以根据编码行图象信号变化点之间的象素数目产生一个编码码;

第二发生设备，用以监控编码行图象信号和基准行图象信号间的相互关系，根据这种相互关系产生一个编码码;以及

选择设备，用以在上述第一和第二发生装置同时输出其编码码时，按照预先确定的优先权顺序选取一个编码码。

8、根据权利要求4所述的装置，其中所述的存贮装置其特征在于：

当上述的计数装置的计数达到预定值时，存贮具有预定值的编码码。

9、根据权利要求1所述的装置，还包括：

码检测设备，根据编码行图象信号和基准行图象信号之间相互关系确定该存贮设备中的编码码是否有效。

10、根据权利要求1所述的装置，其中，上述编码设备，根据为使上述监控设备确定的相互关系所需的象素数接受编码行图象信号，然后进行编码。

11、根据权利要求1所述的装置，还包括：

存贮设备，用以当上述计数设备的计数值到达即将超过预定值时，储存表示一预定值的一个第一编码码;

发生设备，用以产生表示上述计数设备的计数小于预先确定值的第二编码码;

其中，存贮在上述存贮设备中的第一编码码被读出，与此同时，当检测到一个变化点象素时，由上述发生设备产生第二编码码。

Images