CN100594662C - 具有粗调谐时间改进的lc压控振荡器 - Google Patents

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Abstract

本发明公开了用于LC振荡器的调谐方法和装置。本发明的实施例包括适应地控制位比较时间，以便提供最小的粗调谐时间。该位比较时间与LC振荡器的电容器阵列中相应加权电容器的冗余量成反比。

Description

具有粗调谐时间改进的LC压控振荡器
技术领域
本发明的实施例涉及电路设计。具体地，本发明的实施例涉及锁相环(PLL)电路的改进。
背景技术
锁相环(PLL)由于其对数字时钟同步、频率合成等的用途而在各种无线电***中有广泛的使用。图1示出了根据相关技术的PLL的一般示意图。该PLL包括一个相位频率检测器102(PFD)、电荷泵(CP)与环路滤波器(LF)104、压控振荡器106(VCO)、和分频器。PFD 102比较输入和输出信号的相位/频率，并将结果发送到CP&LF 104。CP&LF 104将PFD 102中的比较结果转变成DC电压。PFD 102根据输入信号是超前还是滞后于输出信号，产生“上行”或“下行”信号。VCO 106产生作为从CP&LF 104施加的DC电压(V控制)的函数的脉冲频率。
在PLL应用中，电感器-电容器VCO(LC-VCO)被广泛使用，这是由于它们通常优于例如环形振荡器的抖动/相位噪声性能。因为工艺偏差产生各个电感器和电容器部件的公差/偏差，并且为了覆盖所需的频率和范围，要对LC-VCO进行调谐。
图2显示了相关技术LC-VCO的一个简化示意图。通过将第一倒相器202的公共漏极与第二倒相器204的公共栅极相连，而将两个CMOS倒相器202、206和204、208交叉耦连，或者反之亦然。交叉耦连的倒相器202和204构成多频振荡器。电感器210与两个变容二极管211、212并联，从而形成一个储能电路215。
本文引用上述参考文献，用于适当地教导附加的或可替换的细节、特征和/或技术背景。
发明内容
本发明的一个目的是至少解决上述技术问题和/或克服现有技术的上述缺点，并提供至少如下文所述的优点。
因此，本发明的实施例包括用于LC振荡器的调谐方法和装置。本发明的实施例包括适应地控制位比较时间从而提供最小的粗调谐时间。位比较时间与LC振荡器的电容器阵列中相应加权电容器的冗余量成反比。
具体地说，本发明提供的装置包括电感器-电容器压控振荡器，该电感器-电容器压控振荡器包括：
电容器阵列，其具有多个电容器，其中所述电容器阵列包括：
电容器第一阵列，选择性地耦连到电感器-电容器压控振荡器的第一输出节点，
开关第一阵列，与电容器第一阵列分别地耦连，
电容器第二阵列，选择性地耦连到电感器-电容器压控振荡器的第二输出节点，和
开关第二阵列，与电容器第二阵列分别地耦连、或与第一输出节点耦连或与第二输出节点耦连，以输出由第一和第二调谐电路所调谐的频率信号，其中多个电容器被设置成具有非线性加权功能；和
粗调谐控制器，包括耦连在第一和第二节点之间的电感器，以便根据每个电容器的加权功能而为每个电容器提供相应比较时间。
本发明的实施例公开了减小粗调谐期间总的位比较时间的方法。例如，通过为每个位判断的粗调谐采用加权比较时间，能够解决粗调谐时间与粗调谐精度之间的平衡。这样，能够根据其比较分辨率为每个粗调谐位设定不同的位比较时间。
下文的说明书中将部分地提出本发明的附加优点、目的和特征，并且对于本领域的普通技术人员，通过阅读下文或者通过在本发明的实践中进行学习，将能够部分地变得显而易见。根据附加权利要求所特别指出的内容，将能够实现和获得本发明的目的和优点。
附图说明
下面将参考附图对本发明进行详细说明，其中相似的附图标记表示相似的元件，其中：
图1示出了根据相关技术的PLL的一般示意图；
图2示出了相关技术LC-VCO的简单示意图；
图3示出了在锁相操作中PLL的框图，其具有的LC-VCO具有一个分立电容器作为储能电路的一部分；
图4示出了在粗调谐处理期间PLL的框图；
图5示出了具有关键定时参数的粗调谐处理的一个实例；
图6示出了粗调谐控制器中检测逻辑电路的框图；
图7示出了粗调谐处理的一个简化定时图的布局；
图8示出了根据本发明一个实施例的粗调谐处理的简化定时图；和
图9是显示根据本发明的总的位比较时间的图，该总的位比较时间显著小于图8中电路的总的位比较时间。
具体实施方式
在下文的优选实施例详细说明中，参考附图，其显示了作为实例的可以实现本发明的具体实施例。在所有这些附图中，相似附图标记表示基本上相似的部件。下面将足够详细地对这些实施例进行说明，以便使本领域的技术人员能够实践本发明。也可以使用其它的实施例，并且在不背离本发明范围的前提下可以进行结构、逻辑和知识上的改变。而且，应当理解，本发明的各种实施例虽然不同，但不必相互排斥。例如，在一个实施例中描述的具体特征、结构或特性可以包含在其它的实施例内。下面的详细说明没有限制意义，并且本发明的范围只由附加权利要求书以及由权利要求赋予的等同物的全部范围加以限定。
图3示出了PLL的框图，该PLL结合了在锁相工作中具有作为储能电路的一部分的分立电容器的LC-VCO。图3显示了两个分立电容器阵列314和316，两个变容二极管312和318，以及可选的晶体管320。在正常的工作模式下，PFD和电荷泵302经由低通滤波器304控制模拟变容二极管306，以便具有精确的频率和相位锁定。然而，当PLL被激活或者力图改变期望的频率时，PLL进入粗调谐期，而获得粗频率锁定。这一粗频率获取过程是利用粗调谐控制器执行的，其导通和截止合适的电容器312，使VCO 308的输出频率尽可能地接近期望频率。
图4显示了在根据图3的粗调谐处理期间PLL的框图。图4显示了相位和频率探测器402，低通滤波器404，粗调谐控制器410，VCO415，预定标器&计数器416，SIGMA DELTA调制器417和放大器418与419。在粗调谐处理中，偏压发生器为VCO的变容二极管产生固定的控制电压。因此，变容二极管的电容(例如图2中的Cv)在粗调谐期间被固定。代替控制变容二极管的电容，VCO的频率是由分立的粗调谐电容器确定的。晶体振荡器为粗调谐提供基准。在针对期望的锁定频率的预定持续时间内，预定标器&计数器(Prescaler&Counter)对VCO时钟的数目进行计数。这里，预定持续时间是EN_COUNTER的高电平持续时间。在每个粗调谐级，数字比较器将基准数与来自预定标器&计数器的计数值进行比较，并产生上行/下行信号，以确定VCO频率是高于还是低于期望频率。利用上行/下行信号，每一级的电容器被设定成导通或截止。复位发生器&计数器控制器为每一粗调谐级复位预定标器&计数器的计数值。
在对VCO进行粗调谐和细调谐控制的相关技术中公开了多种方法(见例如，美国专利No.6,137,372和“CMOS自校准频率合成器”(ACMOS Self-Calibrating Frequency Synthesizer)，IEEE Journal ofsolid-state circuits，Vol.35，No.10，2000。本文引用上面每篇参考文献的全文作为参考)。粗调谐处理的精度与变容二极管尺寸的减小有关。因为变容二极管的尺寸与相位噪声成反比，因此降低变容二极管的尺寸从而提高相位噪声性能是有利的。由于粗调谐处理执行得更加精确，所以应当设计最小的电容器，以便在粗调谐期间提供精细的频率步长。
为了精确地执行粗调谐，最小电容器的频率误差检测和步长都应当精确地确定。尽管现代处理技术在电容方面提供了良好匹配的电容器，但是在针对更加精确的粗调谐的粗调谐期间，这一误差能够被最小化或者被补偿。粗调谐期间频率误差检测器的设计与粗调谐时间有关，这将在下文中加以讨论。
图5和6分别示出了具有关键定时参数的粗调谐处理的一个实例，以及粗调谐控制器中检测逻辑电路的框图。粗调谐处理开始于每次期望频率被改变或者在通电之后。因为粗调谐处理是一种频率跟踪，所以使用数字累加器630估计VCO 610的周期。该结果与来自外部晶体时钟的基准定时信号进行比较。在图6所示粗调谐的具体实现中，数字累加器630(或计数器)被由粗调谐控制器产生的RST_COUNTER信号周期性地复位。该计数操作由EN_COUNTER信号屏蔽。如图6所示，只有当EN_COUNTER为高时，计数器的工作才被允许(例如使用AND栅620)。当累加器/计数器630的输出超过由数字比较器650确定的基准数(例如，图6中的”M”)时，OUT_COUNTER信号变为高。该OUT_COUNTER信号和来自粗调谐控制器的COMP_CLK信号用于通过触发器660确定频率的超前和滞后检测。
如图5所示，在COMP_CLK信号从低向高转变之前，OUT_COUNTER信号在510变高。根据频率误差，锁存值在520处将从1变为0。在图5所示中，VCO频率被确定为比期望的大。这一在锁存输出(例如触发器660)的极性能够被用于确定与VCO中(第i个)电容器相连的开关的极性。
当PLL接收到频道信息(channel information)时，粗调谐控制器为粗调谐将频道信息转变成合适的定时参数。例如，当期望的目标频率为1GHz且外部基准时钟频率为20MHz时，粗调谐控制器以该20MHz外部时钟信号工作而产生RST_COUNTER、EN_COUNTER、基准数和COMP_CLK信号。
例如，假定EN_COUNTER的高电平持续时间被设定为1μs，且目标VCO频率为1GHz。这里，“1μs”的EN_COUNTER持续时间是设计值，并且可以根据粗调谐处理的精度改变为其它的数值。在本实例中，外部时钟除以20(20/20MHz＝1μs)而产生EN_COUNTER信号的高电平持续时间。通过用EN_COUNTER除以目标VCO频率的持续时间确定基准数。由此，在本实例中，基准数是1000(＝1μs/(1/1GHz))。在数字比较器，该基准数与预定标器&计数器的计数值进行比较。COMP_CLK与EN_COUNTER的下降沿同步，并用作数字比较器内的定时时钟。RST_COUNTER是用于每个粗调谐级的复位信号，并且在EN_COUNTER从高变低之后的1个外部时钟内其为高。
粗调谐处理的精度是一个待确定的设计参数，并且主要由EN_COUNTER信号确定。在图5中，Tc，1bit表示在粗调谐中对1位(1bit)的开关导通和截止的总循环时间，它主要由计数器的工作时间Tc，counter确定。
精确粗调谐的一个限制因素是图6中超前-滞后检测逻辑电路的不确定性。假定粗调谐的目标是区分1MHz的频率差异，那么应当检测例如0.9995GHz和1.0005GHz的两个VCO频率。当EN_COUNTER的持续时间设定为1μs时，那么基准数(图6中的“M”)应当设定为1000(＝1μs/1ns)。EN_COUNTER的上升沿和OUT_COUNTER的上升沿之间的时间差对于0.9995GHz的VCO频率为1.0005μs，对于1.001GHz的VCO频率为0.9995μs。当没有定时不确定性时，将由超前-滞后检测逻辑电路在前一种情况下产生频率“下行”信号，在后一种情况下产生频率“上行”信号。然而，如果超前-滞后检测逻辑电路的定时不确定性为1ns，那么两个结果可以相同。因此，两个VCO频率是否能够通过超前-滞后检测逻辑电路加以区分尚不确定。
当定时不确定度固定时，通过提高基准数或EN_COUNTER的持续时间可以提高精度。假定基准数提高10倍，那么对这两种情况时间差将为10.005μs和9.995μs。因为5ns的定时边际大于1ns的定时不确定度，所以确定结果将是正确的。换言之，VCO的0.1％的初始频率差导致10ns的时间差，而不是前一种情况的1ns。因为这个数值大到足够补偿超前-滞后检测逻辑电路的不确定性，所以能够获得期望的精度。
然而，粗调谐改进的负面结果是，比较时间或粗调谐所需的时间增加。如果待确定的位数为10bit，那么完成粗调谐所需的时间将是针对1bit确定情况的10倍。总之，随着位数或粗调谐精度的增加，粗调谐时间也增加。
在完成粗调谐之后，PLL进入锁相操作(例如，如图3所示)。因为PLL的总锁定时间包括粗调谐所需的时间，所以精确粗调谐趋向于增加总锁定时间。而且，如前所述，模拟变容二极管尺寸的减小能够提高相位噪声性能，因为与用于粗调谐的分立电容器阵列相比，模拟变容二极管典型地具有较差的品质因数。此外，模拟变容二极管的尺寸只有在精确粗调谐有保障的情况下才能减小。如果粗调谐不精确，那么模拟变容二极管的工作范围会扩展超出期望的频率，从而不能获得相位和频率锁定。因此，为了获得良好的相位噪声性能和小的锁定时间，粗调谐应当快速地执行。
图7示出了出于比较目的的粗调谐处理的简化定时图。如上所述，粗调谐的最终分辨率能够设定得足够小，以便使变容二极管减小。然而，每一位的粗调谐时间还要设定得足够大，以便覆盖判断处理中的全部偏差。这些偏差可能来自超前-滞后检测逻辑电路的不确定性、其它的逻辑延迟、噪音(例如，电源噪音)、每个部件的启动时间等。因此，当粗调谐位的数目增加时，粗调谐所需的总时间线性增加，如图7所示。
对比地，图8示出了根据本发明实施例的粗调谐处理的简化定时图。与图7的实例不同，对每一位的判断时间可不同地设定。最后一位(例如LSB)具有较长的判断时间，第一位(例如MSB)具有较短的判断时间。然而，每一位的持续时间能够根据粗调谐算法的具体实现加以优化。因此，给判断时间加权能够提供精确的粗调谐结果，同时还减小粗调谐时间。
根据本发明实施例的对粗调谐的适应时间调节是通过在用于粗调谐的分立电容器阵列中引入冗余加权而实现的。表1显示了用于实现粗调谐电容器阵列的一个实例。然而，本领域的技术人员能够意识到，也可以使用其它的加权方案。表1中，Caps(n)相应于用于调谐VCO的频率的第n个电容器。例如，Caps(1)是将通过粗调谐处理选择的最后一个电容器。参考表1，只显示了对电容值的相关加权因子。Caps(10)-Caps(7)的加权因子是通过对宽VCO范围进行二进制加权选择的。进一步，Caps(6)-Caps(1)的加权因子可以通过在粗调谐时间与冗余边际之间的平衡实验地加以选择。例如，Caps(6)的加权是10，Caps(5)-Caps(1)的加权总和是16。因此在Caps(6)水平上，冗余量为6。
因为，LC-VCO的频率是通过公式
Figure C20058000530900121
确定的，所以电容的相关加权足以指示频率的偏差。表1中的冗余R(i)能够用加权W(i)通过下面的等式(1)获得。
R ( i ) = max { [ Σ i = 1 i - 1 W ( i ) - W ( i ) ] , 0 } ，其中i≥2
R(1)＝0    (1)
因为电容值相应于频率，所以上述等式表明，冗余能够用于补偿判断处理中的误差。例如，R(10)为10，因此如果Cap(10)的开关被以错误的方式选择，则该误差能够在随后的判断处理中被修正。然而，当与表1不同，Cap(10)的开关的极性被判断逻辑电路中的意外误差设定为0，并且冗余量为负时，粗调谐处理不能解决由该负冗余造成的频率误差。在理想的情况下，如果判断处理是完美的，并且冗余能够都被设定为0，那么粗调谐的结果也将是理想的，并且最终的精度将由最小加权因子决定。然而，在电容器阵列的实际实现中，两个二进制加权的电容器之间有一些失配。如果对于较低的位没有冗余，则在某一级上的这一失配不能被解决。因为失配量与加权因子成比例，所以由失配导致的频率误差对于具有较小加权因子的电容器阵列将较不严重。例如，对于两个二进制加权电容器，64和1，10％的的误差将分别导致电容误差，6.4和0.1。如果调谐电容器的最终分辨率假定为1，那么最显著位中10％的误差将给频率计算造成过大的误差。因此，冗余通常只授给高指数(例如MSB)值，而不授给低指数，如表1所示。
表1
  电容Cap(n)   加权W(n)   冗余量R(n)
  Cap(1)   1   0
  Cap(2)   2   0
  Cap(3)   3   0
  Cap(4)   4   2
  Cap(5)   6   4
  Cap(6)   10   6
  Cap(7)   16   10
  Cap(8)   32   10
  Cap(9)   64   10
  Cap(10)   128   10
尽管电容器阵列中的冗余能够特意地用来补偿电容器阵列的制造失配，但是这一特性还能够用于有效地减小粗调谐时间。即使在粗调谐判断处理中恰巧存在一些不确定性或误差，如果误差量小于该特定指数下的冗余量，则这些误差或不确定性能够被修正。
例如，假定期望目标频率对应于“130”，作为加权电容的总和，Cap(10)和Cap(2)的粗调谐值在理想的情况下应当设定为1(例如开关导通)。例如，参考图6，即使Cap(10)被设定为1，超前-滞后检测逻辑电路也会产生“上行”的比较结果。因此，VCO的频率应当增加。在这种情况下，假定频率随着加权电容器数目的增加而增加。因此，Cap(10)为1的VCO的有效频率比有效加权值为“130”的目标频率慢。如果判断逻辑电路有一些偏移，例如，数值为“3”，那么Cap(10)的粗调谐值将为1，而不是0。因为给予电容器的加权因子是一个确定VCO工作频率的因子，所以当从频域转换成时域时，偏移值直接表达为定时误差。
例如，如果单位值“1”相应于3ns的周期误差，那么偏移值“3”表明粗调谐处理在其判断中具有9ns偏移。该定时误差能够通过对每一位增加比较时间加以修正。假定，简单起见，只有第一判断处理具有判断误差，那么其余的粗调谐判断将是正确的。这样，来自粗调谐的Cap(10-1)将是[0111101101]，从而得到130的总加权值。即使上述的实例针对判断误差被简化，但是也很明显，冗余有利于补偿在某一级的判断误差。Caps(N)水平(level)内的冗余(其中N≥2)是从N-1到1的Caps总和与Caps(N)之差。例如，目标VCO频率为“13”。假定Caps(6)水平内存在判断误差，因此Caps(6)被错误地选择为“0”，而不是“1”。因为Caps(6)的加权是“10”，并且被选择为“0”，所以其余的Caps(也就是Caps(5-1))应当被选择为覆盖目标VCO频率。结果，Caps被选择为[0000011100]，而不是[0000100100]。于是，在存在判断误差的情况下，其余的级在冗余的帮助下能够覆盖误差。
两个二进制加权电容器阵列中的失配量典型地大于来自判断逻辑电路的误差源。因此，冗余值被设计为能够补偿失配，而不是粗调谐的判断处理中的误差。因此，判断处理期间的定时误差对粗调谐精度的影响较弱。因此，如果具有大的冗余，则能够减小粗调谐的持续时间。因为比较时间的持续范围(例如如图5所示)能够降低判断处理的影响，所以当冗余为0时，能够获得最精确的判断或最长的比较时间。在表1的具体实例中，当粗调谐控制器对冗余为0的Caps(3-1)的开关极性进行判断时，它应当具有最精确的判断。对其它位的比较精度可以放松，从而允许较短的比较时间。
如前所述，当比较时间加倍时，粗调谐处理的精度通常加倍。假定Tmin是Caps(1-3)所需的最小1bit比较时间的，则对Caps(4)的比较时间可以具有Tmin/2的值，从而给出精确的粗调谐结果。相似地，Tmin/10的比较时间可以用于Caps(10)，这将与用于Caps(1-3)的Tmin具有相同的误差概率。下面的表示出了根据本发明实施例的用于定时的一个实例程序。
程序     操作
Cycle12  设置Cas[10:1]＝“01111111111”
         如果VCO太慢，则设置Caps[10]为”1”，并
Cycle11  设置Caps[9]为”0”
         如果VCO太快，则设置Caps[9]为”0”
         如果VCO  太慢，则设置Caps[9]为”1”，并
Cycle10  设置Caps[8]为”0”
         如果VCO太快，则设置Caps[8]为”0”
         如果VCO太慢，则设置Caps[8]为”1”，并
Cycle9   设置Caps[7]为”0”
         如果VCO太快，则设置Caps[7]为”0”
         如果VCO太慢，则设置Caps[7]为”1”，并
Cycle8   设置Caps[6]为”0”
         如果VCO太快，则设置Caps[6]为”0”
         如果VCO太慢，则设置Caps[6]为”1”，并
Cycle7   设置Caps[5]为”0”
         如果VCO太快，则设置Caps[5]为”0”
         如果VCO太慢，则设置Caps[5]为”1”，并
Cycle6   设置Caps[4]为”0”
         如果VCO太快，则设置Caps[4]为”0”
         如果VCO太慢，则设置Caps[4]为”1”，并
Cycle5   设置Caps[3]为”0”
         如果VCO太快，则设置Caps[3]为”0”
         如果VCO太慢，则设置Caps[3]为”1”，并
Cycle4   设置Caps[2]为”0”
         如果VCO太快，则设置Caps[2]为”0”
         如果VCO太慢，则设置Caps[2]为”1”，并
Cycle3   设置Caps[1]为”0”
         如果VCO太快，则设置Caps[1]为”0”
         如果VCO太慢，则设置Caps[1]为”1”，并
Cycle2   设置Caps[0]为”0”
         如果VCO太快，则设置Caps[0]为”0”
         如果VCO太慢，则设置Caps[0]为”1”
Cycle1   如果VCO太快，则设置Caps[0]为”0”
如表2所示，多个位以与相关技术中公开的不同的方式加以切换。Caps能够成对地、顺次地从MSB到LSB切换。例如，在第一级，选择Caps[10]和Caps[9]。在第二级，选择Caps[9]和Caps[8]。粗调谐时间由相邻Caps、Caps[N]和Caps[N-1]之间的最长比较时间限定。相对比地，在相关技术中，Caps[6]和Caps[3]在同一级切换，因此粗调谐时间由Caps[3]的冗余量限定。然而，根据本发明的广泛工作(broadwork)，Caps[6]和Caps[5]在同一级上切换，因此，粗调谐时间由Caps[5]而非Caps[3]的冗余限定。因此，与相关技术***相比，能够显著减少粗调谐时间。
如果为粗调谐施加相同的比较循环时间，则粗调谐的总时间将是10＊Tmin。然而，当对比较时间进行适应优化时，总粗调谐时间将减小。例如，表1的粗调谐时间是
Figure C20058000530900161
(也就是，
Figure C20058000530900162
)。这样，以基本上相同的精度下，总粗调谐减少了超过2倍。因此，通过本发明实施例说明的对比较时间使用适应缩放能够进行精确的粗调谐。精确的粗调谐还允许模拟变容二极管的尺寸更小，从而提高相位噪声性能。
因此，通过采用参考本发明实施例说明的技术，能够减少总锁定时间或者使之在各种条件下保持一致。粗调谐处理是数字的，因此其功能性和操作时间由初始设计决定。然而，粗调谐之后的锁相操作受到PFD初始状态、频率误差量和环路特性的变化的影响。精确的粗调谐减小了粗调谐之后与目标频率的频率误差，从而能够降低频率误差的最大值。因此，能够减少获得频率和相位锁定所需的时间。这样，通过精确的粗调谐能够在所有初始频率误差下调节并减少总锁定时间。
由于采用本发明实施例的比较时间，由于精确粗调谐造成的***开销(overhead)被大大减轻。通过粗调谐时间的调节和锁相操作时间的减少，针对精确粗调谐和待判断位数的增加的***开销趋于零。因此，本发明的实施例能够减少LC-VCO中的粗调谐时间，因而减少PLL的锁定时间。
前述说明涉及用于LC振荡器的粗调谐方法和装置，以便改善相位噪声性能和增加LC振荡器的工作范围。粗调谐增加了PLL的有效锁定时间，并且这一***开销随着粗调谐期望精度的增高而增大。在本发明的实施例中，位比较时间被适应地控制以便提供最小的粗调谐时间。用于粗调谐的加权电容器阵列中的冗余允许在不牺牲粗调谐精度的前提下减少比较时间。位比较时间根据冗余量而缩放。因为加权电容器的冗余被用于补偿电容的失配，所以使用这一特性减少粗调谐时间不会是额外的负担。而且，如果使用对粗调谐时间相同的时间限制，那么本发明的实施例能够增加粗调谐的精度。因为精确的粗调谐能够减少操作时间和锁相操作的时间偏差，所以本发明的实施例能够减少PLL的锁定时间。
前述的实施例和优点仅仅是例证性的，不可认为对本发明具有限制性。此处的教导能够容易地应用于其它类型的装置。本发明的说明书意在例证，并不对权利要求的范围构成限制。本领域技术人员能够显然地进行许多替换、修改和改变。在权利要求书中，装置加功能(means+function)式的条款试图覆盖本文所述的执行所述功能的结构，不仅包括结构等同物，而且包括等同结构。

Claims (14)

1.一种电感器-电容器压控振荡器，该电感器-电容器压控振荡器包括：
电容器阵列，其具有多个电容器，其中所述电容器阵列包括：
电容器第一阵列，选择性地耦连到电感器-电容器压控振荡器的第一输出节点，
开关第一阵列，与电容器第一阵列分别地耦连，
电容器第二阵列，选择性地耦连到电感器-电容器压控振荡器的第二输出节点，和
开关第二阵列，与电容器第二阵列分别地耦连、或与第一输出节点耦连或与第二输出节点耦连，以输出由第一和第二调谐电路所调谐的频率信号，其中多个电容器被设置成具有非线性加权功能；和
粗调谐控制器，包括耦连在第一和第二输出节点之间的电感器，以便根据每个电容器的加权功能而为每个电容器提供相应比较时间。
2.根据权利要求1的电感器-电容器压控振荡器，其中多个电容器的加权功能具有被线性加权的第一部分和被二进制加权的第二部分。
3.一种电感器-电容器压控振荡器，包括：
输出频率信号的多频振荡器；
以第一量来调谐该频率信号的第一调谐电路；
以小于所述第一量的第二量来调谐该频率信号的第二调谐电路；和
控制电路，包括与电容器电路并联耦连的电感器的第一控制电路以及电荷泵与低通滤波器的第二控制电路，以分别地控制第一和第二调谐电路以便以所述第一量和第二量来调谐该频率信号，其中所述第一调谐电路包括：
电容器第一阵列，选择性地耦连到多频振荡器的第一输出节点，
开关第一阵列，与电容器第一阵列分别地耦连，
电容器第二阵列，选择性地耦连到多频振荡器的第二输出节点，和
开关第二阵列，与电容器第二阵列分别地耦连，其中第一输出节点或第二输出节点中的一个输出由第一和第二调谐电路所调谐的频率信号，并且其中第二调谐电路包括：
第一变容二极管，通过电容器第一阵列耦连到第一输出节点；和
第二变容二极管，通过电容器第二阵列耦连到第二输出节点，其中控制电路控制第一和第二变容二极管以便调谐频率信号。
4.根据权利要求3的电感器-电容器压控振荡器，
其中控制电路控制开关第一阵列以将电容器第一阵列选择地耦连于多频振荡器的第一输出节点，并且控制开关第二阵列以将电容器第二阵列选择地耦连于多频振荡器的第二输出节点，以便调谐频率信号。
5.根据权利要求4的电感器-电容器压控振荡器，其中控制电路控制开关的第一和第二阵列以便选择性地将不同数目的电容器耦连于多频振荡器的第一和第二输出节点，以便调谐频率信号。
6.根据权利要求5的电感器-电容器压控振荡器，其中控制电路控制开关的第一和第二阵列使得零个电容器耦连于第一输出节点，并且多于零个电容器耦连于第二输出节点，以便调谐频率信号。
7.根据权利要求3的电感器-电容器压控振荡器，
其中，第一和第二控制器产生用于分别控制第一和第二调谐电路的独立的控制信号，以便以所述第一和第二量调谐频率信号。
8.根据权利要求7的电感器-电容器压控振荡器，其中第一控制信号是控制第一调谐电路的调谐的数字信号。
9.根据权利要求8的电感器-电容器压控振荡器，其中第二控制信号是控制第二调谐电路的调谐的模拟信号。
10.根据权利要求3的电感器-电容器压控振荡器，其中电容器第一和第二阵列的每一个包括至少一个电容器。
11.根据权利要求3的电感器-电容器压控振荡器，其中电容器第一和第二阵列被指定权值，这些权值的至少一部分彼此不同。
12.根据权利要求11的电感器-电容器压控振荡器，其中电容器第一和第二阵列被指定冗余值，这些冗余值的至少一部分彼此不同。
13.根据权利要求12的电感器-电容器压控振荡器，其中频率信号基于指定给各个电容器的权值和冗余值而被调谐，所述各个电容器通过第一控制信号被选择地耦连于多频振荡器的第一和第二输出节点。
14.根据权利要求13的电感器-电容器压控振荡器，其中电容器第一和第二阵列根据迭代处理而被选择性地耦连于多频振荡器的第一和第二输出节点，其中用于所述第一和第二阵列中的各电容的选择耦连的决定时间从由第一控制信号中最高有效位控制的电容器到由第一控制信号中最低有效位控制的电容器呈递增次序。
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