CN100590600C - 电脑***的启动前期排错装置 - Google Patents
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Abstract
本发明公开了一种电脑***的启动前期排错装置，用于对采用加速集线器结构并包括一PCI总线的电脑***进行启动前期排错，该排错装置包括PCI界面接口、可编程集成芯片、BIOS存储器、LED显示器，其中，PCI界面接口，用于连接一待测电脑***的PCI接口，而可编程集成芯片用于连接PCI界面接口，其地址与待测电脑***的BIOS的地址相同，其可通过控制程序来控制其代替待测电脑***的BIOS运作，实现待测电脑***的自检，并分析出待测电脑***的故障，通过LED显示器显示故障代码，而控制程序存储在BIOS存储器。采用本发明能够有效的分析出电脑***故障，大大提高了对电脑***的失效分析能力。
Description
技术领域
本发明涉及一种电脑***的排错***，特别涉及一种电脑***的启动前期排错装置。
背景技术
一般而言，电脑***架构包括中央处理器、输入装置、输出装置、存储器等，这些组件都是通过总线来达到连接及数据传送、控制等功能。
在上述电脑***架构中，不论在电脑主板的研发阶段还是在检修阶段，都有可能对电脑***执行排错功能。由于该电脑***中的运作涉及相当复杂的功能指令，借助排错程序的协助，电脑工程师才能分析出电脑***发生错误的原因。但是，一般的排错程序，需要待测电脑完成正常启动后，才能执行排错功能。2001年5月30日公开的申请号为99124820.1的中国专利提出了一种在电脑无法启动、或是在操作***下执行排错程序的状况下，电脑启动前期的排错装置及其方法。由于该专利只能适用于传统的采用包括PCI(PerpheralComponent Interconnect，***部件互连)总线及ISA(Industry StandardArchitecture)总线的电脑***架构中，具有一定的使用局限性。
随着电脑技术的发展，Intel公司推出的最新芯片组(chip set)由三块芯片组成，分别是MCH(Memory Controller Hub，内存及图像控制器)、ICH(I/OController Hub，I/O控制器)和FWH(Fireware Hub，基本输入输出，类似于BIOS)。由于该新的芯片组使用了专门的总线，一般称为加速集线器结构(AHA，Acclerated Hub Architechure)。而使用了该芯片组的电脑的***架构示意图如图1所示。其中，中央处理器110用来处理***中的高速传输的数据，内存及图像控制器120连接并控制显示卡121和存储器122；I/O控制器130连接内存及图像控制器120，并且连接和控制硬盘133、PCI总线控制器131以及声音控制器150，并且，PCI总线控制器131连接有PCI接口132，用于扩充电脑***的功能；而基本输入输出140类似与以前电脑的BIOS，存储电脑***启动前期自检的程序并控制电脑***的自检；I/O设备控制器160连接有键盘161、鼠标162以及其它串行接口、并行接口等，分担I/O控制器130的部分工作来与I/O设备之间接受/发送的数据。
因此，对于采用上述结构的电脑***，由于以往的启动卡或是故障分析卡不支持该电脑***结构，当***无法启动或是其它故障时，采用以往的启动卡或是故障分析卡是不能分析并找出***故障的。并且，对于采用加速集线器结构的电脑***，如果电脑***出现故障时，一般电脑工程师可以启动电脑***进入操作***后进行***的自我排错，从而电脑工程师能够简单方便的找出***的故障；但是当电脑***无法完成启动而进入自我排错的操作***时，电脑工程师就需要对整个电脑***进行工程浩大的检查来分析故障所在，该方法耗时耗力，并且分析出故障的效率比较低，不利于对计算机***进行失效分析。
发明内容
为了解决上述问题，本发明基于加速集线器结构的电脑***，提出了一种解决启动前期的故障分析装置。
实现本发明的电脑***的启动前期装置采用了如下技术方案：一种电脑***的启动前期排错装置，用于对一待测电脑***进行排错，该电脑***采用的是加速集线器结构并包括一PCI总线，该排错装置包括：一PCI界面接口，用于连接一待测电脑***的PCI接口，使该待测电脑***与该排错装置之间能够发送/接受命令及数据等；一可编程集成芯片，用于连接PCI界面接口，其地址与待测电脑***的BIOS的地址相同，可通过控制程序来控制其代替待测电脑***的BIOS运作，实现待测电脑***的自检，并分析出待测电脑***的故障；以及一BIOS存储器，用于存储可编程集成芯片的控制程序；一LED显示器，与可编程集成芯片相连接，用于显示可编程集成芯片给出的显示代码。
该排错装置还包括一控制开关，该控制开关连接在PCI界面接口与可编程集成芯片之间，用于连接/断开可编程集成芯片的时钟信号；所述的控制程序与待测电脑***的BIOS程序一致；所述的可编程集成芯片还包括一写数据锁存电路，能够将PCI总线界面上的数据锁存在该电路中，并写入到BIOS存储器。
由于采用了上述技术方案，本发明能够有效的对采用加速集线器结构的电脑***进行排错，协助自检，并显示电脑***的故障代码，根据该故障代码能够准确的分析出电脑***的故障，因此，本发明有效的提高对存在故障的电脑***的失效分析能力；同时，由于能够非常方便的刷新排错装置的控制程序，因此，该排错装置能够适应各种采用加速集线器结构的电脑***。
说明书附图
图1是采用加速集线器结构的电脑***的架构示意图。
图2是本发明的电脑***的启动前期排错装置的***架构示意图。
图3是本发明的电脑***的启动前期排错装置工作原理示意图。
图4是采用本发明的排错装置进行排错的流程示意图。
具体实施方式
本发明的电脑***的启动前期排错装置应用于如图1所示的加速集线器结构的电脑***，下面将结合图1对本发明作进一步的详细描述，由于图1中基本输入输出140功能类似于以往电脑***的BIOS，因此下面描述中，待测电脑***10的BIOS即指图1中的基本输入输出140，或表示成BIOS。
如图2所示为本发明的电脑***的启动前期排错装置20的***架构示意图。该排错装置20包括一PCI界面接口210、可编程集成芯片220、BIOS存储器和LED显示器230。其中PCI界面接口210用于连接一待测电脑***10的PCI接口132，使该待测电脑***10与该排错装置20之间能够发送/接受命令及数据等；可编程集成芯片220，用于连接PCI界面接口210，其地址与待测电脑***10的BIOS的地址相同，可通过控制程序来控制其代替待测电脑***10的BIOS运作，实现待测电脑***10的自检，并分析出待测电脑***10的故障；以及BIOS存储器，用于存储可编程集成芯片220的控制程序；和LED显示器230，其与可编程集成芯片220相连接，用于显示可编程集成芯片220给出的显示代码。该排错装置20还包括一控制开关250，该控制开关250连接在PCI界面接口210与可编程集成芯片220，用于连接/断开可编程集成芯片220的时钟信号。并且，可编程集成芯片220的控制程序与待测电脑***的BIOS程序一致。
对于采用加速集线器结构的电脑***10，其启动过程大致如下：开启电脑***10的电源开关后，中央处理器110发出复位信号，使得***复位，同时，中央处理器110控制时钟发生器向各电子芯片送出时钟信号；同时，中央处理器110发出***启动地址，该地址指向***BIOS存储器的地址，该地址通过PCI总线界面转换成对应基本输入输出140的首地址，并从基本输入输出140中读取启动控制程序，该控制过程控制电脑***10逐一检测包括键盘、鼠标、串行接口、并行接口等而完成自检，然后启动电脑***10的操作***。但是，对于存在故障的电脑***10，如果其不能自动完成自检，那么可以通过排错装置20的帮助来找出故障所在，或是完成***的自检而启动其操作***。
同时，结合图3所示的排错装置20的工作原理示意图来描述排错装置20具体如何协助存在故障的电脑***10的启动并找出故障的。在图3中，虚线框所示电路均为可编程集成芯片220的内部电路。在电脑***10电源开关后，中央处理器110发出的32位***启动地址通过PCI界面接口210后，通过PCI总线中的FRAME#和IRTY#信号控制地址锁存电路221来锁存该32位***启动地址；然后，通过地址译码电路222将该地址译码到BIOS接口电路225，并指向BIOS存储器240中的控制程序的地址；然后，控制电路224会发出读取BIOS存储器240中的控制程序的逻辑控制信号，控制程序通过BIOS接口电路225后，锁存在读数据锁存电路226中；而读数据锁存电路226通过PCI界面接口210后，将控制程序输出到PCI总线界面，之后通过电脑***10的I/O控制器130和内存及图像控制器120后传至中央处理器110，中央处理器110根据该控制程序指令来控制***的自检；如此经过若干此读取BIOS存储器240中的控制程序后，***完成自检。其中，地址译码电路222将***启动地址译码到BIOS接口电路225的同时，也输出到显示电路223中，该显示电路223对译码的地址进行一定的逻辑运算后，以代码的方式显示在与其连接的LED显示器230上；并且，控制电路224按照一定的时序给出与其连接的各电路单元的控制信号时序，以保证在同一个读取控制程序的周期内，可编程集成芯片220内的各电路单元能够统一协调的工作。
其中，***启动地址的范围为FFFE0000到FFFFFFFF，即排错装置20的BIOS存储器240的存储大小为4M。当地址锁存电路221每读取一次***启动地址，相应译码后的地址代码均会显示在LED显示器230上。
采用本发明的排错装置20进行排错的流程示意图如图4所示。在确定待测电脑***10的BIOS版本与该排错装置20的BIOS版本一致(即保证两者的内容一致)后，采用如下步骤来实现电脑***10的启动前期排错：
先安装排错装置20的步骤302，即将排错装置20的PCI界面接口部分210***到待测电脑***10的PCI接口132中；然后，启动装排错装置20的步骤303，即接通装排错装置20的控制开关250；在开启待测电脑10电源，开始自检的步骤304，此时，电脑***10依据上述排错装置20的工作原理来开始对电脑***10尽心自检；如果自检完成，那么电脑***10进入DOS环境(步骤306)，如果电脑***10不能够完成自检，那么排错装置20的LED显示器230显示故障代码(步骤307)，然后根据步骤306和307的结果分析故障(步骤308)。
并且，如果电脑***10能够完成自检，即步骤306，那么，此时LED显示器230显示的代码为FFFFFFFF；如果电脑***10不能够完成自检，即步骤307，那么，此时LED显示器230显示的代码为出现错误时的地址代码，即为故障代码；
同时，结合图1所示的待测电脑10的架构图，根据步骤306和307分析故障(步骤308)具体如下：当出现步骤306时，表明电脑***的故障为：I/O控制器130与基本输入输出140之间的物理联机故障，或是基本输入输出140中的程序错误，即可以寻找并重新接通I/O控制器130与基本输入输出140之间的物理联机或是刷新基本输入输出140中的程序来修复电脑***10；如果出现步骤为307，此时，可以通过读取排错装置20上的LED显示器230上的代码，该代码即为故障代码，将该代码与BIOS控制程序相对比，就可以准确的判断出故障的位置所在。
当然，如果排错装置20的控制程序与待测试电脑***10的BIOS版本不一致，那么可以通过下面方法来刷新排错装置20的控制程序，使其两者一致：选择一功能良好且具有需要BIOS版本的电脑***10，将控制开关250断开后的排错装置20***到电脑***10的PCI接口132中，开启电脑***10的电源，在进入操作***后，此时闭合控制开关250并运行BIOS刷新程序；此时，电脑***10中的BIOS数据通过BIOS刷新过程控制传诵到PCI总线界面，并通过PCI接口电路后，写入到可编程集成芯片220中的写数据锁存电路227中，根据控制电路224给出的同一周期中的时序信号而通过BIOS接口电路225后将数据写入到BIOS存储器240中，当BIOS刷新程序运行完毕后即完成对排错装置20的BIOS存储器240中的控制程序的刷新。当然也可以将BIOS存储器240取下，装载在专用的BIOS烧录机上，对其进行版本的刷新。
由于采用了上述技术方案，本发明能够有效的对采用加速集线器结构的电脑***进行排错，协助自检，并显示电脑***的故障代码，根据该故障代码能够准确的分析出电脑***的故障，因此，本发明有效的提高对存在故障的电脑***的失效分析能力；同时，由于能够非常方便的刷新排错装置的控制程序，因此，该排错装置能够适应各种采用加速集线器结构的电脑***。
Claims (12)
1.一种电脑***的启动前期排错装置，用于对一待测电脑***进行排错，该电脑***包括一PCI总线，其特征在于，该排错装置包括：
一PCI界面接口，用于连接一待测电脑***的PCI接口，使该待测电脑***与该排错装置之间能够发送/接受命令及数据等；
一可编程集成芯片，用于连接PCI界面接口，其地址与待测电脑***的BIOS的地址相同，可通过控制程序来控制其代替待测电脑***的BIOS运作，实现待测电脑***的自检，并分析出待测电脑***的故障；以及
一BIOS存储器，用于存储可编程集成芯片的控制程序；
一LED显示器，与可编程集成芯片相连接，用于显示可编程集成芯片给出的显示代码。
2.如权利要求1所述的电脑***的启动前期排错装置，其特征在于：该排错装置还包括一控制开关，该控制开关连接在PCI界面接口与可编程集成芯片之间，用于连接/断开可编程集成芯片的时钟信号。
3.如权利要求1所述的电脑***的启动前期排错装置，其特征在于：所述的控制程序与待测电脑***的BIOS程序一致。
4.如权利要求1所述的电脑***的启动前期排错装置，其特征在于：所述的可编程集成芯片中包括一显示电路，该显示电路能够进行逻辑运算，将中央处理器对电脑***的自检结果用代码的方法显示到LED显示器上。
5.如权利要求2所述的电脑***的启动前期排错装置，其特征在于：当所述的控制开关闭合时，待测电脑***将通过排错装置并读取BIOS存储器的控制程序而完成自检，并且将中央处理器对电脑***的故障代码显示到LED显示器上。
6.如权利要求1所述的电脑***的启动前期排错装置，其特征在于：所述的可编程集成芯片包括一BIOS接口电路，其与BIOS存储器相连。
7.如权利要求1所述的电脑***的启动前期排错装置，其特征在于：所述的可编程集成芯片包括一地址锁存电路，其用以锁存***的启动地址。
8.如权利要求1或6所述的电脑***的启动前期排错装置，其特征在于：所述的可编程集成芯片包括一地址译码电路，其用以将地址译码到BIOS接口电路，并指向BIOS存储器中的控制程序地址。
9.如权利要求1所述的电脑***的启动前期排错装置，其特征在于：所述的可编程集成芯片包括一写数据锁存电路，其将PCI总线界面上的数据锁存在该电路中，并写入到BIOS存储器。
10.如权利要求1所述的电脑***的启动前期排错装置，其特征在于：所述的电脑***是采用加速集线器结构。
11.如权利要求1所述的电脑***的启动前期排错装置，其特征在于：所述的可编程集成芯片包括一读数据锁存电路，其将控制程序输出到PCI总线界面。
12.如权利要求1所述的电脑***的启动前期排错装置，其特征在于：所述的可编程集成芯片包括一控制电路，其用以发出读取BIOS存储器中控制程序的逻辑控制信号。
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