CN100565490C - 通过模块上寄存器的主动终止控制 - Google Patents

Abstract

提供一种方法和装置，用于通过模块寄存器向存储器提供主动终止控制信号来进行存储器中的主动终止控制。模块寄存器监测***命令总线上的读和写命令。响应检测到读或写命令，模块寄存器对存储器产生主动终止控制信号。存储器根据编程到存储器的一个或多个模式寄存器中的信息接通主动终止。存储器根据编程到存储器的一个或多个模式寄存器中的信息使主动终止在预定时间里保持接通状态。

Description

通过模块上寄存器的主动终止控制

相关申请

本申请要求2002年11月20日提交的美国临时申请No.60/427917和2003年3月7日提交的美国专利申请No.10/383939的优先权。

发明领域

本发明涉及存储装置。具体来说，它涉及在存储装置中的读和写命令之后的主动终止控制。

发明背景

许多电子***采用相互之间来回发送信息的控制器和存储装置。信息通常在一个或多个***总线上传送。这些总线用作传输线。因此，这些总线要求考虑与耦合到传输线的装置关联的信号反射的设计。传输线通常采用耦合在传输线与电源节点之间的电阻来终止。

对于电子***、如计算机，由一般设置在计算机主板上的外部电阻来提供终止。具有与传输线的阻抗匹配的阻抗的外部电阻被选取以终止传输线、例如连接多个集成电路的总线的互连信号线。当外部电阻匹配传输线阻抗的电阻分量时，存在极少或没有信号反射。但是，设置在***板上的所有信号线的外部电阻使用这些板上的大量面积。

作为外部电阻的一种备选方案，芯片上终止或管芯上终止、又称作主动终止可用于***的集成电路上。使用芯片上终止要求***的装置、如控制器与存储器之间的附加互连。这种附加互连还要求控制器和***的其它装置使用附加引脚连接器。各种装置上的附加连接线和引脚连接的数量取决于用于提供芯片上终止的整体设计。

所需要的是一种提供主动终止控制的控制的部件，它是灵活的，并且不要求对电子***添加大量引脚连接。

发明概述

在本发明中提供对上述问题的一个解决方案。通过模块寄存器向存储器提供主动终止控制信号为存储器中的主动终止控制提供一种方法和装置。模块寄存器监测***命令总线上的读和写命令。对检测到读或写命令作出响应，模块寄存器对存储器产生主动终止控制信号。存储器根据编程到存储器的一个或多个模式寄存器中的信息启动主动终止。在一个实施例中，存储器列地址选通脉冲(CAS)等待时间用来确定接通时间，以及存储器突发长度(BL)用来确定主动终止接通之后的断开时间。接通时间设置为CAS等待时间减去多个时钟周期。在主动终止接通之后，它在设置为大约等于相当于双数据随机访问存储器(称作DDR)的BL/2的周期数量加上1.5个时钟周期的时间长度中保持接通。对于每周期读和写一个数据位的存储器，主动终止在设置为大约等于相当于存储器的BL的周期数量的时间长度中保持接通。

本发明的这些和其它实施例、方面、优点及特征将在以下说明中进行阐述，通过参照本发明的以下说明及参考附图或者通过实施本发明，本领域的技术人员在某种程度上会清楚这些内容。通过工具、过程以及在所附权利要求中具体指明的组合来实现和获得本发明的这些方面、优点以及特征。

附图概述

图1表示信息处理***的一个实施例，其中包括根据本发明的理论、具有耦合到存储器模块的控制器的计算机***。

图2表示根据本发明的理论、具有耦合到存储器模块的控制器的***的一个实施例。

图3表示根据本发明的理论、具有解码电路、多个输入命令端口、芯片选择端口以及输出主动终止控制信号的主动终止端口的模块寄存器的一个实施例。

图4表示根据本发明的理论、具有根据芯片选择端口上所接收的信号输出主动终止控制信号的主动终止控制端口和多个输入命令端口的模块寄存器的解码电路的一个实施例。

图5表示根据本发明的理论的存储器的一个实施例，其中包括耦合到用于接收主动终止控制信号的主动终止控制端口以及耦合到主动终止的控制逻辑。

图6表示根据本发明的理论、具有为主动终止控制提供信息的位单元的扩展模式寄存器的一个实施例。

图7表示根据本发明的理论、采用为主动终止控制提供信息的位单元的模式寄存器的一个实施例。

图8表示根据本发明的理论、用于主动终止控制的方法的一个实施例的流程图。

图9表示根据本发明的理论、用于主动终止控制的方法的另一个实施例的流程图。

图10表示根据本发明的理论、用于扩展主动终止控制的方法的另一个实施例的流程图。

图11表示根据本发明的理论、在用于主动终止控制的方法的一个实施例中具有CAS等待时间三和突发长度四的对存储器的写操作的时序图。

图12表示根据本发明的理论、在用于包括扩展主动终止控制的主动终止控制的方法的一个实施例中具有CAS等待时间三和突发长度四的存储器中读操作的时序图。

优选实施例的详细说明

在优选实施例的以下详细说明中，参照构成其组成部分的附图，附图中通过图解来说明一些可实施本发明的具体实施例。对这些实施例进行了详细描述，足以使本领域的技术人员能够实施本发明，并且要理解，可采用其它实施例，可进行过程、电气或机械变更，而没有背离本发明的范围。因此，以下详细说明不是限制性的，本发明的范围仅由所附权利要求及其等效物来定义。

***

图1表示信息处理***100的一个实施例，其中包括根据本发明的理论、具有耦合到存储器模块130、140的控制器120的计算机***110。控制器120除其它通路外还通过命令总线150耦合到存储器模块130、140。存储器模块130、140包括一个或多个存储装置，其中具有设计在各存储装置内的主动终止。此外，信息处理***100还可包括耦合到计算机***110以便从***用户接收输入以及向其显示信息的键盘160、鼠标170和监视器180。

图2表示根据本发明的理论、具有耦合到存储器模块230、250的控制器220的***200的一个实施例。在图2的实施例中，存储器模块230包括模块寄存器232和存储装置234-241，其中模块寄存器232经由多条线路245耦合到各存储器234-241。类似地，存储器模块250包括模块寄存器252和存储装置254-261。模块寄存器252经由多条线路265耦合到各存储器254-261。此外，存储器模块230上的模块寄存器232以及存储器250上的模块寄存器252耦合到属于***200的***命令总线260的通用命令总线，控制器220也耦合到该总线。除了***命令总线260之外，控制器220还经由芯片选择(CS#0)线262和CS#1线264耦合到模块寄存器232，并且经由CS#2线266和CS#3线268耦合到模块寄存器252。如本领域的技术人员会理解的那样，***200除这些元件外，还包括未示出的其它元件、其它总线和通信通路。附图重点放在用于理解根据本发明的理论的各种实施例的那些元件上。

模块寄存器232像模块上的缓冲器一样工作，它把来自***控制总线260的控制信号重新驱动到模块230上的八个存储装置234-241。地址和控制被路由到模块寄存器232，然后在下一个时钟周期重新定时到存储装置234-241。因此，较大的负荷可放在***总线260上，而没有使地址和控制线的负荷过大。其它实施例在单存储器模块上包括16、32或36个存储装置。对于较高密度的存储器模块，存储装置的数量通常改变。模块寄存器232经由控制线245耦合到存储装置234-241，其中控制线245耦合到各存储装置，提供诸如行地址选通脉冲(RAS)、CAS和写允许(WE)之类的信号。诸如CS和时钟允许(CKE)之类的其它信号具有独立于寄存器模块232的线路。存储装置234-241主要监测其芯片选择输入，以便确定是否正在对给定存储装置进行读或写。此外，各存储装置234-241配备了主动终止，而不是让终止设置在主板上。

模块寄存器232通过CS#0线262和CS#1线264耦合到控制器220。模块寄存器252像模块寄存器232那样配置，但通过CS#2线266和CS#3线268耦合到控制器。这种配置用于在不同时间访问两组存储装置，其中的一组通常在存储器模块230的一侧，另一组则在存储器模块230的另一侧。这种配置称作二级的。但是，存在仅具有一个芯片选择的双面的模块，因此是一级的。模块的级确定在对存储装置读或写时如何终止信号。对于一级，在一些实施例中，存储装置自行终止。对于双模块***，如果写或读操作针对模块一，则模块二为实际终止的模块。因此，存储器模块230的模块寄存器232和存储器模块250的模块寄存器252都监测***控制总线260上的读和写命令，使得向各存储器模块230、250提供与彼此的读/写活动有关的信息，以便于校正终止。

模块寄存器

图3表示根据本发明的理论、具有解码电路302、多个输入命令端口304、306、308、310和312、芯片选择端口314和316以及输出主动终止控制(ATC)信号的主动终止端口320的模块寄存器300的一个实施例。时钟信号(CLK)和反相时钟信号(CLK#)分别在端口304、306接收。分别在端口308、310和312接收反相行地址选通脉冲(RAS#)、反相列地址选通脉冲(CAS#)和反相写允许(WE#)信号，而分别在端口314和316接收CS0#和CS1#信号。模块寄存器300将这些信号重新定时，并把分别来自端口322、324、326、328、330、332和334的CLK、CLK#、RAS#、CAS#、WE#、CS0#和CS1#信号驱动到它所耦合到的存储装置。除了把控制信号重新定时及驱动到存储装置之外，模块寄存器300还提供一种用于控制它所耦合到的存储装置的主动终止的部件。

解码电路302采用从***命令总线所接收的控制信号来监测读或写命令是否已经被耦合到相同***命令总线的任何存储器模块接收。在检测到写或读命令时，解码电路302在端口320提供ATC信号。如果写命令被解码，则与存储器模块上发出写命令同时从端口320提供ATC信号。如果读命令被解码，则在存储器模块上发出读命令之后一个周期从端口320提供ATC信号。模块寄存器300监测***总线，然后向存储装置发出主动终止控制。因此，在模块或者在芯片组上没有额外的引脚。在各存储装置上使用具有一个端口或引脚的模块寄存器300消除了对于各存储器模块上的ATC端口以及对于耦合到各存储器模块的控制器上的ATC端口的需要。模块寄存器300监视***命令总线，并控制送往它所耦合到的存储装置的信号，提供ATC信号的控制。

图4表示根据本发明的理论、具有根据芯片选择端口404、406上所接收的信号输出主动终止控制信号的主动终止端口402和多个输入命令端口408、410、412、414、416的模块寄存器的解码电路400的一个实施例。在端口416和414上所接收的CLK和CLK#以及分别在端口408、410、412所接收的WE#、CAS#、RAS#是对发往所选存储装置的命令进行解码的解码电路400的输入信号。分别在端口404、406上的CS1#或CS0#用于逻辑电路中来启用输出ATC信号或脉冲。对于双模块***，CS0#和CS1#启用一个存储器模块上的ATC信号的输出，而在另一个存储器模块上，存储装置被选择用于读和写操作。

解码电路400是命令解码结构，它包括对读命令或写命令解码的一组门电路。如果写命令经过模块寄存器的解码电路400，则ATC信号将从端口402传送给耦合到模块寄存器的存储装置。经过模块寄存器的解码电路400以便从端口402发送ATC信号的读命令必须首先经过锁存器418。锁存器418提供相对从另一个模块寄存器的读命令的发出的一个时钟周期延迟。

存储器

图5表示根据本发明的理论的存储器500的一个实施例，其中包括耦合到用于接收主动终止控制信号的主动终止控制端口504以及耦合到主动终止505的控制逻辑502。控制逻辑502逻辑包括接通和断开主动终止的定时电路。控制逻辑502表示标准存储器控制逻辑连同用于控制存储器上的主动终止的状态的附加电路或状态机。如本领域的技术人员会理解的那样，为方便起见，图5没有包含存储器的所有元件，而只包含理解所述实施例所需的存储器的那些元件。

除了在端口504接收ATC信号之外，控制逻辑502还分别在端口506、508、510上接收CKE、CLK#和CLK。存储器500还分别在端口512、514、516和518上接收命令信号CS#、WE#、CAS#和RAS#，它们在命令解码520中被解码。另外，存储器500还具有作为控制逻辑502的组成部分或者耦合到控制逻辑502的一个或多个模式寄存器522。采用其中包括CAS等待时间、工作模式、突发长度和突发类型、用于操作存储器500的信息对一个或多个模式寄存器522编程。根据特定存储器，附加操作信息可包含在一个或多个模式寄存器522中。

存储器500还包括地址总线524、数据总线526以及包含存储器500中存储的数据的存储电路528。存储电路528耦合到地址总线524，以便接收标识用于从数据总线526读取或写入数据的单元的信息。单元的标识包含在用于选择存储器组的BA0-BA1以及用于选择存储器组中的地址的A0-AX中。读和写操作的管理由控制逻辑502在接收到来自处理器、如图2的控制器220的命令时执行。存储器500的读和写操作利用具有CLK输入以调整提供给驱动器532的定时的延迟锁定环路来控制。读和写操作还通过数据选通脉冲DQS来控制，其中数据选通脉冲DQS由提供驱动器532以控制设在DQS线536上的DQS的DQS发生器534来提供。另外，驱动器还把从存储电路314所接收的要转移的数据324定时到数据总线位置DQ0-DQX中的数据总线526。

存储器500采用一个或多个寄存器作为模式寄存器，其中操作信息通常在初始化或引导时(***启动时)由控制器编程到存储器500中。如上所述，这个信息包含CAS等待时间、工作模式、突发长度、突发类型。大家知道，突发长度确定对于给定读或写命令可访问的列单元的最大数量。突发类型通常是顺序的或交织的，以及CAS等待时间是读命令由存储器500记录与来自存储器500的输出数据的第一位的可用性之间的时钟周期数量。工作模式可以是常规操作或者具有延迟锁定环路(DLL)的复位的常规操作。一个或多个模式寄存器522也可通过用于控制主动终止的信息来编程。

控制逻辑502包括在主动终止控制端口接收到主动终止控制信号之后的预定时间接通主动终止的定时电路。主动终止的接通由存储器500采用定义CAS等待时间的一个或多个位来设置。主动终止的接通还可由同样编程到一个或多个模式寄存器中的附加等待时间(AL)来调整。在一个实施例中，控制逻辑502的定时电路配置成在CAS等待时间减去两个时钟周期再加上附加等待时间的时间接通主动终止。在一个实施例中，附加等待时间为零。控制逻辑还包括在接通主动终止装置之后的预定时间断开主动终止的定时电路。在一个实施例中，控制逻辑502配置成采用定义突发长度的位来设置主动终止的断开时间。为方便起见，等于BL的周期数量也被称作突发长度BL。控制逻辑502的定时电路将主动终止的断开时间设置为在接通一个主动终止之后的突发长度除以2、再加上1.5个时钟周期。DDR的突发长度除以二，因为一个数据位在时钟的上升沿被读出，以及另一个数据位在同一个时钟的下降沿被读出。对于其中一个时钟周期读取一个数据位的存储器，主动终止的断开时间将是在接通一个主动终止之后的突发长度加上1.5个时钟周期。

在一个实施例中，存储装置500具有包含多个终止值的主动终止。一个或多个模式寄存器包含选择多个主动终止值其中之一的一个或多个位。在一个实施例中，多个主动终止值为75欧姆和150欧姆。在一个实施例中，当存储器处于双模块***中时使用75欧姆终止值，以及当存储器处于单模块***中时使用150欧姆终止值。

在双模块或双槽***中，对一个模块上的存储装置的写或读的命令信号伴随着对另一个模块上的存储装置的ATC接通信号。但是，在仅具有一个模块的***中，没有用于主动终止的第二模块。在单模块***中，各存储器对写操作自行终止，而对于读操作则不作任何操作。为了实现单模块***中对于写入的这种自行终止，存储器500在一个或多个模式寄存器522中包含一个或多个位，它表明存储器500处于单槽或双槽***中。存储器500具有逻辑电路，使得每当一个或多个位选择单槽***时，使存储器500能够忽略所接收的主动终止控制信号。当存储器500在初始化时被编程为单槽***，则已编程的位用于在接收到写命令时利用一个或多个模式寄存器522中的CAS等待时间和附加等待时间信息来接通自行终止。主动终止在接通主动终止之后利用编程到一个或多个模式寄存器522中的突发长度信息来断开。

在另一个实施例中，存储器500包括具有启用或停用主动终止的信息的一个或多个模式寄存器。

这样，一个或多个模式寄存器用于根据编程到这些寄存器中的信息来接通或断开存储器500上的主动终止。与采用外部信号接通主动终止并采用另一个外部信号断开主动终止、或者等效地通过单个主动终止信号的两种转变来接通和断开主动终止相比，这种配置提供更多的可编程控制。

存储器500以及模块寄存器300和控制器220均可实现为单个集成电路。存储器500可使用衬底在半导体管芯上形成，其中衬底为诸如硅、锗、硅蓝宝石、砷化镓之类的材料或其它常用的半导体材料。存储器500的元件采用在半导体材料中形成各种电路以及提供耦合到地址总线、数据总线和控制线以便与控制器或处理器通信的电连接的传统加工方式来制作。

存储器500的各种实施例以及图3的模块寄存器300的各种实施例可与例如图2的控制器220之类的控制器耦合，从而组成***200来提供具有管理其主动终止控制的能力的***。此外，***200可采用具有控制器220的各种实施例的一个或多个控制器与其它存储器无关地编程它所耦合到的各存储器500的一个或多个模式寄存器522。

数据结构

图6表示根据本发明的理论、具有为主动终止控制提供信息的位单元的扩展模式寄存器的一个实施例。扩展模式寄存器包括用于分别与延迟锁定环路(DLL)、驱动强度(DS)和流控制(QFC)有关的信息的位单元0、1、2。单元E0为DLL启用/停用而提供。单元E1为关于驱动强度的信息而提供，以及E2为流控制的QFC停用而提供。例如图5的存储器500之类的存储器的扩展模式寄存器在操作上耦合到地址总线524，用于由例如图2的控制器220之类的控制器进行编程。控制器220或中间控制器在初始化过程中利用地址总线把信息编程到扩展模式寄存器中。一般来说，地址总线的BA1、BA2单元用来区分编程存储器500的标准模式寄存器和扩展模式寄存器。BA1＝0和BA0＝0通常用来编程标准模式寄存器，同时BA1＝0和BA0＝1用来编程标准模式寄存器。

扩展模式寄存器可用来编程一个或多个位，用于主动终止控制，因为用于工作模式的位3-11没有完全被标准化团体设置。在一个实施例中，扩展模式寄存器的数据结构包括其中包含表示单槽或双槽存储器***的数据的字段。该字段包含用于选择单槽或双槽***的至少一个位。在另一个实施例中，扩展模式寄存器的数据结构包括其中包含表示存储装置的多个终止值的数据的字段。该字段包含用于选择75欧姆终止值或者150欧姆终止值的一个或多个位。在另一个实施例中，用于扩展模式的数据结构包括其中具有包含表示启用或停用存储器的自动终止控制的数据的一个或多个位的字段。

或者，主动终止信息被编程到不同于通常均遵守例如JEDEC等标准化团体所定义的数据结构的标准模式寄存器和扩展模式寄存器的一个或多个模式寄存器。CAS等待时间和突发长度通常编程到标准模式寄存器中。

图7表示根据本发明的理论、采用为主动终止控制提供信息的位单元的模式寄存器的一个实施例。位单元12、13在操作上分别耦合到地址单元BA0、BA1，从而提供对初始化时要编程的模式寄存器的标识。其余位单元0-11在操作上分别耦合到地址总线单元A0-A11。位单元0-11可用于主动终止控制。在一个实施例中，模式寄存器的数据结构包括其中包含表示单槽或双槽存储器***的数据的字段。该字段包含用于选择单槽或双槽***的至少一个位。在另一个实施例中，模式寄存器的数据结构包括其中包含表示存储装置的多个终止值的数据的字段。该字段包含用于选择75欧姆终止值或者150欧姆终止值的一个或多个位。在另一个实施例中，用于此模式的数据结构包括其中具有包含表示启用或停用存储器的自动终止控制的数据的一个或多个位的字段。

如前面所述，存储器的模式寄存器在存储器的初始化期间由控制器编程。或者，模式寄存器可在初始化之后采用指定命令序列来编程。此外，图6和图7的模式寄存器由为存储器提供数据信号的控制器来编程，其中数据信号由包含表示单槽或双槽***、包含用于选择单槽或双槽***的数据部分的数据的一组电信号来体现。数据信号包含用于选择单槽或双槽***的数据部分，其中具有用于选择单槽或双槽***的至少一个位。对于配置成选择单槽***的数据部分，该数据部分将存储器编程为忽略所接收的主动终止控制信号。在另一个实施例中，数据信号还包含表示多个主动终止值的选择的数据，其中具有包含选择75欧姆终止值或150欧姆终止值的一个或多个位的数据部分。在另一个实施例中，数据信号还包含表示启用或停用存储装置中的主动终止控制的数据，其中具有包含启用或停用主动终止控制的一个或多个位的数据部分。

一个或多个模式寄存器在存储器初始化时在存储器中由控制器或处理器在引导或启动时编程。模式寄存器采用包含上述数据部分的数据来编程。控制器根据控制器对其访问以获取初始化指令的计算机可读媒体中所存储的指令对这些模式寄存器编程。这个计算机可读媒体可以是控制器内的存储单元或者是在操作上耦合到控制器的其它任何计算机可读媒体。计算机可读媒体具有用于执行包括确定要发送和加载到存储器的一个或多个寄存器的位集合、以预定格式排列位以及输出位集合的方法的计算机可执行指令。在一个实施例中，位集合包括用于选择单槽或双槽***的至少一个位。当位集合表示对单槽***的选择时，位集合到存储器的输出将存储器编程成忽略所接收的主动终止控制信号。另外，计算机可读媒体还可在位集合中包含用于选择多个终止值的一个或多个位。例如，一个或多个位被提供用于选择75欧姆终止值或者150欧姆终止值。在另一个实施例中，位集合还包含用于启用或停用主动终止控制的一个或多个位。本领域的技术人员会理解，控制器或处理器所访问的计算机可读媒体可以属于任何计算机可读形式，例如但不限于CD-ROM、非易失性ROM、ROM和RAM。

操作

图8表示根据本发明的理论、用于主动终止控制的方法的一个实施例的流程图。例如图3的模块寄存器300之类的模块寄存器在图2的***200中用作模块寄存器232和252。在框802，模块寄存器232监测***命令总线260。在框804，确定命令是否为预定命令。在框806，对确定预定命令处于命令总线260上作出响应，发出主动终止控制信号。

在一个实施例中，模块寄存器232监测命令总线上的写命令或读命令，同时还监测它从控制器220接收的芯片选择或反相芯片选择信号。在双槽或双模块***中，模块寄存器232利用芯片选择信息来确定是否输出ATC信号。例如，如果写或读命令用于模块一上的存储器，则主动终止在模块二上执行。因此，在图2中，对于对存储器模块230的写或读，模块寄存器252提供用于模块250上的存储装置上的主动终止的ATC信号。如果检测到对于存储器模块230上的存储装置的写命令，则模块寄存器252与模块寄存器232发出写命令同时产生ATC信号。ATC信号以及模块寄存器产生的写命令在监测到来自***命令总线260的写命令之后的一个时钟周期被发出。如果检测到对于存储器模块230上的存储装置的读命令，则模块寄存器252在模块寄存器232发出写命令之后的一个时钟周期产生ATC信号。模块寄存器产生的读命令在监测到来自***命令总线260的读命令之后的一个时钟周期被发出，其中ATC信号在监测到来自***命令总线260的读命令之后的两个时钟周期被产生。

图9表示根据本发明的理论、用于主动终止控制的方法的另一个实施例的流程图。在框902，接收主动终止控制信号。在框904，接通主动终止。例如图5的存储器500之类的存储器用于图2的***200中的存储器模块230、250上。存储器500接收ATC信号，并根据一个或多个模式寄存器522中的信息接通主动终止。接通主动终止在接收到主动终止控制信号之后的预定时间发生。在一个实施例中，主动终止根据与一个或多个模式寄存器中编程的CAS等待时间和附加等待时间有关的信息来接通。接通时间设置成大约为在接收到ATC信号之后的CAS等待时间减去两个时钟周期再加上附加等待时间。例如，对于在标准模式寄存器中编程的CAS等待时间四以及附加等待时间零，主动终止在接收到ATC信号之后两个时钟周期接通。在另一个实施例中，对于没有附加等待时间的存储器，主动终止设置成大约为接收到ATC信号之后的CAS等待时间减去两个时钟周期。本领域的技术人员会理解，接通主动终止的预定时间可采用其它参数来设置。其它预定接通时间包括采用CAS等待时间减去附加时钟周期数量，其中附加时钟周期数量可以是任何时钟周期数量，包括分数时钟周期、小于CAS等待时间。正是选择附加时钟周期，使得主动终止在数据被读取或写入之前接通一短段时间。

主动终止在预定时间长度保持为接通状态。预定时间采用编程到一个或多个模式寄存器中的信息来确定。在一个实施例中，预定时间设置成大约为突发长度除以2再加上1.5个时钟周期。对于DDR，突发长度除以二。对于一个时钟周期内读取或写入一位的存储器，突发长度没有除以二。例如，对于编程到标准模式寄存器中的突发长度八，主动终止在主动终止被接通之后的五个半时钟周期保持接通。本领域的技术人员会理解，保持主动终止的预定时间长度可采用其它参数来设置。其它预定时间长度包括采用突发长度或者突发长度除以二再加上附加时钟周期数量，其中时钟周期数量可以是1、1.5、2、2.5或其它数值。正是选择附加时钟周期，使得主动终止在数据被读取或写入之后的短时段仍然保持接通。

在一个实施例中，用于存储器中的主动终止控制的方法包括访问表明主动终止控制的启用或停用的信息、确定主动终止的接通时间、以及确定主动终止的断开时间。表明主动终止控制的启用或停用的信息由模式寄存器中的至少一位来提供。表明主动终止控制的启用或停用的一个或多个位与等待时间信息相结合，以便将接通时间设置为接收到ATC信号之后的预定时间。在一个实施例中，预定时间设置为在接收到ATC信号之后的CAS等待时间减去两个时钟周期再加上附加等待时间。或者，没有附加等待时间或者附加等待时间设置为零。断开时间通过将表明主动终止控制的启用或停用的信息与突发长度信息结合来确定。在一个实施例中，确定主动终止控制的断开时间包括将断开时间设置为在主动终止的接通时间之后的突发长度除以二再加上时钟周期倍数。时钟周期的适宜倍数是等于大约一个半时钟周期。

例如图500的存储器500之类的存储器采用所接收的ATC信号、编程到模式寄存器中的CAS等待时间和突发长度来设置主动终止的接通和断开时间。这个操作适合于双槽***，其中数据被写入其中或数据从其中读取的存储装置处于一个槽中的存储器模块上，而用于主动终止的存储装置则位于另一个槽中的存储器模块上。对于单槽***，可应用另一种方法。在一个实施例中，用于存储器中的主动终止控制的方法包括接收主动终止控制信号、忽略所接收的主动终止控制信号、以及响应接收写命令而接通主动终止。用于忽略所接收的主动终止控制信号的信息被编程到存储器的模式寄存器中。这种信息通常作为一个或多个位存储在存储器的模式寄存器中。

对于双槽***，接通和断开时间分别采用等待时间信息和突发长度信息来设置。接通主动终止在接收到写命令之后的CAS等待时间减去两个时钟周期再加上附加等待时间的时间发生。在一个实施例中，设置主动终止的接通时间包括采用零附加等待时间。主动终止在接收到写命令之后的预定时间被保持。在一个实施例中，预定时间大约为突发长度除以二再加上一个半时钟周期。在单槽***中，对于读操作不需要终止。

图10表示根据本发明的理论、用于扩展主动终止控制的方法的另一个实施例的流程图。例如图5的存储器500之类的存储器用于图2的***200中的存储器模块230、250上。在框1002，存储器500接收主动终止控制信号。在框1004，存储器500设置主动终止的接通时间。在框1006，存储器500设置主动终止的断开时间。在框1008，存储器500确定另一个主动终止控制信号是否已经到达。如果另一个主动终止控制信号已经到达，则存储器500返回到框1006，根据最近的主动终止控制信号设置新的断开。在框1010，如果另一个主动终止控制信号没有到达，则存储器500在基于所接收的最后一个ATC信号的上次设置的断开时间断开主动终止。这样，存储器500响应在主动终止接通时接收另一个ATC信号，在相对于所接收的最后一个ATC信号设置的预定时间使主动终止保持接通。存储器500采用与它为设置所接收第一个ATC信号的断开时间所执行的相同的过程和参数，根据所接收的最后一个ATC信号来确定断开时间。例如，在接收到第二和最后一个ATC信号时，定时器被重置，使主动终止持续与最后一个主动终止控制信号关联的接通时间之后的突发长度除以二再加上一个半时钟周期。

图11表示根据本发明的理论、在用于主动终止控制的方法的一个实施例中、具有CAS等待时间三和突发长度四的对存储器的写操作的时序图1100。为了进行论述，时序图1100可应用于图2的***200。在1102，***命令总线260上的写命令由模块寄存器232、252检测。由于这个命令由有效地窥探***命令总线260的模块寄存器232、252来检测，因此在图11中表示为命令边缘连接。在1102，WR RO表示对零级的写入，表明用于写入模块一上的第一级的存储器的写命令。术语WR R2表示对二级的写入，表明对第二模块上的存储器的写命令。因此，在命令总线上，控制器220正在向槽0中的存储器模块230以及槽1中的存储器模块250发送具有两个不同写入的写命令。在1104，模块寄存器232由于被定时，因此使存储器模块230上的写命令在经过模块寄存器时延迟一个时钟周期。在1106，模块寄存器252与从存储寄存器232到槽0的写命令同时发出用于槽1中的存储器模块250的ATC信号，而模块寄存器232没有向存储器模块230发出ATC脉冲或信号。

在1108，主动终止在CAS等待时间减去两个时钟周期之时对槽1中的存储器模块250接通。对于设置为三的CAS等待时间，主动终止在槽1中的存储器模块250上的存储装置接收到ATC信号之后的一个时钟周期接通。在1110，在DQ线上，对于0级、模块230的数据输入在CAS等待时间减一之时开始，其中突发长度四由DQS驱动。

在1112，表明对第二模块上的存储器的写命令的对于二级的写入由控制器220在***命令总线260上产生。在1114，存储器模块250的模块寄存器252为槽1中的存储器模块250上的存储装置再生写命令。

在1116，存储器模块230的模块寄存器232为槽0中的存储器模块230上的存储装置产生ATC脉冲或信号。在1118，由于CAS等待时间为三，因此槽0中的存储器模块230的主动终止在接收到与存储寄存器252为槽1中的存储器模块250上的存储装置再生的写命令同时的ATC信号之后的一个时钟周期接通。在1120，在DQ线上，对于2级、模块250的数据输入在CAS等待时间减一的时间开始，其中突发长度四由DQS驱动。

槽1中的存储器模块250上的主动终止在突发长度4除以2再加上一个半时钟周期的时间断开，提供了接通之后大约三个半时钟周期的断开时间。从图11中可以看到，槽1中的存储器模块250上的主动终止完全把槽0中的存储器模块230上的存储装置中的数据写入括起来。同样，槽0中的存储器模块230上的主动终止完全把槽1中的存储器模块250上的存储装置中的数据写入括起来。对于图11所示的情况，存在一段时间，其中槽2中的存储器模块230上的主动终止和槽1中的存储器模块250上的主动终止都接通。这没有引起任何问题，因为在那个时间数据总线上没有任何数据。***200的有效主动终止如1122所示，它说明主动终止对于时间上接近的两个写命令序列被有效地保持。

由于主动终止的接通和断开在使用公共DQ总线的不同存储器模块中的存储装置上发生，因此两个存储器模块上的存储装置需要对于相同的CAS等待时间和相同的突发长度进行工作。另外，命令总线需要由两个存储器模块共享，因为在假定命令操作是在关联时帧中对另一个存储器执行的条件下，执行一个存储器模块上的ATC信号的产生以及主动终止的后续接通和断开。

图12表示根据本发明的理论、在用于包括扩展主动终止控制的主动终止控制的方法的一个实施例中具有CAS等待时间三和突发长度四的存储器中读操作的时序图1200。为了进行论述，时序图1200可应用于图2的***200。在1202，***命令总线260上的读命令由模块寄存器232、252检测。RD RO表示对零级的读取，表明用于读取模块一上的第一级的存储器的读命令。术语RD R2表示对二级的读取，表明对第二模块上的存储器的读命令。在1204，模块寄存器232由于被定时，因此使存储器模块230上的读命令在经过寄存器时延迟一个时钟周期。在1206，存储器模块250上的模块寄存器252发出ATC信号，它比模块寄存器232发出对于存储器模块230上的存储器的读命令延迟一个时钟周期。这种定时的协调通过均接收公共时钟信号以及均窥探公共***总线的模块寄存器232、252来促进。模块寄存器232没有向存储器模块230发出ATC脉冲或信号，对此将在槽0中的存储器模块230上执行读操作。

在1208，主动终止在CAS等待时间减去两个时钟周期的时间对槽1中的存储器模块250接通。对于设置为三的CAS等待时间，主动终止在存储器模块250上的存储装置接收到ATC信号之后一个时钟周期时接通。存储器还在接通主动终止之后的突发长度除以二再加上一个半时钟周期之时确定断开时间。对于突发长度四，存储器将断开时间设置为主动终止接通之后三个半时钟周期。在1210，在DQ线上，对于0级、模块230的数据输出在CAS等待时间减一的时间开始，其中突发长度四由DQS驱动。

但是，在对于槽1中的存储器模块250上的存储装置接通主动终止之前，控制器220在1212发出另一个读命令。在1214，槽0中的存储器模块230的模块寄存器232在***命令总线260上检测到1212读命令之后的一个时钟周期向存储器模块230上的存储装置发出读命令。在模块寄存器232发出1214读命令之后的一个时钟周期，在1216，存储器模块250上的模块寄存器252对槽1中的存储器模块250上的存储器产生另一个ATC信号。存储器模块250上接收这个第二ATC信号的存储器根据第二ATC信号的到达来确定新的主动终止接通时间和新的断开时间。从图12中，在1218，新的接通时间在第一接通时间之后的两个时钟周期处开始，这是在从所接收的第一ATC信号确定的计划断开时间之前。存储器将根据所接收的第二ATC信号重置主动终止的接通时间，以及将断开时间设置为新确定的接通时间的三个半时钟周期处。这样，主动终止保持在槽0中的存储器模块230上的存储器的两个读操作之间。

在1220，在DQ线上，对于0级、模块230的数据输出响应对于槽0中的存储器模块230的存储器的第二读命令而被读出。这个数据在关于第一读命令的数据读取之后立即被读出。在图12中可以看到，在两个读命令之后从槽0中的存储器模块230的数据的完全读出完全把槽1中存储器模块250上的存储装置中的接通状态的主动终止括起来。

在1222，在槽230中的存储器模块230上的存储器的读操作完成之前，控制器220发出槽1中的存储器模块250上的存储器的读命令。在1224，模块寄存器252在***命令总线260上检测到读命令之后一个时钟周期，向存储器模块250上的存储装置发出读命令。在存储寄存器252发出读命令之后的一个时钟周期，存储器模块232为槽0中的存储器模块230上的存储装置产生ATC信号。然后在作为CAS等待时间减去两个时钟周期的一个周期之后，在1228，主动终止在槽0中的存储器模块230上的存储装置中接通。在1230，在DQ线上，对于2级、模块250的数据输出在CAS等待时间减一的时间开始，其中突发长度四由DQS驱动。在1232，***的有效主动终止把存储器模块230上的读取以及存储器模块250上的读取都括起来。存储器模块230的存储装置上的主动终止的接通状态在短时期与存储器模块250的存储装置上的主动终止的接通状态重合。在这个重合时期，***数据总线上没有数据。

对于所有读和写命令，接通时间和断开时间相同。对于CAS等待时间三和突发长度四，接通时间为接收到ATC信号之后一个时钟周期，而断开时间则为接通主动终止之后三个半时钟周期。如果监测到附加读或写命令，使得安排在从前一个读或写命令断开主动终止之前的新主动终止接通时间被确定，则修改断开时间。当然，相对接通和断开时间可通过采用不同于三的CAS等待时间以及不同于四的突发长度重新编程所有存储器来改变。但是，如前面所述，由于读和写操作是对一个存储器模块上的存储装置执行的，以及主动终止是对另一个存储器上的存储装置执行的，因此所有存储器的定时要求对于具有相同CAS等待时间和突发长度以及接收公共时钟并耦合到公共总线的所有存储器是相同的。

结论

已针对通过模块上寄存器的主动终止、通过举例而不是限定的方式描述了以上结构和方法。提供一种方法和装置，用于存储器中的主动终止控制，通过模块寄存器向存储器提供主动终止控制信号来进行。模块寄存器监测***命令总线的读和写命令。响应检测到读或写命令，模块寄存器对存储器产生主动终止控制信号。存储器根据编程到存储器的一个或多个模式寄存器中的信息接通主动终止。在一个实施例中，CAS等待时间用来确定接通时间，以及突发长度用来确定主动终止接通之后的断开时间。

作为这种方法的结果，在***中提供终止的端口或引脚的数量被减少。在各种实施例中，用于主动终止控制的引脚不需要设在***控制器、主板或存储器模块上。

虽然本文已经说明和描述了具体实施例，但本领域的技术人员会了解，适合用于实现相同用途的任何方案可取代所述具体实施例。本申请意在涵盖本发明的任何修改或变更。应当理解，以上描述只是说明性而不是限制性的。通过阅读以上描述，本领域的技术人员会清楚以上实施例的组合以及其它实施例。本发明的范围包括采用上述结构和制作方法的其它任何应用。本发明的范围应当参照所附权利要求以及权利要求涵盖的完整等效范围共同确定。

Claims (35)

1.一种用于提供主动终止控制的方法，包括：

在第一存储器模块上的第一模块寄存器中监测***命令总线；以及

响应在所述***命令总线上检测到预定命令，从第一模块寄存器向第一存储器模块上的第一存储装置发出主动终止控制信号，其中，从第一模块寄存器发出主动终止控制信号与从第二存储器模块上的第二模块寄存器向第二存储器模块上的第二存储装置发出预定命令同时发生或者在从第二模块寄存器向第二存储装置发出预定命令之后一个时钟周期才发生。

2.如权利要求1所述的方法，其特征在于，响应在所述***命令总线上检测到写命令或读命令而发出主动终止控制信号。

3.如权利要求2所述的方法，其特征在于，在第一模块寄存器中检测在所述***命令总线上的预定命令包括在第一模块寄存器监测是否收到芯片选择信号或反相芯片选择信号。

4.如权利要求2所述的方法，其特征在于，在第一模块寄存器中检测在所述***命令总线上所监测的预定命令包括监测第一模块寄存器的两个端口是否收到芯片选择信号。

5.如权利要求1所述的方法，其特征在于，在所述***命令总线上检测到写命令之后，发出主动终止控制信号与从第二模块寄存器向第二存储装置发出所述写命令同时发生。

6.如权利要求5所述的方法，其特征在于，从第二模块寄存器向第二存储装置发出写命令是在所述***命令总线上监测到所述写命令之后一个时钟周期在第二存储器模块上发生。

7.如权利要求1所述的方法，其特征在于，在所述***命令总线上检测到读命令后，发出主动终止控制信号在从第二模块寄存器向第二存储装置发出所述读命令之后延迟一个时钟周期。

8.如权利要求1所述的方法，其特征在于，发出主动终止控制信号是在所述***命令总线上监测到所述预定命令之后延迟一个或多个时钟周期。

9.一种模块寄存器，包括：

连接线，用于耦合到至存储器模块上的存储器的控制线；

耦合到***命令总线以监测所述***命令总线的多个输入命令端口；

一个或多个芯片选择端口；

接收***时钟信号的时钟端口；

耦合到所述多个输入命令端口、所述一个或多个芯片选择端口以及所述时钟端口的解码电路，所述解码电路具有用于接收在所述多个输入命令端口监测到的命令、接收在所述一个或多个芯片选择端口监测到的一个或多个芯片选择信号以及从所述时钟端口接收所述***时钟信号的逻辑电路，所述逻辑电路设置为根据所接收的命令、所接收的一个或多个芯片选择信号和所述***时钟信号而发出主动终止控制信号，所述主动终止控制信号被延迟所述***时钟信号的一个或多个时钟周期；以及

耦合到所述解码电路的主动终止控制端口，所述主动终止控制端口用于输出所述主动终止控制信号，其中所述模块寄存器能够与在存储器模块上配置的存储装置一起操作以响应由所述解码电路检测到预定命令而向所述存储器模块上的所述存储装置发出所述主动终止控制信号，从而使得所述模块寄存器被配置为根据所述***时钟信号在从耦合到所述***命令总线的另一模块寄存器发出所述预定命令的同时发出所述主动终止控制信号或者在从耦合到所述***命令总线的另一模块寄存器发出所述预定命令之后一个时钟周期发出所述主动终止控制信号。

10.如权利要求9所述的模块寄存器，其特征在于，所述解码电路包括设置成对写命令和读命令解码的逻辑电路。

11.如权利要求10所述的模块寄存器，其特征在于，所述解码电路包括设置为在来自所述***命令总线的读命令被解码的情况下使所述主动终止控制信号的输出在发出读命令的预计时间之后延迟一个时钟周期的逻辑电路。

12.如权利要求11所述的模块寄存器，其特征在于，发出读命令的所述预计时间为来自所述***命令总线的所述读命令被发出之后一个时钟周期。

13.如权利要求10所述的模块寄存器，其特征在于，所述解码电路包括设置为在来自所述***命令总线的写命令被解码的情况下与发出写命令的预计时间同时发出所述主动终止控制信号的逻辑电路。

14.如权利要求13所述的模块寄存器，其特征在于，发出写命令的所述预计时间为来自所述***命令总线的所述写命令被发出之后一个时钟周期。

15.如权利要求9所述的模块寄存器，其特征在于，所述模块寄存器置于集成电路中。

16.如权利要求15所述的模块寄存器，其特征在于，所述集成电路包括设置在所述解码电路中的、用于对写命令和读命令解码的逻辑电路。

17.如权利要求15所述的模块寄存器，其特征在于，所述集成电路包括设置在所述解码电路中的、用于使得与读命令关联的主动终止控制信号的输出在输出与写命令关联的主动终止控制信号后延迟一个时钟周期的逻辑电路。

18.一种存储器模块，包括：

一个或多个存储装置；以及

耦合到所述一个或多个存储装置的模块寄存器，所述一个或多个存储装置在所述模块寄存器外部，所述模块寄存器包括：

耦合到至所述一个或多个存储装置的控制线的连接线；

耦合到***命令总线以监测所述***命令总线上的至其它模块寄存器的命令的多个输入命令端口；

一个或多个芯片选择端口；

接收***时钟信号的时钟端口；

耦合到所述多个输入命令端口、所述一个或多个芯片选择端口以及所述时钟端口的解码电路，所述解码电路具有用于接收在所述多个输入命令端口监测到的命令、接收在所述一个或多个芯片选择端口监测到的一个或多个芯片选择信号以及从所述时钟端口接收所述***时钟信号的逻辑电路，所述逻辑电路设置为根据所接收的命令、所接收的一个或多个芯片选择信号和所述***时钟信号而发出主动终止控制信号，所述主动终止控制信号被延迟所述***时钟信号的一个或多个时钟周期；以及

耦合到所述解码电路的主动终止控制端口，所述主动终止控制端口耦合到至所述一个或多个存储装置的所述控制线以响应在所述***命令总线上检测到预定命令而向所述一个或多个存储装置发出所述主动终止控制信号，其中，所述模块寄存器配置为根据所述***时钟信号在从所述其它模块寄存器中的一个模块寄存器发出所述预定命令的同时发出所述主动终止控制信号或者在从所述其它模块寄存器中的一个模块寄存器发出所述预定命令之后一个时钟周期发出所述主动终止控制信号。

19.如权利要求18所述的存储器模块，其特征在于，所述解码电路包括设置为对写命令和读命令解码的逻辑电路。

20.如权利要求19所述的存储器模块，其特征在于，所述解码电路包括设置为在来自所述***命令总线的读命令被解码的情况下使所述主动终止控制信号的输出在发出读命令的预计时间之后延迟一个时钟周期的逻辑电路。

21.如权利要求19所述的存储器模块，其特征在于，所述解码电路包括设置为在来自所述***命令总线的写命令被解码的情况下与发出写命令的预计时间同时发出所述主动终止控制信号的逻辑电路。

22.一种具有主动终止控制的***，所述***包括：

控制器；

***命令总线；

耦合到所述控制器的两个或更多个存储器模块，各存储器模块包括模块寄存器和所述模块寄存器外部的一个或多个存储装置，使得存储器模块上的模块寄存器操作地驱动控制信号至同一存储器模块上的一个或多个存储装置，各模块寄存器包括：

耦合到至同一存储器模块上的所述一个或多个存储装置的控制线的连接线，所述模块寄存器安装在所述存储器模块上；

耦合到所述***命令总线以监测所述***命令总线上的至其它模块寄存器的命令的多个输入命令端口；

一个或多个芯片选择端口；

接收***时钟信号的时钟端口；

耦合到所述多个输入命令端口、所述一个或多个芯片选择端口以及所述时钟端口的解码电路，所述解码电路具有用于接收在所述多个输入命令端口监测到的命令、接收在所述一个或多个芯片选择端口监测到的一个或多个芯片选择信号以及从所述时钟端口接收所述***时钟信号的逻辑电路，所述逻辑电路设置为根据所接收的命令、所接收的一个或多个芯片选择信号和所述***时钟信号而发出主动终止控制信号，所述主动终止控制信号被延迟所述***时钟信号的一个或多个时钟周期；以及

耦合到所述解码电路的主动终止控制端口，所述主动终止控制端口耦合到至同一存储器模块上的所述一个或多个存储装置的所述控制线以响应在所述***命令总线上检测到预定命令向同一存储器模块上的所述一个或多个存储装置发出所述主动终止控制信号，其中，所述模块寄存器配置为根据所述***时钟信号在从所述其它模块寄存器中的一个模块寄存器发出所述预定命令的同时发出所述主动终止控制信号或者在从所述其它模块寄存器中的一个模块寄存器发出所述预定命令之后一个时钟周期发出所述主动终止控制信号。

23.如权利要求22所述的***，其特征在于，所述解码电路包括设置为对写命令和读命令解码的逻辑电路。

24.如权利要求23所述的***，其特征在于，所述解码电路包括设置为在来自所述***命令总线的读命令被解码的情况下使所述主动终止控制信号的输出在模块上发出读命令之后延迟一个时钟周期的逻辑电路。

25.如权利要求23所述的***，其特征在于，所述解码电路包括设置为在来自所述***命令总线的写命令被解码的情况下与模块上写命令的发出同时发出所述主动终止控制信号的逻辑电路。

26.如权利要求22所述的***，其特征在于，所述***包括：

用于确定待发送到并装入所述两个或更多个存储器模块上的一个或多个存储装置的位集合的装置；

用于以预定格式排列所述位的装置；以及

用于输出所述位集合的装置，其中所述位集合包括用于选择单槽或双槽***的至少一个位。

27.如权利要求26所述的***，其特征在于，用于选择单槽或双槽***的所述至少一个位配置为选择单槽***而将所述存储装置编程为忽略所接收的主动终止控制信号的状态。

28.如权利要求26所述的***，其特征在于，所述位集合包括用于选择多个终止值的一个或多个位。

29.如权利要求28所述的***，其特征在于，用于选择多个终止值的所述一个或多个位选择75欧姆终止值或者150欧姆终止值。

30.如权利要求26所述的***，其特征在于，所述位集合包括用于启用或停用主动终止控制的一个或多个位。

31.如权利要求22所述的***，其特征在于，所述***包括用于存储具有字段的数据结构的装置，所述字段包含表示单槽或双槽存储器***的数据。

32.如权利要求31所述的***，其特征在于，表示单槽或双槽存储器***的所述数据用一个位来表示。

33.如权利要求31所述的***，其特征在于，所述数据结构包括含有以下数据的字段，所述数据表示一个或多个所述存储装置的多个终止值。

34.如权利要求33所述的***，其特征在于，所述字段包括用于选择75欧姆终止值或者150欧姆终止值的一个或多个位。

35.如权利要求31所述的***，其特征在于，所述数据结构包括具有一个或多个位的字段，所述字段包含表示启用或停用一个或多个所述存储装置的主动终止控制的数据。

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