CN100536128C - 半导体模块及其制造方法 - Google Patents

半导体模块及其制造方法 Download PDF

Info

Publication number
CN100536128C
CN100536128C CNB2006100715921A CN200610071592A CN100536128C CN 100536128 C CN100536128 C CN 100536128C CN B2006100715921 A CNB2006100715921 A CN B2006100715921A CN 200610071592 A CN200610071592 A CN 200610071592A CN 100536128 C CN100536128 C CN 100536128C
Authority
CN
China
Prior art keywords
wiring layer
resin
semiconductor element
semiconductor module
sensor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2006100715921A
Other languages
English (en)
Other versions
CN1841728A (zh
Inventor
坂本则明
金田力
柳瀬芳彦
小林义幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1841728A publication Critical patent/CN1841728A/zh
Application granted granted Critical
Publication of CN100536128C publication Critical patent/CN100536128C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D11/00—Component parts of measuring arrangements not specially adapted for a specific variable
    • G01D11/24—Housings ; Casings for instruments
    • G01D11/245—Housings for sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明公开了一种半导体模块及其制造方法，特别是提供两面安装半导体元件且可靠性高的半导体模块及其制造方法。本发明的半导体模块(10)包括：设在由导电材料构成的岛型部(17)及岛型部(17)附近的多个引线(18)，和载置于岛型部(17)上，且将安装有半导体元件(12)的电路衬底(11)的背面向上方露出的树脂密封体(15)，和安装在电路衬底(11)的背面的传感器(13)，和将电路衬底(11)和引线(18)电连接的金属细线(16C)。岛型部(17)、树脂密封体(15)、传感器(13)及引线(18)的一部分被第二密封树脂(20)密封。

Description

半导体模块及其制造方法
技术领域
本发明涉及半导体模块及其制造方法，特别是，半导体元件等安装在衬底的两面的、可靠性高的半导体模块及其制造方法。
背景技术
参照图7，说明现有的两面安装型电路模块的制造方法。
首先，参照图7(A)，准备在衬底102的表面形成第一导电图案103，并在背面形成第二导电图案104的电路衬底101。
参照图7(B)，第一半导体元件105载置于第一导电图案103上，第二半导体元件106载置于第二导电图案104上。此时，在电路衬底101的上方及下方设有用于安装半导体元件的装置，并且第一半导体元件105和第二半导体元件106实际上同时被载置。
参照图7(C)，第一半导体元件105及第二半导体元件106通过金属细线108A、108B与导电图案电连接，而形成电路。进而，通过绝缘性树脂进行树脂密封后，分离成规定的形状而制造出两面安装的电路模块(参照专利文献1)。
专利文献1：特开2004-63618号公报
但是，上述电路模块的制造方法存在以下问题。
例如，在将第一半导体元件105引线接合后，再将第二半导体元件106引线接合的情况下，须防止金属细线108A与外部接触，其处理起来很难。
在电路衬底101的两面安装半导体元件后，不能单个检查半导体元件，并且不能检查该半导体元件的全部功能。因此，即使电路模块发生故障时也很难找出其原因，无法提供可靠性高的电路模块。
假设第一半导体元件105的连接部分不良的情况下，由于安装有第二半导体元件106，故优质的第二半导体元件106就被浪费。因此，如果第二半导体元件106是高价的传感器，则将会导致制造成本上升。
近几年，被称为薄型SIP和CSP的薄型封装件已经问世。特别是，SIP是被称为叠加型的、把芯片纵向层积数枚的类型和二维配置的类型，可在一个封装件内实现高功能的电路。但是，由于密封树脂的厚度、高功能等导致的衬底的翘曲等问题。例如，在高温、或高湿度的环境下，其可靠性受到破坏。
发明内容
本发明是鉴于这样的问题而发明的，其目的在于，提供一种可靠性高且两面安装的半导体模块及其制造方法。
本发明提供一种半导体模块，其特征在于，包括：多个引线，该多个引线的一端设置在由导电材料构成的岛型部及所述岛型部的附近；树脂密封体，其配置在所述岛型部上，且配置成安装有第一半导体元件的电路衬底的背面为上方；传感器或第二半导体元件，其安装在所述电路衬底的背面；连接部件，其将所述电路衬底和所述引线电连接。所述岛型部、所述树脂密封体以及所述引线的一部分被密封树脂密封，并且所述传感器或所述第二半导体元件也被所述密封树脂密封。
本发明还提供一种半导体模块，其特征在于，包括：安装衬底，其至少具有外部连接电极及与所述外部连接电极电连接的焊盘电极；树脂密封体，其配置在所述安装衬底的所述焊盘图案的附近，且配置成安装有第一半导体元件的电路衬底的背面为上方；传感器或第二半导体元件，其安装在所述电路衬底的背面；连接部件，其将露出于所述电路衬底的背面上的电极和所述焊盘电极电连接；其中，露出所述安装衬底的背面，所述连接部件、所述安装衬底的表面以及所述树脂密封体被密封树脂密封，并且所述传感器或所述第二半导体元件也被所述密封树脂密封。
本发明还提供一种半导体模块的制造方法，其特征在于，包括：准备至少在表面具有第一配线层，在背面具有第二配线层的电路衬底的工序；在所述第一配线层上安装第一半导体元件的工序；由第一密封树脂密封所述第一配线层及所述第一半导体元件形成树脂密封体的工序；在所述第二配线层上安装传感器或第二半导体元件的工序；在平板状的岛型部上安装所述树脂密封体，使所述第二配线层露出于上方的工序；将所述第二配线层和一端配置在所述岛型部附近的引线电连接的工序；由第二密封树脂一体密封所述引线、所述树脂密封体及所述岛型部，使所述引线的一部分露出的工序。
本发明还提供一种半导体模块的制造方法，其特征在于，包括：准备至少在表面具有第一配线层，在背面具有第二配线层的电路衬底的工序；在所述第一配线层上安装第一半导体元件的工序；由第一密封树脂密封所述第一配线层及所述第一半导体元件而形成树脂密封体的工序；在所述第二配线层上安装传感器或第二半导体元件的工序；将所述树脂密封体载置于安装衬底上，使所述第二配线层在上方露出的工序；将形成在所述安装衬底上面的导电图案和所述树脂密封体的所述第二配线层电连接的工序；以形成在所述安装衬底的背面的导电图案露出的状态，由第二密封树脂一体密封所述树脂密封体及所述安装衬底的表面。
本发明提供一种半导体模块的制造方法，其特征在于，准备至少密封第一半导体元件、且在背面配置电极的封装件，在位于所述背面的所述电极上安装传感器或第二半导体元件，将所述封装件安装在平板状的岛型部，同时，将一端配置在所述岛型部附近的引线和所述封装件电连接，密封所述岛型部、所述引线的一端及所述封装件。
根据本发明的半导体模块，内装有半导体元件的树脂密封体进一步由密封树脂密封。例如，驱动传感器的驱动电路作为半导体元件以SIP安装的情况下，该关键配件即半导体元件进一步被第二密封树脂密封，故得到双重保护。因此，实现可靠性非常高的半导体模块。并且，由于树脂密封体配置在岛型部，故实现高度的散热性。
根据本发明的半导体模块的制造方法，在电路衬底上安装半导体元件，并进行树脂密封后，安装传感器。因此，在安装传感器时，可根据模塑树脂，保护半导体元件不受外部影响。例如，即使是用金属细线安装了半导体元件，也可以抑制金属细线的断线，故可提供可靠性高的半导体模块。
另外，对半导体元件单个检查电气特性后再安装传感器。因此，可在良好的半导体元件上连接传感器，故不会造成传感器的浪费。
附图说明
图1(A)、(B)是表示本发明半导体模块的图；
图2(A)～(D)是表示本发明半导体模块的制造方法的图；
图3(A)、(B)是表示本发明半导体模块的制造方法的图；
图4(A)、(B)是表示本发明半导体模块的制造方法的图；
图5(A)、(B)是表示本发明半导体模块的制造方法的图；
图6(A)、(B)是表示本发明半导体模块的制造方法的图；
图7(A)～(C)是表示现有的电路模块的制造方法的图。
附图标记说明
10半导体模块
10A半导体模块
11电路衬底
12半导体元件
13传感器片
14电路元件
15树脂密封体
16A～C金属细线
17岛型部(アイランド)
18引线
19第一密封树脂
20第二密封树脂
25绝缘膜
26第一导电膜
27第二导电膜
28光致抗蚀剂
29贯通孔
30连接部
31第一配线层
32第二配线层
35粘接材料
36探测卡
37探头
40安装衬底
41第一导电图案
42第二导电图案
43接合面图案(ランドパタ一ン)
44金属细线
45粘固材料
具体实施方式
本发明的发明构思是，为使薄型的树脂密封体15能够抵抗在恶劣的环境，且实现小型化，利用第二密封树脂20将树脂密封体15双重密封，实现高功能。
参照图1，说明本实施方式的半导体模块10。
本实施方式的半导体模块10是在电路衬底11的两面安装有芯片的结构。在此，位于电路衬底11下方的半导体元件12由第一密封树脂19密封，而作为封装件被预先准备。该封装件的表侧(下面)安装在岛型部17上，并在封装件的背面(上面)安装有传感器片13及电路元件14。
岛型部17附近配置引线18的一端，其通过金属细线16C与电路衬底11上的焊盘电极电连接。并且，由第二密封树脂20，一体密封树脂密封体15、安装在电路衬底11上方的传感器片13、岛型部17及引线18。引线18的另一端为与外部进行电信号交换而露出。另外，岛型部17的背面从第二密封树脂20露出，故有助于对提高散热性。树脂密封体15中内装有半导体元件12，并且该树脂密封体15由第二密封树脂20密封。因此，半导体元件12不容易受到外部的影响，可提高可靠性。在此，引线18可以直接连接在设于电路衬底11上的焊盘电极上。
电路衬底11具有经由绝缘层而层叠配线层的多层配线，在此虽未图示，而在下面形成有第一配线层，在上面形成有第二配线层。在本实施方式中，将以双层结构进行说明，当然，也可以是三层或三层以上的多层配线。第一配线层以及第二配线层由铜等金属构成，并经由后述的连接部被电连接。第一配线层上形成有载置有半导体元件12的接合面(ランド)、与半导体元件12上的电极连接的焊盘、从该焊盘延伸的配线。第二配线层上也同样形成有接合面、焊盘、配线。并且，至少在引线接合的部位上形成有镀敷膜。
半导体元件12经由金属细线16A与电路衬底11上的配线电连接。并且，除半导体元件12外，也可以将片状电阻、电容器等电路元件内装在树脂密封体15内。在本实施方式中，作为半导体元件12采用了专用化的IC即ASIC(Application Specific Integrated Circuit：专用集成电路)。另外，半导体元件12、电路元件14可以不用金属细线安装，而用倒装法安装。
作为第一密封树脂19的材料，可使用环氧树脂、聚酰亚胺或聚苯硫醚等。环氧树脂等热固性树脂可由传递模制形成，而聚酰亚胺或聚苯硫醚等热塑性树脂可由注射模制形成。并且，第一密封树脂19密封由电路衬底11上的配线、半导体元件12及金属细线16A形成的电路。
在此，传感器片13(传感器)是各种各样的传感器，可由焊锡、银膏或粘结剂等固定的传感器。最近，也出现了许多小型的传感器。特别是，采用磁阻元件及霍尔器件，检测变位及移动、是否有物体的传感器、光传感器等。另外，从树脂密封体15露出的电路衬底11的表侧安装有传感器片13。具体地说，作为传感器片13，采用可检测变位、移动、压力、重力、地磁、冲击、温度、速度、加速度或角速度的传感器片。
并且，电路元件14也安装在与传感器片13相同的面上。作为电路元件14，可采用半导体元件、片状电容器、片状电阻等。
岛型部17及引线18由Cu、以Cu为主材料的合金或Fe-Ni合金等构成，并通过将薄的长方形板通过压板冲压及蚀刻而形成。岛型部17上配置有树脂密封体15，并由第一密封树脂19构成的面成为下面地被配置，第一密封树脂19和岛型部17抵接。在附图中，岛型部17比树脂密封体15大，而也可以使岛型部17比树脂密封体15的平面尺寸小。
引线18的一端设置在岛型部17附近，经由电路衬底11上的配线和金属细线16C电连接。半导体模块10经由引线18与外部进行电信号的交换。在本实施方式中，引线18从半导体模块10的一侧面露出，但是也可以使引线18从多个侧面露出。
第二密封树脂20露出岛型部17的背面、引线18的一部分，并将密封树脂密封体15、传感器片13及电路元件14密封。例如，如上所述，该第二密封树脂20也可以通过传递模制及注射模制实现。并且，也可以通过罐封及浸渍密封。
关于上述半导体模块10，包括驱动IC即半导体元件12均被要求小型化，并且多被配置在非常恶劣的环境中。其例如是，准备在印刷线路板或挠性衬底上配置半导体元件12的薄型封装件，并且在该封装件背面安装传感器或电路元件，再将其树脂密封的结构。因此，最关键的器件即半导体元件被双重密封，可提高可靠性。
参照图1(B)，说明其他实施例的半导体模块10A的结构。半导体模块10A中，安装衬底40起到与上述半导体模块10中的岛型部17及引线18的作用。即，在上述半导体模块10中，树脂密封体15配置在岛型部17的上面，而在此，树脂密封体15安装在安装衬底40的上面，并且形成在安装衬底40的背面上的导电图案作为外部连接部件起作用。半导体模块10A的其他结构与上述半导体模块10基本相同。
半导体模块10A主要具有在上面及下面形成有第一导电图案41及第二导电图案42的安装衬底40，和安装在安装衬底40上面的树脂密封体15，和连接在树脂密封体15上面的传感器片13或电路元件14，和密封树脂密封体15等而形成的第二密封树脂20。
安装衬底40由陶瓷、树脂、金属等材料构成。具体地说，例如可采用印刷线路板及挠性板。在安装衬底40的表面及背面上形成有第一导电图案41及第二导电图案42。在此，安装衬底40的平面大小与第二密封树脂20相同。但是，其大小既可以比第二密封树脂20大，也可以比第二密封树脂20小。另外，作为安装衬底40采用铝、铜等金属材料时，安装衬底40的上面及背面被绝缘层覆盖。
第一导电图案41由铜等导电材料构成，并在安装衬底40的上面形成为规定的图案形状。另外，第一导电图案41由接合面形状的接合面图案43、配置在接合面图案43周围的多个接合焊盘、将焊盘相互连接的配线等构成。
第二导电图案42在安装衬底40背面形成为规定的图案，并贯通安装衬底40的规定部位，与第一导电图案41连接。第二导电图案42作为与外部的连接部件(外部连接电极)起作用。并且，根据需要，也可以在第二导电图案42的背面焊接焊料电极。
在此，图示了双层导电图案，而也可以由三层或三层以上的导电图案构成安装衬底40。
树脂密封体15以由电路衬底11构成的面为上面安装在安装衬底40上。因此，经由由绝缘性粘接材料构成的粘固材料45，由第一密封树脂19构成的树脂密封体15的主面粘接在安装衬底40上。在此，树脂密封体15固定在形成为台接合面形状的、由第一导电图案41构成的接合面图案43的上面。由此，将内装在树脂密封体15内的半导体元件12产生的热，经由接合面图案43，良好地放出到外部。
位于树脂密封体15上面的第二配线层32上连接有传感器片13和电路元件14。另外，焊盘形状的第二配线层32经由金属细线44，与形成在安装衬底40上面的第一导电图案41连接。另外，连接有金属细线的第二配线层32的表面通过镀金或镀银等被覆盖。
以上是半导体模块10A的结构。由于半导体模块10A在背面具有由第二导电图案42构成的电极，故具有可以用焊料等导电性粘接材料进行面安装的优点。
参照图2至图6，说明半导体模块10的制造方法。
参照图2(A)，准备在绝缘膜25的两面紧密贴合第一及第二导电膜26、27的层叠片。绝缘膜25的材料可选择用于印刷线路板及挠性板上的一般的树脂。并且，考虑到热传导性等，也可将无机填充物混入到绝缘膜25中。为提高整体的强度，绝缘膜25中也可以包括玻璃纤维布(glass cloth)，并且玻璃纤维布中可以混入无机填充物。绝缘膜25的膜厚可以为50μm程度。
作为第一及第二导电膜26、27的材料，可全面采用以铜为主材料的金属。在本实施方式中，作为第一及第二导电膜26、27的材料，采用了压延而得的铜箔。并且，两导电膜的厚度为10μm左右。两导电膜可通过镀敷法、蒸镀法或溅射法直接形成在绝缘膜25，也可以把通过该方法形成的导电膜粘贴在绝缘膜25上。
接着，在第一导电膜26上涂敷光致抗蚀剂28并形成为所希望的图案后，经由该光致抗蚀剂28，对第一导电膜26进行构图。从而，使绝缘膜25的表面从第一导电膜26被除去的部分露出。
参照图2(B)，通过以第一导电膜26为掩模除去绝缘膜25，形成贯通孔29。除去绝缘膜25时可利用激光。利用激光除去绝缘膜，直到在贯通孔29的底面露出第二导电膜27的表面为止。在此最好使用二氧化碳激光器。在贯通孔29的底部有残留物时，用高锰酸钠碱或过硫酸铵等进行湿蚀刻而除去残留物。
参照图2(C)，通过进行镀敷处理，形成将第一导电膜26和第二导电膜27电连接的连接部30。具体地说，通过在包括贯通孔29的第一导电膜26的整个面上形成镀敷膜而形成连接部30。
该镀敷膜通过无电解镀敷和电镀两种形成，并通过无电解镀敷将约2μm厚度的Cu形成在至少包括贯通孔29的第一导电膜26的整个面上。由此，第一导电膜26和第二导电膜27电导通。然后，再以该两导电膜为电极进行电镀，镀敷约20μm厚度的Cu。由此，贯通孔29被Cu埋入，形成连接部30。另外，如果进行注入镀敷(フイリングメツキ)，则可选择地仅埋入贯通孔29。
参照图2(D)，经由构图为所希望的形状的光致抗蚀剂(未图示)，蚀刻第一导电膜26及第二导电膜27，从而形成第一配线层31及第二配线层32。
在此，既可以分别蚀刻表面和背面，也可以同时蚀刻两面。由此，形成电路衬底11。并且，也可以在第一配线层31或第二配线层32上面形成绝缘膜，进而层叠导电膜，形成具有三层或三层以上的多层配线的电路衬底11。可以根据半导体模块的规格增加或减少配线层。并且，在配线层的表面形成有例如由金及银构成的镀敷膜。该镀敷膜形成在至少连接有金属细线的部位。
参照图3(A)，在电路衬底11上安装半导体元件12，并由第一密封树脂19密封。半导体元件12通过粘接材料35固定在第一配线层31上。另外，半导体元件12上的电极和第一配线层31通过金属细线16A电连接，并形成第一密封树脂19，使半导体元件12及金属细线16A被覆盖。
在此，将芯片背面固定在GND时，也可以形成由第一配线层31构成的岛型部，用焊料等导电粘结剂进行固定。并且，用倒装法安装也可以。另外，也可以由多个半导体元件、半导体元件和无源元件的组合构成电路。
参照图3(B)，在此，多个单元形成为一并模制，故通过划线，分割成各个树脂密封体15。
在此，如不是一并模制而使个别模制的情况下，则将电路衬底11由划线分离。
参照图4(A)，使探测卡36抵接从树脂密封体15露出的电极，测定半导体元件12的电气特性。探头37对准形成在电路衬底11上的第二配线层32而配置。通过该探头37判断内装在树脂密封体15内的半导体元件12的良好还是不良。从而，在此后的工序中，只对判断为良好的树脂密封体15进行处理。
本实施方式中的半导体模块是两面安装型半导体模块。通过在第一配线层31上安装半导体元件12等部件的阶段进行检查，能够全部测出半导体元件12的功能。另外，安装在第一配线层31侧的部件被树脂密封，故可抑制检查阶段中、在传感器安装等工序中，金属细线16A等与外部接触引起断线的现象。因此，可维持后面工序的可靠性。
参照图4(B)，倒置树脂密封体15，在第二配线层32上将传感器片13及电路元件14电连接而安装。因为在之前的工序中，判断为不良的树脂密封体15被除去，故在本工序中，只在判断为良好的树脂密封体15上安装传感器片13等。因此，由于目前在安装完芯片之后，判断半导体元件的好坏，故废弃了良好的芯片，而通过本工艺，可防止进行不必要的传感器片13的安装。因此，可减少制造成本。并且，如上所述，由于安装在背面上的半导体元件12和金属细线16A被树脂密封，故可抑制安装传感器片13和电路元件14时与外部接触引起的金属细线16A的断线及短路现象。
参照图5(A)，安装有传感器片13及电路元件14的树脂密封体15安装在岛型部17。经由金属细线16C，将与外部进行电信号交换的引线18和第二配线层32电连接。并且，如图所示，树脂密封体15将第一密封树脂19的表侧向下而安装在岛型部17之上。岛型部17的大小既可以比树脂密封体15的底面大也可以小。在此，由于第一密封树脂19的厚度薄，故可将半导体元件12产生的热从岛型部17放出。
参照图5(B)，由第二密封树脂一体密封，使引线18的另一端露出。因此，引线18的一端被埋入第二密封树脂20的内部。并且，考虑散热性，可将岛型部17的背面从第二密封树脂20露出。
本实施方式中，采用预先已确保其可靠性的封装件即密封树脂体15，在封装件的背面进一步安装传感器片13和电路元件14而形成，故可得到可靠性高的模块。并且，树脂密封体15可以为SIP，在背面的电极上还安装有传感器片13、电路元件14，故可实现平面配置和立体配置，因此可实现更高功能且更小型的SIP。
并且，包括安装在封装件(树脂密封体15)背面上的元件，产生热时，岛型部17用于散热。特别是，安装了特性由于热而变化或劣化的传感器时，通过岛型部17的散热，可实现传感器片13的热保护。
进一步，由于采用了引线18，通过将引线18***安装衬底(未图示)而安装，可使传感器片13相对安装衬底垂直配置。另外，通过使引线18曲折，可将传感器片13相对安装衬底水平配置。这在将检测水平方向的振动和垂直方向的振动的传感器片13安装在半导体衬底10上时非常有效。
参照图6，接着，说明制造图1(B)所示的半导体模块10A的制造方法。在此，制造、检测封装件即树脂密封体15为止的工序与上述的相同。
参照图6(A)，首先，在安装衬底40的上面安装树脂密封体15而连接。在安装衬底40的上面及背面上形成有构图成规定形状的第一导电图案41及第二导电图案42。
树脂密封体15利用由绝缘性粘接材料等构成的粘固材料45，固定在形成于安装衬底40表面上的接合面图案43上。然后，在露出于树脂密封体15上面的第二配线层32上安装传感器片13及电路元件14。另外，利用金属细线16B，将电路元件14和第二配线层32电连接。在此，也可以将安装有传感器片13等的树脂密封体15预先固定在安装衬底40上。
树脂密封体15的上面周边部上形成有相当于接合焊盘的第二配线层32。并且，第二配线层32经由金属细线44与形成在安装衬底40上面的第一导电图案41电连接。
参照图6(B)，接着，在安装衬底40表面形成第二密封树脂20，使其覆盖树脂密封体15、传感器片13、电路元件14、金属细线44等。作为第二密封树脂20的形成方法，可采用传递模制、注射模制、罐封等。另外，根据需要，也可以在第二导电图案42的背面焊接焊锡电极等。并且，除焊接焊锡电极的部分外，可以在安装衬底40的背面设置抗蚀层，使其覆盖第二导电图案42。
通过上述工序，制造具有图1(B)所示的结构的半导体模块10A。

Claims (16)

1.一种半导体模块，其特征在于，包括：
由导电性材料构成的岛型部及一端设在所述岛型部的附近的多个引线；
树脂密封体，其载置于所述岛型部之上，且配置成安装有第一半导体元件的电路衬底的背面为上方；
传感器或第二半导体元件，其安装在所述电路衬底的背面；
连接部件，其将所述电路衬底和所述引线电连接，其中，
所述岛型部、所述树脂密封体以及所述引线的一部分被密封树脂密封，并且所述传感器或所述第二半导体元件也被所述密封树脂密封。
2.如权利要求1所述的半导体模块，其特征在于，所述岛型部的背面从所述密封树脂露出。
3.如权利要求1所述的半导体模块，其特征在于，所述传感器可检测出变位、移动、压力、重力、地磁、冲击、温度、速度、加速度或角速度。
4.一种半导体模块，其特征在于，包括：
安装衬底，其至少具有外部连接电极及与所述外部连接电极电连接的焊盘电极；
树脂密封体，其配置在所述安装衬底的所述焊盘电极附近，且配置成安装有第一半导体元件的电路衬底的背面为上方；
传感器或第二半导体元件，其电气安装在所述电路衬底的背面；
连接部件，其将露出于所述电路衬底的背面的电极和所述焊盘电极电连接；其中，
露出所述安装衬底的背面，所述连接部件、所述安装衬底的表面以及所述树脂密封体被密封树脂密封，并且所述传感器或所述第二半导体元件也被所述密封树脂密封。
5.如权利要求4所述的半导体模块，其特征在于，所述安装衬底的表面上设有固定所述树脂密封体的接合面图案。
6.如权利要求4所述的半导体模块，其特征在于，所述传感器可检测出变位、移动、压力、重力、地磁、冲击、温度、速度、加速度或角速度。
7.一种半导体模块的制造方法，其特征在于，包括：
准备至少在表面具有第一配线层，在背面具有第二配线层的电路衬底的工序；
在所述第一配线层上安装第一半导体元件的工序；
由第一密封树脂密封所述第一配线层及所述半导体元件而形成树脂密封体的工序；
在所述第二配线层上安装传感器或第二半导体元件的工序；
在平板状的岛型部上安装所述树脂密封体，使所述第二配线层在上方露出的工序；
将所述第二配线层和一端配置在所述岛型部附近的引线电连接的工序；
由第二密封树脂一体密封所述引线、所述树脂密封体及所述岛型部，使所述引线的一部分露出的工序。
8.如权利要求7所述的半导体模块的制造方法，其特征在于，在所述第二配线层的表面形成镀敷膜。
9.如权利要求7所述的半导体模块的制造方法，其特征在于，使所述岛型部的背面从所述第二密封树脂露出。
10.如权利要求7所述的半导体模块的制造方法，其特征在于，所述第一半导体元件用金属细线与所述第一配线层电连接。
11.如权利要求7所述的半导体模块的制造方法，其特征在于，所述传感器是可检测出变位及移动的传感器。
12.一种半导体模块的制造方法，其特征在于，包括：
准备至少在表面具有第一配线层，在背面具有第二配线层的电路衬底的工序；
在所述第一配线层上安装第一半导体元件的工序；
由第一密封树脂密封所述第一配线层及所述第一半导体元件而形成树脂密封体的工序；
在所述第二配线层上安装传感器或第二半导体元件的工序；
将所述树脂密封体配置在安装衬底上，使所述第二配线层在上方露出的工序；
将形成在所述安装衬底上面的导电图案和所述树脂密封体的所述第二配线层电连接的工序；
在形成于所述安装衬底的背面上的导电图案露出的状态下，由第二密封树脂一体密封所述树脂密封体及所述安装衬底的表面的工序。
13.如权利要求12所述的半导体模块的制造方法，其特征在于，在所述第二配线层的表面形成镀敷膜。
14.如权利要求12所述的半导体模块的制造方法，其特征在于，所述第一半导体元件用金属细线与所述第一配线层电连接。
15.如权利要求12所述的半导体模块的制造方法，其特征在于，所述传感器是可检测出变位及移动的传感器。
16.一种半导体模块的制造方法，其特征在于，准备至少密封第一半导体元件的、在背面配置电极的封装件，在位于所述背面的所述电极上安装传感器或第二半导体元件，将所述封装件安装在平板状的岛型部，同时将一端配置在所述岛型部附近的引线和所述封装件电连接，密封所述岛型部、所述引线的一端及所述封装件。
CNB2006100715921A 2005-03-30 2006-03-30 半导体模块及其制造方法 Active CN100536128C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005097601 2005-03-30
JP097601/05 2005-03-30

Publications (2)

Publication Number Publication Date
CN1841728A CN1841728A (zh) 2006-10-04
CN100536128C true CN100536128C (zh) 2009-09-02

Family

ID=37030659

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100715921A Active CN100536128C (zh) 2005-03-30 2006-03-30 半导体模块及其制造方法

Country Status (2)

Country Link
US (1) US7332808B2 (zh)
CN (1) CN100536128C (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7586179B2 (en) * 2007-10-09 2009-09-08 Fairchild Semiconductor Corporation Wireless semiconductor package for efficient heat dissipation
KR101472901B1 (ko) * 2008-01-24 2014-12-16 페어차일드코리아반도체 주식회사 재배선 기판을 구비하는 웨이퍼 레벨 칩 스케일 패키지 및그 제조방법
US8115286B2 (en) * 2008-10-22 2012-02-14 Honeywell International Inc. Integrated sensor including sensing and processing die mounted on opposite sides of package substrate
EP2309829A1 (en) * 2009-09-24 2011-04-13 Harman Becker Automotive Systems GmbH Multilayer circuit board
JP5563918B2 (ja) * 2010-07-22 2014-07-30 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置の製造方法
US8969985B2 (en) 2011-08-30 2015-03-03 Infineon Technologies Ag Semiconductor chip package and method
US9511996B2 (en) * 2012-07-31 2016-12-06 Soitec Methods of forming semiconductor structures including MEMS devices and integrated circuits on common sides of substrates, and related structures and devices
US9952137B2 (en) 2013-12-09 2018-04-24 Bae Systems Plc Corrosion sensor having double-encapsulated wire connections and manufacturing method for it
EP2881724A1 (en) * 2013-12-09 2015-06-10 BAE Systems PLC Manufacturing method for a corrosion sensor having double-encapsulated wire connections
DE102014213231A1 (de) * 2014-07-08 2016-01-14 Continental Automotive Gmbh Sensorunterseitig verschaltete passive Bauelemente
FR3024232A1 (fr) * 2014-12-11 2016-01-29 Continental Automotive France Module electronique configurable pour capteur de mesure d'un vehicule
JP2016161472A (ja) * 2015-03-04 2016-09-05 セイコーエプソン株式会社 物理量センサーおよびその製造方法、電子機器、ならびに移動体
CN106784289B (zh) * 2015-11-24 2019-01-18 华中科技大学 一种发电复合膜及其制备方法
FR3044864B1 (fr) * 2015-12-02 2018-01-12 Valeo Systemes De Controle Moteur Dispositif electrique et procede d'assemblage d'un tel dispositif electrique
JP7228465B2 (ja) * 2019-05-20 2023-02-24 新光電気工業株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW546806B (en) * 1999-11-08 2003-08-11 Siliconware Precision Industries Co Ltd Semiconductor package with common lead frame and heat sink
EP1151962B1 (en) * 2000-04-28 2007-06-13 STMicroelectronics S.r.l. Structure for electrically connecting a first body of semiconductor material overlaid by a second body of semiconductor material, composite structure using the electric connection structure, and manufacturing process thereof
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
JP3888854B2 (ja) * 2001-02-16 2007-03-07 シャープ株式会社 半導体集積回路の製造方法
US7180175B2 (en) * 2002-02-01 2007-02-20 Stmicroelectronics, Inc. Thermally-enhanced ball grid array package structure and method
JP3550391B2 (ja) * 2002-05-15 2004-08-04 沖電気工業株式会社 半導体装置及びその製造方法
US20030224581A1 (en) * 2002-06-03 2003-12-04 Robert Bosch Gmbh Flip chip packaging process using laser-induced metal bonding technology, system utilizing the method, and device created by the method
DE10226033A1 (de) * 2002-06-12 2003-12-24 Bosch Gmbh Robert Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
JP2004063618A (ja) 2002-07-26 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体実装設備
JP4269806B2 (ja) * 2003-06-30 2009-05-27 カシオ計算機株式会社 半導体装置およびその製造方法
US7012324B2 (en) * 2003-09-12 2006-03-14 Freescale Semiconductor, Inc. Lead frame with flag support structure
TWI283467B (en) * 2003-12-31 2007-07-01 Advanced Semiconductor Eng Multi-chip package structure

Also Published As

Publication number Publication date
US20060220189A1 (en) 2006-10-05
US7332808B2 (en) 2008-02-19
CN1841728A (zh) 2006-10-04

Similar Documents

Publication Publication Date Title
CN100536128C (zh) 半导体模块及其制造方法
US10043726B2 (en) Embedded component substrate with a metal core layer having an open cavity and pad electrodes at the bottom of the cavity
KR100711675B1 (ko) 반도체 장치 및 그 제조 방법
KR101194549B1 (ko) 인쇄회로기판의 제조방법
CN112038318B (zh) 封装基板
JP2016192475A5 (zh)
JP2019067872A (ja) 回路基板及び回路モジュール
WO2010001505A1 (ja) 電子部品
US8198130B2 (en) Chip module and method for producing a chip module having plains of extensions for chip and substrate
JPWO2009037833A1 (ja) 立体プリント配線板およびその製造方法ならびに電子部品モジュール
KR101477818B1 (ko) 배선 회로 기판 및 그 제조 방법
CN113823608A (zh) 一种芯片组件及其制作方法
JP2008113894A (ja) 半導体装置及び、電子装置
US20100327425A1 (en) Flat chip package and fabrication method thereof
JP2006310821A (ja) 半導体モジュールおよびその製造方法
US9633923B2 (en) Electronic device module and manufacturing method thereof
JP4376448B2 (ja) プリント配線基板およびそれを用いたｉｃカード用モジュールならびにその製造方法
KR100592785B1 (ko) 칩 스케일 패키지를 적층한 적층 패키지
US11817397B2 (en) Semiconductor device package
KR101257457B1 (ko) 집적회로 칩이 내장된 인쇄회로기판의 제조 방법
CN216084865U (zh) 一种芯片组件
JP2019134014A (ja) 電子素子実装用母基板、電子素子実装用基板、および電子装置
JP2006080350A (ja) 半導体装置およびその実装構造
KR101130608B1 (ko) 반도체 패키지 및 그 제조방법
KR101578109B1 (ko) 전자소자용 리드 프레임 이를 이용한 전자소자용 패키지 및 이들의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant