CN100535826C - 时钟脉冲切换电路 - Google Patents
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Abstract
本发明提供一种不会产生危害和工作比崩溃,而能施行时钟脉冲切换的时钟脉冲切换电路,其具备有:第1同步化电路1,通过第1时钟脉冲CLK1使时钟脉冲选择信号SEL同步化;第2同步化电路2,通过第2时钟脉冲CLK2使通过第1同步化电路1以第1时钟脉冲CLK1同步化的时钟脉冲选择信号SEL同步化;以及时钟脉冲选择电路5,与通过第1同步化电路1而与第1时钟脉冲CLK1同步的时钟脉冲选择信号SEL同步,并输出【1】(高电位),之后与通过第2同步化电路2以第2时钟脉冲CLK2同步化的时钟脉冲选择信号SEL同步,并选择第2时钟脉冲CLK2。
Description
技术领域
[0001]本发明涉及一种在异步并且频率不同的第1及第2时钟脉冲之间进行切换的时钟脉冲切换电路。
背景技术
[0002]已知的时钟脉冲切换电路如图6所示,单纯地依据时钟脉冲选择信号SEL来切换第1时钟脉冲CLK1与第2时钟脉冲CLK2。此外,已知有专利文献1至5的时钟脉冲切换电路。
专利文献1:日本专利特开平第7-248843号公报
专利文献2:日本专利特开第2003-223237号公报
专利文献3:日本专利特开第2003-347931号公报
专利文献4:日本专利特开第2004-54350号公报
专利文献5:日本专利特开第2005-50327号公报
[0003]然而,在单纯地依据时钟脉冲选择信号SEL来切换第1时钟脉冲CLK1与第2时钟脉冲CLK2的电路中,于第1时钟脉冲CLK1与第2时钟脉冲CLK2彼此为异步且频率不同时,产生危害(hazard)和工作比(duty-ratio)的崩溃,而导致根据这些时钟脉冲而动作的电路产生误动作。例如,在触发器(flip-flop)的情形中,因设定(setup)/保持(hold)违反等,而有引发亚稳态(metastable)的问题。
发明内容
[0004]因此,本发明所涉及的时钟脉冲切换电路,一种用于切换彼此异步并且频率不同的时钟脉冲的第1及第2时钟脉冲的时钟脉冲切换电路,其特征为具备有:第1同步化电路,通过所述第1时钟脉冲使时钟脉冲选择信号同步化;第2同步化电路,通过第2时钟脉冲使通过所述第1同步化电路以第1时钟脉冲同步化的时钟脉冲选择信号同步;第1选择电路,选择所述时钟脉冲选择信号或通过所述第2同步化电路以第2时钟脉冲同步化的时钟脉冲选择信号,并输入至所述第1同步化电路;第2选择电路,选择所述时钟脉冲选择信号或通过所述第1同步化电路以第1时钟脉冲同步化的时钟脉冲选择信号,并输入至所述第2同步化电路;以及时钟脉冲选择电路,与通过所述第1同步化电路而与第1时钟脉冲同步的时钟脉冲选择信号同步,并输出低电位或高电位,之后与通过所述第2同步化电路以第2时钟脉冲同步化的时钟脉冲选择信号同步,并选择第2时钟脉冲。
[0005]依据本发明所涉及的时钟脉冲切换电路,不会产生引发电路误动作的危害和工作比崩溃,而可以施行时钟脉冲切换。
附图说明
[0017]图1是本发明实施例所涉及的时钟脉冲切换电路的电路图。
图2是本发明实施例所涉及的时钟脉冲切换电路的动作时序图。
图3是时钟脉冲选择电路具体的电路图。
图4是时钟脉冲选择电路具体的电路图。
图5是时钟脉冲选择电路具体的电路图。
图6是已知例所涉及的时钟脉冲切换电路的动作时序图。
[0018]【主要组件符号说明】
1第1同步化电路 2第2同步化电路
3第1选择电路 4第2选择电路
5时钟脉冲选择电路 6AND电路
7第3同步化电路 CLK1第1时钟脉冲
CLK1_SEL第1同步化电路的输出信号
具体实施方式
[0006]接着,参照附图说明本发明实施例中的时钟脉冲切换电路。图1是该时钟脉冲切换电路的电路图。
[0007]1代表将第1时钟脉冲CLK1作为同步化基准时钟脉冲的第1同步化电路,由串联连接的2个触发器FF1、FF2构成。此外,2代表将第2时钟脉冲CLK2作为同步化基准时钟脉冲的第2同步化电路,由串联连接的2个触发器FF3、FF4构成。
[0008]3代表第1选择电路,根据控制信号DATA_SEL,选择时钟脉冲选择信号SEL与第2同步化电路2的输出信号CLK2_SEL中任一方。亦即,控制信号DATA_SEL为【0】时,选择时钟脉冲选择信号SEL,控制信号DATA_SEL为【1】时,选择第2同步化电路2的输出信号CLK2_SEL,且输入至第1同步化电路1。
[0009]4代表第2选择电路,根据控制信号DATA_SEL,选择时钟脉冲选择信号SEL与第1同步化电路1的输出信号CLK1_SEL中任一方。亦即,控制信号DATA_SEL为【1】时,选择时钟脉冲选择信号SEL,控制信号DATA_SEL为【0】时,选择第1同步化电路1的输出信号CLK1_SEL,且输入至第2同步化电路2。
[0010]5代表时钟脉冲选择电路,测试信号TEST输入至端子a,第1同步化电路1的输出信号CLK1_SEL输入至端子b,第2同步化电路2的输出信号CLK2_SEL输入至端子c,根据这些信号的逻辑状态,依照第1图中的真值表(truth table)将输出信号CLK_OUT予以输出。亦即,当(a、b、c)=(0、0、0)时,输出第1时钟脉冲CLK1,当(a、b、c)=(0、0、1)或(0、1、0)时,输出【1】(高电位=电源电位Vdd),当(a、b、c)=(0、1、1)时,输出第2时钟脉冲CLK2,当(a、b、c)=(1、x、x)时,输出扫描测试用的测试时钟脉冲TEST_CLK。在此,x可为【1】与【0】任一值。
[0011]6代表检测电路,用以检测出第1同步化电路1的输出信号CLK1_SEL与第2同步化电路2的输出信号CLK2_SEL双方成为相同的电位,亦即,用以检测出双方成为【1】或【0】。在本实施例中,作为该检测电路6的一个例子,使用AND电路(AND circuit;及电路),用以检测出第1同步化电路1的输出信号CLK1_SEL与第2同步化电路2的输出信号CLK2_SEL双方为【1】。之所以可检测出这些信号双方为【1】或【0】之一,由于在时钟脉冲选择的转换状态下,时钟脉冲选择电路5的输出信号CLK_OUT被固定成【1】或【0】,因此不会对后述的第3同步化电路7传送输出之故。
[0012]7代表第3同步化电路,将由时钟脉冲选择电路5所选择的第1时钟脉冲CLK1或第2时钟脉冲CLK2作为同步化基准时钟脉冲,其由串联连接的2个触发器FF5、FF6构成。该第3同步化电路7的输出信号是上述第1及第2选择电路3、4的控制信号DATA_SEL。此外,其目的也在于通过使第3同步化电路7的控制信号DATA_SEL延迟数个时钟脉冲周期(clock cycle),而使第1及第2选择电路3、4的控制在时钟脉冲选择确实完成的稳定状态下变更。该控制信号DATA_SEL能作为控制信号而直接利用,该控制信号用以控制与第1及第2选择电路3、4的控制变更同样的由时钟脉冲选择电路5所选择的第1时钟脉冲CLK1或第2时钟脉冲CLK2而动作的后段电路。
[0013]而且,第1、第2及第3同步化电路1、2、7优选的是,由2段或2段以上段数的触发器构成,以避免亚稳态。
[0014]接着,参照图2说明关于上述时钟脉冲切换电路的动作。第1时钟脉冲CLK1与第2时钟脉冲CLK2彼此为异步且频率不同的时钟脉冲。首先,在由时钟脉冲选择电路5选择第1时钟脉冲CLK1的状态下,为了选择第2时钟脉冲CLK2,时钟脉冲选择信号SEL由【0】转换成【1】。此时,由于控制信号DATA_SEL为【0】,故第1选择电路3选择时钟脉冲选择信号SEL,第2选择电路4选择第1同步化电路1的输出信号CLK1_SEL。
[0015]于是,时钟脉冲选择信号SEL通过第1同步化电路1而以第1时钟脉冲CLK1同步化(图2中的1)。而且,与通过第1时钟脉冲CLK1同步化的时钟脉冲选择信号SEL的上升同步,时钟脉冲选择电路5输出【1】(高电位=Vdd)(图2中的2)。之后,通过第1时钟脉冲CLK1同步化的时钟脉冲选择信号SEL作为第1同步化电路1的输出信号CLK1_SEL,由第2选择电路4所选择而输入至第2同步化电路2,且通过第2时钟脉冲CLK2同步化(图2中的3)。并且,与通过第2时钟脉冲CLK2同步化的第2同步化电路2的输出信号CLK2_SEL的上升同步,时钟脉冲选择电路5选择第2时钟脉冲CLK2并输出(图2中的4)。
此外,当第2同步化电路2的输出信号CLK2_SEL上升为【1】时,AND电路6的输出信号从【0】转变成【1】。该AND电路6的输出信号通过第3同步化电路7而以第2时钟脉冲CLK2同步化。于是,第3同步化电路7的输出信号的控制信号DATA_SEL从【0】转变成【1】。这样,第2选择电路4选择时钟脉冲选择信号SEL,而第1选择电路3以选择第2同步化电路2的输出信号CLK2_SEL的方式而被切换(图2中的5)。
之后,时钟脉冲选择信号SEL从【1】转变成【0】。于是,时钟脉冲选择信号SEL通过第2同步化电路2而以第2时钟脉冲CLK2同步化(图2中的6)。而且,与通过第2时钟脉冲CLK2同步化的时钟脉冲选择信号SEL的下降同步,时钟脉冲选择电路5输出【1】(高电位=Vdd)(图2中的7)。之后,以第2时钟脉冲CLK2同步化的时钟脉冲选择信号SEL作为第2同步化电路2的输出信号CLK2_SEL,由第1选择电路3所选择而输入至第1同步化电路1,且以第1时钟脉冲CLK1同步化(图2中的8)。并且,与以该第1时钟脉冲CLK1同步化的第1同步化电路1的输出信号CLK1_SEL的下降同步,时钟脉冲选择电路5选择第1时钟脉冲CLK1并输出(图2中的9)。
此外,当第2同步化电路2的输出信号CLK2_SEL下降为【0】时,AND电路6的输出信号从【1】转变成【0】。该AND电路6的输出信号通过第3同步化电路7而以第1时钟脉冲CLK1同步化。于是,第3同步化电路7的输出信号的控制信号DATA_SEL从【1】转换成【0】。这样,第1选择电路3选择时钟脉冲选择信号SEL,而第2选择电路4以选择第1同步化电路1的输出信号CLK1_SEL的方式而被切换(图2中的10)。
这样,使时钟脉冲选择信号SEL以由时钟脉冲选择电路5所选择的时钟脉冲同步化,即使于选择信号SEL为异步时,在不会产生危害和工作比崩溃的时序中,能切换成【0】或【1】的时钟脉冲停止状态,此外,通过使以所选择的时钟脉冲同步的时钟脉冲选择信号SEL以未被选择的时钟脉冲同步化,在不会产生危害和工作比崩溃的时序中,能从时钟脉冲的停止状态切换成选择时钟脉冲的输出状态。
[0016]时钟脉冲选择电路5的具体电路例显示于图3、图4及图5。但是,图5所示的电路,在(a,b,c)=(0,0,1)时,时钟脉冲选择电路5的输出CLK_OUT虽然与图1中的真值表不一致,但在本实施例中由图2可得知,不会有(a,b,c)=(0,0,1)的情况,因此图5所示的电路实质上与其它电路同样发挥功能。依据该电路例的构成,第1同步化电路1的输出信号CLK1_SEL与第2同步化电路2的输出信号CLK2_SEL,双方皆于第1及第2时钟脉冲CLK1、CLK2的时钟脉冲选择逻辑被反映,故能防止于时钟脉冲选择电路5产生危害等问题。
Claims (9)
1.一种时钟脉冲切换电路,其切换彼此为异步且频率不同的第1及第2时钟脉冲,其特征为,具备有:
第1同步化电路,使时钟脉冲选择信号以所述第1时钟脉冲同步化;
第2同步化电路,使通过所述第1同步化电路以第1时钟脉冲同步化的时钟脉冲选择信号以第2时钟脉冲同步化;
第1选择电路,选择所述时钟脉冲选择信号或通过所述第2同步化电路以第2时钟脉冲同步化的时钟脉冲选择信号,并输入至所述第1同步化电路;
第2选择电路,选择所述时钟脉冲选择信号或通过所述第1同步化电路以第1时钟脉冲同步化的时钟脉冲选择信号,并输入至所述第2同步化电路;以及
时钟脉冲选择电路,与通过所述第1同步化电路以第1时钟脉冲同步化的时钟脉冲选择信号同步,并输出低电位或高电位,之后与通过所述第2同步化电路以第2时钟脉冲同步化的时钟脉冲选择信号同步,并选择第2时钟脉冲。
2.根据权利要求1所述的时钟脉冲切换电路,其中,在所述时钟脉冲选择电路输入有测试时钟脉冲,依据测试信号来输出所述测试时钟脉冲。
3.根据权利要求1所述的时钟脉冲切换电路,其中,具备有:
检测电路,检测出所述第1同步化电路的输出信号与所述第2同步化电路的输出信号成为相同电位;以及,
第3同步化电路,使该检测电路的输出信号与通过所述时钟脉冲选择电路所选择的第1时钟脉冲或第2时钟脉冲同步;
且通过所述第3同步化电路的输出信号控制所述第1及第2选择电路。
4.根据权利要求3所述的时钟脉冲切换电路,其中,所述第1、第2及第3同步化电路由2段以上的触发器构成。
5.一种时钟脉冲切换电路,其切换彼此为异步且频率不同的第1及第2时钟脉冲,其特征为,具备有:
第1同步化电路,将所述第1时钟脉冲作为同步化基准时钟脉冲使用,使时钟脉冲选择信号或者是以所述第2时钟脉冲同步化的时钟脉冲选择信号以所述第1时钟脉冲同步化;
第2同步化电路,将所述第2时钟脉冲作为同步化基准时钟脉冲使用,使所述时钟脉冲选择信号或者是以所述第1时钟脉冲同步化的时钟脉冲选择信号以所述第2时钟脉冲同步化;
第1选择电路,选择所述时钟脉冲选择信号或通过所述第2同步化电路以第2时钟脉冲同步化的时钟脉冲选择信号,并输入至所述第1同步化电路;
第2选择电路,选择所述时钟脉冲选择信号或通过所述第1同步化电路以第1时钟脉冲同步化的时钟脉冲选择信号,并输入至所述第2同步化电路;以及
时钟脉冲选择电路,在时钟脉冲选择信号以选择第2时钟脉冲的方式变化时,与通过所述第1同步化电路以第1时钟脉冲同步化的时钟脉冲选择信号同步,并输出低电位或高电位,之后与通过所述第2同步化电路以第2时钟脉冲同步化的时钟脉冲选择信号同步,并选择第2时钟脉冲,同时,
在时钟脉冲选择信号以选择第1时钟脉冲的方式变化时,与通过所述第2同步化电路以第2时钟脉冲同步化的时钟脉冲选择信号同步,并输出低电位或高电位,之后与通过所述第1同步化电路以第1时钟脉冲同步化的时钟脉冲选择信号同步,并选择第1时钟脉冲。
6.根据权利要求5所述的时钟脉冲切换电路,其中,具备有:
检测电路,检测出所述第1同步化电路的输出信号与所述第2同步化电路的输出信号成为相同电位;以及,
第3同步化电路,使该检测电路的输出信号与通过所述时钟脉冲选择电路所选择的第1时钟脉冲或第2时钟脉冲同步;
且通过所述第3同步化电路的输出信号控制所述第1及第2选择电路。
7.根据权利要求6所述的时钟脉冲切换电路,其中,所述第1、第2及第3同步化电路由2段以上的触发器构成。
8.根据权利要求5所述的时钟脉冲切换电路,其中,在所述时钟脉冲选择电路输入有测试时钟脉冲,依据测试信号来输出所述测试时钟脉冲。
9.根据权利要求5所述的时钟脉冲切换电路,其中,所述第1、及第2同步化电路由2段以上的触发器构成。
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PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090902 Termination date: 20130921 |