CN100525172C - 多路物理层接口复用传输装置 - Google Patents

Abstract

本发明公开了一种多路物理层接口复用传输装置，包括位宽为n的K路发送单元接口和K路接收单元接口、位宽转换单元、分发单元、合并单元和位宽还原单元，位宽转换单元将位宽为m的发送信号转换为位宽为K*n的信号，传输至分发单元；分发单元将位宽为K*n的信号分别通过K路发送单元接口发送；合并单元将K路接收单元接口分别接收的信号合并为位宽K*n的信号，并传输至位宽还原单元；位宽还原单元将位宽为K*n的信号转换为位宽为m的接收信号。本发明避免了解析发送信号的物理层协议和在传输过程中的两次链路层处理，节省了逻辑资源，降低了设计难度。

Description

多路物理层接口复用传输装置

技术领域

本发明涉及通信及网络***的高速信号传输，尤其涉及通信与网络***中高速信号的多路物理层接口复用传输装置。

背景技术

随着网络技术的发展，高速信号的传输在设计中使用越来越普遍，当前所使用的高速信号的传输接口有SPI4(SPI Level 4)和XAUI(The Ten GigabitAttachment Unit Interface，万兆附加单元接口)等方式。

SPI4已经被光网络互联论坛采纳为标准，用作物理层设备和链路层设备之间的传输接口。SPI4接口采用LVDS(Low-Voltage Differential Signaling，低电压差分电平)作为输入输出，收发方向各16个数据位和1个控制位，其时钟频率最小为311MHz。SPI4采用点到点的传输方式，支持256个逻辑通道的输入信号，用于OC-192ATM(Asynchronous Transfer Mode，异步传输模式)和POS(Packet Over Synchronous Digital Hierarchy，SDH承载数据包)的整个带宽上，也用于10G(Gigabit，万兆)以太网。

XAUI接口是低摆伏的交流耦合差分接口，交流耦合允许相互操作的器件使用不同的供电电压。XAUI接口利用8B/10B编码方案实现数据对准，并保证数据的完整性。XAUI接口收发方向各具有4条串行数据路径，嵌入时钟达3.125Gb/s(千兆位每秒)。由于其自定时特性，XAUI接口具有低EMI(电磁辐射干扰)值，同时支持长距离信号传输，并且功耗低。

实际应用中，XAUI常常被用作高速信号传输接口。当一路信号的带宽大于10Gb(千兆位)时，需要通过两路XAUI接口进行传输。图1所示为一路SPI4信号通过两路XAUI接口的传输装置，在发送时，SPI4信号输出端口110将每拍包括16位数据和1位控制的信号以不小于311MHz的时钟频率发送至汇集单元120；汇集单元120根据控制位解析控制符，得到组包数据的通道和包开发始和结束标志，将各拍信号的数据按照逻辑通道进行组合；发送调度单元130根据设定的调度算法从汇集单元120取每次某一逻辑通道的数据并将其传输至链路层发送单元141和142；链路层发送单元141和142根据SPI4协议解析接收到的数据，取出其中的链路层载荷，将该链路层载荷封装在XAUI标准的64位数据包中，分别由XAUI发送单元151和152发送给接收一方。在接收时的过程相反，XAUI接收单元251和252将接收到的64位XAUI数据包分别传输至链路层接收单元241和242；链路层接收单元241和242按照XAUI标准取出数据包中的链路层载荷，并将其封装为符合SPI4协议的某个逻辑通道的数据，传输至接收调度单元230；接收调度单元230按照设定的调度算法将各个逻辑通道的数据传输至分段单元220；分段单元220将数据拆分为成小的突发长度，并在两个突发长度之间***一个控制符，以标识发送数据的通道以及起始和结束符，并传输至SPI4信号输入端口210。

可见，现有技术采用的是非透明传输，对于SPI4数据必须完成SPI4协议的解析和封装过程，按照SPI4的标准要处理最多可达256个逻辑通道的输入信号，这意味着许多的资源和巨大的设计难度；同时，在通过XAUI接口发送时存在调度问题，为了在不同逻辑通道之间实现平等的发送，所设计的调度算法具有很高的复杂程度；而通过链路层处理后再通过XAUI接口传输，还要考虑流控等方面的问题，这也需要占用大量的逻辑资源，并且大大增加了设计的难度。

发明内容

本发明要解决的是现有技术中两路XAUI传输装置必须解析SPI4协议和进行链路层处理的问题。

本发明所述多路物理层接口复用传输装置，包括K路发送单元接口和K路接收单元接口，每路发送单元接口和接收单元接口的位宽为n，其特征在于，还包括位宽转换单元、分发单元、合并单元和位宽还原单元，其中：

位宽转换单元将位宽为m的发送信号转换为位宽为K*n的信号，传输至分发单元；

分发单元将位宽为K*n的信号分别通过K路发送单元接口发送；

合并单元将K路接收单元接口分别接收的信号合并为位宽K*n的信号，并传输至位宽还原单元；

位宽还原单元将位宽为K*n的信号转换为位宽为m的接收信号。

优选地，所述位宽转换单元还包括缓存单元、位宽匹配单元和发送缓存器，缓存单元将m位输入信号写入发送缓存器；位宽匹配单元每拍读取发送缓存器中的X*m位，其中X为K*n除以m的商取整，如果K*n不是m的整数倍，则按照设定补位方式补位至K*n位，并将位宽为K*n的信号传输至分发单元；

所述位宽还原变换单元还包括读取单元、位宽恢复单元和接收缓存器，如果K*n是m的整数倍，位宽恢复单元将K*n位写入接收缓存器；如果K*n不是m的整数倍，则位宽恢复单元将从K*n位中根据所述设定补位方式取出所述X*m位，写入接收缓存器；读取单元每拍从接收缓存器中读取m位，并生成输出信号。

优选地，所述位宽为m的发送信号包括t个数据位和(m-t)个控制位；

位宽转换单元将发送信号中的t个数据位转换为位宽为K*n的信号，将发送信号中的(m-t)个控制位转换为位宽为K*n的信号，按照设定顺序将其传输至分发单元；

位宽还原单元根据所述设定顺序将位宽为K*n的信号中的t个数据位和对应的(m-t)个控制位转换为位宽为m的接收信号。

优选地，所述位宽转换单元、分发单元、合并单元和位宽还原单元的输入端和输出端的时钟频率根据所述传输装置总带宽、所述传输装置的传输开销、该输入端或该输出端的位宽决定。

优选地，所述位宽转换单元包括拆分单元、匹配与读取单元、发送数据缓存单元和发送控制缓存单元，拆分单元将输入信号中的数据位写入发送数据缓存单元，将控制位写入发送控制缓存单元；匹配与读取单元按照设定顺序从发送数据缓存单元中读取数据位生成位宽为K*n的信号，从发送控制缓存单元中读取控制位生成位宽为K*n的信号，并将其传输至分发单元；

所述位宽还原单元包括合成单元、还原与缓存单元、接收数据缓存单元和接收控制缓存单元，还原与缓存单元根据所述设定顺序将位宽为K*n的信号中的数据位写入接收数据缓存单元，将信号中的控制位写入接收控制缓存单元；合成单元将接收数据缓存单元中的t个数据位，和接收控制缓存单元中的与所述t个数据位对应的(m-t)个控制位合并，并生成输出信号。

优选地，所述匹配与读取单元从发送控制缓存单元中读取控制位生成K*n位的信号具体为：从发送控制缓存单元中读取X2*(m-t)位，其中X2为K*n除以(m-t)的商取整，如果K*n不是(m-t)的整数倍，则按照设定补位方式补位至K*n位，并输出K*n位的信号；

所述还原与缓存单元将K*n位信号中的控制位写入接收控制缓存单元具体为：如果K*n是(m-t)的整数倍，将K*n位写入接收控制缓存器；如果K*n不是(m-t)的整数倍，则将从K*n位中根据所述设定补位方式取出所述X2*(m-t)位，写入接收控制缓存器。

优选地，当K*n大于等于t时，所述匹配与读取单元从发送数据缓存单元中读取数据位生成位宽为K*n的信号具体为：从发送数据缓存单元读取X1*t位，其中X1为K*n除以t的商取整，如果K*n不是t的整数倍，则按照设定补位方式补位至K*n位；

所述还原与缓存单元将K*n位信号中的数据位写入接收数据缓存单元具体为：如果K*n是t的整数倍，将K*n位写入接收数据缓存器；如果K*n不是t的整数倍，则将从K*n位中根据所述设定补位方式取出所述X1*m位，写入接收数据缓存器；

所述设定顺序以(L/X1+L/X2)拍为周期循环，每个周期包括L/X1拍内容为数据位的信号和L/X2拍内容为控制位的信号，其中L为X1、X2的最小公倍数或该最小公倍数的整数倍。

优选地，当t大于K*n且为K*n的整数倍时，所述设定顺序以(t/K/n*X2+1)*P拍为周期循环，每个周期包括t/K/n*X2*P拍内容为数据位的信号和P拍的内容为控制位的信号，其中P为整数。

优选地，位宽转换单元还包括等待状态增删单元，用来在合成单元输出的信号中增加或删除等待状态；

所述传输装置的传输开销包括时钟开销和因补位造成的开销。

优选地，所述传输装置还包括同步单元，连接在K路接收接口单元与合并单元之间，用来将K路位宽为n的信号同步后传输至合并单元。

优选地，所述位宽转换单元还包括发送信号缓冲单元，将Cs拍输入到位宽转换单元的信号缓冲后在1拍以Cs*m的位宽传输给拆分单元，其输入时钟频率为输出时钟频率的Cs倍；

所述位宽还原单元还包括接收信号缓冲单元，将在1拍从等待状态增删单元接收的Cr组每组包括t个数据位和(m-t)个控制位的信号，在Cr拍以每拍一组输出，其输出时钟频率为输入时钟频率的Cr倍。

优选地，所述位宽为n的K路发送单元接口和K路接收单元接口为位宽为64位2路XAUI发送单元和2路XAUI接口单元；所述发送信号和接收信号为位宽为17的SPI4信号，包括16个数据位和1个控制位；所述Cs为10，所述Cr为8。

优选地，所述传输装置还包括发送电平转化单元和接收电平转化单元，分别与位宽变换单元和位宽还原单元相连接，发送电平转化单元用来将发送信号电平格式转化为位宽变换单元的电平格式，接收电平转化单元用来将位宽还原单元的电平格式转化为接收信号的电平格式。

本发明所述多路物理层接口复用传输装置的发送端接口，包括K路发送单元接口，每路发送单元接口的位宽为n，其特征在于，还包括位宽转换单元和分发单元，其中：

位宽转换单元将位宽为m的发送信号转换为位宽为K*n的信号，传输至分发单元；

分发单元将位宽为K*n的信号分别通过K路发送单元接口发送。

本发明所述多路物理层接口复用传输装置的接收端接口，包括K路接收单元接口，每路接收单元接口的位宽为n，其特征在于，还包括合并单元和位宽还原单元，其中：

合并单元将K路接收单元接口分别接收的信号合并为位宽K*n的信号，并传输至位宽还原单元；

位宽还原单元将位宽为K*n的信号转换为位宽为m的接收信号。

本发明通过在发送端对发送信号进行位宽变换，以与多路物理层接口匹配的位宽完成至接收端的传输后，再通过逆向的位宽变换生成与发送信号相同的接收信号，从而避免了解析发送信号的物理层协议和在传输过程中的两次链路层处理，节省了逻辑资源，降低了设计难度；

同时，通过在位宽变换时对时钟频率进行相应的变换，本发明保证了传输装置的总带宽；

进而，通过在发送端位宽变换前对信号进行电平转换，在接收端位宽变换后对信号进行逆向的电平转换，本发明支持发送信号和接收信号与复用的物理层接口具有不同的电平格式。

附图说明

图1所示为现有技术中两路XAUI传输SPI4信号的装置的结构图；

图2所示为本发明实施例一的多路物理层接口复用装置结构图；

图3所示为本发明实施例一中发送位宽变换单元和接收位宽变换单元的内部结构图；

图4所示为本发明实施例二的多路物理层接口复用装置结构图；

图5所示为本发明应用示例两路XAUI复用传输装置的结构图。

具体实施方式

在现有技术中，SPI4信号之所以不能直接通过XAUI接口传输，最重要的原因是SPI4信号与XAUI信号具有不同的位宽和不同的时钟频率。在本发明中，解决这一问题的方法是进行位宽匹配和时钟频率匹配。

在下述两个实施例中，输入到本发明所述传输装置的发送信号位宽为m，复用的物理层接口包括发送接口单元和接收接口单元，各有K路，每路的位宽为n。从本发明所述传输装置输出的接收信号与发送信号相同。发送信号和接收信号可以是1路信号，也可以包括2路及2路以上的信号，对本发明而言并无不同。

本发明中多路物理层接口复用传输装置实施例一的结构如图2所示。传输装置包括发送端接口和接收端接口。在发送端，发送信号输入到发送电平转化单元310，发送电平转换单元310将发送信号的电平格式转化为位宽转换单元320支持的电平格式，而不改变信号的内容和时钟频率，在经过电平格式转换后将信号传输至位宽转换单元320。位宽转换单元320将位宽为m的信号转换为位宽为K*n的信号，并传输至分发单元330。分发单元330与K路发送接口单元341、342至34K连接，将接收的K*n位的信号分为K组，每组通过1路发送接口单元发送至接收端。

在接收端，K路接收接口单元441、442至44K分别收到n位的信号，并各自将n位的信号传输至合并单元430。合并单元430将K路n位的信号合成为位宽为K*n的信号后传输至位宽还原单元420。按照与位宽转换单元320的位宽转换方法相逆的过程，位宽还原单元420将K*n位的信号转换为m位的信号，并传输至接收信号电平转化单元410。接收信号电平转化单元410将m位的信号由位宽还原单元420的电平格式转化为接收信号的电平格式，同样不改变其内容和时钟频率，并输出接收信号。

当发送信号、接收信号与位宽转换单元320、位宽还原单元420具有相同的电平格式时，发送电平转化单元310和接收信号电平转化单元410可以省略。

在上述每两个直接进行信号传输的单元之间，输出信号单元的输出端应当与接收信号单元的输入端具有相同的信号位宽和时钟频率。为了保证传输装置的总带宽，位宽转换单元、分发单元、合并单元和位宽还原单元的输入端和输出端的时钟频率根据传输装置总带宽、传输装置的传输开销、以及该输入端或该输出端的位宽来决定。传输装置的总带宽加上传输装置的传输开销为各个单元在单位时间内的最大传输总量，则上述单元输入端和输出端的时钟频率不小于单位时间最大传输总量除以该输入端或输出端的位宽。

传输装置的传输开销中包括时钟开销，是指在信号传输过程中，各个单元根据需要可能在信号中***的一拍或一拍以上的等待状态IDLE。如何***IDLE本发明采用与现有技术相同的方法。

发送和接收的位宽变换方法可以由用户根据发送、接收信号的位宽和复用接口的位宽选用各种方法，只要保证位宽还原单元420能够逆向还原出位宽为m的信号即可。

本实施例中的一种优选位宽变换方式的实现如图3所示，在位宽转换单元320中，缓存单元321每拍(1拍即1个时钟周期)将输入位宽转换单元320的信号写入发送缓存器323；位宽匹配单元322每拍读取发送缓存器中的X*m位，其中X为K*n除以m的商取整，如果K*n不是m的整数倍，还需要按照设定补位方式将X*m位补全至K*n位，并将位宽为K*n的信号传输至分发单元；注意缓存单元321与位宽匹配单元322工作于不同的时钟频率；

在位宽还原单元420中，位宽恢复单元422在接收到合并单元430位宽为K*n的信号后，当K*n是m的整数倍时，将K*n位写入接收缓存器423，当K*n不是m的整数倍时，还需要按照位宽匹配单元322设定补位方式的逆向方式从K*n位中取出有效载荷X*m位，写入接收缓存器423；读取单元421每拍从接收缓存器中读取m位，生成输出信号；读取单元421与位宽还原单元420同样工作于不同的时钟频率。

位宽变换中的补位方式由用户自主设定，例如在高位补0、高位补1、低位补0或低位补1等等，还可以设定X*m位有效载荷在K*n位信号中的位置。

在本实施例中，如果K*n不是m的整数倍，则传输装置的传输开销还应包括因补位造成的开销。

上述的位宽变换方式适用于K*n大于m的情况。当K*n小于m时，如果m为K*n的整数倍，则位宽匹配单元322每拍读取K*n位，位宽恢复单元每拍写入K*n位即可；如果m不是K*n的整数倍，则可以采用本发明实施例二的传输装置。

在一些实际应用中，发送信号中包括数据位和控制位，并且数据位和控制位的信号具有某些不同之处，这些不同使得同步处理数据位和控制位有可能难以获得良好的效果，本发明的实施例二适用于这种情况。在实施例二中，位宽为m的发送信号包括t个数据位和(m-t)个控制位。

对于发送信号不区分控制位和数据位的情况，当m大于K*n且m不是K*n的整数倍时，可以将m除以K*n所得的余数当作(m-t)个控制位，此时t个数据位可以被K*n整除。为了叙述方便，本文中对上述两种情况不做区分，统一称为数据位和控制位。

图4所示为本发明实施例二中多路物理层接口复用传输装置的结构图，与实施例一中相同，传输装置包括发送端接口和接收端接口。在发送端，发送信号输入到发送电平转化单元510，由其将发送信号的电平格式转化为位宽转换单元520支持的电平格式，而不改变信号的内容和时钟频率，并将在经过电平格式转换后的信号传输至位宽转换单元520。位宽转换单元520将信号中的t个数据位转换为位宽为K*n的内容为数据位的信号，将发送信号中的(m-t)个控制位转换为位宽为K*n的内容为控制位的信号，按照设定顺序将这两种内容不同的信号传输至与K路发送接口单元541、542至54K连接的分发单元530。分发单元530对信号的内容不做区分，将接收的K*n位的信号分为K组，每组通过1路发送接口单元发送至接收端。

在接收端，K路接收接口单元651、652至65K分别收到n位的信号，并各自将n位的信号传输至同步单元640。同步单元640进行K路信号的同步，并将同步后的K路位宽为n的信号传输至合并单元630。合并单元630将K路n位的信号合并成位宽为K*n的信号后传输至位宽还原单元620。位宽还原单元620按照位宽转换单元620中的设定顺序来区分信号的内容是数据位还是控制位，将t个数据位和与其对应的(m-t)个控制位转换为位宽为m的信号，并传输至接收信号电平转化单元610。接收信号电平转化单元610将m位的信号由位宽还原单元620的电平格式转化为接收信号的电平格式，同样不改变其内容和时钟频率，并输出接收信号。这样，在接收端得到的接收信号就具有与发送端的发送信号同样的时钟频率和数据模式。

当发送信号、接收信号与位宽转换单元520、位宽还原单元620具有相同的电平格式时，发送电平转化单元510和接收信号电平转化单元610可以省略。

当复用的物理层接口具有良好的同步性时，同步单元640也可以省略。同步单元640在现有技术中已有数种实现方案，在本文中不再赘述。

与实施例一中相同，在上述每两个直接进行信号传输的单元之间，输出信号单元的输出端应当与接收信号单元的输入端具有相同的信号位宽和时钟频率。

在位宽转换单元520中，发送信号缓冲单元521对输入到位宽转换单元520中的信号进行缓冲，将Cs拍输入信号缓冲后在1拍以Cs*m的位宽传输给拆分单元522，Cs的值由用户设定；拆分单元522每拍将Cs*m位信号中的Cs*t个数据位写入发送数据缓存单元524，将Cs*(m-t)个控制位写入发送控制缓存单元525；匹配与读取单元523从发送数据缓存单元524中读取数据位生成K*n位内容为数据位的信号，从发送控制缓存单元525中读取控制位生成K*n位内容为控制位的信号，按照设定顺序将这两种内容不同的信号传输至分发单元530；

在位宽还原单元620中，还原与缓存单元624按照匹配与读取单元523的设定顺序判断从合并单元630接收的K*n位信号的内容是数据位还是控制位，将K*n位信号中的数据位写入接收数据缓存单元625，将K*n位信号中的控制位写入接收控制缓存单元626；合成单元623每拍从接收数据缓存单元625中读取Cr*t个数据位，从接收控制缓存单元626中读取与Cr*t个数据位相对应的Cr*(m-t)个控制位，将具有对应关系的t个数据位和(m-t)个控制位分别合并，生成Cr组每组包括t个数据位和(m-t)个控制位的信号，传输至等待状态增删单元622；等待状态增删单元622在位宽为Cr*m的信号中增加或删除等待状态，以匹配发送端和接收端时钟不同步的问题；接收信号缓冲单元621将在1拍从等待状态增删单元622接收的Cr组每组包括t个数据位和(m-t)个控制位的信号，在Cr拍以每拍一组输出。

发送信号缓冲单元521和接收信号缓冲单元621适用于发送信号的位宽m较小而时钟频率较高的情况，在发送信号缓冲单元521的输出端时钟频率下降为输入端的1/Cs倍，在接收信号缓冲单元621的输出端时钟频率上升为输入端的Cr倍，从而可以避免拆分单元522和合成单元623工作于过高的时钟频率。当发送信号的时钟频率较低时，发送信号缓冲单元521和接收信号缓冲单元621可以省略，此时拆分单元522以Cs＝1的条件工作，合成单元623和等待状态增删单元622以Cr＝1的条件工作。

等待状态增删单元622适用于本发明所述传输装置的发送端与接收端不具有同源时钟的情况。当发送端和接收端的时钟独立时，可能存在频偏，会导致数据溢出，采用增加或删除IDLE(等待状态)的方法可以解决这一问题。当接收端时钟频率快于发送端时在信号中***一拍或数拍IDLE；当发送端时钟频率快于接收端时在信号中删除IDLE以达到时钟频率匹配。如何增加和删除IDLE在本发明中采用现有技术中已有的方法，此处不再赘述。

在实施例二中，如果在数据位或控制位生成K*n位信号时发生补位，则传输装置的传输开销还应包括因补位造成的开销。

与实施例一中相同，在匹配与读取单元523中如何进行位宽匹配，以及如何设定内容为数据位的K*n位信号和内容为控制为的K*n位信号的顺序可以由用户根据实际需要确定，以下为本发明推荐的一种优选方式。由于通常包括控制位的个数远远小于数据位的个数，在下述方式中假设(m-t)小于等于K*n；对于不包含控制位但m大于K*n的发送信号，如前所述以m除以K*n的余数作为控制位，因此也适用于下述方式。

对发送端的位宽匹配，当K*n大于等于t时，匹配与读取单元523每拍从发送数据缓存单元524中读取X1*t个数据位，其中X1为K*n除以t的商取整；如果K*n不是t的整数倍，还需要按照设定补位方式将X1*t个数据位补全至K*n位；

当t大于K*n时，对应于以m除以K*n的余数作为控制位的情况，此时t为K*n的整数倍，则匹配与读取单元523每拍从发送数据缓存单元524中读取K*n个数据位即可；

对控制位，匹配与读取单元523每拍从发送控制缓存单元525中读取X2*(m-t)个控制位，其中X2为K*n除以(m-t)的商取整；如果K*n不是(m-t)的整数倍，还需要按照设定补位方式将X2*(m-t)个控制位补全至K*n位。

在接收端，还原与缓存单元624接收到内容为数据位的信号后，当K*n大于等于t时，如果K*n是t的整数倍，还原与缓存单元624将K*n位数据位写入接收数据缓存器625；如果K*n不是t的整数倍，则还原与缓存单元624将从K*n位中按照匹配与读取单元523设定补位方式的逆向方法取出X1*m个数据位，写入接收数据缓存器625；

当t大于K*n且为K*n的整数倍时，还原与缓存单元624将K*n位数据位写入接收数据缓存器625；

对内容为控制位的信号，如果K*n是(m-t)的整数倍，还原与缓存单元624将从合并单元630接收的K*n个控制位写入接收控制缓存器626；如果K*n不是(m-t)的整数倍，则还原与缓存单元624将从K*n位中按照匹配与读取单元523设定补位方式的逆向方法取出X2*(m-t)个控制位，写入接收控制缓存器626。

当K*n大于等于t时，匹配与读取单元523每拍可以输出X1组每组包括t个数据位的信号，或者输出X2组每组包括(m-t)个控制位的信号。因此，可以令内容为数据位的输出信号和内容为控制位的输出信号的设定顺序以(L/X1+L/X2)拍为周期循环，其中L为X1、X2的最小公倍数或该最小公倍数的整数倍，每个周期中输出L/X1拍的内容为数据位的信号和L/X2拍内容为控制位的信号；这样接收端可以从上述(L/X1+L/X2)拍的信号中还原出L拍的接收信号；

当t大于K*n且为K*n的整数倍时，匹配与读取单元523每t/K/n拍可以输出包括t个数据位的信号，或者每拍输出X2组每组包括(m-t)个控制位的信号。可以将内容为数据位的输出信号和内容为控制位的输出信号的顺序设定为以(t/K/n*X2+1)*P拍为周期循环，其中P为整数，每个周期中输出t/K/n*X2*P拍的内容为数据位的信号和P拍的内容为控制位的信号；接收端可以从上述(t/K/n*X2+1)*P拍的信号中还原出X2*P拍的接收信号。

在实施例二中，为便于叙述，将发送信号缓冲单元521、拆分单元522、匹配与读取单元523、发送数据缓存单元524和发送控制缓存单元525按照其功能组合为位宽转换单元520；将接收信号缓冲单元621、等待状态增删单元622、合成单元623、还原与缓存单元624、接收数据缓存单元625和接收控制缓存单元626按照其功能组合为位宽还原单元620。在实际应用中，上述各个子单元之间、各个子单元与相邻的其他单元可以通过一个物理单元实现。例如，发送数据缓存单元524和发送控制缓存单元525可以是一个缓存器中两处地址不同的存储空间。

本发明的上述两个实施例对于发送和接收信号、复用的物理层接口并无限制。

对一路带宽超过10G的SPI4信号通过两路XAUI接口复用传输的情况，可以采用图5所示的传输装置。图5中SPI4信号的位宽m为17，包括16个数据位和1个控制位，其时钟频率为500M。XAUI发送单元551和552、XAUI接收单元661和662的位宽n为64位。

在发送端，发送LVDS单元550包括实施例二中的发送信号电平转换单元510和发送信号缓冲单元521，对SPI4的高速差分信号进行数据的位同步和通道同步，并对信号进行10拍的缓冲，生成包括160个数据位和10个控制位的170位信号以100M的时钟频率传输至拆分单元522；

拆分单元522以100M的时钟频率将输入的170位信号中的数据位写入发送数据FIFO(First In First Out，先进先出)526，将控制位写入发送控制FIFO527。在12拍中，发送数据FIFO526中写入了160*12个数据位，发送控制FIFO527中写入了120个控制位；

匹配与读取单元523先从发送控制FIFO 527中读取1拍每拍120位的控制位，将120位对半分为两个60位，以在高位增加4个0将每个60位补位至64位，传输至分发单元530；再从发送数据FIFO 526中读取15拍每拍128位的数据位，传输至分发单元530。匹配与读取单元523的时钟频率为156.25M；

分发单元530工作在156.25M，将128位的信号通过两路XAIU发送单元551和552发送至接收端。

在接收端，两路XAUI接收单元661和662分别将位宽为64位的信号以156.25M的时钟频率传输至同步单元640，实现2路接收的同步后，将2路64位的信号以156.25M的时钟频率同时传输给合并单元630；

合并单元630将2路64位的信号合并为128位的信号，以156.25M的时钟频率将其传输至还原与缓存单元624；

还原与缓存单元624接收到的第(3G+1)拍信号的内容为控制位，在去除两组补位的4个0后写入接收控制FIFO 628；在接收到第(3G+2)和第(3G+3)拍信号后分别将128个数据位写入接收数据FIFO 627。还原与缓存单元624的时钟频率为156.25M；

合成单元623的时钟频率为125M，每拍从接收数据FIFO 627中读取128个数据位，从接收控制FIFO 628中读取8个控制位，根据其对应关系将其组合成136位的信号，包括8组17位(16个数据位和对应的1个控制位)的信号，将其传输至等待状态增删单元622；

等待状态增删单元622将增加或删除IDLE后的信号传输至接收LVDS单元670。当接收数据FIFO 627或接收控制FIFO 628中已使用的容量超过某一阈值(即接收端时钟慢于发送端时钟)时，等待状态增删单元622进行删除IDLE的操作；反之接收数据FIFO 627或接收控制FIFO 628中已使用的容量低于某一阈值(即接收端时钟快于发送端时钟)时，等待状态增删单元622进行增加IDLE的操作。等待状态增删单元622的时钟频率为125M，位宽为136位；

接收LVDS单元670包括实施例二中的发送信号电平转换单元610和发送信号缓冲单元621，将125M时钟频率136位的信号以500M时钟频率17位位宽输出，且将输出信号的电平格式转化为SPI4标准的差分信号。

从以上的实施例中可以看出，本发明具有以下优点：

1.只在物理层进行信号电平格式和位宽与时钟的转换，即可解决多路物理层接口复用的难题；

2.大量的节约设计和实施成本，包括由于减少逻辑资源带来的器件成本降低和由于绕开了复杂的链路层处理而带来的设计成本；

3.使用灵活，不受发送和接收信号具体特性的限制，实现了信号的透传；

4.不需要解析物理层协议和进行链路层数据处理，从而缩短了设计时间和减少了设计风险。

以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。

Claims (12)

1.一种多路物理层接口复用传输装置，包括K路发送接口单元和K路接收接口单元，每路发送接口单元和接收接口单元的位宽为n，其特征在于，还包括位宽转换单元、分发单元、合并单元和位宽还原单元，其中：

位宽转换单元将位宽为m的发送信号转换为位宽为K*n的信号，传输至分发单元，具体包括：缓存单元、位宽匹配单元和发送缓存器，其中，缓存单元将m位输入信号写入发送缓存器；所述位宽匹配单元每拍读取发送缓存器中的X*m位，其中X为K*n除以m的商取整，如果K*n不是m的整数倍，则按照设定补位方式补位至K*n位，并将位宽为K*n的信号传输至分发单元；

分发单元将位宽为K*n的信号分别通过K路发送接口单元发送；合并单元将K路接收接口单元分别接收的信号合并为位宽K*n的信号，并传输至位宽还原单元；

位宽还原单元将位宽为K*n的信号转换为位宽为m的接收信号，具体包括：读取单元、位宽恢复单元和接收缓存器，如果K*n是m的整数倍，位宽恢复单元将K*n位写入接收缓存器；如果K*n不是m的整数倍，则位宽恢复单元将从K*n位中根据所述设定补位方式取出所述X*m位，写入接收缓存器；读取单元每拍从接收缓存器中读取m位，并生成输出信号。

2.一种多路物理层接口复用传输装置，包括K路发送接口单元和K路接收接口单元，每路发送接口单元和接收接口单元的位宽为n，其特征在于，还包括位宽转换单元、分发单元、合并单元和位宽还原单元，其中，所述位宽为m的发送信号包括t个数据位和(m-t)个控制位；

位宽转换单元将发送信号中的t个数据位转换为位宽为K*n的信号，将发送信号中的(m-t)个控制位转换为位宽为K*n的信号，按照设定顺序将其传输至分发单元；

分发单元将位宽为K*n的信号分别通过K路发送接口单元发送；

合并单元将K路接收接口单元分别接收的信号合并为位宽K*n的信号，并传输至位宽还原单元；

位宽还原单元根据所述设定顺序将位宽为K*n的信号中的t个数据位和对应的(m-t)个控制位转换为位宽为m的接收信号。

3.按照权利要求1或2所述的多路物理层接口复用传输装置，其特征在于：所述位宽转换单元、分发单元、合并单元和位宽还原单元的输入端和输出端的时钟频率根据所述传输装置总带宽、所述传输装置的传输开销、该输入端或该输出端的位宽决定。

4.按照权利要求2所述的多路物理层接口复用传输装置，其特征在于：所述位宽转换单元包括拆分单元、匹配与读取单元、发送数据缓存单元和发送控制缓存单元，拆分单元将输入信号中的数据位写入发送数据缓存单元，将控制位写入发送控制缓存单元；匹配与读取单元按照设定顺序从发送数据缓存单元中读取数据位生成位宽为K*n的信号，从发送控制缓存单元中读取控制位生成位宽为K*n的信号，并将其传输至分发单元；

所述位宽还原单元包括合成单元、还原与缓存单元、接收数据缓存单元和接收控制缓存单元，还原与缓存单元根据所述设定顺序将位宽为K*n的信号中的数据位写入接收数据缓存单元，将信号中的控制位写入接收控制缓存单元；合成单元将接收数据缓存单元中的t个数据位，和接收控制缓存单元中的与所述t个数据位对应的(m-t)个控制位合并，并生成输出信号。

5.按照权利要求4所述的多路物理层接口复用传输装置，其特征在于，所述匹配与读取单元从发送控制缓存单元中读取控制位生成K*n位的信号具体为：从发送控制缓存单元中读取X2*(m-t)位，其中X2为K*n除以(m-t)的商取整，如果K*n不是(m-t)的整数倍，则按照设定补位方式补位至K*n位，并输出K*n位的信号；

所述还原与缓存单元将K*n位信号中的控制位写入接收控制缓存单元具体为：如果K*n是(m-t)的整数倍，将K*n位写入接收控制缓存器；如果K*n不是(m-t)的整数倍，则将从K*n位中根据所述设定补位方式取出所述X2*(m-t)位，写入接收控制缓存器。

6.按照权利要求5所述的多路物理层接口复用传输装置，其特征在于，当K*n大于等于t时，所述匹配与读取单元从发送数据缓存单元中读取数据位生成位宽为K*n的信号具体为：从发送数据缓存单元读取X1*t位，其中X1为K*n除以t的商取整，如果K*n不是t的整数倍，则按照设定补位方式补位至K*n位；

所述还原与缓存单元将K*n位信号中的数据位写入接收数据缓存单元具体为：如果K*n是t的整数倍，将K*n位写入接收数据缓存器；如果K*n不是t的整数倍，则将从K*n位中根据所述设定补位方式取出所述X1*t位，写入接收数据缓存器；

所述设定顺序以(L/X1+L/X2)拍为周期循环，每个周期包括L/X1拍内容为数据位的信号和L/X2拍内容为控制位的信号，其中L为X1、X2的最小公倍数或该最小公倍数的整数倍。

7.按照权利要求6所述的多路物理层接口复用传输装置，其特征在于，当t大于K*n且为K*n的整数倍时，所述设定顺序以(t/K/n*X2+1)*P拍为周期循环，每个周期包括t/K/n*X2*P拍内容为数据位的信号和P拍的内容为控制位的信号，其中P为整数。

8.按照权利要求4至7任意一项所述的多路物理层接口复用传输装置，其特征在于，位宽还原单元还包括等待状态增删单元，用来在合成单元输出的信号中增加或删除等待状态；

所述传输装置的传输开销包括时钟开销和因补位造成的开销。

9.按照权利要求8所述的多路物理层接口复用传输装置，其特征在于：所述传输装置还包括同步单元，连接在K路接收接口单元与合并单元之间，用来将K路位宽为n的信号同步后传输至合并单元。

10.按照权利要求9所述的多路物理层接口复用传输装置，其特征在于，所述位宽转换单元还包括发送信号缓冲单元，将Cs拍输入到位宽转换单元的信号缓冲后在1拍以Cs*m的位宽传输给拆分单元，发送信号缓冲单元的输入时钟频率为输出时钟频率的Cs倍；

所述位宽还原单元还包括接收信号缓冲单元，将在1拍从等待状态增删单元接收的Cr组每组包括t个数据位和(m-t)个控制位的信号，在Cr拍以每拍一组输出，接收信号缓冲单元的输出时钟频率为输入时钟频率的Cr倍。

11.按照权利要求10所述的多路物理层接口复用传输装置，其特征在于：所述位宽为n的K路发送接口单元和K路接收接口单元为2路XAUI发送单元和2路XAUI接收单元，且每路XAUI发送单元和XAUI接收单元的位宽分别为64位；所述发送信号和接收信号为位宽为17的SPI4信号，包括16个数据位和1个控制位；所述Cs为10，所述Cr为8。

12.按照权利要求1或2所述的多路物理层接口复用传输装置，其特征在于，所述传输装置还包括发送电平转化单元和接收电平转化单元，分别与位宽转换单元和位宽还原单元相连接，发送电平转化单元用来将发送信号电平格式转化为位宽转换单元的电平格式，接收电平转化单元用来将位宽还原单元的电平格式转化为接收信号的电平格式。

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