CN100517289C - 总线转换电路 - Google Patents

Abstract

总线转换电路，由VME规范可以知道，VME***中的插板根据其功能可分为四种类型：***控制板、CPU板、存储器板和输入/输出板。每个VME***必须有一块***控制板。本发明总线转换电路，所述的电路结构为基于PC104总线的子、母板结构，包括PC104总线的微处理器CPU的电路，所述的总线转换电路采用大规模可编程逻辑器件CPLD，编程构成专用电路，包括译码及时序逻辑控制电路，VME总线时序生成电路，VXI总线数据/地址空间扩展电路，VXI寄存器电路，VXI扩展组件，由数据传输总线DTB、DTB仲裁总线、优先中断总线和实用总线4组总线完成PC104总线到VXI总线时序的转换，实现PC104总线对VXI总线的控制。本发明用作PC104总线的VXI总线接口电路。

Description

总线转换电路

技术领域：

本发明涉及一种总线之间的转换电路，特别是一种基于PC104总线的VXI转换电路。

背景技术：

由VME规范可以知道，VME***中的插板根据其功能可分为四种类型：***控制板、CPU板、存储器板和输入/输出板。每个VME***必须有一块***控制板，VME***控制板的功能在VXI总线中由零槽控制器完成。

发明内容：本发明的目的是提供一种基于PC104总线的VXI总线接口电路，实现给用户的***升级和扩展功能提供最大便利，降低用户在模块升级时的重复投资，消除用户使用内嵌式控制器方案的顾虑。

上述的目的通过以下的技术方案实现：

总线转换电路，所述的电路结构为基于PC104总线的子、母板结构，包括PC104总线的微处理器CPU的电路，所述的总线转换电路采用大规模可编程逻辑器件CPLD，包括译码及时序逻辑控制电路，VME总线时序生成电路，VXI总线数据/地址空间扩展电路，VXI寄存器电路，VXI扩展组件，由数据传输总线DTB、DTB仲裁总线、优先中断总线和实用总线4组总线完成PC104总线到VXI总线时序的转换，实现PC104总线对VXI总线的控制。

所述的总线转换电路，所述的VME总线时序生成电路包括数据传输模块、总线定时模块、DTB总线仲裁模块、总线中断模块。

所述的总线转换电路，所述的VXI寄存器电路包括VXI总线组态寄存器和通讯寄存器。

所述的总线转换电路，所述的VXI扩展组件包括MODID线、TTLTRG线和CLK10线。

这个技术方案有以下有益效果：

1.为了给用户的***升级和扩展功能提供最大便利，降低用户在模块升级时的重复投资，消除用户使用内嵌式控制器方案的顾虑，本设计采用基于PC104总线的子、母板结构，选用德国产的工业级PC104计算机模块MOPSLcd4作为CPU模块，自行设计了“基于PC104总线的VXI总线接口电路”。并用大规模可编程逻辑器件CPLD编程设计成专用电路，完成PC104总线到VXI总线时序的转换，实现PC104总线对VXI总线的控制。本专用电路是内嵌式零槽控制器的硬件核心。VXI总线***是一种高性能的模块化仪器***，像传统的自动测试***一样，该***必须有***控制器才能够正常工作，内嵌式控制器是常用的VXI总线***控制器之一，由于插在VXI主机箱的零号槽，兼有VXI总线***的零槽功能和资源管理能力，因此也称为内嵌式零槽资源管理器。

2.该电路利用总线数据有效线DS*控制，起动计数器定时。当计数器计满溢出则产生BERR*信号送给VXI总线及本地控制单元，指示总线出错。如其间返回DTACK*信号，主模块使DS0*和DS1*变为高电平，电路中逻辑使计数器复位。

从图3可以看出，在设计中引进了SYSCLK***时钟完成定时。MBUS为低时表示有总线控制权，只有在占用总线的情况下，才能起动该定时器。它为高时表示没有总线控制权，定时计数器复位，总线定时由其它超时监测器完成。具体电路通过CPLD实现。

3.本发明的VME的仲裁***可防止两个以上主模块同时使用DTB。当多个主模块通过DTB仲裁总线申请DTB的使用权时，由VME仲裁***对这些申请进行安排协调，完成DTB控制权的转移，优化DTB使用。零槽控制器应具备DTB仲裁功能。当请求模块所在板上的主模块或中断管理模块要求使用DTB时，这个请求模块驱动BRx^*的一根线向仲裁模块发出DTB请求信号。收到信号后，***控制板上的仲裁模块把仲裁结果通过四条连接成菊花链状的总线允许线BG0IN^*-BG3IN^*和BG0OUT^*-BG3OUT^*通知被授权使用DTB的模块。每个发出BRn信号的请求模块驱动对应级别的BGnOUT^*线为“假”，并监视BGnIN^*线，当该线变“真”时说明请求得到允许，该模块驱动BBSY*线，表示DTB线已经被占用。当使用结束后，请求模块释放BBSY*线，并驱动BGnOUT^*线为“真”，交出DTB使用权。BCLR*线由仲裁模块驱动，用于中断现行周期，原因是有更高级别的DTB请求发生。从电路可以看出，进行总线申请仲裁是有前提的，即总线不能处于复位状态和忙状态。在忙状态下进行仲裁，必须先通过BCLR*进行总线清除。具体电路通过CPLD实现。

4.本发明包括总线中断电路，分为总线中断申请模块和总线中断处理模块，中断申请模块可以在优先中断线上产生请求信号，并在中断管理模块认可下提供状态信息。中断处理模块则检测中断线的申请，并通过中断响应读取中断模块的状态信息。VME总线有中断线IRQ[1-7]，每个模块可以通过程控占用其中的一根。INTEN作为中断有效使能，并通过打开中断向量缓冲器，发出IRQX信号，请求总线中断。中断认可电路是靠IACKI信号为真，控制地址V[3:1]与送出的中断向量值IA[3:1]比较而实现的。IADB则作为中断认可输出，控制中断状态字的输出。

在VXI规范中，中断分为响应中断和事件中断，并由异步控制命令进行选择，中断器也可以通过中断屏蔽寄存器进行控制，以使某些状态失去中断能力。在中断响应周期，中断器首先通过中断菊花链判断是否为自己的响应，经过认可，中断模件将中断状态字伴随逻辑地址发给总线控制器。

5.本发明能将数据DS0*和DS1*有效合成由于选用基于Intel系列CPU设计的PC104嵌入式计算机，本地计算机总线是同步总线，靠读、写信号完成同步，而VXI总线是异步总线，应答过程中靠AS*、DS0*、DS1*及WRITE*信号与DTACK*完成，这样就需要完成两种不同总线之间的相互转换，由于两种总线的数据和地址线宽度也不相同，采用同步总线多周期操作合成异步总线的方法，形象地说即是“以时间换空间”。关于数据、地址扩展将在后面介绍。数据有效信号DS0*和DS1*的合成方法见图6。具体电路通过CPLD实现。

6.本发明完成了基于PC104总线的VXI总线数据/地址空间扩展，由于两种总线的数据和地址线宽度也不相同，PC104总线有16位数据线和24位地址线，而VXI总线有32位数据线和32位地址线。在此，本设计采用同步总线多周期操作合成异步总线的方法，解决空间不足和时序变换。美中不足的是这在一定程度上降低了***的速度，好在计算机有足够高的速度，仍可满足需要。

扩展资源设计

7.本发明提供了VXI扩展组件即资源设计主要包括MODID、TTLTRG和CLK10的设计，其中MODID模块识别线可以通过特有的物理位置或插槽来识别逻辑。这些线源于VXI总线零号槽模块，P2连接器上的12个脚，分别送至1号槽至12号槽模块P2连接器的A31引脚上。在一个配置齐全的VXI***中，零号槽与其它槽之间分别有12根MODID线相连，并且零号槽还有自己的MODID线。MODID的用途：(1)检测各插槽中模块是否存在，即使被检测的模块已有故障。(2)识别一个特定器件的物理位置(插槽号)。(3)用指示灯或其它方法指出模块的实际物理位置。符合上述规范的MODID电路如图8所示。MODID线通过一个缓冲器和CPU的数据线相连，CPU可以对MODIDXX线直接读写。缓冲器的读写控制由译码及时序逻辑控制电路产生。该电路也通过CPLD实现。

8.本发明提供了TTLTRG和ECL触发功能TTLTRG*触发线是用于模块之间通讯的、集电极开路的TTL信号。包括零槽模块在内的任何模块都可以驱动这些线，并从这些线上接收信息。这是一组通用线，可用于触发、挂钩、时钟或逻辑状态。在用户程序控制设定之前，TTLTRG*线一直处于释放(高)状态。在VXI总线***中规定了一些标准配置方法，定义了同步(SYNC)、异步(ASYNC)以及启/停(STST)等标准协议。为了弥补由于无源上拉电阻引起的较大的上升时间，这些协议分别规定了触发源和触发接收器的定时要求。在用于逻辑状态的传送时，规定了相对于时钟沿的建立和保持时间，其它协议可以由生产厂家定义，TTLTRG*的标准工作方式有：(1)TTLTRG*同步(SYNC)触发方式；(2)TTLTRG*半同步(SEMI-SYNC)触发方式(3)TTLTRG*异步(ASYNC)触发方式；(4)TTLTRG*线的时钟传送；(5)TTLTRG*线的数据传送；(6)启/停(STST)方式。本设计中，EXTTRIG代表面板触发源，TR代表软件触发源，还提供CLK10和SYSCLK时钟传送以及数据传送，可实现多种触发方式和内容的触发。

9.本发明还包括时钟电路VXI规范要求零槽控制机提供ECL差分CLK10(10M)时钟，且精度高于0.01％。采用一高精度有源晶振10000.00K，再通过TTL-ECL转换芯片即可产生所要求的差分时钟。在实际电路中我们采用MC10116实现TTL-ECL转换。

附图说明：

附图1是基于PC104总线的VXI总线接口电路硬件原理框图。

附图2是从模块定时挂钩原理，数据传输模块原理电路。

附图3是总线错误信号产生的原理。

附图4是总线仲裁电路。

附图5是VCS总线中断模块电路。

附图6是数据有效信号DS0*和DS1*的合成电路。

附图7是地址空间扩展电路。

附图8是VXI扩展组件即资源设计电路图。

附图9是TTLTRG和ECL触发功能电路。

附图10是时钟电路。

本发明的具体实施方式：

实施例1：

总线转换电路，所述的电路结构为基于PC104总线的子、母板结构，以及PC104总线的微处理器(CPU)，本专利采用大规模可编程逻辑器件(CPLD)编程构成专用电路，包括译码及时序逻辑控制电路，VME总线时序生成电路，VXI总线数据/地址空间扩展电路，VXI寄存器电路，VXI扩展组件，由数据传输总线(DTB)、DTB仲裁总线、优先中断总线和实用总线4组总线完成PC104总线到VXI总线时序的转换，实现PC104总线对VXI总线的控制。

上述的总线转换电路，所述的VME总线时序生成电路包括数据传输模块、总线定时模块、DTB总线仲裁模块、总线中断模块；所述的微处理器选用德国产的工业级PC104计算机模块MOPSLcd4。

上述的总线转换电路，所述的VXI寄存器电路包括VXI总线组态寄存器和通讯寄存器。

上述的总线转换电路，所述的VXI扩展组件包括MODID线、TTLTRG线和CLK10线。

由原理框图可见，整个功能的实现是由嵌入式计算机通过译码及时序逻辑控制电路来控制各功能电路实现的。

在硬件原理框图中，译码及时序逻辑控制电路主要包括VXI总线地址译码、本地总线即PC104总线的地址译码以及与各功能模块相关的组合时序逻辑；VME总线时序生成电路主要包括数据传输模块、总线定时模块、DTB总线仲裁模块、总线中断模块；VXI总线数据/地址空间扩展电路主要完成由PC104总线的16位数据和24位地址到VXI总线的32位数据和32位地址的扩展；VXI寄存器电路包括VXI总线组态寄存器和通讯寄存器等；VXI扩展资源主要包括MODID线、TTLTRG线和CLK10的设计；

VME***中的插板根据其功能可分为四种类型：***控制板、CPU板、存储器板和输入/输出板。每个VME***必须有一块***控制板，VME***控制板的功能在VXI总线中由零槽控制器完成。VME***控制板的总线功能主要包括：IACK菊花链驱动、DTB仲裁、总线定时、电源监控、***和序列时钟驱动。

VME总线的信号线可分为四组，即数据传输总线(DTB)、DTB仲裁总线、优先中断总线和实用总线。数据传输总线是VME的重要组成部分，在DTB上传送数据、地址和有关的控制信号。DTB总线是异步总线，采用应答方式进行数据传输。因此VME总线的应答时序是非常重要的，是VME接口的又一重点。

主模块与从模块之间进行数据交换时，主模块读、写周期中，从模块在接到数据有效信号DS*(DS0或DS1)后，都要返回数据响应信号DTACK*，作为应答信号通知主模块，表明数据传送正常。其中，在读周期中，从模块要先将数据放在总线上，再返回响应信号DTACK*，表明数据有效；在写周期中，从模块要先将数据锁存后再返回响应信号DTACK*，表明数据已经收到。中断响应周期与读周期相似。按规范其响应时间应小于0.5μS，或最长不得超过20μS，否则将视为总线出错。因此在数据传输模块过程中，从模块应保证及时驱动数据传输应答线(DTACK*)为低电平来响应。为保证总线工作可靠。从模块应具备定时挂钩逻辑实现数据传输挂钩。

用模件选择信号VCS、共享存储器选择信号MEMCS和中断有效信号IRQCS进行逻辑“与”，再与DS*信号逻辑“或”，作移位寄存器清除控制，DTACK*作为挂钩响应输出。SCLK为***时钟。当VCS或MEMCS或IRQCS之一选中，DS*无效时，移位寄存器处于清除状态，DTACK*为1；当DS*有效时，移位寄存器开始状态移位，经过若干时钟周期，DTACK*输出为0，一旦VCS、MEMCS、IRQCS或DS*撤消，DTACK*输出立刻又变为1。具体电路用CPLD实现。

本发明还包括VXI寄存器结构：VXI总线***组态空间定义在64K字节的A16地址空间的高16K中，每个VXI总线器件都保证有一组64字节的地址空间作为组态和操作寄存器。每个器件的寄存器基地址由它本身唯一的逻辑地址来确定，而这个逻辑地址由一个八位的逻辑开关来选择，共可选出256个逻辑地址，因此，一个VXI总线***中最多允许存在256个器件。逻辑地址选择器的八位值对应着器件寄存器寄地址的A13-A6位，即地址的A15、A14位总为1，因此这个器件寄存器基地址由下式给出：

V×64+49152

式中V式器件的逻辑地址。

这64个寄存器大至分为组态寄存器，通讯寄存器，共享存储协议寄存器，及保留寄存器。VXI总线器件的寄存器分配如表1所示。组态寄存器包括(ID/LAD)标识/逻辑地址寄存器，(TYPE)类型寄存器，(CONTR/STATUS)控制/状态寄存器和(OFFSET)偏移地址寄存器。这些寄存器将对模件能否正常工作起着重要的作用。逻辑地址的动态组态作为VXI的重要特点经常被提到，在静态组态时，利用外部地址开关设定地址，动态组态时外部开关设为0XFF，利用MODID线先识别器件，再将新的地址写到(LAD)逻辑地址寄存器，该器件就可使用新地址。(STATUS)状态寄存器是用于仪器向VXI总线报告自检情况的，PASS说明接口功能初始化是否正常，如不正常，除了控制寄存器外，其它寄存器将禁止总线读写。READY说明仪器功能初始化是否正常。如不正常，将禁止总线对仪器消息进行操作。(CONTR)控制寄存器是用于VXI总线向仪器发送控制的。如表1

表1VXI总线器件的寄存器分配表

软件复位SRST，当总线操作无法正常进行时将被采用，用于对通讯寄存器进行调整。总线故障禁止INHIBIT，将使有故障的仪器退出***，保证其它仪器继续工作。这些控制位将完成对接口的控制。(OFFSET)偏移地址寄存器，是用于仪器A24，或A32地址空间的动态组态。

通讯寄存器包括协议/信号寄存器，响应寄存器，数据低寄存器和数据高寄存器。这些寄存器将完成模件与总线之间的数据传送工作，VXI通讯是通过查询响应寄存器的标志，并配合字串命令进行数据交换。如写数据时，要发送字节有效命令。如读数据时，要发送字节请求命令。当前一个数据没有被读走，就被要求发送下一个数据，这种错误称为多次查询错误，需要给出错误标志，予以处理。

共享存储器协议寄存器包括A24地址指针低寄存器和A24地址指针高寄存器，A32地址指针低寄存器和A32地址指针高寄存器。这些寄存器将用来完成大数据块的快速吞吐。

这些寄存器中，每个寄存器的每一位都有定义，起着特定的作用，其中有些位特别重要，与总线的操作过程密切相关，只有充分理解规范，弄清各个环节间相互联系才能设计好VXI总线的逻辑和接口。

本发明提供了VXI总线接口的可编程器件设计：

寄存器基接口：VXI标准规定在每个VXI模件A16地址空间中，都包含64个字节的寄存器，大至分为组态寄存器，通讯寄存器，共享存储协议寄存器，仪器相关寄存器及保留寄存器。这些寄存器定义了各自的功能，并通过组合构成VXI接口电路。但并不是接口电路一定要包括所有的寄存器，模块的设计者可以根据实际需要选定相应的寄存器构成VXI接口电路。在这些寄存器中，组态寄存器是最重要的。在寄存器基接口中除了组态寄存器外，其它寄存器均认为是操作寄存器。也可以说是与仪器相关寄存器。寄存器基接口就是利用组态寄存器和仪器相关寄存器组合后构成的。寄存器一般包括ID/LAD，TYPE，STATUS/CONTR寄存器。电路部分包括地址译码及动态组态，数据传输挂钩，总线中断，存储单元监控等。其中地址译码及动态组态用于接口选择，数据传输挂钩用于总线应答，总线中断用于实时处理及事件的传送，存储单元监控用于监视总线对仪器相关寄存器的读写操作。另外在CONTR寄存器中有两个很重要的控制位需要说明，SRST为软件复位，用于清除模件中一些寄存器的不正常的状态，使接口恢复正常操作。INHIBIT为***故障禁止位，用于禁止有故障的模块向总线故障线SYSFAIL置位，以使其它模块继续进行工作。在STATUS寄存器中也有几个很重要的状态位。PASSED表示总线接口自检通过，该信号控制总线故障线SYSFAIL的状态，并受控于CON中的INHIBIT位。READY表示仪器功能准备好，该信号控制与仪器相关的寄存器或状态位。如中断申请，仪器信息的读写。MODID反映当前MODID线的实时状态，该信号用于资源管理者识别当前模件。控制与仪器相关的寄存器或状态位。A24/A32则表示模块是否为A24或A32寻址方式。寄存器基接口的工作特点是，通过仪器相关寄存器与总线交换信息，相关寄存器的每一位都有自身特定的定义，一般由仪器设计者给出。

消息基从模块接口：消息基从模块接口的工作方式与寄存器基接口的工作方式有很多相似之处，它们都不具备总线驱动能力，都不能主动访问总线，只能被动接受主模块的传输(中断除外)。它们都需要地址译码及动态组态，数据传输挂钩，总线中断，存储单元监控等。但它们也有一些差别，寄存器基接口的工作特点是，通过仪器相关寄存器与总线交换信息。消息基接口的工作特点是，通过数据寄存器与总线交换信息，并可使用字串命令进行控制。为了保证数据传输的可靠，通讯寄存器是专门为消息基接口准备的。通讯协议寄存器定义了消息基从模块的类型，如是否为主模块，命令者，是否有信号寄存器，是否具有中断能力，是否支持共享存储器等。对于消息基从模块，除中断能力外，其它控制项都可以不具备。信号寄存器用于与主模块之间的响应及事件信息的传送。由于消息基从模块没有总线驱动能力，因此也可以省略信号寄存器。响应寄存器用于数据传输的软件挂钩，如数据输出准备好DOR，数据输入准备好DIR，接口错误读准备好ERR，写准备好等WREADY。读准备好等RREADY等。该寄存器对于消息基接口十分重要，接口及数据信息在数据寄存器中传递是否正确，主要就是靠响应寄存器的状态配合来完成。因此响应寄存器和数据寄存器之间具有紧密的逻辑关系。通过这些寄存器，将完成模件与总线之间的数据传送工作，VXI通讯是通过查询响应寄存器的标志，并配合字串命令进行数据交换。如写数据时，要伴随发送字节有效命令。如读数据时，要先发送字节请求命令。当前一个数据没有被读走，就被要求发送下一个数据，这种错误称为多次查询错误，需要给出错误标志，给予处理。

消息基主模块接口消息基主模块接口功能是在从模块接口的基础上发展的，它们都具有地址译码及动态组态功能，数据传输挂钩，总线中断，存储单元监控等。它们都具有通讯寄存器。但它们也有很大差别，确切的说消息基从模块是通过数据寄存器与总线交换信息，而主模块接口则有两种工作方式，一是作为从模块通过数据寄存器与总线交换信息，另一种是作为主模块利用快速数据通道完成对总线读写操作的。因此说从模块仅是主模块的一种工作方式而已。为了得到对总线的控制权，主模块就必须具有总线申请能力，为了保证数据传输的正确，主模块就必须增加总线定时功能，为了进行总线数据传输，主模块就必须有总线传输能力，此外通讯寄存器中的很多寄存器或状态位在从模块中都可以省略，而在主模块中则是必不可少。如通讯协议寄存器，信号寄存器等。

接口状态转移：VXI接口有几个不同的工作状态，分别为组态状态，初始化状态，正常操作状态。视接口不同其工作状态也不同，寄存器基接口仅需要一个工作状态是正常操作状态。消息基接口则需要在三个状态之间转换。

***复位包括接口和仪器复位。接口首先进行自检，自检通过后PASS置位后即进入组态状态，在该状态下资源管理器可以对接口进行组态，包括模件识别，动态组态，A24/A32地址空间分配，中断线分配等。***组态完毕后总线控制器通过发送“BNO”命令，使接口进入到初始化状态，本地处理器完成初始化工作后，READY处于置位状态并立刻转移到正常操作状态，在此状态下一旦接收到“BNO”或“ANO”命令，接口又转移到组态状态。

当接口软复位时，主要是接口复位。既对STATUS状态寄存器的PASS位，READY位复位，继而又完成对中断申请复位，响应寄存器中的DIR，DOR，ERR，RREADY位和WREADY位的复位。但保留动态逻辑地址不变，直到SYSREST总线复位。

在消息基器件之间通讯，由于字串协议通讯简单明确，而被经常采用，字串命令可分为组态状态下命令，正常工作状态下命令及与状态无关命令。通过这些字串命令即可达到控制模件寄存器的状态，实现数据交换和状态控制的目的。在接口设计中，根据字串命令中常用的代码值进行编码设计，以便能对这些命令自动响应。如开始正常操作，结束正常操作，字节请求，字节有效，异步控制，中断控制等。由此可完成简易接口功能。

VXI总线接口设计VXI接口芯片是VXI测试技术的关键，要推广应用VXI总线，就要涉及VXI接口技术，由于接口电路逻辑较复杂，用户自行开发有一定的困难，而从市场上购买且价格昂贵，用户很难接受。

从应用的情况看，VXI模件常用的主要有寄存器基和消息基两种。消息基模件又可分为主模块和从模块。其中寄存器基模件具有简单，快速的特点。但对于功能复杂的模件采用消息基则更为方便，从模块作为受控仪器，可接收VXI总线发送的命令和数据。并将测试结果提供给它的命令者。而主模块作为命令者，可以通过总线向它的从者仪器发送命令，指挥其工作。因此主模块常常作为仪器组的控制者或者总线控制器。实际使用中这类仪器并不很多。绝大部分属于从模块方式。

消息基主模块接口功能是在从模块接口的基础上发展的，它们都具有地址译码及动态组态功能，数据传输挂钩，总线中断，存储单元监控等。它们都具有通讯寄存器。但它们也有很大差别。消息基从模块是通过数据寄存器与总线交换信息，而主模块接口则有两种工作方式，一是作为从模块通过数据寄存器与总线交换信息，另一种是作为主模块利用快速数据通道完成对总线读写操作的。因此说从模块仅是主模块的一种工作方式而已。为了得到对总线的控制权，主模块就必须具有总线申请能力，为了保证数据传输的正确，主模块就必须增加总线定时功能，为了进行总线数据传输，主模块就必须有总线传输能力，此外通讯寄存器中的很多寄存器或状态位在从模块中都可以省略，而在主模块中则是必不可少。如通讯协议寄存器，信号寄存器等。VXI接口的主要功能如下：

支持主模块功能；可编程中断器；动态或静态组态；读/写有效监控；VXI寄存器组；可编程逻辑地址；支持ID标识寄存器；支持仪器类型寄存器；支持偏移地址寄存器；状态/控制寄存器；通讯协议寄存器；响应寄存器；信号寄存器；支持数据低寄存器；支持A24指针寄存器。

作为消息基器件需要外部配备CPU控制器，考虑到总线的驱动能力，需要配备外部总线驱动器。

目前制做大规模集成电路常见的方式有EPLD，CPLD，FPGA等。我们选用当前较流行的XILINX公司的95108。经过调整分解成为三部分。

第一部分为消息基从模块接口功能。主要包括静态及动态组态，数据传输从模块挂钩，总线中断，状态/控制寄存器，数据低寄存器读/写有效监控及响应寄存器，通讯协议寄存器等。并支持ID标识寄存器，仪器类型寄存器，偏移地址寄存器，数据低寄存器，A24指针寄存器等读写逻辑。

第二部分为消息基主模块接口功能。主要包括，总线定时模块，总线仲裁申请模块，数据传输主模块挂钩等逻辑，另外数据低寄存器，A24地址指针寄存器也包括在里。

第三部分为总线驱动扩展功能。主要包括，地址总线驱动，辅助地址总线驱动，数据总线驱动及相应的逻辑，另外接口的地址译码，总线中断线的驱动，及ID寄存器，TYPE寄存器，偏移寄存器电路也包括在里面。

总线定时模块的工作过程：在进行数据传输时，***控制者首先对模块进行寻址，并将相应的地址选通线AS*，数据选通线DS0*，DS1*以及控制数据传输方向的WRITE*信号线等设置为有效电平。主模块就会等待DTACK*的返回，主模块在收到响应信号DTACK*后才撤消数据有效信号。当主模块访问一个不存在的从模块时，由于没有响应信号返回，主模块就会永远的等下去，造成总线死锁。总线定时模块就是用来监视总线并防止死锁的电路。当模块检测到地址匹配及各控制线有效后，驱动DTACK*为低电平，以此向总线控制者确认已经将数据放在数据总线上(读周期)或已经成功地接收到数据(写周期)。如果超过20μs模块还没有驱动DTACK*为低电平，则总线超时监视器则发出总线错误信号BERR*，通知主模块发生了总线错误。

Claims (4)

1.一种总线转换电路，所述的电路结构为基于PC104总线的子、母板结构，包括PC104总线的微处理器CPU的电路，其特征是：所述的总线转换电路采用大规模可编程逻辑器件CPLD，包括译码及时序逻辑控制电路，VME总线时序生成电路，VXI总线数据/地址空间扩展电路，VXI寄存器电路，VXI扩展组件，由数据传输总线DTB、DTB仲裁总线、优先中断总线和实用总线4组总线完成PC104总线到VXI总线时序的转换，实现PC104总线对VXI总线的控制。

2.根据权利要求1所述的总线转换电路，其特征是：所述的VME总线时序生成电路包括数据传输模块、总线定时模块、DTB总线仲裁模块、总线中断模块。

3.根据权利要求1或2所述的总线转换电路，其特征是：所述的VXI寄存器电路包括VXI总线组态寄存器和通讯寄存器。

4.根据权利要求1或2所述的总线转换电路，其特征是：所述的VXI扩展组件包括MODID线、TTLTRG线和CLK10线。

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