所述CPU模块11产生PCI总线和AT总线,其中PCI总线为33MHz/32Bits,5V,AT总线为8MHz/16Bits,它还与IDE硬盘接口18互连;
所述以太网接口控制模块13用于解决主板与智能外设的数据交换;
所述两万门的大规模逻辑阵列FPGA 14完成所有的核心控制,如总线逻辑控制、总线仲裁控制、总线监控、主备倒换控制,提供时钟基准等;
所述的DC-DC电源模块15进行48V到5V和3.3V的电压变换,使得所有电源均由一次电源供给,这样减少了中间环节,提高了***稳定性;
所述电子盘接口16用于电子盘的接入,电子盘是以闪存工艺为基础的硅集成芯片,它克服了普通硬盘常常因强电、振动等原因而损坏的问题,保证了***的数据安全。
如图2所示的CPU模块11的内部结构示意图,它包括CPU 21、北桥芯片22、南桥芯片23及高速缓存24。CPU 21可采用INTEL 8086系列的高端产品奔腾处理器(MMC-1封装),该系列的处理器是64位数据总线架构,每个时钟周期可处理两条指令,数据高速缓存和命令高速缓存独立分开,从而大大减少了总线冲突;它还有动态预取指令,支持总线管道方式,它的处理能力能满足大部分工业控制***的要;南桥芯片23完成PCI总线到ISA总线的转换,并提供PCI硬盘接口控制;北桥芯片22完成CPU的HOST总线到PCI总线的转换及内存的控制,并提供PCI总线的仲裁。
显示控制单元12的功能结构如图3所示,它包括一个高性能图形显示芯片、DRAM 35、EPROM 36和显示器插座38。所述图形显示芯片包含色彩处理核心31、PCI总线控制器32、BIOS接口33、DRAM控制器34及模拟显示信号接口37,它是一种基于64位DRAM的SVGA控制器,能实现硬加速BitBLT(位边界块传输)、视频回放和视频捕捉。工控主板上集成1M显示存储器DRAM 35,最高可提供真彩(32Bits)800×600的显示模式。***上电后,从显示32K EPROM 36中调入BIOS程序,对该显示芯片初始化,将要显示的数据写入显示缓存区,然后完成数模转换,输出RGB和行场信号,即可在显示器上显示出数据或图形。
如图4所示,为保证以太网信息的不间断传输,工控主板上还装有以太网接口控制模块13,它包括两个相同的10M/100M自适应以太网接口控制器。所述的10M/100M自适应以太网接口控制器采用的是高集成度的32位PCI总线以太网控制器,在全双工工作时,带宽可达到200Mbps。每个以太网接口控制器都集成以太网控制器41、变压器42、PCI总线控制器43以及位于以太网控制器41和变压器42之间的接收缓冲器、发送缓冲器,支持网络远端唤醒功能。在正常工作时,可将两个网线分别接在不同的集线器HUB上,当有一台HUB出问题时仍不影响消息发送。
逻辑阵列FPGA 14功能原理如图5所示。该主板采用ALTERA的FPGA进行大量的逻辑控制。这些逻辑功能是CPU卡所没有提供的。只有在这些逻辑电路的控制下才能保证***可靠、安全、稳定的运行。另外,由于采用了FPGA芯片,使得主板集成度更高。在逻辑阵列FPGA 14中设计了以下功能模块:控制/状态寄存器组51、主备控制52、奇偶校验53、总线仲裁54、总线监控55、中断寄存器56、时钟检测57和WATCHDOG电路59等,下面分别介绍每个功能模块。
1.控制/状态寄存器组51
本发明采用了32个8位宽度的控制/状态寄存器,并将它们映射在***的内存区,通过这些寄存器可控制***的运行和读取***的状态。控制寄存器可读可写,状态寄存器是只读的。
2.主备控制52
***复位后,初始状态为离线,即不对***进行控制。通过程序或键盘向主备控制寄存器相关位中写入控制值,可申请主用状态。结合图6,当另一台主机处于离线状态时,本机则可进入主用;当另一台主机处于主用状态时,本机则进入备用状态。本机目前的状态可从主备状态寄存器中读得。两台主机可通过主备线交换控制信息。
3.奇偶校验53
本发明通过并行总线和其他单板通讯。为防止消息的传输错误,应对输出数据总线进行了奇偶校验。这里采用的是奇校验,当数据总线上有偶数个1时,校验线输出1;当数据线上有奇数个1时,校验线上输出0。写数据时将校验线上的值一并写出,存在RAM中;读数据时进行检验,若发现共有偶数个1时报错。“奇偶检验错”的消息通过中断告知***,***可进行数据的重发或告警。
4.总线仲裁54
本发明输出A、B两套总线,一套用来大量主备数据的传递;另一套用来和其他外设传输数据。两套总线均汇总于本板上的AT总线,这就需要仲裁逻辑。总线仲裁54使得***的两套总线分时占用AT总线。
5.总线监控55
工控主板一般要和大量的外设交换数据。为正确读取外设的数据,常常要等待外设“数据准备好”的信号。当外设工作不正常时,往往会造成主机死等待或在主机读取数据时拉死总线。这就是通常所说的“死机”现象。为防止死等待和总线被拉死,当总线监控55检测到外设的“数据准备好”信号长时间不“准备好”时或发现总线长时间不活动时,将切断总线B与***的联系,并通过中断寄存器56告知***故障。
6.中断寄存器56
传统PC机架构的主板中断资源非常有限,可供扩展使用的只有4到5个。这远远不能满足工业控制的需要。本中断寄存器56虽仅占用主机的一个中断,却可接收八路中断事件的触发。当发生以下现象时,如奇偶检验错、总线异常、WATCHDOG溢出、主用申请倒换为备用、时钟不正常等,中断寄存器56相应的位将分别置位,逻辑阵列FPGA 14向***发出一个中断,***可通过查询中断寄存器56来确定中断原因,进而进行相应的处理。
7.时钟检测57
在一些工业控制***中,对时钟比较敏感。要求时钟非常精确,而PC机的时钟难以给出更高的精度。解决的思路是可从外界引入高精度的时钟方波信号进行同步和计数,用来修正***时钟。本板用***时钟来检测外部时钟是否接入,若接入则启动计数器58计时,该计数器最大计时长度约为300天。每当发现***时钟和外界时钟相差5秒钟(可调)时,校正***时钟。另外,本板是这样来检测有没有外部时钟的:将外部时钟和***时钟分别引入两个计数器,当内部时钟计到一预设值时,外部时钟也应计到它的预设值,若没有到或超出,则认为该外部时钟不正常,便不会用来校准***时钟,并通过状态寄存器上报***外部时钟不可用。
8.WATCHDOG电路59
该WATCHDOG电路59可在***发生重大故障时使***复位重新启动。程序初始化时,应向WATCHDOG寄存器写入启动命令,WATCHDOG计数器开始工作。程序正常运行时,定时清除WATCHDOG;当***死机或程序跑飞时,由于不能定时清除WATCHDOG,WATCHDOG将计数溢出,引起***复位,并将溢出的信息通过主备线告知另一台主机。
图6给出的是双机热备份及双总线架构的工作原理。每块主板引出两套总线,即总线A和总线B。一套总线用来提供扩展背板使用,另一套总线用来相互实时交换信息。主备工作的原理是这样的:主板A和主板B一起上电,通过主备控制52竞争主备。主备两板同时采集信息并相互通讯,备板处理的信息不输出,主用板的信息输出,用以控制整个***。并通过大规模逻辑阵列FPGA 14来监测***,一旦发现***出现WATCHDOG计数器溢出、死机等重大故障,立即复位本机让出主用状态并告知对方,备用机升为主用,继续对信息进行处理。原主用机复位后重新工作置备用状态。整个过程不需软件干预,在硬件的控制下自动完成。这样,***的工作就不会因单板的故障而中断。
综上所述,本发明作为工业控制***中的核心处理单元,不仅能够运行各种实时操作***,而且提供了双机备份、运行监控机制,使***更能安全有效稳定的运行,提高了处理能力,减少对CPU卡的依赖,解决了原来使用CPU卡时频繁出现的死机现象,大大提高了可靠性。另外,本发明还提供了完善的用户硬件接口和10M/100M自适应以太网接口,解决了工控主板与智能外设的数据交换问题,有效地减少了***附加设备,达到了高集成度。