CN100507927C - 库测试电路以及库测试方法 - Google Patents

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Abstract

本发明公开一种库测试电路以及库测试方法，该库测试电路用于验证多个标准单元库的逻辑单元的功能，其包括：多个标准单元库的逻辑单元，每个逻辑单元具有预定数目个输入矢量合成，该核心模块输出对标准单元库的测试结果信号；第一开关组，用于将第一输入信号输出到该核心模块，从而选择对应于各个逻辑单元的单元标识符；以及第二开关组，用于将第二输入信号输出到该核心模块，从而选择与每个逻辑单元的输入矢量合成对应的图形标识符。

Description

库测试电路以及库测试方法
本申请基于并要求享有对2005年12月29日提交的韩国专利申请NO.10-2005-0133969的优先权，该申请的全部内容通过援引合并在此。
技术领域
本发明一般涉及库测试电路以及库测试方法，并且更具体地涉及用于验证多个标准单元库的逻辑单元的功能的库测试电路以及库测试方法。
背景技术
在使用亚微米技术用于制造集成电路的专用集成电路(ASIC)技术领域中，逻辑电路设计者使用大量逻辑单元，所述逻辑单元在微芯片设计中起重要作用。当使用逻辑单元时，电路设计者从逻辑单元的指定列表(即标准单元库)中选择在目标电路要使用的合适的逻辑单元。在这种标准单元库中列出的所有逻辑单元必须工作在指定的方式，并且电路设计者假定所有逻辑单元将以预想的方式精确地工作。
因而，标准单元库的提供者必须验证每个逻辑单元的功能。连续不断地尝试去验证这种功能。
然而，非常需要适用于各种设计规则以及各种标准单元库的统一测试方法。
发明内容
根据本发明，提供一种库测试电路以及库测试方法，本发明在不考虑集成度的情况下，普遍地适用于各种设计规则以及具有各种数目逻辑单元的标准单元库。
根据优选实施例，提供一种库测试电路，其用于验证多个标准单元库的逻辑单元的功能，该库测试电路包括：核心模块，其包括多个标准单元库的逻辑单元，每个逻辑单元具有预定数目个输入矢量合成，该核心模块输出对标准单元库的测试结果信号；第一开关组，用于将第一输入信号输出到该核心模块，从而选择对应于各个逻辑单元的单元标识符；以及第二开关组，用于将第二输入信号输出到该核心模块，从而选择与每个逻辑单元的输入矢量合成对应的图形标识符；第一显示装置和第二显示装置，其中，在自动模式中，顺序自动选择所有单元标识符以及所有图形标识符，该第一显示装置和第二显示装置显示检测到错误的逻辑单元的标识编码，其中，在半自动模式中，选择用于半自动模式的单元标识符，并顺序自动选择对应于用于半自动模式的单元标识符的所有图形标识符，该第二显示装置显示检测到错误的输入矢量合成的标识编码，其中，在手动模式中，选择用于手动模式的单元标识符，并选择用于手动模式的图形标识符，该第一显示装置和第二显示装置显示其测试结果信号，以及其中，由该核心模块输出的该测试结果指示在自动模式、半自动模式或手动模式中检测到的错误。
根据另一优选实施例，本发明提供一种库测试电路，其用于验证多个标准单元库的逻辑单元的功能，该库测试电路包括：核心模块，其包括多个标准单元库的逻辑单元，每个逻辑单元具有预定数目个输入矢量合成，其中该核心模块输出对应于各个逻辑单元的单元标识符，以及与每个逻辑单元的各个输入矢量合成对应的图形标识符；其中在自动模式下，自动顺序地选择所有单元标识符，并且向各个逻辑单元输出与所选择的单元标识符对应的所有图形标识符；以及其中该核心模块为每个单元标识符和每个图形标识符输出对标准单元库的测试结果信号。
根据又一优选实施例，本发明提供一种库测试方法，该方法包括：通过将单元标识符和图形标识符输出到包括所述逻辑单元的核心模块来进行自动模式测试，其中所述单元标识符对应于各个逻辑单元，并且所述图形标识符对应于各逻辑单元的各个输入矢量合成；通过控制第一开关组，以在所述逻辑单元中选择对应于一个或多个逻辑单元的单元标识符，并且将所选择的单元标识符输出到该核心模块，由此来进行半自动模式测试；通过控制该第一开关组和一第二开关组，以在每个逻辑单元的输入矢量合成中选择对应于一个或多个输入矢量合成的图形标识符，并且将所选择的图形标识符输出到该核心模块，由此来进行手动模式测试；以及从该核心模块接收对标准单元库的测试结果信号，其中，在自动模式中，第一显示装置和第二显示装置显示检测到错误的逻辑单元的标识编码，其中，在半自动模式中，该第二显示装置显示检测到错误的输入矢量合成的标识编码，其中，在手动模式中，该第一显示装置和第二显示装置显示其测试结果信号。
附图说明
根据结合附图所提供的以下优选实施例的描述，本发明的上述和其它特征将显而易见，其中：
图1示出根据本发明的库测试电路的电路框图。
具体实施方式
下文将参照附图详细描述根据本发明优选实施例的库测试电路以及库测试方法，以使本领域的技术人员可以很容易地实现本发明。
根据本发明，其提供一种用于验证标准单元库的逻辑单元功能的库测试电路及测试方法。当备好模块时，通过将该模块放置在已实现库测试电路的印刷电路板(PCB)上可以很容易地进行逻辑单元的验证。
根据本发明，将称为单元标识符(单元ID)的唯一编码分配给标准单元库的每个逻辑单元，并且记录每个逻辑单元的输入/输出线的数目，从而确定具有最多数目输入线的逻辑单元以及具有最多数目输出线的逻辑单元。因而根据最多数目输入线In将输入矢量合成的个数设置为2xIn。由于这种输入矢量合成也是固有的，所以它用作图形标识符。
图1示出根据本发明的库测试电路的电路框图。
如图1所示，使用开关组110和112分别选择特定的单元标识符和特定的图形标识符，从而对具有相应输入矢量合成的逻辑单元进行测试。每个开关组110和112具有多个开关，每个输出信号“1”或“0”，从而选择单元标识符或图形标识符。例如，开关组110通过产生7位的单元标识符可以识别库的128个逻辑单元。
在图1的测试电路中，核心模块100包括作为功能验证对象的标准单元库的逻辑单元。核心模块向显示装置114和116输出对各个逻辑单元的测试结果信号，从而在单元标识符显示装置114和图形标识符显示装置116上显示测试结果。例如，可以将美国德州的TAOS公司制造的十六进制显示装置用作显示装置114和116。
根据本发明的验证算法包括三个运行模式，即自动模式、半自动模式以及手动模式，从而提供更精确的验证结果，并且缩短验证所需的时间。对于图1的核心模块，可以使用两个开关(未示出)的组合选择所述三种运行模式，所述两个开关分别提供输出A0和A1。在所述三种运行模式中，自动模式使用最广泛。
当选择自动模式时，向核心模块100输入用于各个逻辑单元的所有输入矢量合成的图形标识符以及用于所有逻辑单元的单元标识符。即，在自动模式，由于顺序自动选择所有单元标识符以及所有图形标识符，因此不再使用开关组110和112。
通过选择对应于特定逻辑单元的单元标识符开始自动模式中的算法。当选定特定单元标识符时，就顺序自动选择对应于该单元标识符的所有可能的图形标识符，然后将它们输入到核心模块100。如果已将所选择的单元标识符的所有图形标识符输入到核心模块100，则自动选择随后的单元标识符，并且重复相同的算法。
在这个过程期间，如果检测到在特定单元中有错误，则激活从核心模块100输出的测试结果信号的特定位，以指示该错误，并且激活发光二极管(LED)118，以显示错误状态信号。因此，该被检测到错误的单元的标识编码显示在显示装置114和116上。
自动模式的优点包括：1)可以一次验证所有单元的所有输入矢量合成；2)可以分别指示具有功能错误的单元；以及3)可以检测具有功能错误的单元的总数。
同时，如果完成自动模式的测试，则优选地执行半自动模式的验证，以重新验证检测到错误的特定单元。
在半自动模式的算法中，用户通过控制开关组110选择对应于特定逻辑单元的单元标识符。当用户选定特定的单元标识符时，顺序自动选择对应于该单元标识符的图形标识符，从而选择对应于该单元标识符的特定逻辑单元的所有输入矢量合成。然后该图形标识符被输入到核心模块100并且被核心模块100验证。在该过程期间，如果在特定输入矢量合成中检测到错误，则激活从核心模块100输出的该测试结果信号的特定位，以指示错误，并且激活发光二极管(LED)118，以显示错误状态信号。因此，检测到错误的该输入矢量合成的标识编码显示在显示装置116上。
半自动模式的优点包括：1)可以验证所选择的逻辑单元的所有输入矢量合成；以及2)在所选择的逻辑单元的输入矢量合成中，可以分别指示检测到错误的输入矢量合成。
同时，如果完成半自动模式的测试，则优选执行手动模式的验证，以重新验证检测到错误的特定逻辑单元的特定输入矢量合成。
在手动模式中，如果用户通过控制各个开关组110和112分别选择对应于特定逻辑单元的单元标识符和对应于所选择的逻辑单元的特定输入矢量合成的图形标识符，并且将所选择的单元标识符和图形标识符发送到核心模块100，则核心模块100向显示装置114和116输出该逻辑单元的对应输入矢量合成的测试结果信号。
同时，核心模块可以输出核心状态信号，该核心状态信号指示该库测试电路正工作于何种工作状态，即自动、半自动或手动模式。该库测试电路还可以安装LED，以显示这种核心状态信号。
如上所述，根据本发明的库测试电路以及库测试方法包括以下优点。
第一，该测试电路普遍适用于各种设计规则以及包括各种数目个逻辑单元的标准单元库，而与集成度无关。
第二，该验证算法包括三种工作模式，即自动模式、半自动模式以及手动模式，从而提供更精确的验证结果并且缩短验证所需的时间。
虽然本发明已示出并描述优选实施例，但是本领域的技术人员应该理解在不脱离以下权利要求书限定的本发明的精神和范围的情况下可以做出各种变化和修改。如果所述变化和修改落入权利要求书或其等同物的范围内，则它们应被解释为落入本发明的范围内。

Claims (7)

1、一种库测试电路，其用于验证多个标准单元库的逻辑单元的功能，该库测试电路包括：
核心模块，其包括多个标准单元库的逻辑单元，每个逻辑单元具有预定数目个输入矢量合成，该核心模块输出对标准单元库的测试结果；
第一开关组，用于将第一输入信号输出到该核心模块，从而选择对应于各个逻辑单元的单元标识符；
第二开关组，用于将第二输入信号输出到该核心模块，从而选择与每个逻辑单元的输入矢量合成对应的图形标识符；以及
第一显示装置和第二显示装置，
其中，在自动模式中，顺序自动选择所有单元标识符以及所有图形标识符，该第一显示装置和第二显示装置显示检测到错误的逻辑单元的标识编码，
其中，在半自动模式中，选择用于半自动模式的单元标识符，并顺序自动选择对应于用于半自动模式的单元标识符的所有图形标识符，该第二显示装置显示检测到错误的输入矢量合成的标识编码，
其中，在手动模式中，选择用于手动模式的单元标识符，并选择用于手动模式的图形标识符，该第一显示装置和第二显示装置显示其测试结果信号，以及
其中，由该核心模块输出的该测试结果指示在自动模式、半自动模式或手动模式中检测到的错误。
2、如权利要求1所述的库测试电路，其中以半自动模式控制该第一开关组，或者以手动模式控制该第一开关组和该第二开关组。
3、一种库测试方法，其用于验证多个标准单元库的逻辑单元的功能，每个逻辑单元具有预定数目个输入矢量合成，该库测试方法包括：
通过将单元标识符和图形标识符输出到包括所述逻辑单元的核心模块来进行自动模式测试，其中所述单元标识符对应于各个逻辑单元，并且所述图形标识符对应于各逻辑单元的各个输入矢量合成；
通过控制第一开关组，以在所述逻辑单元中选择对应于一个或多个逻辑单元的单元标识符，并且将所选择的单元标识符输出到该核心模块，由此来进行半自动模式测试；
通过控制该第一开关组和一第二开关组，以在每个逻辑单元的输入矢量合成中选择对应于一个或多个输入矢量合成的图形标识符，并且将所选择的图形标识符输出到该核心模块，由此来进行手动模式测试；以及
从该核心模块接收对标准单元库的测试结果信号，
其中，在自动模式中，第一显示装置和第二显示装置显示检测到错误的逻辑单元的标识编码，
其中，在半自动模式中，该第二显示装置显示检测到错误的输入矢量合成的标识编码，
其中，在手动模式中，该第一显示装置和第二显示装置显示其测试结果信号。
4、如权利要求3所述的库测试方法，其中在进行该半自动模式和该手动模式的测试之前进行该自动模式的测试。
5、如权利要求3所述的库测试方法，其中在该自动模式的测试之后并且在该手动模式的测试之前进行该半自动模式的测试。
6、如权利要求3所述的库测试方法，其中对从该核心模块接收到指示失败的测试结果信号的逻辑单元进行该半自动模式的测试。
7、如权利要求3所述的库测试方法，其中对从该核心模块接收到指示失败的测试结果信号的逻辑单元和输入矢量合成进行该手动模式的测试。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100884983B1 (ko) 2007-06-26 2009-02-23 주식회사 동부하이텍 표준 셀 라이브러리의 성능 개선을 위한 측정 장치
US8024695B2 (en) 2008-02-05 2011-09-20 Nangate A/S Optimization of integrated circuit design and library
WO2009120137A1 (en) * 2008-03-25 2009-10-01 Telefonaktiebolaget L M Ericsson (Publ) Method for automatically selecting a physical cell identity (pci) of a long term evolution (lte) radio. cell
US8762904B2 (en) 2012-03-28 2014-06-24 Synopsys, Inc. Optimizing logic synthesis for environmental insensitivity
CN110348127B (zh) * 2019-07-12 2023-05-09 北京物芯科技有限责任公司 一种测试用例的生成方法、装置、设备及存储介质
CN112380809B (zh) * 2020-11-16 2021-08-03 成都海光微电子技术有限公司 标准单元、标准单元库的物理规则验证方法、装置及设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000305961A (ja) * 1999-04-16 2000-11-02 Matsushita Electric Ind Co Ltd セルライブラリデータベースおよび設計支援装置
US6449751B1 (en) * 2000-08-22 2002-09-10 Lsi Logic Corporation Method of analyzing static current test vectors with reduced file sizes for semiconductor integrated circuits
DE602004007498T2 (de) * 2003-03-31 2008-03-13 Advantest Corp. Testemulationseinrichtung
KR20060019556A (ko) * 2003-05-28 2006-03-03 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 디바이스 테스트 방법 및 장치, 집적 회로디바이스
US7120571B2 (en) * 2003-06-16 2006-10-10 Fortelink, Inc. Resource board for emulation system

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