CN100461142C - 微处理器、处理器总线***、及执行稀疏写入处理的方法 - Google Patents

Abstract

一种微处理器，包括处理器逻辑电路及稀疏写入逻辑电路。处理器逻辑电路标示多个地址信号以及多个请求信号，以提供地址与请求给高速缓存线存储器写入处理。稀疏写入逻辑电路在多个请求信号上提供多个稀疏存储器写入处理中的一个；以及在多个地址信号上提供多个对应的致能位。每一稀疏存储器写入处理对应多个数据粒状程度之一。如果稀疏存储器写入处理是8个四字的四倍频高速缓存线写入，致能位可以是如下之一：字节、双倍字(doubleword)、四倍字(quadword)、双四倍字(doubquadword)等等的致能位。一种执行稀疏写处理的方法包括为存储器写入处理提供地址和请求；标示存储器写入处理是一个被选中的稀疏写处理；为被选中的稀疏写处理标示致能信号；以及为稀疏写处理提供数据。

Description

微处理器、处理器总线***、及执行稀疏写入处理的方法

技术领域

本发明涉及一种微处理器，特别是涉及一种致能可变宽度数据传输的微处理器及其方法，用以解决当连续写入合并的存储器空间修改时写入存储器缓慢的问题。

背景技术

写入合并(write combines)与非暂时性的储存(non-temporal stores)不保存在微处理器中，而是写出至存储总线。在现今的四倍频总线(quad-pumped bus)中，例如大多x86兼容微处理器所提出的总线，数据传输至存储器不是由高速缓存线(cache line)方式(例如64字节高速缓存线的八个四倍字(quadword))来执行，就是由个别的四倍字方式来执行。当传输一个完整的高速缓存线时，则需要两个时钟周期来传输八个结合的四倍字，且四个四倍字是在总线时钟的每一周期期间内传输，因此说明了计算机中的描述符号“quad-pumped”。假使只有部分的高速缓存线被写入至存储器，那时使用另一种数据传输形式，其允许个别的四倍字传输，且如部分总线通讯协议(bus protocol)，字节致能信号被设定来指示在被写入存储器的传输的四倍字中特定的字节。个别的四倍字传输占用了一个总线时钟周期。在此方式下，此技术的状态情况不是允许了64个连续的字节在两时钟周期内被写入至存储器，就是一个四倍字在单一时钟周期内被写入至存储器。

回顾现今微处理器总线架构及相关连的通讯协议，以及结合了观察关于连续的存储器空间如何由应用的程序来操作下，当在连续的存储器空间内稀疏(sparse)数据已被修改且被写入至总线时，本发明人注意到了先前所提及的与数据写入至存储器总线有关的总线通讯协议是无益的。举例来说，常见的是修改在视讯缓冲器中的棋盘式部分(每一其它双倍的四倍字、每一其它四倍字、每一其它双倍字(doubleword)等等)，以改变显示的一些外观。然而，现有微处理器不会提供用来选择在四倍字接四倍字(quadword-by-quadword)方式下，除了以字节粒状程度(granularity)之外，以任何粒状程度被写入至存储器的数据的机制。连续存储器的稀疏写入因此设定被写入至总线，且此一写入被限制在个别的四倍字传输。

由于与联合写入(combined writes)(例如写入结合、非暂时性的储存)相关的数据一般来说比较大，因此不论总线是四倍频总线还是其它的，对于充分地利用数据总线的频宽是不利的。由于数据总线一般是操作在比微处理器核心时钟速度慢好几倍的时钟速度下，因此以最佳效率来执行联合写入至存储器是很重要的。因此期望将完整的高速缓存线写入至存储器，且在存储器内，此高速缓存线中的个别要素可被可变宽度粒状程度所致能。

发明内容

本发明提供一种微处理器，包括处理器逻辑电路及稀疏写入逻辑电路。处理器逻辑电路标示多个地址信号以及多个请求信号，以提供地址与请求给高速缓存线存储器写入处理。稀疏写入逻辑电路导致微处理器逻辑电路于多个请求信号上提供多个稀疏存储器写入处理之一，以及在多个地址信号上提供多个对应的致能位。每一稀疏存储器写入处理对应多个数据粒状程度(granularity)之一。

处理器逻辑电路可标示多个地址信号与多个请求信号的第一部份以提供地址与请求，标示多个地址信号与多个请求信号的一第二部份以提供多个稀疏存储器写入处理之一以及提供多个致能位。稀疏写入逻辑电路导致处理器逻辑电路提供一些致能位于对应一数据粒状程度的请求信号。致能位可以是字节、双倍字、四倍字、双四倍字等等的致能位。

在另一实施例中，稀疏存储器写入处理为四倍频高速缓存线写入处理，用以写入八个四倍字。致能位可以是字节、双倍字、四倍字、以及双四倍字致能位中的之一。

本发明还提供一种处理器总线***，包括处理器总线、处理器、以及总线代理。处理器总线包括多个地址信号、数据信号、以及请求信号。处理器用以控制多个地址信号和请求信号，以请求包括数据的宽度粒状程度(granularity)的稀疏存储器写入处理且提供多个致能位，且用以控制多个数据信号以提供数据给稀疏存储器写入处理。总线代理耦接存储器总线，用以将部分的数据写入至由多个致能位所被选中的存储器地址。

处理器标示第一部份以及第二部分，其中，第一部份包括分别在多个地址信号以及多个请求信号上的地址及存储器线写入请求，且第二部分包括多个稀疏存储器写入处理请求之一以及分别在多个地址信号及多个请求信号上的多个致能位。每一稀疏存储器写入处理请求指示数据的多个宽度粒状程度的一对应者。此数据的等宽度粒状程度的包括字节、字、双倍字、四倍字、以及双四倍字。

稀疏存储器写入处理包括具有八个四倍字的四倍频(quad-pumped)高速缓存线写入处理，且多个致能位为选择的字节、双倍字、四倍字、以及双四倍字致能位之一。在一些实施例中，总线代理根据多个致能位而以选择的宽度粒状程度来写入部分的八个四倍字。

本发明提出一种执行稀疏写入处理的方法，首先，提供处理器、地址、以及请求给存储器写入处理。由处理器指示存储器写入处理为多个稀疏写入处理中所被选中之一。接着，由处理器标示多个致能信号给予被选中的稀疏写入处理。之后，由处理器提供数据给被选中的稀疏写入处理。

此执行稀疏写入处理的方法还包括由处理器标示第一处理部分，其中，此第一处理部分提供地址并指示存储器写入处理；且包括由处理器标示第二处理部分，且此第二处理部分包括多个稀疏写入处理编码中的一对应者。此方法还包括，由处理器以多个致能位来标示第二处理部分，且多个致能位具有对应被选中的稀疏写入处理编码的一粒状程度(granularity)。此方法可包括，标示被选中的字节、双倍字(doubleword)、四倍字、以及双四倍字(doublequadword)致能位之一。此方法还包括，由总线代理接收被选定的稀疏写入处理、多个致能信号、以及数据，且根据多个致能信号并以被选中的稀疏写入处理所决定的一粒状程度，写入部分的信号。

附图说明

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。

图1表示现有微处理器接口***的示意图。

图2表示根据图1的现有微处理器接口***的信号间的互动，以执行读取处理R1，接着执行三个写入处理W1、W2、以及W3。

图3表示的窗体说明在写入周期的”B”请求部分期间内，假使单一四倍字原由请求(REQ)总线所指定，地址(ADDR)总线的地址信号的信号定义。

图4表示根据本发明实施例的微处理器接口***的示意图。

图5表示的窗体说明根据本发明实施例，在请求周期的”B”部分期间内REQ总线的请求信号，以达到可变宽度粒状程度。

图6表示的窗体说明在稀疏写入合并的请求周期的”B”部分期间内给所选择的ADDR总线的地址信号的信号定义，以完成当REQ总线的信号指示稀疏写入合并的写入处理时的双倍字粒状程度。

图7表示的窗体说明在稀疏写入合并的请求周期的”B”部分期间内给所选择的ADDR总线的地址信号的信号定义，以完成当REQ总线的信号指示稀疏写入合并的写入处理时的四倍字粒状程度。

附图符号说明

100～微处理器接口***；              101～微处理器；

103～总线代理；                      105～存储器总线；

400～微处理器接口***；              401～微处理器；

403～总线代理；                      405～存储器总线；

407～处理器逻辑电路；                409～稀疏写入逻辑电路；

411～稀疏逻辑电路。

具体实施方式

本发明的发明人已了解无法充分地利用微处理器的处理器总线的频宽的不利之处。并且也注意到由于处理器总线一般是操作在比微处理器核心时钟速度慢好几倍的时钟速度下，因此以最佳效率来执行联合写入至存储器是很重要的。发明人已了解，特别的是，当在连续存储器空间内的稀疏数据(sparse data)已被修改并被写入至总线时，现有与数据写入至总线相关的总线通讯协议是不利的。因此，发明人研究了一种稀疏写入合并(writecombines)的写入特性，其中，高速缓存线可以可变宽度粒状程度(granularity)所致能，将以图1至7来说明。

图1表示现有微处理器接口***100的示意图。微处理器接口***100包括微处理器101以及与存储器总线105接合的总线代理103。总线代理103表示本领域的技术人员所熟知的多个不同种类的总线代理，例如存储器控制器、主机/PCI桥接器等等。处理器总线105包括用来执行数据处理的信号，包括双向地址总线ADDR、双向数据总线DATA、以及多个控制信号。虽然已了解根据特别的配置及结构，地址与数据总线可具有任何适当数量信号，而在所叙述的实施例中，ADDR总线具有36个信号，以ADDR[35:0]表示；DATA总线具有64个信号，以DATA[63:0]表示。假使举例来说，传输是四倍字(quadword)粒状程度的，本领域的技术人员将能了解只需要ADDR[35:3]。多个控制信号包括总线时钟信号BCLK、双向地址闪空信号(bidirectional address strobe signal)ADS(指示在ADDR总线上地址的正确性)、双向请求总线REQ[4:0]、双向数据总线忙碌信号DBSY(由正在提供数据在DATA总线的实体所标示)、数据预备信号DRDY(由在所有时钟周期期间内提供数据的装置所标示，此时数据通过DATA总线传输)、以及响应总线RS。双向请求总线REQ[4:0]明确说明了处理请求的类型，例如存储器编码读取、存储器数据读取、存储器线写入(八个四倍字)、具有字节致能的存储器四倍字写入。响应总线RS提供了处理响应的类型，例如没有数据、正常数据、绝对回写(writeback)，其通过DATA总线来完成。在说明的实施例中，RS总线具有3个信号，以RS[2:0]表示；REQ总线具有五个信号，以REQ[4:0]表示。

存储器总线105的信号是现今差异很小的微处理器提供的。一些处理器在相同的信号群组上多路传送地址及数据，因此提供多个控制信号以指示当前的是数据或地址。二者择一地，其它微处理器则是利用不同地址或数据总线宽度或控制信号。不论特别的处理器架构的细部，差不多所有处理器提供信号用来与总线代理通讯，以指示需要哪一种处理型态，指示此处理的参数、以及传送或接收数据。

图2表示根据现有微处理器接口***100的信号间的互动，以执行读取处理R1，接着执行三个写入处理W1、W2、以及W3。如图所示，BCLK、ADS、DBSY、以及DRDY信号与ADDR、REQ、RS、以及DATA总线是以时间(TIME)为横轴来绘制。对于每一处理而言，微处理器101提供地址在ADDR总线上，且总线代理103根据ADS信号的检测来箝制此地址。为了明确说明，控制信号被标示时以低逻辑电平来表示，而本领域的技术人员可了解也可以高逻辑电平来表示。在x86兼容微处理器中的上述的处理以及所列举的对应信号的操作将以许多的参考文献来说明，包括由TomShanley所编辑的“Pentium Pro and Pentium II System Architecture”一书，其包含关于所有意图与目的参考数据。

BCLK时钟信号的周期表示在时序图的上方且具有周期编号，以及这些信号的状态的处理的时序将根据对应的周期编号来描述。在周期1、3、5、及7期间，ADS信号与在ADDR总线上的地址被微处理器101标示(例如处理请求“A”及“B”部分)，以请求一读取处理R1，其后跟随着三个写入处理W1至W3。简单地说，在忽略延迟下，可以了解实际上的信号转变是发生在紧接地接续于图标信号转变的后的周期。举例来说，ADS信号的下降缘开始了发生在时钟周期2及3之间BLCK信号的上升缘的W1写入处理，且其实际上发生在相对短延迟后的时钟周期3期间。许多写入处理，例如W1至W3，一般被执行来写入至写入结合缓冲器的存储器或其它类似者。

与这些请求的每一者相关的参数于在地址总线ADDR与请求总线RQE上的一时钟周期内被提供。如图所示，每一处理的“A”请求部分对于ADDR总线是以“AA”表示，而对于REQ总线则是以“RA”表示。每一处理的“B”请求部分对于ADDR总线是以“AB”表示，而对于REQ总线则是以“RB”表示。因此，对于每一读取或写入处理，ADDR总线显示“AA/AB”，且REQ总线显示“RA/RB”。于周期的“A”部分期间，ADDR总线控制处理的地址，且REQ总线控制请求的处理类型(例如，存储器编码读取、存储器数据读取、存储器写入)。于周期的“B”部分期间，在写入及读取处理的情况下。请求总线REQ提供处理长度，例如八个四倍字或单一四倍字。假使于周期的“B”部分期间内REQ指定单一四倍字，于是ADDR总线的“B”部分根据图3的窗体300而被阐释，其中，地址信号ADDR[31:24]是说明传输的特性(例如非高速缓存的、写入结合、写透式(write-through)等等)，且位置信号ADDR[15:8]是说明字节致能，其指示出被写入至存储器的个别的四倍字中的特定字节。

因此，在周期1期间，ADDR及REQ总线指示出高速缓存线读取R1。与读取处理R1相关的数据于周期4及5期间内传输。在周期3期间内，高速缓存线写入处理W1通过ADDR与REQ总线而被请求，且相关的高速缓存线于周期7及8期间内被写出。在周期5期间内，个别的四倍字写入处理W2通过ADDR与REQq总线而被请求，且相关的四倍字于周期10期间内被写入。假使与写入传输W2相关的已修改数据是稀疏修改缓冲器的一部分，于周期7期间内，ADDR与REQ总线控制参数已将稀疏修改缓冲器的下一四倍字写入至存储器内。

图2及图3说明了通过个别的四倍字传输，传输连续存储器的稀疏修改区域是无效率的。如上所述，现有微处理器无法提供用来说明在四倍字接四倍字(quadword-by-quadword)方式下，除了以字节粒状程度之外，以任何粒状程度被写入至存储器的数据的选择部分的机制。由于与写入合并的存储器缓冲器相关的数据一般较大，因此对于完整利用数据总线频宽是不利的。且由于数据总线一般操作在比微处理器核心时钟速度慢好几倍的时钟速度下，因此以最佳效率来执行联合写入至存储器是很重要的。

根据本发明实施例的***及方法，提供了一种新类型的特性，如稀疏写入合并的写入，其对于现有x86总线通讯协议而言是个改善方法。在根据本发明实施例的稀疏写入合并的写入处理中，整个64字节高速缓存现被写入至存储器，且在请求周期的“B”部分期间内，以一种方法指示出致能位，此方法类似于如何在个别的四倍字写入中即刻指示出字节。此指定给稀疏写入的独有特性决定了致能位的宽度粒状程度。

图4表示根据本发明实施例的微处理器接口***400。此微处理器接口***400包括微处理器401与存储器总线405接合的总线代理403。总线代理403可以是存储器控制器、主机/PCI桥接器等等(结合图4补充说明)。存储器总线405的信号与微处理器接口***400实质上相似，且以实质上相同的方法操作，除了ADDR与REQ总线的值于请求周期的“B”部分内修改以外，以为了如下所述的稀疏写入合并的写入处理的说明作准备。微处理器401包括处理器逻辑电路407以及稀疏写入逻辑电路409。处理器逻辑电路407实质上相似于微处理器101的处理器逻辑电路(未表示)，以与ADDR总线接合。稀疏写入逻辑电路409是以一独立的实体来表示，其内部耦接于处理器逻辑电路407。在供选择的实施例中，稀疏写入逻辑电路409可包含于处理器逻辑电路407内。在一实施例中，稀疏写入逻辑电路409是储存逻辑电路(未表示)的一部份。

稀疏写入逻辑电路409判断预定传输至存储器总线405的存储器的多个区域是稀疏或是其它的。假使这些区域是稀疏的，稀疏写入处理将被安排且执行，以为有效率的数据传输做准备。总线代理403包括稀疏逻辑电路411，其修改总线代理403的功能，以致能稀疏写入处理给存储器。特别的是，稀疏逻辑电路411致能总线代理403，以检测、译码、以及执行由微处理器401所提供在存储器总线405的稀疏写入处理。稀疏逻辑电路411致能总线代理403以写入每一稀疏写入处理的选择的部分数据，此选择的部分数据是由提供于稀疏写入处理的请求部分的多个致能位所决定。指定给稀疏写入处理的特性决定了致能的宽度粒状程度。

图5表示根据本发明实施例，说明在请求周期的“B”部分期间内请求信号REQ[4:0]的编码例子的窗体500，以达到可变宽度粒状程度。因此，将位4:3编码成二进制值00b(其中，附加的小写“b”代表二进制信号)，指示了具有双倍字(doubleword)(32-bit)粒状程度的稀疏写入合并的存储器写入处理。将位4:3编码成01b指示了具有四倍字(64-bit)粒状程度的稀疏写入存储器写入处理。同样地，将位4:3编码成10b是指示双四倍字(doublequadword)(128-bit)粒状程度，且将位4:3编码成11b是指示字(word)(16-bit)粒状程度。虽然REQ[4:3]的具体编码如窗体500所示，需注意，为了教导本发明，以及考虑可选择的信号群组及编码而不违背本发明的本意及范围，此具体现存的总线信号的编码与选择是一个例子。例如，也可考虑字节(8-bit)粒状程度。

图6表示窗体600，其显示了在稀疏写入合并的请求周期的“B”部分期间内给所选择的ADDR总线的地址信号的信号定义，以完成当REQ总线的信号指示稀疏写入合并的写入处理时的双倍字粒状程度。延迟ID与扩充功能信号目前是提供给x86处理器。然而，ADDR[31:24]以及ADDR[15:8]信号不再分别指示特色及字节致能。取代的是，当REQ总线指示稀疏写入合并的写入处理时，此两字段连接在一起以形成双倍字致能字段DE[15:0]，其特有的位指示了在被写入存储器的相关高速缓存线内的特定的双倍字。对于稀疏写入指令而言，ADDR总线的特色值与字节致能位被双倍字致能位所取代。每一双倍字致能位对应在写入处理的八个四倍字中的一个双倍字。在一实施例中，举例来说，DE字段的每一双倍字致能位被标示至逻辑“1”，以说明在稀疏写入合并的写入处理的数据的八个四倍字中对应的双倍字，被写入至存储器内的一对应的双倍字，其中，逻辑“0”是指示在存储器总线405的对应双倍字被忽略，以使得在存储器的对应双倍字维持不改变。在此方式下，修改在单一稀疏写入合并的写入处理中任一双倍字的选择结合是可能的，例如，在视讯缓冲器的一个64字节段落中每一其它双倍字。

图7表示窗体700，其显示了在稀疏写入合并的请求周期的“B”部分期间内给所选择的ADDR总线的地址信号的信号定义，以完成当REQ总线的信号指示稀疏写入合并的写入处理时的四倍字粒状程度。延迟ID与扩大功能信号目前是提供给x86处理器。然而，ADDR[31：24]被忽略，且ADDR[15:8]信号不再指示字节致能。取代的是，ADDR[15:8]形成四倍字致能字段QE[7:0]，其特有的位指示了在被写入存储器的相关高速缓存线内的特定的四倍字

如在窗体500中请求总线REQ[4:0]的编码例子，提供窗体600及700的具体编码及信号选择，以教导本发明如何提供稀疏写入的可变宽度粒状程度。需注意的是，本发明并无限制在这些例子中的特定的粒状程度、信号名称、值、或处理器总线通讯协议。

本发明虽以较佳实施例披露如上，然其并非用以限定本发明的范围，本领域的任何技术人员在不脱离本发明的精神和范围的前提下可做若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

本案引用下列的优先权：于2005年7月5日提交的美国临时申请案第60/696702号；以及于2006年2月28日提交的美国正式申请案11/363826号。

本申请所对应的美国申请案与以下待决美国专利申请有关，其具有共同受让人以及至少一个共同发明人。

序号              提交日期            发明名称

11/364704         2/28/2006           APPARATUS AND METHOD FOR SPARSE

                                      LINE WRITE TRANSACTIONS

11/369896         3/7/2006            Apparatus and method for quad-pumped address bus

11/374663         3/13/2006           FLEXIBLE WIDTH DATA PROTOCOL

11/379166         4/18/2006           APPARATUS AND METHOD FOR ORDERING

                                      TRANSACTION BEATS IN A DATA TRANSFER

Claims (21)

1.一种具有致能可变宽度数据传输的微处理器，包括：

处理器逻辑电路，用以标示多个地址信号以及多个请求信号，以提供一地址与一请求给一高速缓存线存储器写入处理；以及

稀疏写入逻辑电路，耦接该处理器逻辑电路，用以导致该处理器逻辑电路于所述请求信号上提供多个可变宽度数据传输之稀疏存储器写入处理之一，以及在所述地址信号上提供多个致能位以致能相对应的宽度数据以进行上述的稀疏存储器写入处理；

其中，每一该稀疏存储器写入处理分别对应上述多个不同宽度的数据之一。

2.如权利要求1所述的具有致能可变宽度数据传输的微处理器，其中，该处理器逻辑电路标示所述地址信号与所述请求信号的一第一部份以提供该地址与该请求，且该处理器逻辑电路标示所述地址信号与所述请求信号的一第二部份以提供所述致能位以及提供所述稀疏存储器写入处理之一。

3.如权利要求2所述的具有致能可变宽度数据传输的微处理器，其中，该稀疏写入逻辑电路导致该处理器逻辑电路在所述请求信号上提供多个不同的致能位以提供不同宽度数据传输之稀疏存储器写入处理。

4.如权利要求3所述的具有致能可变宽度数据传输的微处理器，其中，所述在请求信号上提供多个不同的致能位包括提供多个如下两种数据宽度之一：四倍字数据宽度；双倍字数据宽度。

5.如权利要求1所述的具有致能可变宽度数据传输的微处理器，其中，所述稀疏存储器写入处理之一包括一四倍频高速缓存线写入处理，用以写入八个四倍字。

6.如权利要求1所述的具有致能可变宽度数据传输的微处理器，其中，所述相对应的宽度数据包括被选中的字节、双倍字、四倍字、以及双四倍字长之一。

7.一种处理器总线***，包括：

一存储器总线，包括多个地址信号、数据信号、以及请求信号；

一处理器，耦接该存储器总线，用以控制所述地址信号以及所述请求信号，以于所述请求信号上提供多个可变宽度数据传输之稀疏存储器写入处理之一且在所述地址信号上提供多个致能位以致能相对应的宽度数据以进行上述的稀疏存储器写入处理，且用以控制所述数据信号以提供该数据给该稀疏存储器写入处理；以及；

一总线代理，耦接该存储器总线，用将上述被致能的数据写入至被选中的一存储器地址。

8.如权利要求7所述的处理器总线***，其中，该处理器标示一第一部分以及一第二部份，该第一部份包括分别在所述地址信号以及所述请求信号上的一地址及一存储器线写入请求，且该第二部份包括分别在所述地址信号及所述请求信号上的所述致能位以及多个稀疏存储器写入处理请求之一。

9.如权利要求8所述的处理器总线***，其中，所述请求信号上更提供多个不同的致能位以提供不同宽度数据传输之稀疏存储器写入处理。

10.如权利要求9所述的处理器总线***，其中，所述在请求信号上提供多个不同的致能位包括提供多个如下两种数据宽度之一：四倍字数据宽度；双倍字数据宽度。

11.如权利要求7所述的处理器总线***，其中，每一该稀疏存储器写入处理分别对应上述多个不同宽度的数据之一。

12.如权利要求7所述的处理器总线***，其中，该相对应的宽度数据包括一字节、一双倍字、一四倍字、以及一双四倍字长之一。

13.如权利要求7所述的处理器总线***，其中，该稀疏存储器写入处理包括一四倍频高速缓存线写入处理，用以写入八个四倍字。

14.如权利要求13所述的处理器总线***，其中，该总线代理根据所述致能位而以所述相对应的宽度数据写入该八个四倍字的一部分。

15.一种执行稀疏写入处理的方法，包括：

提供一处理器、一地址信号、以及一请求信号给一存储器写入处理；

由该处理器指示该存储器写入处理为多个稀疏写入处理中所被选中之一；

由该处理器于所述请求信号上提供多个可变宽度数据传输之稀疏写入处理之一，以及在所述地址信号上提供多个致能位以致能相对应的宽度数据以进行上述的稀疏写入处理；以及

由该处理器提供一数据给被选中的该稀疏写入处理；

其中，每一该稀疏写入处理分别对应上述多个不同宽度的数据之一。

16.如权利要求15所述的执行稀疏写入处理的方法，其中，提供该地址信号及该请求信号给一高速缓存线存储器写入处理包括：由该处理器标示所述地址信号与所述请求信号的一第一部份以提供一地址与一请求，且标示所述地址信号与所述请求信号的一第二部份以提供所述致能位以及提供所述稀疏写入处理之一。

17.如权利要求16所述的执行稀疏写入处理的方法，其中，该处理器于所述请求信号上更提供多个不同的致能位以提供不同宽度数据传输之稀疏写入处理。

18.如权利要求17所述的执行稀疏写入处理的方法，其中，所述在请求信号上提供多个不同的致能位包括提供多个如下两种数据宽度之一：四倍字数据宽度；双倍字数据宽度。

19.如权利要求15所述的执行稀疏写入处理的方法，其中，所述稀疏写入处理之一包括一四倍频高速缓存线写入处理，用以写入八个四倍字。

20.如权利要求15所述的执行稀疏写入处理的方法，其中，所述相对应的宽度数据包括被选中的字节、双倍字、四倍字、以及双四倍字长之一。

21.如权利要求20所述的执行稀疏写入处理的方法还包括：

由一总线代理接收被选中的该稀疏写入处理，用将上述被致能的数据写入至被选中的一存储器地址。

Images