CN100449785C - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

一种半导体装置，在使侧面露出地布图的第1半导体层(3)上，选择外延生长形成第2半导体层(5)，对第2半导体层(5)的表面进行热氧化，从而在第2半导体层(5)的表面形成栅极绝缘膜(6)后，介有第2半导体层(5)的侧壁地在绝缘层(2)上形成跨越第2半导体层(5)之上地配置的栅电极(7)，从而使第2半导体层(5)的侧壁具有沟道。一面抑制沟道区域的损伤，一面使半导体层的侧壁具有沟道。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法，特别是在半导体层的侧壁上具有沟道的场效应晶体管中应用的技术。
背景技术
在现有技术的半导体装置中，在Si基板上形成Si的翅片结构，沿着翅片的侧壁配置栅电极，从而一面确保电流驱动能力，一面提高晶体管的集成度的方法，已经公诸于众(非专利文献1)。
【非专利文献1】Eextended Abstract Of the 2003 International ConferenceOn Solid State Devices and Materials，Tokyo，2003，pp.280-281
可是，在现有技术的翅片型晶体管中，采用以抗蚀剂图案为掩模的干蚀刻，形成成为沟道区域的翅片结构。因此，干蚀刻时的损伤，使沟道区域产生缺陷，导致界面能级的增加及迁移率的劣化，所以存在着场效应晶体管的电特性劣化的问题。
发明内容
因此，本发明的目的，在于提供一面抑制沟道区域的损伤，一面在半导体层的侧壁上具有多个沟道的半导体装置及半导体装置的制造方法。
为了解决上述课题，本发明的一种实施方式涉及的半导体装置，其特征在于，具备：在第1半导体层的侧面上外延生长成膜的第2半导体层；在所述第2半导体层的成膜面上配置的栅电极；在所述第2半导体层上形成，配置在所述栅电极的一侧的源极层；在所述第2半导体层上形成，配置在所述栅电极的另一侧的漏极层。
这样，可以将外延生长成膜的第2半导体层配置在第1半导体层的侧面上，而且能够使不存在干蚀刻造成的损伤的第2半导体层的成膜面上具有沟道。因此，即使沿着第1半导体层的侧面形成沟道时，也能防止在沟道区域产生缺陷，所以能够抑制沟道区域中的界面能级的增加及迁移率的劣化。其结果，可以在确保电流驱动能力的基础上，提高晶体管的集成度，获得稳定而优异的电特性。
另外，本发明的一种实施方式涉及的半导体装置，其特征在于：所述第1半导体层，是单结晶SiXGeYC1-X-Y；所述第2半导体层，是单结晶Si。
这样，可以取得第1半导体层及第2半导体层之间的晶格整合，能够在第1半导体层上形结晶质量良好的第2半导体层。
另外，本发明的一种实施方式涉及的半导体装置，其特征在于：所述第1半导体层，是被松弛的单结晶SiXGe1-X或单结晶SiXGeYC1-X-Y；所述第2半导体层，是变形单结晶Si。
这样，在第1半导体层上形成第2半导体层，可以使第2半导体层具有变形，能够一边抑制制造工序的复杂化，一边提高晶体管的迁移率。
另外，本发明的一种实施方式涉及的半导体装置，其特征在于，具备：在绝缘层的侧面配置，外延生长成膜的半导体层；在所述半导体层的成膜面上形成的栅电极；在所述半导体层上形成，配置在所述栅电极的一侧的源极层；在第2半导体层上形成，配置在所述栅电极的另一侧的漏极层。
这样，可以不使用SOI(Silicon On Insulator)基板地在绝缘层的侧面配置外延生长成膜的半导体层的同时，使没有干蚀刻导致的损伤的半导体层的层膜面上具有沟道。另外，如果在绝缘膜的侧面配置的半导体层的成膜面上具有多个沟道，就能够提高电流驱动能力。因此可以在确保电流驱动能力的基础上，提高SOI晶体管的集成度，降低成本，获得稳定而优异的电特性。
另外，本发明的一种实施方式涉及的半导体装置的制造方法，其特征在于，具备：在绝缘体上形成的第1半导体层上布图，从而使所述第1半导体层的侧面露出的工序；在所述第1半导体层的侧面外延生长第2半导体层的成膜工序；在所述第2半导体层的成膜面上，形成栅电极的工序；在所述第2半导体层上，形成配置在所述栅电极的一侧的源极层及配置在所述栅电极的另一侧的漏极层工序。
这样，可以将外延生长成膜的第2半导体层配置在第1半导体层的侧面上，而且能够使不存在干蚀刻造成的损伤的第2半导体层的成膜面上具有沟道。因此，可以在确保电流驱动能力的基础上，提高晶体管的集成度，获得稳定而优异的电特性。
另外，本发明的一种实施方式涉及的半导体装置的制造方法，其特征在于，包括：使在绝缘体上形成的第1半导体层松弛的工序；在所述第1半导体层上布图，从而使所述第1半导体层的侧面露出的工序；在所述被松弛的第1半导体层的侧面，外延生长第2半导体层的成膜工序；在所述第2半导体层的成膜面上，形成栅电极的工序；在所述第2半导体层上，形成配置在所述栅电极的一侧的源极层及配置在所述栅电极的另一侧的漏极层工序。
这样，可以一边使第2半导体层变形，一边将外延生长成膜的第2半导体层配置在第1半导体层的侧面上，而且能够使不存在干蚀刻造成的损伤的第2半导体层的成膜面上具有沟道。因此，可以在确保电流驱动能力的基础上，提高晶体管的集成度，获得稳定而优异的电特性。
另外，本发明的一种实施方式涉及的半导体装置的制造方法，其特征在于，还包括：将在第1半导体基板上形成的所述绝缘体，和在第2半导体基板上形成的所述第1半导体层贴合在一起的工序；在将所述绝缘体和所述第1半导体层贴合在一起后，除去形成所述第1半导体层的所述第2半导体基板，从而形成在所述绝缘体上形成的第1半导体层的工序。
这样，可以介有绝缘体，在第1半导体基板上形成组成和第1半导体基板不同的第1半导体层，对在绝缘体上形成组成的第1半导体层进行热处理后，就使第1半导体层很容易地松弛。因此，在第1半导体层上形成第2半导体层后，可以使第2半导体层变形，能够一边抑制制造工序的复杂化，一边提高晶体管的迁移率。
另外，本发明的一种实施方式涉及的半导体装置的制造方法，其特征在于，包括：在半导体基板上，外延生长形成第1半导体层的工序；对所述第1半导体层进行图形化的工序；在所述第1半导体层上，外延生长形成蚀刻速度比所述第1半导体层小的第2半导体层的工序；从所述半导体基板上到所述第2半导体层上，用蚀刻速度比所述第1半导体层小的材料构成，在所述半导体基板上形成支承所述第2半导体层的支承体的工序；形成使所述第1半导体层的侧面露出的露出部的工序；介有所述露出部，有选择地蚀刻第1半导体层，从而在所述半导体基板和所述第2半导体层之间，形成空洞部的工序；在所述空洞部内形成埋入绝缘层的工序；在所述第2半导体层上，形成栅电极的工序；在所述第2半导体层上，形成配置在所述栅电极的一侧的源极层及配置在所述栅电极的另一侧的漏极层工序。
这样，能够使第2半导体层在第1半导体层的侧面上外延生长，可以将第2半导体层朝垂直方向弯曲，同时还可以确保在第2半导体层和第1半导体层之间进行蚀刻时的选择比。因此，能够一边抑制在第1半导体层的侧面上成膜的第2半导体层受到的蚀刻，一边有选择地蚀刻第1半导体层，能够在朝垂直方向弯曲的第2半导体层之下形成空洞部。进而，在半导体基板上设置支承第2半导体层的支承体后，即使在第2半导体层之下形成空洞部时，也能够防止朝垂直方向弯曲的第2半导体层陷落。进而，能够采用CVD法或热氧化法，用绝缘膜填入第2半导体层之下的该空洞部。因此，可以减少第2半导体层产生的缺陷，能够在绝缘膜上配置朝垂直方向弯曲的第2半导体层，能够不损坏第2半导体层的质量地实现第2半导体层和半导体基板之间的绝缘，同时还能够使沟道区域朝垂直于半导体基板的方向延伸。其结果，可以不使用SOI基板地将半导体层的侧壁具有沟道的晶体管配置在绝缘体上，可以在确保电流驱动能力的基础上，提高SOI晶体管的集成度，降低成本，获得稳定而优异的电特性。
另外，本发明的一种实施方式涉及的半导体装置的制造方法，其特征在于，包括：在半导体基板上，外延生长形成第1半导体层的工序；有选择地外延生长，形成在所述第1半导体层上配置的第2半导体层的工序；从所述半导体基板上到所述第3半导体层上用蚀刻速度比所述第1半导体层及所述第2半导体层小的材料构成，在所述半导体基板上形成支承体的工序；形成使所述第1半导体层或所述第2半导体层的侧面露出的露出部的工序；介有所述露出部，有选择地蚀刻第1半导体层及所述第2半导体层，从而在所述半导体基板和所述第3半导体层之间，形成空洞部的工序；在所述空洞部内形成埋入绝缘层的工序；在所述第2半导体层的侧面上成膜的所述第3半导体层上，形成栅电极的工序；在所述第3半导体层上，形成配置在所述栅电极的一侧的源极层及配置在所述栅电极的另一侧的漏极层工序。
这样，能够使第3半导体层在第2半导体层的侧面上外延生长，可以将第3半导体层朝垂直方向弯曲，同时还可以确保在第1半导体层、第2半导体层和第3半导体层之间进行蚀刻时的选择比。因此，能够一边抑制在第2半导体层的侧面上成膜的第3半导体层受到的蚀刻，一边有选择地蚀刻第1半导体层及第2半导体层，能够在朝垂直方向弯曲的第3半导体层之下形成空洞部。进而，在半导体基板上设置支承第3半导体层的支承体后，即使在第3半导体层之下形成空洞部时，也能够防止朝垂直方向弯曲的第3半导体层陷落。因此，可以减少第3半导体层产生的缺陷，能够在绝缘膜上配置朝垂直方向弯曲的第3半导体层，能够不损坏第3半导体层的质量地实现第3半导体层和半导体基板之间的绝缘，同时还能够使沟道区域朝垂直于半导体基板的方向延伸。其结果，可以不使用SOI基板地将半导体层的侧壁具有沟道的晶体管配置在绝缘体上，可以在确保电流驱动能力的基础上，提高SOI晶体管的集成度，降低成本，获得稳定而优异的电特性。
附图说明
图1是表示本发明的第1实施方式涉及的半导体装置的制造方法的剖面图。
图2是表示本发明的第1实施方式涉及的半导体装置的制造方法的图形。
图3是表示本发明的第1实施方式涉及的半导体装置的制造方法的图形。
图4是表示本发明的第1实施方式涉及的半导体装置的制造方法的图形。
图5是表示本发明的第1实施方式涉及的半导体装置的制造方法的图形。
图6是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图7是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图8是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图9是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图10是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图11是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图12是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图13是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图14是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图15是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
图16是表示本发明的第2实施方式涉及的半导体装置的制造方法的图形。
具体实施方式
下面，参照附图，讲述本发明的实施方式涉及的半导体装置及半导体装置的制造方法。
图1是表示本发明的第1实施方式涉及的半导体装置的制造方法的剖面图。另外，图2(a)～图5(a)是表示本发明的第1实施方式涉及的半导体装置的制造方法的立体图，图2(b)～图5(b)是分别用图2(a)～图5(a)的A1-A1’～A4-A4’线切断的剖面图，图2(c)～图5(c)是分别用图2(a)～图5(a)的B1-B1’～B4-B4’线切断的剖面图。
在图1(a)中，在半导体基板1上，形成绝缘层2；在半导体基板4上，外延生长形成第1半导体层3。此外，第1半导体层3可以使用与半导体基板1、4的组成不同的材质，作为半导体基板1、4及第1半导体层3的材质，例如可以使用从Si、Ge、SiGe、SiGeC、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中选择的组合，特别是半导体基板1、4是Si时，作为第1半导体层3，最好使用SiGe或SiGeC。
然后，将在半导体基板1上形成的绝缘层2与在半导体基板4上形成的第1半导体层3贴合后，如图1(b)所示，除去第1半导体层3上的半导体基板4，露出第1半导体层3的表面。此外，除去第1半导体层3上的半导体基板4后，还可以对第1半导体层3进行热处理，从而使第1半导体层3松弛(relax)。
接着，如图2所示，使用光刻及蚀刻技术，在第1半导体层3上布图，使第1半导体层3的侧面露出。此外，使第1半导体层3的侧面露出时，可以使除去第1半导体层3的区域，与元件分离区域对应；使剩下的第1半导体层3的区域，与晶体管形成区域对应。
接着，如图3所示，在第1半导体层3上选择外延生长形成第2半导体层5。在这里，在第2半导体层5的选择外延生长中，由于不在绝缘层2上形成第2半导体层5，所以能够只在第1半导体层3的侧面及上面形成第2半导体层5。此外，作为第2半导体层5的材质，例如可以使用从Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中选择。特别是第1半导体层3是SiGe或SiGeC时，作为第2半导体层5，最好使用Si。这样，可以取得第1半导体层3及第2半导体层5之间的晶格整合，能够在第1半导体层3上形结晶质量良好的第2半导体层5。
接着，如图4所示，对第2半导体层5的表面进行热氧化或CVD处理，从而在第2半导体层5的表面上形成栅极绝缘膜6。然后，采用CVD等方法，在形成栅极绝缘膜6的第2半导体层5上，形成多晶硅层。再然后，使用光刻及蚀刻技术，在多晶硅层上布图，从而介有第2半导体层5的侧壁地在绝缘层2上形成跨越第2半导体层5之上地配置的栅电极7。
接着，如图5所示，将栅电极7做掩模，向第2半导体层5内离子注入As、P、B等杂质，从而在第2半导体层5上形成分别配置在栅电极7的一侧的源/漏层8a、8b。
这样，可以将外延生长成膜的第2半导体层5配置在第1半导体层3的侧面上，而且能够使不存在干蚀刻造成的损伤的第2半导体层5的成膜面上具有沟道。因此，即使沿着第1半导体层3的侧面形成沟道时，也能防止在沟道区域产生缺陷，所以能够抑制沟道区域中的界面能级的增加及迁移率的劣化。其结果，可以在确保电流驱动能力的基础上，提高晶体管的集成度，获得稳定而优异的电特性。
另外，使第1半导体层3松弛后，可以使在第1半导体层3上形成的第2半导体层5具有变形，能够一边抑制制造工序的复杂化，一边提高第2半导体层5上形成的晶体管的迁移率。
此外，在上述实施方式中，以在第2半导体层5上形成SOI晶体管的方法为例进行了讲述，但也可以在形成TFT(Thin Film Transistor)的方法中应用。
图6(a)～图16(a)是表示本发明的第2实施方式涉及的半导体装置的制造方法的立体图，图6(b)～图16(b)是分别用图6(a)～图16(a)的A11-A11’～A21-A21’线切断的剖面图，图6(c)～图1 6(c)是分别用图6(a)～图16(a)的B11-B11’～B21-B21’线切断的剖面图。
在图6(a)中，在半导体基板11上，外延生长形成第1半导体层12。然后，如图7所示，使用光刻及蚀刻技术，对第1半导体层12进行半蚀刻，从而在第1半导体层12上形成使第1半导体层12的侧面露出的阶差13。
接着，如图8所示，在形成阶差13的第1半导体层12上，外延生长形成第2半导体层14。此外，第1半导体层12可以使用蚀刻速度比半导体基板11及第2半导体层14大的材质，作为半导体基板11、第1半导体层12及第2半导体层14的材质，例如可以使用从Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或ZnSe等中选择的组合，特别是半导体基板11是Si时，作为第1半导体层12，最好使用SiGe，作为第2半导体层14，最好使用Si。这样，能够一边取得第1半导体层12及第2半导体层14之间的晶格整合，一边确保第1半导体层12及第2半导体层14之间的选择比。此外，作为第1半导体层12，除了单结晶半导体层之外，还可以使用多结晶半导体层、非晶质半导体层或多孔质半导体层。另外，取代第1半导体层12，还可以使用能够外延生长形成单结晶半导体层的γ-氧化铝等金属氧化膜。
接着，如图9所示，使用光刻及蚀刻技术，在第2半导体层14及第1半导体层12上布图，从而形成使第2半导体层14及第1半导体层12的侧壁露出的露出面15。此外，在第2半导体层14及第1半导体层12上布图时，为了保护第2半导体层14，可以采用第2半导体层14的热氧化或CVD等方法，在第2半导体层14的表面形成氧化膜。另外，在形成使第2半导体层14及第1半导体层12的侧壁露出的露出面15时，既可以在半导体基板11的表面阻止蚀刻，也可以将半导体基板11过度蚀刻后，在半导体基板11上形成凹部。另外，半导体基板11的露出面，能够与第2半导体层14的元件分离区域对应。
接着，如图10所示，采用CVD等方法，在半导体基板11的整个面上形成覆盖露出面15地配置的支承体16。此外，作为支承体16的材质，例如可以使用硅氧化膜及硅氮化膜等绝缘体。或者作为支承体16的材质，还可以使用多晶硅及单晶硅等半导体。
接着，如图11所示，使用光刻及蚀刻技术，在支承体16、第2半导体层14及第1半导体层12上布图，从而形成使第1半导体层12的一部分露出的露出面17。在这里，露出面17的位置，可以与第2半导体层14和元件分离区域的交界对应。
此外，使第1半导体层12的一部分露出时，既可以在第1半导体层12的表面阻止蚀刻，也可以将第1半导体层12过度蚀刻后，在第1半导体层12上形成凹部。或者还可以贯通第1半导体层12后，使半导体基板11的表面露出。在这里，中途停止第1半导体层12的蚀刻后，可以防止半导体基板11的表面露出。因此，在蚀刻除去第1半导体层12之际，可以减少半导体基板11被蚀刻液或蚀刻气体蚀刻的时间，能够抑制半导体基板11的过度蚀刻。
接着，如图12所示，介有露出面17，使蚀刻气体或蚀刻液与第1半导体层12接触，从而蚀刻除去第1半导体层12，在半导体基板11和第2半导体层14之间形成空洞部18。
在这里，在第1半导体层12上形成使第1半导体层12的侧面露出的阶差13后，可以使第2半导体层14在第1半导体层12的侧面上外延生长，将第2半导体层14朝垂直方向弯曲后，可以确保在第2半导体层14和第1半导体层12之间进行蚀刻时的选择比。因此，能够抑制在第1半导体层12的侧面上成膜的第2半导体层14受到的蚀刻，同时还能够有选择地蚀刻第1半导体层12，能够在朝垂直方向弯曲的第2半导体层14之下形成空洞部18。
另外，在半导体基板11上设置支承第2半导体层14的支承体16后，即使在第2半导体层14之下形成空洞部18时，也能够防止朝垂直方向弯曲的第2半导体层14陷落。因此，可以减少第2半导体层14产生的缺陷，能够在绝缘膜上配置朝垂直方向弯曲的第2半导体层14，能够不损坏第2半导体层14的质量地实现第2半导体层14和半导体基板11之间的绝缘，同时还能够不增加芯片尺寸地扩大在绝缘膜上形成的第2半导体层14的表面积，廉价地在绝缘膜上形成结晶质量良好的第2半导体层14。
进而，在露出面15之外，另外设置露出面17，从而即使在半导体基板11上形成支承第2半导体层14的支承体16时，也能使蚀刻气体或蚀刻液接触第2半导体层14下的第1半导体层12。这样，能够在不损坏第2半导体层14的质量的前提下，实现朝垂直方向弯曲的第2半导体层14和半导体基板11之间的绝缘。
此外，半导体基板11及第2半导体层14是Si、第1半导体层12是SiGe时，作为第1半导体层12的蚀刻液，最好使用氟硝酸(氟酸、硝酸、水的混合液)。这样，作为Si和SiGe的选择比，可以获得1∶100～1000左右，能够一边抑制半导体基板11及第2半导体层14的过度蚀刻，一边除去第1半导体层12。另外，作为第1半导体层12的蚀刻液，还可以使用氢氟酸+硝酸+过氧化氢水、氨水+过氧化氢水、或氢氟酸+醋酸+过氧化氢水等。
另外，在蚀刻除去第1半导体层12之前，既可以采用阳极氧化等方法，将第1半导体层12多孔质化，还可以向第1半导体层12注入离子，使第1半导体层12非晶形化。这样，可以增大第1半导体层12的蚀刻速度，扩大第1半导体层12的蚀刻面积。
接看，如图13所示，采用CVD等方法，在半导体基板11的整个面上堆积绝缘膜19，以便填埋第2半导体层14之下的空洞部18。
这样，可以在朝垂直方向弯曲的第2半导体层14之下形成绝缘膜19，从而能够在绝缘膜19上配置外延生长成膜的第2半导体层14。因此，能够很容易地扩大第2半导体层14的表面积，廉价地在绝缘膜19上形成结晶质量良好的第2半导体层14。此外，作为绝缘膜19，例如除了硅氧化膜之外，还可以使用FSG(氟化硅玻璃)膜及硅氮化膜等。另外，作为绝缘膜19，除了SOG(Spin On Glass)膜之外，还可以使用PSC膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜等有机lowk膜或它们的多孔质膜。
在这里，采用CVD法，将绝缘膜19填入半导体基板11和第2半导体层14之间的空洞部18后，能够防止第2半导体层14的膜厚减少，可以用氧化膜以外的材料填入半导体基板11和第2半导体层14之间的空洞部18。因此，可以使配置在第2半导体层14的背面侧的绝缘体的膜厚变厚，降低介电常数，减少第2半导体层14的背面侧的寄生电容。
另外，在半导体基板11的整个面上形成绝缘膜19后，可以进行1000℃以上的高温退火。这样，可以使绝缘膜19回流，缓和绝缘膜19的应力，减小和第2半导体层14的交界处的界面能级。另外，绝缘膜19既可以完全填埋空洞部18地形成，也可以使空洞部18留下一部分地形成。将绝缘膜19填入半导体基板11和第2半导体层14之间的空洞部18时，可以对半导体基板11及第2半导体层14进行氧化。
接着，如图14所示，采用无掩模蚀刻绝缘膜19或CMP(化学性机械性研磨)等方法，将绝缘膜19薄膜化，在半导体基板11上留着绝缘膜19的状态，使第2半导体层14的表面露出。
接着，如图15所示，对第2半导体层14的表面进行热氧化，从而在第2半导体层14的表面上形成栅极绝缘膜20。然后，采用CVD等方法，在形成栅极绝缘膜20的第2半导体层14上，形成多晶硅层。再然后，使用光刻及蚀刻技术，在多晶硅层上布图，从而介有第2半导体层14的侧壁地在绝缘层19上形成跨越第2半导体层14之上地配置的栅电极21。
接着，如图16所示，将栅电极21做掩模，向第2半导体层14内离子注入As、P、B等杂质，从而在第2半导体层14上形成分别配置在栅电极21的一侧的源/漏层22a、22b。
这样，可以不使用SOI基板地将外延生长成膜的第2半导体层14配置在绝缘层19的侧面上，而且能够使不存在干蚀刻造成的损伤的第2半导体层14的成膜面上具有沟道。因此，可以在确保电流驱动能力的基础上，提高SOI晶体管的集成度，降低SOI晶体管的成本，获得稳定而优异的电特性。
此外，在上述实施方式中，讲述了为了在半导体基板11上形成的第1半导体层12的侧面上形成第2半导体层14，而在第1半导体层12上形成使第1半导体层12的侧面露出的阶差13的方法。但可以在第1半导体层上的一部分区域，选择外延生长第2半导体层，在该第2半导体层上，外延生长第3半导体层，从而在第2半导体层的侧面形成第3半导体层。这时，如果第3半导体层的蚀刻速率比第1半导体层及第2半导体层的小，那么第1半导体层及第2半导体层的组成，就既可以相同，也可以不同。

Claims (2)

1、一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上，通过外延生长形成膜状的第1半导体层的工序；
对所述第1半导体层进行图形化的工序；
在所述第1半导体层上，通过外延生长形成膜状的、蚀刻速度比所述第1半导体层小的第2半导体层的工序；
从所述半导体基板上到所述第2半导体层上形成用蚀刻速度比所述第1半导体层小的材料构成的支承体的工序，其中，该支承体在所述半导体基板上支承所述第2半导体层；
形成使所述第1半导体层的侧面露出的露出部的工序；
通过经所述露出部对第1半导体层进行有选择的蚀刻，从而在所述半导体基板与所述第2半导体层之间，形成空洞部的工序；
在所述空洞部内形成埋入绝缘层的工序；
在所述第2半导体层上，形成栅电极的工序；以及
在所述第2半导体层上，形成配置在所述栅电极的一侧的源极层及配置在所述栅电极的另一侧的漏极层的工序。
2、一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上，通过外延生长形成膜状的第1半导体层的工序；
通过选择性的外延生长，形成膜状的、配置在所述第1半导体层上的第2半导体层的工序；
在所述第2半导体层上，通过外延生长，形成膜状的、蚀刻速度比所述第1半导体层及所述第2半导体层小、且覆盖所述第2半导体层的侧面的第3半导体层的工序；
从所述半导体基板上到所述第3半导体层上形成用蚀刻速度比所述第1半导体层及所述第2半导体层小的材料构成的支承体的工序；
形成使所述第1半导体层或所述第2半导体层的侧面露出的露出部的工序；
通过经所述露出部对第1半导体层及所述第2半导体层进行有选择的蚀刻，从而在所述半导体基板与所述第3半导体层之间，形成空洞部的工序；
在所述空洞部内形成埋入绝缘层的工序；
在成膜在所述第2半导体层的侧面上的所述第3半导体层上，形成栅电极的工序；以及
在所述第3半导体层上，形成配置在所述栅电极的一侧的源极层及配置在所述栅电极的另一侧的漏极层的工序。
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