CN100385667C - 集成电路及其制造方法 - Google Patents
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Abstract
本发明提供一种集成电路及其制造方法，该集成电路的不同芯片区具有不同的栅介电质。该集成电路包括衬底、第一晶体管和第二晶体管。第一晶体管在第一栅极和衬底之间具有第一栅介电质，该第一栅介电质包括第一高介电常数材料和/或第二高介电常数材料，具有第一等效氧化硅厚度；第二晶体管在第二栅极和衬底之间具有第二栅介电质，该第二栅介电质包括第一高介电常数材料和/或第二高介电常数材料，具有第二等效氧化硅厚度，且该第二等效氧化硅厚度可以与第一等效氧化硅厚度不同。本发明提供的集成电路能在有效解决栅极漏电流问题的同时维持较好的开关速度。
Description
技术领域
本发明涉及一种半导体元件，特别是涉及一种在不同芯片区具有不同栅介电质的半导体芯片及其制造方法。
背景技术
在过去数十年中，金属氧化物半导体场效应晶体管(MOSFET)的尺寸不断缩小，使得集成电路的速度、密度和每单位功能的成本都得到了改善。但是，当普通MOSFET的栅极长度缩小时，会产生栅极可能无法控制通道开关状态的问题，这种现象称为短通道效应。短通道效应在元件尺寸缩至0.13微米以下时会变得非常显著，而其主要解决方法是在缩小晶体管尺寸的同时，缩小栅介电质的厚度。
MOSFET栅介电质厚度缩小的趋势如图1所示。用于高效逻辑的等效氧化硅(SiO2)厚度tox，eq的预定范围以条状表示(其数值请对应左侧轴)。例如，在2016年，预期用于高效逻辑的tox，eq小于6埃。操作电压VDD也标示在图1中。以最保守的tox，eq值(即每个范围的最大值)来计算经SiO2栅极的漏电流密度，绘制出曲线2(其数值请对应右侧轴)。可以看出，即使采用最保守的tox，eq值，过量的栅极漏电流也会使SiO2栅介电质的值不连续。在目前的制造技术中，超薄膜的范围为2～20埃，较好的超薄SiO2膜小于10埃，这种超薄膜不仅会导致过量的漏电流，也会使多晶硅栅极耗尽现象、栅介电质完整性以及栅极掺杂质隧穿至通道区等问题更加恶化。
高介电常数栅介电质具有改善栅极漏电流的性质，因而能够改善上述问题。高介电常数栅介电质可以包括(但不限于)金属氧化物，如氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)，硅化物，如ZrSiO4，以及铝化物，如铝化镧。但是，许多高介电常数栅介电质与硅衬底直接接触的界面，其特性比SiO2或SiON在硅上还差。因此，有时会在高介电常数栅介电质界面下方***SiO2或SiON层，使晶体管沟道得到合理的载子迁移率。
美国专利第6,015,739号公开了一种堆叠的栅介电质的制造方法，其介电膜的相对介电常数为20～200，该介电膜位于一氮化硅膜上，且该氮化硅膜形成于衬底的原生氧化层上。美国专利第6,448,127号公开了一种位于氧化硅上的高介电常数栅介电质的形成方法。某种材料的相对介电常数是指该材料的电性介电常数与真空(free space)介电常数ε0之比，其中，真空介电常数为8.85×10-12F/m。
如上所述，用于高效元件中的堆叠栅介电质在小于约7埃的超薄等效SiO2厚度时，其延展度有限。虽然具有高介电常数/SiO2或高介电常数/SiON堆叠栅介电质的晶体管可以改善栅极漏电流的性能，但却会牺牲开关速度，因此上述高介电常数元件无法用于对速度要求较高的电路中。
其它改善元件性能的应用包括在相同晶圆中具有不同栅极氧化物的晶体管结构，这些例子包括Fang等人的美国专利第5,668,035号、Kepler等人的美国专利第6,030,862号、Cao等人的美国专利第6,265,325号、Gonzalez等人的美国专利第6,383,861号以及Gardner等人的美国专利第6,168,958号。因此，业界需要一种既能解决栅极漏电流问题，又能保持良好开关速度的方法。
发明内容
有鉴于此，本发明的目的在于提供一种集成电路及其制造方法，使晶体管元件既具有较小的栅极漏电流，又具有良好的开关速度。
为了实现上述目的，本发明提供一种集成电路，包括：一个衬底；第一晶体管，其第一栅极电极和所述衬底之间具有第一栅介电质，该第一栅介电质包括第一高介电常数材料，具有第一等效氧化硅厚度；以及第二晶体管，其第二栅极电极和所述衬底之间具有第二栅介电质，该第二栅介电质包括第一高介电常数材料，具有第二等效氧化硅厚度，且该第二等效氧化硅厚度不同于所述第一等效氧化硅厚度。
根据本发明所述的集成电路，所述第二栅介电质还包括正常介电常数材料。
根据本发明所述的集成电路，所述第一栅介电质还包括所述正常介电常数材料。
根据本发明所述的集成电路，所述正常介电常数材料在所述第一和第二栅介电质中的厚度不同。
根据本发明所述的集成电路，所述第二栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
根据本发明所述的集成电路，所述第一栅介电质还包括第二高介电常数材料。
根据本发明所述的集成电路，所述第一高介电常数材料在所述第一和第二栅介电质中的厚度不同。
根据本发明所述的集成电路，所述第二高介电常数材料在所述第一和第二栅介电质中的厚度不同。
根据本发明所述的集成电路，所述第一栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
根据本发明所述的集成电路，所述第二栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
根据本发明所述的集成电路，所述第一高介电常数材料在所述第一和第二栅介电质中的厚度不同。
根据本发明所述的集成电路，所述第二栅介电质还包括正常介电常数材料。
根据本发明所述的集成电路，所述第一栅介电质还包括正常介电常数材料。
根据本发明所述的集成电路，所述第一栅介电质还包括正常介电常数材料，所述第二栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
根据本发明所述的集成电路，所述第二栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
根据本发明所述的集成电路，所述第一栅介电质还包括所述第二高介电常数材料。
根据本发明所述的集成电路，所述第二高介电常数材料在所述第一和第二栅介电质中的厚度不同。
根据本发明所述的集成电路，所述第一栅介电质具有第一实际厚度，所述第二栅介电质具有第二实际厚度，且该第二实际厚度等于该第一实际厚度。
根据本发明所述的集成电路，所述第一栅介电质具有第一实际厚度，所述第二栅介电质具有第二实际厚度，且该第二实际厚度不同于该第一实际厚度。
根据本发明所述的集成电路，该衬底更包括一虚设结构。
根据本发明所述的集成电路，所述虚设结构包括一个虚设栅极电极和一个虚设有源区。
为了实现上述目的，本发明还提供一种制造集成电路的方法，包括：在衬底上的第一晶体管区形成第一栅介电质，该第一栅介电质包括第一高介电常数材料，具有第一等效氧化硅厚度；以及在衬底上的第二晶体管区形成第二栅介电质，该第二栅介电质包括第一高介电常数材料，具有第二等效氧化硅厚度，且该第二等效氧化硅厚度不同于所述第一等效氧化硅厚度。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤包括：在所述第一和第二晶体管区的衬底上形成正常介电常数材料；从所述第一晶体管区移除至少部分所述正常介电常数材料；以及在所述衬底上形成所述第一高介电常数材料，该第一高介电常数材料覆盖所述正常介电常数材料在所述第二晶体管区中所留存的部分。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤包括：在所述第一和第二晶体管区的衬底上形成正常介电常数材料；从所述第一晶体管区移除部分所述正常介电常数材料，以使所述正常介电常数材料在所述第一晶体管区的厚度小于在所述第二晶体管区的厚度；以及在所述衬底上形成所述第一高介电常数材料，该第一高介电常数材料覆盖所述正常介电常数材料在所述第一和第二晶体管区中所留存的部分。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤包括：在所述第一和第二晶体管区的衬底上形成第二高介电常数材料；从所述第一晶体管区移除至少部分所述第二高介电常数材料；以及在所述衬底上形成所述第一高介电常数材料，该第一高介电常数材料覆盖所述第二高介电常数材料在所述第二晶体管区中所留存的部分。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤包括：在所述第一和第二晶体管区的衬底上形成第二高介电常数材料；从所述第一晶体管区移除部分所述第二高介电常数材料，以使所述第二高介电常数材料在所述第一晶体管区的厚度小于在所述第二晶体管区的厚度；以及在所述衬底上形成所述第一高介电常数材料，该第一高介电常数材料覆盖所述第二高介电常数材料在所述第一和第二晶体管区中所留存的部分。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤还包括：在形成所述第二高介电常数材料之前，先在所述第一和第二晶体管区的衬底上形成正常介电常数材料，以使该正常介电常数材料位于所述第二高介电常数材料和所述衬底之间。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤包括：在所述第一和第二晶体管区的衬底上形成正常介电常数材料；从所述第二晶体管区移除至少部分所述正常介电常数材料；在所述第一和第二晶体管区的衬底上形成第二高介电常数材料；从所述第一晶体管区移除至少部分所述第二高介电常数材料；以及在所述衬底上形成第一高介电常数材料，该第一高介电常数材料覆盖留存于所述第二晶体管区中的所述第二高介电常数材料，并且覆盖留存于所述第一晶体管区中的所述正常介电常数材料。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤包括：在所述第一和第二晶体管区的衬底上形成正常介电常数材料；从所述第一晶体管区移除至少部分该正常介电常数材料；在所述第一和第二晶体管区的衬底上形成第二高介电常数材料，该第二高介电常数材料覆盖留存于所述第二晶体管区中的所述正常介电常数材料；从所述第一晶体管区移除至少部分所述第二高介电常数材料；以及在所述衬底上形成第一高介电常数材料，该第一高介电常数材料覆盖留存于所述第二晶体管区中的所述第二高介电常数材料和所述正常介电常数材料。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤包括：在所述第一和第二晶体管区的衬底上形成所述第一高介电常数材料；以及从所述第一晶体管区移除部分所述第一高介电常数材料，以使所述第一高介电常数材料在所述第一晶体管区的厚度小于在所述第二晶体管区的厚度。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤还包括：在形成所述第一高介电常数材料之前，先在所述第一和第二晶体管区的衬底上形成正常介电常数材料，以使该正常介电常数材料位于所述第一高介电常数材料和所述衬底之间。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤还包括：在形成所述第一高介电常数材料之前，先在所述第一和第二晶体管区的衬底上形成正常介电常数材料；以及在形成所述第一高介电常数材料之前，先从所述第二晶体管区移除至少部分该正常介电常数材料。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤还包括：在形成所述第一高介电常数材料之前，先在所述第一和第二晶体管区的衬底上形成正常介电常数材料；以及在形成所述第一高介电常数材料之前，先从所述第一晶体管区移除至少部分该正常介电常数材料。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤包括：在所述第一和第二晶体管区的所述正常介电常数材料上形成第二高介电常数材料；从所述第一晶体管区移除部分该第二高介电常数材料，以使该第二高介电常数材料在所述第一晶体管区的厚度小于在所述第二晶体管区的厚度；以及在该第二高介电常数材料上形成第一高介电常数材料。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤还包括：从所述第二晶体管区移除部分所述第一高介电常数材料，以使在所述第二晶体管区中的所述第一高介电常数材料具有第三高介电常数材料厚度，在所述第一晶体管区中的所述第一高介电常数材料具有第四高介电常数材料厚度，且该第三高介电常数材料厚度小于该第四高介电常数材料厚度。
根据本发明所述的制造集成电路的方法，形成所述第一和第二栅介电质的步骤还包括：从所述第二晶体管区移除部分所述第一高介电常数材料。
为了实现上述目的，本发明还提供一种集成电路，包括：一个衬底；第一晶体管，其第一栅极电极和所述衬底之间具有第一栅介电质，该第一栅介电质包含具有第一等效氧化硅厚度的第一高介电常数材料；以及第二晶体管，其第二栅极电极和所述衬底之间具有第二栅介电质，该第二栅介电质包含具有第二等效氧化硅厚度的第一高介电常数材料，其中该第二等效氧化硅厚度不同于该第一等效氧化硅厚度，且该第一栅介电质或第二栅介电质更包含一大于或等于15埃等效氧化硅厚度的正常介电常数材料。
为了实现上述目的，本发明还提供一种集成电路，包括：一个衬底；第一晶体管，其第一栅极电极和所述衬底之间具有第一栅介电质，该第一栅介电质包含具有第一等效氧化硅厚度的第一高介电常数材料；第二晶体管，其第二栅极电极和所述衬底之间具有第二栅介电质，该第二栅介电质包含具有第二等效氧化硅厚度的第一高介电常数材料，其中该第二等效氧化硅厚度不同于该第一等效氧化硅厚度，且该第一栅介电质或第二栅介电质更包含与所述第一高介电常数材料堆叠的正常介电常数材料；以及一虚设结构，位于该衬底上。
根据本发明所述的集成电路，所述虚设结构包括一个虚设栅极电极和一个虚设有源区。
本发明提供的集成电路及其制造方法，同一衬底上各个栅介电质的材料、厚度可以根据需要进行调整或设计，从而使每个栅介电质具有相同或不同的等效氧化硅厚度，因此使得晶体管既具有高开关速度，又具有低漏电流。此外，本发明提供的集成电路还具有便于在一个晶圆中制造出多功能元件、减少或避免元件迁移率的下降、减少界面层的产生、较好的可靠性以及较低的操作能量和栅极漏电流等优点。
附图说明
图1是栅极等效二氧化硅厚度、栅极漏电流和操作电压之间的关系图。
图2是一个集成电路俯视图。
图3是本发明的第一实施例。
图4A～4D是本发明第一实施例的制造步骤。
图5A～5C是本发明第二实施例的制造步骤。
图6A～6D是本发明第三实施例的制造步骤。
图7A～7C是本发明第四实施例的制造步骤。
图8A～8D是本发明第五实施例的制造步骤。
图9A～9F是本发明第六实施例的制造步骤。
图10A～10F是本发明第七实施例的制造步骤。
图11A～11E是本发明第八实施例的制造步骤。
图12是第八实施例结构的第二种制造方法。
图13A和13B是第八实施例结构的第三种制造方法。
图14A～14E是本发明第九实施例的制造步骤。
图15是第九实施例结构的第二种制造方法。
图16A和16B是第九实施例结构的第三种制造方法。
图17A～17F是本发明第十实施例的制造步骤。
图18A和18B是第十实施例结构的第二种制造方法。
图19A～19D是第十实施例结构的第三种制造方法。
图20A和20B是第十实施例结构的第四种制造方法。
图21A～21F是本发明第十一实施例的制造步骤。
图22A～22D是第十一实施例结构的第二种制造方法。
图23A和23B是第十一实施例结构的第三种制造方法。
图24A和24B是第十一实施例结构的第四种制造方法。
图25A～25C是本发明第十二实施例的制造步骤。
图26A和26B是本发明第十三实施例的制造步骤。
图27A～27D是本发明第十四实施例的制造步骤。
图28A～28D是本发明第十五实施例的制造步骤。
图29A～29D是本发明第十六实施例的制造步骤。
图30A和30B是本发明第十七实施例的制造步骤。
图31A和31B是本发明第十八实施例的制造步骤。
具体实施方式
以下是本发明的较佳实施例，并结合附图说明本发明的上述目的、特征和优点。
图2是具有第一存储阵列区22的集成电路20的俯视图。例如可以是嵌入式DRAM存储器阵列，该存储阵列区22含有低漏电流晶体管，如图3中的晶体管40所示；***支持电路位于24区存储阵列22的周围，含有高效晶体管，如图3中的晶体管30所示。第二嵌入式存储区26在逻辑区28的旁边，全部或主要使用低漏电流晶体管的嵌入式存储区26通常用作CPU或DSP电路的嵌入式高速缓存(cache)存储器。图2所示的布局只是许多布局中的一个实例，高效和低漏电流区与晶体管的其它组成和布局是本领域技术人员所熟知的。
这里的“高效”一般是指具有微微秒或以下栅极延迟的元件。为了得到这种栅极延迟时间短的高效元件，传统上使用具有1A/cm2或更高的高栅极漏电流的超薄栅介电质。“低漏电”元件一般是指元件的漏电流在高效元件漏电流的1/3以下。本领域技术人员公知栅极延迟与漏电是由许多因素造成的，例如元件设计、最小构件尺寸和材料等。本发明的一个实施例适用于大范围的构件尺寸和元件设计，当构件尺寸持续缩小时，栅极延迟与漏电流性能参数也会大幅改变。因此，“高效”与“低漏电”不应视为绝对的参数或特性，而应视为相对参数或特性，例如高效元件的开关速度较快或比低漏电元件(用于特定应用中)的栅极延迟短，且低漏电元件相对于高效元件(在此相对于发明的实施技术)明显改善了电流效应。
图3显示的是本发明的第一实施例。图3是集成电路的简化剖面图，具有第一晶体管区31，如用作逻辑电路的高效区，以及第二晶体管区42，如用作存储阵列的低漏电流区，为清楚起见，每一区只显示一个晶体管。
图3中的衬底44是半导体衬底，但本发明不限于半导体衬底，而是可以使用任何衬底，如绝缘体覆硅(SOI)衬底。在图3所示的较佳实施例中，隔离结构46可以是浅沟隔离，也可以是其它隔离结构，如硅的局部氧化(LOCOS)、嵌壁式或半嵌壁式LOCOS、场氧化物(FOX)、在绝缘衬底上形成硅“岛”等。为清楚起见，衬底44被分成两个相邻的区31和42，且由隔离结构46分开。本领域技术人员应该了解，图3中区31和42的尺寸、配置和安排在实际应用时具有许多变化。此外，多区(如多高效与低漏电流区)可形成于单一晶圆上，如低漏电流区可在其中形成存储阵列，其中漏电流是主要设计参数，且高效区可具有形成于其中的支撑逻辑(support logic)，其中开关速度是重要的考虑因素。
为了便于讨论，本发明的实施例和方法仅描述在第一晶体管区31中形成第一晶体管30，以及在第二晶体管区42中形成第二晶体管40。本领域技术人员应该了解每一区还包括多个晶体管与其它结构，且在不同区的晶体管不需要邻接其它晶体管。“第一晶体管区”(在此使用)可用于高效元件或低漏电元件，同样地，“第二晶体管区”(在此使用)也可用于高效元件或低漏电元件。
在图3中，第一晶体管30通过浅沟隔离(STI)区46与第二晶体管30隔离，STI区46可以是深度为2500～5000埃的沟槽，且该沟槽以绝缘体(如二氧化硅)填充。根据需要可以形成更高掺杂半导体区50，从而进一步隔离，如图3所示。如上所述，其它隔离，如场隔离，也可用来取代这些隔离结构。
在图3所示的第一实施例中，第一栅介电质51位于第一晶体管区31的第一栅极电极61与衬底44之间，且第二栅介电质52位于第二晶体管区42的第二栅极电极62与衬底44之间。第一栅介电质51具有第一高介电常数材料71，该高介电常数材料常被称为高k介电材料或高k介电质，其中k为介电常数或相对介电常数，第一栅介电质51具有第一等效氧化硅厚度。第二栅介电质52也包括第一高k介电材料71，但第二栅介电质52具有与第一等效氧化硅厚度不同的第二等效氧化硅厚度，因为在此实施例中，第二介电部分还包括正常介电常数材料76。
这里的“正常介电常数材料”的介电常数约为3.9～8，正常介电常数材料76可以是任何具有约3.9～8相对介电常数的适用的介电材料，例如(但不限于)氧化硅、氮氧化硅、氮化硅或上述物质的组合。第一高介电常数材料71(以及下面的第二高介电常数材料72)可以是任何具有大于7的相对介电常数的适用的介电材料，例如(但不限于)金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、HfO2、ZrO2、氮氧化锆(ZrOxNy)、氮氧化铪(HfOxNy)、Al2O3、TiO2、Ti2O5、La2O3、CeO2、Bi4Si2O12、WO3、Y2O3、LaAlO3、钛酸锶钡(Ba1-zSrzTiO3)、PbTiO3、BaTiO3、SrTiO3、PbZrO3、钽酸钪铅(PbSczTa1-zO3，简称PST)、铌酸锌铅(PbZnzNb1-zO3，简称PZN)、锆钛酸铅(PbZrO3-PbTiO3，简称PZT)、氧化铪(PbMgzNb1-zO3，简称PMN)或上述物质的组合，其中0＜x＜1、0＜y＜1、0＜z＜4。第一高介电常数材料71(以及下面的第二高介电常数材料72)也可以是相对介电常数等于或大于约3.9的HfSixOy；相对介电常数等于或大于约9的HfAlxOy；相对介电常数等于或大于约3.9的铪、锆、铈、铝、钛、钇与过渡金属的氧化物；相对介电常数等于或大于约3.9的铪、锆、铈、铝、钛、钇与过渡金属的硅酸盐；相对介电常数等于或大于约3.9的钡锶钛酸盐；相对介电常数等于或大于约3.9的铁电物质；相对介电常数等于或大于约3.9的氮化的、多层的或混合的铪、锆、铈、铝、钛、钇、过渡金属或上述物质的组合，它们可以是氧化物，也可以不是氧化物，可以是硅酸盐，也可以不是硅酸盐。因此，第一高介电常数材料与第二高介电常数材料可相互取代。例如，第一高介电常数材料可以是氧化铪，第二高介电常数材料可以是氧化锆。传统上，第一高介电常数材料不同于(即材料和/或介电常数)第二高介电常数材料，因此在此使用不同的附图标记。实施例中所使用的高介电常数材料之一或两者可以采用多种方式形成，例如，高介电常数材料可通过化学气相沉积(CVD)方法形成，氧化铪(HfO2)可利用前驱气体由CVD成长，该前驱气体可以是hafniumt-butoxide(Hf(OC4H9)4)和O2，其成长温度可为350～500℃，压力约为1×10-5torr，也可执行最高950℃且最长时间30秒在氮气下的前沉积退火，从而改善栅介电质的品质；也可使用其它沉积方法，如溅镀、反应性溅镀、原子层沉积(ALD)、有机金属化学气相沉积(MOCVD)、分子束外延(MBE)等，高介电常数材料(第一和/或第二)所形成的厚度约为2～500埃。
图4A～4D为本发明第一实施例的集成电路20的部分制法。在图4A～4D中，虚线80将第一晶体管区31与第二晶体管区42隔开，且简化的隔离结构46形成在上述这些区域间。为清楚起见，没有显示其它隔离区，也没有显示图4A～4D之前和之后的步骤，这些步骤可以多样化，并且是本领域技术人员公知的。以下描述本实施例和其它实施例时，尽管图中并未显示，有时薄原生氧化物和/或介面层位于衬底和栅介电质51、52(或部分栅介电质51、52)之一或两者之间，薄原生氧化层的厚度约为数埃，且通常小于5埃。本领域技术人员应该了解，有时需要此原生氧化物和/或介面层，以提供层与层之间较好的附着度，如介面层材料可包括(但非限于)SiO2、SiON、金属硅酸盐(如硅酸锆)和金属铝酸盐(如铝酸锆)。
请参阅图4A，正常介电常数材料76形成于衬底44上，并且位于第一与第二晶体管区31与42中。例如，若正常介电常数材料76为形成于衬底44上的氧化硅(SiO2)，此氧化硅可以在高温氧化环境下成长，该氧化环境可包括的物质有H2O、O2、O3或N2O；另一个方法也可用来形成SiO2，如利用临场蒸汽成长(in-situsteam growth，简称ISSG)在850℃、6torr形成，或在高温炉中以O2为氧化环境、常压、1～30分钟、温度600～800℃形成，所形成的氧化硅的厚度约为2～30埃。如图4B所示，在第一晶体管区31中的正常介电常数材料76被移除，此移除是利用光刻步骤(未显示)将第二晶体管区42覆盖，利用光刻技术，通过蚀刻(如湿蚀刻、反应式离子蚀刻和/或干蚀刻)将正常介电常数材料76从第一晶体管区31中移除。
接下来，第一高介电常数材料71形成在衬底44上与第二晶体管区42中所留存的正常介电常数材料76上，如图4C所示。然后，栅极电极材料沉积在图4C的结构上。在图4D中，形成第一和第二栅极电极61、62，以及第一和第二栅介电质51、52。因此，在第一实施例中(请参阅图3和图4D)，第一栅介电质51包括第一高介电常数材料71，第二栅介电质52包括第一高介电常数材料71和正常介电常数材料76。
图5A～5C是本发明第二实施例的制造方法。该第二实施例是第一实施例的变形，第二实施例一开始的结构如图4A所示。在第二实施例中，只有部分正常介电常数材料76被从第一晶体管区31中移除，使得第一晶体管区31中的正常介电常数材料76比第二晶体管区42中的薄(请参阅图5A)。然后，图5B和5C所形成的结构大致上分别与图4C和4D相同，通过调整正常介电常数材料76的起始厚度(即在第二晶体管区42中的正常介电常数材料76的厚度)和之后在第一晶体管区31中的厚度(也调整第一高介电常数材料71所形成的厚度)，从而调整第一和第二栅介电质51、52的等效氧化硅厚度。因此，第二实施例中的第一栅介电质51(请参阅图5C)包括第一高介电常数材料71和相对较薄的正常介电常数材料76，同时第二栅介电质52包括第一高介电常数材料71和相对较厚的正常介电常数材料76。
图6A～7C说明本发明第三与第四实施例的制造方法。第三、第四实施例与第一、第二实施例类似，不同之处在于正常介电常数材料76被第二高介电常数材料72所取代。在图6A中，第二高介电常数材料72形成于衬底44上。在图6B中，移除在第一晶体管区31中的第二高介电常数材料72。例如，如果第二高介电常数材料72为HfO2或ZrO2，则可通过利用硫酸(H2SO4)的湿蚀刻来移除HfO2(或ZrO2)。在图6C中，第一高介电常数材料71形成于图6B所示的结构上，然后形成第一与第二栅极电极61、62，以及第一与第二栅介电质51、52，如图6D所示。因此，在图6D所示的第三实施例中，第一栅介电质51包括第一高介电常数材料71，第二栅介电质52包括第一高介电常数材料71和第二高介电常数材料72。
第四实施例的制造方法在图6A和图7A～7C中显示。如图7A所示，在第四实施例中，只有部分第二高介电常数材料72被从第一晶体管区31中移除，这会造成如图7C所示的结构。因此，第一栅介电质51和第二栅介电质52的等效氧化硅厚度不同。因此，请参阅图7C，在第四实施例中，第一栅介电质51包括第一高介电常数材料71与相对较薄的第二高介电常数材料72，同时第二栅介电质52包括第一高介电常数材料71与相对较厚的第二高介电常数材料72。
图8A～8D说明本发明第五实施例的一些制造步骤。该第五实施例为第三实施例(请参阅图6A～6D)的变形，在形成第一与第二高介电常数材料71、72之前先形成正常介电常数材料76。此外，尽管图中未示，第五实施例也可以是第四实施例(请参阅图6A和图7A～7D)的变形，通过改变第二高介电常数材料72的移除量，使留存于第一晶体管区31中的第二高介电常数材料72相对较薄。
图9A～9F说明本发明第六实施例的一些制造步骤。在图9A中，正常介电常数材料76形成于衬底44上，然后移除全部或部分第二晶体管区42中的正常介电常数材料76，如图9B所示。如图9C所示，第二高介电常数材料72形成于图9B所示的结构上，然后移除全部或部分第一晶体管区31中的第二高介电常数材料72，全部移除后如图9D所示；然后如图9E所示，第一高介电常数材料形成于图9D所示的结构上。图9F显示在第一与第二晶体管区31、42中分别形成第一与第二栅极电极61、62，以及第一与第二栅介电质51与52。因此，图9F所示的第六实施例的变化中，第一栅介电质51包括第一高介电常数材料71与正常介电常数材料，同时第二栅介电质52包括第一与第二高介电常数材料71与72。其它方法也可实现与图9F相同的结构(或其变形)，第二高介电常数材料72可形成于第一与第二晶体管区31与42中，然后在正常介电常数材料76形成之前，从第一晶体管区31移除至少部分第二高介电常数材料72。
图10A～10F说明本发明第七实施例的一些制造步骤。在第10A图中，正常介电常数材料76形成于衬底44上，接下来，移除全部或部分第一晶体管区31中的正常介电常数材料76，例如全部移除，如图10B所示。第二高介电常数材料72形成于图10B所示的结构上，然后移除全部或部分第一晶体管区31中的第二高介电常数材料72，图10D显示的是第一晶体管区31中的第二高介电常数材料72全部被移除。然后，第一高介电常数材料71形成于图10D的结构上，如图10E所示。图10F显示在第一与第二晶体管区31与42中分别形成第一与第二栅极电极61与62，以及第一与第二栅介电质51与52。因此，在图10F所示的第七实施例的变化中，第一栅介电质51包括第一高介电常数材料71，同时第二栅介电质52包括第一与第二高介电常数材料71与72，以及正常介电常数材料76。
图11A～11F说明本发明第八实施例的一些制造步骤。在图11A中，第二高介电常数材料72形成于衬底44上，接下来，移除全部或部分第一晶体管区31中的第二高介电常数材料72，例如全部移除，如图11B所示。然后，第一高介电常数材料71形成于图11B的结构上，如图11C所示。接下来，移除全部或部分第二晶体管区42中的第一高介电常数材料71，例如全部移除，如图11D所示。图11E显示在第一与第二晶体管区31与42中分别形成第一与第二栅极电极61与62，以及第一与第二栅介电质51与52。因此，在图11E所示的第八实施例的变化中，第一栅介电质51包括第一高介电常数材料71，同时第二栅介电质52包括第二高介电常数材料72。
图12显示实现图11E的第八实施例结构的其它方法。在图12中，第一高介电常数材料71形成于衬底44上(在第一与第二晶体管区31与42中)，接着，在形成第二高介电常数材料72之前，移除至少部分第二晶体管区42中的第一高介电常数材料71。
图13A与13B显示实现图11E的第八实施例结构的其它方法。在图13A中，第一高介电常数材料71形成于衬底44上，接下来，第二晶体管区42中的第一高介电常数材料71变成第二高介电常数材料72，如图13B所示，例如，若第一高介电常数材料71为金属氧化物，然后可通过氮化过程将其部分转变成金属氮氧化物，从而变成第二高介电常数材料72。以下依然为得到第八实施例结构的取代方法(未显示)，第二高介电常数材料72可形成于衬底44上，然后将第一晶体管区31中的第二高介电常数材料72转变成第一高介电常数材料71。
图14A～14E说明本发明第九实施例的一些制造步骤。此第九实施例为第八实施例(请参阅图11E)的变形，其中正常介电常数材料76比第一与第二高介电常数材料71与72较早形成，因此，第九实施例的形成步骤与第八实施例的相同，但多了比第一与第二高介电常数材料71与72较早形成的正常介电常数材料76。与第八实施例相同，第九实施例的结构也可通过许多方法实现。
图15显示第九实施例的一种替代制造方法，此替代方法与图14A～14E的方法类似，区别之处在于第一高介电常数材料71形成于第一与第二晶体管区31与42中，在形成第二高介电常数材料72之前，移除至少部分第二晶体管区42中的第一高介电常数材料71。图16A与16B显示第九实施例的另一替代制造方法，且可实现第九实施例的结构(请参阅图14E)。在图16A中，第一高介电常数材料71形成于正常介电常数材料76与第一与第二晶体管区31与42中的衬底44上，然后将第二晶体管区42中的第一高介电常数材料71转变成第二高介电常数材料72，如第八实施例所述(请参阅图13A与13B)。第九实施例结构的另一替代方法是(未显示)，第二高介电常数材料72形成在正常介电常数材料76与衬底44上，然后将第一晶体管区31中的第二高介电常数材料72转变成第一高介电常数材料71。
图17A～17F说明本发明第十实施例的一些制造步骤。在图17A中，正常介电常数材料76形成于衬底44上，接下来，移除全部或部分在第二晶体管区42中的正常介电常数材料76，例如，移除在第二晶体管区42中的全部正常介电常数材料76，如图17B所示。依然在图17B中，第二高介电常数材料72形成于所留存的正常介电常数材料76上与衬底44上，接下来，移除全部或部分第一晶体管区31中的第二高介电常数材料72，例如，移除在第一晶体管区31中的全部第二高介电常数材料72，如图17C所示。在图17D中，第一高介电常数材料71形成于所留存的正常介电常数材料76上、所留存的第二高介电常数材料72上与衬底44上，接下来，移除全部或部分第二晶体管区42中的第一高介电常数材料71，例如，移除在第二晶体管区42中的全部第一高介电常数材料71，如图17E所示。在形成第一与第二栅极电极61与62以及第一与第二栅介电质51与52后，就会形成如图17F所示的结构，即第十实施例的结构。
如上述其它实施例所述，许多替代方法可用来实现第十实施例的栅极介电结构。图18A与18B用来说明第十实施例的结构的制造方法。与图17A～17F所示的方法比较，第一高介电常数材料71在正常介电常数材料76形成后形成，且在第二高介电常数材料72形成前形成(请参阅图18A与18B，导致图17F)。图19A～19D用来说明第十实施例的结构的另一制造方法。与图17A～17F以及图18A与18B所示的方法比较，第二高介电常数材料72在形成正常介电常数材料76与第一高介电常数材料71之前形成(请参阅图19A～19D，导致图17F)。图20A与20B用来说明第十实施例的结构的另一制造方法。在图20A中，第一高介电常数材料71形成在第一与第二晶体管区31与42中的正常介电常数材料76的留存部分与衬底44上，接下来，如图20B所示，将第二晶体管区42中的第一高介电常数材料71转变成第二高介电常数材料72。其它代替方法(未显示)包括，先形成第二高介电常数材料72，然后将第一晶体管区31中的第二高介电常数材料72转变成第一高介电常数材料71。
图21A～21F说明本发明第十一实施例的一些制造步骤。在图21A中，正常介电常数材料76形成于衬底44上，接下来，移除全部或部分在第一晶体管区31中的正常介电常数材料76，例如，移除全部在第一晶体管区31中的正常介电常数材料76，如图21B所示。依然在图21B中，第二高介电常数材料72形成于所留存的正常介电常数材料76上与衬底44上，接下来，移除全部或部分第一晶体管区31中的第二高介电常数材料72，例如，移除全部在第一晶体管区31中的第二高介电常数材料72，如图21C所示。在图21D中，第一高介电常数材料71形成于所留存的正常介电常数材料76上、所留存的第二高介电常数材料72上与衬底44上，接下来，移除全部或部分第二晶体管区42中的第一高介电常数材料71，例如，移除全部在第二晶体管区42中的第一高介电常数材料71，如图21E所示。在形成第一与第二栅极电极61与62以及第一与第二栅介电质51与52后，就会形成如图21F所示的结构，即第十一实施例的结构。
如上述其它实施例所述，许多替代方法可用来实现第十一实施例的栅极介电结构。图22A～22D用来说明第十一实施例的结构的制造方法，与图21A～21F所示的方法比较，第一高介电常数材料71在正常介电常数材料76形成后形成，且在第二高介电常数材料72形成前形成(请参阅图22A～22D，导致第21F图)。图23A与23B用来说明第十一实施例的结构的另一制造方法，与图21A～21F以及图22A～22D所示的方法比较，第一高介电常数材料71在形成正常介电常数材料76与第二高介电常数材料72之前形成(请参阅图23A与23B，导致图21F)。图24A与24B用来说明第十一实施例的结构的另一制造方法，在图24A中，第一高介电常数材料71形成在第一与第二晶体管区31与42中的正常介电常数材料76的留存部分与衬底44上，接下来，如图24B所示，将第二晶体管区42中的第一高介电常数材料71转变成第二高介电常数材料72。其它替代方法(未显示)包括，先形成第二高介电常数材料72，然后在第一晶体管区31中的第二高介电常数材料72转变成第一高介电常数材料71。
图25A～25C显示本发明第十二实施例的一些制造步骤。在图25A中，第一高介电常数材料71形成于衬底44上，接下来，移除部分在第一晶体管区31中的第一高介电常数材料71，如图25B所示，在形成第一与第二栅极电极61与62以及第一与第二栅介电质51与52后，就会形成如图25C所示的结构，即第十二实施例的结构。如图25C所示的结构，在第二晶体管区42中的第一高介电常数材料71(第二栅介电质52)比在第一晶体管区31中的第一高介电常数材料71(第一栅介电质51)厚。
图26A与26B显示本发明第十三实施例的一些制造步骤。第十三实施例是第十二实施例的变形，区别之处在于多加入了正常介电常数材料76。因此，第十三实施例的制法可与第十二实施例的制法相同(请参阅图25A～25C)，除了在形成第一高介电常数材料71之前多形成了正常介电常数材料76。
图27A～27D显示本发明第十四实施例的一些制造步骤。正常介电常数材料76形成于衬底44上，接下来，移除部分或全部在第二晶体管区42中的正常介电常数材料76，例如，图27A显示的是移除全部在第二晶体管区42中的正常介电常数材料76。在图27B中，第一高介电常数材料71形成在正常介电常数材料76所留存的部分上与衬底44上。接下来，移除部分或全部在第一晶体管区31中的第一高介电常数材料71，如图27C所示，在形成第一与第二栅极电极61与62以及第一与第二栅介电质51与52后，就会形成如图27D所示的结构，即第十四实施例的结构。因此，如图27D所示的结构，在第二晶体管区42中的第一高介电常数材料71(第二栅介电质52)比在第一晶体管区31中的第一高介电常数材料71(第一栅介电质51)厚。而且在第十四实施例中，在第二晶体管区42中的正常介电常数材料76(第二栅介电质52)比在第一晶体管区31中的正常介电常数材料76(第一栅介电质51)厚。
图28A～28D显示本发明第十五实施例的一些制造步骤。第十五实施例是第十四实施例的变形，区别之处在于移除全部或部分在第一晶体管区31中比第二晶体管区42中多的正常介电常数材料76。因此，第十五实施例的制法可与第十四实施例的制法相同(请参阅图27A～27D)，只是利用不同罩幕来移除正常介电常数材料76。因此在图28D所示的结构中，在第二晶体管区42中的第一高介电常数材料71(第二栅介电质52)比在第一晶体管区31中的第一高介电常数材料71(第一栅介电质51)厚。而且在第十五实施例中，在第二晶体管区42中的正常介电常数材料76(第二栅介电质52)比在第一晶体管区31中的正常介电常数材料76(第一栅介电质51)厚。
图29A～29D显示本发明第十六实施例的一些制造步骤。在图29A中，正常介电常数材料76与第二高介电常数材料72形成于衬底44上，接下来，移除部分在第一晶体管区31中的第二高介电常数材料72，如图29B所示。接下来，第一高介电常数材料71形成在图29B所示的结构上，如图29C所示。在形成第一与第二栅极电极61与62以及第一与第二栅介电质51与52后，就会形成如图29D所示的结构，即第十六实施例的结构。因此，如图29D所示的结构，在第二晶体管区42中的第二高介电常数材料72(第二栅介电质52)比在第一晶体管区31中的第二高介电常数材料72(第一栅介电质51)厚。
图30A与30B显示本发明第十七实施例的一些制造步骤。此第十七实施例为第十六实施例的变形，加入了从第一和/或第二晶体管区31与42中移除全部或部分第一高介电常数材料71的步骤，例如，如图30A所述，部分第一高介电常数材料71被从第二晶体管区42移除。因此，第十七实施例的制造方法与第十六实施例的制造方法(请参阅图29A～29C)相同，区别之处在于多了移除第一高介电常数材料71的步骤。
图31A与31B显示本发明第十八实施例的一些制造步骤。此第十八实施例为第十六实施例(请参阅图29A～29D)的变形，其中全部或部分第二高介电常数材料72从第二晶体管区42(如图31A所示)中比从第一晶体管区31(如图29B所示)中所移除的多，例如，在图31A中，在第二晶体管区42中的第二高介电常数材料72被全部移除。因此，第十八实施例的制造方法与第十六实施例的制造方法相同，不同之处在于移除第二高介电常数材料72所用的罩幕。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
传统上，在本发明的实施例中，第一晶体管区31中第一栅介电质51的等效氧化硅厚度与第二晶体管区42中第二栅介电质52的等效氧化硅厚度是不同的，尽管栅介电质51与52的实际厚度可以相同(或不同)(如材料不同)。然而，在其它实施例中，第一与第二栅介电质51与52的等效氧化硅厚度可以相同，同时栅介电质51与52的实际厚度可以相同(或不同)，这是根据其所含的材料而定的。因此，每个栅介电质51与52的等效氧化硅厚度可以通过变化栅介电质材料的厚度和/或材料进行调整或设计。例如，第一栅介电质51的等效氧化硅厚度可约小于10埃(如在高效区中)，且第二栅介电质52的等效氧化硅厚度可约大于15埃(如在低漏电流区中)；如果在同一晶圆(如***化晶圆布局)上，在核心区(即高效区)中的栅介电质可以具有3～10埃的等效氧化硅厚度，而在I/O区(即低漏电流区)中的可以具有大于或等于15埃的等效氧化硅厚度；这些结构应该可以利用本发明的实施例来实现。
本发明的一个实施例还可形成在虚设(dummy)结构中或其上。虚设结构可作为蚀刻轮廓控制结构，以降低在湿或干蚀刻过程中的负载效应(Loading Effect)和/或微负载效应，且该虚设结构可以包括虚设栅极电极(如多晶硅栅极、金属栅极或硅酸盐栅极)、虚设有源区或STI。
在本发明的一个实施例中，在晶体管区中的正常介电常数材料可具有大于或等于1埃的等效氧化硅厚度；在一较佳实施例中，在晶体管区中的正常介电常数材料可具有大于或等于15埃的等效氧化硅厚度。
在一个实施例中，一个栅介电质包括第一和/或第二高介电常数材料形成于至少一个晶体管区中的正常介电常数材料上，有时该栅介电质以具有比另一栅介电质高的等效氧化硅厚度为佳。
虽然上述说明实施例主要描述两个晶体管区，但本发明的任一实施例也可以是其它与第一、第二栅介电质具有不同栅极界点结构的晶体管区。例如，晶体管区可具有高介电常数材料、正常介电常数材料、堆叠的不同介电常数材料、堆叠的高介电常数材料与正常介电常数材料或上述情况的组合，晶体管区可包括低功率元件、核心元件、I/O元件、高压元件、存储器或上述元件的组合。
本发明实施例的优点包括在相同衬底44上的晶体管可同时具有所需的高开关速度与所需的低漏电流的晶体管，例如，此构件特别适用于嵌入式存储器阵列中。
本发明实施例的优点还包括适用于短通道效应特别明显的0.13微米、90纳米或更小的几何尺寸中，为增加容纳规模(scalability)，本发明的一个实施例可提供具有双栅极结构、鳍式场效晶体管(Fin-FET)结构和其它小几何尺寸晶体管结构的构件。
本发明实施例的其它优点还有：1)便于在一个晶圆中制造出多功能元件(如I/O和核心元件)；2)可减少或避免元件迁移率的下降；3)减少界面层的产生；4)具有较好的可靠性(如NBTI与HC)；5)较低的操作能量与较低的栅极漏电流。
虽然发明的实施例及其某些优点已说明如上，但在不脱离本发明权利要求的精神和范围内，本发明可作某些改变。此外，本发明的应用范围不受说明书中特定实施例、过程、机器、制造、物质组成、工具、方法和步骤的限制，本领域技术人员应能领会本发明实施例、过程、机器、制造、物质组成、工具、方法、步骤中已存在或研发中的技术，并利用本发明来实现与上述实施例大体相同的功用或达到大体上相同的结果。因此，本发明权利要求的范围过程、机器、制造、物质组成、工具、方法或步骤。
附图中符号的简单说明如下：
20：集成电路 46：隔离结构
22：第一存储阵列区 50：更高掺杂半导体区
24：区 51：第一栅介电质
26：第二嵌入式存储区 52：第二栅介电质
28：逻辑区 61：第一栅极电极
30：第一晶体管 62：第二栅极电极
31：第一晶体管区 71：第一高介电常数材料
40：第二晶体管 72：第二高介电常数材料
42：第二晶体管区 76：常介电常数材料
44：半导体衬底 80：虚线
Claims (39)
1.一种集成电路，其特征在于该集成电路包括：
一个衬底；
第一晶体管，其第一栅极电极和所述衬底之间具有第一栅介电质，该第一栅介电质包括第一高介电常数材料，具有第一等效氧化硅厚度；以及
第二晶体管，其第二栅极电极和所述衬底之间具有第二栅介电质，该第二栅介电质包括第一高介电常数材料，具有第二等效氧化硅厚度，且该第二等效氧化硅厚度不同于所述第一等效氧化硅厚度。
2.根据权利要求1所述的集成电路，其特征在于：所述第二栅介电质还包括正常介电常数材料。
3.根据权利要求2所述的集成电路，其特征在于：所述第一栅介电质还包括所述正常介电常数材料。
4.根据权利要求3所述的集成电路，其特征在于：所述正常介电常数材料在所述第一和第二栅介电质中的厚度不同。
5.根据权利要求3所述的集成电路，其特征在于：所述第二栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
6.根据权利要求5所述的集成电路，其特征在于：所述第一栅介电质还包括第二高介电常数材料。
7.根据权利要求5所述的集成电路，其特征在于：所述第一高介电常数材料在所述第一和第二栅介电质中的厚度不同。
8.根据权利要求7所述的集成电路，其特征在于：所述第二高介电常数材料在所述第一和第二栅介电质中的厚度不同。
9.根据权利要求3所述的集成电路，其特征在于：所述第一栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
10.根据权利要求2所述的集成电路，其特征在于：所述第二栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
11.根据权利要求1所述的集成电路，其特征在于：所述第一高介电常数材料在所述第一和第二栅介电质中的厚度不同。
12.根据权利要求11所述的集成电路，其特征在于：所述第二栅介电质还包括正常介电常数材料。
13.根据权利要求11所述的集成电路，其特征在于：所述第一栅介电质还包括正常介电常数材料。
14.根据权利要求1所述的集成电路，其特征在于：所述第一栅介电质还包括正常介电常数材料，所述第二栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
15.根据权利要求1所述的集成电路，其特征在于：所述第二栅介电质还包括第二高介电常数材料，且该第二高介电常数材料不同于所述第一高介电常数材料。
16.根据权利要求15所述的集成电路，其特征在于：所述第一栅介电质还包括所述第二高介电常数材料。
17.根据权利要求16所述的集成电路，其特征在于：所述第二高介电常数材料在所述第一和第二栅介电质中的厚度不同。
18.根据权利要求1所述的集成电路，其特征在于：所述第一栅介电质具有第一实际厚度，所述第二栅介电质具有第二实际厚度，且该第二实际厚度等于该第一实际厚度。
19.根据权利要求1所述的集成电路，其特征在于：所述第一栅介电质具有第一实际厚度，所述第二栅介电质具有第二实际厚度，且该第二实际厚度不同于该第一实际厚度。
20.根据权利要求1所述的集成电路，其特征在于：该衬底更包括一虚设结构。
21.根据权利要求20所述的集成电路，其特征在于：所述虚设结构包括一个虚设栅极电极和一个虚设有源区。
22.一种制造集成电路的方法，其特征在于该方法包括：
在衬底上的第一晶体管区形成第一栅介电质，该第一栅介电质包括第一高介电常数材料，具有第一等效氧化硅厚度；以及
在衬底上的第二晶体管区形成第二栅介电质，该第二栅介电质包括第一高介电常数材料，具有第二等效氧化硅厚度，且该第二等效氧化硅厚度不同于所述第一等效氧化硅厚度。
23.根据权利要求22所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤包括：
在所述第一和第二晶体管区的衬底上形成正常介电常数材料；
从所述第一晶体管区移除至少部分所述正常介电常数材料；以及
在所述衬底上形成所述第一高介电常数材料，该第一高介电常数材料覆盖所述正常介电常数材料在所述第二晶体管区中所留存的部分。
24.根据权利要求22所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤包括：
在所述第一和第二晶体管区的衬底上形成正常介电常数材料；
从所述第一晶体管区移除部分所述正常介电常数材料，以使所述正常介电常数材料在所述第一晶体管区的厚度小于在所述第二晶体管区的厚度；以及
在所述衬底上形成所述第一高介电常数材料，该第一高介电常数材料覆盖所述正常介电常数材料在所述第一和第二晶体管区中所留存的部分。
25.根据权利要求22所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤包括：
在所述第一和第二晶体管区的衬底上形成第二高介电常数材料；
从所述第一晶体管区移除至少部分所述第二高介电常数材料；以及
在所述衬底上形成所述第一高介电常数材料，该第一高介电常数材料覆盖所述第二高介电常数材料在所述第二晶体管区中所留存的部分。
26.根据权利要求22所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤包括：
在所述第一和第二晶体管区的衬底上形成第二高介电常数材料；
从所述第一晶体管区移除部分所述第二高介电常数材料，以使所述第二高介电常数材料在所述第一晶体管区的厚度小于在所述第二晶体管区的厚度；以及
在所述衬底上形成所述第一高介电常数材料，该第一高介电常数材料覆盖所述第二高介电常数材料在所述第一和第二晶体管区中所留存的部分。
27.根据权利要求25所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤还包括：
在形成所述第二高介电常数材料之前，先在所述第一和第二晶体管区的衬底上形成正常介电常数材料，以使该正常介电常数材料位于所述第二高介电常数材料和所述衬底之间。
28.根据权利要求22所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤包括：
在所述第一和第二晶体管区的衬底上形成正常介电常数材料；
从所述第二晶体管区移除至少部分所述正常介电常数材料；
在所述第一和第二晶体管区的衬底上形成第二高介电常数材料；
从所述第一晶体管区移除至少部分所述第二高介电常数材料；以及
在所述衬底上形成第一高介电常数材料，该第一高介电常数材料覆盖留存于所述第二晶体管区中的所述第二高介电常数材料，并且覆盖留存于所述第一晶体管区中的所述正常介电常数材料。
29.根据权利要求22所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤包括：
在所述第一和第二晶体管区的衬底上形成正常介电常数材料；
从所述第一晶体管区移除至少部分该正常介电常数材料；
在所述第一和第二晶体管区的衬底上形成第二高介电常数材料，该第二高介电常数材料覆盖留存于所述第二晶体管区中的所述正常介电常数材料；
从所述第一晶体管区移除至少部分所述第二高介电常数材料；以及
在所述衬底上形成第一高介电常数材料，该第一高介电常数材料覆盖留存于所送第二晶体管区中的所述第二高介电常数材料和所述正常介电常数材料。
30.根据权利要求22所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤包括：
在所述第一和第二晶体管区的衬底上形成所述第一高介电常数材料；以及
从所述第一晶体管区移除部分所述第一高介电常数材料，以使所述第一高介电常数材料在所述第一晶体管区的厚度小于在所述第二晶体管区的厚度。
31.根据权利要求30所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤还包括：
在形成所述第一高介电常数材料之前，先在所述第一和第二晶体管区的衬底上形成正常介电常数材料，以使该正常介电常数材料位于所述第一高介电常数材料和所述衬底之间。
32.根据权利要求30所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤还包括：
在形成所述第一高介电常数材料之前，先在所述第一和第二晶体管区的衬底上形成正常介电常数材料；以及
在形成所述第一高介电常数材料之前，先从所述第二晶体管区移除至少部分该正常介电常数材料。
33.根据权利要求30所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤还包括：
在形成所述第一高介电常数材料之前，先在所述第一和第二晶体管区的衬底上形成正常介电常数材料；以及
在形成所述第一高介电常数材料之前，先从所述第一晶体管区移除至少部分该正常介电常数材料。
34.根据权利要求22所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤包括：
在所述第一和第二晶体管区的正常介电常数材料上形成第二高介电常数材料；
从所述第一晶体管区移除部分该第二高介电常数材料，以使该第二高介电常数材料在所述第一晶体管区的厚度小于在所述第二晶体管区的厚度；以及
在该第二高介电常数材料上形成第一高介电常数材料。
35.根据权利要求34所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤还包括：
从所述第二晶体管区移除部分所述第一高介电常数材料，以使在所述第二晶体管区中的所述第一高介电常数材料具有第三高介电常数材料厚度，在所述第一晶体管区中的所述第一高介电常数材料具有第四高介电常数材料厚度，且该第三高介电常数材料厚度小于该第四高介电常数材料厚度。
36.根据权利要求34所述的制造集成电路的方法，其特征在于形成所述第一和第二栅介电质的步骤还包括：
从所述第二晶体管区移除部分所述第一高介电常数材料。
37.一种集成电路，其特征在于该集成电路包括：
一个衬底；
第一晶体管，其第一栅极电极和所述衬底之间具有第一栅介电质，该第一栅介电质包含具有第一等效氧化硅厚度的第一高介电常数材料；以及
第二晶体管，其第二栅极电极和所述衬底之间具有第二栅介电质，该第二栅介电质包含具有第二等效氧化硅厚度的第一高介电常数材料，其中该第二等效氧化硅厚度不同于该第一等效氧化硅厚度，且该第一栅介电质或第二栅介电质更包含一大于或等于15埃等效氧化硅厚度的正常介电常数材料。
38.一种集成电路，其特征在于该集成电路包括：
一个衬底；
第一晶体管，其第一栅极电极和所述衬底之间具有第一栅介电质，该第一栅介电质包含具有第一等效氧化硅厚度的第一高介电常数材料；
第二晶体管，其第二栅极电极和所述衬底之间具有第二栅介电质，该第二栅介电质包含具有第二等效氧化硅厚度的第一高介电常数材料，其中该第二等效氧化硅厚度不同于该第一等效氧化硅厚度，且该第一栅介电质或第二栅介电质更包含与所述第一高介电常数材料堆叠的正常介电常数材料；以及
一虚设结构，位于该衬底上。
39.根据权利要求38所述的集成电路，其特征在于：所述虚设结构包括一个虚设栅极电极和一个虚设有源区。
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| US9461044B1 (en) * | 2015-11-30 | 2016-10-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor, semiconductor device and fabricating method thereof |
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087236A (en) * | 1998-11-24 | 2000-07-11 | Intel Corporation | Integrated circuit with multiple gate dielectric structures |
| JP2001044419A (ja) * | 1999-07-14 | 2001-02-16 | Texas Instr Inc <Ti> | 高ｋ誘電体を有するゲート積層の形成方法 |
| EP1174919A2 (en) * | 2000-07-18 | 2002-01-23 | Chartered Semiconductor Manufacturing, Inc. | A method of dual gate processing |
| US6448127B1 (en) * | 2000-01-14 | 2002-09-10 | Advanced Micro Devices, Inc. | Process for formation of ultra-thin base oxide in high k/oxide stack gate dielectrics of mosfets |
| US6528858B1 (en) * | 2002-01-11 | 2003-03-04 | Advanced Micro Devices, Inc. | MOSFETs with differing gate dielectrics and method of formation |
| US6563182B2 (en) * | 2001-03-22 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087236A (en) * | 1998-11-24 | 2000-07-11 | Intel Corporation | Integrated circuit with multiple gate dielectric structures |
| JP2001044419A (ja) * | 1999-07-14 | 2001-02-16 | Texas Instr Inc <Ti> | 高ｋ誘電体を有するゲート積層の形成方法 |
| US6448127B1 (en) * | 2000-01-14 | 2002-09-10 | Advanced Micro Devices, Inc. | Process for formation of ultra-thin base oxide in high k/oxide stack gate dielectrics of mosfets |
| EP1174919A2 (en) * | 2000-07-18 | 2002-01-23 | Chartered Semiconductor Manufacturing, Inc. | A method of dual gate processing |
| US6417037B1 (en) * | 2000-07-18 | 2002-07-09 | Chartered Semiconductor Manufacturing Ltd. | Method of dual gate process |
| US6563182B2 (en) * | 2001-03-22 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6528858B1 (en) * | 2002-01-11 | 2003-03-04 | Advanced Micro Devices, Inc. | MOSFETs with differing gate dielectrics and method of formation |
| CN2805095Y (zh) * | 2003-08-11 | 2006-08-09 | 台湾积体电路制造股份有限公司 | 集成电路 |
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