CN100380676C - 半导体结构及改善其esd与过负荷强度的方法 - Google Patents

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Abstract

一半导体结构是包含一第一导电型态的一基层(100，IV)，该第一导电型态的一第一层(102，III)，其是配置于该基层(100，IV)之上，并具有低于该基层(100，IV)之掺杂浓度的一掺杂浓度，以及一第二导电型态的一第二层(104，II)，其是为了于该第一导电型态及该第二导电型态之间形成一过渡而与该第一层(102，III)一起操作。于介于该基层(100，IV)及该第一层(102，III)间的该过渡的一掺杂变量曲线的一行进路线(B、C、D)是加以设定，因此，在一ESD例子中，一移动至介于该基层(100，IV)及该第一层(102，III)间的该过渡的一空间电荷区域是延伸到达该基层(100，IV)之中。

Description

半导体结构及改善其ESD与过负荷强度的方法
技术领域
本发明是关于一半导体结构、一改善其ESD强度的方法、以及一改善其过负荷强度的方法。
本发明特别相关于受ESD(electron static discharge，静电放电)危及的半导体装置。而如此受ESD危及的装置则特别是于ESD测试过程中寄生电容(parasitic capacities)较源电容(source capacities)小很多的装置，而伴随着所谓的人体模式HBM(human body model)，则该电容会处于大约100pF的范围内，而这些相关装置中的是高频二极管以及高频双极晶体管。对双极晶体管而言，无论是发射极与基极的距离，或是基极与集电极的距离，皆代表取决于技术的相关于ESD过负荷的弱点(weak point)。
本发明是更进一步涉及受到因发生过电压(overvoltage)而受破坏所危急的半导体装置，其中这样一个受到过电压危及的半导体，正如在ESD的例子一样，举例而言，包括高频二极管以及高频双极晶体管。当电压或电流过负荷时，如由于晶体管或有缺陷的RF适应(faultyRF-adaption)所造成者，则主要受到危急的是发射极与基极的距离，或基极与集电极的距离，就像在ESD的例子中一样，他们会突破，并且，像雪崩一样(avalanche-like)增加的电流会对该装置造成不可逆的伤害。
背景技术
当电子装置今天以总是几何减少及集成化密度的同时增加而加以制造及使用时，则由于在静电放电的例子中增加敏感度，会有损害或破坏它们的危险。因此，该装置必须被保护而加以抵抗如此的静电放电，其可在芯片区域中据此藉操控它们而获得，但却仅避免了静电放电的进入而对装置本身没有任何保护作用。
关键装置(critical devices)经常是藉由外接额外的组件所加以支持，因此，在集成电路中，不同版本中的二极管(保护二极管，protectiondiode)通常是主要于一背对背排列(“back to back”arrangement)中作为一双二极管，而如此保护二极管，举例而言，是并联连接至一MOS晶体管非常敏感的栅极接触以抵抗大量(mass)。在过电压的例子中，其会突破并因此开始大量的危险ESD电荷。
然而，当它们亦由于其在颠倒例子中的寄生电容大量地影响高频特性，伴随着在微米面积的应用，如此保护组件为不需要的。除此之外，如此之外接保护措施仅有限地操作，在任何例子中，其是注意到将活性装置最佳化至一最佳ESD强度。
除了这些“被动”保护措施之外，当进入一ESD例子时，已知技术中亦存在着致力于尽可能分散电流的方法，为了这个理由，其亦试着去达到一平面，以代替一局部限制之突破。而为了这个理由，当球面掺杂杂质变量曲线发生于首先突破之角落时，半导体装置的设计是加以环绕，若沿着边缘的圆柱型面积改变成突破的速度不够快时，这可以导致半导体装置的热毁灭。然而，这些进行方式的缺点是，最佳化仅被限制在半导体装置的表面附近的部分。
接下来，ESD例子的结果将利用一示范性半导体结构而更详细地叙述。在图1A中，其是显示一半导体结构，该半导体结构具有一高掺杂的基板100，而其上是成长有一第一层102，举例而言，一外延层，而作为一个例子，其是假设一额外层104是成长于该外延层102之上。该层102及104是为低掺杂者，该层102是为P型，反之该层104则为N型，所以在该第一层102及该第二层104之间的界面会形成一pn过渡，其中该第二层104是在图1A的相反方向上加以极化(poled)，正如由施加于终端106及108的极性所图式举例说明者。在图1A中，亦有举例说明空间电荷区域(space charge region)，其是形成于该pn过渡附近。在图1A中，没有ESD例子呈现的状态是加以显示。若一ESD例子发生时，在突破的例子中电流强度是为低，然而，是通过在更进一步ESD结果中的测试模式所预先决定的急遽升降特性的曲线，所以在一突破发生之后，很快的，一高电流效应变得重要。在根据人体模式的ESD测试中，在几十亿分之一秒(nanosecond)之后，电流落在安培的范围内。因为当许多电荷载体被产生时，在空间电荷区域中的雪崩效应所产生的电荷载体必须在HBM脉冲的任何时间携带电流，则该空间电荷区域是移动至下一个高掺杂区域。而此正如Yuan Taur et al.在”Fundamental of Modern VLSI Devices”(CambridgeUniversity Press，1998，pp.320to325)以及Betrand G.et al.在”Analysisand Compact Modeling of a Vertical Grounded-Base NPN BipolarTransistor Used as an ESD Protection in a Smart Power Technology”，IEEEBCTM1，2，2000，pp.28to31中所更详细描述一样。
在图1B中，其是显示图1A的半导体结构于ESD例子中的状态。在图1B中，一延伸的p区域是显示于110，以及，正如所示，该空间电荷区域是移动至过渡接界，从第一层102至基板100。
上述突破的效应导致电场因此集中于该外延层102及该高掺杂基板100之间的区域。在此点上，最高电场发生于ESD结果的更进一步制程中，因此，在此处会发生实际的ESD事件。
关于上述在ESD例子中分散电流的方法的执行缺点方面，则变得更为明显，正如图中可见，ESD强度并无法透过于表面上的技术措施而加以影响。
如上述使用具ESD事件的半导体结构所遭遇的那些相似效应，是遭遇配置于一功率输出阶段及暴露于过电压或电流脉冲的半导体结构，而该过电压或电流，举例而言，是可能因为供给线(supply line)上的过渡或半导体结构有缺点的适应而造成。
JP20000-068870A中有叙述一已改善ESD强度的半导体装置，其中该装置包括一n+基板，于其上是形成一n-层，并于其中***一p+阱。
US6,232,822B1是叙述一半导体装置，特别是一双极晶体管，其中一埋n+层是形成于一p基板之上，而于该埋n+层上再配置一n集电极层，其中一基层是***于该n集电极层中。一发射极层是形成于该基层中。从在该n集电极层中掺杂开始，该n掺杂渐渐地增加至于该埋层中的该n+掺杂。
发明内容
从此一已知技术出发，本发明的一目的在于提供具有改善的ESD及过负荷强度的半导体结构，以及改善一半导体结构的ESD及过负荷强度的方法。
为了实现上述目的，本发明提出一种半导体结构，其包括：
一第一导电型态的一基层；
该第一导电型态的一第一层，其是配置于该基层之上，并具有低于该基层的掺杂杂质浓度的掺杂杂质浓度；以及
一第二导电型态的一第二层，其是为了于该第一导电型态及该第二导电型态之间形成一过渡而与该第一层一起操作；其中，
在介于该基层)及该第一层间的该过渡的一掺杂杂质变量曲线的一行进路线是开始于在该第一层中的一第一掺杂浓度，经过在该基层中的一第二掺杂杂质浓度，而到达在该基层中的一第三掺杂浓度，其中该第三掺杂浓度是高于该第一掺杂浓度以及该第二掺杂浓度，以及其中该第二掺杂浓度是高于该第一掺杂浓度。
本发明还提出一种改善一半导体结构的ESD(electron staticdischarge，静电放电)强度及过负荷强度的方法，其中该半导体结构是包含一第一导电型态的一基层，该第一导电型态的一第一层，其是配置于该基层之上，并具有低于该基层的掺杂杂质浓度的一掺杂杂质浓度，以及一第二导电型态的一第二层，其中该第一层及该第二层为了于该第一导电型态及该第二导电型态之间形成一过渡而操作，其中，
阶梯状设定在介于该基层及该第一层间的该过渡的一掺杂杂质变量曲线的一行进路线，其是开始于在该第一层中的一第一掺杂浓度，经过在该基层中的一第二掺杂杂质浓度，而到达在该基层中的一第三掺杂浓度，其中该第三掺杂浓度是高于该第一掺杂浓度以及该第二掺杂浓度，以及其中该第二掺杂浓度是高于该第一掺杂浓度。
根据一实施例，该基层是包括一基板层及一缓冲层，而较佳的是，该第一层较该缓冲层掺杂低。该第一层是用作为该半导体结构的一主
动区域，该缓冲层是仅在过负荷的例子中被施予高电场强度。在一较佳实施例中，掺杂变量曲线是从约1016原子/cm3到在该第一层区域中超过1017原子/cm3，在该缓冲层中约1018原子/cm3，在该基板层区域中约1019原子/cm3。
在一实施例中，一晶体管的一集电极(active collector)是形成于该第一层中，以及该晶体管的一基极及一发射极则形成于该第二层中，其中该晶体管可以是一功率晶体管。该晶体管亦可以为一双极晶体管或一场效应晶体管。两者择一地，一二极管可形成于该第一层及该第二层中。
本发明是基于，藉由一半导体装置表面的措施的电流分散仅最低限度地影响其ESD强度的发现，正如在ESD的例子中，该突破无论如何会移动至外延层/基板以及/或外延层/埋层的过渡，因此，是于平面中移动。关于上述的术语，值得注意的是，伴随着使用IC(集成电路)技术所产生的双极晶体管，该基板是相当于该埋层。为了接下来本发明叙述的简化，通常是以基板作为操考说明，其中，本发明的原则亦可适用于IC装置。
取代仅造成ESD强度最低限度影响的限制于半导体结构表面的措施，正如前述，本发明教示仅在半导体装置深度内在自外延层至基板的过渡的***是必须的。
当在该过渡的掺杂杂质变量曲线的险峻程度决定了发生于该处的电场时，该ESD强度亦受其影响相当多，尽可能没有出现其它技术上的缺点。掺杂杂质变量曲线越慢增加至基板，则空间电荷区域必须到达该基板内更远的位置，因此，伴随着一固定的反转电压及/或一固定电流，可以达成一增加的ESD强度。
根据本发明，在pn过渡间可介于300V至3900V间的ESD强度是可取决在该过渡的变量曲线的平坦度而获得，当其，举例而言，是沿着高频双极晶体管的该基极-集电极距离而形成时。
根据本发明的第一个实施例，在成长该外延层之后，以及在形成更进一步结构之后若适合的话，平坦掺杂杂质变量曲线的影响是藉由将介于外延层及基板间的该过渡提呈至一热处理而达成，因此，该掺杂杂质变量曲线是于该过渡被变平坦。在另一个可选择的实施例中，该变量曲线的平坦化是仅藉由全面进入基板的注入达成，而不需要热处理。
在一更进一步的实施例中，一平坦过渡效应是藉由掺杂杂质变量曲线的一阶梯状(step-shaped)行进路线而达成。
在已知技术中，几乎没有相关的文献报导有关于标题的基板/ESD强度，其中在此，Amerasekera A.et al.所出版的“ESD in SiliconIntegrated Circuit”，John Wiley&Sons，1995，pp.186-188是作为背景资料。掺杂杂质变量曲线在自外延层至基板的过渡的ESD强度的最大影响则尚未加以侦测，然而，其是叙述在ESD例子中，电场是以基板的方向移动，但却未侦测此区域因此相关于ESD改善***。特别的是，没有技术上的措施已知可以衍生自此侦测以增加该ESD强度，没有具体的提议已知是关于自该外延层至该基板的ESD最佳化过渡。
根据本发明，而为了增加ESD强度，其是教示衍生自已知技术中已知的方法，以平坦位于自外延层至基板的过渡的掺杂杂质变量曲线。
相关于本案的而加以实施的实验已显示，现代技术较差的ESD强度可能无法仅归因于是电容因微型化而平稳地不断变的越来越小所造成的结果，正如经常解释的一样，但主要是导因于使用于半导体结构生产的低温，而这将导致在自外延层至基板的过渡的急遽升降的变量曲线。
根据本发明，在自外延层至基板的过渡的变量曲线比已知温度预算(temperature budeets)的例子，将会较为平坦，而该已知温度预算是用于该装置的剩余表面附近过渡。根据本发明的一实施例，一个或多个温度甚至使用于平坦化在自外延层至基板的过渡的掺杂杂质变量曲线的目的。
根据更进一步的观点，本发明是提供一半导体结构，其中该基层是包括一基板层以及一缓冲层，其中掺杂变量曲线是从约1016原子/cm3到在该第一层区域中超过1017原子/cm3，在该缓冲层中约1018原子/cm3，在该基板层区域中约1019原子/cm3。在一实施例中，一晶体管的一集电极是形成于该第一层中，而在该第二层中，则形成一基极及一发射极，其中该晶体管可以是一功率晶体管。该晶体管亦可以是一双极晶体管或一场效应晶体管。二者择一地，一二极管是形成于该第一层及该第二层中。
上述观点是基于上述教示的方法与伴随着藉由提供一阶梯状掺杂杂质变量曲线而改善晶体管ESD强度的功率装置而亦为有用的ESD例子的结合，其中由于在如此半导体结构的输出发生的过电压，如在该ESD例子中，只发生较小的效应。
本发明较佳的实施例是以下述附加图式做为参考而做更详细的叙述，其中：
图1A：其是显示具有一阻塞的pn过渡(blocked pn-transition)之的已知半导体结构；
图1B：其是显示于ESD的例子中图1A中的半导体结构；
图2：其是显示在ESD例子中根据本案的半导体结构；
图3：其是举例显示根据一第一实施例的半导体结构的掺杂杂质变量曲线的曲线图；
图4：其是举例显示根据一第二实施例的半导体结构的掺杂杂质变量曲线的曲线图；以及
图5：其是举例显示根据一第三实施例的半导体结构的掺杂杂质变量曲线的曲线图。
在图2中，其是显示在ESD例子中，具发明性的在自外延层至基板的过渡的掺杂杂质变量曲线的平坦化效应。
正如可由图2所见，比较图1B，根据本发明，可以达成将空间电荷区域延伸进入基板100中，因此，一低的最大电场以及因此一较高的ESD强度是伴随着一固定反转电压而可到达。
根据本发明，为了移动空间电荷区域，其是存在着改变在自外延层102至基板100的过渡的掺杂杂质变量曲线行进路线的不同可能性。
根据第一个实施例，自外延层至基板的过渡的该掺杂杂质变量曲线的行进路线是加以平坦化，并且，为了如此平坦化的两个可能性是根据第三突击图4而做更详细的解释。
在图3中，其是举例说明一高频晶体管的掺杂杂质浓度越过一半导体结构表面的距离的行进路线，其中此半导体结构是包含作为在该p层104上的n发射极的一n层，而该p层是为除了图2所显示结构外还被高度掺杂者。在图3中，是显示四个部分I、II、III、IV。区域I是显示于上述附加的n层区域中掺杂杂质行进路线，区域I是显示在该p层104中p掺杂的行进路线，区域III是显示在外延层102中n掺杂的行进路线，以及区域IV是显示在基板区域中n掺杂的行进路线。对本发明的主题而言，有兴趣的是为自区域III至区域IV的过渡，一第一曲线A是显示具有掺杂以砷(As)的基板以及具有电阻值3mΩcm的相似于图1A所示的一般半导体结构，掺杂杂质变量曲线A的行进路线是非常陡峭，如图3中所示者。基于该掺杂杂质约5×1015Ncm-3，该掺杂杂质浓度是增加超过约0.5μm的长度而到达于基板IV区域中一高掺杂约1019Ncm-3，此掺杂杂质变量曲线的陡峭行进路线是导致上述已知半导体基板的问题。该基板的电阻值较佳者是介于5mΩcm及10mΩcm之间。
根据本发明的一第一实施例，整体温度预算是于制造半导体结构期间上升，其中有可能于制造半导体结构期间的流程中无瑕地***如此的退火(temperings)，而不受整个流程的干扰影响。而为一重要的事是，于退火的同时，外延层102已经成长于该基板100之上。根据本发明的一实施例，一ESD退火是***于成长该电场后的制程中。
在图3中本案的三个实施例是使用曲线B、C、以及D而举例说明。曲线B是显示于基板以砷(As)掺杂并具有电阻值7mΩcm的例子中掺杂杂质变量曲线的行进路线，于该外延层成长于该基板上之后，外延层及基板的组合是提交一热处理，约在1150℃的温度持续60分钟，此ESD退火则导致图3中所示的掺杂杂质变量曲线的行进路线B，正如所见，该掺杂杂质变量曲线是上生的较不陡峭，亦即相较于曲线A较为平坦。基于在外延层(III)中约5×1015Ncm-3的掺杂，该掺杂浓度于基板区域中增加至约1019Ncm-3的最终值，超过长度约1.25μm。根据曲线的掺杂杂质变量曲线所造成的ESD强度是约在2700V。
曲线B是描述一低阻抗基板的掺杂杂质变量曲线。根据本发明的一实施例，因为具相同温度预算的过渡较为平坦时，基板的阻抗较高，所以一高阻抗基板是加以使用，而这是利用图3中的曲线C及D而加以显示。
曲线C是描述以娣(Sb)掺杂并具有电阻值约20mΩcm的基板的掺杂杂质变量曲线的行进路线，其中该ESD退火在此亦于1150℃的温度执行约60分钟。曲线D是描述以娣(Sb)掺杂的基板的掺杂杂质变量曲线的行进路线，其是于1150℃的温度下约60分钟，然而其是相较于曲线C而具有电阻值约40mΩcm。正如可见，基板的阻抗值越高，则过渡变的更平坦。根据曲线C，ESD强度是位于约一3900V的掺杂变量曲线。
根据本发明的进一步实施例，一平坦化的掺杂杂质变量曲线亦可以藉由全面注入于此基板中而获得，该注入是于施加该外延层前完成，较佳地是使用一快速扩散的种类，如掺杂砷的基板中的磷。既然仅过渡的陡峭度有重要性，则解决方法在结果中是平等的。在图4中，如此状况的掺杂行进路线是藉由曲线E来举例说明。为了比较之目的，已利用图3叙述的曲线A及B是再次加以举例说明，为了达成根据曲线E的掺杂行进路线，掺杂以砷的基板是提呈至一注入，以取代该ESD退火，其中图4所举例说明的曲线E中，掺杂以砷的基板是提呈至一磷注入以取代一ESD退火，其中磷是以1×1013原子/cm3至1×1014原子/cm3的密度，较佳地是以2×1013原子/cm3的密度以及10KeV的注入能量而被导入该以砷掺杂的基板。而与曲线A的比较显示，在此，亦可以达成掺杂杂质变量曲线的平坦化。
根据本案的一第三实施例，介于外延层及基板间的过渡是关于掺杂杂质变量曲线而阶梯状，因此，该空间电荷区域是于如晶体管的正常操作中邻接在阶梯的底部。在该ESD的例子中，如在一高电流的例子中，此阶梯是充满并且该基极电荷区域是更进一步邻接于该阶梯的背后(back)，其是延伸该空间电荷区域并降低该最大电场，正如外延层至基板的平坦过渡一样。关于估量尺寸，必须注意的是，为了避免半导体结构如晶体管的参数的非必要恶化，该阶梯于正常操作中并不被流(stream)所充满。
在图5中，此掺杂杂质变量曲线的阶梯状行进路线是更详细的利用曲线F举例说明，其中图3的曲线A是为了比较而再次重现，并且其是显示为ESD退火的掺杂行进路线。正如可见，一开始，掺杂杂质浓度于外延层的基极约从5×1015Ncm-3上升至约5×1017Ncm-3，于正常操作模式中，空间电荷区域并不会延伸进入掺杂5×1017Ncm-3的区域，基于此掺杂，掺杂浓度更进一步上升至最终值5×1019Ncm-3，并且于ESD例子中，由于该阶梯，空间电荷区域可进一步延伸进入该基板中，亦即于掺杂5×1017Ncm-3的区域中。
随着上述解释而变得清楚，较平坦的掺杂变量曲线并不需要一定要藉由ESD退火而产生于自该外延层至基板的过渡，而相反的，可以选择上述基板注入或阶梯状变量曲线行进路线。该基板注入代表对ESD退火而言另一个选择的***，正如其可利用光科技而被局部导入。于图3及图4中所述，在自外延层至基板的过渡的用于平坦化掺杂变量曲线的机制，可于其它恶化中加入一些半导体组件的参数，如C(u)，其中，没有恶化以措施无法在使用的方式发生。
与”阶梯外延(step epitaxy)”(见图5)比较是相当有趣，晶体管特质或半导体装置的特质于具有该阶梯高度的一适合选择的正常操作期间并没有改变。
上述利用一阶梯外延(step-epitaxy)而对ESD强度的改善是被视为在RF晶体管中基板与RF晶体管的集电极间的一缓冲层，当利用于功率输出阶段，举例而言，对行动通信(GSM、UMTS等)的环球***的半导体结构时，藉由该缓冲层所形成的阶梯外延(step-epitaxy)亦相当具有优势。伴随着这些应用，最重要的事是，装置会抵抗过电压以及一电流过负荷，而没有于其输出端或一输出阶段的输出端的毁坏。当过渡于供给线上或透过于RF范围中的有缺点适应时，如此电压可能会产生。此负荷的例子是相似于ESD事件，因此，稳定的相同措施是在此操作。
于本案的进一步的实施例中，一半导体结构是加以创建，其中该基层IV是包括基板层以及一缓冲层，其中该掺杂变量曲线F(见图5)是从在第一层II中约1016原子/cm3超过约1017原子/cm3，而至缓冲层中约1018原子/cm3，(图5中区域II至2μm)，到基板层区域中约1019原子/cm3(图5中从2μm的区域IV)。
本导体结构可以是一晶体管或一二极管，若半导体结构是为一晶体管时，一集电极(见图5区域III)是形成于该第一层(见图2)中，并且，一基极(见图5区域II)以及一发射极(见图5区域I)是形成于该第二层中。该晶体管可形成为一功率晶体管，以及一双极晶体管或一场效应晶体管。
当产生如此具有获改善的过电压强度的半导体结构时，如其用于一GSM功率输出阶段一样，由于与其它装置及/或***的不同，其不可能去沉积缓冲层或于所需的掺杂高度缓冲层阶段均质的外延。
因此，一开始，一未掺杂或一低掺杂的缓冲层是沉积于所提供的基板层的上，该基板层较佳地是具有根据本发明介于未掺杂至约1017原子/cm3的掺杂，以及该阶梯状掺杂变量曲线是藉由于将被形成的晶体管下或将被形成的二极管的下的局部掺杂杂质注入而产生。最后，该第一层102以及该第二层104是加以沉积，而形成该晶体管或该二极管。
该缓冲层的掺杂是以与该基板层相同或相反的方式进行。藉由于缓冲层中局部注入的该阶梯状掺杂杂质变量曲线的产生是造成该第一导电型态的掺杂介于约1017原子/cm3至约1018原子/cm3之间。
虽然之前是叙述该第二层104位于该第一层之上，本发明并不限制此点。根据本发明，该第二层亦可以形成为形成于第一层102中的区域，举例而言，装置(基极、发射极)的有源区域。在这个例子中，该第二层104是，举例而言，藉由在该第一层中创造阱(wells)而加以形成，举例而言，藉由一注入。
虽然本发明的较佳实施例于之前是叙述其利用包含一n基板，一n外延层，以及一p层的结构，但本发明并不限制于如此的半导体结构，相反的，本发明的发现亦可用于于p基板上具有p外延层的结构，其中n层是施加至一p外延层。
本发明并不受限于上述的掺杂杂质，其它适合的掺杂杂质亦可使用。
参考符号列表
100 substrate             基板
102 first layer           第一层
104 second layer          第二层
106 terminal              终端
108 terminal              终端
110 extended p-area       延伸p区域
RLZ space charge region   空间电荷区域
A、B、C、D                曲线形状
I、II、III、IV portions of the semiconductor structure
半导体结构的部分

Claims (21)

1.一种半导体结构，其包括：
一第一导电型态的一基层(100，IV)；
一第一导电型态的第一层(102，III)，其是配置于该基层(100)之上，并具有低于该基层(100，IV)的掺杂杂质浓度的掺杂杂质浓度；以及
一第二导电型态的第二层(104，II)，该第二导电型态的第二层(104，II)是可与该第一层(102，III)一起操作的，以便在该第一导电型态及该第二导电型态之间形成一过渡；
其特征在于：
于介于该基层(100，IV)及该第一层(102，III)间的该过渡的一掺杂杂质变量曲线的一行进路线(F)是开始于在该第一层(102，III)中的一第一掺杂浓度，经过在该基层(100，IV)中的一第二掺杂杂质浓度，而到达在该基层(100，IV)中的一第三掺杂浓度，其中该第三掺杂浓度是高于该第一掺杂浓度以及该第二掺杂浓度，以及其中该第二掺杂浓度是高于该第一掺杂浓度。
2.如权利要求1所述的半导体结构，其中该第一掺杂浓度是为1016原子/cm3，该第二掺杂浓度是为1017原子/cm3，而该第三掺杂浓度是为1019原子/cm3。
3.如权利要求1或2所述的半导体结构，其中该基层是为一基板或一埋层。
4.如权利要求1或2所述的半导体结构，其中该基层(100，IV)是包括一基板层及一缓冲层，其中该掺杂变量曲线(F)是开始自于该第一层(102，III)区域中约1016原子/cm3，经过在该基层(100，IV)的该缓冲层中1017原子/cm3至1018原子/cm3，到达于该基层(100，IV)中的该基板层区域约1019原子/cm3而进行。
5.如权利要求4所述的半导体结构，其中一晶体管的一集电极是形成于该第一层(102，III)之中，并且其中该晶体管的一基极及一发发射极是形成于该第二层(104，II)之中。
6.如权利要求5所述的半导体结构，其中该晶体管是为一功率晶体管。
7.如权利要求5或6所述的半导体结构，其中该晶体管是为一双极晶体管或为一场效应晶体管。
8.如权利要求3所述的半导体结构，其中一二极管是形成于该第一层(102，III)及该第二层(104，II)之中。
9.一种改善一半导体结构的ESD(electron static discharge，静电放电)强度及过负荷强度的方法，其中该半导体结构是包含一第一导电型态的一基层(100，IV)，一第一导电型态的第一层(102，III)，其是配置于该基层(100，IV)之上，并具有低于该基层(100，IV)的掺杂杂质浓度的一掺杂杂质浓度，以及一第二导电型态的一第二层(104，II)，其中该第一层(102，III)及该第二层(104，II)是可操作的，以便在该第一导电型态及该第二导电型态之间形成一过渡，
其特征为下列步骤：
阶梯状设定了一介于该基层(100，IV)及该第一层(102，III)之间的该过渡的一掺杂杂质变量曲线(B、C、D、E)的一行进路线，其是开始于在该第一层(102，III)中的一第一掺杂浓度，经过在该基层(100，IV)中的一第二掺杂杂质浓度，而到达在该基层(100，IV)中的一第三掺杂浓度，其中该第三掺杂浓度是高于该第一掺杂浓度以及该第二掺杂浓度，以及其中该第二掺杂浓度是高于该第一掺杂浓度。
10.如权利要求9所述的方法，其中该第一掺杂浓度是为1016原子/cm3，该第二掺杂浓度是为1017原子/cm3，而该第三掺杂浓度是为1019原子/cm3。
11.如权利要求10所述的方法，其中该基层是为一基板或一埋层。
12.如权利要求10或11所述的方法，其中该基层(100，IV)是包括一基板层及一缓冲层，其中该掺杂变量曲线(F)是开始自于该第一层(102，III)区域中1016原子/cm3，经过在该基层(100，IV)中的该缓冲层中1017原子/cm3至1018原子/cm3，到达该基层(100，IV)中的该基板层区域1019原子/cm3而进行。
13.如权利要求12所述的方法，其中该第一层(102，III)区域是形成一晶体管的一集电极，并且该晶体管的一基极及一发射极是形成于该第二层(104，II)之中，其中该第二层是沉积于该第一层之上，或形成为该第一层中的***区域。
14.如权利要求13所述的方法，其中该晶体管为一功率晶体管。
15.如权利要求13所述的方法，其中该晶体管为一双极晶体管或为一场效应晶体管。
16.如权利要求12所述的方法，其中一二极管形成于该第一层(102，III)及该第二层(104，II)之中。
17.如权利要求13至16之一所述的方法，其是包含下列步骤：
提供该基层(100，IV)的该基板层；
在该基层(100，IV)的该基板层上形成一缓冲层，其中该缓冲层是未被掺杂或具有一非常低的掺杂；
由在待形成的该晶体管之下或待形成的该二极管之下的一局部掺杂杂质的注入而形成该阶梯状掺杂变量曲线；
在该缓冲层之上形成该第一层(102，III)；
由在该第一层上沉积的该第二层，或在该第一层中形成的有源区域而形成该第二层(104，II)；以及
形成该晶体管或该二极管。
18.如权利要求14所述的方法，其中该晶体管为一双极晶体管或为一场效应晶体管。
19.如权利要求18所述的方法，其系包含下列步骤：
提供该基层(100，IV)的该基板层；
在该基层(100，IV)的该基板层上形成一缓冲层，其中该缓冲层未被掺杂或具有一非常低的掺杂；
藉由于将形成的该晶体管之下或将形成的该二极管之下的一局部掺杂杂质注入而形成该阶梯状掺杂变量曲线；
在该缓冲层之上形成该第一层(102，III)；
藉由于该第一层之上沉积该第二层，或于该第一层中创造有源区域而形成该第二层(104，II)；以及
形成该晶体管或该二极管。
20.如权利要求17所述的方法，其中该缓冲层的掺杂为该第一导电型态或该第二导电型态，以及其中该第一导电型态介于1017原子/cm3至1018原子/cm3范围内的掺杂是藉由于该形成该阶梯状掺杂变量曲线的步骤中的该缓冲层中的该局部注入而达成。
21.如权利要求18所述的方法，其中该晶体管的制造包括形成该基极及该发射极，该第一层作为一集电极。
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