CN100377313C - 提高深亚微米多晶硅栅刻蚀均匀性的方法 - Google Patents
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Abstract
本发明公开了一种提高深亚微米多晶硅栅刻蚀均匀性的方法,由对硬掩模层进行刻蚀、去胶、对多晶硅进行主刻蚀、对栅极进行过刻蚀、微沟槽形成阶段等五个步骤构成。本发明在线条底部形成微沟槽,一定程度上降低了沟道宽度,控制了线条形貌,从而提高了器件的性能。
Description
技术领域
本发明涉及一种提高深亚微米多晶硅栅刻蚀均匀性的方法。此方法还可在线条底部形成micronotch(微沟槽),一定程度上降低了沟道宽度,控制了线条形貌,从而提高了器件的性能。
背景技术
目前,传统的栅极刻蚀工艺为了获得陡直的图形,往往避免在线条的刻蚀时出现底切、“鸟嘴”现象。但随着半导体器件的进一步缩小,现有的光刻能力渐渐不能适应日益减小的线条尺寸。因此挖掘工艺的潜力成为必须。
在0.3um特征尺寸的工艺成为主流的时候,就有人提出并实行“T”型工艺步骤。即通过增加工艺步骤和气体种类形成上宽下窄的栅极结构,这种方法可以有效地降低对光刻的要求,同时又减低了互连对准的难度。但是,这种方法对工艺条件的要求非常严格,需要严格地定义每一步骤的工艺时间以及各气体的配比关系,工艺窗口较小,不能适用于大规模的投产。
发明内容
本发明的目的是提供一种提高深亚微米多晶硅栅刻蚀均匀性的方法。
本方法针对的栅极结构,从上到下依次包括:光刻好的光刻胶层,是有机含碳材料,约3000A-5000A;硬掩模层,400A-2000A;多晶硅层,1500A-5000A;栅氧化层,15A-100A;底层是硅衬底。
为实现上述目的,本发明依次采用步骤A、B、C、D和E构成(本发明的气体组分,均采用体积百分比):
A.对硬掩模层进行刻蚀:在硬掩膜刻蚀(hardmask open)后去胶。刻蚀气体包括40-60%的NF3或SF6、20-50%的Cl2和10-20%的Ar(都是体积比)。
对硬掩模的刻蚀,气体的主要组成为含F气体和Cl2、Ar。刻蚀过程中F和Cl为反应物质,含F气体可采用NF3或SF6,减少聚合物的产生;在等离子体激发后,Ar+主要起到物理轰击的作用,以便打开硬掩模层牢固的分子键,加速反应的进行。本步刻蚀的衬底偏压是-100V至-200V,功率80W,这样才能保证较高的刻蚀速率。优选的,刻蚀气体包括40-60vt%的NF3、20-50vt%的Cl2和10-20vt%的Ar(都是体积比)。
B.去胶:通入大流量(3000~4000sccm)O2等离子体去胶或是在独立的去胶腔室内去胶。
由于在深亚微米工艺中高宽比(aspect ratio)进一步加大,因此如果在保留光刻胶的情况下继续刻蚀,那么高宽比的持续增长必然会引起严重的天线效应,导致栅绝缘层击穿,甚至器件失效。因此,本方法在hardmask open后即进行去胶。可通入大流量O2等离子体去胶或是在独立的去胶腔室内去胶。
C.对多晶硅进行主刻蚀:刻蚀气体包括10-30vt%的CHF3、40-80vt%的Cl2和10-30vt%的He/O2混合气体(O2占He/O2混合气体的30vt%)。
多晶硅刻蚀(主刻蚀)的衬底偏压是-100V至-200V,这样才能在侧壁上形成良好的钝化层。衬底偏压功率为50~80W,在70W有较好效果。
需要指出的是,如果多晶硅层的掺杂在整个晶圆上的分布不同的话,比如同一晶圆上既有N型掺杂又有P型掺杂,那么单纯在Cl2这一种刻蚀剂的作用下刻蚀速率存在着很大的差异,很难保证刻蚀的均匀性。针对于这一点,含F气体对N型或P型的多晶硅刻蚀速率相近,掺入含F气体有助于刻蚀速率的均匀性。但由于F的刻蚀速率过高,容易导致过刻或侧壁侵蚀,本方法选用CHF3,由于CHF3在反应过程中会产生很多聚合物副产物,能够钝化侧壁,所以既保证了刻蚀速率的均匀性又不会影响侧壁的陡直。
D.栅极的过刻蚀阶段,所用的气体必须有良好的选择性(至少150∶1,相对于栅下绝缘层,也就是氧化层)。其中含有Br、Cl和O的气体具有良好的选择性;HBr与多晶硅的反应比氯慢得多,所以HBr的刻蚀容易控制轮廓。所用气体组成:70-90vt%的HBr、0-10vt%的Cl2和10-20vt%的He/O2混合气体(O2占He/O2混合气体的30vt%)。过刻蚀的偏压功率是40~50W。
E.微沟槽形成阶段,此时的气体O2含量增大,同时衬底偏压应更小或为零。这样才能避免破坏薄氧化层,同时对栅线条底部刻蚀,所用气体可以由50-80vt%的HBr和20-50vt%的He/O2混合气体(O2占He/O2混合气体的30vt%)。此阶段的选择比可达到200∶1或更高。可根据时间控制此步工艺中微沟槽的形成。
本发明的优点是:本方法的应用可以降低对光刻技术的进一步要求,同时保证了刻蚀轮廓的陡直以及整个晶圆的均匀性,提高了所做的半导体器件的性能。
附图说明
图1为本发明的微沟槽结构示意图;
图2为本发明实施例1的结果剖面图。日立FE-SEM4700图像,加速电压1kV,放大倍数10万倍。
图中,1为栅极,2为微槽,3为栅绝缘层,4为衬底。
具体实施方式
下面提供的实施例用于进一步阐述本发明,而不构成对本发明范围的限制。
1.材料
实施例所用及其它的气体由香港特气公司提供,纯度均大于99.999%。
2.设备
使用RAINBOW4420多晶硅刻蚀机进行处理。
实施例1~5如第4页的表1所示。
如图2所示,经过本发明的处理方法,在栅极1的底部形成微槽2,可提高所做的半导体器件的性能。
表1
步骤 | 实施例1 | 实施例2 | 实施例3 | 实施例4 | 实施例5 |
硬掩模刻蚀 | V为200sccm60%NF<sub>3</sub> 30%Cl<sub>2</sub> 10%ArP为100W | V为200sccm60%NF<sub>3</sub> 20%Cl<sub>2</sub> 20%ArP为90W | V为200sccm40%NF<sub>3</sub> 40%Cl<sub>2</sub> 20%ArP为100W | V为200sccm45%SF<sub>6</sub> 40%Cl<sub>2</sub> 15%ArP为90W | V为200sccm40%SF<sub>6</sub> 50%Cl<sub>2</sub> 10%ArP为100W |
去胶 | O<sub>2</sub> 3500sccmP为0W | O<sub>2</sub> 3500sccmP为0W | O<sub>2</sub> 3500sccmP为0W | O<sub>2</sub> 3500sccmP为0W | O<sub>2</sub> 3500sccmP为0W |
多晶硅主刻蚀 | V为200sccm10%CHF<sub>3</sub> 80%Cl<sub>2</sub>10%He/O<sub>2</sub>P为80W | V为200sccm30%CHF<sub>3</sub> 40%Cl<sub>2</sub>30%He/O<sub>2</sub>P为50W | V为200sccm20%CHF<sub>3</sub> 65%Cl<sub>2</sub>15%He/O<sub>2</sub>P为70W | V为200sccm15%CHF<sub>3</sub> 70%Cl<sub>2</sub>15%He/O<sub>2</sub>P为70W | V为200sccm20%CHF<sub>3</sub> 60%Cl<sub>2</sub>20%He/O<sub>2</sub>P为75W |
过刻蚀 | V为150sccm70%HBr 10%Cl<sub>2</sub>20%He/O<sub>2</sub>P为50W | V为150sccm90%HBr 0%Cl<sub>2</sub>10%He/O<sub>2</sub>P为50W | V为150sccm75%HBr 5%Cl<sub>2</sub>20%He/O<sub>2</sub>P为40W | V为150sccm75%HBr 10%Cl<sub>2</sub>15%He/O<sub>2</sub>P为50W | V为150sccm80%HBr 0%Cl<sub>2</sub>20%He/O<sub>2</sub>P为40W |
微沟槽刻蚀 | V为150sccm80%HBr 20%He/O<sub>2</sub>P为40W | V为150sccm75%HBr 25%He/O<sub>2</sub>P为40W | V为150sccm50%HBr 50%He/O<sub>2</sub>P为50W | V为150sccm80%HBr 20%He/O<sub>2</sub>P为40W | V为150sccm60%HBr 40%He/O<sub>2</sub>P为50W |
表中,V为气体总流量,P为衬底偏压功率。
Claims (9)
1.一种提高深亚微米多晶硅栅刻蚀均匀性的方法,其特征在于,依次采用步骤A、B、C、D和E构成:A.对硬掩模层进行刻蚀;B.通入O2等离子体去胶或是在独立的去胶腔室内去胶;C.对多晶硅进行主刻蚀;D.对栅极进行过刻蚀;E.形成微沟槽;所述的步骤A中,刻蚀气体为40-60vt%的NF3或SF6、20-50vt%的Cl2和10-20vt%的Ar。
2.根据权利要求1所述的提高深亚微米多晶硅栅刻蚀均匀性的方法,其特征在于:所述的步骤B中,O2等离子体的流量为3000~4000sccm。
3.根据权利要求1所述的提高深亚微米多晶硅栅刻蚀均匀性的方法,其特征在于:所述的步骤C中,刻蚀气体为10-30vt%的CHF3、40-80vt%的Cl2和10-30vt%的He/O2混合气体,其中O2占He/O2混合气体的30vt%。
4.根据权利要求1所述的提高深亚微米多晶硅栅刻蚀均匀性的方法,其特征在于:所述的步骤D中,所用气体组成:70-90vt%的HBr、0-10vt%的Cl2和10-20vt%的He/O2混合气体,其中O2占He/O2混合气体的30vt%。
5.根据权利要求1所述的提高深亚微米多晶硅栅刻蚀均匀性的方法,其特征在于:所述的步骤E中,所用气体组成:50-80vt%的HBr和20-50vt%的He/O2混合气体,其中O2占He/O2混合气体的30vt%。
6.根据权利要求1所述的提高深亚微米多晶硅栅刻蚀均匀性的方法,其特征在于:所述的步骤A中,衬底偏压是-100V至-200V,功率80W。
7.根据权利要求1所述的提高深亚微米多晶硅栅刻蚀均匀性的方法,其特征在于:所述的步骤C中,衬底偏压功率为50~80W。
8.根据权利要求7所述的提高深亚微米多晶硅栅刻蚀均匀性的方法,其特征在于:所述的步骤C中,衬底偏压功率为70W。
9.根据权利要求1所述的提高深亚微米多晶硅栅刻蚀均匀性的方法,其特征在于:所述的所述的步骤D中,衬底偏压功率是40~50W。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
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CN1588627A CN1588627A (zh) | 2005-03-02 |
CN100377313C true CN100377313C (zh) | 2008-03-26 |
Family
ID=34603714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2004100624891A Active CN100377313C (zh) | 2004-07-12 | 2004-07-12 | 提高深亚微米多晶硅栅刻蚀均匀性的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN100377313C (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
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