CN100369242C - 半导体封装基板的预焊锡结构及其制法 - Google Patents

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Abstract

一种半导体封装基板的预焊锡结构及其制法，该预焊锡结构至少包括：电性连接垫、导电柱以及焊锡材料；该制法包括：提供至少一块表面形成有多个电性连接垫的半导体封装基板，在该封装基板表面上形成绝缘保护层，且该绝缘保护层具有多个开孔以外露出该电性连接垫，最后在该欲电镀开孔中依次电镀形成导电柱及焊锡材料；因此，应用本发明的制法所得的预焊锡结构不仅可减少所需的焊锡材料使用量，并且可避免现有工序中因电镀焊锡材料造成的渗镀与架桥现象，提供细间距的电性连接垫，更可通过减少焊锡材料使用量而降低材料成本并缩短工序所需时间。

Description

半导体封装基板的预焊锡结构及其制法
技术领域
本发明是关于一种半导体封装基板的预焊锡结构及其制法，特别是关于一种在封装基板的电性连接垫上，利用电镀与蚀刻方式形成预焊锡结构的制作方法。
背景技术
为使封装件更轻薄短小，生产线路宽度与焊垫尺寸缩小的细间距(fine-pitch)产品成为该领域持续努力的目标，诸如BGA、Flip Chip、芯片尺寸封装(CSP，Chip Size Package)与多芯片模块(MCM，Multi ChipModule)等，可缩小IC面积且具有高密度与多管脚化特性的封装件日渐成为封装市场上的主流。以倒装芯片技术为例，现有倒装芯片技术是在半导体集成电路(IC)芯片的表面上配置电极电性连接垫(ElectrodePads)，并且在有机电路板上形成相对应的电性连接垫，通过在该芯片与电路板之间设置焊锡凸块(Solder Bump)或其它导电粘着材料，供该芯片以电性接触面朝下的方式设置在该电路板上。
该焊锡凸块或导电粘着材料所形成的预焊锡结构，提供该芯片与电路板间的电性输入/输出(I/O)以及机械性的连接，现有倒装芯片技术的预焊锡结构如图1、图2及图3所示。
如图1所示，多个金属凸块11形成在芯片13的电极焊垫12上，而多个由焊料制成的预焊锡凸块14则形成于电路板16的电性连接垫15上。在足以使该预焊锡凸块14熔融的回焊温度条件下，通过将预焊锡凸块14回焊至相对应的金属凸块11即可形成焊锡结(Joint)17。就焊锡凸块焊锡结而言，可进一步在该芯片13以及该电路板16间的间隙中填入底胶材料18，以抑制该芯片13以及该电路板16间的热膨胀差并降低该焊锡结17的应力。
如图2所示，有机电路板2的表面绝缘保护层22上形成有多个接触焊垫21a及多条导电迹线21b，该接触焊垫21a及导电迹线21b典型地是由金属材料(例如铜)制成。之后，在该电路板2的表面上形成有机绝缘保护层24，例如绿漆等，借以保护形成于该电路板2表面上的电路层并提供绝缘特性，其中，该绝缘保护层24中形成有多个开孔，显露出该电路板2表面的接触焊垫21a。最后，在该接触焊垫21a上形成有预焊锡凸块25以供后续形成倒装芯片焊锡结。
如图3所示，封装基板30表面形成有例如绿漆的拒焊层31，并具有定义诸如锡膏(Solder paste)的焊锡材料(图未标)的形成位置的多个电性连接垫32。先在该封装基板30上设置具有多个网格33a的模板33，在该模板33上放有焊锡材料后使用例如滚轮34在该模板33上来回滚动，或以喷洒方式(Spraying)令该焊锡材料通过该模板33的网格33a，在移开该模板33后即在该电性连接垫32上形成焊锡(图未标)。之后，在足以使该焊锡熔融的回焊温度条件下，进行回焊(Reflow-soldering)工序，使该焊锡经回焊后，在该基板30的电性连接垫32上形成焊锡凸块。如此，便可通过模板印刷技术(Stencil Printing Technology)在半导体封装基板上形成预焊锡结构。如美国专利第5,672,542、6,047,637、6,551,917等案，即是关于模板印刷技术以及应用该模板印刷技术的预焊锡凸块工序。
但是，为达到电子产品的小型化及功能增加的需求，电路板/封装基板的线路设计越来越密集，而层与层之间也越来越薄小，因此具有高密度与多管脚化特性的封装件结构也必须缩小线路宽度与焊垫尺寸。在此趋势下，当诸如焊垫等线路的间隙持续缩减时，该焊垫间绝缘保护层将遮蔽住部分的接触焊垫面积，使外露出该绝缘保护层的焊垫尺寸更加缩小，导致后续形成焊锡凸块的对位产生问题，并且使得焊锡不易附着在该电性连接垫上，导致模板印刷技术优良率过低，而回焊时受热熔融的焊锡材料也会有溢流的现象。
同时，焊锡材料具有一定的粘度(Viscosity)，印刷次数愈多，残留在模板孔壁内的焊锡材料也就相对愈多，导致下次印刷所使用的焊锡材料数量及形状与设计规格不合。而且，因该绝缘保护层所占的空间与其形成高度的影响，使模板印刷技术中的模板开孔尺寸势必随之缩减，不仅因模板开模不易造成该模板的制造成本提高，更因该模板的开孔孔距细微而难以令焊锡材料穿过，造成工序技术上的瓶颈。
因此，应用上述现有技术形成半导体封装基板的预焊锡结构时，除了将导致工序中的材料费用增加、造成工序的不便与可靠度的降低之外，更因无法提供各电性连接垫间所需的细间距(Fine Pitch)，导致铜粒子迁移与回焊时，受热熔融后易流动的焊锡材料溢流联结在一起，产生架桥(Bridge)现象而导致线路短路，限制了工序上的发展。
另外，美国专利第5,926,731号案是在封装基板上形成非焊锡材料层，在该非焊锡材料层上则形成有由焊锡材料制成的柱状物(Pillar)，该柱状物上表面容纳有由焊锡材料制成的焊锡凸块，回焊后由该柱状物定义焊锡凸块的形状及站立高度。但是，美国专利第5,926,731号案中必须使用大量焊锡材料以确保焊锡凸块的焊锡结，除了焊锡材料的成本提高之外，更由于镀焊锡材料需要花费较长的时间且不易定义(Define)位置，令工序所需时间延长，导致工序难度提高。同时，使用大量焊锡材料意味着需要更高的材料成本，造成工序成本大幅提高。
而且，由于受到电镀阻层的限制，无法在该电性连接垫上产生均匀的电镀焊锡材料，若要在电性连接垫上电镀形成足够分量的焊锡材料，则所形成的电镀阻层的特性与厚度要求极为繁琐，会增加工序的复杂性。同时，此法也因焊锡材料形成于焊垫上的接触面积受限制，所形成的预焊锡结合力强度欠佳，未能通过预焊锡的可靠度测试。
因此，鉴于上述问题，如何避免现有技术中诸如模板印刷工序优良率过低、材料费用昂贵、工序困难、工序所需时间延长、无法提供细间距、产生架桥现象以及电镀焊锡材料时所产生的可靠度不佳等问题，能够有效形成半导体封装基板的预焊锡结构，已成目前亟待解决的课题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在提供一种可减少焊锡材料使用量的半导体封装基板的预焊锡结构及其制法。
本发明的另一目的在于提供一种可避免焊锡材料渗镀的半导体封装基板的预焊锡结构及其制法。
本发明的再一目的在于提供一种可避免架桥现象且允许细间距的半导体封装基板的预焊锡结构及其制法，令电性连接垫的间距缩小。
本发明的又一目的在于提供一种可降低材料成本的半导体封装基板的预焊锡结构及其制法。
本发明的又再一目的在于提供一种可缩短工序时间的半导体封装基板的预焊锡结构及其制法。
为达成上述及其它目的，本发明的半导体封装基板的预焊锡结构的制法包括：提供至少一块表面形成有多个电性连接垫的半导体封装基板，其中该半导体封装基板是完成前段线路图案化工序的基板；在该基板表面上形成有绝缘保护层，该绝缘保护层具有多个开孔以外露出该电性连接垫；然后，在该绝缘保护层及开孔表面形成导电层，并在该导电层上形成图案化光阻层，以覆盖住部分导电层且定义出要电镀开孔；最后，在该要电镀开孔中依次电镀形成导电柱及焊锡材料。
经过上述工序制成本发明的半导体封装基板的预焊锡结构，该预焊锡结构至少包括：电性连接垫、导电层、导电柱以及焊锡材料。该电性连接垫形成于半导体封装基板的表面，且在该电性连接垫周围形成有绝缘保护层，该绝缘保护层具有多个开孔以外露出该电性连接垫。该导电层形成于该电性连接垫上表面，该导电柱形成于该导电层上，该焊锡材料形成于该导电柱上，以便对该焊锡材料进行回焊后形成预焊锡凸块，且该预焊锡凸块完整包覆该导电柱的上表面。
本发明的半导体封装基板的预焊锡结构的制法主要是先在封装基板表面预先形成导电层及导电柱，在该导电柱上电镀形成焊锡材料。这样，便可先由材料成本较低且电镀速率较快的镀铜材料电镀出铜质导电柱，然后再电镀成本较高且电镀速率较慢的焊锡材料，因此仅需使用少量的焊锡材料。
此外，电性连接垫间距(Pad Pitch)定义为连续两个电性连接垫的圆心距离，电性连接垫间隔(Pad Distance)定义为连续两个电性连接垫的圆周距离。
通过蚀刻该导电层可将各导电柱侧蚀，可在电性连接垫间距(Pitch)不变的前提下，令各导电柱间的间隔(Distance)扩大，可避免这些导电柱距离过近而发生铜离子迁移现象，允许电性连接垫有较小的间距，且更可有效避免现有模板印刷工序在电性连接垫尺寸以及间距缩小时，模板的开孔必须随之变小所造成的工序成本提高与技术瓶颈，且尚须确认模板印刷次数与清洁问题所导致的工序不便等缺点。
同时，本发明的电性连接垫并未与焊锡材料直接接触，可有效防止现有电镀形成焊锡材料时，作为电流传导路径的导电层在电镀生成焊锡材料时受到覆盖于该导电层上的电镀阻层影响，致使在电镀过程中电性连接垫、导电层以及所形成的焊锡材料受到该电镀阻层的污染造成可靠度降低等问题。
因此，应用本发明的制法所得的预焊锡结构可解决现有技术的种种缺点，不仅可减少所需的焊锡材料使用量，并且可避免现有工序中因电镀焊锡材料造成的渗镀与架桥现象，以提供细间距的电性连接垫，更可通过减少焊锡材料使用量而降低材料成本并缩短工序所需时间。
附图说明
图1显示一种现有倒装芯片组件的剖面示意图；
图2显示现有具有绝缘保护层与预焊锡凸块的电路板剖面示意图；
图3显示现有通过模板印刷技术在基板的电性连接垫上沉积焊锡材料的剖面示意图；以及
图4A至图4I显示本发明的半导体封装基板的预焊锡结构及其制法剖面示意图。
具体实施方式
实施例
以下实施例进一步详细说明本发明的观点，但并非以任何观点限制本发明的范畴。
图4A至图4I详细说明本发明半导体封装基板的预焊锡结构的制法较佳实施例的剖面示意图。此处须注意，这些都是简化的示意图，仅以示意方式说明本发明的基本结构，因此仅显示与本发明有关的构成，且所显示的构成并非以实际实施时的数目、形状及尺寸比例绘制，实际实施时的数目、形状及尺寸比例可根据实际情况选择，且其构成布局形态可能更加复杂。
请参阅图4A，首先提供半导体封装基板41，该半导体封装基板41是完成前段线路图案化工序的基板，该封装基板41的表面已形成有多个包括电性连接垫421的导电线路层42。有关封装基板形成导电线路与电性连接垫的工序技术繁多，这是本技术人员熟知的工序技术，不是本案的技术特征，所以不再叙述。
请参阅图4B，接着在该形成有电性连接垫421的封装基板4表面上形成绝缘保护层43。在本实施例中，利用印刷、旋涂及贴合的任一方式，将该绝缘保护层43涂覆于该基板4表面，再通过图案化工序使该绝缘保护层43覆盖住该导电线路层42，而使该电性连接垫421显露于该基板4的表面。
该绝缘保护层43可以是例如以环氧树脂为基材的绿漆等，且具有缩锡特性的拒焊层材料所制成，并使该绝缘保护层43形成有多个开孔431，外露出该电性连接垫421。该电性连接垫42间距(Pad Pitch)的定义为连续两个电性连接垫42的圆心距离，而该电性连接垫42间隔(PadDistance)的定义则为连续两个电性连接垫42的圆周距离。其中，该绝缘保护层43也可以是由有机及无机的抗氧化膜、且具有缩锡特性的拒焊层材料制成，而非以绿漆为限。
请参阅图4C，在该绝缘保护层43及开孔431表面形成有导电层(Seed layer)44。该导电层44主要作为后述电镀焊锡材料所需的电流传导路径，其可由金属、合金或沉积数层金属层所构成，如选自铜、锡、镍、铬、钛、铜-铬合金或锡-铅合金等所构成群组中的材料组成。而且，该导电层44可借由物理气相沉积(PVD)、化学气相沉积(CVD)、无电镀或化学沉积等方式形成，例如溅镀(Sputtering)、蒸镀(Evaporation)、电弧蒸气沉积(Arc vapor deposition)、离子束溅镀(Ion beam sputtering)、激光熔散沉积(Laser ablation deposition)、电浆促进的化学气相沉积或无电镀等方法形成。但是，根据实际操作的经验，该导电层44以无电镀铜粒子构成的比较好。
请参阅图4D，接着在该封装基板41上形成图案化光阻层45，使该光阻层45覆盖住该绝缘保护层43上部分的导电层44。该光阻层45可以是例如干膜或液态光阻等光阻层(Photoresist)，其利用印刷、旋涂或贴合等方式形成于该导电层44表面，再通过曝光、显影等方式加以图案化，使该光阻层45仅覆盖住该绝缘保护层43上部分的导电层44，并且外露出多个要电镀开孔451，而各该要电镀开孔451形成在对应该电性连接垫421的位置。
请参阅图4E，再对该封装基板41进行电镀(Electroplating)工序，由于该导电层44具导电特性，在进行电镀时可作为电流传导路径，以在该要电镀开孔451上电镀形成导电柱46。其中该导电柱46的材料可以是诸如铅、锡、银、铜、金、铋、锑、锌、镍、锆、镁、铟、碲以及镓等金属中的一种。但是，根据实际操作的经验，由于铜为成熟的电镀材料且成本较低，因此，该导电柱46以由电镀铜构成的较佳，但并不限于此。另外，该导电柱46顶缘可高于该绝缘保护层开孔431的高度，也可不高于该绝缘保护层开孔431的高度，本实施例的附图是以该导电柱46顶缘突出于该绝缘保护层开孔431为例进行说明的，但并非以此为限。
请参阅图4F，接着可在该导电柱46上进行电镀(Electroplating)工序，因为该导电柱46具有导电特性，仍以该导电层44作为进行电镀时的电流传导路径，以在该导电柱46上电镀形成焊锡材料47。其中，该焊锡材料47可为选自铅、锡、银、铜、金、铋、锑、锌、镍、锆、镁、铟、碲以及镓所构成的组群的元素的混合物所构成的合金。
请参阅图4G，还可将该光阻层45移除。其中，由于移除该光阻层45的工序属于现有技术，故不再叙述。
请参阅图4H，接着可通过例如蚀刻等工序，移除未被该导电柱46及该焊锡材料47覆盖的导电层44，保留住覆盖在该电性连接垫421上的导电柱46及该焊锡材料47部分。在蚀刻工序中，由于蚀刻液除了可移除该导电层44之外，也会对该导电柱46产生蚀刻作用，而使令该导电柱46产生侧蚀现象。因此，经蚀刻工序后的导电柱46与焊锡材料47形成段差(Step)。
该导电层44也可选择极薄的膜层，以避免所需的蚀刻时间过长而破坏已形成的线路。本发明中也可选择形成较厚的导电层44，以加速电流通过，得以缩短电镀时间并且有较佳的电镀效果。而且，即使产生侧蚀现象，也不致于破坏已形成的线路。同时，由于本发明中形成较厚的导电层44，且形成有具有一定高度的导电柱46，可加速电流通过，更减少该焊锡材料47的使用量，且诸如为铜金属所制成的导电柱46具有较佳的可靠性，能够提供较佳的电镀效果并防止焊锡材料渗镀，解决现有技术的缺点。
如图所示，应用本发明的制法所得的半导体封装基板的预焊锡结构包括多个电性连接垫421、导电层44、导电柱46以及该焊锡材料47。该电性连接垫421形成于该基板41的表面，且在该电性连接垫421周围形成有该绝缘保护层43，且该绝缘保护层43具有多个开孔以外露出该电性连接垫421。该导电层44完整覆盖于该电性连接垫421上表面，而该导电柱46是经电镀形成而覆盖于该导电层44上，该焊锡材料47则形成于该导电柱46上。其中，该导电层44可选择诸如铜层的金属层，而该导电柱46则可选择诸如铜柱的金属柱，但均非以此为限。
请参阅图4I，之后，还可在足以使该电镀沉积的焊锡材料47熔融的温度条件下，进行回焊(Reflow-soldering)工序，使该焊锡材料47经回焊而在该导电柱46上形成预焊锡凸块47′。如图所示，该预焊锡凸块47′可通过该导电柱46与该电性连接垫421导通，且该预焊锡凸块47′完整包覆该导电柱46的上表面。其中，可根据所需的预焊锡凸块47′高度调整该焊锡材料47熔融程度，以由此调整高度上的误差。
本发明的半导体封装基板的预焊锡结构及其制法主要是通过两次电镀，依次在基板电性连接垫上形成导电柱与焊锡材料，以先在该电性连接垫上电镀材料成本较低的导电柱，之后再以该导电层与该导电柱作为电流传导路径，在该导电柱上电镀材料成本较高但使用量较少的焊锡材料。在移除该光阻层与未被该导电柱及焊锡材料覆盖的导电层后，对该焊锡材料进行回焊工序，以形成完整包覆该导电柱上表面的预焊锡凸块。
因此，本发明的工序中主要是先利用电镀方式形成材料成本较低的导电柱，以由该导电柱取代部分焊锡材料，可有效减少所需的焊锡材料使用量，从而降低成本，且不会像现有技术那样破坏已形成的线路。应用本发明，不仅可避免现有模板印刷工序中，当电性连接垫尺寸以及间距缩小时，模板的开孔必须随之变小所造成的工序成本提高与技术瓶颈，且尚须确认模板印刷次数与清洁问题所导致工序不便等缺点。
同时，由于经蚀刻工序后的导电柱46受侧蚀，所以可将该导电柱46的间隔(Pad Distance)扩大，不仅可避免该导电柱间的铜离子迁移现象，允许电性连接垫间具有较小的间距(Pad Pitch)，更可由本发明的制法提供细间距的半导体封装基板的预焊锡结构。而且，由于电镀诸如铜柱的导电柱46所需的时间短于电镀焊锡材料所需的时间，本发明先电镀材料成本较低且电镀速率较高的导电柱46，可在降低材料成本时更缩短所需工序时间，加速工序的进程。
此外，通过本发明工序中利用在导电层上先形成该导电柱再电镀焊锡材料，可有效防止现有电镀形成焊锡材料时，因电镀液令焊锡材料对覆盖于该导电层上的电镀阻层产生渗镀，且无现有技术在回焊时产生架桥的现象。
本发明附图仅以部分电性连接垫表示，实际上该电性连接垫以及预焊锡的数目，是根据实际工序的需要而设计并分布在封装基板的表面，且该工序可实施在封装基板的单侧或双侧上，当然，一般电路板如有细致线路与形成预焊锡需求的布线设计，也可实施本发明所说明的技术。

Claims (20)

1.一种半导体封装基板的预焊锡结构，其特征在于，该预焊锡结构至少包括：
电性连接垫，形成于半导体封装基板的表面；
绝缘保护层，形成于该电性连接垫周围，且该绝缘保护层具有多个开孔以外露出所述电性连接垫；
导电柱，电镀形成于该电性连接垫上，且该导电柱顶缘突出于该绝缘保护层开孔高度；
导电层，介于电性连接垫与导电柱之间，且该导电层完整覆盖于该电性连接垫上表面；以及
焊锡材料，形成于该导电柱上，以供电性连接至半导体芯片。
2.如权利要求1所述的预焊锡结构，其特征在于，该导电柱是由选自铅、锡、银、铜、金、铋、锑、锌、镍、锆、镁、铟、碲以及镓的金属材料的其中一者。
3.如权利要求1所述的预焊锡结构，其特征在于，该导电层是由铜、锡、镍、铬、钛、铜-铬合金或锡-铅合金所构成群组的一种材料构成。
4.如权利要求1所述的预焊锡结构，其特征在于，该焊锡材料是选自铅、锡、银、铜、金、铋、锑、锌、镍、锆、镁、铟、碲以及镓所构成群组中的元素的混合物构成的合金。
5.如权利要求1所述的预焊锡结构，其特征在于，该焊锡材料进行回焊工序后形成预焊锡。
6.如权利要求1所述的预焊锡结构，其特征在于，该导电柱与该焊锡材料之间形成有段差。
7.如权利要求5所述的预焊锡结构，其特征在于，该预焊锡完整包覆该导电柱的上表面。
8.一种半导体封装基板的预焊锡结构的制法，其特征在于，该制法包括：
提供至少一块表面形成有多个电性连接垫的封装基板；
在该封装基板表面上形成绝缘保护层，且该绝缘保护层具有多个开孔以外露出该电性连接垫；
在该绝缘保护层及开孔表面形成导电层，并在该导电层上形成图案化光阻层，以定义出要电镀开孔；以及
在该绝缘保护层开孔中依次电镀形成导电柱及焊锡材料，且该导电柱的顶缘突出于该绝缘保护层开孔高度，以供电性连接至半导体芯片。
9.如权利要求8所述的预焊锡结构的制法，其特征在于，该制法还包括移除该光阻层与未被该导电柱及该焊锡材料覆盖的导电层的步骤。
10.如权利要求8所述的预焊锡结构的制法，其特征在于，该制法通过蚀刻工序移除未被该导电柱及该焊锡材料覆盖的导电层。
11.如权利要求8所述的预焊锡结构的制法，其特征在于，该导电柱与该焊锡材料之间形成有段差。
12.如权利要求8所述的预焊锡结构的制法，其特征在于，该制法还包括对该焊锡材料进行回焊工序以形成预焊锡的步骤。
13.如权利要求8所述的预焊锡结构的制法，其特征在于，该制法利用印刷、旋涂及贴合的任一方式，将该绝缘保护层涂覆于该封装基板表面，再借由图案化工序使该绝缘保护层覆盖住该封装基板，令该电性连接垫显露于该基板的表面。
14.如权利要求8所述的预焊锡结构的制法，其特征在于，该导电层作为电镀该导电柱所需的电流传导路径。
15.如权利要求8所述的预焊锡结构的制法，其特征在于，该光阻层为干膜及液态光阻中的一种。
16.如权利要求8所述的预焊锡结构的制法，其特征在于，该光阻层利用印刷、旋涂或贴合的任一方式形成于该导电层表面，并通过曝光、显影进行图案化。
17.如权利要求8所述的预焊锡结构，其特征在于，该导电柱是由选自铅、锡、银、铜、金、铋、锑、锌、镍、锆、镁、铟、碲以及镓的材料构成。
18.如权利要求8所述的预焊锡结构，其特征在于，该导电层是由选自铜、锡、镍、铬、钛、铜-铬合金或锡-铅合金所构成群组的一种材料组成。
19.如权利要求8所述的预焊锡结构，其特征在于，该焊锡材料是由铅、锡、银、铜、金、铋、锑、锌、镍、锆、镁、铟、碲以及镓所构成组群中的元素的混合物所构成的合金。
20.如权利要求12所述的预焊锡结构制法，其特征在于，该预焊锡完整包覆该导电柱的上表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101567355B (zh) * 2008-04-22 2011-11-30 欣兴电子股份有限公司 半导体封装基板及其制法
CN102202827A (zh) * 2010-07-20 2011-09-28 联发软件设计(深圳)有限公司 用于多列方形扁平无引脚芯片的预上锡方法以及返修方法
TWI451178B (zh) * 2011-11-07 2014-09-01 Hannstar Display Corp 陣列基板與具有該陣列基板的液晶面板及其製造方法
CN107919547A (zh) * 2017-10-17 2018-04-17 歌尔科技有限公司 一种充电接口以及智能设备
CN114717613B (zh) * 2022-04-13 2024-05-10 长电科技管理有限公司 一种使用导电膜实现无引线电镀的加工方法以及基板结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1206226A (zh) * 1997-06-30 1999-01-27 现代电子产业株式会社 球栅极阵列插件
US6028357A (en) * 1996-03-28 2000-02-22 Nec Corporation Semiconductor device with a solder bump over a pillar form

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028357A (en) * 1996-03-28 2000-02-22 Nec Corporation Semiconductor device with a solder bump over a pillar form
CN1206226A (zh) * 1997-06-30 1999-01-27 现代电子产业株式会社 球栅极阵列插件

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