CN100369212C - Cmp研磨方法和半导体器件制造方法 - Google Patents

Cmp研磨方法和半导体器件制造方法 Download PDF

Info

Publication number
CN100369212C
CN100369212C CNB2004800106759A CN200480010675A CN100369212C CN 100369212 C CN100369212 C CN 100369212C CN B2004800106759 A CNB2004800106759 A CN B2004800106759A CN 200480010675 A CN200480010675 A CN 200480010675A CN 100369212 C CN100369212 C CN 100369212C
Authority
CN
China
Prior art keywords
grinding
substrate
cmp
grinding pad
grind
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB2004800106759A
Other languages
English (en)
Other versions
CN1777979A (zh
Inventor
星野进
北出裕子
吉田典夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nikon Corp
Original Assignee
Nikon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nikon Corp filed Critical Nikon Corp
Publication of CN1777979A publication Critical patent/CN1777979A/zh
Application granted granted Critical
Publication of CN100369212C publication Critical patent/CN100369212C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Abstract

用设置为0.01到0.2psi的研磨压强来研磨具有布线图的基片，所述布线图在具有2或以下的介电常数的材料之间形成。结果，甚至在具有2或以下的介电常数的超低k材料用作绝缘材料的情况下，也能够进行满意的研磨。

Description

CMP研磨方法和半导体器件制造方法
技术领域
本发明涉及用于借助于CMP研磨来研磨基片的方法，其中，在所述基片上，在具有2或以下的介电常数的材料之间形成布线图，以及使用这种方法的半导体器件制造方法。
背景技术
随着半导体集成电路变得更加精细并且更加高度地集成，半导体制造工艺中的台阶变得更加众多且复杂。因此，半导体器件的表面并非总是平坦的。半导体器件的表面中的台阶的存在导致布线中的台阶断路、电阻的局部增加等等，并且可能导致断线、电容下降等等。进而，在绝缘膜中，这可能导致耐压恶化、发生泄漏等等。
同时，随着半导体集成电路变得更加精细并且更加高度地集成，光刻法中的光源波长变得更短，并且数值孔径或所谓的NA变得更大。结果，半导体曝光设备的聚焦深度变得实质上更浅。为了处理这样的浅聚焦深度，存在比过去更大程度地平整半导体器件的表面的需要。
CMP研磨技术(化学机械研磨或化学机械平面化)已作为用于满足这样的需要的高精度平整技术被投入实际使用。
在图5中显示了CMP设备的基本构造。11是在支持构成研磨的目的的晶片12的同时进行旋转的头部；该头部具有旋转驱动机械装置13。粘贴有研磨垫14的旋转压盘15和用于该压盘15的旋转驱动机械装置16面对该头部11存在。研磨垫14、旋转压盘15以及旋转驱动机械装置16受到旋转摆动臂17的摆动，并且还在垂直方向上被驱动。
当使用这样的CMP研磨设备进行研磨时，使得晶片12和研磨垫14以高速旋转，并且通过垂直驱动机械装置(图中未显示)降低旋转摆动臂17，以便研磨垫14将压力施加到晶片12。然后，在研磨垫14和晶片12之间施加构成研磨剂的稀浆。进而，借助于摆动驱动机械装置(图中未显示)使得旋转摆动臂17如虚线箭头指示的那样摆动。然后，作为研磨垫14和晶片12的相对旋转和摆动的结果，晶片12被研磨，并且表面被平整。特别地，由研磨垫14和晶片12的相对运动造成的机械研磨和由稀浆导致的化学研磨相互协作，所以进行了满意的研磨。
半导体器件中需要的构图的线宽正变得日益精细，并且具有大约50nm的线宽的构图最近已投入实际使用。然而，当线宽变得如此更加精细时，半导体器件中的延迟增加了由布线图的电阻(R)和绝缘体的电容(C)的乘积确定的布线延迟；结果，问题出现了：不能获得由小型化带来的速度增加的好处。因此，使用了具有2或以下(超低k)的介电常数的绝缘体。通常，构成晶片上形成的绝缘体的SiO2的介电常数大约为3.9到4.5，这严重偏大。因此，用于使SiO2多孔的方法已用作当使用SiO2作为绝缘体时降低介电常数的方法。
然而，如果使SiO2多孔，则机械强度相应地减弱，所以下面的问题发生了：即，当进行CMP研磨时，断裂发生了，并且不能进行满意的研磨。因此，希望开发一种方法，用于以满意的方式研磨具有超低k绝缘材料的基片。
发明内容
根据这样的环境设计了本发明，并且本发明的目的是提供一种方法，用于甚至在介电常数为2或以下的尤其是多孔材料的超低k材料被用作绝缘材料的情况下进行满意的研磨，并且还提供使用这种研磨方法的半导体器件制造方法。
用于达到上述目的的第一发明是CMP研磨方法，其中，用设置为0.01到0.2psi的研磨压强来研磨具有2或以下的介电常数的SiO2材料的基片，并且研磨垫的表面的宏观平坦度维持在5μm或以下、基片的表面的宏观平坦度维持在3μm或以下。
用于达到上述目的的第二发明是CMP研磨方法，其中，用设置为0.01到0.1psi的研磨压强来进行研磨。
用于达到上述目的的第三发明是CMP研磨方法，其中，具有2或以下的介电常数的SiO2材料是多孔绝缘材料，使用直径小于基片直径的研磨垫研磨基片。
作为对用于满意地研磨超低k材料的方法进行研究的结果，发明人发现，使用这样的易碎材料，重要的条件是，将研磨垫的表面的宏观平坦度和构成研磨的目标的基片的宏观平坦度两者都维持在特定的值以下，这在传统的CMP设备中不是很大的问题。这里，宏观平坦度不是指细微的不规则，而是指在从平均水平上来看这样的细微的不规则的情况下，表面高度方向上的最大值和最小值之间的差。需要这样的量度的原因并非总是清楚的；然而，可以认为，如果平坦度不足，则在研磨期间压强无法一致地运作。进而，发现除非研磨垫的表面的宏观平坦度为5μm或以下，并且基片的表面的宏观平坦度为3μm或以下，否则不能进行满意的研磨。
此外，发现在这样的条件下，研磨压强需要设置在0.01到0.2psi。如果研磨压强小于0.01psi，则在研磨期间变得难以一致地控制压强。进而，如果研磨压强超过0.2psi，则在绝缘材料中生成了断裂，所以不能进行满意的研磨。这个压强范围相当低，不像传统上使用的范围。尤其希望研磨压强设置在0.1psi或以下。
用于达到上述目的的第四发明是CMP研磨方法，其中，用设置为6.5m/sec或以下的研磨垫和基片之间的相对速度进行研磨。
方程(1)中显示的Preston方程被广泛地认为是确定研磨目标的研磨量的方程。
[研磨量]＝k·V·P·t    …(1)
这里，k为常数，V为研磨主体和研磨目标的相对速度，P为将研磨目标压向研磨主体的压强，而t为研磨时间。
因此，如果减少研磨压强P，则研磨量减少，所以需要的研磨时间增加。为了防止这一点，有必要增加研磨主体和构成研磨目标的基片的相对速度V。然而，当这个相对速度V增加到超过一定的水平时，研磨垫和基片之间存在的稀浆造成打滑现象，所以研磨量变得饱和。因此，将相对速度V增加到任何高于这个水平是没有意义的。这样一来，基于试验的结果，研磨垫和基片之间的相对速度被限制为6.5m/sec以下。
尽管传统上这不是已知的，但是如果以如上所述那样的低研磨压强进行研磨，并且研磨速度被增加到如上所述由于打滑现象而导致研磨量饱和的水平，那么研磨率根据基片的位置而变化，所以不能获得一致的研磨。因此，优选地将研磨垫和基片之间的实际相对速度抑制到较低的恰当水平。发明人发现，只要研磨垫和基片之间的相对速度在6.5m/sec以下，研磨率的变化就不会呈现实际的问题。进而，如果研磨率太低的话，则研磨时间增加；因此，希望研磨垫和基片之间的相对速度被设置在3.0m/sec或以上。
用于达到上述目的的第五发明是半导体器件制造方法，其中，这种方法具有借助于根据第一到第四发明中的任何一个的CMP研磨方法来研磨晶片的步骤。
在这个发明中，由于这种方法具有借助于根据第一到第四发明中的任何一个的CMP研磨方法来研磨晶片的步骤，所以能够以满意的方式研磨具有超低k绝缘材料的晶片。因此，可以用好的成品率制造具有高密度构图的半导体器件，所述高密度构图具有非常精细的线宽。
附图说明
图1是显示构成本发明的实施例的研磨方法中的研磨垫的旋转速度(rpm)、研磨速度(研磨垫和晶片的相对速度)和研磨率之间的关系的示图；
图2是显示在取研磨垫的旋转速度(rpm)作为参数的条件下构成本发明的实施例的研磨方法中的研磨率在晶片半径方向上的分布的示图；
图3是显示构成本发明的实施例的研磨方法中的表示晶片半径方向上的研磨率的另一个试验数据的示图；
图4是显示构成本发明的工作构造的半导体器件制造工艺的流程图；
图5是显示CMP设备的基本构造的示图。
具体实施方式
下面将参考附图来说明本发明的实施例和工作构造。
在具有300mm直径的晶片上进行CMP研磨，其中，在所述晶片的一个表面上形成25mm见方的IC区，同时每个IC区具有构图，所述构图具有在其上形成的0.1μm的线路和间隔。线路由Cu形成，而间隔的部分由具有2或以下的介电常数的多孔SiO2形成。研磨垫由Rodel公司的IC1000(商品名称)组成，并且使用具有266mm直径的环形垫片，其中，在所述环形垫片中，在中央部分形成具有84mm直径的孔。Fujimi公司的PL7102(商品名称)用作具有150ml/min供应量的稀浆。晶片的rpm为251rpm，同时在从研磨垫的旋转方向相反的方向上取向这个旋转，并且研磨垫的摆动速度被设置为40mm/sec。摆动范围在从晶片的中央的30到80mm的范围之内。
图1是显示研磨垫的旋转速度(rpm)、研磨速度(研磨垫和晶片的相对速度)以及研磨率之间的关系的示图。在这种情况下的研磨压强为0.01psi。随着研磨垫的rpm增加，研磨速度也增加，所以研磨率也增加。然而，当研磨速度到达6.5m/sec(研磨垫的rpm：550rpm)时，研磨率到达饱和。这是由于打滑现象。进而，由于研磨速度还根据研磨垫的摆动的位置而变化，所以使用平均值。
图2是显示晶片半径方向上的研磨率的分布的示图，其中，这个分布是在和图1相同的条件下调查的，并且取研磨垫的旋转速度(rpm)作为参数。从此附图中可以看出，在研磨垫的rpm为551rpm的情况和该rpm为601rpm的情况之间，在研磨率中几乎不存在差异，并且当研磨垫的rpm达到如上所述的550rpm以上时，亦即，当研磨速度达到6.5m/sec以上时，研磨率变得饱和。
进而，可以看出，即使研磨率比这要低，直到401rpm的研磨垫的rpm，整个晶片之上的研磨率也存在较小的差异，但是在超过了这个速度的451rpm，整个晶片之上的研磨率的差异增加了。当对应于图1来看这一点时，当研磨垫的rpm为401rpm(近似400rpm)时，研磨速度对应于大约5.5m/sec。从图2来看很明显，随着研磨速度降低，研磨率通常在晶片的不同部分维持得更加一致。
此外，在图2显示的数据范围中，尽管存在着超低k的多孔SiO2用作绝缘材料的事实，但是不存在绝缘材料的破碎、脱落等等，并且可以进行满意的研磨。
图3是显示在和如上所述同样的条件下，在研磨垫的rpm被设置在301rpm亦即研磨速度被设置在4.4m/sec的情况下，表示晶片半径方向上的研磨率的另一个试验数据的示图。可以看出，在晶片的整个区域之上获得了基本上一致的研磨率。
使用类似的方法，使研磨压强改变为0.05psi和0.1psi，但是保持其他条件相同，进行研磨；不存在超低k的多孔绝缘材料的破碎、脱落等等，所以进行了满意的研磨。然而，当研磨压强被设置到超过0.2psi的压强时，生成了绝缘材料的破碎，并且研磨状态恶化了。
图4是显示构成本发明的工作构造的半导体器件制造工艺的流程图。当开始半导体器件制造工艺时，在步骤S100中首先从随后的步骤S101到S104中选择适当的处理工艺。然后，工艺过程根据这个选择进入步骤S101到S104中的一个。
步骤S101是对硅晶片表面进行氧化的氧化工艺。步骤S102是通过CVD等等在硅晶片的表面上形成绝缘膜的CVD工艺。步骤S103是通过诸如真空蒸发之类的工艺在硅晶片上形成电极的电极形成工艺。步骤S104是将离子注入硅晶片的离子注入工艺。
在CVD工艺或电极形成工艺之后，工艺过程进入步骤S105。在步骤S105中，进行关于是否进行CMP工艺的判断。在将要进行这样的工艺的情况下，工艺过程进入步骤S106中的CMP工艺。在不进行CMP工艺的情况下，工艺过程绕过步骤S106。在CMP工艺中，使用执行本发明的研磨方法的研磨设备来进行层间绝缘膜的平整、通过在半导体器件的表面研磨金属膜形成金属镶嵌等等。
在CMP工艺或氧化工艺之后，工艺过程进入步骤S107。步骤S107是光刻工艺。在光刻工艺中，进行用抗蚀层涂敷硅晶片、通过使用曝光设备的曝光将电路构图烧制到硅晶片上以及显影曝光的硅晶片。进而，随后的步骤S108是蚀刻工艺，其中，除了显影的抗蚀层图像之外的部分通过蚀刻被去除，然后剥离抗蚀层，并且在完成蚀刻之后去除不必要的抗蚀层。
下一步，在步骤S109中，进行关于是否所有需要的工艺都已完成的判断。如果工艺尚未完成，则工艺过程返回到步骤S100，并且重复前述步骤，以便在硅晶片上形成电路构图。如果在步骤S109中判断所有的工艺都已完成，则工艺过程结束。

Claims (7)

1.一种CMP研磨方法，其中，用设置为0.01到0.2psi的研磨压强来研磨具有2或以下的介电常数的SiO2材料的基片，并且研磨垫的表面的宏观平坦度维持在5μm或以下、基片的表面的宏观平坦度维持在3μm或以下。
2.根据权利要求1的CMP研磨方法，其中，用设置为0.01到0.1psi的研磨压强来进行研磨。
3.根据权利要求1的CMP研磨方法，其中，具有2或以下的介电常数的SiO2材料是多孔绝缘材料，使用直径小于基片直径的研磨垫研磨基片。
4.根据权利要求3的CMP研磨方法，其中，用设置为6.5m/sec或以下的研磨垫和基片之间的相对速度进行研磨。
5.根据权利要求2的CMP研磨方法，其中，具有2或以下的介电常数的SiO2材料是多孔绝缘材料，使用直径小于基片直径的研磨垫研磨基片。
6.根据权利要求5的CMP研磨方法，其中，用设置为6.5m/sec或以下的研磨垫和基片之间的相对速度进行研磨。
7.一种半导体器件制造方法，其中，所述方法具有借助于根据权利要求1到6中的任何一个的CMP研磨方法来研磨晶片的步骤。
CNB2004800106759A 2003-04-23 2004-04-14 Cmp研磨方法和半导体器件制造方法 Expired - Lifetime CN100369212C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003117771A JP2004327566A (ja) 2003-04-23 2003-04-23 Ｃｍｐ研磨方法及び半導体デバイスの製造方法
JP117771/2003 2003-04-23

Publications (2)

Publication Number Publication Date
CN1777979A CN1777979A (zh) 2006-05-24
CN100369212C true CN100369212C (zh) 2008-02-13

Family

ID=33308050

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800106759A Expired - Lifetime CN100369212C (zh) 2003-04-23 2004-04-14 Cmp研磨方法和半导体器件制造方法

Country Status (7)

Country Link
US (1) US20060046491A1 (zh)
EP (1) EP1617465A4 (zh)
JP (1) JP2004327566A (zh)
KR (1) KR20050118667A (zh)
CN (1) CN100369212C (zh)
TW (1) TW200423245A (zh)
WO (1) WO2004095558A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101715024B1 (ko) * 2006-12-28 2017-03-10 생-고뱅 세라믹스 앤드 플라스틱스, 인코포레이티드 사파이어 기판
JP2016058724A (ja) * 2014-09-11 2016-04-21 株式会社荏原製作所 処理モジュール、処理装置、及び、処理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1373499A (zh) * 2000-09-29 2002-10-09 国际商业机器公司 使用化学机械抛光精加工用于接合的晶片的装置和方法
JP2002353223A (ja) * 2001-05-30 2002-12-06 Sony Corp 半導体装置およびその製造方法
JP2003068683A (ja) * 2001-08-22 2003-03-07 Hitachi Chem Co Ltd 金属用研磨液及び研磨方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000000757A (ja) * 1998-06-12 2000-01-07 Nikon Corp 研磨装置及び研磨方法
US6303507B1 (en) * 1999-12-13 2001-10-16 Advanced Micro Devices, Inc. In-situ feedback system for localized CMP thickness control
US6821881B2 (en) * 2001-07-25 2004-11-23 Applied Materials, Inc. Method for chemical mechanical polishing of semiconductor substrates
JP2003324088A (ja) * 2002-04-30 2003-11-14 Sony Corp 研磨方法及び研磨装置
TWI295950B (en) * 2002-10-03 2008-04-21 Applied Materials Inc Method for reducing delamination during chemical mechanical polishing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1373499A (zh) * 2000-09-29 2002-10-09 国际商业机器公司 使用化学机械抛光精加工用于接合的晶片的装置和方法
JP2002353223A (ja) * 2001-05-30 2002-12-06 Sony Corp 半導体装置およびその製造方法
JP2003068683A (ja) * 2001-08-22 2003-03-07 Hitachi Chem Co Ltd 金属用研磨液及び研磨方法

Also Published As

Publication number Publication date
TW200423245A (en) 2004-11-01
EP1617465A1 (en) 2006-01-18
JP2004327566A (ja) 2004-11-18
US20060046491A1 (en) 2006-03-02
EP1617465A4 (en) 2007-07-04
TWI354326B (zh) 2011-12-11
WO2004095558A1 (ja) 2004-11-04
CN1777979A (zh) 2006-05-24
KR20050118667A (ko) 2005-12-19

Similar Documents

Publication Publication Date Title
US6423640B1 (en) Headless CMP process for oxide planarization
US5321304A (en) Detecting the endpoint of chem-mech polishing, and resulting semiconductor device
US6435942B1 (en) Chemical mechanical polishing processes and components
US6645865B2 (en) Methods, apparatuses and substrate assembly structures for fabricating microelectronic components using mechanical and chemical-mechanical planarization processes
JP6030703B2 (ja) 誘電性ＣＭＰスラリーにおけるＣｓＯＨの使用
EP0366027B1 (en) Wafer flood polishing
US6057602A (en) Low friction polish-stop stratum for endpointing chemical-mechanical planarization processing of semiconductor wafers
US5674784A (en) Method for forming polish stop layer for CMP process
US5216843A (en) Polishing pad conditioning apparatus for wafer planarization process
JP3514908B2 (ja) 研磨剤
US20050107010A1 (en) Planarizing solutions, planarizing machines and methods for mechanical or chemical-mechanical planarization of microelectronic-device substrate assemblies
US6429134B1 (en) Method of manufacturing semiconductor device
KR20000023054A (ko) 반도체 집적 회로 제조 공정 및 화학 기계적 연마 장치
US6846225B2 (en) Selective chemical-mechanical polishing properties of a cross-linked polymer and specific applications therefor
US6734103B2 (en) Method of polishing a semiconductor device
EP0808231B1 (en) Chemical-mechanical polishing using curved carriers
EP1345734A1 (en) Crosslinked polyethylene polishing pad for chemical-mechnical polishing, polishing apparatus and polishing method
US20030168169A1 (en) Chemical-mechanical polishing apparatus, polishing pad and method for manufacturing semiconductor device
CN102339741A (zh) 填充有金属的沟槽结构及形成方法及化学机械研磨方法
US6899612B2 (en) Polishing pad apparatus and methods
CN100369212C (zh) Cmp研磨方法和半导体器件制造方法
CN101081488A (zh) 混合式化学机械抛光工艺的线上控制方法
US6211087B1 (en) Chemical wet etch removal of underlayer material after performing chemical mechanical polishing on a primary layer
US7040965B2 (en) Methods for removing doped silicon material from microfeature workpieces
US20040147116A1 (en) Novel method to reduce stress for copper CMP

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20080213