CN100359598C - 应用非易失性铁电存储器的交错控制装置 - Google Patents

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Abstract

本发明公开了应用非易失性铁电存储器的交错控制装置。更具体地说，公开了一种应用非易失性铁电寄存器的存储器交错结构，所述非易失性铁电寄存器配置用于独立控制存储体的交错。在本发明的一个实施例中，通过应用单非易失性铁电存储器芯片，多存储体非易失性铁电存储器芯片或者多存储体交错非易失性铁电存储器芯片，可以独立控制每一存储体的交错部分，由此减少了由于行访问时间和恢复时间而引起的***访问等待时间。

Description

应用非易失性铁电存储器的交错控制装置
技术领域
本发明涉及应用非易失性铁电存储器的交错(interleave)控制装置，尤其是涉及配置在一信号FeRAM芯片中，在一多存储体(bank)FeRAM芯片中或者是在一多存储体交错FeRAM芯片中，控制每一存储体的交错控制装置，以减少行访问(access)等待(latency)时间。
背景技术
通常，因为铁电随机存取存储器与动态随机存取存储器DRAM具有同样快的数据处理速度，并且在关断电源后也可以保存数据，所以铁电随机存取存储器(此后称为FeRAM)作为新一代的存储器装置吸引了众多的注意力。
FeRAM具有与DRAM相似的结构，包括由铁电物质制成的电容器，以至于它应用铁电物质的高剩余极化特性(residual polarization)，在所述的铁电物质中即使在消除了施加到其上的电场后，数据值仍很低。
图1是通常铁电物质的磁滞回线的特性曲线。
即使在清除电场后由于剩余(或自然产生的)极化特性，由电场引起的极化现象并没有消失而是仍维持在某个特定的部分(“d”或“a”状态)。通过将“d”或“a”状态分别与二进制数值“1”和“0”相对应而应用FeRAM元件(cell)作为存储器装置。
图2是传统铁电装置的单元(unit)元件的结构图。
传统铁电装置的单元元件具有设置于某一方向的位线BL以及与所述位线BL垂直的设置于另一方向的字线WL。极板线(plateline)PL平行于字线WL并且以一个预定间隔隔开。
单元元件还具有晶体管T1，所述晶体管的栅极连接相邻的字线WL而且其源极连接相邻的位线BL。所述晶体管T1的漏极连接于铁电电容器FC0的一端。铁电电容器FC0的另一端连接于极板线PL。
参考图3a和图3b说明传统FeRAM的数据输入/输出操作。
图3a是说明传统FeRAM的写模式的时序图。
在一激活(active)期间，外部施加的芯片启动信号CSB从高电平转换到低电平。如果写启动信号WEB同时从高电平转换到低电平，启动阵列开始写模式。其后，当在写模式下解码地址时，施加到一对应字线的脉冲从低电平转换到高电平，并由此选择元件。
在字线WL处于一高电平的间隔中，将预定时间间隔的高信号和预定信号的低信号顺序施加到对应的极板线PL。为了便于在选定的元件中写入二进制逻辑值“1”或“0”，将在写启动信号中同步的“高”或“低”信号施加到对应的位线BL。在此，传感放大器启动信号SEN保持在高电平。
换句话说，当将高信号施加到位线BL而将低信号施加到极板线PL时，逻辑值“1”作为输入数据DIN而被写入铁电电容器FC0。当将低信号施加到位线BL而将高信号施加到极板线PL时，逻辑值“0”作为输入数据DIN而被写入铁电电容器FC0。
图3b是说明FeRAM的读模式的时序图。
在一激活期间，芯片启动外部施加的信号CSB从高电平转换到低电平。在选择所需要的字线WL前通过均衡信号将所有的位线BL均衡为低电平。
在每一位线BL被禁止且解码地址后，所需要的基于解码地址的字线WL按所述解码地址从低电平转换到高电平，并由此选择了一个对应的单元元件。将高电平施加到选定的元件的极板线PL上，以便撤销(destroy)对应于存储于FeRAM中的逻辑值“1”的数据QS。
如果逻辑值“0”存储于FeRAM中，那么就不能撤销与其相对应的数据Qns。按这种方式，尤其是根据前述的磁滞回线特性，撤销的和未撤销的数据分别输出不同的值。
换句话说，如图1所示磁滞回线，当数据受到撤销时，状态从“d”转到“f”，而当数据未受到撤销时，状态从“a”转到“f”。结果，在持续预定时间后，利用传感放大器启动信号SEN启动传感放大器。当数据受到撤销时，传感放大器输出逻辑值“1”作为输出数据DOUT。而当数据未受到撤销时，传感放大器输出逻辑值“0”作为输出数据DOUT。
当传感放大器放大数据后，所述数据应该被恢复到最初数据。相应地，在将“高”信号施加到所需要的字线WL的状态下，极板线PL被禁止从高电平转换到低电平。
图4是说明包括非易失性铁电存储器的传统单元存储器的存储体的方框图。
传统单元存储器的存储体包括行选择单元1，列选择单元2，元件阵列块3，传感放大器页面缓冲器单元4和一数据I/O缓冲器5。
行选择单元1从输入的行地址中选择一个对应的行地址，以便输出选定的行地址。通过从行选择单元1施加的对应的行地址，元件阵列块3激活一行。将对应于所述选定的行地址的数据输出到传感放大器页面缓冲器单元4，并将其在其中存储和放大。
列选择单元2从输入的列地址中选择一个对应的列地址，以便将选定的列地址输出到传感放大器页面缓冲器单元4。当对应的列地址被激活进入数据I/O缓冲器5时，传感放大器页面缓冲器单元4从存储的数据中输出具有一个字节宽度或一个字宽度的数据。数据I/O缓冲器5缓冲来自传感放大器页面缓冲器单元4的数据。
由于在传统的单元存储器存储体中列地址是一个页面地址，因此无需一个额外的传感步骤以存取(access)数据。无需传感就可以输出储存于传感放大器页面缓冲器单元4中的数据。
当存取数据时，行地址进一步传感和放大存储于元件的数据并且保持在传感放大器中的数据。由于当在行地址间存取数据时，将恢复时间(预充电时间)添加到行访问时间上，所以需要一个较长的访问时间。因此，行地址比列地址要求一个相对更长的访问时间。
然而，在传统单元存储器存储体中，由于在存取数据时不管地址类型何种，均不能有效控制访问时间，所以降低了存储器芯片的可靠性。
因此，很需要一种能够减少不必要的数据访问时间，并且即使在关断电源后也能够保存已存储的程序数据的装置，所述装置配置用于通过应用前述非易失性铁电存储器执行交错操作。
发明内容
相应地，本发明的目的是提供一种应用非易失性铁电存储器以在一单芯片、一多存储体芯片或者是一多存储体交错芯片中执行交错操作程序的交错控制装置，并由此减少了由于行访问时间和恢复时间而引起的***访问等待时间。
在本发明的一个实施例中，提供有一种应用非易失性铁电存储器的交错控制装置，其包括一单芯片FeRAM阵列、一存储器交错控制器和一总线。单芯片FeRAM阵列包括多个的单存储体。存储器交错控制器为了控制存储器交错而编码，并且基于所述编码而改变单芯片FeRAM阵列的地址路径。总线用于在单芯片FeRAM阵列和存储器交错控制器之间传送数据。
本发明还提供有一种应用非易失性铁电存储器的交错控制装置，其包括一多存储体FeRAM阵列、一存储器交错控制器和一总线。多存储体FeRAM阵列包括多个的多存储体。存储器交错控制器为了控制存储器交错而编码，并且基于所述编码而改变多存储体FeRAM阵列的地址路径。总线用于在多存储体FeRAM阵列和存储器交错控制器之间传送数据。
本发明还提供有一种应用非易失性铁电存储器的交错控制装置，其包括一多存储体交错FeRAM阵列、一存储器控制器和一总线。多存储体交错FeRAM阵列包括多个的多存储体交错部分，其中每一多存储体交错部分包括有非易失性铁电存储器的多存储体交错部分为了控制存储器交错而编码，并且基于所述编码而改变地址路径。存储器控制器响应于存储器控制信号可选地控制数据/控制信号/多存储体交错FeRAM阵列的地址。总线用于在多存储体交错FeRAM阵列和存储器控制器之间传送数据。
本发明还提供有一种应用非易失性铁电存储器的交错控制装置，其包括一非易失***错程序寄存器和一交错控制器。非易失***错程序寄存器为了控制响应于输入的数据/控制信号/地址的交错而编码。交错控制器基于非易失***错程序寄存器的编码而输出用于改变存储器芯片阵列地址路径的控制信号，存储器芯片阵列包括多个存储体。
附图说明
图1是说明通常铁电物质的磁滞回线的特性曲线。
图2是说明传统非易失性铁电存储器装置的单元元件的结构图。
图3a是说明传统非易失性铁电存储器装置的写模式操作的时序图。
图3b是说明传统非易失性铁电存储器装置的读模式操作的时序图。
图4是说明传统单元存储器存储体的方框图。
图5是说明根据本发明一个实施例应用非易失性铁电存储器的交错控制装置的原理方框图。
图6是说明根据本发明一个实施例应用非易失性铁电存储器的交错控制装置的访问时间的方框图。
图7和8是说明根据本发明一个实施例应用非易失性铁电存储器的交错控制装置的结构图。
图9至14是说明根据本发明又一实施例应用非易失性铁电存储器的交错控制装置示意图。
图15是说明根据本发明一个实施例的非易失***错程序寄存器的详细结构图。
图16是说明图15中的程序命令处理器的详细结构图。
图17是说明图16中的触发器(flip-flop)的详细电路图。
图18是说明图15中的程序命令处理器操作的时序图。
图19是说明图15中的程序寄存器控制器的详细电路图。
图20是说明图15中的程序寄存器阵列的详细电路图。
图21是说明根据本发明一个实施例交错控制装置在加电模式下操作的时序图。
图22是说明根据本发明一个实施例交错控制装置操作的时序图。
具体实施方式
参照附图将详细的描述本发明。
图5是说明根据本发明一个实施例应用非易失性铁电存储器的交错控制装置的原理方框图。
在地址的最低有效位(LSB)区存在有存储器总线位。存储器总线位的宽度是32位，16位，8位，4位中之一。
在行地址区和存储器总线区之间设置列地址。将基于列地址位的页面上的字节数据载入到数据总线。
在行地址区具有行地址位。在存储器交错范围内应用行地址位中的较低的地址位。在最高有效位(MSB)区中设置存储体地址位。
图6是说明根据本发明一个实施例具有存储器芯片中的地址种类的访问时间的方框图。
当访问一列地址时，由于不能立即输出储存于传感放大器页面缓冲器中的数据，所以要求有最短的列地址访问时间。然而，当访问一行地址时，由于伴随有将存储器元件中的数据传感和放大的操作，所以要求有更多的时间(行访问等待时间)。
如果在访问行地址时要实现存储器的操作循环，就应该恢复存储器元件传感过程中的被撤销的数据。因此，为了恢复元件数据就进一步需要一个恢复等待时间。该时间称为预充电时间。
首先，需要一行访问时间以便访问行地址。当在同一行地址中改变一列地址，就额外需要列地址。
在访问了相应于一行地址的所有列地址后，当改变下一个行地址时，需要一恢复等待时间和一新行访问时间。因此，需要整个访问循环时间以便执行所述的列访问，行访问和恢复间隔。
此外，在本发明的一个实施例中，根据地址的种类而分别控制每一存储体的交错操作，以便减少行访问等待时间和恢复等待时间。
图7说明根据本发明一个实施例应用非易失性铁电存储器的交错控制装置的结构图。
所述交错控制装置包括一CPU(中央处理单元)10，一***控制器20，一PCI(***设备接口)总线30，一存储器交错控制器40，一单芯片FeRAM阵列50和一总线60。所述单芯片FeRAM阵列50包括多个单元存储体51和52。
连接到***控制器20的CPU10控制***操作所必需的操作。经PCI总线30在***控制器20和存储器交错控制器40之间传送数据。存储器交错控制器40经总线60与位于单芯片FeRAM阵列50中的多个单元存储体51和52交换数据。
图8是说明图7中的存储器交错控制器40的详细结构图。
存储器交错控制器40包括一非易失***错程序寄存器41和一交错控制器42。经数据总线31，控制总线32和地址总线33，存储器交错控制器40与***控制器20交换数据。
非易失***错程序寄存器41用于通过应用非易失性铁电存储器控制交错而编码。交错控制器42基于非易失***错程序寄存器41的编码而改变单芯片FeRAM阵列50的地址路径。
图9是说明根据本发明一实施倒应用非易失性铁电存储器的交错控制装置的另一个实例。
除了图9中包括了多存储体FeRAM阵列70，而不是应用图7中的单芯片FeRAM阵列50外，图9中的交错控制装置与图7中的结构相同。
多存储体FeRAM阵列70包括多个多存储体71和72。每一多存储体71和72是配置分别操作的独立的存储器区域。多存储体FeRAM阵列70与交错控制器40经总线60交换地址/数据/控制信号。
图10是说明图9中的存储器交错控制器40的详细结构图。
存储器交错控制器40包括一非易失***错程序寄存器41和一交错控制器42。经数据总线31，控制总线32和地址总线33，存储器交错控制器40与***控制器20交换数据。
非易失***错程序寄存器41用于通过应用非易失性铁电存储器控制交错而编码。交错控制器42基于非易失***错程序寄存器41的编码而改变多存储体FeRAM阵列70的地址路径。
图11是说明图10中的多存储体71的详细结构图。
多存储体71包括多个FeRAM存储体。多个FeRAM存储体共享一个地址/数据控制总线73。
图12是说明图10中的多存储体71的又一实例。
多存储体71包括多个FeRAM存储体。多个FeRAM存储体共享一个地址/数据控制总线73。多存储体71又进一步包括一配置独立控制多个FeRAM存储体交错操作的存储器交错控制器80。
图13是说明图12中的存储器交错控制器80的详细结构图。
存储器交错控制器80包括一交错控制器81和一非易失***错程序寄存器82。
非易失***错程序寄存器82用于通过应用非易失性铁电存储器控制交错而编码。交错控制器81基于非易失***错程序寄存器82的编码而改变多个FeRAM存储体的地址路径。
图14是说明根据本发明一实施例应用非易失性铁电存储器的交错控制装置的另一实例。
图14中的交错控制器包括包括一CPU100，一***控制器110，一PCI总线120，一存储器控制器130，一多存储体交错FeRAM阵列140和一总线150。所述多存储体交错FeRAM阵列140包括多个多存储体交错部分141和142。
连接到***控制器110的CPU100控制驱动***所必需的操作。经PCI总线120，***控制器110与存储器控制器130交换数据。
经地址/数据/控制150，存储器控制器130与位于多存储体交错FeRAM阵列140中的多个多存储体交错部分141和142交换数据。
存储器控制器130无需额外的单元以体现存储器交错。利用位于多存储体交错FeRAM阵列140中的多个多存储体交错部分141和142独立控制交错操作。
图15是说明根据本发明一个实施例的非易失***错程序寄存器的详细结构图。
所述非易失***错程序寄存器包括一程序命令处理器160，一程序寄存器控制器170，一复位电路单元180和一程序寄存器阵列190。
程序命令处理器160响应写启动信号WEB，芯片启动信号CEB，输出启动信号OEB和一复位信号RESET以输出一用于编码程序命令的命令信号CMD。
程序寄存器控制器170按照逻辑操作命令信号CMD，加电检测信号PUP和输入数据DQ_n，并且输出一写控制信号ENW和元件极板信号CPL。
所述程序寄存器阵列190响应于上拉启动信号ENP，下拉启动信号ENN，写控制信号ENW和元件极板信号CPL而输出控制信号RE_m和REB_m。在加电模式下，复位电路单元180将复位信号RESET输出到程序寄存器控制器170。
如果由程序命令处理器160产生命令信号CMD，那么程序寄存器控制器170改变或者置位所述程序寄存器阵列190中的配置数据。
在加电模式下，所述复位电路单元180产生复位信号RESET以激活程序寄存器控制器170。在此，从程序寄存器控制器170输出的控制信号为用于对所述程序寄存器阵列190中的非易失性数据初始化的寄存器操作信号。
图16是说明图15中的程序命令处理器160的详细结构图。
所述程序命令处理器160包括一逻辑单元161，一触发器单元162和一过触发(over-toggle)检测器163。
所述逻辑单元161包括一或非门NOR1，与门AD1和AD2，以及一反相器IV1。所述或非门NOR1按照写启动信号WEB和芯片启动信号CEB执行一或非操作。按照来自或非门NOR1的输出信号和输出启动信号OEB，与门AD1执行一与操作。反相器IV1将复位信号RESET反相。按照来自或非门NOR1，反相器IV1和过触发检测器163的输出信号，与门AD2执行一与操作。
所述触发器单元162包括多个串行连接的触发器FF。每一触发器包括数据输入端d，以便接收来自或非门NOR1的输出信号，还包括数据输出端q，以便输出命令信号CMD。每一触发器还包括一端cp，以便接收来自与门AD1的激活同步信号，还包括复位端R，以便接收来自与门AD2的复位信号。
当芯片启动信号CEB和写启动信号WEB处于低电平时，将输出启动信号OEB输入到触发器FF的端cp。当芯片启动信号CEB和写启动信号WEB中之一处于高电平时，将低电平信号输入到复位端R以便复位触发器FF。在加电模式下，当复位信号RESET处于高电平时，也复位触发器FF。
所述过触发检测器163包括一用于按照命令信号CMD和输出启动信号OEB执行一与非操作的与非门ND1。当输出启动信号OEB使触发器转换超过了触发器数n时，所述过触发检测器163复位触发器单元162。因此，每一个程序命令处理器160被启动为具有不同触发器数。
图17是说明图16中的触发器FF的详细结构图。
所述触发器FF包括传输门T1～T4，与非门ND2，ND3，和反相器IV2～IV7。反相器IV2将来自端cp的输出信号反相，并且输出一控制信号A。反相器IV3将来自反相器IV2的输出信号反相，并且输出一控制信号B。
传输门T1基于控制信号A和B的状态选择性地输出来自反相器IV4的输出信号。与非门ND2按照来自反相器IV5和复位端R的输出信号执行一与非操作，并且将与非操作结果输出到传输门T2。传输门T2基于控制信号A和B的状态选择性地输出来自与非门ND2的输出信号。
传输门T3基于控制信号A和B的状态选择性地输出来自反相器IV5的输出信号。与非门ND3按照来自传输门T3和复位节点R的输出信号执行一与非操作。反相器IV6将来自与非门ND3的输出信号反相，并且将反相信号输出到传输门T4。
传输门T4基于控制信号A和B的状态选择性地输出来自反相器IV6的输出信号。反相器IV7将来自与非门ND3的输出信号反相，并且将反相信号输出至输出端q。
无论何时触发了经端cp输入的控制信号，自输入端d输入的数据右移。在此，当在复位端R内输入一低电平信号时，自输出端q输出一低电平信号以复位所述触发器FF。
图18是说明图15中的程序命令处理器160操作的时序图。
在命令处理间隔内，将芯片启动信号CEB和写启动信号WEB保持在低电平。当输出启动信号OEB触发了n次的时候，将命令信号CMD保持在禁止的状态。
其后，如果输出启动信号OEB在可编码的激活间隔内触发了n次，命令信号CMD高电平启动。在此，当调节输出启动信号OEB的触发次数时，也要调节所述串行连接的触发器FF的数目。
图19是说明图15中的程序寄存器控制器170的详细电路图。
程序寄存器控制器170包括与门AD3，反相器IV8-IV15和或非门NOR2和NOR3。
按照第n个命令信号n_CMD和输入数据信号DQ_n，与门AD3执行一与操作。所述反相器IV8-IV15将来自与门AD3输出信号反相并延迟。或非门NOR2按照来自与门AD3和反相器IV10的输出信号执行一或非操作。反相器IV11和IV12延迟来自或非门NOR2的输出信号，并且输出所述写控制信号ENW。
按照来自或非门NOR2的输出信号和加电检测信号PUP，或非门NOR3执行一或非操作。反相器IV13-IV15将来自或非门NOR3的输出信号反相并延迟，并且输出元件极板信号(cell plate signal)CPL。在此，加电检测信号PUP是一控制信号，用来在读取在初始复位模式下存储的数据后复位寄存器。
在将第n个命令信号n_CMD激活到一高电平后，如果通过应用一输入连接点而使输入数据DQ_n触发，即可产生写控制信号ENW和元件极板信号CPL，所述信号CPL具有用于延迟单元171产生的延迟时间的脉冲宽度。
图20是说明图15中的程序寄存器阵列190的详细电路图。
程序寄存器阵列190包括一上拉驱动器P1，驱动单元191和194的一写启动控制器192，一铁电电容器单元193，和一下拉驱动器N5。
上拉驱动器P1包括一连接在电源电压端和驱动单元191之间的PMOS晶体管P1，所述PMOS晶体管P1具有一接收上拉启动信号ENP的栅极。
驱动单元191包括具有锁存器类型的PMOS晶体管P2和P3。PMOS晶体管P2的一个栅极连接到PMOS晶体管P3的漏极，PMOS晶体管P3的一个栅极连接到PMOS晶体管P2的漏极。
写启动控制器192包括NMOS晶体管N1和N2。连接在复位信号RESET输入端和节点CN1之间的NMOS晶体管N1具有用来接收写控制信号ENW的栅极。连接在置位信号SET输入端和节点CN2之间的NMOS晶体管N2具有用来接收写控制信号ENW的栅极。
铁电电容器单元193包括铁电电容器FC1-FC4。铁电电容器FC1具有连接到节点CN1的一个连接端，和另一个用来接收元件极板信号CPL的连接端。铁电电容器FC2具有连接到节点CN2的一个连接端，和另一个用来接收元件极板信号CPL的连接端。
铁电电容器FC3连接在节点CN1和地电压端之间，铁电电容器FC4连接在节点CN2和地电压端之间。在此，根据对元件两端负载级的控制而选择性地添加铁电电容器FC3和FC4。
驱动单元194具有锁存器类型的NMOS晶体管N3和N4。连接到节点CN1和NMOS晶体管漏极N5之间的NMOS晶体管N3具有一连接到NMOS晶体管N4的漏极的栅极。连接到节点CN2和NMOS晶体管漏极N5之间的NMOS晶体管N4具有一连接到NMOS晶体管N3的漏极的栅极。
连接到驱动单元194和地电压VSS端之间的下拉驱动器N5具有一用来接收下拉启动信号的栅极。
从程序寄存器阵列100的输出端输出控制信号RE_m和REB_m。
图21是说明根据本发明一个实施例交错控制装置在加电模式下操作的时序图。
在加电操作后，如果在间隔T1内电源达到一稳定电源电压VCC，那么使复位信号RESET被禁止，并且启动加电检测信号PUP。
此后，元件极板信号CPL变换到一高电平。存储于程序寄存器阵列190中铁电电容器FC1和FC2内的电荷通过铁电电容器FC3和FC4的负载电容而在节点CN1和CN2之间产生电位差。
当在节点CN1和CN2之间具有足够电位差的间隔T2开始时，使下拉启动信号ENN为高电平。然后，上拉启动信号ENP被禁止为一低电平以便放大节点CN1和CN2的数据。
接下来，如果在间隔T3内实现节点CN1和CN2的数据放大，那么加电检测信号PUP和元件极板信号CPL转换到低电平。因此，高电平的被撤销的数据重新存储在了铁电电容器FC1和FC2内。在此，保持低电平的写控制信号ENW防止了外部数据被重新写入。
图22是说明根据本发明一个实施例交错控制装置操作的时序图。该操作是在将第n个命令信号n_CMD激活到一高电平后置位程序寄存器中的新数据。
如果使第n个命令信号n_CMD为一高电平后经过预定时间，那么将置位信号SET和复位信号RESET输入到程序寄存器中。然后，将来自数据I/O连接点的被施加的输入数据DQ_n从高电平变为低电平。结果，程序循环开始，并且用来将新数据写入程序寄存器的写控制信号ENW和元件极板信号CPL变换到高电平。在此，下拉启动信号ENN保持在高电平，而上拉启动信号ENP保持在低电平。
当将作为高电平的第n个命令信号n_CMD输入到程序寄存器控制器170时，防止程序命令处理器160中的数据输入/输出。因此，当附加控制命令没有输入到寄存器之中时，能够执行程序操作。
如前所述，本发明具有如下效果。
首先，通过应用应用于非同步和同步FeRAM中的单FeRAM芯片，根据交错控制装置的各种地址，可以分别控制存储器交错操作。
其次，通过应用应用于非同步和同步FeRAM中的多存储体FeRAM芯片，根据交错控制装置的本实施例中的各种地址，可以分别控制存储器交错操作。
再次，通过应用具有交错控制器的多存储体交错FeRAM芯片，根据交错控制装置的本实施例中的各种地址，可以分别控制存储器交错操作。
最后，当电源切断后时，位于非易失***错程序寄存器中的非易失性铁电寄存器防止程序数据遭受撤销。

Claims (20)

1.一种应用非易失性铁电存储器的交错控制装置，包括：
一包括多个的单存储体的单芯片FeRAM阵列；
一存储器交错控制器，配置用于为控制存储器交错而编码，并且基于所述编码而改变单芯片FeRAM阵列的地址路径；以及，
一总线，用于在单芯片FeRAM阵列和存储器交错控制器之间传送数据。
2.如权利要求1所述的装置，其中所述存储器交错控制器包括：
一非易失***错程序寄存器，配置用于通过应用非易失性铁电存储器控制交错而编码；以及，
一交错控制器，配置用于基于非易失***错程序寄存器的编码而输出用于改变单芯片存储器阵列地址路径的控制信号。
3.如权利要求2所述的装置，其中所述非易失***错程序寄存器包括：
一程序命令处理器，配置用于响应写启动信号，芯片启动信号，输出启动信号和一复位信号以输出一用于编码程序命令的命令信号；
一程序寄存器控制器，配置用于按照逻辑操作命令信号，输入数据和加电检测信号，并且输出一写控制信号和元件极板信号；以及，
一包括非易失性铁电存储器的程序寄存器阵列，配置用于响应于写控制信号，元件极板信号，上拉启动信号和下拉启动信号而输出编码信号。
4.如权利要求3所述的装置，其中所述非易失***错程序寄存器进一步包括一复位电路单元，配置用于在加电模式下将复位信号输出到程序寄存器控制器。
5.如权利要求3所述的装置，其中所述程序命令处理器包括：
一逻辑单元，配置用于按照逻辑操作写启动信号，芯片启动信号，输出启动信号和复位信号；
一触发器单元，配置用于响应于来自逻辑单元的输出信号顺序地触发触发器输出启动信号，并且输出命令信号；以及，
一过触发检测器，配置用于检测输出启动信号的过触发。
6.如权利要求5所述的装置，其中所述逻辑单元包括：
一第一或非门，配置用于按照写启动信号和芯片启动信号执行一或非操作；
一第一与门，配置用于按照来自第一或非门的输出信号和输出启动信号执行一与操作；
一第二与门，配置用于按照来自第一或非门的输出信号，反相的复位信号和一来自过触发检测器的输出信号执行一与操作。
7.如权利要求5所述的装置，其中所述过触发检测器包括：第三与非门，配置用于按照命令信号和输出启动信号执行一与非操作。
8.如权利要求3所述的装置，其中所述程序寄存器控制器包括：
一第三与门，配置用于按照命令信号和输入数据执行一与操作；
一第一延迟单元，配置用于不将来自第三与门的输出信号反相并且延迟；
一第二或非门，配置用于按照来自第三与门和第一延迟单元的输出信号执行一或非操作；
一第二延迟单元，配置用于延迟来自第二或非门的输出信号，并且输出写控制信号；
一第三或非门，配置用于按照来自第二或非门的输出信号和加电检测信号执行一或非操作；以及，
一第三延迟单元，配置用于将来自第三或非门的输出信号反相并延迟，并且输出元件极板信号。
9.如权利要求3所述的装置，其中所述程序寄存器阵列包括：
一上拉驱动器，配置用于当启动上拉启动信号时，上拉电源电压；
一第一驱动单元，配置用于交叉耦合到程序寄存器的两个端点，并且驱动从上拉驱动器施加的电压；
一写启动控制器，配置用于响应于写控制信号而将复位信号和置位信号输出到程序寄存器的两个端点；
一铁电电容器，配置用于响应于元件极板信号而在程序寄存器的两个端点间产生电位差；
一下拉驱动器，配置用于当启动下拉启动信号时，下拉地电压；以及，
一第二驱动单元，配置用于交叉耦合到程序寄存器的两个端点，并且驱动从下拉驱动器施加的电压。
10.一种应用非易失性铁电存储器的交错控制装置，包括：
一多存储体FeRAM阵列，包括多个的多存储体；
一存储器交错控制器，配置用于为了控制存储器交错而编码，并且基于所述编码而改变多存储体FeRAM阵列的地址路径；以及，
一总线，配置用于在多存储体FeRAM阵列和存储器交错控制器之间传送数据。
11.如权利要求10所述的装置，其中所述多个的多存储体包括：
多个独立控制的FeRAM存储体；以及，
一第一总线，配置用于在多个FeRAM存储体间传送地址/数据/控制信号。
12.如权利要求10所述的装置，其中所述多个的多存储体进一步包括一第一存储器交错控制器，配置用于经由第一总线控制多个FeRAM存储体的交错操作。
13.如权利要求10所述的装置，其中所述存储器交错控制器包括：
一非易失***错程序寄存器，配置用于为了控制应用非易失性铁电存储器的交错而编码；以及，
一交错控制器，配置用于基于非易失***错程序寄存器的编码而输出用于改变多存储体FeRAM阵列地址路径的控制信号。
14.如权利要求13所述的装置，其中所述非易失***错程序寄存器包括：
一程序命令处理器，配置用于响应于写启动信号，芯片启动信号，输出启动信号和复位信号而输出一用于编码程序命令的命令信号；
一程序寄存器控制器，配置用于按照逻辑操作命令信号，输入数据和加电交错信号，并且输出一写控制信号和元件极板信号；以及，
一包括非易失性铁电存储器装置的程序寄存器阵列，配置用于响应于写控制信号，元件极板信号，下拉启动信号和下拉信号而输出一编码信号。
15.如权利要求14所述的装置，其中所述非易失***错程序寄存器进一步包括一复位电路单元，配置用于在加电模式下将复位信号输出到程序寄存器控制器。
16.如权利要求14所述的装置，其中所述程序命令处理器包括：
一逻辑单元，配置用于逻辑地操作写启动信号，芯片启动信号，输出启动信号和复位信号；
一触发器单元，配置用于响应于来自逻辑单元的输出信号顺序地触发输出启动信号，并且输出命令信号；以及，
一过触发检测器，配置用于检测输出启动信号的过触发。
17.如权利要求14所述的装置，其中所述程序寄存器阵列包括：
一上拉驱动器，配置用于当启动上拉启动信号时，上拉电源电压；
一第一驱动单元，配置用于交叉耦合到程序寄存器的两个端点，并且驱动从上拉驱动器施加的电压；
一写启动控制器，配置用于响应于写控制信号而将复位信号和置位信号输出到程序寄存器的两个端点；
一铁电电容器，配置用于响应于元件极板信号而在程序寄存器的两个端点间产生电位差；
一下拉驱动器，配置用于当启动下拉启动信号时，下拉地电压；以及，
一第二驱动单元，配置用于交叉耦合到程序寄存器的两个端点，并且驱动从下拉驱动器施加的电压。
18.一种应用非易失性铁电存储器的交错控制装置，包括：
一包括多个的多存储体交错部分的多存储体交错FeRAM阵列，其中每一多存储体包括一非易失性铁电存储器，配置用于为了控制存储器交错而编码，并且基于所述编码而改变地址路径；
一存储器控制器，配置用于响应于存储器控制信号选择性地控制多存储体交错FeRAM阵列的数据/控制信号/地址；
一总线，配置用于在多存储体交错FeRAM阵列和存储器控制器之间传送数据。
19.如权利要求18所述的装置，其中所述多存储体交错FeRAM阵列包括：
一非易失***错程序寄存器，配置用于为了控制应用非易失性铁电存储器的交错而编码；以及，
一交错控制器，配置用于输出为了基于所述非易失***错程序寄存器的编码而改变地址路径的控制信号。
20.一种应用非易失性铁电存储器的交错控制装置，包括：
一非易失***错程序寄存器，配置用于响应于输入的数据/控制信号/地址而编码用于控制交错；
一交错控制器，配置用于输出基于所述非易失***错程序寄存器的编码而改变存储器芯片阵列的地址路径的控制信号，所述存储器芯片阵列包括多个的存储体。
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