Die vorliegende Erfindung betrifft ein Verfahren zum Erzeugen einer Ausgangsimpulsfolge mit konstantem Impuls Pause-Verhältnis aus einer Eingangsimpulsfolge mit variablem Impuls-Pause-Verhältnis und variabler Folgefrequenz sowie eine Schaltungsanordnung zur Durchführung des Verfahrens.
In impulsverarbeitenden Systemen ist es oft notwendig, eintreffende Impulsfolgen vor deren weiteren Verarbeitung beispielsweise mit einem bestimmten, vorgeschriebenen Impuls-Pause-Verhältnis zu versehen. Dies ist z. B. in Fern meldeanlagen der Fall, wo auf der ankommenden Seite von Leitungen mit Wechselstromsignalisierung die Impulsverzerrungen wieder korrigiert werden müssen. Für eine einwandfreie Weiterverarbeitung der Wahlinformation ist eine Korrektur auf konstantes Impuls-Pause-Verhältnis anzustreben.
Aus der DT-AS 1 221 689 ist eine derartige elektronische Korrekturschaltung bekannt, die das Verhältnis der Impulsdauer zur zugehörigen Pausendauer in Impulsfolgen auf vorgebbare Werte festlegt, wobei dieses Verhältnis von der jeweiligen Periodendauer der zu korrigierenden Impulsfolge abhängig und nicht konstant ist. Davon ausgehend besteht die Aufgabe der vorliegenden Erfindung darin, eine Schaltungsanordnung der eingangs genannten Art zu schaffen, die das Impuls-Pause-Verhältnis einer Impulsfolge selbsttätig auf einen gewünschten, im Gegensatz zur erwähnten bereits bekannten Anordnung von der jeweiligen Periodendauer der zu korrigierenden Impulsfolge unabhängigen, konstanten Wert korrigiert.
Die erfindungsgemässe Anordnung ist dadurch gekennzeichnet, dass auf jeden Eingangsimpuls jeweils ein Impuls mit im Vergleich zur kleinsten auftretenden Periodendauer der Eingangsimpulsfolge kleinerer, konstanter Impulsdauer erzeugt wird, und dass auf die abfallende Flanke dieser Impulse je ein Impuls erzeugt wird, dessen Dauer durch ein Zeitglied mit in Abhängigkeit von der jeweiligen Periodendauer der Eingangsimpulsfolge veränderbarer Zeitkonstante bestimmt ist.
Anhand von Zeichnungen wird das erfindungsgemässe Verfahren beispielsweise näher erläutert. Dabei zeigt Fig. 1 Einzelheiten einer zur Durchführung des Verfahrens geeigneten Schaltungsanordnung und Fig. 2 den Verlauf von an verschiedenen Punkten dieser Anordnung auftretenden Spannungen.
Die in Fig. 1 dargestellte Anordnung weist in einem Schaltungsteil A an ihrem Eingang eine erste Kippstufe FF1 mit einem vorgeschalteten Inversionsglied auf. Im vorliegenden Beispiel ist eine D-Kippstufe verwendet. Auf das Inversionsglied gelangende abfallende Impulsflanken vermögen die Kippstufe zu setzen, d. h. deren Normalausgang Q (nicht invertierender Ausgang) nimmt ein einer logischen 1 entsprechendes Potential an. Die Rücksetzung der Kippstufe erfolgt durch eine ansteigende Impulsflanke am Rückstelleingang R. Der Norm al ausgang Q dieser ersten Kippstufe FF1 ist über einen Widerstand R2 auf die Basis eines Transistors T1 geführt, der einen Kollektorwiderstand R3 aufweist.
Der Kollektoranschluss des Transistors T1 ist einerseits über einen Kondensator C1 mit dem positiven Pol der Speisegleichspannungsquelle und anderseits mit dem invertierenden Eingang E einer ersten Vergleichsschaltung V1 (Komparator) verbunden. Durch ein aus Widerständen R4, R5, R6, R7 bestehendes Netzwerk ist am nichtinvertierenden Eingang E der ersten Vergleichsschaltung V1 eine Referenzspannung Urs festgelegt. Der Ausgang der ersten Vergleichsschaltung V1 ist mit dem Rückstelleingang R der ersten Kippstufe FF1 verbunden.
In einem Schaltungsteil B ist eine zweite Kippstufe FF2, ebenfalls eine D-Kippstufe, vorhanden, deren Steuereingang mit dem Inversausgang Q der ersten bistabilen Kippstufe FF1 verbunden ist. Der Normalausgang Q dieser zweiten Kippstufe FF2 ist über einen Widerstand R8 mit der Basis eines Transistors T2 verbunden, der zwei in Serie geschaltete Kollektorwiderstände R9 und R10 aufweist. Der Kollektoranschluss des Transistors T2 ist einerseits über einen Kondensator C2 mit dem negativen Pol der Speisegleichspannungs quelle und anderseits mit dem invertierenden Eingang E einer zweiten Vergleichsschaltung V2 verbunden, an deren nichtinvertierendem Eingang E durch ein aus den Widerständen R11, R12, R13 und R14 bestehendes Netzwerk eine Referenzspannung Ure festgelegt ist. Der Ausgang der zweiten Vergleichsschaltung V2 ist auf den Rückstelleingang R der zweiten Kippstufe FF2 geführt.
Parallel zum Widerstand R10 ist die Kollektor-Emitter-Strecke eines Transistors T3 geschaltet, dessen Basis über einen Widerstand R1 mit dem Normalausgang Q der ersten Kippstufe FF1 verbunden ist. Der Normalausgang Q der zweiten Kippstufe FF2 bildet den Ausgang der erfindungsgemässen Schaltungsanordnung. Die erwähnten Kollektorwiderstände R3 und R10 der Transistoren T1 bzw.
T2 sind variabel, um eine gewünschte Entladezeitkonstante für die Kondensatoren C1 und C2 einstellen zu können.
Die Wirkungsweise der erfindungsgemässen Anordnung ist folgende: Die erste Kippstufe FF1 nimmt an ihrem Normal ausgang Q jeweils auf die fallenden Flanken der Eingangsimpulsfolge (Fig. 2a) ein Potential an, das den Transistor T1 sperrt. Dadurch kann sich der Kondensator C1 des ersten Zeitgliedes R3, C1 über den Widerstand R3 aufladen.
Erreicht die Kondensatorspannung den Wert der am nichtinvertierenden Eingang E der ersten Vergleichsschaltung V1 festgelegten Referenzspannung Urs, ändert am Ausgang der ersten Vergleichsschaltung V1 das Potential von logisch 0 auf logisch 1 , so dass die erste Kippstufe FF1 in ihre Ausgangslage (Fig. 2b) zurückversetzt und der Transistor T1 wiederum leitend wird, was den Ausgang der ersten Vergleichsschaltung V1 wiederum ein dem Wert logisch 0 entsprechendes Potential annehmen lässt.
Der Entladevorgang des Kondensators C2 des zweiten Zeitgliedes R9, R10, C2 wird über den Transistor T3 von der ersten Kippstufe FF1 beeinflusst. Wenn der Normalausgang Q dieser Kippstufe FF1 ein Potential entsprechend logisch 0 aufweist, ist der Transistor T3 gesperrt. Beim Übergang von logisch 1 auf logisch 0 am Normalausgang Q der ersten Kippstufe FF1 nimmt der Normalausgang Q der zweiten Kippstufe FF2 den Wert logisch 1 an, was die Sperrung des Transistors T2 bewirkt. Damit kann sich der Kondensator C2 über die Widerstandskombination R9, R10 entladen. Wird während diesem Entladevorgang die erste Kippstufe FF1 wiederum gesetzt, dann gelangt der Transistor T3 in den leitenden Zustand, womit der Widerstand R10 des zweiten Zeitgliedes annähernd kurzgeschlossen ist.
Die dadurch verringerte Entladezeitkonstante des Kondensators C2 hat eine Beschleunigung des Entladevorganges zur Folge (Fig. 2c). Erreicht die Spannung über dem Kondensator C2 den Wert der am nichtinvertierenden Eingang E der zweiten Vergleichsschaltung V2 vorgegebenen Referenzspannung Ure, gibt die zweite Vergleichsschaltung V2 einen die zweite Kippstufe FF2 rücksetzenden Impuls ab. Am Normalausgang Q der zweiten Kippstufe FF2 ist die bezüglich dem Impuls-Pause-Verhältnis gegenüber der am Eingang der Anordnung eintreffenden Eingangsimpulsfolge korrigierte Ausgangsimpulsfolge (Fig. 2d) entnehmbar. Die Impulsdauer des letzten Impulses dieser korrigierten Impulsfolge kann auf einen beliebigen gewünschten Wert festgelegt werden.
Die beschriebene Schaltungsanordnung korrigiert demzufolge das impulsförmige Eingangssignal in zwei Schritten: Im Schaltungsteil A erfolgt starre Korrektur , indem die einzelnen Impulse der Impulsfolge auf eine bestimmte, einheitliche Impulslänge gebracht werden. Im Schaltungsteil B unterliegen diese Impulse einheitlicher Länge zusätzlich einer elastischen Korrektur, d. h. das Impuls-Pause-Verhältnis der Impulsfolge wird auf einen gewünschten, konstanten Wert korrigiert, der vom Verhältnis der beiden Widerstände R9 und R10 abhängig ist. Dabei ist der Grad der elastischen Korrektur abhängig von der jeweiligen Periodendauer des Eingangssignals, indem diese Korrektur um so grösser ist, je kleiner die jeweilige Periodendauer ist.
Im folgenden wird kurz auf den Zusammenhang zwischen den in der beschriebenen Schaltungsanordnung zu wählenden Zeitkonstanten und dem am Ausgang der Anordnung gewünschten Impuls-Pause-Verhältnis eingegangen. Dazu werden folgende Symbole verwendet: Ts = C1R3 Zeitkonstante der starren Korrektur Tel = C2(R9+R10) erste Zeitkonstante der elastischen
Korrektur Te2 = C2R9 zweite Zeitkonstante der elastischen
Korrektur ts Impulsdauer der durch die erste Kipp stufe FF1 erzeugten Impulse te = tel+te2 Impulsdauer der am Normalausgang der zweiten Kippstufe FF2 abge gebenen Impulse T Periodendauer der zu korrigierenden
Impulsfolge H Impuls-Pause-Verhältnis der Impuls folge am Ausgang der Anordnung
Aus Fig. 2 ist für das Tastverhältnis der korrigierten Im pulsfolge die Beziehung
H= telfte2 (1)
T- (tel + te2) zu entnehmen.
Für die Impulsdauer ts der durch die erste
Kippstufe FF1 erzeugten Impulse ergibt sich ts = Ts In ks (2) wobei für (R6 + R7) > R5 gilt: ks ¯ (R4 + R5)/R4. Die Anteile tel und te2 der Impulsdauer der am Normalausgang Q der zweiten Kippstufe FF2 auftretenden Impulse bestimmen sich zu tel = T-ts (3) und te2 = Te2 (In ke- te1 ) (4)
Tel wobei in der Gleichung (4) für (R13 + 14) R11 gilt: ke (R11 + R12)/R12.
Setzt man die in den Gleichungen (2), (3) und (4) enthaltenen Beziehungen in die Gleichung (1) ein, ergibt sich für das Impuls-Pause-Verhältnis T Te2 -1 (5)
Ts In ks - Te2 In ke+ Tel (T-Ts In ks) und aus a H/d T = O folgt für ein konstantes Impuls-Pause Verhältnis
Te2 = ts (6) ts lnke+
Tel
Unter Berücksichtigung der weiteren Bedingungen ts < Tmin und te2 2 O, d. h. tel = Tmax - ts Tel in ke lassen sich aus den genannten Beziehungen die zur Erzeugung eines gewünschten, konstanten Impuls-Pause-Verhältnisses H notwendigen Grössen bestimmen.
The present invention relates to a method for generating an output pulse train with a constant pulse-pause ratio from an input pulse train with a variable pulse-pause ratio and a variable repetition frequency and a circuit arrangement for carrying out the method.
In pulse-processing systems it is often necessary to provide incoming pulse trains with a specific, prescribed pulse-pause ratio, for example, before they are further processed. This is e.g. B. in telecommunication systems the case where the pulse distortion must be corrected again on the incoming side of lines with AC signaling. Correction to a constant pulse-pause ratio should be aimed for for proper further processing of the dialing information.
Such an electronic correction circuit is known from DT-AS 1 221 689, which fixes the ratio of the pulse duration to the associated pause duration in pulse trains to predeterminable values, this ratio being dependent on the respective period duration of the pulse train to be corrected and not constant. Based on this, the object of the present invention is to create a circuit arrangement of the type mentioned above, which automatically adjusts the pulse-pause ratio of a pulse sequence to a desired, in contrast to the already mentioned arrangement, independent of the respective period duration of the pulse sequence to be corrected, corrected constant value.
The arrangement according to the invention is characterized in that a pulse with a smaller, constant pulse duration compared to the smallest occurring period of the input pulse sequence is generated for each input pulse, and that a pulse is generated on the falling edge of these pulses, the duration of which is determined by a timing element is determined as a function of the respective period of the input pulse train variable time constant.
The method according to the invention is explained in more detail, for example, with reference to drawings. 1 shows details of a circuit arrangement suitable for carrying out the method, and FIG. 2 shows the profile of voltages occurring at various points in this arrangement.
The arrangement shown in FIG. 1 has, in a circuit part A, at its input a first flip-flop FF1 with an upstream inversion element. In the present example, a D flip-flop is used. Falling pulse edges reaching the inversion element are able to set the trigger stage, i.e. H. its normal output Q (non-inverting output) assumes a potential corresponding to a logical 1. The flip-flop is reset by a rising pulse edge at the reset input R. The norm al output Q of this first flip-flop FF1 is led through a resistor R2 to the base of a transistor T1 which has a collector resistor R3.
The collector connection of the transistor T1 is connected on the one hand via a capacitor C1 to the positive pole of the DC supply voltage source and on the other hand to the inverting input E of a first comparison circuit V1 (comparator). A reference voltage Urs is established at the non-inverting input E of the first comparison circuit V1 by a network consisting of resistors R4, R5, R6, R7. The output of the first comparison circuit V1 is connected to the reset input R of the first flip-flop FF1.
In a circuit part B there is a second flip-flop FF2, also a D flip-flop, whose control input is connected to the inverse output Q of the first bistable flip-flop FF1. The normal output Q of this second flip-flop FF2 is connected via a resistor R8 to the base of a transistor T2 which has two series-connected collector resistors R9 and R10. The collector connection of the transistor T2 is connected on the one hand to the negative pole of the DC supply voltage source via a capacitor C2 and on the other hand to the inverting input E of a second comparison circuit V2, at its non-inverting input E through a network consisting of the resistors R11, R12, R13 and R14 a reference voltage Ure is set. The output of the second comparison circuit V2 is fed to the reset input R of the second flip-flop FF2.
The collector-emitter path of a transistor T3 is connected in parallel with the resistor R10, the base of which is connected to the normal output Q of the first flip-flop FF1 via a resistor R1. The normal output Q of the second flip-flop FF2 forms the output of the circuit arrangement according to the invention. The mentioned collector resistances R3 and R10 of the transistors T1 and
T2 are variable in order to be able to set a desired discharge time constant for the capacitors C1 and C2.
The mode of operation of the arrangement according to the invention is as follows: The first flip-flop FF1 assumes a potential at its normal output Q on the falling edges of the input pulse train (FIG. 2a), which potential blocks the transistor T1. As a result, the capacitor C1 of the first timing element R3, C1 can be charged via the resistor R3.
If the capacitor voltage reaches the value of the reference voltage Urs set at the non-inverting input E of the first comparison circuit V1, the potential at the output of the first comparison circuit V1 changes from logic 0 to logic 1, so that the first flip-flop FF1 is reset to its starting position (FIG. 2b) and the transistor T1 again becomes conductive, which in turn allows the output of the first comparison circuit V1 to assume a potential corresponding to the logic 0 value.
The discharge process of the capacitor C2 of the second timing element R9, R10, C2 is influenced by the first flip-flop FF1 via the transistor T3. When the normal output Q of this flip-flop FF1 has a potential corresponding to logic 0, the transistor T3 is blocked. When the transition from logic 1 to logic 0 at the normal output Q of the first flip-flop FF1, the normal output Q of the second flip-flop FF2 assumes the value logic 1, which causes the transistor T2 to be blocked. This allows the capacitor C2 to discharge via the resistor combination R9, R10. If the first flip-flop FF1 is set again during this discharging process, the transistor T3 goes into the conductive state, with which the resistor R10 of the second timing element is approximately short-circuited.
The resulting reduced discharge time constant of the capacitor C2 results in an acceleration of the discharge process (FIG. 2c). If the voltage across the capacitor C2 reaches the value of the reference voltage Ure specified at the non-inverting input E of the second comparison circuit V2, the second comparison circuit V2 emits a pulse which resets the second flip-flop FF2. At the normal output Q of the second flip-flop FF2, the output pulse train (FIG. 2d) corrected with regard to the pulse-pause ratio compared to the input pulse train arriving at the input of the arrangement can be taken. The pulse duration of the last pulse of this corrected pulse train can be set to any desired value.
The circuit arrangement described corrects the pulse-shaped input signal in two steps: In circuit part A, rigid correction takes place in that the individual pulses of the pulse train are brought to a specific, uniform pulse length. In circuit part B, these pulses of uniform length are additionally subject to an elastic correction, i.e. H. the pulse-pause ratio of the pulse train is corrected to a desired, constant value that depends on the ratio of the two resistors R9 and R10. The degree of the elastic correction is dependent on the respective period duration of the input signal, in that this correction is greater, the smaller the respective period duration is.
The following briefly describes the relationship between the time constants to be selected in the circuit arrangement described and the pulse-pause ratio desired at the output of the arrangement. The following symbols are used for this: Ts = C1R3 time constant of the rigid correction Tel = C2 (R9 + R10) first time constant of the elastic
Correction Te2 = C2R9 second time constant of the elastic
Correction ts pulse duration of the pulses generated by the first flip-flop FF1 te = tel + te2 pulse duration of the pulses T period duration to be corrected at the normal output of the second flip-flop FF2
Pulse train H Pulse-pause ratio of the pulse train at the output of the arrangement
From Fig. 2, the relationship is for the duty cycle of the corrected pulse sequence
H = telfte2 (1)
T- (tel + te2) can be found.
For the pulse duration ts the through the first
The impulses generated by flip-flop FF1 result in ts = Ts In ks (2) where for (R6 + R7)> R5: ks ¯ (R4 + R5) / R4. The proportions tel and te2 of the pulse duration of the pulses occurring at the normal output Q of the second flip-flop FF2 are determined as tel = T-ts (3) and te2 = Te2 (In ke-te1) (4)
Tel where in equation (4) for (R13 + 14) R11 the following applies: ke (R11 + R12) / R12.
If the relationships contained in equations (2), (3) and (4) are inserted into equation (1), the result for the pulse-pause ratio T Te2 -1 (5)
Ts In ks - Te2 In ke + Tel (T-Ts In ks) and from a H / d T = O follows for a constant pulse-pause ratio
Te2 = ts (6) ts left +
Tel
Taking into account the further conditions ts <Tmin and te2 2 O, i.e. H. tel = Tmax - ts Tel in ke, the quantities necessary to generate a desired, constant pulse-pause ratio H can be determined from the relationships mentioned.