CA1129105A - Procede et circuit de decodage d'un signal binaire code en cmi - Google Patents
Procede et circuit de decodage d'un signal binaire code en cmiInfo
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Abstract
Procédé et circuit de décodage d'un signal binaire codé en CMI consistant à détecter les transitions de 0 à 1 du signal binaire codé en C.M.I. à éliminer parmi elles celles apparaissant une période d'élément binaire après les transitions de 0 à 1 restantes pour synchroniser des impulsions de durée égale à une période d'éléments binaire et obtenir après complémentation un signal délivrant en NRZ-L les données binaires contenues dans le signal codé en C.M.I. utilisés avantageusement pour le décodage de signaux numériques de transmission codés en C.M.I. à la jonction d'équipements numériques fonctionnant à un débit binaire très élevé.
Description
- JB/MFD/NV
CIT-ALCATEL/T ~2~5
CIT-ALCATEL/T ~2~5
2 pl.
_ BREYET D'INVENTION
PROCEDE ET CIRCUIT DE DECODAGE D'UN SIGNAL BINAIRE CODE EN CMI
Invention de Pierre LE BROZEC, François FERRET et Pierre DOUSSOUX
Société Anonyme dite COMPAGNIE INDUSTRIELLE DES TELECOMMUNICATIONS - CIT-ALCATEL
La présente invention e~t relative à la transmis~ion numérique et plus particulièrement au décodage d'uD signal binaire à inversion codée de~ 1. L'inversion codée des 1 ou CMI est un code de transmi3sion à deux niveaux et à taux double également désigné par : "inversion alternée des 1 avec ooda~e binaire". Ce code répond à la dé~inition suivante :
Binaire Inversion codée des 1 1 11 ou 00 alternativement Il donne un signal sanq composante continue avec une bonne transparence au signal de rythme récupérable à partir des transitions de 1 à O qui ~e produisent toujours en i~in d'élément binaire. Comme ' . .
. ~: " ~, '`~ ,,:
.
~ 5 2.
il est en outre ~imple à mettre en oeuvre aussi bien au codage qu'au décodage, il est bien adapté pour la transmission de donnees à la jonction d'équipement ~onctionnant à un débit binaire très élevé.
Il est décrit, notamment dans la contribution N 14 de la commission spéciale D du CCITT de février 1974 avec un codeur et un décodeur pour sa mise en oeuvre.
Le procédé de décodage utilisé dans le décodeur décrit dans l'article précité consiste à repérer les absences de transition dans le signal reçu en le comparant avec une version retardée d'une demi-période d'élément binaire à l'aide d'une porte logique "ni exclusive".
Ce procédé conduit à un signal présentant des données binaires qui ne sont valides que pendant la deuxième période de chaque élément binaire. La trans~ormation de oe signal en données binaires sans retour à zéro (N.R.Z.- L) se ~ait au moyen d'une basoule de type D synchronisée sur le rythme réoupéré. Elle présente l'inoonvénient, oomme on le verra ultérieurement, de nécessiter des oonditions particulières ds synohronisation entre les transitions du signal reçu et celles du signal de rythme réoupéré. Le respect de ces conditions de synchro-niqation néoeqsite un calage rigoureux du signal de rythme au niveau de sa régénération et limite grandement l'amplitude maximale de la gigue pouvant af~ecter le signal reçu.
La présente invention a pour but d'éviter l'inconvénient précité et, par conséquent, de permettre une augmentation considérable de l'amplitude maximale de la gigue admissible dans le signal à déooder.
Elle a pour ob~et un procédé de décodage d'un signal binaire codé en C.M.I. consistant à déteoter les tran~itions de 0 à 1 du signal regu, à détecter les transitions de 1 à 0 de ce même signal, à éliminer , ~: : : : : ~ :
:
~ 5 3-parmi les transitions de 0 à 1 celles apparaissant une période d'élément binaire après les transitions de 1 à 0 qui les précèdent immédiatement et à utiliser les transitions de 0 à l restantes pour synchroniser des impulsions de durée égale à une période d'élément binaire et obtenir, après complémentation, en code N.R.Z.- L, les données binaires contenues dans le signal reçu.
Selon une méthode préférée les transitions de 0 à 1 du signal reçu sont utilisées pour synchroniser des impulsions, de durée égale à une demi-période dlélément binaire du signal reçu, qui constituent un premier signal tandis que les transitions de 1 à 0 du signal reçu sont utilisée~ pour synchroniser des impulsions, de durée égale à
une demi-période d'élément binaire du signal reçu, qui oonstituent un deuxième signal ; les impulsions du deuxième signal sont retardées d'une demi-période d'élément binaire du signal reçu avant d'être rassem-blées avec celles du premier signal pour ~ormer un troisième signalcomportant des impulsions simples de duree égale à une demi-période d'élément binaire du signal reçu et de~q impulsions doubles, de durée égale à une période d'élément binaire du signal reçu, formées de la ju~taposition d'une impulsion du deuxième signal suivie d'une impulsion 2~ du premier signal ; les impulsions du premier signal apparaissant au cours d'une impulsion double du troi~ième signal sont éliminées pour ~ormer un quatrième signal avec les impulsions re~tantes du premier signal ; la durée des impulsions du quatrième signal e3t allongée à une période d'élément binaire du signal reçu pour former un cinquième signal qui, une fois complémenté, délivre en code N.~.Z.- L les données binaires contenues dans le signal reçu.
L'invention a également pour objet un décodeur mettant en oeuvre la méthode précédente. Le décodeur comporte :
~ 4.
- une première porte logique "ni" à deux entrées et une sortie, qui a ses entrées connectées à celle du décodeur, l'une par l'intermédiaire d'un premier circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, l'autre par l'intermédiaire d'un inverseur et qui délivre le premier signal.
- une deuxième porte logique "ni" à deux entrées et une sortie, qui a ses deux entrées connectées à celle du décodeur, l'ure directement, l'autre par l'intermédiaire d'un deuxième circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu et de l'inverseur, et qui délivre le deuxième signal, - un troisième circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, connecté à
la sortie da la deuxième porte logique, - une troisième porte loglque à deux entrées, une sortie "ou" et une sortie "ni", ayant l'une de ses entrées connectée à la sortie de la première porte logique et l'autre à celle du troisième cirouit à retard, et délivrant sur sa sortie "ou" le troisième signal, - une bascule de type D ayant ~me entrée donnéeq, une entrée horloge et une sortie complémentée, connectée par son entrée donnée~ à la sortie de la première porte logique et par son entrée horloge à la sortie ~'ou" de la troisième porte lo~ique, - un quatrième cirouit à retard introduisant un delai au moin~ égal au tempq de basculement de la ba~cule de type D et in~érieur à une de~i période d'un élément binaire, oonnecté à la sortie "ni"
de la troisième porte logique, - une quatrième porte logique "ni" à deux entrées et une sortie qui a une entrée connectée à la sortie complémentée de la bascule de type D et l'autre à celle du quatrième circuit à retard, et qui délivre le quatrième signal, , " ' ' ' ' ' " '' ~ 5.
- et une oinquième porte logique "ou" à deux entrées et une sortie~ qui a ses deux entrées connectées à ~a sortie de la quatrième porte logique, l'une directement~ l'autre par l'intermédiaire d'un oinquième circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu.
D'autres caractéristiques et avantages de l'invention ressor-tiront des revendications ~ointes et de la description ci-après d'un mode de réalisation donné à titre d'exemple. Cet~e description sera faite en regard du dessin dans lequel :
- la figure 1 est un schéma électrique d'un décodeur C.M.I
binaire NRZ-L de l'art antérieur, - la figure 2 est un ensemble de diagrammes illustrant le ~onctionnement du décodeur de la Pigure 1, - la ~igure 3 est un schéma électrique d'un décodeur C.M.I
binaire NRZ-L con~orme à l'invention, - et la ~igure 4 est un ensemble de diagrammes explicitant le fonctionnement du décodeur de la ~lgure 3.
Le décodeur de l'art antérieur représenté à la figure 1 comporte une porte lo~ique "ni exclusive" 1 à deux entrées, un circuit ~o à retard 2 et une bascule 3 de type D ~e déclenohant sur les fronts montants de son signal d'horloge. La porte logique "ni exclusive" 1 a ses deux entrées connectées à celle 4 du décodeur, l'une directement, l'autre par l'intermédiaire du circuit à retard 2 qui introduit un délai égal à une demi-période d'un élément binaire du signal reçu.
2S La bascule 3 de type D a son entrée données D connectée à la sortie de la porte logique "ni exclusive", son entrée horloge H connectee à une ligne 5 sur laquelle est disponible le signal de rythme recupéré
et sa sortie Q connectée à celle 6 du décodeur.
'~
Le fonctionnement de ce décodeur est illustré par les diagrammes da la figure 2 qui représentent les signaux : en b à la sortie du circuit à retard 2, en c à la sortie de la porte logique 1, en Ql et Q2 à la sortie du décodeur pour un signal à inver~ion codé des 1 représenté en a et deux déphasages distinct~q du signal de rythme régénéré représentés en h1 et h2.
Le signal à inversion codée des 1 représenté par la courbe a présente toutes les configurations possibles. Sa signification binaire est indiquée par la suite de 0 et de 1 disposée au-dessus. Sa version retardée d'un demi~élément binaire du signal reçu est représentée par la courbe b qui se déduit de la courbe a par un décalage vers la droite.
Le signal issu de la porte logique "ni-exclusive" 1 représenté
par la courbe c e3t ~ormé d'une suite d'impulsions 3imples ou doubles apparaissant lorsque le signal reçu (courbe a) prend la même valeur que sa version retardée (courbe b) ou encore en l'absence de transition après une demi-pérlode d'un élément bina:Lre du signal reç~. Il est ~acile de voir d'après la figure que ce ~3ignal a la propriété de correspondre à la valeur binaire d'un élément binaire pendant la deuxième moitié
de celui-ci.
La bascule 3 de type D a pour rôle d'éviter de prendre en compte le niveau de sortie de la porte logique "ni-exclusive" 1 pendart les premières moitiés de~ éléments binaire~ du signal reçu. Il lui ~aut pour cela recevoir un signal de rythme récupéré présentant des frontq de montée pendant la deu~ième moitié des eléments binaires du signal reçu. C'est le cas du sigDal de rythme récupéré représenté
par la courbe hl qui permet d'obtenir en sortie de la bascule 3 de type D un signal (courbe Q1) qui est la traduction en NRZ-L des données contenues dans le signal à inversion codée des 1 (courbe a) applique .
~'' '' ,:
7.
à l'entrée 4 du décodeur. Si cette condition n'est pas remplie, cas du signal de rythme récupéré représenté par la courbe h2, on obtient en sortie de la bascule 3 de type D un signal ~courbe Q2) sans rapport avec la traduction en NRZ-L des données binaires contenues dans le signal d'entrée et le ~onctionnement du décodeur est totalement erroné.
Le respect de cette condition de synchronisation limite 1'amplitude maximale de la gigue admissible dans le signal d'entrée et oblige à un calage rigoureux du signal de rythme lors de sa récupé-ration.
La figure 3 représente le schéma électrique d?un décodeur selon l'invention qui ne préqente pas cette limitation, et d'un circuit de remise en phase du signal décodé. Le décodeur comporte :
- une première porte logique "ni" 10 à deux entrées et une sortie, connectée par ses entrées à celle 11 du décodeur, l'une par l'intermédiaire d'un premier circuit à retard 12 et l'autre par l'inter-médiaire d'un inverqeur 13, - une deuxième porte logique "ni" 14 à deux entrées et une sortie, connectée par ses entrées à celle 11 du décodeur, l'une directement et l'autre par l'intermédiaire d'un deuxième circuit à retard 15 et de l'inverseur 13, - un troisième circuit à retard 16 connecté à la sortie de la deuxième porte logique 14, - une troisième porte logique 17 à deux entrées, une sortie "ou" et une sortie "ni", connectée par une entrée à la sortie de la première porte logique 10 et par l'autre à la qortie du troisième circuit à retard 16, ~ 8.
- une bascule 18 de type D à une entrée données, une entrée horloge et une sortie complémantée, connectée par son entrée données a la sortie de la première porte logique lO et par son entrée horloge à la sortie "ou" de la troisième porte logique 17, - un quatrième circuit à retard 19 connecté à la sortie "ni"
de la troisième porte logique 17, - une quatrième porte logique "ni" 20 à deux entrées et une sortie, connectée par une entrée à la sortie complémentée de la bascule 18 de type D et par l'autre entrée à la sortie du quatrième circuit à retard 19, - et une cinquième porte logique "ou" 21 à deux entrées et une sortie qui a ses entrées connectées à la sortie de la quatrième porte logique 20 l'une directement, l'autre par l'intermédiaire d'un cinquième circuit à retard 22, et dont la sortie 23 constitue celle du décodeur.
Les premier, deuxième, troisième et cinquième circuits à
retard 12,15,16 et 22 introduisent chaoun un délai égal à une demi-période d'un élement binaire du signal re~u. Le quatrième circuit à retard 19 introduit un délai au moins égal au temps de fonctionnement de la ba~cule 18 de type D et inférieur à une demi-période d'un élément binaire. Par exemple on considèrera par la suite que ce délai est égal au temps de fonGtionnement de la bascule 18.
Le oircuit de remi~e en phase du signal décodé e~t constitué
par une autre bascule 24 de type D connectée par son entrée données à la sortie 23 du décodeur et par son entrée horloge à une li~ne 25 sur laquelle est disponible le signal de rythme régénéré.
Le fonctionnement du décodeur représenté à la figure 3 est explicité par les diagrammes de la figure 4 qui représentent les signaux :
.
.: :
9~ `
en d, à la sortie du premier circuit à retard 12, en f à la sortie de la première porte logique 10, en g à la sortie de la deu~ième porte logique 14, en i à la sortie du troisième circuit à retard 16, en ~ à la sortie "ou'l de la troisième porte logique 17, en k à la sortie complémentée de la bascule 18 de type D, en l à la sortie de la quatrième porte logique 20, en m à la sortie de la cinquième porte logique 21 et en p à la sortie complémentée de la bascule 24 de type D pour un signal à inversion codée des 1 appliqué à l'entrée du décodeur, représenté
par la courbe a et pour un signal de rythme régénéré représenté par la courbe n. Par souci de clarté, les temps de fonctionnement des ba~cules et les temps de propagation des qignaux dans les portes logiques, qui sont ~aibles par rapport à la période d'un élément binaire, n'ont paq été illuqtrés.
Le signal à inversion codée de 1 appliqué à l'entrée 11 du décodeur et représenté par la courbe a est le même que celui utilisé
précédemment pour expliciter le ~onctionnement du décodeur représenté
à la ~igure 1. Il présente toutes les configurations posqibles du code C.M.I et sa signi~ication binaire e3t rappelée par une suite de 0 et de 1 di3poqée au-dessus.
Le cireuit constitué de la pre~ière porte logique ~0, du premier circuit à retard 12 et de l'inverseur 13 engendre un premier signal tcourbe ~) Pormé d'une quite d'impulsions, de durée égale à
une demi-période d'un élément binaire du signal reçu, synchronisées sur les transitions de 0 à 1 du signal reçu. Ces impulsions résultent de l'opération logique "ni" e~ectuée sur deux versions du signal reçu l'une inversée, l'autre (courbe d) retardée d'une demi-période d'un élément binaire du signal reçu.
' 6~ 1o.
Le circuit constitué par la deuxième porte logique "ni"14, l'inverseur 13 et le deuxième circuit à retard 15 engendre un deuxième signal (courbe g) formé d'une suite d'impulsions, de durée égale à
une demi-période d'un élément binaire du signal reçu~ synchroni~qées sur les transitions de 1 à 0 du signal reçu. Ces impulsions résultent de l'opération logique "ni" e~fectuée entre 18 signal reçu et une version de celui-ci inversée et retardée d'une demi-période d'un élément binaire.
La troi~ième porte logique 17 délivre sur sa sortie "ou"
un troisième signal (courbe i) rassemblant les impulsions du premier ~ignal et celles, retardées d'une demi-période d'un élément binaire, du deuxième signal. Ce troisième signal se compose d'impulsion~ simples de durée égale à une demi-période d'un élément binaire et d'impulsions doubl.e de duree égale à une période d'un élément binaire. Leq impulsions simples sont synchronisées soit sur une transition de 0 à l du signal reçu précédée d'une transition l à 0 apparue Ime demi-période d'élément binaire au préalable (impulsion~ 30,31, 32,33), soit sur une trans~tion de 0 à 1 du signal reçu suivant une tran~itlon de l à 0 à un intervalle de trois demi périodes d'éléments binaires (impul~ion 34), soit, avec un retard d'une demi-période d'élément blnaire, sur une transition de 1 à 0 du signal reçu non suivie d'une transition de 0 à 1 avant troiQ demi-périodes d'éléments binaireq (impulsion 35). Le~ impulsions doubles 36 correspondent chacune à deux impulsions juxtaposée~ la première provenant du deuxième signal et correspondant avec un retard d'une demi-période d'élément binaire à une transition de 1 à 0 du signal reçu et la seconde provenant du premier signal et correspondant à une transition de 0 à 1 du signal reçu se produisant une période . . : : .
:; ~ ,-:
:. , :.
11.
d'élément binaire après une transition de 1 à 0. La transition de 0 à l (37 courbe a ~igure ~) sur laquelle est centrée une impulsion double du troisième signal est caractérisée par le ~ait qu'elle se produit une période d'élément binaire après la transition de 1 à 0 qui la précède. C'est la seule, en code CMI, qui ne corresponde pas à une valeur binaire 0 mais à une transition entre deux Yaleurs binaires 1.
En con~équence on peut obtenir une suite d'impulsion~ synchronisées ~ur les milieux de~ éléments binaires de valeur 0 du signal reçu en supprimant du premier signal (courbe ~) leq impulsions apparaissant au cour~ d'une double impulsion du troisième signal (courbe ;). C'est la ~onction du circuit formé par la bascule 18 de type D, le quatrième circuit à retard 19 et la quatrième porte logique 20.
La bascule 18 de type D produit sur sa sortie complémentée Q
un signal de masquage (courbe k) qui bloque la quatrième porte logique 20 lors des doubles impulsions du troisième signal ou des impulsions simples ds ce dernier synchronisées, avec un retard d'une demi-période d'élément binaire, sur deq transitions de 1 à 0 du signal reçu non suivies d'une transition de 0 à 1 avant troi~ demi-périodes d'éléments binaire~. La quatrieme porte logique 20 engendre un quatrième signal (courbe l) ~ormé d'une suite d'impulsions synchronisées sur les milieux des éléments binaires de valeur 0 du Yignal reçu.
Le circuit conqtitué de la cinquième porte logique 21 et du cinquième circuit à retard 22 double la durée des impulsions qu'il reçoit et engendre un cinquième signal (courbe m) qui, une ~ois complémenté, délivre en NRZ-L les donnée~ binaires contenues dans le ~ignal reçu en code CMI.
Le circuit de remise en phase oonstitué par la bascule 24 de type D synchroni~e les transitions du cinquième signal sur les ::
. . .: . : .:
: : , : ,. ~
~ 12.
fronts de montée du signal de rythme régénéré (courbe n). Accessoirement il ef~ectue aussi la complémentation.
La remise en ~orme ~inale du signal binaire pouvant s'e~fectuer sur un temps bit complet, on évite ainsi l'obligation de procéder à un calage rigoureux de la phase entre le 3ignal binaire initialement décodé et le rythme régénéré. De ce fait, le décodeur selon 1'invention admet une amplitude de gigue importante du signal reçu.
On comprendra que les valeurs que l'on a indiquées précédemment pour les délais introduits par les différents circuits à retard sont de3 valeurs cle principe et qu'en pratique les valeurs réelles de ces délai~ peuvent s'en éoarter légèrement. On notera en particulier que, le3 délais introduits par les circuits 12 et 15 étant par exemple rigoureusement égaux à une demi-pérlode d'un élément binaire, on choisira avantageu~ement pour le délai introduit par le cir¢uit 16 une valeur réelle légèrement supérieure à une demi-période d'un élément binaire et pour le délai introduit par le circuit 22 une valeur réelle légèrement inférieure à une demi-période d'un élément binaire, de ~açon à éviter tout risque d'aléa de ronctionnement entra~nant l'apparition de brèves impulsions parasite3 dans le signal décodé.
2~ On peut sans sortir du cadre de l'invention modifier certaines di~po~itions ou remplacer certains moyens par des moyens équivalents.
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_ BREYET D'INVENTION
PROCEDE ET CIRCUIT DE DECODAGE D'UN SIGNAL BINAIRE CODE EN CMI
Invention de Pierre LE BROZEC, François FERRET et Pierre DOUSSOUX
Société Anonyme dite COMPAGNIE INDUSTRIELLE DES TELECOMMUNICATIONS - CIT-ALCATEL
La présente invention e~t relative à la transmis~ion numérique et plus particulièrement au décodage d'uD signal binaire à inversion codée de~ 1. L'inversion codée des 1 ou CMI est un code de transmi3sion à deux niveaux et à taux double également désigné par : "inversion alternée des 1 avec ooda~e binaire". Ce code répond à la dé~inition suivante :
Binaire Inversion codée des 1 1 11 ou 00 alternativement Il donne un signal sanq composante continue avec une bonne transparence au signal de rythme récupérable à partir des transitions de 1 à O qui ~e produisent toujours en i~in d'élément binaire. Comme ' . .
. ~: " ~, '`~ ,,:
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~ 5 2.
il est en outre ~imple à mettre en oeuvre aussi bien au codage qu'au décodage, il est bien adapté pour la transmission de donnees à la jonction d'équipement ~onctionnant à un débit binaire très élevé.
Il est décrit, notamment dans la contribution N 14 de la commission spéciale D du CCITT de février 1974 avec un codeur et un décodeur pour sa mise en oeuvre.
Le procédé de décodage utilisé dans le décodeur décrit dans l'article précité consiste à repérer les absences de transition dans le signal reçu en le comparant avec une version retardée d'une demi-période d'élément binaire à l'aide d'une porte logique "ni exclusive".
Ce procédé conduit à un signal présentant des données binaires qui ne sont valides que pendant la deuxième période de chaque élément binaire. La trans~ormation de oe signal en données binaires sans retour à zéro (N.R.Z.- L) se ~ait au moyen d'une basoule de type D synchronisée sur le rythme réoupéré. Elle présente l'inoonvénient, oomme on le verra ultérieurement, de nécessiter des oonditions particulières ds synohronisation entre les transitions du signal reçu et celles du signal de rythme réoupéré. Le respect de ces conditions de synchro-niqation néoeqsite un calage rigoureux du signal de rythme au niveau de sa régénération et limite grandement l'amplitude maximale de la gigue pouvant af~ecter le signal reçu.
La présente invention a pour but d'éviter l'inconvénient précité et, par conséquent, de permettre une augmentation considérable de l'amplitude maximale de la gigue admissible dans le signal à déooder.
Elle a pour ob~et un procédé de décodage d'un signal binaire codé en C.M.I. consistant à déteoter les tran~itions de 0 à 1 du signal regu, à détecter les transitions de 1 à 0 de ce même signal, à éliminer , ~: : : : : ~ :
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~ 5 3-parmi les transitions de 0 à 1 celles apparaissant une période d'élément binaire après les transitions de 1 à 0 qui les précèdent immédiatement et à utiliser les transitions de 0 à l restantes pour synchroniser des impulsions de durée égale à une période d'élément binaire et obtenir, après complémentation, en code N.R.Z.- L, les données binaires contenues dans le signal reçu.
Selon une méthode préférée les transitions de 0 à 1 du signal reçu sont utilisées pour synchroniser des impulsions, de durée égale à une demi-période dlélément binaire du signal reçu, qui constituent un premier signal tandis que les transitions de 1 à 0 du signal reçu sont utilisée~ pour synchroniser des impulsions, de durée égale à
une demi-période d'élément binaire du signal reçu, qui oonstituent un deuxième signal ; les impulsions du deuxième signal sont retardées d'une demi-période d'élément binaire du signal reçu avant d'être rassem-blées avec celles du premier signal pour ~ormer un troisième signalcomportant des impulsions simples de duree égale à une demi-période d'élément binaire du signal reçu et de~q impulsions doubles, de durée égale à une période d'élément binaire du signal reçu, formées de la ju~taposition d'une impulsion du deuxième signal suivie d'une impulsion 2~ du premier signal ; les impulsions du premier signal apparaissant au cours d'une impulsion double du troi~ième signal sont éliminées pour ~ormer un quatrième signal avec les impulsions re~tantes du premier signal ; la durée des impulsions du quatrième signal e3t allongée à une période d'élément binaire du signal reçu pour former un cinquième signal qui, une fois complémenté, délivre en code N.~.Z.- L les données binaires contenues dans le signal reçu.
L'invention a également pour objet un décodeur mettant en oeuvre la méthode précédente. Le décodeur comporte :
~ 4.
- une première porte logique "ni" à deux entrées et une sortie, qui a ses entrées connectées à celle du décodeur, l'une par l'intermédiaire d'un premier circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, l'autre par l'intermédiaire d'un inverseur et qui délivre le premier signal.
- une deuxième porte logique "ni" à deux entrées et une sortie, qui a ses deux entrées connectées à celle du décodeur, l'ure directement, l'autre par l'intermédiaire d'un deuxième circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu et de l'inverseur, et qui délivre le deuxième signal, - un troisième circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, connecté à
la sortie da la deuxième porte logique, - une troisième porte loglque à deux entrées, une sortie "ou" et une sortie "ni", ayant l'une de ses entrées connectée à la sortie de la première porte logique et l'autre à celle du troisième cirouit à retard, et délivrant sur sa sortie "ou" le troisième signal, - une bascule de type D ayant ~me entrée donnéeq, une entrée horloge et une sortie complémentée, connectée par son entrée donnée~ à la sortie de la première porte logique et par son entrée horloge à la sortie ~'ou" de la troisième porte lo~ique, - un quatrième cirouit à retard introduisant un delai au moin~ égal au tempq de basculement de la ba~cule de type D et in~érieur à une de~i période d'un élément binaire, oonnecté à la sortie "ni"
de la troisième porte logique, - une quatrième porte logique "ni" à deux entrées et une sortie qui a une entrée connectée à la sortie complémentée de la bascule de type D et l'autre à celle du quatrième circuit à retard, et qui délivre le quatrième signal, , " ' ' ' ' ' " '' ~ 5.
- et une oinquième porte logique "ou" à deux entrées et une sortie~ qui a ses deux entrées connectées à ~a sortie de la quatrième porte logique, l'une directement~ l'autre par l'intermédiaire d'un oinquième circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu.
D'autres caractéristiques et avantages de l'invention ressor-tiront des revendications ~ointes et de la description ci-après d'un mode de réalisation donné à titre d'exemple. Cet~e description sera faite en regard du dessin dans lequel :
- la figure 1 est un schéma électrique d'un décodeur C.M.I
binaire NRZ-L de l'art antérieur, - la figure 2 est un ensemble de diagrammes illustrant le ~onctionnement du décodeur de la Pigure 1, - la ~igure 3 est un schéma électrique d'un décodeur C.M.I
binaire NRZ-L con~orme à l'invention, - et la ~igure 4 est un ensemble de diagrammes explicitant le fonctionnement du décodeur de la ~lgure 3.
Le décodeur de l'art antérieur représenté à la figure 1 comporte une porte lo~ique "ni exclusive" 1 à deux entrées, un circuit ~o à retard 2 et une bascule 3 de type D ~e déclenohant sur les fronts montants de son signal d'horloge. La porte logique "ni exclusive" 1 a ses deux entrées connectées à celle 4 du décodeur, l'une directement, l'autre par l'intermédiaire du circuit à retard 2 qui introduit un délai égal à une demi-période d'un élément binaire du signal reçu.
2S La bascule 3 de type D a son entrée données D connectée à la sortie de la porte logique "ni exclusive", son entrée horloge H connectee à une ligne 5 sur laquelle est disponible le signal de rythme recupéré
et sa sortie Q connectée à celle 6 du décodeur.
'~
Le fonctionnement de ce décodeur est illustré par les diagrammes da la figure 2 qui représentent les signaux : en b à la sortie du circuit à retard 2, en c à la sortie de la porte logique 1, en Ql et Q2 à la sortie du décodeur pour un signal à inver~ion codé des 1 représenté en a et deux déphasages distinct~q du signal de rythme régénéré représentés en h1 et h2.
Le signal à inversion codée des 1 représenté par la courbe a présente toutes les configurations possibles. Sa signification binaire est indiquée par la suite de 0 et de 1 disposée au-dessus. Sa version retardée d'un demi~élément binaire du signal reçu est représentée par la courbe b qui se déduit de la courbe a par un décalage vers la droite.
Le signal issu de la porte logique "ni-exclusive" 1 représenté
par la courbe c e3t ~ormé d'une suite d'impulsions 3imples ou doubles apparaissant lorsque le signal reçu (courbe a) prend la même valeur que sa version retardée (courbe b) ou encore en l'absence de transition après une demi-pérlode d'un élément bina:Lre du signal reç~. Il est ~acile de voir d'après la figure que ce ~3ignal a la propriété de correspondre à la valeur binaire d'un élément binaire pendant la deuxième moitié
de celui-ci.
La bascule 3 de type D a pour rôle d'éviter de prendre en compte le niveau de sortie de la porte logique "ni-exclusive" 1 pendart les premières moitiés de~ éléments binaire~ du signal reçu. Il lui ~aut pour cela recevoir un signal de rythme récupéré présentant des frontq de montée pendant la deu~ième moitié des eléments binaires du signal reçu. C'est le cas du sigDal de rythme récupéré représenté
par la courbe hl qui permet d'obtenir en sortie de la bascule 3 de type D un signal (courbe Q1) qui est la traduction en NRZ-L des données contenues dans le signal à inversion codée des 1 (courbe a) applique .
~'' '' ,:
7.
à l'entrée 4 du décodeur. Si cette condition n'est pas remplie, cas du signal de rythme récupéré représenté par la courbe h2, on obtient en sortie de la bascule 3 de type D un signal ~courbe Q2) sans rapport avec la traduction en NRZ-L des données binaires contenues dans le signal d'entrée et le ~onctionnement du décodeur est totalement erroné.
Le respect de cette condition de synchronisation limite 1'amplitude maximale de la gigue admissible dans le signal d'entrée et oblige à un calage rigoureux du signal de rythme lors de sa récupé-ration.
La figure 3 représente le schéma électrique d?un décodeur selon l'invention qui ne préqente pas cette limitation, et d'un circuit de remise en phase du signal décodé. Le décodeur comporte :
- une première porte logique "ni" 10 à deux entrées et une sortie, connectée par ses entrées à celle 11 du décodeur, l'une par l'intermédiaire d'un premier circuit à retard 12 et l'autre par l'inter-médiaire d'un inverqeur 13, - une deuxième porte logique "ni" 14 à deux entrées et une sortie, connectée par ses entrées à celle 11 du décodeur, l'une directement et l'autre par l'intermédiaire d'un deuxième circuit à retard 15 et de l'inverseur 13, - un troisième circuit à retard 16 connecté à la sortie de la deuxième porte logique 14, - une troisième porte logique 17 à deux entrées, une sortie "ou" et une sortie "ni", connectée par une entrée à la sortie de la première porte logique 10 et par l'autre à la qortie du troisième circuit à retard 16, ~ 8.
- une bascule 18 de type D à une entrée données, une entrée horloge et une sortie complémantée, connectée par son entrée données a la sortie de la première porte logique lO et par son entrée horloge à la sortie "ou" de la troisième porte logique 17, - un quatrième circuit à retard 19 connecté à la sortie "ni"
de la troisième porte logique 17, - une quatrième porte logique "ni" 20 à deux entrées et une sortie, connectée par une entrée à la sortie complémentée de la bascule 18 de type D et par l'autre entrée à la sortie du quatrième circuit à retard 19, - et une cinquième porte logique "ou" 21 à deux entrées et une sortie qui a ses entrées connectées à la sortie de la quatrième porte logique 20 l'une directement, l'autre par l'intermédiaire d'un cinquième circuit à retard 22, et dont la sortie 23 constitue celle du décodeur.
Les premier, deuxième, troisième et cinquième circuits à
retard 12,15,16 et 22 introduisent chaoun un délai égal à une demi-période d'un élement binaire du signal re~u. Le quatrième circuit à retard 19 introduit un délai au moins égal au temps de fonctionnement de la ba~cule 18 de type D et inférieur à une demi-période d'un élément binaire. Par exemple on considèrera par la suite que ce délai est égal au temps de fonGtionnement de la bascule 18.
Le oircuit de remi~e en phase du signal décodé e~t constitué
par une autre bascule 24 de type D connectée par son entrée données à la sortie 23 du décodeur et par son entrée horloge à une li~ne 25 sur laquelle est disponible le signal de rythme régénéré.
Le fonctionnement du décodeur représenté à la figure 3 est explicité par les diagrammes de la figure 4 qui représentent les signaux :
.
.: :
9~ `
en d, à la sortie du premier circuit à retard 12, en f à la sortie de la première porte logique 10, en g à la sortie de la deu~ième porte logique 14, en i à la sortie du troisième circuit à retard 16, en ~ à la sortie "ou'l de la troisième porte logique 17, en k à la sortie complémentée de la bascule 18 de type D, en l à la sortie de la quatrième porte logique 20, en m à la sortie de la cinquième porte logique 21 et en p à la sortie complémentée de la bascule 24 de type D pour un signal à inversion codée des 1 appliqué à l'entrée du décodeur, représenté
par la courbe a et pour un signal de rythme régénéré représenté par la courbe n. Par souci de clarté, les temps de fonctionnement des ba~cules et les temps de propagation des qignaux dans les portes logiques, qui sont ~aibles par rapport à la période d'un élément binaire, n'ont paq été illuqtrés.
Le signal à inversion codée de 1 appliqué à l'entrée 11 du décodeur et représenté par la courbe a est le même que celui utilisé
précédemment pour expliciter le ~onctionnement du décodeur représenté
à la ~igure 1. Il présente toutes les configurations posqibles du code C.M.I et sa signi~ication binaire e3t rappelée par une suite de 0 et de 1 di3poqée au-dessus.
Le cireuit constitué de la pre~ière porte logique ~0, du premier circuit à retard 12 et de l'inverseur 13 engendre un premier signal tcourbe ~) Pormé d'une quite d'impulsions, de durée égale à
une demi-période d'un élément binaire du signal reçu, synchronisées sur les transitions de 0 à 1 du signal reçu. Ces impulsions résultent de l'opération logique "ni" e~ectuée sur deux versions du signal reçu l'une inversée, l'autre (courbe d) retardée d'une demi-période d'un élément binaire du signal reçu.
' 6~ 1o.
Le circuit constitué par la deuxième porte logique "ni"14, l'inverseur 13 et le deuxième circuit à retard 15 engendre un deuxième signal (courbe g) formé d'une suite d'impulsions, de durée égale à
une demi-période d'un élément binaire du signal reçu~ synchroni~qées sur les transitions de 1 à 0 du signal reçu. Ces impulsions résultent de l'opération logique "ni" e~fectuée entre 18 signal reçu et une version de celui-ci inversée et retardée d'une demi-période d'un élément binaire.
La troi~ième porte logique 17 délivre sur sa sortie "ou"
un troisième signal (courbe i) rassemblant les impulsions du premier ~ignal et celles, retardées d'une demi-période d'un élément binaire, du deuxième signal. Ce troisième signal se compose d'impulsion~ simples de durée égale à une demi-période d'un élément binaire et d'impulsions doubl.e de duree égale à une période d'un élément binaire. Leq impulsions simples sont synchronisées soit sur une transition de 0 à l du signal reçu précédée d'une transition l à 0 apparue Ime demi-période d'élément binaire au préalable (impulsion~ 30,31, 32,33), soit sur une trans~tion de 0 à 1 du signal reçu suivant une tran~itlon de l à 0 à un intervalle de trois demi périodes d'éléments binaires (impul~ion 34), soit, avec un retard d'une demi-période d'élément blnaire, sur une transition de 1 à 0 du signal reçu non suivie d'une transition de 0 à 1 avant troiQ demi-périodes d'éléments binaireq (impulsion 35). Le~ impulsions doubles 36 correspondent chacune à deux impulsions juxtaposée~ la première provenant du deuxième signal et correspondant avec un retard d'une demi-période d'élément binaire à une transition de 1 à 0 du signal reçu et la seconde provenant du premier signal et correspondant à une transition de 0 à 1 du signal reçu se produisant une période . . : : .
:; ~ ,-:
:. , :.
11.
d'élément binaire après une transition de 1 à 0. La transition de 0 à l (37 courbe a ~igure ~) sur laquelle est centrée une impulsion double du troisième signal est caractérisée par le ~ait qu'elle se produit une période d'élément binaire après la transition de 1 à 0 qui la précède. C'est la seule, en code CMI, qui ne corresponde pas à une valeur binaire 0 mais à une transition entre deux Yaleurs binaires 1.
En con~équence on peut obtenir une suite d'impulsion~ synchronisées ~ur les milieux de~ éléments binaires de valeur 0 du signal reçu en supprimant du premier signal (courbe ~) leq impulsions apparaissant au cour~ d'une double impulsion du troisième signal (courbe ;). C'est la ~onction du circuit formé par la bascule 18 de type D, le quatrième circuit à retard 19 et la quatrième porte logique 20.
La bascule 18 de type D produit sur sa sortie complémentée Q
un signal de masquage (courbe k) qui bloque la quatrième porte logique 20 lors des doubles impulsions du troisième signal ou des impulsions simples ds ce dernier synchronisées, avec un retard d'une demi-période d'élément binaire, sur deq transitions de 1 à 0 du signal reçu non suivies d'une transition de 0 à 1 avant troi~ demi-périodes d'éléments binaire~. La quatrieme porte logique 20 engendre un quatrième signal (courbe l) ~ormé d'une suite d'impulsions synchronisées sur les milieux des éléments binaires de valeur 0 du Yignal reçu.
Le circuit conqtitué de la cinquième porte logique 21 et du cinquième circuit à retard 22 double la durée des impulsions qu'il reçoit et engendre un cinquième signal (courbe m) qui, une ~ois complémenté, délivre en NRZ-L les donnée~ binaires contenues dans le ~ignal reçu en code CMI.
Le circuit de remise en phase oonstitué par la bascule 24 de type D synchroni~e les transitions du cinquième signal sur les ::
. . .: . : .:
: : , : ,. ~
~ 12.
fronts de montée du signal de rythme régénéré (courbe n). Accessoirement il ef~ectue aussi la complémentation.
La remise en ~orme ~inale du signal binaire pouvant s'e~fectuer sur un temps bit complet, on évite ainsi l'obligation de procéder à un calage rigoureux de la phase entre le 3ignal binaire initialement décodé et le rythme régénéré. De ce fait, le décodeur selon 1'invention admet une amplitude de gigue importante du signal reçu.
On comprendra que les valeurs que l'on a indiquées précédemment pour les délais introduits par les différents circuits à retard sont de3 valeurs cle principe et qu'en pratique les valeurs réelles de ces délai~ peuvent s'en éoarter légèrement. On notera en particulier que, le3 délais introduits par les circuits 12 et 15 étant par exemple rigoureusement égaux à une demi-pérlode d'un élément binaire, on choisira avantageu~ement pour le délai introduit par le cir¢uit 16 une valeur réelle légèrement supérieure à une demi-période d'un élément binaire et pour le délai introduit par le circuit 22 une valeur réelle légèrement inférieure à une demi-période d'un élément binaire, de ~açon à éviter tout risque d'aléa de ronctionnement entra~nant l'apparition de brèves impulsions parasite3 dans le signal décodé.
2~ On peut sans sortir du cadre de l'invention modifier certaines di~po~itions ou remplacer certains moyens par des moyens équivalents.
.
.. .
Claims (3)
REVENDICATIONS
1. Procédé de décodage d'un signal binaire codé en C.M.I. caractérisé
en ce qu'il consiste à détecter les transitions de 0 à 1 du signal binaire codé en C.M.I., à détecter les transitions de 1 à 0 de ce même signal, à éliminer parmi les transitions de 0 à 1 celles apparaissant une période d'élément binaire après les transitions de 1 à 0 qui les précèdent immédiatement et à utiliser les transitions de 0 à 1 restantes pour synchroniser des impulsions de durée égale à une période d'élément binaire et obtenir après complémentation un signal délivrant en code NRZ-L les données binaires contenue dans le signal codé en C.M.I.
en ce qu'il consiste à détecter les transitions de 0 à 1 du signal binaire codé en C.M.I., à détecter les transitions de 1 à 0 de ce même signal, à éliminer parmi les transitions de 0 à 1 celles apparaissant une période d'élément binaire après les transitions de 1 à 0 qui les précèdent immédiatement et à utiliser les transitions de 0 à 1 restantes pour synchroniser des impulsions de durée égale à une période d'élément binaire et obtenir après complémentation un signal délivrant en code NRZ-L les données binaires contenue dans le signal codé en C.M.I.
2. Procédé selon la revendication 1 caractérisé en ce qu'il consiste :
- à utiliser les transitions de 0 à 1 du signal binaire codé en C.M.I.
dit signal reçu, pour synchroniser des impulsions de durée égale à
une demi-période d'un élément binaire du signal reçu et constituer un premier signal, - à utiliser les transitions de 1 à 0 du signal reçu pour synchroniser des impulsions de durée égale à une demi-période d'un élément binaire du signal reçu et constituer un deuxième signal, - à retarder les impulsions du deuxième signal, d'un délai égal à
une demi-période d'un élément binaire du signal reçu, et à les rassembler avec celles du premier signal pour former un troisième signal comportant des impulsions simples de durée égale à une demi-période d'un élément binaire du signal reçu et des impulsions doubles, de durée égale à
une période d'un élément binaire du signal reçu, formées de la juxtaposition d'une impulsion du deuxième signal et d'une impulsion du premier signal, - à éliminer du premier signal les impulsions apparaissant au cours d'une impulsion double du troisième signal pour constituer un quatrième signal avec les impulsions restantes, - et à allonger la durée des impulsions du quatrième signal à
une période d'un élément binaire du signal reçu pour former un cinquième signal qui, une fois complémenté délivre en NRZ-L les données binaires contenues dans le signal reçu.
- à utiliser les transitions de 0 à 1 du signal binaire codé en C.M.I.
dit signal reçu, pour synchroniser des impulsions de durée égale à
une demi-période d'un élément binaire du signal reçu et constituer un premier signal, - à utiliser les transitions de 1 à 0 du signal reçu pour synchroniser des impulsions de durée égale à une demi-période d'un élément binaire du signal reçu et constituer un deuxième signal, - à retarder les impulsions du deuxième signal, d'un délai égal à
une demi-période d'un élément binaire du signal reçu, et à les rassembler avec celles du premier signal pour former un troisième signal comportant des impulsions simples de durée égale à une demi-période d'un élément binaire du signal reçu et des impulsions doubles, de durée égale à
une période d'un élément binaire du signal reçu, formées de la juxtaposition d'une impulsion du deuxième signal et d'une impulsion du premier signal, - à éliminer du premier signal les impulsions apparaissant au cours d'une impulsion double du troisième signal pour constituer un quatrième signal avec les impulsions restantes, - et à allonger la durée des impulsions du quatrième signal à
une période d'un élément binaire du signal reçu pour former un cinquième signal qui, une fois complémenté délivre en NRZ-L les données binaires contenues dans le signal reçu.
3. Circuit de décodage mettant en oeuvre le procédé
selon la revendication 2 caractérisé en ce qu'il comporte:
- une première porte logique "ni" à deux entrées et une sortie, qui a ses entrées connectées à celle du décodeur, l'une par l'intermédiaire d'un premier circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, l'autre par l'intermédiaire d'un inverseur et qui déli-vre le premier signal, - une deuxième porte logique "ni" à deux entrées et une sortie, qui a ses entrées connectées à celle du décodeur, l'une direc-tement l'autre par l'intermédiaire d'un deuxième circuit à
retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu et de l'inverseur, et qui délivre le deuxième signal, - un troisième circuit à retard introduisant un délai égal à
une demi-période d'un élément binaire du signal reçu, connecté
à la sortie de la deuxième porte logique, - une troisième porte logique à deux entrées, une sortie "ou"
et une sortie "ni", qui a l'une de ses entrées connectée à
la sortie de la première porte logique et l'autre entrée à
la sortie du troisième circuit à retard et qui délivre sur sa sortie "ou" le troisième signal, - une bascule de type D à une entrée données, une entrée horloge et une sortie complémentée, connectée par son entrée données à la sortie de la première porte logique et par son entrée horloge à la sortie "ou" de la troisième porte logique, - un quatrième circuit à retard introduisant un, délai au moins égal au temps de bascule ment de la, bascule de type D et infé-rieur à une demi-période d'un élément binaire, connecté à la sortie "ni" de la troisième porte logique, - une quatrième porte logique "ni" à deux entrées et une sortie, qui a une entrée connectée à la sortie complémentée de la bascule de type D et l'autre entrée connectée à la sor-tie du quatrième circuit à retard et qui délivre le quatrième signal, - et une cinquième porte logique "ou" à deux entrées et une sortie, qui a ses entrées connectées à la sortie de la qua-trième porte logique l'une directement et l'autre par l'inter-médiaire d'un cinquième circuit à retard introduisant un dé-lai égal à une demi-période d'un élément binaire du signal reçu et dont la sortie coïncide avec celle du décodeur.
selon la revendication 2 caractérisé en ce qu'il comporte:
- une première porte logique "ni" à deux entrées et une sortie, qui a ses entrées connectées à celle du décodeur, l'une par l'intermédiaire d'un premier circuit à retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu, l'autre par l'intermédiaire d'un inverseur et qui déli-vre le premier signal, - une deuxième porte logique "ni" à deux entrées et une sortie, qui a ses entrées connectées à celle du décodeur, l'une direc-tement l'autre par l'intermédiaire d'un deuxième circuit à
retard introduisant un délai égal à une demi-période d'un élément binaire du signal reçu et de l'inverseur, et qui délivre le deuxième signal, - un troisième circuit à retard introduisant un délai égal à
une demi-période d'un élément binaire du signal reçu, connecté
à la sortie de la deuxième porte logique, - une troisième porte logique à deux entrées, une sortie "ou"
et une sortie "ni", qui a l'une de ses entrées connectée à
la sortie de la première porte logique et l'autre entrée à
la sortie du troisième circuit à retard et qui délivre sur sa sortie "ou" le troisième signal, - une bascule de type D à une entrée données, une entrée horloge et une sortie complémentée, connectée par son entrée données à la sortie de la première porte logique et par son entrée horloge à la sortie "ou" de la troisième porte logique, - un quatrième circuit à retard introduisant un, délai au moins égal au temps de bascule ment de la, bascule de type D et infé-rieur à une demi-période d'un élément binaire, connecté à la sortie "ni" de la troisième porte logique, - une quatrième porte logique "ni" à deux entrées et une sortie, qui a une entrée connectée à la sortie complémentée de la bascule de type D et l'autre entrée connectée à la sor-tie du quatrième circuit à retard et qui délivre le quatrième signal, - et une cinquième porte logique "ou" à deux entrées et une sortie, qui a ses entrées connectées à la sortie de la qua-trième porte logique l'une directement et l'autre par l'inter-médiaire d'un cinquième circuit à retard introduisant un dé-lai égal à une demi-période d'un élément binaire du signal reçu et dont la sortie coïncide avec celle du décodeur.
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