WO2024127939A1 - 炭化珪素半導体装置の製造方法 - Google Patents
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Definitions
- This disclosure relates to a method for manufacturing a silicon carbide (SiC) semiconductor device using SiC.
- MOSFET Metal Oxide Semiconductor Field Effect Transistor
- an n - type buffer layer having a lower impurity concentration than the SiC substrate is formed on an n + type SiC substrate, and an n - type drift layer having a lower impurity concentration than the buffer layer is formed on the buffer layer.
- a p-type base layer is disposed on the drift layer.
- the buffer layer and the drift layer are composed of epitaxial layers.
- An n + type source region is formed in the surface layer of the base layer.
- basal plane dislocations (hereinafter referred to as "BPDs") may be present in the SiC substrate.
- BPD is an abbreviation for basal plane dislocation.
- operating the built-in diode causes defects to expand in the epitaxial layer starting from the BPDs, resulting in a decrease in the amount of current flow when electricity is passed through the diode.
- the amount of change in the electrical characteristics of the built-in diode after the expansion of defects caused by BPDs, relative to the initial values of the electrical characteristics of the built-in diode at the time the SiC semiconductor device is manufactured will hereinafter be referred to simply as the "current flow change amount.”
- adding a process for forming a recombination layer with a higher impurity concentration than the SiC substrate can provide a SiC semiconductor device with reduced current fluctuations, but the manufacturing costs increase.
- the amount of fluctuation in electrical current of the semiconductor chip is predicted based on at least the BPD density of the semiconductor substrate. Then, by determining whether or not to continue manufacturing the SiC semiconductor device using the semiconductor substrate based on the predicted amount of electrical current fluctuation, it becomes possible to efficiently manufacture SiC semiconductor devices with suppressed amounts of electrical current fluctuation.
- FIG. 13 shows the results of observing a band-shaped defect and a triangular defect that grew from a BPD using a PL imaging method.
- FIG. 1 is a diagram showing an example of a distribution of BPD density in a SiC semiconductor substrate.
- FIG. 13 is a diagram showing another example of the distribution of BPD density in a SiC semiconductor substrate.
- 6 is a flowchart showing the manufacturing process of the SiC semiconductor device following FIG. 5 .
- 1 is a diagram showing an example of variation in initial electrical characteristics of a semiconductor chip;
- FIG. 3 is a cross-sectional view corresponding to FIG. 2 and showing a configuration example of a SiC semiconductor device according to another embodiment.
- a JFET portion 14 and a first deep layer 15 are formed in the surface layer of the low concentration layer 13, for example, in the connecting portion between the cell portion and the outer peripheral portion (not shown).
- the JFET portion 14 and the first deep layer 15 each extend along the X-axis direction and have linear portions arranged alternately and repeatedly in the Y-axis direction.
- the JFET portion 14 and the first deep layer 15 are each formed in stripes extending along the X-axis direction in the normal direction to the surface of the semiconductor substrate 11, and are arranged alternately along the Y-axis direction.
- the normal direction to the surface of the semiconductor substrate 11 will also be simply referred to as the "normal direction".
- the JFET portion 14 is, for example, an n-type having a higher impurity concentration than the low concentration layer 13, and has a depth of 0.3 to 1.5 ⁇ m.
- the JFET portion 14 has, for example, an n-type impurity concentration of 7.0 ⁇ 10 16 to 5.0 ⁇ 10 17 /cm 3.
- the JFET portion 14 is, for example, an ion-implanted layer formed by ion-implanting n-type impurities into the low concentration layer 13.
- the first deep layer 15 has a p-type impurity concentration of, for example, boron or the like of 2.0 ⁇ 10 17 to 2.0 ⁇ 10 18 /cm 3.
- the first deep layer 15 extends, for example, from the JFET portion 14 to the guard ring side of the outer periphery (not shown).
- the first deep layer 15 is formed, for example, shallower than the JFET portion 14. That is, the first deep layer 15 is formed so that the bottom is located within the JFET portion 14, that is, so that the JFET portion 14 is located between the first deep layer 15 and the low concentration layer 13.
- the first deep layer 15 has a width of, for example, 0.9 ⁇ m or less in the Y-axis direction.
- the first deep layer 15 has a pitch of, for example, 0.75 to 1.1 ⁇ m between adjacent first deep layers 15 in the Y-axis direction.
- the surface portion of the low concentration layer 13 is provided with a plurality of p-type guard rings (not shown), for example, in the outer periphery (not shown), so as to surround the cell portion.
- the guard rings (not shown) are, for example, rectangular or circular with rounded corners when viewed from the normal direction.
- a current spreading layer 16 and a second deep layer 17 are formed on the JFET portion 14 and the first deep layer 15 in the cell portion.
- the current spreading layer 16 is, for example, an n-type impurity layer and has a thickness of 0.5 to 2 ⁇ m.
- the n-type impurity concentration of the current spreading layer 16 is, for example, 1.0 ⁇ 10 16 to 5.0 ⁇ 10 17 /cm 3.
- the current spreading layer 16 is connected to the JFET portion 14. Therefore, the low concentration layer 13, the JFET portion 14, and the current spreading layer 16 are connected, and form a drift layer 18.
- the second deep layer 17 is formed in the cell portion, and has, for example, a p-type impurity concentration of 2.0 ⁇ 10 17 to 2.0 ⁇ 10 18 /cm 3 and a thickness equal to that of the current spreading layer 16.
- the second deep layer 17 is formed so as to be connected to the first deep layer 15.
- the current spreading layer 16 and the second deep layer 17 extend in a direction intersecting the longitudinal direction of the striped portion of the JFET section 14 and the first deep layer 15.
- the current spreading layer 16 and the second deep layer 17 extend in the Y-axis direction as the longitudinal direction, and are arranged in multiple alternating rows in the X-axis direction.
- the formation pitch of the current spreading layer 16 and the second deep layer 17 is, for example, matched to the formation pitch of a trench gate structure described later, and the second deep layer 17 is formed to sandwich a trench 22 described later.
- a p-type base layer 19 is formed on the current spreading layer 16 and the second deep layer 17.
- An n + type source region 20 and a p + type contact region 21 are formed in a surface layer of the base layer 19 in the cell section.
- the source region 20 is formed so as to contact a side surface of a trench 22 described later, and the contact region 21 is formed on the opposite side of the trench 22 with the source region 20 in between.
- the source region 20 corresponds to an impurity region.
- the base layer 19 has a p-type impurity concentration of, for example, 3.0 ⁇ 10 17 /cm 3 or less.
- the base layer 19 is formed, for example, by ion implantation or the like, and the impurity concentration is higher in the cell portion than in the peripheral portion (not shown).
- the source region 20 has an n-type impurity concentration in the surface layer, i.e., a surface concentration of, for example, 1.0 ⁇ 10 21 /cm 3.
- the contact region 21 has a p-type impurity concentration in the surface layer, i.e., a surface concentration of, for example, 1.0 ⁇ 10 21 /cm 3 .
- the thicknesses of the base layer 19 and the source region 20 are adjusted so that the channel length is, for example, 0.4 ⁇ m or less.
- the channel length is the length of the portion of the base layer 19 along the side of the trench 22 in the Z-axis direction.
- the semiconductor chip 10 has a structure in which, for example, the semiconductor substrate 11, buffer layer 12, low concentration layer 13, JFET portion 14, first deep layer 15, current spreading layer 16, second deep layer 17, base layer 19, source region 20, contact region 21, etc. are stacked as described above.
- the surface of the semiconductor chip 10 facing the source region 20 and contact region 21 will be referred to as "one surface 10a" of the semiconductor chip 10
- the surface facing the semiconductor substrate 11 will be referred to as "the other surface 10b" of the semiconductor chip 10.
- the source region 20 and contact region 21 are exposed from the one surface 10a of the semiconductor chip 10.
- a plurality of trenches 22 with a width of 1.4 to 2.0 ⁇ m are formed so that they penetrate the base layer 19 and reach the current spreading layer 16 and have their bottom surfaces located within the current spreading layer 16.
- the trenches 22 are deep enough not to reach the JFET section 14 and the first deep layer 15, and are formed so that the JFET section 14 and the first deep layer 15 are located below the bottom surfaces.
- the trenches 22 are, for example, provided in a number of stripes extending along the Y-axis direction, and are arranged at equal intervals in the X-axis direction to form a stripe pattern.
- the trenches 22 are formed so that their longitudinal direction is perpendicular to the longitudinal direction of the first deep layer 15.
- the trenches 22 are formed so that they are sandwiched between the second deep layers 17 in the normal direction.
- the trenches 22 are formed so that the distance between the centers of adjacent trenches 22, i.e., the trench pitch, is, for example, 3.0 ⁇ m or less.
- the trench 22 is filled with, for example, a gate insulating film 23 formed on the inner wall surface and a gate electrode 24 made of doped Poly-Si formed on the surface of the gate insulating film 23.
- the gate insulating film 23 is formed, for example, by thermally oxidizing the inner wall surface of the trench 22 or by forming a film by CVD. CVD is an abbreviation for chemical vapor deposition.
- the gate insulating film 23 has a thickness of, for example, about 100 nm on both the side and bottom sides of the trench 22.
- the gate insulating film 23 is formed on surfaces other than the inner wall surface of the trench 22. Specifically, the gate insulating film 23 is formed so as to cover, for example, a portion of the surface of the source region 20 on one surface 10a of the semiconductor chip 10. In other words, the gate insulating film 23 has a contact hole 23a formed in a portion different from the portion in which the gate electrode 24 is disposed, which exposes the contact region 21 and the remaining portion of the source region 20.
- the gate insulating film 23 is also formed on the surface of the base layer 19 in the peripheral portion (not shown). Like the gate insulating film 23, the gate electrode 24 is also extended onto the surface of the gate insulating film 23 in the peripheral portion (not shown). In this manner, the trench gate structure of this embodiment is constructed.
- the semiconductor chip 10 has a mesa structure formed in the outer periphery (not shown), for example, in which a recess is formed so as to penetrate the base layer 19 and reach the current spreading layer 16.
- a contact region 21 is formed in the surface layer of the base layer 19, similar to the cell section.
- An interlayer insulating film 25 is formed on one surface 10a of the semiconductor chip 10 so as to cover the gate electrode 24, the gate insulating film 23, etc.
- the interlayer insulating film 25 is made of, for example, BPSG.
- BPSG is an abbreviation for borophosphosilicate glass.
- the interlayer insulating film 25 has a contact hole 25a formed therein, which communicates with the contact hole 23a and exposes the source region 20 and the contact region 21.
- the contact hole 25a formed in the interlayer insulating film 25 is formed to communicate with the contact hole 23a formed in the gate insulating film 23, and functions together with the contact hole 23a as one contact hole.
- the contact holes 23a and 25a are collectively referred to as "contact holes 23b.”
- the pattern of the contact holes 23b is arbitrary, and examples of the pattern include a pattern in which multiple squares are arranged, a pattern in which rectangular lines are arranged, and a pattern in which lines are arranged.
- the contact holes 23b are, for example, linear along the longitudinal direction of the trench 22.
- a source electrode 26 is formed on the interlayer insulating film 25, and is electrically connected to the source region 20 and the contact region 21 through the contact hole 23b.
- the source electrode 26 is also connected to the contact region 21 formed in the base layer 19 on the periphery (not shown).
- a gate wiring (not shown) is formed on the interlayer insulating film 25, and is electrically connected to the gate electrode 24 through the contact hole 23b.
- the source electrode 26 is composed of multiple metals, such as Ni/Al.
- the portion of the multiple metals that contacts the n-type SiC, i.e., the portion that constitutes the source region 20, is composed of a metal that can make ohmic contact with the n-type SiC.
- at least the portion of the multiple metals that contacts the p-type SiC, i.e., the contact region 21, is composed of a metal that can make ohmic contact with the p-type SiC.
- a drain electrode 27 electrically connected to the semiconductor substrate 11 is formed on the other surface 10b of the semiconductor chip 10.
- the semiconductor chip 10 has, for example, the above-described structure, which constitutes an n-channel type inverted trench gate MOSFET.
- the semiconductor chip 10 also has a built-in diode constituted by a pn junction between the drift layer 18 and the base layer 19, etc.
- a SiC semiconductor device is used to configure an inverter circuit that drives a three-phase motor or the like, using the MOSFET of the semiconductor chip 10, but it is not limited to this use and can, of course, be used in other applications as well.
- the SiC semiconductor device has a MOSFET with a trench gate structure and a built-in diode BD formed of a pn junction in a cell portion, as shown in Fig. 2.
- BPDs exist in, for example, the semiconductor substrate 11, the buffer layer 12, the drift layer, and the like, and defects due to these BPDs may occur.
- the SiC semiconductor device has a circuit configuration including a MOSFET and a built-in diode BD, and when the MOSFET is on, an on-current I ON is generated from the drain electrode 27 to the source electrode 26.
- “S", “D”, and “G” in Fig. 3 correspond to the source electrode 26, the drain electrode 27, and the gate electrode 24, respectively.
- a predetermined voltage for example, 20 V
- a channel is formed on the surface of the base layer 19 that is in contact with the trench 22, and the on-current I ON flows between the source electrode 26 and the drain electrode 27.
- defects D hinder the on-current I ON and the freewheeling current I OFF .
- defects D are generated, and the electrical characteristics after driving are deteriorated compared to the electrical characteristics immediately after manufacturing, that is, before the defects D are generated.
- the SiC semiconductor device In recent years, there has been a demand for a SiC semiconductor device to reduce the "energy fluctuation amount," which is the amount of fluctuation in electrical characteristics after driving for a predetermined time or more, relative to the initial electrical characteristics of the semiconductor chip 10 before the occurrence of a defect D.
- the electrical characteristics referred to here include the forward voltage Vf of the built-in diode BD and the on-state voltage VDS of a MOSFET. Since the manufacturing cost of a SiC semiconductor device is higher than that of a semiconductor device mainly composed of Si (silicon), in order to manufacture a SiC semiconductor device with reduced energy fluctuation amount while suppressing an increase in manufacturing cost, it is important to predict the energy fluctuation amount in the manufacturing process.
- the SiC semiconductor device of this embodiment is manufactured through the process shown in FIG. 5.
- step S110 multiple semiconductor substrates 11 are cut out from an ingot made of SiC.
- the density of BPDs is measured for one representative one of the multiple semiconductor substrates 11 that have been cut out.
- the density of BPDs is obtained by, for example, wet etching the surface of the semiconductor substrate 11 using potassium hydroxide (KOH), checking the number of depressions, i.e., etch pits, on the surface after etching, and calculating the number per unit area.
- KOH potassium hydroxide
- the BPD density is obtained by imaging the surface of the semiconductor substrate 11 after KOH etching, and analyzing the image using known image analysis techniques.
- step S130 the amount of fluctuation in electric current is predicted based on at least the BPD density when it is assumed that the semiconductor chip 10 is manufactured using the semiconductor substrate 11 cut out in step S110.
- a discrimination model configured by a predetermined calculation formula or a machine learning model is used to predict the amount of electric current fluctuation based on at least the BPD density.
- the BPD density of the semiconductor substrate 11 is measured, and data on the ratio of the amount of fluctuation ⁇ V ON of V ON after a predetermined time of operation to the initial V ON of the MOSFET of the semiconductor chip 10 manufactured using the semiconductor substrate 11 with the BPD density is obtained.
- the relationship between the BPD density obtained in advance and the ratio of the amount of fluctuation ⁇ V ON to the initial V ON of the semiconductor chip 10 is, for example, as shown in FIG. 6.
- the results shown in FIG. 6 suggest that there is a predetermined correlation between the BPD density of the semiconductor substrate 11 and ⁇ V ON /initial V ON in the semiconductor chip 10 manufactured using the semiconductor substrate 11 with the BPD density, and that it is possible to predict the amount of electric current fluctuation based on the BPD density.
- a discrimination model constructed based on the relationship data between the BPD density and the current fluctuation amount is used to predict the current fluctuation amount of the semiconductor chip 10 during the manufacturing process of the semiconductor chip 10.
- the discrimination model for example, a formula of a multiple regression analysis method derived from the above-mentioned relationship data previously acquired and having the BPD density as at least one variable, or any machine learning model using the relationship data as learning data can be used.
- the machine learning model for example, a known method such as a support vector machine, a neutral network, a random forest, or a k-nearest neighbor method can be used.
- the discrimination model is stored in a recording medium of an electronic control unit having various electronic components such as ROM, RAM, and I/O mounted on a circuit board (not shown), and is read from the recording medium and executed as necessary.
- the driving conditions such as a predetermined energization time, voltage, and temperature in the data of the energization fluctuation (e.g., ⁇ V ON /initial V ON ) acquired in advance before step S130 are appropriately set according to the application, use environment, and required performance of the SiC semiconductor device.
- step S140 it is determined whether the current fluctuation amount predicted in step S130 is equal to or less than a predetermined value. This determination is performed, for example, by a determination program recorded in an electronic control unit in which the discrimination model used in step S130 is stored. If the determination in step S140 is positive, that is, if the current fluctuation amount after driving for a predetermined time or more is small and the reliability of the electrical characteristics is expected to be high, the manufacturing of the SiC semiconductor device using the semiconductor substrate 11 cut out in step S110 is continued.
- step S140 determines whether the current fluctuation amount after driving for a predetermined time or more is large and the reliability of the electrical characteristics is expected to be low.
- the threshold value used in the determination in step S140 is appropriately set according to, for example, the required performance required for the SiC semiconductor device to be manufactured. This makes it possible to manufacture a SiC semiconductor device with a current fluctuation amount equal to or less than a predetermined value while minimizing the manufacture of SiC semiconductor devices and reducing the manufacturing cost.
- the BPD density is measured in step S120, and the current fluctuation amount is predicted based on at least the BPD density in step S130, but this is not limiting.
- other parameters may also be measured, and the current fluctuation amount may be predicted using the other parameters in addition to the BPD density.
- BPDs are classified into a total of 72 types due to the 12 orientations and 6 Burgers vectors b in hexagonal SiC.
- the orientations are 12 axial directions: [11-20], [-12-10], [-2110], [-1-120], [1-210], [2-1-10], [10-10], [01-10], [1-100], [-1010], [0-110], and [-1100].
- the orientation of BPDs can be obtained, for example, by observing the surface after etching with KOH.
- the Burgers vector b can be measured, for example, by non-destructive testing such as X-ray topography or PL (photoluminescence) imaging.
- the type of BPD can be identified, for example, by analyzing images obtained after KOH etching or images obtained by X-ray topography or PL imaging using known image recognition techniques.
- the accuracy of identifying the type of BPD can be further improved by using a deep learning model such as deep learning as training data using the above images and analysis results obtained by various techniques.
- BPDs are classified into those in which a triangular defect D1 grows, those in which a strip-shaped defect D2 grows, and those in which defect D does not grow.
- the strip-shaped defect D2 has a larger area than the triangular defect D1, as shown in FIG. 7, and therefore has a greater effect on the amount of fluctuation in current flow.
- a BPD with a Burgers vector b of (1/3)[-2110] grows as a strip-shaped defect D2 when the orientations are [11-20], [-12-10], [2-1-10], [10-10], [01-10], [1-100], and [-1100].
- a BPD with a Burgers vector b of (1/3)[1-210] grows as a strip-shaped defect D2 when the orientations are [-2110], [-1-120], [1-210], [1-100], [-1010], [0-110], and [-1100].
- 28 of the 72 types of BPD grow as band-shaped defects D2. Therefore, by predicting the amount of current fluctuation based on two parameters, BPD density and BPD type, the prediction accuracy can be further improved.
- relationship data between 28 types of BPDs that grow as band-shaped defects D2 out of 72 types and the energization fluctuation amount ( ⁇ V ON /initial V ON , etc.) is obtained in advance.
- a discrimination model for example, a formula for calculating the energization fluctuation amount by multiple regression analysis using BPD density and BPD type as variables, and a machine learning model for predicting the energization fluctuation amount using relationship data between BPD density/type and energization fluctuation amount as teacher data are constructed.
- the energization fluctuation amount can be predicted based on the BPD density and BPD type of the semiconductor substrate 11 measured in step S120.
- the BPD density may be calculated using only the 28 types of BPDs in which band-shaped defects D2 grow, but calculations that do not distinguish between BPD types may also be used.
- the type of BPD in which triangular defects D1 grow may be used to predict the amount of current flow fluctuation.
- the BPD density is distributed within the plane of the semiconductor substrate 11.
- FIG. 8A and FIG. 8B the distribution of the BPD density within the plane of the semiconductor substrate 11 is shown, with the lower BPD density areas being shown in white and the higher BPD density areas being shown in black.
- the BPD density distributions shown in FIG. 8A and FIG. 8B are for the semiconductor substrates 11 cut from different SiC ingots. In this way, when the BPD density is distributed, the semiconductor substrate 11 may be in a state where the predicted current fluctuation amount is equal to or less than a predetermined threshold value only in a part of the region.
- step S140 a positive determination is made in step S140, the manufacture of the SiC semiconductor device is continued, and the semiconductor chip 10 manufactured in the part where the predicted current fluctuation amount is equal to or less than the predetermined threshold value is picked up. Also, when the predicted current fluctuation amount exceeds the predetermined threshold value for a region of the semiconductor substrate 11 that is equal to or more than a predetermined region (not limited to, for example, 80% or more), a negative determination is made in step S140, and the manufacture of the SiC semiconductor device using the semiconductor substrate 11 is stopped.
- a predetermined region not limited to, for example, 80% or more
- the impurity concentration of the semiconductor substrate 11 may be used as one of the parameters in predicting the amount of fluctuation in electrical current.
- relationship data between the impurity concentration of the semiconductor substrate 11 and the amount of fluctuation in electrical current of the semiconductor chip 10 manufactured using the semiconductor substrate 11 is acquired in advance, and a discrimination model is constructed using the relationship data.
- the impurity concentration of the semiconductor substrate 11 may be used as one of the parameters in predicting the amount of fluctuation in electrical current.
- step S210 an epitaxial layer is grown on the semiconductor substrate 11 where the current fluctuation amount predicted in step S140 is below the threshold or where the area below the threshold is a predetermined percentage or more, to form a buffer layer 12 and a low concentration layer 13.
- the semiconductor substrate 11 on which the epitaxial layer is formed will be referred to as a "SiC wafer" below.
- a SiC wafer may also be referred to as a SiC epi-wafer.
- the amount of fluctuation in electric current is predicted when it is assumed that the semiconductor chip 10 is manufactured using the SiC wafer.
- data on the amount of electric current fluctuation in the semiconductor chip 10 for each parameter that is, the impurity concentration and film thickness in the buffer layer 12, and the impurity concentration and film thickness in the low-concentration layer 13 constituting the drift layer 18, is acquired in advance.
- data on the impurity concentration and film thickness in each of the buffer layer 12 and the low-concentration layer 13 in the SiC wafer formed in step S210 is recorded, for example, in a recording medium (not shown).
- the discrimination model for predicting the amount of electric current fluctuation in step S220 is configured to use at least one of the impurity concentration and film thickness in each of the buffer layer 12 and the low-concentration layer 13 as a parameter for predicting the amount of electric current fluctuation in addition to the BPD density.
- the discrimination model used in step S220 is, for example, a multiple regression analysis method or an arbitrary machine learning model, similar to the discrimination model used in step S130.
- step S230 it is determined whether the current fluctuation amount predicted in step S220 is equal to or less than a predetermined value. This determination is made, for example, by a determination program recorded in an electronic control unit in which the discrimination model used in step S220 is stored. If the determination in step S230 is positive, i.e., if the reliability is expected to be high, the process proceeds to step S240, and the manufacture of the SiC semiconductor device using the SiC wafer formed in step S210 is continued. On the other hand, if the determination in step S230 is negative, i.e., if the reliability is expected to be low, the manufacture of the SiC semiconductor device using the SiC wafer formed in step S210 is stopped. Note that the threshold value used in the determination in step S230 is also set appropriately according to the required performance of the SiC semiconductor device to be manufactured, for example, in the same way as the threshold value used in the determination in step S140.
- step S240 for example, the JFET section 14, the first deep layer 15, the current spreading layer 16, the second deep layer 17, the base layer 19, the source region 20, and the contact region 21 are formed on the SiC wafer.
- step S240 for example, a trench gate structure, a source electrode 26, a drain electrode 27, and a guard ring on the outer periphery (not shown) are formed to form a plurality of semiconductor chips 10 having MOSFETs. Note that the parameters of each layer formed in step S240 are recorded, for example, on a recording medium (not shown) and used to predict the amount of fluctuation in the current flow in step S260 (described later).
- Examples of the parameters of each layer here include the impurity concentration and width in the JFET section 14, the pitch between the trench gate structures in the cell section, and the impurity concentration and film thickness in the first deep layer 15 and the second deep layer 17. Examples of the parameters of each layer include the impurity concentration and width in the source region 20 and the contact region 21.
- step S250 various electrical characteristics such as Vf , VON , and I-V characteristics are measured for the multiple semiconductor chips 10 formed in step S240.
- the initial electrical characteristics of the multiple semiconductor chips 10 obtained in step S250 are recorded, for example, on a recording medium (not shown) and used as one of the parameters for predicting the amount of fluctuation in current flow in step S260.
- step S260 for example, a discrimination model is used to predict the amount of fluctuation in current for multiple semiconductor chips 10 using at least one of the various parameters obtained in steps S240 and S250 in addition to the BPD density. Specifically, relationship data between the various parameters of the impurity concentration, film thickness and width, and pitch of the trench gate structure in each layer of the MOSFET formed in step S240 and the actual amount of fluctuation in current is acquired in advance. Also, relationship data between the initial values of various electrical characteristics of the semiconductor chip 10 manufactured in step S250 and the actual amount of fluctuation in current is acquired in advance.
- a discrimination model is constructed that predicts the amount of fluctuation in current using at least one of various parameters such as the impurity concentration of each layer on the epi-wafer layer and the initial electrical characteristics of the semiconductor chip 10.
- the amount of fluctuation in current is predicted using such a discrimination model.
- step S270 the semiconductor chips 10 are classified according to the amount of fluctuation in energization predicted in step S260.
- This classification process is executed, for example, by a program recorded in an electronic control unit in which the discrimination model used in step S260 is stored.
- a plurality of semiconductor chips 10 formed on one wafer exhibit variations in V ON between the source electrode 26 and the drain electrode 27, which is one of the initial electrical characteristics.
- the horizontal axis indicates the initial V ON (unit: V) and the vertical axis indicates the number of chips. Then, as the semiconductor chip 10 is driven, defects D grow inside, and V ON shifts to the high voltage side.
- step S270 for example, the plurality of semiconductor chips 10 are classified according to the difference between the initial V ON and the V ON after fluctuation obtained by the predicted amount of fluctuation in energization ( ⁇ V ON ), i.e., “fluctuation V ON ”, and the V ON required for the SiC semiconductor device, i.e., “required V ON ”.
- the group in which the fluctuation V ON is the lowest voltage relative to the required V ON i.e., the group with the highest performance, is ranked 1
- the group in which the fluctuation V ON is the second lowest voltage after rank 1 is ranked 2, and so on, according to the predicted performance after the fluctuation.
- groups that do not satisfy the required performance in step S270 i.e., semiconductor chips 10 classified as NG rank, are excluded without proceeding to step S280.
- step S280 for example, the semiconductor chip 10 classified in step S270 is mounted on a lead frame or the like, and resin sealing or the like is performed to manufacture a SiC semiconductor device.
- the semiconductor chip 10 is used, for example, in a SiC semiconductor device for an application corresponding to the rank classified in step S270.
- one example of step S270 is to apply the highest performance rank to an in-vehicle application, but is not limited to this.
- step S270 an example has been described in which VON is used as the amount of current fluctuation in classifying the semiconductor chips 10, but this is not limiting, and current fluctuations of other electrical characteristics may be used as indexes depending on the required performance.
- a prediction of the amount of change in current flow in the semiconductor chip 10 that is finally manufactured is made based on at least the BPD density. Then, if the predicted amount of change in current flow is equal to or less than a predetermined amount, the manufacture of the SiC semiconductor device is continued. This makes it possible to predict the amount of change in current flow and reflect the predicted amount of change in current flow in the manufacturing process to determine whether or not to continue, resulting in a manufacturing method for a SiC semiconductor device in which the amount of change in current flow is suppressed while keeping manufacturing costs down.
- this embodiment also provides the following advantages:
- the accuracy of determining the type of BPD is improved by performing image recognition using an image obtained by capturing an image of the semiconductor substrate 11.
- the prediction accuracy of the current fluctuation is improved by using at least one of the BPD type, the impurity concentration in the semiconductor substrate 11, the impurity concentration and film thickness in the buffer layer 12, and the impurity concentration and film thickness in the drift layer 18, and the BPD density as parameters.
- the prediction accuracy of the current fluctuation is also improved by using at least one of the impurity concentration and film thickness in the base layer 19, the impurity concentration and width in the source region 20 or the contact region 21, and the initial electrical characteristics of the semiconductor chip 10 as parameters of the discrimination model.
- the current fluctuation can be predicted with higher accuracy than when the prediction is made based only on the BPD density.
- the manufactured semiconductor chips 10 are classified according to the predicted current fluctuation, and the classified semiconductor chips 10 are used in SiC semiconductor devices for applications corresponding to the classification. This makes it possible to manufacture SiC semiconductor devices with reduced current fluctuation while avoiding unnecessary manufacturing of SiC semiconductor devices and reducing manufacturing costs.
- the semiconductor chip 10 having the JFET portion 14 and the deep layers 15 and 17 is used as the SiC semiconductor device, but the present invention is not limited to this.
- the parameters used to predict the current fluctuation amount may be limited to the conditions of the components of the semiconductor chip 10.
- the BPD density of the semiconductor substrate 11 at least one of the BPD type, the impurity concentration of the semiconductor substrate 11, the impurity concentration of the drift layer 28, the base layer 19, and the source region 20, and the film thickness or width may be used as the prediction parameters.
- the parameters used to predict the current fluctuation amount may be appropriately changed depending on the configuration of the semiconductor chip 10.
- the drift layer 28 here does not have at least the JFET portion 14.
- the control unit e.g., an electronic control unit in which a discrimination model is recorded
- the control unit and the method thereof described in the present disclosure may be realized by a dedicated computer provided by configuring a processor and memory programmed to execute one or more functions embodied in a computer program.
- the control unit and the method thereof described in the present disclosure may be realized by a dedicated computer provided by configuring a processor with one or more dedicated hardware logic circuits.
- the control unit and the method thereof described in the present disclosure may be realized by one or more dedicated computers configured by combining a processor and memory programmed to execute one or more functions with a processor configured with one or more hardware logic circuits.
- the computer program may be stored in a computer-readable non-transient tangible recording medium as instructions executed by the computer.
- the elements constituting the embodiment are not necessarily essential, except when it is specifically stated that they are essential or when it is clearly considered essential in principle.
- the numbers, values, amounts, ranges, etc. of the components of the embodiment are mentioned, they are not limited to the specific numbers, except when it is specifically stated that they are essential or when it is clearly limited to a specific number in principle.
- the shapes, positional relationships, etc. of the components, etc. are mentioned, they are not limited to the shapes, positional relationships, etc., except when it is specifically stated that they are essential or when it is clearly limited to a specific shape, positional relationship, etc. in principle.
- a method for manufacturing a silicon carbide semiconductor device having a switching element formed on a semiconductor substrate (11) made of silicon carbide and having a built-in diode comprising: Measuring a BPD density, which is a density of basal plane dislocations in the semiconductor substrate; Assuming that a semiconductor chip (10) having the switching element is manufactured, the initial electrical characteristics of the switching element immediately after the manufacturing of the semiconductor chip are set as initial values, and the fluctuation amount of the electrical characteristics after the switching element is driven for a predetermined time or more relative to the initial value is set as a current fluctuation amount, and the current fluctuation amount is predicted based on at least the BPD density; determining whether or not to continue manufacturing the silicon carbide semiconductor device using the semiconductor substrate based on the predicted amount of fluctuation in current flow.
- the method further comprises determining a BPD type, which is a type of basal plane dislocation; The method for manufacturing a silicon carbide semiconductor device according to the first aspect, wherein the amount of current fluctuation is predicted based on the BPD density and the BPD type.
- the method further comprises laminating a buffer layer (12) and a drift layer (18, 28) on the semiconductor substrate to form a silicon carbide wafer;
- the current flow fluctuation amount is predicted based on at least one of a BPD type, which is a type of basal plane dislocation, an impurity concentration in the semiconductor substrate, an impurity concentration and a film thickness in the buffer layer, and an impurity concentration and a film thickness in the drift layer, and the BPD density;
- the method for manufacturing a silicon carbide semiconductor device according to any one of the first to third aspects, wherein, in determining whether or not to continue manufacturing the silicon carbide semiconductor device, a determination is made as to whether or not to continue manufacturing the silicon carbide semiconductor device using the silicon carbide wafer.
- the method further comprises forming a base layer (19), a source region (20), and a contact region (21) on the silicon carbide wafer, and manufacturing a plurality of the semiconductor chips; the impurity concentration and the thickness of the buffer layer, the impurity concentration and the thickness of the drift layer, the impurity concentration and the width of the source region, the impurity concentration and the width of the contact region, and an initial electrical characteristic of the switching element.
- a JFET portion (14) and a deep layer (15, 17) are further formed on the silicon carbide wafer, a first impurity concentration in the first layer, an impurity concentration in the second layer, an impurity concentration in the third layer, an impurity concentration in the third layer, an impurity concentration in the fourth layer, an impurity concentration in the fourth layer, an impurity concentration in the fifth ...
- the method for manufacturing a silicon carbide semiconductor device according to the seventh or eighth aspect further comprising classifying the manufactured plurality of semiconductor chips into sections according to the predicted values of the current fluctuation amounts.
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Abstract
炭化珪素で構成される半導体基板(11)に形成され、内蔵ダイオードが構成されるスイッチング素子を有する炭化珪素半導体装置の製造方法である。半導体基板における基底面転位の密度であるBPD密度を測定することと、スイッチング素子を有する半導体チップ(10)を製造したと仮定した場合において、半導体チップの製造直後におけるスイッチング素子の初期の電気特性を初期値とし、初期値に対する前記スイッチング素子を所定以上の時間で駆動した後の当該電気特性の変動量を通電変動量として、少なくともBPD密度に基づいて通電変動量を予測することと、予測した通電変動量に基づいて、半導体基板を用いて炭化珪素半導体装置の製造を継続するか否かの判定を行うことと、を含む。
Description
本出願は、2022年12月14日に出願された日本特許出願番号2022-199525号に基づくもので、ここにその記載内容が参照により組み入れられる。
本開示は、炭化珪素(以下「SiC」ともいう)を用いたSiC半導体装置の製造方法に関する。
従来、SiCで構成されるSiC半導体装置として、例えば、MOSFETが形成されたSiC半導体装置が提案されている。なお、MOSFETとは、Metal Oxide Semiconductor Field Effect Transistorの略称である。具体的には、この種のSiC半導体装置は、例えば、n+型のSiC基板上に、SiC基板よりも低不純物濃度とされたn-型のバッファ層が形成され、バッファ層上に、バッファ層よりも低不純物濃度とされたn-型のドリフト層が形成されている。ドリフト層上には、p型のベース層が配置されている。なお、バッファ層およびドリフト層は、エピタキシャル層で構成されている。ベース層の表層部には、n+型のソース領域が形成されている。そして、ソース領域およびベース層を貫通してドリフト層に達するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造のMOSFETが形成されている。
そして、上記のようなSiC半導体装置は、ベース層等とドリフト層とのpn接合によって内蔵ダイオードが構成される。
さて、この種のSiC半導体装置では、SiC基板に基底面転位(以下「BPD」という)が存在する場合がある。なお、BPDとは、basal plane dislocationの略称である。そして、この種のSiC半導体装置では、内蔵ダイオードの駆動によりBPDを起点としてエピタキシャル層に欠陥が拡張し、通電時の電流量が低下することが知られている。以下、説明の便宜上、SiC半導体装置を製造した時点での内蔵ダイオードの電気特性の初期値に対する、BPDに起因する欠陥拡張後の当該内蔵ダイオードの電気特性の変動量を単に「通電変動量」という。
近年、このような通電変動量が抑制されたSiC半導体装置が求められている。そこで、SiC基板のBPD密度に基づいて、通電変動量を抑制するための再結合層をエピタキシャル層の形成時に設けるべきか否かを判定し、SiC半導体装置のデバイス構成を決定する方法が提案されている(例えば特許文献1)。
しかしながら、エピタキシャル層の形成において、SiC基板よりも不純物濃度が高い再結合層の形成工程を加えると、通電変動量が抑制されたSiC半導体装置を提供できるものの、その製造コストが増大してしまう。そして、製造コストを低減するためには、製造工程において予測した通電変動量に応じて、SiC半導体装置の製造を継続するか否かを判定したり、MOSFETが形成されたSiCチップを要求性能に対応して分類したりすることが望まれる。
本開示は、通電変動量を予測し、予測した通電変動量を製造工程に反映することで、通電変動量が抑制されたSiC半導体装置の製造方法に関する。
本開示の1つの観点によれば、炭化珪素半導体装置の製造方法は、炭化珪素で構成される半導体基板に形成され、内蔵ダイオードが構成されるスイッチング素子を有する炭化珪素半導体装置の製造方法であって、半導体基板における基底面転位の密度であるBPD密度を測定することと、スイッチング素子を有する半導体チップを製造したと仮定した場合において、半導体チップの製造直後におけるスイッチング素子の初期の電気特性を初期値とし、初期値に対するスイッチング素子を所定以上の時間で駆動した後の当該電気特性の変動量を通電変動量として、少なくともBPD密度に基づいて通電変動量を予測することと、予測した通電変動量に基づいて、半導体基板を用いて半導体装置の製造を継続するか否かの判定を行うことと、を含む。
これによれば、SiCで構成される半導体基板を用いてスイッチング素子を有する半導体チップを製造したと仮定した場合における当該半導体チップの通電変動量を、当該半導体基板の少なくともBPD密度に基づいて予測する。そして、予測した通電変動量に基づいて、半導体基板を用いてSiC半導体装置の製造を継続するか否かを判定することにより、通電変動量が抑制されたSiC半導体装置を効率良く製造することが可能となる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について、図面を参照して説明する。なお、本実施形態では、例えば図1に示すように、スイッチング素子として、トレンチゲート構造の反転型のMOSFETが形成された半導体チップ10を用いたSiC半導体装置を代表例として説明する。なお、半導体チップ10は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、図1に示すMOSFETは、半導体チップ10のうちのセル領域に形成されている。
第1実施形態について、図面を参照して説明する。なお、本実施形態では、例えば図1に示すように、スイッチング素子として、トレンチゲート構造の反転型のMOSFETが形成された半導体チップ10を用いたSiC半導体装置を代表例として説明する。なお、半導体チップ10は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、図1に示すMOSFETは、半導体チップ10のうちのセル領域に形成されている。
なお、説明の便宜上、図1に示すように、後述する半導体基板11の面方向における一方向を「X軸方向」と称し、当該面方向においてX軸方向と直交する方向を「Y軸方向」と称し、当該面方向、すなわちXY平面と直交する方向を「Z軸方向」と称する。
〔SiC半導体装置〕
SiC半導体装置は、半導体チップ10を用いて構成されている。具体的には、半導体チップ10は、例えば、SiCからなるn+型の半導体基板11を備えている。半導体基板11として、例えば、(0001)Si面に対して0°~8°のオフ角を有し、窒素やリン等のn型不純物濃度が1.0×1019/cm3とされ、厚さが300μm程度とされたSiC基板が用いられるが、これに限定されない。半導体基板11は、例えば、ドレイン領域を構成するものである。
SiC半導体装置は、半導体チップ10を用いて構成されている。具体的には、半導体チップ10は、例えば、SiCからなるn+型の半導体基板11を備えている。半導体基板11として、例えば、(0001)Si面に対して0°~8°のオフ角を有し、窒素やリン等のn型不純物濃度が1.0×1019/cm3とされ、厚さが300μm程度とされたSiC基板が用いられるが、これに限定されない。半導体基板11は、例えば、ドレイン領域を構成するものである。
半導体基板11の表面上には、例えば、SiCからなるn-型のバッファ層12が形成されている。バッファ層12は、半導体基板11の表面にエピタキシャル成長を行うことによって構成される。バッファ層12は、例えば、n型不純物濃度が、半導体基板11と、後述する低濃度層13との間の不純物濃度とされ、厚さが1μm程度とされている。
バッファ層12の表面上には、例えば、n型不純物濃度が5.0~10.0×1015/cm3とされ、厚さが10~15μm程度とされたSiCからなるn-型の低濃度層13が形成されている。低濃度層13は、例えば、不純物濃度がZ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層13のうちの半導体基板11側の方が半導体基板11から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層13は、半導体基板11の表面から3~5μm程度の部分の不純物濃度が2.0×1015/cm3程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層13の内部抵抗を低減でき、オン抵抗を低減することができる。また、低濃度層13は、エピタキシャル成長によるエピタキシャル層で構成される。
低濃度層13の表層部には、例えば、セル部および図示しない外周部の繋ぎ部において、JFET部14および第1ディープ層15が形成されている。JFET部14および第1ディープ層15は、例えば、それぞれX軸方向に沿って延設されると共に、Y軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、JFET部14および第1ディープ層15は、半導体基板11の表面に対する法線方向において、それぞれX軸方向に沿って延設されたストライプ状とされ、それらがY軸方向に沿って交互に並べられたレイアウトとなる構成とされている。以下、説明の簡便化のため、半導体基板11の表面に対する法線方向を単に「法線方向」ともいう。
JFET部14は、例えば、低濃度層13よりも高不純物濃度とされたn型とされており、深さが0.3~1.5μmとされている。JFET部14は、例えば、n型不純物濃度が7.0×1016~5.0×1017/cm3とされる。JFET部14は、例えば、低濃度層13に対してn型不純物をイオン注入することによって形成されたイオン注入層とされている。
第1ディープ層15は、例えば、ボロン等のp型不純物濃度が2.0×1017~2.0×1018/cm3とされている。第1ディープ層15は、例えば、JFET部14よりも図示しない外周部のガードリング側まで延設されている。第1ディープ層15は、例えば、JFET部14より浅く形成されている。つまり、第1ディープ層15は、底部がJFET部14内に位置するように、すなわち低濃度層13との間にJFET部14が位置するように形成されている。第1ディープ層15は、例えば、Y軸方向における幅が0.9μm以下とされている。第1ディープ層15は、例えば、Y軸方向において隣合う第1ディープ層15同士のピッチが0.75~1.1μmとされている。
低濃度層13の表層部には、例えば、図示しない外周部において、セル部を囲むように、複数本のp型の図示しないガードリングが備えられている。図示しないガードリングは、例えば、法線方向から見て、四隅が丸められた四角形状や円形状等とされている。
セル部におけるJFET部14および第1ディープ層15上には、例えば、電流分散層16および第2ディープ層17が形成されている。
電流分散層16は、例えば、n型不純物層で構成され、厚さが0.5~2μmとされている。電流分散層16のn型不純物濃度は、例えば、1.0×1016~5.0×1017/cm3とされている。電流分散層16は、JFET部14と繋がっている。このため、低濃度層13、JFET部14、および電流分散層16が繋がり、これらによってドリフト層18が構成されている。
第2ディープ層17は、セル部に形成されており、例えば、p型不純物濃度が2.0×1017~2.0×1018/cm3とされ、厚さが電流分散層16と等しくされている。第2ディープ層17は、第1ディープ層15と接続されるように形成されている。
電流分散層16および第2ディープ層17は、JFET部14のうちのストライプ状とされた部分や、第1ディープ層15の長手方向に対して交差する方向に延設されている。本実施形態では、電流分散層16および第2ディープ層17は、Y軸方向を長手方向として延設されると共に、X軸方向において交互に複数本並べたレイアウトとされている。なお、電流分散層16および第2ディープ層17の形成ピッチは、例えば、後述するトレンチゲート構造の形成ピッチに合わせてあり、第2ディープ層17は、後述するトレンチ22を挟むように形成されている。
電流分散層16、第2ディープ層17上には、p型のベース層19が形成されている。そして、セル部におけるベース層19の表層部には、n+型のソース領域20およびp+型のコンタクト領域21が形成されている。ソース領域20は、後述するトレンチ22の側面に接するように形成され、コンタクト領域21は、ソース領域20を挟んでトレンチ22と反対側に形成されている。なお、ソース領域20は、不純物領域に相当している。
ベース層19は、例えば、p型不純物濃度が3.0×1017/cm3以下とされている。ベース層19は、例えば、イオン注入等で形成され、セル部の方が図示しない外周部よりも不純物濃度が高くなっている。ソース領域20は、表層部におけるn型不純物濃度、すなわち表面濃度が例えば1.0×1021/cm3とされている。コンタクト領域21は、表層部におけるp型不純物濃度、すなわち表面濃度が例えば1.0×1021/cm3とされている。
ベース層19およびソース領域20は、例えば、チャネル長が0.4μm以下となるように、厚さが調整されている。なお、チャネル長とは、Z軸方向において、ベース層19のうちのトレンチ22の側面に沿った部分の長さである。
半導体チップ10は、例えば、上記のように、半導体基板11、バッファ層12、低濃度層13、JFET部14、第1ディープ層15、電流分散層16、第2ディープ層17、ベース層19、ソース領域20、コンタクト領域21等が積層された構成となっている。以下、説明の便宜上、半導体チップ10のうちソース領域20およびコンタクト領域21側の面を半導体チップ10の「一面10a」と称し、半導体基板11側の面を半導体チップ10の「他面10b」と称する。ソース領域20およびコンタクト領域21は、半導体チップ10の一面10aから露出した状態となっている。
半導体チップ10は、セル部にて、例えば、ベース層19等を貫通して電流分散層16に達すると共に、底面が電流分散層16内に位置するように、幅が1.4~2.0μmとされた複数のトレンチ22が形成されている。トレンチ22は、JFET部14および第1ディープ層15に達しない深さとなっており、底面よりも下方にJFET部14および第1ディープ層15が位置するように形成されている。
トレンチ22は、例えば、Y軸方向に沿って延びるように複数本が延設されていると共に、X軸方向に等間隔で並べられてストライプ状に形成されている。つまり、トレンチ22は、長手方向が第1ディープ層15の長手方向と直交するように形成されている。トレンチ22は、法線方向において、第2ディープ層17に挟まれるように形成されている。そして、トレンチ22は、例えば、隣接するトレンチ22の中心間の距離、すなわちトレンチピッチが3.0μm以下となるように形成されている。
トレンチ22は、例えば、内壁面に形成されたゲート絶縁膜23と、ゲート絶縁膜23の表面に形成されたドープトPoly-Siによって構成されるゲート電極24によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜23は、例えば、トレンチ22の内壁面を熱酸化する、またはCVDで成膜することで形成される。CVDとは、chemical vapor depositionの略称である。ゲート絶縁膜23は、例えば、厚さがトレンチ22の側面側および底面側で共に100nm程度とされている。
ゲート絶縁膜23は、トレンチ22の内壁面以外の表面にも形成されている。具体的には、ゲート絶縁膜23は、例えば、半導体チップ10の一面10aのうちソース領域20の表面の一部も覆うように形成されている。言い換えると、ゲート絶縁膜23は、ゲート電極24が配置される部分と異なる部分において、コンタクト領域21およびソース領域20の残部を露出させるコンタクトホール23aが形成されている。
ゲート絶縁膜23は、図示しない外周部におけるベース層19の表面にも形成されている。ゲート電極24についても、ゲート絶縁膜23と同様に、図示しない外周部におけるゲート絶縁膜23の表面上まで延設されている。以上のようにして、本実施形態のトレンチゲート構造が構成されている。
半導体チップ10は、例えば、図示しない外周部において、ベース層19を貫通して電流分散層16に達するように凹部が形成された構造とされたメサ構造が形成されている。そして、図示しない外周部のうちセル部に隣接する領域には、セル部と同様に、ベース層19の表層部にコンタクト領域21が形成されている。
半導体チップ10の一面10a上には、ゲート電極24やゲート絶縁膜23等を覆うように、層間絶縁膜25が形成されている。層間絶縁膜25は、例えば、BPSG等で構成されている。BPSGとは、Borophosphosilicate Glassの略称である。
層間絶縁膜25は、コンタクトホール23aと連通してソース領域20およびコンタクト領域21を露出させるコンタクトホール25aが形成されている。層間絶縁膜25に形成されたコンタクトホール25aは、ゲート絶縁膜23に形成されたコンタクトホール23aと連通するように形成されており、当該コンタクトホール23aと共に1つのコンタクトホールとして機能する。以下、コンタクトホール23aおよびコンタクトホール25aを総称して「コンタクトホール23b」ともいう。コンタクトホール23bのパターンは、任意であり、例えば、複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。コンタクトホール23bは、例えば、トレンチ22の長手方向に沿ったライン状とされる。
層間絶縁膜25上には、コンタクトホール23bを通じてソース領域20およびコンタクト領域21と電気的に接続されるソース電極26が形成されている。ソース電極26は、図示しない外周部のベース層19に形成されたコンタクト領域21とも接続されている。また、層間絶縁膜25上には、コンタクトホール23bを通じてゲート電極24と電気的に接続される図示しないゲート配線が形成されている。
ソース電極26は、例えば、Ni/Al等の複数の金属にて構成されている。複数の金属のうちのn型SiC、すなわち、ソース領域20を構成する部分と接触する部分は、n型SiCとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともp型SiC、すなわち、コンタクト領域21と接触する部分は、p型SiCとオーミック接触可能な金属で構成されている。
半導体チップ10の他面10b側には、半導体基板11と電気的に接続されるドレイン電極27が形成されている。半導体チップ10は、例えば、上記した構造により、nチャネルタイプの反転型であるトレンチゲート構造のMOSFETが構成されている。また、半導体チップ10は、ドリフト層18とベース層19等とのpn接合によって内蔵ダイオードが構成される。
以上がSiC半導体装置に用いられる半導体チップ10の基本的な構成例である。SiC半導体装置は、例えば、半導体チップ10のMOSFETを利用し、三相モータ等を駆動させるインバータ回路などを構成するものとして用いられるが、この用途に限定されるものではなく、勿論、他の用途にも適用されうる。
〔基底面転位に起因する欠陥成長〕
SiC半導体装置は、例えば図2に示すように、セル部にトレンチゲート構造のMOSFETおよびpn接合で構成される内蔵ダイオードBDを有してなる。また、SiC半導体装置は、例えば、半導体基板11、バッファ層12やドリフト層内などにBPDが存在しており、このBPDに起因する欠陥が生じうる。
SiC半導体装置は、例えば図2に示すように、セル部にトレンチゲート構造のMOSFETおよびpn接合で構成される内蔵ダイオードBDを有してなる。また、SiC半導体装置は、例えば、半導体基板11、バッファ層12やドリフト層内などにBPDが存在しており、このBPDに起因する欠陥が生じうる。
SiC半導体装置は、図3に示すように、MOSFETおよび内蔵ダイオードBDを有する回路構成となっており、MOSFETがオン時にはドレイン電極27からソース電極26へのオン電流IONが生じる。なお、図3における「S」、「D」、「G」は、それぞれ、ソース電極26、ドレイン電極27、ゲート電極24に対応している。具体的には、ゲート電極24に例えば20Vなどの所定の電圧が印加されると、ベース層19のうちのトレンチ22に接している表面にチャネルが形成され、ソース電極26とドレイン電極27との間にオン電流IONが流れる。
その後、SiC半導体装置は、オフ状態になると、逆バイアスが印加されて逆導通状態となるため、内蔵ダイオードBDが還流ダイオードとして機能し、内蔵ダイオードを通じて還流電流IOFFが流れる。このとき、図4に示すように、内蔵ダイオードBDを構成するpn接合のp型層側からn型層側に拡散したホールとn型層中の電子とが再結合する。このホールと電子との再結合エネルギーが大きいため、SiC半導体装置は、BPDが拡張して積層欠陥Dが生じてしまう。以下、このような積層欠陥Dを単に「欠陥D」と称する。この欠陥Dは、オン電流IONおよび還流電流IOFFの妨げとなる。上記したように、半導体チップ10は、所定以上の時間で駆動すると欠陥Dが生じるため、製造された直後、すなわち欠陥Dが生じる前の段階における電気特性に対して、駆動後の電気特性が低下してしまう。
近年、SiC半導体装置は、欠陥Dが生じる前の半導体チップ10の初期の電気特性に対する、所定以上の時間で駆動後の電気特性の変動量である「通電変動量」の低減が求められている。なお、ここでいう電気特性としては、例えば、内蔵ダイオードBDの順方向電圧VfやMOSFETのオン時の電圧VDSなどが挙げられる。SiC半導体装置の製造コストはSi(シリコン)を主成分とする半導体装置に比べて大きいため、製造コストの増大を抑えつつ、通電変動量が低減されたSiC半導体装置を製造するためには、製造工程において通電変動量を予測することが重要である。
〔SiC半導体装置の製造方法〕
次に、本実施形態のSiC半導体装置の製造方法および通電変動量の予測について説明する。なお、SiCで構成されたエピタキシャル層の成長やトレンチゲート構造のMOSFETの形成等については、公知のSiC半導体製造工程により可能であるため、本明細書ではこれらの詳細を省略する。
次に、本実施形態のSiC半導体装置の製造方法および通電変動量の予測について説明する。なお、SiCで構成されたエピタキシャル層の成長やトレンチゲート構造のMOSFETの形成等については、公知のSiC半導体製造工程により可能であるため、本明細書ではこれらの詳細を省略する。
例えば、本実施形態のSiC半導体装置は、図5に示す工程を経て製造される。ステップS110では、SiCで形成されたインゴットから複数の半導体基板11の切り出しを行う。
続くステップS120では、例えば、切り出した複数の半導体基板11のうち代表の1枚について、少なくともBPDの密度の測定を行う。BPDの密度は、例えば、水酸化カリウム(KOH)を用いて半導体基板11の表面のウェットエッチングを行い、エッチング後の表面の窪み、すなわちエッチピットの数を確認し、単位面積当たりの数を算出することで得られる。具体的には、例えば、BPD密度は、KOHエッチング後の半導体基板11の表面を撮像し、公知の画像解析技術により当該撮像画像を解析することで得られる。
ステップS130では、少なくともBPD密度に基づいて、ステップS110で切り出した半導体基板11を用いて半導体チップ10を製造したと仮定したときの通電変動量の予測を行う。例えば、ステップS130では、所定の計算式あるいは機械学習モデルにより構成される判別モデルを用い、少なくともBPD密度に基づいて通電変動量の予測を行う。具体的には、例えば、半導体基板11のBPD密度を測定し、当該BPD密度の半導体基板11を用いて製造した半導体チップ10のMOSFETの初期VONに対する所定時間駆動後のVONの変動量ΔVONの割合のデータを取得する。予め取得したBPD密度と、半導体チップ10の初期VONに対する変動量ΔVONの割合との関係は、例えば図6に示すものとなる。図6に示す結果は、半導体基板11のBPD密度と、当該BPD密度の半導体基板11を用いて製造した半導体チップ10におけるΔVON/初期VONとの間に所定の相関関係があり、BPD密度に基づいて通電変動量の予測が可能であることを示唆している。そして、このBPD密度と通電変動量との関係データに基づいて構築された判別モデルを用い、半導体チップ10の製造途中において、半導体チップ10の通電変動量を予測する。判別モデルとしては、例えば、予め取得した上記の関係データにより導き出され、BPD密度を少なくとも1つの変数とする重回帰分析手法の計算式、または当該関係データを学習データとする任意の機械学習モデルを用いることができる。機械学習モデルとしては、例えば、サポートベクターマシン、ニュートラルネットワーク、ランダムフォレストやk近傍法などの公知の手法を用いることができる。
なお、判別モデルは、例えば、図示しない回路基板にROM、RAMやI/Oなどの各種電子部品が搭載されてなる電子制御ユニットの記録媒体に格納されており、必要に応じて記録媒体から読み込まれ、実行される。また、ステップS130前に予め取得する通電変動量(例えばΔVON/初期VON)のデータにおける所定の通電時間、電圧、温度などの駆動条件については、SiC半導体装置の用途や使用環境および要求性能などに応じて、適宜設定される。また、上記では、通電変動量の予測を行うために予め取得する通電変動量のデータがΔVON/初期VONである例について説明したが、これに限定されるものでなく、内蔵ダイオードのΔVf/初期Vfなどの他の電気特性であってもよい。
ステップS140では、ステップS130で予測した通電変動量が所定以下であるか否かの判定を行う。この判定は、例えば、ステップS130で使用する判別モデルが格納される電子制御ユニットに記録される判定プログラムにより実行される。ステップS140にて肯定判定の場合、すなわち所定時間以上の駆動後における通電変動量が小さく、電気特性についての信頼性が高いと見込まれる場合には、ステップS110で切り出した半導体基板11を用いたSiC半導体装置の製造を継続する。一方、ステップS140にて否定判定の場合、すなわち所定時間以上の駆動後における通電変動量が大きく、電気特性についての信頼性が低いと見込まれる場合には、ステップS110で切り出した半導体基板11を用いたSiC半導体装置の製造を中止する。なお、ステップS140の判定に用いる閾値については、例えば、製造するSiC半導体装置に求められる要求性能などに応じて適宜設定される。これにより、SiC半導体装置の製造を最小限に抑え、その製造コストを低減しつつも、通電変動量が所定以下とされたSiC半導体装置を製造することが可能となる。
上記では、ステップS120にてBPD密度を測定し、ステップS130にて少なくともBPD密度に基づいて通電変動量を予測する例について説明したが、これに限定されるものではない。通電変動量の予測精度をより向上させるため、他のパラメータについても測定を行い、BPD密度に加えて、当該他のパラメータを用いて通電変動量を予測することもできる。
例えば、BPD密度に加えて、BPDの種類を加味することで、通電変動量の予測精度をさらに向上させることができる。BPDは、六方晶であるSiCにおける12の方位および6のバーガースベクトルbにより、合計で72の種類に分類される。具体的には、方位は、[11-20]、[-12-10]、[-2110]、[-1-120]、[1-210]、[2-1-10]、[10-10]、[01-10]、[1-100]、[-1010]、[0-110]、[-1100]の12の軸方向である。バーガースベクトルbは、(1/3)[11-20]、(1/3)[-2110]、(1/3)[1-210]の3つであって、これら3つそれぞれについて更にループ方向による2つのタイプが存在している。つまり、バーガースベクトルbは、合計で6の軸方向が存在する。
なお、上記した括弧付きで示した[11-20]などの表記は、ミラー指数を意味している。また、このミラー指数の表記における『-』(バー)は、本来ならば所望の数字の上に付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前に付したものである。
BPDの方位については、例えば、KOHでのエッチング後の表面観察により得ることができる。バーガースベクトルbについては、例えば、X線トポグラフィー法やPL(フォトルミネッセンス)イメージング法などの非破壊検査により測定することができる。BPD種類の判別は、例えば、KOHエッチング後の画像やX線トポグラフィー法、PLイメージング法により得られる画像を用いて、公知の画像認証技術により解析することで行うことができる。また、各種手法により得られる上記の画像および解析結果を教師データとして、ディープラーニングなどの深層学習モデルを用いることで、BPD種類の判別精度をより向上させることができる。
BPDは、上記した種類によって、三角形状の欠陥D1が成長するもの、帯状の欠陥D2が成長するもの、欠陥Dが成長しないものに分類される。特に、帯状の欠陥D2は、例えば図7に示すように、三角形状の欠陥D1に比べて面積が大きくなるため、通電変動量への影響が大きい。例えば、バーガースベクトルbが(1/3)[-2110]のBPDについては、[11-20]、[-12-10]、[2-1-10]、[10-10]、[01-10]、[1-100]、[-1100]の方位の場合、帯状の欠陥D2として成長する。また、バーガースベクトルbが(1/3)[1-210]のBPDについては、方位が[-2110]、[-1-120]、[1-210]、[1-100]、[-1010]、[0-110]、[-1100]の場合、帯状の欠陥D2として成長する。つまり、BPDは、72種類のうち28種類が帯状の欠陥D2として成長する。このため、BPD密度とBPD種類の2つのパラメータに基づいて通電変動量の予測を行うことで、その予測精度をさらに向上させることができる。
例えば、事前に、BPDの72種類のうち帯状の欠陥D2として成長する28種類と通電変動量(ΔVON/初期VONなど)との関係データを予め取得しておく。また、判別モデルとしては、例えば、BPD密度、BPD種類を変数として重回帰分析法によって通電変動量を算出する計算式やBPDの密度・種類と通電変動量との関係データを教師データとし、通電変動量を予測する機械学習モデルを構築しておく。そして、ステップS130にて、ステップS120で測定した半導体基板11のBPD密度およびBPD種類に基づいて、通電変動量を予測すればよい。
なお、この場合、BPD密度としては、例えば、BPDのうち帯状の欠陥D2が成長する28種類のみで算出したものが用いられうるが、BPDの種類を区別せずに算出したものが合わせて用いられてもよい。また、三角形状の欠陥D1が成長するBPDの種類を通電変動量の予測に用いてもよい。
また、BPD密度は、例えば図8Aや図8Bに示すように、半導体基板11の面内において分布が生じる。図8A、図8Bでは、半導体基板11の面内におけるBPD密度の分布であって、BPD密度が低い領域ほど白に近い色で、BPD密度が高い領域ほど黒に近い色で示している。図8A、図8Bに示すBPD密度の分布は、それぞれ異なるSiCインゴットから切り出した半導体基板11のものである。このように、BPD密度に分布がある場合、半導体基板11は、一部の領域のみが予測された通電変動量が所定の閾値以下である状態となりうる。例えば、このような場合、ステップS140にて肯定判定とし、SiC半導体装置の製造を継続し、予測された通電変動量が所定の閾値以下であった部分で製造された半導体チップ10をピックアップすればよい。また、半導体基板11のうち所定以上(限定するものではないが、例えば80%以上)の領域について予測された通電変動量が所定の閾値を超える場合、ステップS140にて否定判定とし、当該半導体基板11を用いたSiC半導体装置の製造を中止すればよい。
さらに、ステップS130において、半導体基板11の不純物濃度を通電変動量の予測におけるパラメータの1つとして使用してもよい。この場合、半導体基板11の不純物濃度とこれを用いて製造した半導体チップ10の通電変動量との関係データを予め取得し、当該関係データを用いた判別モデルを構築しておく。そして、ステップS130にて、半導体基板11の不純物濃度を通電変動量の予測におけるパラメータの1つとして用いればよい。
次に、図5に示すフローチャートに続くSiC半導体装置の製造工程について、図9を参照して説明する。
ステップS210では、ステップS140において予測された通電変動量が閾値以下あるいは閾値以下の領域が所定以上の割合であった半導体基板11上にエピタキシャル層を成長させ、バッファ層12および低濃度層13を形成する。以下、説明の便宜上、半導体基板11上にエピタキシャル層を形成したものを「SiCウェハ」と称する。SiCウェハは、SiCエピウェハとも称されうる。
続くステップS220では、SiCウェハを用いて半導体チップ10を製造したと仮定したときの通電変動量の予測を行う。例えば、バッファ層12における不純物濃度および膜厚、並びにドリフト層18を構成する低濃度層13における不純物濃度および膜厚のそれぞれのパラメータに対する半導体チップ10の通電変動量のデータを予め取得しておく。また、ステップS210にて形成したSiCウェハにおけるバッファ層12および低濃度層13のそれぞれにおける不純物濃度および膜厚のデータは、例えば、図示しない記録媒体に記録される。そして、ステップS220にて通電変動量の予測を行う判別モデルは、BPD密度に加えて、バッファ層12および低濃度層13のそれぞれにおける不純物濃度および膜厚の少なくとも1つを通電変動量の予測におけるパラメータとして用いる構成となっている。なお、ステップS220で使用する判別モデルは、例えば、ステップS130にて使用する判別モデルと同様に、重回帰分析法あるいは任意の機械学習モデルを用いたものとされる。
次のステップS230では、ステップS220で予測した通電変動量が所定以下であるか否かの判定を行う。この判定は、例えば、ステップS220で使用する判別モデルが格納される電子制御ユニットに記録される判定プログラムにより実行される。ステップS230にて肯定判定の場合、すなわち信頼性が高いと見込まれる場合には、ステップS240に進み、ステップS210で形成したSiCウェハを用いたSiC半導体装置の製造を継続する。一方、ステップS230にて否定判定の場合、すなわち信頼性が低いと見込まれる場合には、ステップS210で形成したSiCウェハを用いたSiC半導体装置の製造を中止する。なお、ステップS230の判定に用いる閾値についても、例えば、ステップS140の判定における閾値と同様に、製造するSiC半導体装置に求められる要求性能などに応じて適宜設定される。
ステップS240では、例えば、SiCウェハ上にJFET部14、第1ディープ層15、電流分散層16、第2ディープ層17、ベース層19、ソース領域20、コンタクト領域21を形成する。また、ステップS240では、例えば、トレンチゲート構造、ソース電極26、ドレイン電極27および図示しない外周部のガードリング等を形成し、MOSFETを有する複数の半導体チップ10を形成する。なお、ステップS240で形成する各層のパラメータは、例えば、図示しない記録媒体に記録され、後述するステップS260における通電変動量の予測に用いられる。ここでいう各層のパラメータとしては、例えば、JFET部14における不純物濃度および幅、セル部におけるトレンチゲート構造同士のピッチ、第1ディープ層15や第2ディープ層17における不純物濃度および膜厚などが挙げられる。また、各層のパラメータとしては、ソース領域20やコンタクト領域21における不純物濃度および幅なども挙げられる。
ステップS250では、ステップS240で形成した複数の半導体チップ10について、例えば、Vf、VONやI-V特性などの各種電気特性の測定を行う。ステップS250で得られた複数の半導体チップ10の初期電気特性は、例えば、図示しない記録媒体に記録され、ステップS260における通電変動量の予測でのパラメータの1つとして用いられる。
ステップS260では、例えば、判別モデルにより、BPD密度に加えて、ステップS240、S250にて得られた各種のパラメータのうち少なくとも1つを用いて、複数の半導体チップ10について通電変動量の予測を行う。具体的には、ステップS240で形成したMOSFETの各層における不純物濃度、膜厚や幅、トレンチゲート構造のピッチの各種パラメータと実際の通電変動量との関係データを予め取得しておく。また、ステップS250で製造した半導体チップ10の各種電気特性の初期値と実際の通電変動量との関係データを予め取得しておく。そして、BPD密度に加えて、これらの関係データに基づいて、エピウェハ層上における各層の不純物濃度などや半導体チップ10の初期電気特性などの各種パラメータの少なくとも1つを用いて通電変動量を予測する判別モデルを構築する。ステップS260では、このような判別モデルを用いて、通電変動量の予測を行う。
ステップS270では、ステップS260で予測した通電変動量に応じて、半導体チップ10の分類を行う。この分類処理は、例えば、ステップS260で使用する判別モデルが格納される電子制御ユニットに記録されるプログラムにより実行される。1枚のウェハに形成される複数の半導体チップ10は、例えば図10に示すように、初期の電気特性の1つであるソース電極26-ドレイン電極27間のVONにばらつきが見られる。なお、図10に示すグラフは、横軸が初期のVON(単位:V)、縦軸が枚数である。そして、半導体チップ10は、駆動するにつれて内部で欠陥Dが成長し、VONが高電圧側にシフトする。ステップS270では、例えば、初期VONおよび予測した通電変動量(ΔVON)により得られる変動後のVONである「変動VON」とSiC半導体装置に要求されるVONである「要求VON」との差分に応じて、複数の半導体チップ10について分類を行う。例えば、要求VONに対して変動VONが最も低い電圧であるグループ、すなわち最も性能が高いグループをランク1とし、ランク1の次に変動VONが低い電圧であるグループをランク2とする、といった具合に変動後の予測性能に応じたランク分けを行う。なお、ステップS270にて要求性能を満たさなかったグループ、すなわちNGランクに分類された半導体チップ10については、ステップS280に進まずに除かれる。
ステップS280では、例えば、ステップS270で分類した半導体チップ10をリードフレームなどに搭載し、樹脂封止等を行ってSiC半導体装置を製造する。このとき、半導体チップ10は、例えば、ステップS270で分類されたランクに応じた用途のSiC半導体装置に用いられる。例えば、ステップS270の一例としては、最も性能が高いランクを車載用途に適用することが挙げられるが、これに限定されるものではない。
以上が、本実施形態のSiC半導体装置の基本的な製造工程である。なお、ステップS270では、半導体チップ10の分類において通電変動量としてVONを用いる例について説明したが、これに限定されるものでなく、要求性能に応じて他の電気特性の通電変動量を指標に用いてもよい。
本実施形態によれば、SiCインゴットからの半導体基板11の切り分け、エピタキシャル層の成長、トレンチゲート構造のMOSFET形成の各段階において、少なくともBPD密度に基づいて最終的に製造される半導体チップ10の通電変化量の予測を行う。そして、予測した通電変動量が所定以下の場合にSiC半導体装置の製造を継続する。これにより、通電変動量を予測し、予測した通電変動量を製造工程に反映して継続可否を決定し、製造コストを抑えつつ、通電変動量が抑制されたSiC半導体装置の製造方法となる。
また、本実施形態では、以下の効果も得られる。
(1)半導体基板11におけるBPD種類を判別し、BPD密度およびBPD種類に基づいて通電変動量を予測することにより、通電変動量の予測をより高精度にすることができる。
(2)BPD種類を判別することにおいては、半導体基板11を撮像して得られる画像を用いた画像認証により行うことで、BPD種類の判別精度が向上する。
(3)BPD種類、半導体基板11における不純物濃度、バッファ層12における不純物濃度および膜厚、ドリフト層18における不純物濃度および膜厚のうちの少なくとも1つ以上と、BPD密度とをパラメータとして用いると、通電変動量の予測精度が向上する。また、ベース層19における不純物濃度および膜厚、ソース領域20やコンタクト領域21における不純物濃度および幅、半導体チップ10の初期電気特性の少なくとも1つを判別モデルのパラメータとして用いても、通電変動量の予測精度がより向上する。つまり、BPD密度を含む2以上のパラメータに基づいて通電変動量の予測を行うことで、BPD密度のみにより当該予測を行う場合よりも通電変動量を高精度に予測できる。
(4)通電変動量の予測において、重回帰分析法あるいは機械学習モデルによる判別モデルを用いることで、通電変動量の予測精度が向上する。
(5)製造した半導体チップ10については予測した通電変動量に応じて分類し、分類した半導体チップ10を分類に応じた用途のSiC半導体装置に用いる。これにより、SiC半導体装置の製造を必要以上に行うことがなくなり、製造コストを低減しつつ、通電変動量が抑えられたSiC半導体装置を製造することができる。
(他の実施形態)
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
上記実施形態では、SiC半導体装置として、JFET部14やディープ層15、17を有する構成とされた半導体チップ10を用いる例について説明したが、これに限定されるものではない。例えば図11に示すように、半導体チップ10がJFET部14やディープ層15、17等を有しない構成である場合には、通電変動量の予測に用いるパラメータを半導体チップ10の構成要素の条件に限定すればよい。例えば、半導体基板11のBPD密度に加えて、BPD種類、半導体基板11の不純物濃度、ドリフト層28、ベース層19やソース領域20の不純物濃度および膜厚あるいは幅のうち少なくとも1つ以上を予測のパラメータとすればよい。このように、通電変動量の予測に用いるパラメータについては、半導体チップ10の構成に応じて適宜変更されてもよい。なお、ここでいうドリフト層28は、少なくともJFET部14を有しない構成となっている。
本開示に記載の制御部(例えば判別モデルが記録された電子制御ユニットなど)及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御部及びその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御部及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。
なお、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の形状、位置関係等に限定される場合等を除き、その形状、位置関係等に限定されるものではない。
(本開示の観点)
上記した本開示については、例えば以下に示す観点として把握することができる。
[第1の観点]
炭化珪素で構成される半導体基板(11)に形成され、内蔵ダイオードが構成されるスイッチング素子を有する炭化珪素半導体装置の製造方法であって、
前記半導体基板における基底面転位の密度であるBPD密度を測定することと、
前記スイッチング素子を有する半導体チップ(10)を製造したと仮定した場合において、前記半導体チップの製造直後における前記スイッチング素子の初期の電気特性を初期値とし、前記初期値に対する前記スイッチング素子を所定以上の時間で駆動した後の当該電気特性の変動量を通電変動量として、少なくとも前記BPD密度に基づいて前記通電変動量を予測することと、
予測した前記通電変動量に基づいて、前記半導体基板を用いて前記炭化珪素半導体装置の製造を継続するか否かの判定を行うことと、を含む炭化珪素半導体装置の製造方法。
[第2の観点]
前記基底面転位の種類であるBPD種類を判別すること、をさらに備え、
前記通電変動量を予測することにおいては、前記BPD密度および前記BPD種類に基づいて行う、第1の観点に記載の炭化珪素半導体装置の製造方法。
[第3の観点]
前記BPD種類を判別することにおいては、前記半導体基板を撮像して得られる画像を用いた画像認証により行う、第2の観点に記載の炭化珪素半導体装置の製造方法。
[第4の観点]
前記半導体基板にバッファ層(12)およびドリフト層(18、28)を積層して炭化珪素ウェハを形成すること、をさらに備え、
前記通電変動量を予測することにおいては、前記基底面転位の種類であるBPD種類、前記半導体基板における不純物濃度、前記バッファ層における不純物濃度および膜厚、前記ドリフト層における不純物濃度および膜厚のうちの少なくとも1つ以上と、前記BPD密度とに基づいて前記通電変動量を予測し、
前記炭化珪素半導体装置の製造を継続するか否かの判定を行うことにおいては、前記炭化珪素ウェハを用いた前記炭化珪素半導体装置の製造を継続するか否かを判定する、第1ないし第3の観点のいずれか1つに記載の炭化珪素半導体装置の製造方法。
[第5の観点]
前記通電変動量を予測することにおいては、事前の機械学習により学習した判定モデルを用いる、第1ないし第4の観点のいずれか1つに記載の炭化珪素半導体装置の製造方法。
[第6の観点]
前記通電変動量を予測することにおいては、少なくとも前記BPD密度を変数の1つとして有する重回帰分析に基づく判定モデルを用いる、第1ないし第4の観点のいずれか1つに記載の炭化珪素半導体装置の製造方法。
[第7の観点]
前記炭化珪素ウェハに、ベース層(19)、ソース領域(20)、コンタクト領域(21)を形成し、前記半導体チップを複数製造すること、をさらに備え、
前記通電変動量を予測することにおいては、前記判定モデルを用い、前記BPD密度および前記BPD種類、前記半導体基板における不純物濃度、前記バッファ層における不純物濃度および膜厚、前記ドリフト層における不純物濃度および膜厚、前記ソース領域における不純物濃度および幅、前記コンタクト領域における不純物濃度および幅、前記スイッチング素子の初期電気特性のうち少なくとも3つ以上に基づいて、前記通電変動量を予測する、第5または第6の観点に記載の炭化珪素半導体装置の製造方法。
[第8の観点]
前記半導体チップを複数製造することにおいては、前記炭化珪素ウェハに、JFET部(14)、ディープ層(15、17)をさらに形成し、
前記通電変動量を予測することにおいては、前記判定モデルを用い、前記BPD密度および前記BPD種類、前記半導体基板における不純物濃度、前記バッファ層における不純物濃度および膜厚、前記ドリフト層における不純物濃度および膜厚、前記JFET部における不純物濃度および幅、前記ディープ層における不純物濃度、前記ソース領域における不純物濃度および幅、前記コンタクト領域における不純物濃度および幅、前記スイッチング素子の初期電気特性のうち少なくとも3つ以上に基づいて、前記通電変動量を予測する、第7の観点に記載の炭化珪素半導体装置の製造方法。
[第9の観点]
製造した複数の前記半導体チップを予測した前記通電変動量の値に応じた区分に分類することをさらに備える、第7または第8の観点に記載の炭化珪素半導体装置の製造方法。
上記した本開示については、例えば以下に示す観点として把握することができる。
[第1の観点]
炭化珪素で構成される半導体基板(11)に形成され、内蔵ダイオードが構成されるスイッチング素子を有する炭化珪素半導体装置の製造方法であって、
前記半導体基板における基底面転位の密度であるBPD密度を測定することと、
前記スイッチング素子を有する半導体チップ(10)を製造したと仮定した場合において、前記半導体チップの製造直後における前記スイッチング素子の初期の電気特性を初期値とし、前記初期値に対する前記スイッチング素子を所定以上の時間で駆動した後の当該電気特性の変動量を通電変動量として、少なくとも前記BPD密度に基づいて前記通電変動量を予測することと、
予測した前記通電変動量に基づいて、前記半導体基板を用いて前記炭化珪素半導体装置の製造を継続するか否かの判定を行うことと、を含む炭化珪素半導体装置の製造方法。
[第2の観点]
前記基底面転位の種類であるBPD種類を判別すること、をさらに備え、
前記通電変動量を予測することにおいては、前記BPD密度および前記BPD種類に基づいて行う、第1の観点に記載の炭化珪素半導体装置の製造方法。
[第3の観点]
前記BPD種類を判別することにおいては、前記半導体基板を撮像して得られる画像を用いた画像認証により行う、第2の観点に記載の炭化珪素半導体装置の製造方法。
[第4の観点]
前記半導体基板にバッファ層(12)およびドリフト層(18、28)を積層して炭化珪素ウェハを形成すること、をさらに備え、
前記通電変動量を予測することにおいては、前記基底面転位の種類であるBPD種類、前記半導体基板における不純物濃度、前記バッファ層における不純物濃度および膜厚、前記ドリフト層における不純物濃度および膜厚のうちの少なくとも1つ以上と、前記BPD密度とに基づいて前記通電変動量を予測し、
前記炭化珪素半導体装置の製造を継続するか否かの判定を行うことにおいては、前記炭化珪素ウェハを用いた前記炭化珪素半導体装置の製造を継続するか否かを判定する、第1ないし第3の観点のいずれか1つに記載の炭化珪素半導体装置の製造方法。
[第5の観点]
前記通電変動量を予測することにおいては、事前の機械学習により学習した判定モデルを用いる、第1ないし第4の観点のいずれか1つに記載の炭化珪素半導体装置の製造方法。
[第6の観点]
前記通電変動量を予測することにおいては、少なくとも前記BPD密度を変数の1つとして有する重回帰分析に基づく判定モデルを用いる、第1ないし第4の観点のいずれか1つに記載の炭化珪素半導体装置の製造方法。
[第7の観点]
前記炭化珪素ウェハに、ベース層(19)、ソース領域(20)、コンタクト領域(21)を形成し、前記半導体チップを複数製造すること、をさらに備え、
前記通電変動量を予測することにおいては、前記判定モデルを用い、前記BPD密度および前記BPD種類、前記半導体基板における不純物濃度、前記バッファ層における不純物濃度および膜厚、前記ドリフト層における不純物濃度および膜厚、前記ソース領域における不純物濃度および幅、前記コンタクト領域における不純物濃度および幅、前記スイッチング素子の初期電気特性のうち少なくとも3つ以上に基づいて、前記通電変動量を予測する、第5または第6の観点に記載の炭化珪素半導体装置の製造方法。
[第8の観点]
前記半導体チップを複数製造することにおいては、前記炭化珪素ウェハに、JFET部(14)、ディープ層(15、17)をさらに形成し、
前記通電変動量を予測することにおいては、前記判定モデルを用い、前記BPD密度および前記BPD種類、前記半導体基板における不純物濃度、前記バッファ層における不純物濃度および膜厚、前記ドリフト層における不純物濃度および膜厚、前記JFET部における不純物濃度および幅、前記ディープ層における不純物濃度、前記ソース領域における不純物濃度および幅、前記コンタクト領域における不純物濃度および幅、前記スイッチング素子の初期電気特性のうち少なくとも3つ以上に基づいて、前記通電変動量を予測する、第7の観点に記載の炭化珪素半導体装置の製造方法。
[第9の観点]
製造した複数の前記半導体チップを予測した前記通電変動量の値に応じた区分に分類することをさらに備える、第7または第8の観点に記載の炭化珪素半導体装置の製造方法。
Claims (9)
- 炭化珪素で構成される半導体基板(11)に形成され、内蔵ダイオードが構成されるスイッチング素子を有する炭化珪素半導体装置の製造方法であって、
前記半導体基板における基底面転位の密度であるBPD密度を測定することと、
前記スイッチング素子を有する半導体チップ(10)を製造したと仮定した場合において、前記半導体チップの製造直後における前記スイッチング素子の初期の電気特性を初期値とし、前記初期値に対する前記スイッチング素子を所定以上の時間で駆動した後の当該電気特性の変動量を通電変動量として、少なくとも前記BPD密度に基づいて前記通電変動量を予測することと、
予測した前記通電変動量に基づいて、前記半導体基板を用いて前記炭化珪素半導体装置の製造を継続するか否かの判定を行うことと、を含む炭化珪素半導体装置の製造方法。 - 前記基底面転位の種類であるBPD種類を判別すること、をさらに備え、
前記通電変動量を予測することにおいては、前記BPD密度および前記BPD種類に基づいて行う、請求項1に記載の炭化珪素半導体装置の製造方法。 - 前記BPD種類を判別することにおいては、前記半導体基板を撮像して得られる画像を用いた画像認証により行う、請求項2に記載の炭化珪素半導体装置の製造方法。
- 前記半導体基板にバッファ層(12)およびドリフト層(18、28)を積層して炭化珪素ウェハを形成すること、をさらに備え、
前記通電変動量を予測することにおいては、前記基底面転位の種類であるBPD種類、前記半導体基板における不純物濃度、前記バッファ層における不純物濃度および膜厚、前記ドリフト層における不純物濃度および膜厚のうちの少なくとも1つ以上と、前記BPD密度とに基づいて前記通電変動量を予測し、
前記炭化珪素半導体装置の製造を継続するか否かの判定を行うことにおいては、前記炭化珪素ウェハを用いた前記炭化珪素半導体装置の製造を継続するか否かを判定する、請求項1に記載の炭化珪素半導体装置の製造方法。 - 前記通電変動量を予測することにおいては、事前の機械学習により学習した判定モデルを用いる、請求項4に記載の炭化珪素半導体装置の製造方法。
- 前記通電変動量を予測することにおいては、少なくとも前記BPD密度を変数の1つとして有する重回帰分析に基づく判定モデルを用いる、請求項4に記載の炭化珪素半導体装置の製造方法。
- 前記炭化珪素ウェハに、ベース層(19)、ソース領域(20)、コンタクト領域(21)を形成し、前記半導体チップを複数製造すること、をさらに備え、
前記通電変動量を予測することにおいては、前記判定モデルを用い、前記BPD密度および前記BPD種類、前記半導体基板における不純物濃度、前記バッファ層における不純物濃度および膜厚、前記ドリフト層における不純物濃度および膜厚、前記ソース領域における不純物濃度および幅、前記コンタクト領域における不純物濃度および幅、前記スイッチング素子の初期電気特性のうち少なくとも3つ以上に基づいて、前記通電変動量を予測する、請求項5または6に記載の炭化珪素半導体装置の製造方法。 - 前記半導体チップを複数製造することにおいては、前記炭化珪素ウェハに、JFET部(14)、ディープ層(15、17)をさらに形成し、
前記通電変動量を予測することにおいては、前記判定モデルを用い、前記BPD密度および前記BPD種類、前記半導体基板における不純物濃度、前記バッファ層における不純物濃度および膜厚、前記ドリフト層における不純物濃度および膜厚、前記JFET部における不純物濃度および幅、前記ディープ層における不純物濃度、前記ソース領域における不純物濃度および幅、前記コンタクト領域における不純物濃度および幅、前記スイッチング素子の初期電気特性のうち少なくとも3つ以上に基づいて、前記通電変動量を予測する、請求項7に記載の炭化珪素半導体装置の製造方法。 - 製造した複数の前記半導体チップを予測した前記通電変動量の値に応じた区分に分類することをさらに備える、請求項7に記載の炭化珪素半導体装置の製造方法。
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