WO2024116504A1 - セル多重インバータ - Google Patents

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WO2024116504A1
WO2024116504A1 PCT/JP2023/031139 JP2023031139W WO2024116504A1 WO 2024116504 A1 WO2024116504 A1 WO 2024116504A1 JP 2023031139 W JP2023031139 W JP 2023031139W WO 2024116504 A1 WO2024116504 A1 WO 2024116504A1
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axis component
voltage
zero
sequence
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Inventor
一伸 大井
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株式会社明電舎
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J3/00—Circuit arrangements for ac mains or ac distribution networks
    • H02J3/26—Arrangements for eliminating or reducing asymmetry in polyphase networks
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/49—Combination of the output voltage waveforms of a plurality of converters

Definitions

  • MMCC modular multilevel cascade converter
  • SSBC single star bridge cell
  • FIG. 1 shows an SST consisting of three cells per phase that combines an MMCC-SSBC and a dual active bridge (DAB) type bidirectional isolated DC/DC converter.
  • DAB dual active bridge
  • High-voltage AC power is converted into DC power using cells connected in series, the DC power is converted into high-frequency AC power, and then the power is converted back into DC power by isolating and rectifying it using a transformer. Reverse power interchange is also possible. Because SST uses a high-frequency transformer, it can be made smaller than conventional commercial frequency transformers.
  • phase voltage amplitude of a certain phase increases, and the AC voltage that the cell connected to that phase should output also increases.
  • Patent Document 1 discloses the main circuit configuration of an SST
  • Patent Document 2 discloses the configuration of a high-voltage multiple inverter.
  • Patent documents 3 and 4 disclose methods for continuing operation when a cell fails. In both documents, the failed cell is first short-circuited. However, this alone reduces the AC voltage amplitude that can be output from the phase with the failed cell. Therefore, in Patent document 3, a spare cell prepared in advance is inserted into the relevant phase. In Patent document 4, the DC voltage of the non-faulty cells in the relevant phase is increased.
  • Patent documents 5 and 6 disclose technology that uses zero-phase voltage in an MMCC-SSBC to address voltage imbalance. The purpose of this technology is to balance the capacitor voltages of each cell.
  • Patent Document 7 describes a technology that reduces the peak of the voltage command value by superimposing a zero-phase voltage on the voltage command value of a single three-phase inverter that does not perform cell multiplexing. It can also be used when outputting an unbalanced three-phase AC voltage, making the voltage command value peaks of each phase equal.
  • the technology in Patent Document 7 can be applied to MMCC-SSBCs and high-voltage multiplexed inverters.
  • Patent Documents 1 and 2 do not specifically mention how to connect to an unbalanced grid, how to output an unbalanced voltage, or how to deal with cell failures.
  • Patent Document 3 it is necessary to incorporate a spare cell into the device, and a switch is also required to turn on the spare cell, which increases costs and size. If no failure occurs, the spare cell will not be used and may be wasted.
  • Patent Document 4 the DC voltage of other cells in the corresponding phase is increased, so the cells must be designed with this in mind, which leads to problems with increased cost, size, and losses. Furthermore, neither Patent Document 3 nor Patent Document 4 describes a method for dealing with voltage imbalance.
  • Patent Documents 5 and 6 only a capacitor is connected to the DC side of each cell, and applications that do not handle active power, such as reactive power compensation devices, are envisaged.
  • high-voltage multiple inverters and SSTs have a separate path through which active power passes, and this path can be used to exchange power between cells and balance the capacitor voltages. This reduces the importance of the technology in Patent Documents 5 and 6.
  • neither Patent Document 5 nor 6 describes a method for dealing with cell failures.
  • Patent Document 7 harmonics of an odd multiple of three are superimposed as the zero-phase voltage.
  • the higher the frequency of the superimposed zero-phase voltage the larger the common-mode current flows through the stray capacitance of the circuit. This can cause many problems, such as increased heat generation in components, reduced efficiency, malfunction of the ground fault detector, insulation breakdown in the high-frequency transformer, and electromagnetic interference with other equipment. For this reason, it is necessary to lower the frequency of the superimposed zero-phase voltage.
  • Patent Document 7 does not disclose any method for dealing with cell failures.
  • the challenge is to eliminate the need to input a cell to the relevant phase or to increase the DC voltage of the cell only in the relevant phase, and to suppress the common-mode current.
  • Japanese Patent Application Laid-Open No. 10-75580 Japanese Patent Application Laid-Open No. 11-122943 JP 2012-147613 A WO2017/094379 A1 JP 2013-5694 A JP 2021-19481 A Japanese Patent Application Laid-Open No. 3-107373
  • the present invention was devised in consideration of the above-mentioned problems of the prior art, and one aspect of the present invention is a multi-cell inverter including a plurality of cells multiplexedly connected to each phase of an AC system in a star connection, a correction voltage command value generating unit that generates a correction voltage command value by superimposing a zero-sequence voltage of the same frequency as the fundamental wave on a voltage command value, and a gate signal generating unit that generates a gate signal for the cell based on the correction voltage command value, and the correction voltage command value generating unit is characterized in that it superimposes the zero-sequence voltage of the same frequency as the fundamental wave on the voltage command value so as to reduce the amplitude difference of the correction voltage command values for each phase.
  • a multiple cell inverter in another aspect, includes a plurality of cells connected in multiplex with star connection to each phase of an AC system, a correction voltage command value generating unit that generates a correction voltage command value by superimposing a zero-phase voltage of the same frequency as the fundamental wave on a voltage command value, and a gate signal generating unit that generates a gate signal for the cell based on the correction voltage command value, and is characterized in that the correction voltage command value generating unit superimposes the zero-phase voltage of the same frequency as the fundamental wave so that the difference between the amplitude of the correction voltage command value for each phase multiplied by the number of cells in each phase and divided by the number of cells in each phase that are operating without failure is small among the three phases.
  • the correction voltage command value generating unit includes a phase output unit that outputs a phase ⁇ t synchronized with the AC voltage of the system, a first dq converter that converts the phase voltage detection signal or the voltage command value, or the value obtained by multiplying the phase voltage detection signal or the voltage command value by a coefficient obtained by dividing the number of cells in each phase by the number of cells in each phase that are not broken and are operating, into a value on a rotating coordinate system synchronized with the system frequency, a second dq converter that converts the phase voltage detection signal or the voltage command value, or the value obtained by multiplying the phase voltage detection signal or the voltage command value by a coefficient obtained by dividing the number of cells in each phase by the number of cells in each phase that are not broken and are operating, into a value on a rotating coordinate system that rotates in the opposite direction to the system frequency, and a positive-phase d-axis converter that extracts a DC component from the output of the first dq converter.
  • the zero-phase voltage d-axis component and the zero-phase voltage q-axis component that equalize the AC output voltage of each cell are provided based on the positive-phase q-axis component, the negative-phase d-axis component and the negative-phase q-axis component obtained by extracting the DC component from the output of the second dq converter.
  • a first multiplier multiplies the zero-phase voltage d-axis component by cos ⁇ t or sin ⁇ t
  • a second multiplier multiplies the zero-phase voltage q-axis component by sin ⁇ t when the first multiplier multiplies by cos ⁇ t
  • multiplies the zero-phase voltage q-axis component by cos ⁇ t when the first multiplier multiplies by sin ⁇ t
  • a first adder adds the output of the first multiplier and the output of the second multiplier
  • a second adder adds the output of the first adder to the voltage command value and outputs it as a correction voltage command value.
  • the calculator calculates the d-axis component of the zero-phase voltage and the q-axis component of the zero-phase voltage based on equation (3).
  • V0d d-axis component of zero-phase-sequence voltage
  • V0q q-axis component of zero-phase-sequence voltage
  • V1d d-axis component of positive-phase-sequence voltage
  • V1q q-axis component of positive-phase-sequence voltage
  • V2d d-axis component of negative-phase-sequence voltage
  • V2q q-axis component of negative-phase-sequence voltage.
  • the calculator calculates the d-axis component of the zero-phase voltage and the q-axis component of the zero-phase voltage based on equation (4).
  • V0d d-axis component of zero-phase-sequence voltage
  • V0q q-axis component of zero-phase-sequence voltage
  • V1d d-axis component of positive-phase-sequence voltage
  • V1q q-axis component of positive-phase-sequence voltage
  • V2d d-axis component of negative-phase-sequence voltage
  • V2q q-axis component of negative-phase-sequence voltage.
  • the calculator calculates the d-axis component of the zero-phase-sequence voltage and the q-axis component of the zero-phase-sequence voltage based on equation (5).
  • V 0d d-axis component of zero-phase-sequence voltage
  • V 0q q-axis component of zero-phase-sequence voltage
  • V 2d d-axis component of negative-phase-sequence voltage
  • V 2q q-axis component of negative-phase-sequence voltage
  • V 1 positive-phase voltage component.
  • the present invention in a cell-multiplexed inverter in which multiple cells are connected in a star connection to each phase of an AC system, even if an unbalanced AC voltage occurs or an unbalanced AC voltage is intentionally output, it is not necessary to input a cell to the relevant phase or to increase the DC voltage of the cell only in the relevant phase, and it is also possible to suppress common mode current.
  • FIG. 4 is a circuit diagram showing a main circuit configuration of the first to third embodiments.
  • FIG. 4 is a block diagram showing a correction voltage command value generating unit according to the first embodiment.
  • FIG. 11 is a block diagram showing a correction voltage command value generating unit according to a second embodiment.
  • FIG. 13 is a diagram showing the operation when one U-phase cell fails.
  • FIG. 11 is a block diagram showing a correction voltage command value generating unit according to a third embodiment.
  • cells cellu1, cellu2, and cellu3 are connected in series to the U-phase of the AC system AC via a reactor Lu.
  • cells cellv1, cellv2, and cellv3 are connected in series to the V-phase of the AC system AC via a reactor Lv
  • cells cellw1, cellw2, and cellw3 are connected in series to the W-phase of the AC system AC via a reactor Lw.
  • AC phase voltages phase voltage detection signals
  • the DC terminals of cells cellu1, cell cellu2, cell cellu3, cell cellv1, cell cellv2, cell cellv3, cell cellw1, cell cellw2, and cell cellw3 are connected in parallel.
  • the DC voltage of cells cellu1 to cellw3 is V DC .
  • Figure 1(b) shows the configuration of one cell.
  • One end of switching devices S1, S3 is connected to one AC terminal of the cell.
  • One end of switching devices S2, S4 is connected to the other AC terminal of the cell.
  • the other ends of switching devices S1, S2 are connected to one end of the first capacitor C1.
  • the other ends of switching devices S3, S4 are connected to the other end of the first capacitor C1.
  • Switching devices S5 and S7 are connected in series between one end and the other end of the first capacitor C1.
  • switching devices S6 and S8 are connected in series between one end and the other end of the first capacitor C1.
  • reactor L1 One end of reactor L1 is connected to the connection point of switching devices S5 and S7.
  • One end of reactor L2 is connected to the connection point of switching devices S6 and S8.
  • the primary winding of transformer Tr is connected between the other end of reactor L1 and the other end of reactor L2.
  • a second capacitor C2 is connected between one DC terminal and the other DC terminal of the cell.
  • Switching devices S9 and S11 are connected in series between one end and the other end of the second capacitor C2.
  • switching devices S10 and S12 are connected in series between one end and the other end of the second capacitor C2.
  • reactor L3 is connected to the connection point of switching devices S9 and S11.
  • One end of reactor L4 is connected to the connection point of switching devices S10 and S12.
  • the secondary winding of transformer Tr is connected between the other end of reactor L3 and the other end of reactor L4. Note that reactors L1 to L4 in FIG. 1(b) may be omitted.
  • FIG. 2 shows a block diagram of the correction voltage command value generation unit of this embodiment 1.
  • This embodiment 1 equalizes the voltage responsibilities of each cell in applications where it is not necessary to equalize the power responsibilities of each cell.
  • a phase output unit (for example, a PLL: Phase-Locked Loop) 1 outputs a phase ⁇ t synchronized with the AC voltage of the system from phase voltage detection signals v U , v V , and v W of the AC system AC.
  • phase voltage detection signals vU , vV , and vW may be converted into phase voltages by detecting line voltages and calculating them. Also, instead of the phase voltage detection signals vU , vV , and vW , voltage command values vU *, vV *, and vW *, which will be described later, may be input to the phase output unit 1. Furthermore, the system AC voltage input to the phase output unit 1 may be only one representative phase.
  • phase output unit 1 refers to PLL 1.
  • the first low-pass filter 2 removes switching noise and the like from the phase voltage detection signals vU , vV , and vW (voltage command values vU *, vV *, and vW *).
  • the first dq converter 3 converts the phase voltage detection signals vU , vV , and vW , which have been subjected to the first low-pass filter 2, into values on a rotating coordinate system synchronized with the system frequency based on the phase ⁇ t.
  • the second low-pass filters 4 and 5 extract only the DC component from the output of the first dq converter 3.
  • the d-axis component of the outputs of the second low-pass filters 4 and 5 becomes the positive-phase d-axis component V1d of the phase voltage detection signals vU , vV , vW , and the q-axis component becomes the positive-phase q-axis component V1q . If the PLL 1 is operating normally, the positive-phase q-axis component V1q of the output of the second low-pass filter 5 is zero and is therefore not used.
  • the second dq converter 6 converts the phase voltage detection signals vU , vV , and vW to which the first low-pass filter 2 has been applied, based on the phase - ⁇ t, into values on a rotating coordinate system that rotates in the opposite direction to the system frequency.
  • the third low-pass filters 7 and 8 extract only the DC component from the output of the second dq converter 6.
  • the outputs of the third low-pass filters 7 and 8 become the negative-phase d-axis component V2d and the negative-phase q-axis component V2q of the phase voltage detection signals vU , vV , and vW , respectively.
  • the calculator 9 calculates the zero-phase voltage d-axis component V0d and the zero-phase voltage q-axis component V0q from the obtained positive-phase d-axis component V1d , positive-phase q-axis component V1q , negative-phase d-axis component V2d , and negative-phase q-axis component V2q using equation (3) described later.
  • the zero-phase voltage d-axis component V0d and the zero-phase voltage q-axis component V0q may be calculated using equations (4) and (5) instead of equation (3).
  • Oscillator 10 outputs a sine wave sin ⁇ t and a cosine wave cos ⁇ t from phase ⁇ t.
  • the first multiplier 11 multiplies the d-axis component of the zero-phase-sequence voltage V 0d by the cosine wave cos ⁇ t
  • the second multiplier 12 multiplies the q-axis component of the zero-phase-sequence voltage V 0q by the sine wave sin ⁇ t.
  • the first adder 13 obtains the sum of V 0d cos ⁇ t output by the first multiplier 11 and V 0q sin ⁇ t output by the second multiplier 12 .
  • the second adders 14, 15, and 16 add V0d cos ⁇ t+ V0q sin ⁇ t calculated by the first adder 13 to the voltage command values vU *, vV *, and vW *, respectively.
  • the voltage command values vU *, vV *, and vW * may be given as fixed sine waves, or may be obtained by feedback control of voltage or current.
  • the outputs vU *', vV *', and vW *' of the second adders 14, 15, and 16 are corrected voltage command values.
  • the corrected voltage command values vU *', vV *', and vW *' are used in the subsequent stage (gate signal generator) to generate gate signals (on/off command signals) by comparing carrier triangular waves or the like, and are input to the switching devices of each cell.
  • a zero-phase voltage having the same frequency as the fundamental wave is superimposed on the three-phase voltage command values vU *, vV *, and vW * so that the amplitudes of the corrected voltage command values vU *', vV *', and vW *' of the respective phases are equal (the difference is small).
  • the zero-phase voltage required for this purpose is calculated. Assuming that the voltage command values vU *, vV *, and vW * are approximately equal to the AC phase voltages (phase voltage detection signals) vU , vV , and vW , the AC phase voltages (phase voltage detection signals) vU , vV , and vW are defined as in the following formula (1).
  • V1d is the positive-phase d-axis component of the AC voltage
  • V2d is the negative-phase d-axis component
  • V2q is the negative-phase q-axis component.
  • V1q is the positive-phase q-axis component, but is zero if the PLL1 is operating normally.
  • V 0d and V 0q are the d-axis component and q-axis component of the zero-phase-sequence voltage to be superimposed according to the present embodiment 1. Since the objective is to equalize the amplitudes of the defined AC voltages, the d-axis component V 0d of the zero-phase-sequence voltage and the q-axis component V 0q of the zero-phase-sequence voltage that satisfy the formula (2) are obtained.
  • equation (3) can be approximated to equation (4).
  • equation (3) can be simplified to equation (5), where V1 represents the positive-sequence component of the AC voltage.
  • the necessary zero-phase voltage d-axis component V0d and zero-phase voltage q-axis component V0q are calculated based on the formula (3) and superimposed on the voltage command values vU *, vV *, and vW *.
  • the AC phase voltage detection signals vU , vV , and vW are detected, or the voltage command values vU *, vV *, and vW * are directly input, and converted into values on a rotating coordinate system synchronized with the system frequency to extract DC components, thereby obtaining the positive-phase d-axis component V1d and the positive-phase q-axis component V1q .
  • the negative-phase d-axis component V2d and the negative-phase q-axis component V2q are obtained by extracting DC components from values on a rotating coordinate system that rotates in the opposite direction to the system frequency.
  • the zero-phase-sequence voltage d-axis component V0d and the zero-phase-sequence voltage q-axis component V0q are calculated using equation (3), and the zero-phase-sequence voltages to be superimposed are obtained from the products of the cosine wave cos ⁇ t and the sine wave sin ⁇ t, respectively, and added to the voltage command values vU *, vV *, and vW *.
  • the zero-phase-sequence voltage d-axis component V0d and the zero-phase-sequence voltage q-axis component V0q may be calculated using equations (4) and (5).
  • the AC output voltages of the cells can be made equal even when an unbalanced AC voltage occurs or when an unbalanced AC voltage is intentionally output. This eliminates the need to insert a cell into a phase when the voltage amplitude of that phase increases, or to raise the cell DC voltage of only that phase. In addition, because the superimposed zero-sequence voltage is only the fundamental wave component, common-mode current can be suppressed.
  • the DC voltage of all cells must be increased or raised in advance, but the increase in DC voltage can be significantly suppressed compared to conventional technology, and the increase in cell voltage resistance can be minimized, reducing costs and size.
  • the zero-phase voltage to be superimposed in this embodiment 1 is determined by feedforward, so even if there is a fluctuation in the AC voltage, it can quickly follow up, and in principle the device is highly stable.
  • Emodiment 2] 3 shows a block diagram of a correction voltage command value generating unit of the present embodiment 2.
  • the present embodiment 2 differs from the first embodiment in the following points.
  • the phase voltage detection signals vU , vV , vW (or the voltage command values vU *, vV *, vW *) are multiplied by coefficients N/ nU , N/ nV , N/ nW .
  • the denominators nU , nV , nW of the coefficient are the number of cells in each phase that are operating without failure.
  • phase voltage detection signals vU , vV , vW (or the voltage command values vU *, vV *, vW *) used in the first dq converter 3 and the second dq converter 6 use values multiplied by these coefficients.
  • equation (6) the number of variables increases, making it difficult to derive a solution, and the derived equation becomes very complicated, making it difficult to implement in a control program.
  • phase voltage detection signals vU , vV , and vW are multiplied by coefficients to make the AC voltage of the phase containing the faulty cell appear larger in accordance with the number of faulty cells, thereby obtaining the positive-sequence d-axis component V1d , positive-sequence q-axis component V1q , negative-sequence d-axis component V2d , and negative-sequence q-axis component V2q .
  • equation (3) are then substituted into equation (3) to approximately obtain the required zero-sequence voltage d-axis component V0d and zero-sequence voltage q-axis component V0q .
  • the amplitude of the voltage command value for a phase in which a fault occurs can be reduced by superimposing the zero-phase-sequence voltage d-axis component V0d and the zero-phase-sequence voltage q-axis component V0q on the voltage command values vU *, vV*, and vW *.
  • N/ nU , N/ nV , and N/ nW are used as example coefficients, respectively.
  • FIG. 4(b) shows the case where the line voltage is maintained by applying Patent Document 4, and the remaining two U-phase cells need to output 1.5 times the AC voltage. To accommodate this, the DC voltage of the U-phase cells also needs to be increased by 1.5 times.
  • the output voltage of the U-phase cell can be reduced by superimposing the d-axis component V0d of the zero-phase voltage and the q-axis component V0q of the zero-phase voltage on the voltage command values vU *, vV *, and vW *.
  • the cell output voltages of the V-phase and W-phase increase, the same line voltage can be maintained by multiplying the AC voltages of all cells, including the U-phase, by about 1.15 times.
  • a zero-sequence voltage of the same frequency as the fundamental wave is superimposed so that the difference between the amplitudes of the corrected voltage command values vU *', vV *', vW *' for each phase is reduced by multiplying the amplitude of the corrected voltage command values vU*', vV*', vW*' for each phase by the number of cells N in each phase and dividing the result by the number of cells nU , nV , nW that are operating without failure in each phase.
  • gate signals are generated based on Figure 3 for healthy cells that are not faulty.
  • the high-voltage AC side turns on switching devices S1 and S3, or turns on switching devices S2 and S4 to output zero voltage, or performs short-circuit treatment with an external switch.
  • Switching devices S5 to S12 are turned off.
  • this embodiment 2 can equalize the AC output voltage of the cells even if some of the cells fail and short-circuit treatment is performed. Operation can be continued even if more cells fail than with conventional technology.
  • Emodiment 3 shows a block diagram of a correction voltage command value generating unit of the present embodiment 3.
  • the configuration before the calculator 9 is the same as that of the embodiment 1 or 2.
  • the present embodiment 3 differs from the embodiment 1 or 2 in the following points.
  • the calculator 9 for determining the d-axis component V 0d of the zero-phase-sequence voltage and the q-axis component V 0q of the zero-phase-sequence voltage uses the formula (5).
  • the comparator 18 determines whether the negative phase d-axis component V2d is equal to the positive phase d-axis component V1d .
  • the comparator 19 determines whether the negative phase d-axis component V2d is equal to -V1d /2.
  • the comparator 20 determines whether the negative phase q-axis component V2q is equal to 0.
  • the comparator 21 determines whether the negative phase q-axis component V2q is equal to - ⁇ 3V1d /2.
  • the comparator 22 determines whether the negative phase q-axis component V2q is equal to ⁇ 3V1d /2.
  • the comparator 18 may be configured to set a threshold value in advance and to consider the negative phase d-axis component V2d and the positive phase d-axis component V1d as equal if the difference between them is smaller than the threshold value.
  • the threshold value may have a hysteresis characteristic. The same applies to the comparators 19 to 22.
  • the AND element 23 outputs 1 if the negative-phase-sequence d-axis component V2d is equal to -V1d /2 and the negative-phase-sequence q-axis component V2q is equal to ⁇ 3V1d /2, and outputs 0 otherwise.
  • the switch SW1 outputs V1d /4 as the zero-phase-sequence voltage d-axis component V0d if the output of the AND element 23 is 1, and outputs the result of equation (5) if the output is 0.
  • the switch SW2 outputs - ⁇ 3V1d /4 as the zero-phase-sequence voltage q-axis component V0q if the output is 1, and outputs the result of equation (5) if the output is 0.
  • the AND element 24 outputs 1 if the negative-phase-sequence d-axis component V2d is equal to -V1d /2 and the negative-phase-sequence q-axis component V2q is equal to - ⁇ 3V1d /2, and outputs 0 otherwise. If the output of the AND element 24 is 1, the switch SW3 outputs V1d /4 as the zero-phase-sequence voltage d-axis component V0d , and if it is 0, the switch SW3 outputs the result of the switch SW1.
  • the switch SW4 If the output of the AND element 24 is 1, the switch SW4 outputs ⁇ 3V1d /4 as the zero-phase-sequence voltage q-axis component V0q , and if it is 0, the switch SW4 outputs the result of the switch SW2.
  • the AND element 25 outputs 1 if the negative-phase-sequence d-axis component V2d is equal to the positive-phase-sequence d-axis component V1d and the negative-phase-sequence q-axis component V2q is equal to 0, and outputs 0 otherwise. If the output of the AND element 25 is 1, the switch SW5 outputs -V1d /2 as the zero-phase-sequence voltage d-axis component V0d , and if it is 0, the switch SW5 outputs the result of the switch SW3. If the output of the AND element 25 is 1, the switch SW6 outputs 0 as the zero-phase-sequence voltage q-axis component V0q , and if it is 0, the switch SW6 outputs the result of the switch SW4.
  • Table 1 shows the d-axis component V 0d of the zero-phase voltage finally output by the switch SW5 and the q-axis component V 0q of the zero-phase voltage finally output by the switch SW6.
  • equation (8) is obtained.
  • the q-axis component V0q of the zero-phase voltage may be any value, and it shows that there are an infinite number of solutions. Among these infinite solutions, the one that minimizes the amplitude of the zero-phase voltage is given by equation (9).
  • Examples of the conditions of equations (7), (10), and (11) are a line-to-line short circuit and a two-phase to ground fault.
  • the voltage conditions of the formulas (7), (10), and (11) are detected, and a zero-phase sequence voltage is superimposed to equalize the amplitude of the voltage command value of each phase.
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Abstract

相電圧検出信号ｖＵ，ｖＶ，ｖＷまたは電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊を系統周波数に同期した回転座標上の値と系統周波数と逆向きに回転する回転座標上の値に変換し直流成分を抽出する。直流成分である正相ｄ軸成分Ｖ１ｄ，正相ｑ軸成分Ｖ１ｑ，逆相ｄ軸成分Ｖ２ｄ，逆相ｑ軸成分Ｖ２ｑに基づいて零相電圧ｄ軸成分Ｖ０ｄ、零相電圧ｑ軸成分Ｖ０ｑを演算する。零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑに余弦波，正弦波を乗算して足し合わせ、電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊に加算して補正電圧指令値ｖＵ＊'，ｖＶ＊'，ｖＷ＊'とする。交流系統の各相にスター結線で複数のセルを多重に接続したセル多重インバータにおいて、交流電圧に不平衡が生じた場合や意図的に不平衡な交流電圧を出力する場合でも、該当相にセルを投入する、該当相のみセル直流電圧を引き上げるといった必要をなくし、さらにコモンモード電流を抑制する。

Description

セル多重インバータ
　本発明は、交流系統の各相にスター結線で複数のセルを多重に接続したセル多重インバータに関する。
　セル多重インバータの一例として、三相交流の系統に連系するシングルスター・ブリッジセル（ＳＳＢＣ）のモジュラー・マルチレベル・カスケード変換器（ＭＭＣＣ）が知られている。また、ＭＭＣＣ－ＳＳＢＣのフルブリッジセルの直流側に別途電源やＤＣ／ＤＣコンバータなどが接続された構成も知られている。
　この構成の主な例としては、例えば特許文献１にあるようなソリッドステート・トランスフォーマー（ＳＳＴ）がある。図１にＭＭＣＣ－ＳＳＢＣとデュアルアクティブブリッジ（ＤＡＢ）方式の双方向絶縁型ＤＣ／ＤＣコンバータを組み合わせた１相あたりセル３台からなるＳＳＴを示す。
　高圧の交流電力を直列接続したセルで直流電力に変換し、直流電力を高周波の交流電力に変換し、トランスで絶縁、整流することで直流電力に変換できる。逆向きの電力融通も可能である。ＳＳＴは高周波トランスを用いるため、従来の商用周波数トランスよりも小型にできる。
　また、別の用途としては特許文献２の高圧多重インバータも該当する。
　ＳＳＴで不平衡な三相交流系統に連系する場合、あるいは高圧多重インバータで意図的に不平衡な三相交流電圧を出力する場合では、ある相の相電圧振幅が増加し該当相に接続されるセルが出力すべき交流電圧も増加する。
　これに対応するためには、セルの直流電圧を増加する必要があるが、部品に要求される耐圧も増加する必要が生じてしまいコストやサイズ増加の原因となる。セルに耐圧の大きなスイッチングデバイスを使用すれば損失が増加する原因にもなる。
　また、装置によっては一部のセルが故障しても運転継続を求められる場合がある。
　特許文献１はＳＳＴの主回路構成が、特許文献２は高圧多重インバータの構成が開示されている。
　特許文献３，４はセルが故障した際に運転を継続するための方法が開示されている。両方の文献にて最初に故障したセルの短絡を行う。ただし、これだけでは故障セルのある相の出力できる交流電圧振幅が低下してしまう。そこで、特許文献３では該当相にあらかじめ用意した予備セルを投入する。特許文献４では該当相の故障していないセルの直流電圧を増加する。
　特許文献５，６はＭＭＣＣ－ＳＳＢＣにおいて零相電圧を用いることで電圧不平衡に対応する技術が開示されている。この技術の目的は、各セルのコンデンサ電圧をバランスさせることである。
　特許文献７はセル多重を行わない単機の３相インバータの電圧指令値に零相電圧を重畳することで、電圧指令値のピークを下げる技術である。不平衡な三相交流電圧を出力する場合にも対応でき、各相の電圧指令値ピークを等しくすることができる。特許文献７の技術は、ＭＭＣＣ－ＳＳＢＣや高圧多重インバータに適用することができる。
　しかしながら、特許文献１，２では不平衡な系統への連系や不平衡電圧の出力、セルが故障したときの対処法は特に言及されていない。
　特許文献３では予備セルを装置に組み込む必要があり、また予備セルを投入するためのスイッチも必要になるため、コストやサイズが増加してしまう。故障が起こらなければ予備セルは使用されず、無駄になることもあり得る。
　特許文献４では該当相の他のセルの直流電圧を増加するため、それを踏まえたセルの設計が必要となりコストやサイズ、損失増加の問題が生じる。また、特許文献３，４ともに電圧不平衡への対応方法は記載されていない。
　特許文献５，６では各セルの直流側にはコンデンサのみが接続され無効電力補償装置など有効電力を扱わない用途が想定されている。しかし、高圧多重インバータやＳＳＴでは別途有効電力の通過経路を有するため、この経路を用いてセル間の電力融通を行い、コンデンサ電圧をバランスさせることができる。そのため、特許文献５，６の技術の重要性は低下する。また、特許文献５，６ともにセルの故障への対応方法は記載されていない。
　特許文献７では、零相電圧として３の奇数倍の高調波を重畳する。しかし、重畳する零相電圧の周波数が高いほど回路の浮遊容量を通して大きなコモンモード電流が流れてしまう。これにより、部品の発熱増加、効率低下、地絡検出器の誤動作、高周波トランスの絶縁破壊、他の機器への電磁障害といった多くの問題を引き起こす恐れがある。そのため、重畳する零相電圧の周波数を下げる必要がある。また、特許文献７もセルの故障への対応方法は記載されていない。
　以上示したようなことから、交流系統の各相にスター結線で複数のセルを多重に接続したセル多重インバータにおいて、交流電圧に不平衡が生じた場合や意図的に不平衡な交流電圧を出力する場合でも、該当相にセルを投入する、該当相のみセルの直流電圧を引き上げるといった必要をなくし、さらにコモンモード電流を抑制することが課題となる。
特開平１０－７５５８０号公報 特開平１１－１２２９４３号公報 特開２０１２－１４７６１３号公報 ＷＯ２０１７／０９４３７９　Ａ１ 特開２０１３－５６９４号公報 特開２０２１－１９４８１号公報 特開平３－１０７３７３号公報
　本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、交流系統の各相にスター結線で多重に接続した複数のセルと、基本波と同じ周波数の零相電圧を電圧指令値に重畳して補正電圧指令値を生成する補正電圧指令値生成部と、前記補正電圧指令値に基づいて前記セルのゲート信号を生成するゲート信号生成部と、を備えたセル多重インバータであって、前記補正電圧指令値生成部は、各相の前記補正電圧指令値の振幅差が小さくなるように、基本波と同じ周波数の前記零相電圧を前記電圧指令値に重畳することを特徴とする。
　また、他の態様として、交流系統の各相にスター結線で多重に接続した複数のセルと、基本波と同じ周波数の零相電圧を電圧指令値に重畳して補正電圧指令値を生成する補正電圧指令値生成部と、前記補正電圧指令値に基づいて前記セルのゲート信号を生成するゲート信号生成部と、を備えたセル多重インバータであって、前記補正電圧指令値生成部は、各相の前記補正電圧指令値の振幅に各相のセル台数をかけ各相で故障せず動作しているセル台数で除した値が、三相の間で差が小さくなるように基本波と同じ周波数の前記零相電圧を重畳することを特徴とする。
　また、その一態様として、前記補正電圧指令値生成部は、系統の交流電圧に同期した位相ωｔを出力する位相出力部と、相電圧検出信号または前記電圧指令値、または、前記相電圧検出信号または前記電圧指令値に、各相のセル台数を各相で故障せず動作しているセル台数で除算した係数を乗算した値を系統周波数に同期した回転座標上の値に変換する第１ｄｑ変換器と、前記相電圧検出信号または前記電圧指令値、または、前記相電圧検出信号または前記電圧指令値に各相のセル台数を各相で故障せず動作しているセル台数で除算した係数を乗算した値を、前記系統周波数と逆向きに回転する回転座標上の値に変換する第２ｄｑ変換器と、前記第１ｄｑ変換器の出力から直流成分を抽出した正相ｄ軸成分，正相ｑ軸成分と、前記第２ｄｑ変換器の出力から直流成分を抽出した逆相ｄ軸成分，逆相ｑ軸成分に基づいて、各前記セルの交流側出力電圧を均一にする零相電圧ｄ軸成分、零相電圧ｑ軸成分を演算する演算器と、前記零相電圧ｄ軸成分にｃｏｓωｔまたはｓｉｎωｔを乗算する第１乗算器と、前記第１乗算器でｃｏｓωｔを乗算した場合は前記零相電圧ｑ軸成分にｓｉｎωｔを乗算し、前記第１乗算器でｓｉｎωｔを乗算した場合は前記零相電圧ｑ軸成分にｃｏｓωｔを乗算する第２乗算器と、前記第１乗算器の出力と前記第２乗算器の出力を加算する第１加算器と、前記電圧指令値に前記第１加算器の出力を加算して補正電圧指令値として出力する第２加算器と、を備えたことを特徴とする。
　また、その一態様として、前記演算器は、（３）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする。
Figure JPOXMLDOC01-appb-M000004
 Ｖ０ｄ：零相電圧ｄ軸成分
Ｖ０ｑ：零相電圧ｑ軸成分
Ｖ１ｄ：正相電圧ｄ軸成分
Ｖ１ｑ：正相電圧ｑ軸成分
Ｖ２ｄ：逆相電圧ｄ軸成分
Ｖ２ｑ：逆相電圧ｑ軸成分。
　また、他の態様として、前記演算器は、（４）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする。
Figure JPOXMLDOC01-appb-M000005
 Ｖ０ｄ：零相電圧ｄ軸成分
Ｖ０ｑ：零相電圧ｑ軸成分
Ｖ１ｄ：正相電圧ｄ軸成分
Ｖ１ｑ：正相電圧ｑ軸成分
Ｖ２ｄ：逆相電圧ｄ軸成分
Ｖ２ｑ：逆相電圧ｑ軸成分。
　また、他の態様として、前記演算器は、（５）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする。
Figure JPOXMLDOC01-appb-M000006
 Ｖ０ｄ：零相電圧ｄ軸成分
Ｖ０ｑ：零相電圧ｑ軸成分
Ｖ２ｄ：逆相電圧ｄ軸成分
Ｖ２ｑ：逆相電圧ｑ軸成分
Ｖ１：電圧正相成分。
　また、その一態様として、前記補正電圧指令値生成部は、前記逆相ｄ軸成分Ｖ２ｄ＝Ｖ１ｄ、かつ、前記逆相ｑ軸成分がＶ２ｑ＝０の場合、前記零相電圧ｄ軸成分Ｖ０ｄ＝－Ｖ１ｄ／２、前記零相電圧ｑ軸成分Ｖ０ｑ＝０とし、前記逆相ｄ軸成分Ｖ２ｄ＝－Ｖ１ｄ／２、かつ、前記逆相ｑ軸成分がＶ２ｑ＝－√３Ｖ１ｄ／２の場合、前記零相電圧ｄ軸成分Ｖ０ｄ＝Ｖ１ｄ／４、前記零相電圧ｑ軸成分Ｖ０ｑ＝√３Ｖ１ｄ／４とし、前記逆相ｄ軸成分Ｖ２ｄ＝－Ｖ１ｄ／２、かつ、前記逆相ｑ軸成分がＶ２ｑ＝√３Ｖ１ｄ／２の場合、前記零相電圧ｄ軸成分Ｖ０ｄ＝Ｖ１ｄ／４、前記零相電圧ｑ軸成分Ｖ０ｑ＝－√３Ｖ１ｄ／４とすることを特徴とする。
　本発明によれば、交流系統の各相にスター結線で複数のセルを多重に接続したセル多重インバータにおいて、交流電圧に不平衡が生じた場合や意図的に不平衡な交流電圧を出力する場合でも、該当相にセルを投入する、該当相のみセルの直流電圧を引き上げるといった必要をなくし、さらにコモンモード電流を抑制することが可能となる。
実施形態１～３の主回路構成を示す回路図。 実施形態１の補正電圧指令値生成部を示すブロック図。 実施形態２の補正電圧指令値生成部を示すブロック図。 Ｕ相セル１台故障時の動作を示す図。 実施形態３の補正電圧指令値生成部を示すブロック図。
　以下、本願発明におけるセル多重インバータの実施形態１～３を図１～図５に基づいて詳述する。
　［実施形態１］
　まず、セル多重インバータの一例として、図１に示すＭＭＣＣ－ＳＳＢＣの主回路構成を説明する。
　図１（ａ）に示すように、交流系統ＡＣのＵ相には、リアクトルＬｕを介して、セルｃｅｌｌｕ１，セルｃｅｌｌｕ２、セルｃｅｌｌｕ３が直列接続される。同様に、交流系統ＡＣのＶ相には、リアクトルＬｖを介して、セルｃｅｌｌｖ１，セルｃｅｌｌｖ２、セルｃｅｌｌｖ３が直列接続され、交流系統ＡＣのＷ相には、リアクトルＬｗを介して、セルｃｅｌｌｗ１，セルｃｅｌｌｗ２、セルｃｅｌｌｗ３が直列接続される。ここで、交流の相電圧（相電圧検出信号）をｖＵ，ｖＶ，ｖＷとする。
　セルｃｅｌｌｕ１，セルｃｅｌｌｕ２、セルｃｅｌｌｕ３，セルｃｅｌｌｖ１，セルｃｅｌｌｖ２、セルｃｅｌｌｖ３，セルｃｅｌｌｗ１，セルｃｅｌｌｗ２、セルｃｅｌｌｗ３の直流端子は並列接続される。セルｃｅｌｌｕ１～ｃｅｌｌｗ３の直流電圧をＶＤＣとする。
　図１（ｂ）にセル１台当たりの構成を示す。セルの一方の交流端子にはスイッチングデバイスＳ１，Ｓ３の一端が接続される。また、セルの他方の交流端子にはスイッチングデバイスＳ２，Ｓ４の一端が接続される。スイッチングデバイスＳ１，Ｓ２の他端は第１コンデンサＣ１の一端に接続される。スイッチングデバイスＳ３，Ｓ４の他端は第１コンデンサＣ１の他端に接続される。
　第１コンデンサＣ１の一端と他端との間にはスイッチングデバイスＳ５，Ｓ７が直列接続される。また、第１コンデンサＣ１の一端と他端との間にはスイッチングデバイスＳ６，Ｓ８が直列接続される。
　スイッチングデバイスＳ５，Ｓ７の接続点にはリアクトルＬ１の一端が接続される。スイッチングデバイスＳ６，Ｓ８の接続点にはリアクトルＬ２の一端が接続される。リアクトルＬ１の他端とリアクトルＬ２の他端との間にはトランスＴｒの一次巻線が接続される。
　セルの一方の直流端子と他方の直流端子との間には第２コンデンサＣ２が接続される。第２コンデンサＣ２の一端と他端との間にはスイッチングデバイスＳ９，Ｓ１１が直列接続される。また、第２コンデンサＣ２の一端と他端との間にはスイッチングデバイスＳ１０，Ｓ１２が直列接続される。
　スイッチングデバイスＳ９，Ｓ１１の接続点にはリアクトルＬ３の一端が接続される。スイッチングデバイスＳ１０，Ｓ１２の接続点にはリアクトルＬ４の一端が接続される。リアクトルＬ３の他端とリアクトルＬ４の他端との間にはトランスＴｒの二次巻線が接続される。なお、図１（ｂ）のリアクトルＬ１～Ｌ４は省略してもよい。
　図２に本実施形態１の補正電圧指令値生成部のブロック図を示す。本実施形態１は、各セルの電力責務を均等にする必要がない用途において、各セルの電圧責務を均等にする。
　位相出力部（例えば、ＰＬＬ：Ｐｈａｓｅ－Ｌｏｃｋｅｄ　Ｌｏｏｐ）１は、交流系統ＡＣの相電圧検出信号ｖＵ，ｖＶ，ｖＷから系統の交流電圧に同期した位相ωｔを出力する。
　相電圧検出信号ｖＵ，ｖＶ，ｖＷは線間電圧を検出し計算により相電圧に変換してもよい。また、相電圧検出信号ｖＵ，ｖＶ，ｖＷの代わりに、後述する電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊を位相出力部１に入力してもよい。さらに、位相出力部１に入力する系統交流電圧は、代表の１相のみでもよい。
　高圧多重インバータのモータドライブ用途では、ロータリーエンコーダやレゾルバなどから位相ωｔを検出してもよく、オブザーバなどで推定した位相ωｔを用いてもよい。以下、位相出力部１はＰＬＬ１を示す。
　第１ローパスフィルタ２は、相電圧検出信号ｖＵ，ｖＶ，ｖＷ（電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊）からスイッチングノイズなどを除去する。
　第１ｄｑ変換器３は、第１ローパスフィルタ２を適用した相電圧検出信号ｖＵ，ｖＶ，ｖＷを位相ωｔに基づいて、系統周波数に同期した回転座標上の値に変換する。
　第２ローパスフィルタ４，５は、第１ｄｑ変換器３の出力から直流成分のみを抽出する。第２ローパスフィルタ４，５の出力のうちｄ軸成分が相電圧検出信号ｖＵ，ｖＶ，ｖＷの正相ｄ軸成分Ｖ１ｄ、ｑ軸成分が正相ｑ軸成分Ｖ１ｑとなる。ＰＬＬ１が正常に動作していれば第２ローパスフィルタ５出力の正相ｑ軸成分Ｖ１ｑは零であるため、使用しない。
　第２ｄｑ変換器６は、第１ローパスフィルタ２を適用した相電圧検出信号ｖＵ，ｖＶ，ｖＷを位相－ωｔに基づいて、系統の周波数とは逆向きに回転する回転座標上の値に変換する。
　第３ローパスフィルタ７，８は、第２ｄｑ変換器６の出力から直流成分のみを抽出する。第３ローパスフィルタ７，８の出力は、それぞれ相電圧検出信号ｖＵ，ｖＶ，ｖＷの逆相ｄ軸成分Ｖ２ｄ，逆相ｑ軸成分Ｖ２ｑとなる。
　演算器９は、得られた正相ｄ軸成分Ｖ１ｄ，正相ｑ軸成分Ｖ１ｑ，逆相ｄ軸成分Ｖ２ｄ，逆相ｑ軸成分Ｖ２ｑから後述する（３）式を用いて零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを求める。（３）式の代わりに（４）式や（５）式を用いて零相電圧ｄ軸成分Ｖ０ｄと零相電圧ｑ軸成分Ｖ０ｑを求めてもよい。この演算器９では、交流電圧の正相成分と逆相成分の振幅がほぼ等しい場合にはＶ０ｄ＝Ｖ０ｑ＝０を出力する。
　発振器１０は、位相ωｔから正弦波ｓｉｎωｔ，余弦波ｃｏｓωｔを出力する。
　第１乗算器１１は、零相電圧ｄ軸成分Ｖ０ｄと余弦波ｃｏｓωｔの積を求める。第２乗算器１２は、零相電圧ｑ軸成分Ｖ０ｑと正弦波ｓｉｎωｔの積を求める。
　第１加算器１３は、第１乗算器１１が出力するＶ０ｄｃｏｓωｔと第２乗算器１２が出力するＶ０ｑｓｉｎωｔの和を求める。
　第２加算器１４，１５，１６は、電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊それぞれに、第１加算器１３で求めたＶ０ｄｃｏｓωｔ＋Ｖ０ｑｓｉｎωｔを加算する。電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊は固定の正弦波として与えられる場合、電圧や電流のフィードバック制御により得られる場合がある。第２加算器１４，１５，１６の出力ｖＵ＊’，ｖＶ＊’，ｖＷ＊’が補正電圧指令値である。
　補正電圧指令値ｖＵ＊’，ｖＶ＊’，ｖＷ＊’は、後段（ゲート信号生成部）でキャリア三角波比較などによりゲート信号（オンオフ指令信号）を生成し、各セルのスイッチングデバイスに入力される。
　本実施形態１では、各相の補正電圧指令値ｖＵ＊’，ｖＶ＊’，ｖＷ＊’の振幅が等しく（差が小さく）なるように、三相の電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊に基本波と同じ周波数の零相電圧を重畳する。そのために必要な零相電圧を計算により求める。電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊が交流相電圧（相電圧検出信号）ｖＵ，ｖＶ，ｖＷにほぼ等しいと仮定し、交流相電圧（相電圧検出信号）ｖＵ，ｖＶ，ｖＷを以下の（１）式のように定義する。
Figure JPOXMLDOC01-appb-M000007
 　ここで、Ｖ１ｄは交流電圧の正相ｄ軸成分、Ｖ２ｄは逆相ｄ軸成分、Ｖ２ｑは逆相ｑ軸成分である。Ｖ１ｑは正相ｑ軸成分であるが、ＰＬＬ１が正常に動作していれば零である。
　Ｖ０ｄ，Ｖ０ｑは本実施形態１により重畳する零相電圧ｄ軸成分、零相電圧ｑ軸成分である。目的は定義した交流電圧の振幅を等しくすることであるため、（２）式を満たす零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを求める。
Figure JPOXMLDOC01-appb-M000008
 　この方程式を解くと、（３）式が得られる。
Figure JPOXMLDOC01-appb-M000009
 　正相ｑ軸成分Ｖ１ｑが零に近ければ、（３）式は（４）式に近似できる。
Figure JPOXMLDOC01-appb-M000010
 　正相ｑ軸成分Ｖ１ｑが零に等しければ、（３）式は（５）式に簡略化できる。（５）式においてＶ１は交流電圧の正相成分を示す。
Figure JPOXMLDOC01-appb-M000011
 　本実施形態１は、（３）式に基づき必要な零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを計算し電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊に重畳する。まず、交流の相電圧検出信号ｖＵ，ｖＶ，ｖＷを検出し、または電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊を直接入力し、系統周波数に同期した回転座標上の値に変換して直流成分を取り出すことで正相ｄ軸成分Ｖ１ｄ，正相ｑ軸成分Ｖ１ｑを得る。また、系統周波数とは逆向きに回転する回転座標上の値から直流成分を取り出すことで逆相ｄ軸成分Ｖ２ｄ，逆相ｑ軸成分Ｖ２ｑを得られる。
　後は（３）式を用いて零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを計算し、それぞれ余弦波ｃｏｓωｔ，正弦波ｓｉｎωｔとの積から重畳すべき零相電圧を求め、電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊に加算する。系統連系用途では、ＰＬＬが正常に動作していれば正相ｑ軸成分Ｖ１ｑは零であるため、（４）式や（５）式を用いて零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを計算してもよい。
　（３）式，（４）式，（５）式では分母が零の場合、すなわち正相電圧と逆相電圧の振幅が等しい場合は解を持たず、各相の電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊の振幅を等しくすることができない。そのため、正相電圧と逆相電圧の振幅がほぼ等しい場合は零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを零に設定する。
　本実施形態１により、ＭＭＣＣ－ＳＳＢＣを始めスター結線のセル多重インバータにおいて、交流電圧に不平衡が生じた場合、あるいは意図的に不平衡な交流電圧を出力する場合でもセルの交流出力電圧を均等にできる。これにより、ある相の電圧振幅が増加した場合でも該当相にセルを投入する、該当相のみセル直流電圧を引き上げる、といった必要がなくなる。また、重畳する零相電圧は基本波成分のみであるため、コモンモード電流を抑えることができる。
　本実施形態１では、すべてのセルの直流電圧をあらかじめ高くしておく、あるいは引き上げる必要があるが、従来技術に比べて直流電圧の増加分を大幅に抑制でき、セルの耐圧増加を最小限に抑えコスト・サイズを減少させることができる。
　また、本実施形態１で重畳する零相電圧はフィードフォワードにより求めるため、交流電圧に変動があった場合でも高速に追従でき、原理的に装置の安定性が高い。
　［実施形態２］
　図３に本実施形態２の補正電圧指令値生成部のブロック図を示す。本実施形態２は実施形態１に対して以下の点が異なる。
　係数乗算器１７において、相電圧検出信号ｖＵ，ｖＶ，ｖＷ（または電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊）に係数Ｎ／ｎＵ，Ｎ／ｎＶ，Ｎ／ｎＷを乗算する。係数の分子Ｎは、各相のセル台数である。図１の例ではＮ＝３である。係数の分母ｎＵ，ｎＶ，ｎＷは各相で故障せず動作しているセル台数である。そして、第１ｄｑ変換器３と第２ｄｑ変換器６で用いる相電圧検出信号ｖＵ，ｖＶ，ｖＷ（または電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊）はこの係数を乗算した値を用いる。
　本実施形態２は、実施形態１に対して故障したセルのある相の電圧責務を軽減する機能を追加した。必要な零相電圧は、本来ならば（６）式を解いて求める必要がある。
Figure JPOXMLDOC01-appb-M000012
 　しかし、（６）式では変数が増え解の導出が困難である上に、導出した式は非常に複雑になり制御プログラムへの実装も困難になるという問題がある。
　そこで、相電圧検出信号ｖＵ，ｖＶ，ｖＷに係数をかけ、故障したセルを含む相の交流電圧を故障セル台数に応じて大きく見せかけ正相ｄ軸成分Ｖ１ｄ，正相ｑ軸成分Ｖ１ｑ，逆相ｄ軸成分Ｖ２ｄ，逆相ｑ軸成分Ｖ２ｑを求め、（３）式に代入し近似的に必要な零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを得る。
　この零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊を重畳することで、故障したセルのある相の電圧指令値の振幅を減少させることができる。ここでは、係数の例としてそれぞれＮ／ｎＵ，Ｎ／ｎＶ，Ｎ／ｎＷを用いた。
　図４を用いて本実施形態２の効果を説明する。図４（ａ）は各相のセル台数がＮ＝３台、交流電圧は三相平衡で逆相電圧なし（Ｖ２ｄ＝Ｖ２ｑ＝０）としたときの電圧指令値のフェーザー図である。
　ここで、Ｕ相のセルが１台故障してｎＵ＝２となった場合を考える。図４（ｂ）は特許文献４を適用して線間電圧を維持する場合を示したものであり、Ｕ相の残りのセル２台は１．５倍の交流電圧を出力する必要がある。これに対応するためにはＵ相セルの直流電圧も１．５倍にする必要がある。
　図４（ｃ）は本実施形態２の技術を適用した場合である。電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊に零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを重畳することにより、Ｕ相セルの出力電圧を減少させることができる。Ｖ相・Ｗ相のセル出力電圧は増加してしまうが、Ｕ相も含めすべてのセルの交流電圧を約１．１５倍することで同じ線間電圧を維持できる。
　すなわち、各相の補正電圧指令値ｖＵ＊’，ｖＶ＊’，ｖＷ＊’の振幅に各相のセル台数Ｎをかけ各相で故障せず動作しているセル台数ｎＵ，ｎＶ，ｎＷで除した値が、三相の間で差が小さくなるように基本波と同じ周波数の零相電圧を重畳する。
　なお、図３に基づいてゲート信号を生成するのは、故障をしていない健全なセルについてである。故障したセルについては、高圧交流側はスイッチングデバイスＳ１，Ｓ３をＯＮ、またはスイッチングデバイスＳ２，Ｓ４をＯＮして零電圧を出力、または外付けスイッチで短絡処置を行う。スイッチングデバイスＳ５～Ｓ１２はＯＦＦする。
　本実施形態２により、実施形態１の効果に加えてセルの一部が故障し短絡処置を行った場合でもセルの交流出力電圧を均等にできる。従来技術よりも多くのセルが故障した場合においても運転を継続することができる。
　［実施形態３］
　図５に本実施形態３の補正電圧指令値生成部のブロック図を示す。演算器９よりも前の構成は実施形態１または実施形態２と同様である。本実施形態３は実施形態１や実施形態２に対して以下の点が異なる。
　本実施形態３は零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑを求める演算器９において、（５）式を用いることとした。
　比較器１８は、逆相ｄ軸成分Ｖ２ｄが正相ｄ軸成分Ｖ１ｄに等しいか否かを判定する。比較器１９は、逆相ｄ軸成分Ｖ２ｄが－Ｖ１ｄ／２に等しいか否かを判定する。比較器２０は、逆相ｑ軸成分Ｖ２ｑが０に等しいか否かを判定する。比較器２１は、逆相ｑ軸成分Ｖ２ｑが－√３Ｖ１ｄ／２に等しいか否かを判定する。比較器２２は、逆相ｑ軸成分Ｖ２ｑが√３Ｖ１ｄ／２に等しいか否かを判定する。
　なお、比較器１８は、あらかじめしきい値を設定し逆相ｄ軸成分Ｖ２ｄと正相ｄ軸成分Ｖ１ｄの差がしきい値より小さければ等しいと見なすようにしてもよい。しきい値にはヒステリシス特性を持たせてもよい。比較器１９～２２についても同様である。
　ＡＮＤ素子２３は、逆相ｄ軸成分Ｖ２ｄが－Ｖ１ｄ／２に等しく、かつ、逆相ｑ軸成分Ｖ２ｑが√３Ｖ１ｄ／２に等しい場合１を出力し、それ以外の場合０を出力する。スイッチＳＷ１は、ＡＮＤ素子２３の出力が１ならば零相電圧ｄ軸成分Ｖ０ｄとしてＶ１ｄ／４を、０ならば（５）式の結果を出力する。スイッチＳＷ２は、ＡＮＤ素子２３の出力が１ならば零相電圧ｑ軸成分Ｖ０ｑとして－√３Ｖ１ｄ／４を、０ならば（５）式の結果を出力する。
　ＡＮＤ素子２４は、逆相ｄ軸成分Ｖ２ｄが－Ｖ１ｄ／２に等しく、かつ、逆相ｑ軸成分Ｖ２ｑが－√３Ｖ１ｄ／２に等しい場合１を出力し、それ以外の場合０を出力する。スイッチＳＷ３は、ＡＮＤ素子２４の出力が１ならば零相電圧ｄ軸成分Ｖ０ｄとしてＶ１ｄ／４を、０ならばスイッチＳＷ１の結果を出力する。スイッチＳＷ４は、ＡＮＤ素子２４の出力が１ならば零相電圧ｑ軸成分Ｖ０ｑとして√３Ｖ１ｄ／４て、０ならばスイッチＳＷ２の結果を出力する。
　ＡＮＤ素子２５は、逆相ｄ軸成分Ｖ２ｄが正相ｄ軸成分Ｖ１ｄに等しく、かつ、逆相ｑ軸成分Ｖ２ｑが０に等しい場合１を出力し、それ以外の場合０を出力する。スイッチＳＷ５は、ＡＮＤ素子２５の出力が１ならば零相電圧ｄ軸成分Ｖ０ｄとして－Ｖ１ｄ／２を、０ならばスイッチＳＷ３の結果を出力する。スイッチＳＷ６は、ＡＮＤ素子２５の出力が１ならば零相電圧ｑ軸成分Ｖ０ｑとして０を、０ならばスイッチＳＷ４の結果を出力する。
　表１に、最終的にスイッチＳＷ５が出力する零相電圧ｄ軸成分Ｖ０ｄ、スイッチＳＷ６が出力する零相電圧ｑ軸成分Ｖ０ｑを示す
Figure JPOXMLDOC01-appb-T000013
 　実施形態１，２で使用した（３）式，（４）式，（５）式は、正相電圧と逆相電圧の振幅が等しい場合は分母が零となり解を持たない。しかし、分子も零ならば解を持つ可能性が考えられる。そこで、簡略化のため系統連系用途を想定し（５）式において分子・分母両方が零になる条件を求めると、その１つとして（７）式が得られる。
Figure JPOXMLDOC01-appb-M000014
 　（７）式を（１）式に代入し、Ｖ１ｑ＝０の条件下で改めて（２）式を満たす零相電圧を求めると、（８）式が得られる。
Figure JPOXMLDOC01-appb-M000015
 　この時、零相電圧ｑ軸成分Ｖ０ｑは任意の値でよく、解は無限に存在することを示している。この無限の解の中で零相電圧の振幅が最小になるものは、（９）式で与えられる。
Figure JPOXMLDOC01-appb-M000016
 　分子・分母両方が零になる条件は（７）式の他にも２つある。条件と解の組み合わせを（１０）式、（１１）式に示す。
Figure JPOXMLDOC01-appb-M000017
Figure JPOXMLDOC01-appb-M000018
 　（７）式、（１０）式、（１１）式の条件の例は、線間短絡や二相地絡である。
本実施形態３は（７）式、（１０）式、（１１）式の電圧条件を検出し、各相の電圧指令値の振幅を等しくするための零相電圧を重畳する。系統連系では事故時運転継続（ＦＲＴ）要件として短絡・地絡事故の際も運転継続が求められる用途があり、本実施形態３はこのような用途にも対応できる。
　本実施形態３により、交流系統に線間短絡が発生した場合や二相地絡が発生した場合でも、実施形態１や実施形態２の効果を得ることができる。
　以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

Claims (7)

  1. 　交流系統の各相にスター結線で多重に接続した複数のセルと、基本波と同じ周波数の零相電圧を電圧指令値に重畳して補正電圧指令値を生成する補正電圧指令値生成部と、前記補正電圧指令値に基づいて前記セルのゲート信号を生成するゲート信号生成部と、を備えたセル多重インバータであって、
    　前記補正電圧指令値生成部は、
    　各相の前記補正電圧指令値の振幅差が小さくなるように、基本波と同じ周波数の前記零相電圧を前記電圧指令値に重畳することを特徴とするセル多重インバータ。
  2. 　交流系統の各相にスター結線で多重に接続した複数のセルと、基本波と同じ周波数の零相電圧を電圧指令値に重畳して補正電圧指令値を生成する補正電圧指令値生成部と、前記補正電圧指令値に基づいて前記セルのゲート信号を生成するゲート信号生成部と、を備えたセル多重インバータであって、
    　前記補正電圧指令値生成部は、
    　各相の前記補正電圧指令値の振幅に各相のセル台数をかけ各相で故障せず動作しているセル台数で除した値が、三相の間で差が小さくなるように基本波と同じ周波数の前記零相電圧を重畳することを特徴とするセル多重インバータ。
  3. 　前記補正電圧指令値生成部は、
    　系統の交流電圧に同期した位相ωｔを出力する位相出力部と、
    　相電圧検出信号または前記電圧指令値、または、前記相電圧検出信号または前記電圧指令値に、各相のセル台数を各相で故障せず動作しているセル台数で除算した係数を乗算した値を系統周波数に同期した回転座標上の値に変換する第１ｄｑ変換器と、
    　前記相電圧検出信号または前記電圧指令値、または、前記相電圧検出信号または前記電圧指令値に各相のセル台数を各相で故障せず動作しているセル台数で除算した係数を乗算した値を、前記系統周波数と逆向きに回転する回転座標上の値に変換する第２ｄｑ変換器と、
    　前記第１ｄｑ変換器の出力から直流成分を抽出した正相ｄ軸成分，正相ｑ軸成分と、前記第２ｄｑ変換器の出力から直流成分を抽出した逆相ｄ軸成分，逆相ｑ軸成分に基づいて、各前記セルの交流側出力電圧を均一にする零相電圧ｄ軸成分、零相電圧ｑ軸成分を演算する演算器と、
    　前記零相電圧ｄ軸成分にｃｏｓωｔまたはｓｉｎωｔを乗算する第１乗算器と、
    　前記第１乗算器でｃｏｓωｔを乗算した場合は前記零相電圧ｑ軸成分にｓｉｎωｔを乗算し、前記第１乗算器でｓｉｎωｔを乗算した場合は前記零相電圧ｑ軸成分にｃｏｓωｔを乗算する第２乗算器と、
    　前記第１乗算器の出力と前記第２乗算器の出力を加算する第１加算器と、
    　前記電圧指令値に前記第１加算器の出力を加算して補正電圧指令値として出力する第２加算器と、
    　を備えたことを特徴とする請求項１または２記載のセル多重インバータ。
  4. 　前記演算器は、（３）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする請求項３記載のセル多重インバータ。
    Figure JPOXMLDOC01-appb-M000001
     Ｖ０ｄ：零相電圧ｄ軸成分
    Ｖ０ｑ：零相電圧ｑ軸成分
    Ｖ１ｄ：正相電圧ｄ軸成分
    Ｖ１ｑ：正相電圧ｑ軸成分
    Ｖ２ｄ：逆相電圧ｄ軸成分
    Ｖ２ｑ：逆相電圧ｑ軸成分
  5. 　前記演算器は、（４）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする請求項３記載のセル多重インバータ。
    Figure JPOXMLDOC01-appb-M000002
     Ｖ０ｄ：零相電圧ｄ軸成分
    Ｖ０ｑ：零相電圧ｑ軸成分
    Ｖ１ｄ：正相電圧ｄ軸成分
    Ｖ１ｑ：正相電圧ｑ軸成分
    Ｖ２ｄ：逆相電圧ｄ軸成分
    Ｖ２ｑ：逆相電圧ｑ軸成分
  6. 　前記演算器は、（５）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする請求項３記載のセル多重インバータ。
    Figure JPOXMLDOC01-appb-M000003
     Ｖ０ｄ：零相電圧ｄ軸成分
    Ｖ０ｑ：零相電圧ｑ軸成分
    Ｖ２ｄ：逆相電圧ｄ軸成分
    Ｖ２ｑ：逆相電圧ｑ軸成分
    Ｖ１：電圧正相成分
  7. 　前記補正電圧指令値生成部は、
    　前記逆相ｄ軸成分Ｖ２ｄ＝Ｖ１ｄ、かつ、前記逆相ｑ軸成分がＶ２ｑ＝０の場合、前記零相電圧ｄ軸成分Ｖ０ｄ＝－Ｖ１ｄ／２、前記零相電圧ｑ軸成分Ｖ０ｑ＝０とし、
    　前記逆相ｄ軸成分Ｖ２ｄ＝－Ｖ１ｄ／２、かつ、前記逆相ｑ軸成分がＶ２ｑ＝－√３Ｖ１ｄ／２の場合、前記零相電圧ｄ軸成分Ｖ０ｄ＝Ｖ１ｄ／４、前記零相電圧ｑ軸成分Ｖ０ｑ＝√３Ｖ１ｄ／４とし、
    　前記逆相ｄ軸成分Ｖ２ｄ＝－Ｖ１ｄ／２、かつ、前記逆相ｑ軸成分がＶ２ｑ＝√３Ｖ１ｄ／２の場合、前記零相電圧ｄ軸成分Ｖ０ｄ＝Ｖ１ｄ／４、前記零相電圧ｑ軸成分Ｖ０ｑ＝－√３Ｖ１ｄ／４とすることを特徴とする請求項６記載のセル多重インバータ。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007037355A (ja) * 2005-07-29 2007-02-08 Mitsubishi Electric Corp 電力変換装置
JP2013005694A (ja) * 2011-06-21 2013-01-07 Central Research Institute Of Electric Power Industry 無効電力補償装置、無効電力補償方法、および無効電力補償プログラム
WO2014125697A1 (ja) * 2013-02-15 2014-08-21 三菱電機株式会社 三相電力変換装置
JP2017169272A (ja) * 2016-03-14 2017-09-21 東洋電機製造株式会社 無効電力補償装置
JP2019097366A (ja) * 2017-11-28 2019-06-20 株式会社明電舎 電力変換装置の漏電電流抑制制御方法
JP6797333B1 (ja) * 2020-03-11 2020-12-09 三菱電機株式会社 電力変換装置
JP2021019481A (ja) * 2019-07-24 2021-02-15 株式会社明電舎 モジュラー・マルチレベル・カスケード変換器
JP6861917B1 (ja) * 2020-07-28 2021-04-21 三菱電機株式会社 電力変換装置
JP2021111987A (ja) * 2020-01-06 2021-08-02 富士電機株式会社 電力変換装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007037355A (ja) * 2005-07-29 2007-02-08 Mitsubishi Electric Corp 電力変換装置
JP2013005694A (ja) * 2011-06-21 2013-01-07 Central Research Institute Of Electric Power Industry 無効電力補償装置、無効電力補償方法、および無効電力補償プログラム
WO2014125697A1 (ja) * 2013-02-15 2014-08-21 三菱電機株式会社 三相電力変換装置
JP2017169272A (ja) * 2016-03-14 2017-09-21 東洋電機製造株式会社 無効電力補償装置
JP2019097366A (ja) * 2017-11-28 2019-06-20 株式会社明電舎 電力変換装置の漏電電流抑制制御方法
JP2021019481A (ja) * 2019-07-24 2021-02-15 株式会社明電舎 モジュラー・マルチレベル・カスケード変換器
JP2021111987A (ja) * 2020-01-06 2021-08-02 富士電機株式会社 電力変換装置
JP6797333B1 (ja) * 2020-03-11 2020-12-09 三菱電機株式会社 電力変換装置
JP6861917B1 (ja) * 2020-07-28 2021-04-21 三菱電機株式会社 電力変換装置

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