WO2024057995A1 - 光検出素子及び電子機器 - Google Patents

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WO2024057995A1
WO2024057995A1 PCT/JP2023/032306 JP2023032306W WO2024057995A1 WO 2024057995 A1 WO2024057995 A1 WO 2024057995A1 JP 2023032306 W JP2023032306 W JP 2023032306W WO 2024057995 A1 WO2024057995 A1 WO 2024057995A1
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pixel
current
circuit
transistor
section
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風太 望月
篤親 丹羽
耕平 山田
佳孝 新井田
陽太朗 今井
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ソニーセミコンダクタソリューションズ株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/703—SSIS architectures incorporating pixels for producing signals other than image signals
    • H04N25/707—Pixels for event detection

Definitions

  • the present disclosure relates to a photodetector and an electronic device.
  • the photodetection element that detects incident light includes multiple pixels, and performs photoelectric conversion for each pixel.
  • a known method is to reduce power consumption by performing photoelectric conversion on only some of the pixels in a photodetector.
  • Patent Document 1 discloses that a photoelectric conversion operation is performed by selecting a pixel within an arbitrary rectangular area using a horizontal control signal and a vertical control signal for a plurality of pixels arranged in the horizontal and vertical directions. A method has been proposed to
  • Each pixel in Patent Document 1 combines a horizontal control signal and a vertical control signal using a logic circuit such as an AND circuit. Therefore, it is necessary to arrange a logic circuit inside the pixel, which increases the pixel size. Furthermore, since pixel selection is switched using a signal obtained by combining a plurality of control signals input to pixels in a logic circuit, pixel selection cannot be switched for each control signal.
  • the present disclosure has been made in view of the above-mentioned problems, and provides a photodetection element that can reduce power consumption by making pixels smaller than conventional ones and allowing flexible pixel selection. It is.
  • a photoelectric conversion element that accumulates charges according to the amount of incident light
  • a pixel circuit that outputs a pixel signal according to the charge accumulated in the photoelectric conversion element,
  • the pixel circuit is at least one current path
  • a photodetection element is provided, which includes at least two current cutoff switching sections that switch whether or not to cut off the current path.
  • the pixel circuit has a first current path, a second current path, a first current cutoff switching section, and a second current cutoff switching section,
  • the first current cutoff switching unit switches whether or not to cut off the first current path
  • the second current cutoff switching section may switch whether or not to cut off the second current path.
  • the pixel circuit has a first current cutoff switching section and a second current cutoff switching section arranged on one current path, The first current cutoff switching section and the second current cutoff switching section may switch whether or not to cut off the current path independently of each other.
  • the image forming apparatus may further include a second control section that performs control to switch at the same timing two or more of the current cutoff switching sections in two or more of the pixel circuits arranged in the second direction.
  • the first control unit and the second control unit control one or more pixels arranged at an arbitrary location within the pixel array unit by controlling the current cutoff switching unit included in each of the plurality of pixels. Control may be performed to output pixel signals within the pixel region of interest including the pixel signal from the pixel array section.
  • the first control unit and the second control unit change the location of the pixel region of interest in the pixel array unit in units of frames by controlling the current cutoff switching unit included in each of the plurality of pixels. Control may be performed to switch the pixel regions of interest so that they partially overlap or do not overlap.
  • Some of the pixels among the plurality of pixels output an event signal generated based on the amount of change in charge accumulated in the corresponding photoelectric conversion element
  • the first control unit and the second control unit change the location of the pixel area of interest by controlling the current cutoff switching unit in some pixels according to the pixel position that outputs the event signal. May be set.
  • the first control unit and the second control unit are configured such that the pixel area of interest is within the entire area in the first direction and a partial area in the second direction within the pixel array unit, and the pixel area is within the first area within the pixel array unit. so as to be arranged within the range of a partial region in the direction and the entire area in the second direction, or within the range of a partial region in the first direction and a partial region in the second direction in the pixel array section,
  • the current cutoff switching units in the plurality of pixels may be controlled to switch.
  • each of the plurality of pixels has a plurality of sub-pixels, Each of the plurality of sub-pixels includes the photoelectric conversion element, the pixel circuit, the at least one current path, and the at least two current cutoff switching units, By switching the current cutoff switching unit included in each of the plurality of sub-pixels, the plurality of sub-pixels in the pixel may sequentially output pixel signals for each frame.
  • Each of the plurality of pixels has a plurality of sub-pixels, Each of the plurality of sub-pixels includes the photoelectric conversion element, the pixel circuit, the at least one current path, and the at least two current cutoff switching units, At least one sub-pixel among the plurality of sub-pixels in the pixel outputs the pixel signal including event information generated based on the amount of change in charge accumulated in the corresponding photoelectric conversion element, and The sub-pixel may output the pixel signal including gradation information according to the charge accumulated in the corresponding photoelectric conversion element.
  • some of the current cutoff switching units may switch the bias current and switch whether or not to cut off the current path.
  • the pixel circuit includes an event detection circuit that detects an event generated based on the amount of change in charge accumulated in the photoelectric conversion element,
  • the event detection circuit may include the at least one current path and the at least two current cutoff switching units.
  • the event detection circuit includes: a current-voltage converter that converts the charge accumulated in the photoelectric conversion element into voltage; a buffer that generates a voltage signal according to the output of the current-voltage converter; a differentiating circuit that detects the amount of change in the voltage signal; a comparison circuit that compares the amount of change in the voltage signal with a predetermined threshold;
  • the device may further include an output circuit that outputs an event signal representing the event according to a comparison result of the comparison circuit.
  • At least two of the current-voltage conversion section, the buffer, the differentiation circuit, the comparison circuit, and the output circuit may have the current path and the current cutoff switching section.
  • At least one of the current-voltage conversion section, the buffer, the differentiation circuit, the comparison circuit, and the output circuit has two or more of the current cutoff switching sections arranged on one current path. Good too.
  • the pixel circuit has an analog-to-digital conversion section that converts a voltage signal into a digital signal based on the charge accumulated in the photoelectric conversion element,
  • the analog-to-digital conversion section may include the at least one current path and the at least two current cutoff switching sections.
  • the current cutoff switching unit may include one transistor that switches whether or not to cut off the current path.
  • the current cutoff switching unit may include one transistor that switches whether or not to cut off the current path and also switches whether or not to supply a bias current to the current path.
  • a photodetecting element that outputs image data
  • An electronic device comprising a processing unit that processes the image data,
  • the photodetecting element is a photoelectric conversion element that accumulates charge according to the amount of incident light;
  • a pixel circuit that outputs a pixel signal according to the charge accumulated in the photoelectric conversion element,
  • the pixel circuit is at least one current path;
  • An electronic device is provided that includes at least two current cutoff switching units that switch whether or not to cut off the current path.
  • FIG. 2 is a block diagram showing an example of a configuration of a photodetection element in the first embodiment. It is a figure showing an example of chip composition of a photodetection element.
  • FIG. 2 is a plan view showing an example of the configuration of a pixel chip in the first embodiment.
  • FIG. 2 is a block diagram showing a more specific configuration of a pixel array section.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of a pixel.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel for EVS in the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel circuit in which one current cutoff switching unit is arranged in each of two current paths.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel circuit in which two current cutoff switching units are arranged in one current path.
  • FIG. 3 is a diagram showing an example of the configuration of a pixel circuit in which two PMOS transistors are arranged in one current path.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel circuit in which two NMOS transistors are arranged in one current path.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel circuit in which two current cutoff switching units and two circuit units are arranged in one current path.
  • FIG. 3 is a diagram showing a pixel circuit of a comparative example.
  • FIG. 6 is a diagram illustrating a configuration example of a pixel array section in a modification of the first embodiment.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel array section in a case where an event detection circuit is shared in a modification of the first embodiment.
  • FIG. 7 is a block diagram showing an example of a configuration of a photodetection element in a second embodiment.
  • FIG. 7 is a diagram illustrating an example in which an ROI is set within the entire area in the X direction and a partial area in the Y direction within the pixel array section.
  • FIG. 7 is a diagram illustrating an example in which an ROI is set within a partial region in the X direction and the entire region in the Y direction within the pixel array section.
  • FIG. 7 is a diagram illustrating an example of setting an ROI within a partial region in the X direction and a partial region in the Y direction in the pixel array section.
  • FIG. 7 is a block diagram showing an example of a configuration of a photodetecting element in a third embodiment.
  • FIG. 7 is a diagram illustrating an example in which the ROI before switching and the ROI after switching do not overlap.
  • FIG. 3 is a diagram showing an example in which a part of the ROI before switching and the ROI after switching overlap. It is a figure which shows the switching timing of ROI of a photodetection element.
  • FIG. 7 is a block diagram showing an example of a configuration of a photodetecting element in a fourth embodiment.
  • FIG. 3 is a diagram illustrating an example of thinning control.
  • FIG. 7 is a diagram illustrating frame-by-frame processing of a thinning operation of photodetecting elements when a forced reset operation is performed for each sub-pixel in turn.
  • FIG. 7 is a diagram illustrating frame-by-frame processing of a thinning operation of photodetecting elements when a forced reset operation is performed on all sub-pixels at the same time.
  • FIG. 12 is a block diagram showing an example of a configuration of a photodetecting element in a fifth embodiment.
  • FIG. 7 is a block diagram showing an example of a configuration of a pixel circuit in a fifth embodiment.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an outside-vehicle information detection section and an imaging section.
  • FIG. 1 is a block diagram showing a configuration example of a photodetecting element 1a in a first embodiment of the present technology.
  • the photodetecting element 1a is used for imaging or detecting changes in light, and is, for example, an EVS (Event-based Vision Sensor).
  • EVS Event-based Vision Sensor
  • Various devices incorporating the photodetection element 1a such as a camera system mounted on an industrial robot or a vehicle-mounted camera system, constitute electronic devices according to the present disclosure.
  • the photodetecting element 1a in FIG. 1 includes a pixel array section 2a, a voltage control section 3, a horizontal drive section (first control section) 4a, a vertical drive section (second control section) 5a, and a signal processing section 6. .
  • the pixel array section 2a includes a plurality of pixels arranged two-dimensionally in a matrix.
  • the horizontal direction in FIG. 1 is referred to as the row direction X (first direction), and the vertical direction is referred to as the column direction Y (second direction).
  • a pixel includes a photoelectric conversion element and a pixel circuit.
  • the photoelectric conversion element receives subject light and generates a charge depending on the amount of light received. The generated charge is converted into a pixel signal by a pixel circuit.
  • the pixel signal is a voltage signal corresponding to the charge generated by the photoelectric conversion element.
  • a horizontal drive line 7 is arranged for each pixel column arranged in the column direction Y in the pixel array section 2a.
  • the horizontal drive unit 4a generates a plurality of horizontal drive signals that control whether to drive a plurality of pixel columns arranged in the column direction Y, and supplies them to each pixel column via a plurality of horizontal drive lines 7.
  • a vertical drive line 8 is arranged for each pixel row arranged in the row direction X in the pixel array section 2a.
  • the vertical drive unit 5a generates a plurality of vertical drive signals that control whether to drive a plurality of pixel rows arranged in the row direction X, and supplies them to each pixel row via a plurality of vertical drive lines 8. .
  • the horizontal drive section 4a switches the logic of a plurality of horizontal drive signals at the same timing, whereas the vertical drive section 5a can switch the logic of a plurality of vertical drive signals in order.
  • the horizontal drive unit 4a can select and drive pixel blocks in an arbitrary range in the row direction X. Further, the vertical drive unit 5a can select a pixel block in an arbitrary range in the column direction Y and sequentially drive the pixels in the selected pixel block.
  • a vertical signal line 9 is arranged for each pixel column arranged in the column direction Y in the pixel array section 2a.
  • the vertical signal line 9 transmits pixel signals output from each pixel in the corresponding pixel column to the signal processing section 6.
  • Each pixel constituting one pixel row arranged in the row direction X in the pixel array section 2a outputs a pixel signal to the corresponding vertical signal line 9 at the same timing.
  • the vertical drive unit 5a performs two types of scanning, reading and sweeping, on multiple pixel rows.
  • reading each pixel in the selected pixel row transmits an analog pixel signal corresponding to the amount of received light to the signal processing section 6 via the corresponding vertical signal line 9.
  • sweeping each pixel in the selected pixel row performs a reset process to flush out unnecessary charges from the pixel circuit and start a new exposure.
  • the signal processing unit 6 performs signal processing on the pixel signals output from each pixel. Specifically, AD (Analog to Digital) conversion, black level correction, etc. are performed as necessary, and image data is generated frame by frame.
  • the signal processing section 6 outputs image data to a subsequent device.
  • the voltage control section 3 controls the voltage levels of a plurality of horizontal drive signals output from the horizontal drive section 4a and a plurality of vertical drive signals output from the vertical drive section 5a.
  • the photodetecting element 1a in FIG. 1 can be constructed from a semiconductor chip with a stacked structure.
  • FIG. 2 is a diagram showing an example of a chip configuration of the photodetecting element 1a.
  • the photodetecting element 1a in FIG. 2 has a laminated structure in which a pixel chip 11 and a circuit chip 12 are laminated. These chips are connected by Cu--Cu junctions or the like to transmit various signals. Note that the pixel chip 11 and the circuit chip 12 may be connected by vias, bumps, etc. in addition to Cu--Cu bonding.
  • FIG. 3 is a plan view showing an example of the configuration of the pixel chip 11.
  • This pixel chip 11 is provided with a light receiving section 13 .
  • the light receiving section 13 has a plurality of pixels 30a arranged in a two-dimensional direction.
  • Each pixel 30a includes a photoelectric conversion element 21a and at least a portion of a pixel circuit 22a.
  • the pixel chip 11 may include all of the pixel circuits 22a of each pixel 30a, or may include a portion of the pixel circuits 22a. In this way, each pixel circuit 22a may be arranged only on the pixel chip 11, or may be arranged distributed between the pixel chip 11 and the circuit chip 12.
  • the circuit chip 12 is provided with the horizontal drive section 4a, the vertical drive section 5a, and the signal processing section 6 shown in FIG.
  • one pixel 30a includes one pixel circuit 22a and one photoelectric conversion element 21a, but in some cases, one pixel 30a may include a plurality of photoelectric conversion elements 21a. Further, one pixel 30a may include a plurality of sub-pixels each having one pixel circuit 22a and at least one photoelectric conversion element 21a. The sub-pixel will be described later.
  • FIG. 4 is a block diagram showing a more specific configuration of the pixel array section 2a in FIG. 1. Note that in FIG. 4, the signal processing section 6 and vertical signal line 9 of FIG. 1 are omitted.
  • the pixel array section 2a has a plurality of pixels 30a arranged in the row direction X and the column direction Y.
  • a plurality of horizontal drive lines 7 extending in the column direction Y from the horizontal drive section 4a and a plurality of vertical drive lines 8 extending in the row direction X from the vertical drive section 5a are arranged.
  • the horizontal drive line 7 and the vertical drive line 8 are connected to each pixel circuit 22a.
  • FIG. 5 is a circuit diagram showing an example of the circuit configuration of the pixel 30a.
  • the pixel 30a in FIG. 5 includes a photoelectric conversion element 21a and a pixel circuit 22a.
  • the photoelectric conversion element 21a accumulates charges (hereinafter referred to as photocharges) according to the amount of light incident on the corresponding pixel 30a.
  • the photoelectric conversion element 21a is, for example, a photodiode.
  • the pixel circuit 22a outputs a pixel signal according to the photocharge accumulated in the photoelectric conversion element 21a.
  • the pixel circuit 22a includes a transfer transistor Q11, a reset transistor Q12, an amplification transistor Q13, a selection transistor Q14, and a current path 31a.
  • the transfer transistor Q11, the reset transistor Q12, and the amplification transistor Q13 are connected to a floating diffusion (floating diffusion region/impurity diffusion region) FDa.
  • the pixel signal output from the pixel 30a is input to the above-mentioned signal processing section 6 via the vertical signal line 9.
  • NMOS N channel Metal-Oxide-Semiconductor
  • FIG. 5 shows an example of a pixel circuit 22a having a 4Tr configuration consisting of four transistors (Tr) except for transistors Q21 and Q22 on the current path 31a.
  • the number of transistors forming the pixel circuit is not limited to four.
  • a 3Tr configuration may be used in which the selection transistor Q14 is omitted and the amplification transistor Q13 has the function of the selection transistor Q14, or if necessary, a 5Tr or more configuration in which the number of transistors is increased is also possible.
  • the selection transistor Q14 is used for scanning control of the pixel 30a. For example, a vertical drive signal from the vertical drive section 5a is applied to the gate of the selection transistor Q14. As a result, the plurality of pixel rows arranged in the column direction Y are driven by the corresponding vertical drive signal for each pixel row.
  • either the cathode or the anode is connected to the transfer transistor Q11, and the other is connected to a reference voltage node VRLD such as the ground.
  • a reference voltage node VRLD such as the ground.
  • the transfer transistor Q11 is used to switch the transfer of photocharges.
  • the transfer transistor Q11 has a source connected to the photoelectric conversion element 21a and a drain connected to the floating diffusion FDa.
  • the transfer transistor Q11 is turned on by applying a high-level transfer signal TRG (for example, the level of a high-potential side power supply VDD, which will be described later) to its gate. Thereby, the photocharge accumulated in the photoelectric conversion element 21a is transferred to the floating diffusion FDa.
  • a high-level transfer signal TRG for example, the level of a high-potential side power supply VDD, which will be described later
  • the reset transistor Q12 is used to reset the amount of photocharge within the pixel 30a.
  • the reset transistor Q12 has a source connected to the floating diffusion FDa, and a drain connected to a node of the high potential side power supply VDD.
  • the reset transistor Q12 is turned on by applying a high-level reset signal RST to its gate. As a result, the charges of the floating diffusion FDa are discharged to the node of the high potential side power supply VDD, thereby resetting the floating diffusion FDa.
  • the floating diffusion FDa accumulates photocharges transferred from the photoelectric conversion element 21a. As a result, the floating diffusion FDa has a potential corresponding to the accumulated charge.
  • the gate of the amplification transistor Q13 has the same potential as the floating diffusion FDa, and is used as an input part of the source follower circuit.
  • the drain of the amplification transistor Q13 is connected to the node of the high potential side power supply VDD via the current path 31a, and the source is connected to the selection transistor Q14.
  • the source voltage of the amplification transistor Q13 changes depending on the potential of the floating diffusion FDa.
  • the source of the amplification transistor Q13 is connected to the drain of the selection transistor Q14.
  • the selection transistor Q14 is turned on when the selection signal SEL applied to its gate is at a high level, and a pixel signal with a voltage level corresponding to the potential of the floating diffusion FDa is transmitted from the source of the selection transistor Q14 to the vertical signal line 9. Ru.
  • At least two current cutoff switching units are arranged in the current path 31a in the pixel 30a shown in FIG. 5 to switch whether or not to cut off the current path 31a.
  • a transistor Q21 and a transistor Q22 are connected to the current path 31a as two current cutoff switching units.
  • FIG. 5 shows an example in which the two current cutoff switching units are both composed of PMOS transistors, the conductivity type of the transistors may be arbitrary.
  • the transistor Q21 and the transistor Q22 are connected in cascode, with the transistor Q21 being connected to the node of the high potential side power supply VDD, and the transistor Q22 being connected to the drain of the amplifying transistor Q13.
  • the transistor Q21 is connected to the horizontal drive section 4a via the horizontal drive line 7. When the horizontal drive line 7 sets the horizontal drive signal to a high level, the transistor Q21 cuts off the current path 31a. Further, the transistor Q22 is connected to the vertical drive section 5a via the vertical drive line 8. When the vertical drive line 8 sets the vertical drive signal to a high level, the transistor Q22 cuts off the current path 31a. When the current path 31a is cut off by at least one of the transistor Q21 and the transistor Q22, the current supply from the high potential side power supply VDD to the amplification transistor Q13 is cut off. As a result, the amplification transistor Q13 does not transmit the voltage signal generated by photoelectric conversion to the vertical signal line 9, and no pixel signal is output from the pixel 30a.
  • connection order of the transistor Q21 and the transistor Q22 may be reversed from that in FIG. 5, and the transistor Q21 may be connected to the drain of the amplification transistor Q13, and the transistor Q22 may be connected to the node of the high potential side power supply VDD.
  • the pixel circuit 22a in FIG. 5 has at least one current path 31a and at least two current cutoff switching units Q21 and Q22 that switch whether or not to cut off the current path 31a. Thereby, the pixel circuit 22a in FIG. 5 can switch whether to output a pixel signal using the horizontal drive signal, and can switch whether to output a pixel signal using the vertical drive signal.
  • FIG. 5 shows an example in which a current cutoff switching section is provided in a normal pixel (also called a gradation pixel) 30a
  • a current cutoff switching section is provided on a current path in an EVS pixel (hereinafter referred to as an EVS pixel).
  • EVS pixel EVS pixel
  • FIG. 6 is a diagram showing an example of the configuration of the pixel 30b in the first embodiment.
  • the pixel 30b in FIG. 6 includes a photoelectric conversion element 21b and a pixel circuit.
  • the pixel circuit in the pixel 30b includes an event detection circuit 40 that detects an event generated based on the amount of change in the charge accumulated in the photoelectric conversion element 21b.
  • the event detection circuit 40 in the pixel 30b includes a current-voltage conversion section 41, a buffer 43, a differentiation circuit 44, a comparison circuit 45, and an output circuit 46. Further, the event detection circuit 40 has at least one current path and at least two current cutoff switching sections.
  • the photoelectric conversion element 21b and the current-voltage conversion section 41 constitute a logarithmic response section 42.
  • the logarithmic response unit 42 logarithmically converts the charges photoelectrically converted by the photoelectric conversion element 21b to generate a voltage signal VI.
  • the reason for logarithmic conversion is to widen the dynamic range of the pixel 30b from which luminance information is acquired.
  • the photoelectric conversion element 21b is, for example, a photodiode, as in FIG.
  • the cathode of the photoelectric conversion element 21b is connected to the input node n11 of the current-voltage converter 41, and the anode is connected to a predetermined reference voltage node such as a ground voltage.
  • the current-voltage converter 41 converts the charges accumulated in the photoelectric conversion element 21b into voltage.
  • the current-voltage converter 41 includes transistors Q31 to Q34 and Q41. Further, the current-voltage converter 41 has a current path 31b.
  • the transistors Q31 to Q34 are, for example, NMOS transistors, and the transistor Q41 is, for example, a PMOS transistor.
  • Transistor Q41 constitutes a current cutoff switching section in current path 31b.
  • the transistor Q31 and the transistor Q32 are connected in cascode between the power supply voltage node and a predetermined photoelectric conversion element 21b.
  • the source of the transistor Q31 is connected to the cathode of the photoelectric conversion element 21b and the gate of the transistor Q33, and the gate is connected to the drain of the transistor Q33 and the source of the transistor Q34.
  • the drain of the transistor Q32 is connected to the power supply voltage node, and the gate is connected to the output node n12 of the current-voltage converter 41, the drain of the transistor Q34, the drain of the transistor Q41, and the input node of the buffer 43.
  • Transistor Q33 and transistor Q34 are cascode-connected between node n12 and a reference voltage (ground) node.
  • the source of the transistor Q33 is connected to a reference voltage (ground) node, and the gate is connected to the source of the transistor Q31 and the cathode of the photoelectric conversion element 21b.
  • Transistor Q34 is arranged between transistor Q33 and transistor Q41, the gate of transistor Q34 is connected to the drain of transistor Q31 and the source of transistor Q32, and the drain of transistor Q34 is connected to output node n12.
  • a transistor Q41, an output node n12, a transistor Q34, and a transistor Q33 are arranged in the current path 31b.
  • the transistor Q41 switches whether or not to cut off the current path 31b, and also controls the bias current flowing through the current path 31b.
  • the source of the transistor Q41 is connected to a power supply voltage node, and the bias voltage Vblog from the vertical drive unit 5a is applied to the gate.
  • Transistor Q41 adjusts the voltage level supplied from the power supply voltage node to output node n12, depending on the signal level of bias voltage Vblog.
  • the transistor Q41 cuts off the current path 31b and stops supplying the voltage from the power supply voltage node to the output node n12. In this way, by controlling the voltage level of the bias voltage Vblog, it is possible to control the bias current flowing through the current path 31b and to switch between whether or not to cut off the current path 31b.
  • the voltage signal VI logarithmically converted by the current-voltage converter 41 is input to the buffer 43.
  • Buffer 43 includes a transistor Q35, a transistor Q42, and a transistor Q51 connected in cascode between a power supply voltage node and a reference voltage node. Further, the buffer 43 has a current path 31c.
  • Transistor Q35 is, for example, a PMOS transistor.
  • Transistor Q42 and transistor Q51 are, for example, NMOS transistors. Transistor Q42 and transistor Q51 constitute two current cutoff switching sections in current path 31c, respectively.
  • the buffer 43 constitutes a source follower circuit and outputs a pixel voltage Vp according to the voltage signal VI output from the current-voltage converter 41.
  • a voltage signal VI is input to the gate of the transistor Q35 from the output node n12 of the current-voltage converter 41.
  • the source of the transistor Q35 is connected to the power supply voltage node, and the drain is connected to the drain of the transistor Q42 and the input node of the differentiating circuit 44 via the output node n13 of the buffer 43.
  • a transistor Q42, a transistor Q51, and an output node n13 are arranged in the current path 31c.
  • the transistor Q42 switches whether or not to cut off the current path 31c, and also controls the bias current flowing through the current path 31c.
  • the transistor Q42 is arranged between the output node n13 and the transistor Q51, and the bias voltage Vbsf is applied to the gate from the vertical drive section 5a.
  • Transistor Q42 controls the bias current flowing through current path 31c, and switches whether or not to cut off current path 31c, depending on the voltage level of bias voltage Vbsf.
  • the transistor Q51 switches whether or not to cut off the current path 31c.
  • the source of the transistor Q51 is connected to the reference voltage node, and the gate is connected to the horizontal drive line from the horizontal drive section 4a.
  • Transistor Q51 cuts off current path 31c when a low-level horizontal drive signal is input to its gate.
  • the current path 31c is cut off, and the output signal of the logarithmic response section 42 is no longer transmitted to the differentiating circuit 44.
  • both the transistor Q42 and the transistor Q51 are on, a bias current flows through the current path 31c, so the buffer 43 outputs a signal (pixel voltage Vp) that is an inversion of the output signal of the logarithmic response section 42.
  • the pixel voltage Vp output from the buffer 43 is input to the differentiating circuit 44.
  • the buffer 43 can improve the driving power of the pixel voltage Vp. Further, by providing the buffer 43, it is possible to ensure isolation that prevents noise generated when the subsequent differentiation circuit 44 performs a switching operation from being transmitted to the current-voltage converter 41.
  • the differential circuit 44 detects the amount of change in the pixel voltage Vp by differential calculation.
  • the differentiating circuit 44 includes a capacitor C1 and a transistor Q36. Further, the differentiating circuit 44 has a current path 31d.
  • Current path 31d includes transistor Q52, transistor Q37, and transistor Q43, which are cascode-connected between the power supply voltage node and the reference voltage node.
  • Transistors Q36 and Q43 are, for example, NMOS transistors, and transistors Q37 and Q52 are, for example, PMOS transistors. Transistor Q43 and transistor Q52 constitute two current cutoff switching units in current path 31d.
  • the capacitor C1 is connected between a connection node n14 between the drain of the transistor Q36 and the gate of the transistor Q37, and the output node n13 of the buffer 43.
  • the capacitor C1 supplies a current corresponding to the amount of change obtained by time-differentiating the pixel voltage Vp output from the buffer 43 to the drain of the transistor Q36 and the gate of the transistor Q37.
  • Transistor Q36 switches whether or not to short-circuit the gate and drain of transistor Q37 in accordance with auto-zero signal XAZ.
  • the auto-zero signal XAZ is a signal that instructs initialization, and for example, changes from a low level to a high level every time an event signal, which will be described later, is output from the pixel 30b.
  • the transistor Q36 shifts to the on state, sets the differential signal Vout to the initial value, and the capacitor C1 The charge of is initialized.
  • a transistor Q52 and a connection node n16 are arranged on the power supply voltage node side of the current path 31d.
  • Connection node n16 is connected to the source of transistor Q37 and also to comparison circuit 45. That is, the transistor Q52 and the connection node n16 supply the power supply voltage to the source of the transistor Q37 and the comparison circuit 45.
  • Transistor Q52 switches whether or not to cut off current path 31d. Specifically, the source of the transistor Q52 is placed at the power supply voltage node, and the gate is connected to the horizontal drive section 4a. Transistor Q52 cuts off current path 31d when a high level signal is input to its gate. As a result, transistor Q52 stops supplying voltage from the power supply voltage node to transistor Q37 and comparison circuit 45.
  • the transistor Q43 and the output node n15 of the differentiating circuit 44 are arranged on the reference voltage node side of the current path 31d.
  • the transistor Q43 switches whether or not to cut off the current path 31d, and also controls the bias current flowing through the current path 31d.
  • the source of the transistor Q43 is connected to the reference voltage node, and the bias voltage Vbdiff from the vertical drive section 5a is applied to the gate.
  • Transistor Q43 switches whether or not to cut off current path 31d depending on the signal level of bias voltage Vbdiff, and controls the bias current flowing through current path 31d.
  • the transistor Q37 and the transistor Q43 function as an inverting circuit that uses the connection node n14 on the gate side of the transistor Q37 as an input node, and uses the connection node n15 between the transistor Q37 and the transistor Q43 as an output node.
  • the amount of change in the pixel voltage Vp indicates the amount of change in the amount of light incident on the pixel 30b.
  • the differentiating circuit 44 supplies a differentiating signal Vout indicating the amount of change in the amount of incident light to the comparing circuit 45 via the output node n15.
  • the comparison circuit 45 compares the differential signal Vout with a certain threshold voltage.
  • This comparison circuit 45 includes a transistor Q38 and a transistor Q44. Furthermore, the comparison circuit 45 has a current path 31e.
  • a PMOS transistor is used as the transistor Q38.
  • an NMOS transistor is used as the transistor Q44.
  • Transistor Q44 constitutes a current cutoff switching section in current path 31e.
  • the transistor Q38 and the transistor Q44 are connected in cascode between the connection node n16 and the reference voltage node.
  • the output signal Vout of the differentiating circuit 44 is applied to the gate of the transistor Q38.
  • a threshold voltage Vth is applied to the gate of the transistor Q44 from the vertical drive section 5a.
  • the transistor Q38 is turned on when the output signal Vout of the differentiating circuit 44 is lower than the threshold voltage Vth, and the event signal COMP outputted from the drain of the transistor Q38 becomes high level.
  • the event signal COMP is input to the output circuit 46 via the output node n17.
  • the voltage level of the output signal Vout of the differentiating circuit 44 decreases as the degree of increase in the amount of change in the amount of light incident on the pixel 30b increases.
  • the degree of increase in the amount of change in the amount of light incident on the pixel 30b is not so large (when no event is detected)
  • the voltage level of the output signal Vout of the differentiating circuit 44 is higher than the threshold voltage Vth, so the transistor Q38 is turned off.
  • the event detection signal COMP becomes low level.
  • the degree of increase in the amount of change in the amount of light incident on the pixel 30b increases, the voltage level of the output signal Vout of the differentiating circuit 44 becomes lower than the threshold voltage Vth, the transistor Q38 is turned on, and the event detection signal COMP becomes high level. .
  • the source of transistor Q38 is connected to the power supply voltage node via connection node n16 and transistor Q52.
  • the transistor Q52 blocks the current path 31d, the source voltage of the transistor Q38 of the comparison circuit 45 becomes unstable, and the comparison circuit 45 stops the comparison operation.
  • the drain voltage of transistor Q44 can be adjusted, and by turning off transistor Q44 and cutting off the current path between the drain and source of transistor Q44, comparison using transistor Q38 is possible. Operation can be stopped.
  • the output circuit 46 in FIG. 6 outputs the event signal COMP according to the comparison result of the comparison circuit 45.
  • the output circuit 46 includes a latch section 47 and a transistor Q53. Further, the output circuit 46 has a current path 31f.
  • the event signal COMP input from the comparison circuit 45 is written into the latch section 47 as data.
  • the data written in the latch section 47 is read out from a readout circuit (not shown).
  • the transistor Q53 switches whether or not to cut off the current path 31f. Specifically, the source of the transistor Q53 is placed at the power supply voltage node, and the gate is connected to the horizontal drive section 4a. Transistor Q53 cuts off current path 31f when a high level signal is input to its gate. As a result, transistor Q53 stops supplying voltage from the power supply voltage node to latch section 47.
  • the pixel 30b that constitutes the EVS pixel has a plurality of circuits each having a different function.
  • the current paths 31b to 31f of each circuit have one or more current cutoff switching sections. Thereby, the pixel 30b can switch whether or not to cut off the current for each function.
  • the logarithmic response unit 42 which takes time to excite, remains on regardless of the ROI, and the differentiating circuit 44 and the like switch on and off depending on the ROI, thereby reducing power consumption. It can be applied to suppress the ROI (Region of Interest), which will be described later.
  • the logarithmic response unit 42 which takes time to excite, remains on regardless of the ROI, and the differentiating circuit 44 and the like switch on and off depending on the ROI, thereby reducing power consumption. It can be applied to suppress the ROI (Region of Interest), which will be described later.
  • the logarithmic response unit 42 which takes time to excite, remains on regardless of the ROI, and the differentiating circuit 44 and the like switch on and off depending
  • the example in FIG. 6 includes transistors Q51 to Q53 that switch whether or not to cut off the current path, and transistors Q41 to Q44 that also switch whether or not to cut off the current path and switch the bias voltage. , but not limited to.
  • any one of transistors Q51 to Q53 may be removed, or the current path blocking function may be removed from any one of transistors Q41 to Q44.
  • a current cutoff switching section may be added to any current path.
  • FIGS. 7A to 7E are diagrams showing configuration examples in which a current cutoff switching section is arranged in a pixel circuit.
  • the pixel circuit 22b shown in FIG. 7A has a first current path 31g connected to the circuit section 32a and a second current path 31h connected to the circuit section 32b.
  • a transistor Q61 is arranged in the first current path 31g to switch whether or not to allow current to flow through the circuit section 32a.
  • a transistor Q62 is arranged in the second current path 31h to switch whether or not to allow current to flow through the circuit section 32b.
  • the transistor Q61 is, for example, a PMOS transistor, and constitutes a first current cutoff switching section.
  • the transistor Q62 is, for example, an NMOS transistor, and constitutes a second current cutoff switching section. Note that the number of transistors arranged in the first current path 31g and the second current path 31h, the connection form of the transistors, and the conductivity type of the transistors are arbitrary.
  • the first current cutoff switching unit switches whether or not to cut off the first current path 31g.
  • the gate of the transistor Q61 is connected to the vertical drive line 8 from the vertical drive section 5a, the source is connected to the power supply voltage node, and the drain is connected to the circuit section 32a.
  • the gate of the transistor Q61 When a high-level voltage is applied to the gate of the transistor Q61, the first current path 31g is cut off, and the supply of power supply voltage to the circuit section 32a is stopped.
  • the second current cutoff switching unit switches whether or not to cut off the second current path 31h.
  • the gate of the transistor Q62 is connected to the horizontal drive line 7 from the horizontal drive section 4a, the source is connected to the reference voltage node, and the drain is connected to the circuit section 32b.
  • the gate of transistor Q62 When a high-level voltage is applied to the gate of transistor Q62, second current path 31h is not cut off. Thereby, the voltage of the circuit section 32b is set to the reference voltage level. Further, when a low level voltage is applied to the gate of the transistor Q62, the second current path 31h is cut off and the output of the circuit section 32b is stopped.
  • the horizontal drive section 4a can control the drive of the circuit section 32a
  • the vertical drive section 5a can control the drive of the circuit section 32b.
  • the transistors Q61 and Q62 of FIG. 7A should be connected to at least two of the current-voltage converter 41, the buffer 43, the differentiating circuit 44, the comparison circuit 45, and the output circuit 46. Bye. At this time, as shown in FIG. 6, one of the two current cutoff switching parts switches the bias current and switches whether or not to cut off the current path. good.
  • the pixel circuit 22c shown in FIG. 7B differs from FIG. 7A in that two current cutoff switching units are arranged in one current path. Specifically, in the pixel circuit 22c, a first current cutoff switching section including a transistor Q61 and a second current cutoff switching section including a transistor Q62 are disposed in a first current path 31g through which current flows through the circuit section 32a. ing.
  • the gate of the transistor Q62 in FIG. 7B is connected to, for example, the horizontal drive line 7 from the horizontal drive section 4a, the source is connected to the reference voltage node, and the drain is connected to the circuit section 32a.
  • the first current cutoff switching section (transistor Q61) and the second current cutoff switching section (transistor Q62) are capable of switching independently from each other whether or not to cut off the first current path 31g. Good too.
  • the transistor Q61 may cut off the first current path 31g under the control of the horizontal drive section 4a
  • the transistor Q62 may cut off the first current path 31g under the control of the vertical drive section 5a. That is, the pixel circuit 22c shown in FIG. 7B can control the drive of the circuit section 32a by the horizontal drive section 4a and the vertical drive section 5a.
  • transistors Q61 and Q62 of FIG. 7B are connected to at least one of the current-voltage converter 41, the buffer 43, the differentiating circuit 44, the comparison circuit 45, and the output circuit 46. good.
  • the two current cutoff switching units shown in FIG. 7B may be configured with two PMOS transistors, like the pixel circuit 22d shown in FIG. 7C.
  • the first current cutoff switching section in FIG. 7C is composed of a PMOS transistor Q61
  • the second current cutoff switching section is composed of a PMOS transistor Q63
  • both transistors Q61 and Q63 are arranged on the power supply voltage node side.
  • the two current cutoff switching units may be configured with two NMOS transistors, as in the pixel circuit 22e shown in FIG. 7D.
  • the first current cutoff switching section in FIG. 7D is composed of an NMOS transistor Q64
  • the second current cutoff switching section is composed of a PMOS transistor Q62
  • both transistors Q62 and Q64 are arranged on the reference voltage node side.
  • FIG. 7E is a diagram showing an example in which a first current cutoff switching section and a second power cutoff switching section are connected to two circuit sections 32a and 32b connected in parallel in the pixel circuit 22f.
  • the drain of the transistor Q61 in the first power cutoff switching section is connected to the circuit sections 32a and 32b
  • the drain of the transistor Q62 in the second power cutoff switching section is connected to the circuit sections 32a and 32b.
  • a circuit section is formed by a transistor Q61 that is controlled on/off by a horizontal drive signal from the horizontal drive section 4a, and a transistor Q62 that is controlled on/off by a vertical drive signal from the vertical drive section 5a.
  • 32a and 32b can be controlled simultaneously and separately.
  • FIG. 8 is a diagram showing a pixel circuit 22g of a comparative example.
  • the pixel circuit 22g in FIG. 8 includes a circuit section 32c, a transistor Q65, and an AND circuit 33.
  • Transistor Q65 is an NMOS transistor, and is used to control voltage supply to circuit section 32c.
  • the transistor Q65 has a source connected to the circuit section 32c, a drain connected to the power supply voltage node, and a gate connected to the AND circuit 33.
  • the AND circuit 33 is connected to a horizontal drive section and a vertical drive section (not shown), and receives a signal Vhor from the horizontal drive section and a signal Vver from the vertical drive section.
  • the AND circuit 33 performs an AND operation on the signal Vhor and the signal Vver, and inputs the result as a signal Vand to the transistor Q65. That is, the transistor Q65 cuts off the voltage supply to the circuit section 32c when either the signal Vhor or the signal Vver is at a low level.
  • the pixel circuit 22g in FIG. 8 is provided with an AND circuit 33 in order to perform both horizontal driving and vertical driving. Since the AND circuit 33 is required for each pixel, there is a problem in that the circuit size increases. Further, since the signals Vhor and Vver input to the pixel circuit 22g are synthesized by the AND circuit 33, even if the circuit section 32c has a plurality of functions, it is not possible to turn each function on and off.
  • the pixel circuit 22c in FIG. 7B can perform both horizontal driving and vertical driving using two transistors Q61 and Q62, so the AND circuit 33 is unnecessary. Thereby, the circuit size can be reduced compared to the pixel circuit 22g. Further, like the pixel circuit 22b in FIG. 7A, it is also possible to independently control a plurality of circuit units each having a different function.
  • the pixel circuit is provided with at least one current path and at least two current cutoff switching units that switch whether or not to cut off the current path. Any pixel can be selected and driven from among the plurality of pixels. Since the current cutoff switching unit according to this embodiment can be configured with one transistor, the circuit size can be reduced. Further, even when a pixel circuit has multiple functions like an EVS pixel, switching control on and off is possible for each function. Furthermore, since the horizontal drive section 4a and the vertical drive section 5a can each independently select the pixels to be driven, it is possible to select a pixel at an arbitrary pixel position and perform light detection, thereby reducing power consumption. .
  • the pixel array section 2a of the photodetector element 1a may have a configuration in which EVS pixels and grayscale pixels are arranged in combination.
  • FIG. 9A is a diagram showing a pixel array section 2b having an EVS-gradation hybrid configuration.
  • Each pixel 30c in the pixel array section 2b in FIG. 9A has four sub-pixels.
  • One of the four sub-pixels is an EVS pixel 50a, and three are gradation pixels 50b.
  • Each of the four sub-pixels has a separate photoelectric conversion element. Further, each of the four sub-pixels may have a separate pixel circuit.
  • the EVS pixel 50a may have the event detection circuit 40 shown in FIG.
  • the gray scale pixel 50b may have the pixel circuit 22a shown in FIG.
  • the EVS pixel 50a outputs a pixel signal containing event information generated based on the amount of change in the charge accumulated in the photoelectric conversion element.
  • the gradation pixel 50b outputs a pixel signal including gradation information according to the charge accumulated in the photoelectric conversion element.
  • any one of the four sub-pixels may be used as the EVS pixel 50a, and the remaining three may be used as the gradation pixels 50b.
  • the sub-pixels used as the EVS pixel 50a may be sequentially switched.
  • the pixel array section 2c shown in FIG. 9B has an event detection circuit 40 for each pixel 30c in association with a pixel 30c having four sub-pixels.
  • the four sub-pixels each have a separate photoelectric conversion element, a pixel circuit 22a, and a selection circuit (not shown). Whether each photoelectric conversion element is connected to the event detection circuit 40 or the pixel circuit 22a is switched by a selection circuit.
  • the photoelectric conversion element constitutes the EVS pixel 50a.
  • the photoelectric conversion element constitutes a grayscale pixel 50b.
  • FIG. 10 is a block diagram showing an example of the configuration of the photodetecting element 1b in the second embodiment.
  • the photodetecting element 1b in FIG. 10 includes an ROI control section 61 that controls the horizontal drive section 4a and the vertical drive section 5a.
  • the horizontal drive unit 4a and vertical drive unit 5a in the photodetection element 1b are controlled by the ROI control unit 61 to switch and control the current cutoff switching unit included in each of the plurality of pixels 30b.
  • the horizontal drive section 4a and the vertical drive section 5a perform control to output pixel signals within the ROI including one or more pixels 30b arranged at arbitrary locations within the pixel array section 2a from the pixel array section 2a. .
  • FIGS. 11A to 11C are examples of ROI settings for the pixel array section 2a.
  • the pixel array section 2a includes a plurality of pixels 30b arranged in the row direction X and column direction Y.
  • the horizontal drive section 4a and the vertical drive section 5a can set the ROI within the entire region in the row direction X and within a partial range in the column direction Y within the pixel array section 2a.
  • FIG. 11B it can also be set within a partial area in the row direction X and the entire area in the column direction Y within the pixel array section 2a.
  • FIG. 11C it can also be set within a partial region in the row direction X and a partial region in the column direction Y in the pixel array section 2a.
  • the ROI can be placed in any region in the row direction can be set.
  • only pixel signals within the ROI set at arbitrary pixel positions in the pixel array section 2a are output, so power consumption is reduced by reducing the number of pixel signals output from the pixel array section 2a.
  • there is no need to provide a circuit for ROI setting outside the pixel array section 2a and the circuit configuration of the photodetecting element can be simplified.
  • the ROI may be dynamically set, for example, while the photodetecting element 1b is in operation.
  • the ROI may be set at the pixel 30b where the event was detected or at the pixel 30b in the vicinity thereof.
  • FIG. 12 is a block diagram showing an example of the configuration of the photodetecting element 1c in the third embodiment.
  • the photodetecting element 1c in FIG. 12 includes an event output section 62 that transmits an event signal to the ROI control section 61.
  • some of the pixels 30b of the plurality of pixels 30b in the pixel array section 2a output an event signal generated based on the amount of change in the charge accumulated in the corresponding photoelectric conversion element.
  • the ROI control section 61 receives an event signal via the event output section 62, and controls the horizontal drive section 4a and the vertical drive section 5a.
  • the horizontal drive unit 4a and the vertical drive unit 5a set the location of the ROI by controlling the current cutoff switching units in some of the pixels 30b in accordance with the position of the pixel 30b that outputs the event signal.
  • the horizontal drive unit 4a and the vertical drive unit 5a change the location of the ROI in the pixel array unit 2a on a frame-by-frame basis so that the ROI before switching and the ROI after switching partially overlap or do not overlap. Perform switching control.
  • FIGS. 13A and 13B are diagrams showing changes in ROI settings in the third embodiment.
  • FIG. 13A shows an example in which the ROI changes from ROIa indicated by a broken line to ROIb indicated by a chain line.
  • FIG. 13B shows an example in which the ROI changes from ROIc indicated by a broken line to ROId indicated by a chain line.
  • FIG. 13A shows an example in which ROIa before switching and ROIb after switching do not overlap.
  • FIG. 13B shows an example in which the ROIc before switching and the ROId after switching partially overlap.
  • FIG. 14 is a diagram showing the switching timing of the ROI of the photodetecting element 1c.
  • a vertical synchronization signal Vsync is input to the horizontal drive unit 4a and the vertical drive unit 5a at regular intervals.
  • the light detection process of the light detection element 1c is performed on a frame-by-frame basis.
  • three frame groups Ff1, Ff2, and Ff3 are illustrated.
  • a light detection process for the first ROI is performed
  • a light detection process for the second ROI is performed
  • a light detection process for the third ROI is performed.
  • region switching frames Fr1, Fr2, and Fr3 there are region switching frames Fr1, Fr2, and Fr3.
  • the region switching frame Fr1 the first ROI is set, and in the region switching frame Fr2, the settings are changed from the first ROI to the second ROI.
  • the region switching frame Fr3 switching from the second ROI to the third ROI is performed.
  • Each ROI is determined by an event detected by the pixel 30b in the pixel array section 2a in the immediately preceding ROI.
  • the second ROI is set based on events detected in the first ROI. Note that the position and size of each ROI may be set in advance.
  • each frame group Ff1, Ff2, Ff3, light detection processing may be performed on two or more frames in the same ROI.
  • the frame group Ff1 includes frames Ff11 and Ff12.
  • the area switching frame Fr1 includes forced reset timing Tforce.
  • the reset signal XAZ is input to the pixel 30b included in the first ROI.
  • the charges accumulated in the differentiating circuit 44 of FIG. 6 are reset, making it possible to detect an event again.
  • the frame Ff11 includes a detection timing Tdet, a reset timing Treset, and a read timing Tread.
  • the pixel 30b included in the first ROI detects an event at the detection timing Tdet.
  • the event signal COMP is held in the latch section 47 in FIG. 6, for example.
  • the reset timing Treset the reset signal XAZ is input to the pixel 30b that has detected an event among the pixels 30b included in the first ROI.
  • the event signal COMP is read from the latch section 47.
  • frames Ff12, Ff21, Ff22, Ff31, and Ff32 each include a detection timing Tdet, a reset timing Treset, and a read timing Tread
  • the area switching frames Fr2 and Fr3 include a forced reset timing Tforce. That is, in the example of FIG. 14, the forced reset timing Tforce is provided once, and the detection timing Tdet, reset timing Treset, and read timing Tread are provided twice each for each of the first to third ROIs.
  • the ROI is set around a pixel where an event has been detected, but the ROI may be set around a pixel where a characteristic image is reflected.
  • a human face or skin color may be detected, and an ROI may be set around the pixel where the face or skin color is detected.
  • the ROI can be dynamically switched even while the photodetecting element 1c is in operation, by controlling the switching of the current cutoff switching unit by the horizontal drive unit 4a and the vertical drive unit 5a. Further, the next ROI to be switched can be set based on the position of the pixel 30b where an event was detected during the operation of the photodetector. Since there is a high possibility that an event can be detected near the pixel 30b that most recently detected an event, the photodetection element 1c in the third embodiment can efficiently set the ROI.
  • FIG. 15 is a block diagram showing an example of the configuration of the photodetecting element 1d in the fourth embodiment.
  • the photodetecting element 1d in FIG. 15 includes a thinning control section 63 that controls the horizontal drive section 4a and the vertical drive section 5a.
  • FIG. 16 is a diagram showing an example of thinning control.
  • the plurality of pixels 30d in the pixel array section 2a of the photodetector element 1d have a plurality of sub-pixels.
  • Each sub-pixel in FIG. 16 may be an EVS pixel or a gradation pixel.
  • An example in which each sub-pixel is an EVS pixel will be described below.
  • Each of the plurality of sub-pixels has the same configuration as the pixel 30b in FIG. 6.
  • each sub-pixel includes a photoelectric conversion element 21b, a pixel circuit 22c similar to that in FIG. 7B, at least one current path, and at least two current cutoff switching units.
  • the sub-pixels include a valid sub-pixel 51a and an invalid sub-pixel 51b.
  • the pixel 30d is composed of one valid sub-pixel 51a and three invalid sub-pixels 51b.
  • the horizontal drive section 4a and vertical drive section 5a in the photodetector element 1d are controlled by a thinning control section 63, and switch the current cutoff switching section that each of the plurality of sub-pixels has. Thereby, the plurality of sub-pixels sequentially output pixel signals for each frame.
  • the valid sub-pixel 51a and the invalid sub-pixel 51b of the pixel 30d are switched in order in the order of frame Frm1, frame Frm2, frame Frm3, and frame Frm4.
  • the effective sub-pixel 51a set in the pixel 30d outputs a pixel signal. Since one of the four sub-pixels in each pixel is a valid sub-pixel and the remaining three are invalid sub-pixels, the valid sub-pixels of each pixel are switched in turn for each frame.
  • the frames Frm1, Frm2, Frm3, and Frm4 are switched every unit time t.
  • pixel signals are output once from all sub-pixels arranged in the pixel 30d in a time period of 4t.
  • FIG. 17A is a timing diagram showing a first example of the thinning operation of the photodetector element 1d
  • FIG. 17B is a timing diagram showing a second example of the thinning operation. Switching between each frame is performed by the synchronization signal Vsync input to the horizontal drive section 4a and the vertical drive section 5a, as in the example of FIG. 14.
  • FIG. 18 is a block diagram showing an example of the configuration of the photodetecting element 1e in the fifth embodiment.
  • the photodetector element 1e in FIG. 18 includes a digital to analog converter (DAC) 71, a time code generator 72, a pixel analog-to-digital converter 2d, a horizontal drive unit 4b, a vertical drive unit 5b, and a control circuit 73. is placed.
  • DAC digital to analog converter
  • the digital-to-analog converter 71 generates a reference signal by DA (Digital to Analog) conversion within a predetermined AD conversion period.
  • the time code generation unit 72 generates a time code indicating the time within the AD conversion period.
  • the pixel analog-to-digital conversion section 2d performs AD conversion to convert each analog signal (pixel signal) of the photoelectric conversion section into a digital signal.
  • This pixel analog-to-digital converter 2d is divided into a plurality of clusters 80.
  • the cluster 80 is provided for each pixel block (not shown) and converts analog signals in the corresponding pixel block into digital signals.
  • a pixel block has a plurality of photoelectric conversion units.
  • the cluster 80 has an analog-to-digital converter connected to a photoelectric converter.
  • the photoelectric conversion section and the analog-to-digital conversion section constitute one pixel circuit. The configuration of the pixel circuit will be described later.
  • the pixel analog-to-digital conversion unit 2d performs AD conversion on the pixel signal to generate image data, and supplies the image data to the image processing unit 74.
  • the horizontal drive unit 4b drives one column of clusters 80 arranged in the direction in which the horizontal drive line 7 extends in the pixel analog-to-digital conversion unit 2d to perform AD conversion.
  • the vertical drive section 5b drives one row of clusters 80 arranged in the direction in which the vertical drive lines 8 extend in the pixel analog-to-digital conversion section 2d to perform AD conversion.
  • the control circuit 73 controls the operation timing of each of the digital-to-analog conversion section 71, the horizontal drive section 4b and the vertical drive section 5b, and the image processing section 74 in synchronization with the vertical synchronization signal Vsync.
  • the image processing unit 74 performs predetermined signal processing and image processing on the image data.
  • the photodetecting element 1e in FIG. 18 can be configured with a stacked structure of a pixel chip 11 and a circuit chip 12, as in FIG. 2.
  • the digital-to-analog conversion section 71, the time code generation section 72, the horizontal drive section 4b, the vertical drive section 5b, the control circuit 73, and a part of the analog-to-digital conversion section in the pixel analog-to-digital conversion section 2d are arranged on the circuit chip 12. can do.
  • a part of the photoelectric conversion section and the analog-to-digital conversion section in the pixel analog-to-digital conversion section 2d can be arranged on the pixel chip 11.
  • FIG. 19 is a block diagram showing an example of the configuration of the pixel circuit 22h in the fifth embodiment.
  • the pixel circuit 22h includes a photoelectric conversion section 81 and an analog-to-digital conversion section 82.
  • the analog-to-digital conversion section 82 converts a voltage signal corresponding to the charge accumulated in the photoelectric conversion element 21c into a digital signal, and includes a differential input circuit 83, a voltage conversion circuit 84, and a positive feedback circuit 85. Further, the analog-to-digital converter 82 has at least one current path and at least two current cutoff switching units.
  • the photoelectric conversion unit 81 includes a photoelectric conversion element 21c, a discharge transistor Q71, a transfer transistor Q72, a floating diffusion FDb, a capacitor C2, and a reset transistor Q73.
  • a photoelectric conversion element 21c a discharge transistor Q71
  • a transfer transistor Q72 a transfer transistor Q72
  • a floating diffusion FDb a floating diffusion
  • a capacitor C2 a capacitor
  • a reset transistor Q73 for example, NMOS transistors are used as the reset transistor Q73, the transfer transistor Q72, and the drain transistor Q71.
  • the photoelectric conversion element 21c generates charges by photoelectric conversion.
  • the cathode of the photoelectric conversion element 21c is connected to the source of the drain transistor Q71 and the drain of the transfer transistor Q72.
  • the discharge transistor Q71 discharges the charge accumulated in the photoelectric conversion element 21c at the start of exposure according to the drive signal OFG input to the gate.
  • the drive signal OFG is supplied to the gate of the drain transistor Q71.
  • Transfer transistor Q72 transfers charges from photoelectric conversion element 21c to floating diffusion FDb at the end of exposure according to transfer signal TX from photoelectric conversion unit 81.
  • the drain of the transfer transistor Q72 is connected to the capacitor C2, the source of the reset transistor Q73, and the differential input circuit 83 via a floating diffusion FDb.
  • Transfer signal TX is supplied to the gate of transfer transistor Q72.
  • the floating diffusion FDb accumulates the transferred charges and generates a potential according to the amount of accumulated charges.
  • the capacitor C2 is arranged to be connected to the floating diffusion FDb. Capacitor C2 holds the potential generated by floating diffusion FDb.
  • the reset transistor Q73 shifts to the on state and initializes the potential of the floating diffusion FDb.
  • Reset signal RST is supplied to the gate of reset transistor Q73.
  • the source of reset transistor Q73 is connected to differential input circuit 83.
  • the differential input circuit 83 includes transistors Q74, Q75, Q76, Q77, Q78, Q91, and Q92.
  • transistors Q74, Q75, Q91, and Q92 are used for the transistors Q74, Q75, Q91, and Q92.
  • PMOS transistors are used for the transistors Q76, Q77, and Q78.
  • the differential input circuit 83 has a current path 31i.
  • Transistors Q91 and Q92 constitute a current cutoff switching section in the current path 31i.
  • Transistors Q74 and Q75 constitute a differential pair, and the sources of transistors Q74 and Q75 are commonly connected to the drain of transistor Q91. Further, the drain of transistor Q74 is connected to the drain of transistor Q76 and the gates of transistors Q76 and Q77. The drain of transistor Q75 is connected to the drain of transistor Q77, the gate of transistor Q78, and the drain of reset transistor Q73. Further, the reference signal REF from the digital-to-analog converter 71 is input to the gate of the transistor Q74. The gate of transistor Q75 is connected to the source of reset transistor Q73 and floating diffusion FDb.
  • the transistor Q91 switches whether or not to cut off the current path 31i, and also switches the bias current flowing through the current path 31i.
  • the bias voltage Vb is applied from the vertical drive unit 5b to the gate of the transistor Q91, and the source of the transistor Q91 is connected to the reference voltage node via the transistor Q92.
  • Transistor Q91 switches whether or not to cut off current path 31i depending on the signal level of bias voltage Vb, and controls the bias current flowing through current path 31i.
  • the transistor Q92 switches whether or not to cut off the current path 31i. Specifically, the drain of transistor Q92 is connected to transistor Q91, and the source is connected to a reference voltage node. Transistor Q92 cuts off current path 31i when a low level signal is input to its gate from horizontal drive section 4b. When either transistor Q91 or Q92 is off, current path 31i is cut off and driving of differential input circuit 83 is stopped.
  • Transistors Q76, Q77, and Q78 constitute a current mirror circuit.
  • Power supply voltage VDDH is applied to the sources of transistors Q76, Q77, and Q78. This power supply voltage VDDH is higher than power supply voltage VDDL. Further, the drain of transistor Q78 is connected to voltage conversion circuit 84.
  • the voltage conversion circuit 84 includes a transistor Q79.
  • a transistor Q79 For example, an NMOS transistor is used as the transistor Q97.
  • Power supply voltage VDDL is applied to the gate of transistor Q79.
  • the drain of transistor Q79 is connected to the drain of transistor Q78, and the source is connected to positive feedback circuit 85.
  • the positive feedback circuit 85 includes transistors Q80, Q81, Q82, Q83, Q84, Q93, and Q94. Further, the positive feedback circuit 85 has current paths 31j and 31k. For example, PMOS transistors are used for the transistors Q80, Q81, Q82, and Q93. For example, NMOS transistors are used for the transistors Q83, Q84, and Q94. Transistor Q93 constitutes a current cutoff switching section in current path 31j. Transistor Q94 constitutes a current cutoff switching section in current path 31k.
  • Transistors Q80, Q81, and Q84 are connected in series to power supply voltage VDDL via transistor Q93.
  • the source of transistor Q84 is connected to a reference potential (ground) node, and the drain of transistor Q84 is connected to the source of transistor Q81.
  • the source of transistor Q80 is connected to the drain of transistor Q81.
  • a drive signal INI from the vertical drive section 5b is input to the gates of the transistors Q80 and Q84. Further, a connection node between transistors Q81 and Q84 is connected to voltage conversion circuit 84.
  • Transistors Q82 and Q83 are connected in series to the power supply voltage VDDL via a transistor Q93, and are also connected in series to a reference voltage node via a transistor Q94.
  • the drain of transistor Q83 is connected to the drain of transistor Q82.
  • the gates of transistors Q82 and Q83 are connected to a connection node between transistors Q81 and Q84. Further, an output signal VCO is output from a connection node between transistors Q82 and Q83 to a data storage section (not shown) or the like.
  • the transistor Q93 switches whether or not to cut off the current path 31j.
  • the source of transistor Q93 is connected to power supply voltage VDDL.
  • the drain of transistor Q93 is connected to the drain of transistor Q80, the drain of transistor Q82, and the gate of transistor Q79.
  • Transistor Q93 cuts off current path 31j when a high-level signal is input to its gate from vertical drive section 5b. At this time, the supply of power supply voltage VDDL to transistors Q80 and Q82 and transistor Q79 is stopped.
  • the transistor Q94 switches whether or not to cut off the current path 31k. Specifically, the source of transistor Q94 is connected to the reference voltage node, and the drain of transistor Q94 is connected to transistor Q83. Transistor Q94 cuts off current path 31k when a low level signal is input to its gate from horizontal drive section 4b. When either transistor Q93 or transistor Q94 is off, positive feedback circuit 85 does not output signal VCO.
  • the photoelectric conversion section 81, the differential input circuit 83, the voltage conversion circuit 84, and the positive feedback circuit 85 are not limited to the circuit illustrated in FIG. 19 as long as they have equivalent functions. Further, although a floating diffusion FDb is arranged for each pixel circuit 22h, one floating diffusion FDb can be shared by a plurality of pixel circuits 22h.
  • the differential input circuit 83 is provided with one current path 31i composed of two current cutoff switching sections. Further, the positive feedback circuit 85 is provided with two current paths 31j and 31k each consisting of one current cutoff switching section. Thereby, the differential input circuit 83 can be turned on and off, and the positive feedback circuit 85 can be turned on and off from the vertical drive section 5b and the horizontal drive section 4b, respectively.
  • the arrangement of the current cutoff switching unit and the current path is not limited to this example.
  • the pixel circuit 22h having the analog-to-digital conversion section 82 is provided with at least one current path and at least two current cutoff switching sections that switch whether or not to cut off the current path. ing. Thereby, the pixel circuit 22h also achieves both horizontal driving and vertical driving.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be applied to any type of transportation such as a car, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility vehicle, an airplane, a drone, a ship, a robot, a construction machine, an agricultural machine (tractor), etc. It may also be realized as a device mounted on the body.
  • FIG. 20 is a block diagram showing a schematic configuration example of a vehicle control system 7000, which is an example of a mobile control system to which the technology disclosed herein can be applied.
  • the vehicle control system 7000 includes a plurality of electronic control units connected via a communication network 7010.
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, an outside vehicle information detection unit 7400, an inside vehicle information detection unit 7500, and an integrated control unit 7600.
  • the communication network 7010 connecting these multiple control units may be, for example, an in-vehicle communication network conforming to any standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), or FlexRay (registered trademark).
  • CAN Controller Area Network
  • LIN Local Interconnect Network
  • LAN Local Area Network
  • FlexRay registered trademark
  • Each control unit includes a microcomputer that performs calculation processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used in various calculations, and a drive circuit that drives various devices to be controlled. Equipped with Each control unit is equipped with a network I/F for communicating with other control units via the communication network 7010, and also communicates with devices or sensors inside and outside the vehicle through wired or wireless communication. It is equipped with a communication I/F for communication. In FIG.
  • the functional configuration of the integrated control unit 7600 includes a microcomputer 7610, a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon receiving section 7650, an in-vehicle device I/F 7660, an audio image output section 7670, An in-vehicle network I/F 7680 and a storage unit 7690 are illustrated.
  • the other control units similarly include a microcomputer, a communication I/F, a storage section, and the like.
  • the drive system control unit 7100 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 7100 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection section 7110 is connected to the drive system control unit 7100.
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the axial rotation movement of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, or an operation amount of an accelerator pedal, an operation amount of a brake pedal, or a steering wheel. At least one sensor for detecting angle, engine rotational speed, wheel rotational speed, etc. is included.
  • the drive system control unit 7100 performs arithmetic processing using signals input from the vehicle state detection section 7110, and controls the internal combustion engine, the drive motor, the electric power steering device, the brake device, and the like.
  • the body system control unit 7200 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 7200.
  • the body system control unit 7200 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310, which is a power supply source for the drive motor, according to various programs. For example, information such as battery temperature, battery output voltage, or remaining battery capacity is input to the battery control unit 7300 from a battery device including a secondary battery 7310. The battery control unit 7300 performs arithmetic processing using these signals, and controls the temperature adjustment of the secondary battery 7310 or the cooling device provided in the battery device.
  • the external information detection unit 7400 detects information external to the vehicle in which the vehicle control system 7000 is mounted. For example, at least one of an imaging section 7410 and an external information detection section 7420 is connected to the vehicle exterior information detection unit 7400.
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the vehicle external information detection unit 7420 includes, for example, an environmental sensor for detecting the current weather or weather, or a sensor for detecting other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. At least one of the surrounding information detection sensors is included.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunlight sensor that detects the degree of sunlight, and a snow sensor that detects snowfall.
  • the surrounding information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) device.
  • the imaging section 7410 and the vehicle external information detection section 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 21 shows an example of the installation positions of the imaging section 7410 and the vehicle external information detection section 7420.
  • the imaging units 7910, 7912, 7914, 7916, and 7918 are provided, for example, at at least one of the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle 7900.
  • An imaging unit 7910 provided in the front nose and an imaging unit 7918 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 7900.
  • Imaging units 7912 and 7914 provided in the side mirrors mainly capture images of the sides of the vehicle 7900.
  • An imaging unit 7916 provided in the rear bumper or back door mainly acquires images of the rear of the vehicle 7900.
  • the imaging unit 7918 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 21 shows an example of the imaging range of each of the imaging units 7910, 7912, 7914, and 7916.
  • Imaging range a indicates the imaging range of imaging unit 7910 provided on the front nose
  • imaging ranges b and c indicate imaging ranges of imaging units 7912 and 7914 provided on the side mirrors, respectively
  • imaging range d is The imaging range of an imaging unit 7916 provided in the rear bumper or back door is shown. For example, by superimposing image data captured by imaging units 7910, 7912, 7914, and 7916, an overhead image of vehicle 7900 viewed from above can be obtained.
  • the external information detection units 7920, 7922, 7924, 7926, 7928, and 7930 provided at the front, rear, sides, corners, and the upper part of the windshield inside the vehicle 7900 may be, for example, ultrasonic sensors or radar devices.
  • External information detection units 7920, 7926, and 7930 provided on the front nose, rear bumper, back door, and upper part of the windshield inside the vehicle 7900 may be, for example, LIDAR devices.
  • These external information detection units 7920 to 7930 are mainly used to detect preceding vehicles, pedestrians, obstacles, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging unit 7410 to capture an image of the exterior of the vehicle, and receives the captured image data. Further, the vehicle exterior information detection unit 7400 receives detection information from the vehicle exterior information detection section 7420 to which it is connected.
  • the external information detection unit 7420 is an ultrasonic sensor, a radar device, or a LIDAR device
  • the external information detection unit 7400 transmits ultrasonic waves, electromagnetic waves, etc., and receives information on the received reflected waves.
  • the external information detection unit 7400 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received information.
  • the external information detection unit 7400 may perform environment recognition processing to recognize rain, fog, road surface conditions, etc. based on the received information.
  • the vehicle exterior information detection unit 7400 may calculate the distance to the object outside the vehicle based on the received information.
  • the outside-vehicle information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing people, cars, obstacles, signs, characters on the road, etc., based on the received image data.
  • the outside-vehicle information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and also synthesizes image data captured by different imaging units 7410 to generate an overhead image or a panoramic image. Good too.
  • the outside-vehicle information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410.
  • the in-vehicle information detection unit 7500 detects in-vehicle information.
  • a driver condition detection section 7510 that detects the condition of the driver is connected to the in-vehicle information detection unit 7500.
  • the driver state detection unit 7510 may include a camera that images the driver, a biosensor that detects biometric information of the driver, a microphone that collects audio inside the vehicle, or the like.
  • the biosensor is provided, for example, on a seat surface or a steering wheel, and detects biometric information of a passenger sitting on a seat or a driver holding a steering wheel.
  • the in-vehicle information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, or determine whether the driver is dozing off. You may.
  • the in-vehicle information detection unit 7500 may perform processing such as noise canceling processing on the collected audio signal.
  • the integrated control unit 7600 controls overall operations within the vehicle control system 7000 according to various programs.
  • An input section 7800 is connected to the integrated control unit 7600.
  • the input unit 7800 is realized by, for example, a device such as a touch panel, a button, a microphone, a switch, or a lever that can be inputted by the passenger.
  • the integrated control unit 7600 may be input with data obtained by voice recognition of voice input through a microphone.
  • the input unit 7800 may be, for example, a remote control device that uses infrared rays or other radio waves, or an externally connected device such as a mobile phone or a PDA (Personal Digital Assistant) that is compatible with the operation of the vehicle control system 7000. You can.
  • the input unit 7800 may be, for example, a camera, in which case the passenger can input information using gestures. Alternatively, data obtained by detecting the movement of a wearable device worn by a passenger may be input. Further, the input section 7800 may include, for example, an input control circuit that generates an input signal based on information input by a passenger or the like using the input section 7800 described above and outputs it to the integrated control unit 7600. By operating this input unit 7800, a passenger or the like inputs various data to the vehicle control system 7000 and instructs processing operations.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, etc. Further, the storage unit 7690 may be realized by a magnetic storage device such as a HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • ROM Read Only Memory
  • RAM Random Access Memory
  • the general-purpose communication I/F 7620 is a general-purpose communication I/F that mediates communication with various devices existing in the external environment 7750.
  • the general-purpose communication I/F7620 supports cellular communication protocols such as GSM (registered trademark) (Global System of Mobile communications), WiMAX (registered trademark), LTE (registered trademark) (Long Term Evolution), or LTE-A (LTE-Advanced). , or other wireless communication protocols such as wireless LAN (also referred to as Wi-Fi (registered trademark)) or Bluetooth (registered trademark).
  • the general-purpose communication I/F 7620 connects to a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via a base station or an access point, for example. You may.
  • the general-purpose communication I/F 7620 uses, for example, P2P (Peer To Peer) technology to communicate with a terminal located near the vehicle (for example, a driver, a pedestrian, a store terminal, or an MTC (Machine Type Communication) terminal). You can also connect it with a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via a base station or an access point, for example. You may.
  • P2P Peer To Peer
  • a terminal located near the vehicle for example, a driver, a pedestrian, a store terminal, or an MTC (Machine Type Communication) terminal. You can also connect it with
  • the dedicated communication I/F 7630 is a communication I/F that supports communication protocols developed for use in vehicles.
  • the dedicated communication I/F 7630 uses standard protocols such as WAVE (Wireless Access in Vehicle Environment), which is a combination of lower layer IEEE802.11p and upper layer IEEE1609, DSRC (Dedicated Short Range Communications), or cellular communication protocol. May be implemented.
  • the dedicated communication I/F 7630 typically supports vehicle-to-vehicle communication, vehicle-to-infrastructure communication, vehicle-to-home communication, and vehicle-to-pedestrian communication. ) communications, a concept that includes one or more of the following:
  • the positioning unit 7640 performs positioning by receiving, for example, a GNSS signal from a GNSS (Global Navigation Satellite System) satellite (for example, a GPS signal from a GPS (Global Positioning System) satellite), and determines the latitude, longitude, and altitude of the vehicle. Generate location information including. Note that the positioning unit 7640 may specify the current location by exchanging signals with a wireless access point, or may acquire location information from a terminal such as a mobile phone, PHS, or smartphone that has a positioning function.
  • GNSS Global Navigation Satellite System
  • GPS Global Positioning System
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from a wireless station installed on the road, and obtains information such as the current location, traffic jams, road closures, or required travel time. Note that the function of the beacon receiving unit 7650 may be included in the dedicated communication I/F 7630 described above.
  • the in-vehicle device I/F 7660 is a communication interface that mediates connections between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I/F 7660 may establish a wireless connection using a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I/F 7660 connects to USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), or MHL (Mobile High).
  • USB Universal Serial Bus
  • HDMI registered trademark
  • MHL Mobile High
  • the in-vehicle device 7760 may include, for example, at least one of a mobile device or wearable device owned by a passenger, or an information device carried into or attached to the vehicle.
  • the in-vehicle device 7760 may include a navigation device that searches for a route to an arbitrary destination. or exchange data signals.
  • the in-vehicle network I/F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010.
  • the in-vehicle network I/F 7680 transmits and receives signals and the like in accordance with a predetermined protocol supported by the communication network 7010.
  • the microcomputer 7610 of the integrated control unit 7600 communicates via at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon reception section 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680.
  • the vehicle control system 7000 is controlled according to various programs based on the information obtained. For example, the microcomputer 7610 calculates a control target value for a driving force generating device, a steering mechanism, or a braking device based on acquired information inside and outside the vehicle, and outputs a control command to the drive system control unit 7100. Good too.
  • the microcomputer 7610 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. Coordination control may be performed for the purpose of
  • the microcomputer 7610 controls the driving force generating device, steering mechanism, braking device, etc. based on the acquired information about the surroundings of the vehicle, so that the microcomputer 7610 can drive the vehicle autonomously without depending on the driver's operation. Cooperative control for the purpose of driving etc. may also be performed.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 7610 acquires information through at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon reception section 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680. Based on this, three-dimensional distance information between the vehicle and surrounding objects such as structures and people may be generated, and local map information including surrounding information of the current position of the vehicle may be generated. Furthermore, the microcomputer 7610 may predict dangers such as a vehicle collision, a pedestrian approaching, or entering a closed road, based on the acquired information, and generate a warning signal.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio and image output unit 7670 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 7710, a display section 7720, and an instrument panel 7730 are illustrated as output devices.
  • Display unit 7720 may include, for example, at least one of an on-board display and a head-up display.
  • the display section 7720 may have an AR (Augmented Reality) display function.
  • the output device may be other devices other than these devices, such as headphones, a wearable device such as a glasses-type display worn by the passenger, a projector, or a lamp.
  • the output device When the output device is a display device, the display device displays results obtained from various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, graphs, etc. Show it visually. Further, when the output device is an audio output device, the audio output device converts an audio signal consisting of reproduced audio data or acoustic data into an analog signal and audibly outputs the analog signal.
  • control unit 7010 may be integrated as one control unit.
  • each control unit may be composed of a plurality of control units.
  • vehicle control system 7000 may include another control unit not shown.
  • some or all of the functions performed by one of the control units may be provided to another control unit.
  • predetermined arithmetic processing may be performed by any one of the control units.
  • sensors or devices connected to any control unit may be connected to other control units, and multiple control units may send and receive detection information to and from each other via communication network 7010. .
  • the vehicle control system 7000 in FIG. 20 can be configured with the electronic device of the present disclosure.
  • the imaging unit 7410 can be equipped with the photodetecting element 1a of the present disclosure.
  • the outside-vehicle information detection unit 7400 is used as a processing section that processes the image data output by the photodetection element 1a.
  • a computer program for realizing the horizontal drive unit 4a and vertical drive unit 5a shown in FIG. 1 or the horizontal drive unit 4b and vertical drive unit 5b shown in FIG. 18 may be implemented in any control unit or the like. Can be done. It is also possible to provide a computer-readable recording medium in which such a computer program is stored.
  • the recording medium is, for example, a magnetic disk, an optical disk, a magneto-optical disk, a flash memory, or the like.
  • the above computer program may be distributed, for example, via a network, without using a recording medium.
  • the horizontal drive unit 4a and vertical drive unit 5a shown in FIG. 1, or the horizontal drive unit 4b and vertical drive unit 5b shown in FIG. integrated circuit module.
  • it may be realized by a plurality of control units of vehicle control system 7000 shown in FIG. 20.
  • a photoelectric conversion element that accumulates charge according to the amount of incident light; a pixel circuit that outputs a pixel signal according to the charge accumulated in the photoelectric conversion element, The pixel circuit is at least one current path; at least two current cutoff switching units that switch whether or not to cut off the current path; Photodetection element.
  • the pixel circuit has a first current path, a second current path, a first current cutoff switching section, and a second current cutoff switching section, The first current cutoff switching unit switches whether or not to cut off the first current path, The second current cutoff switching unit switches whether or not to cut off the second current path.
  • the photodetector element according to (1).
  • the pixel circuit has a first current cutoff switching section and a second current cutoff switching section arranged on one current path, The first current cutoff switching unit and the second current cutoff switching unit switch whether or not to cut off the current path independently of each other.
  • the photodetector element according to (1).
  • the photodetector element according to any one of (1) to (3).
  • (5) comprising a pixel array section having a plurality of pixels arranged in the first direction and the second direction, Each of the plurality of pixels includes the photoelectric conversion element and the pixel circuit,
  • the first control unit and the second control unit control one or more pixels arranged at an arbitrary location within the pixel array unit by controlling the current cutoff switching unit included in each of the plurality of pixels. controlling to output pixel signals in a pixel region of interest including the pixel signals from the pixel array section; (4) The photodetector element described in (4).
  • the first control unit and the second control unit control the location of the pixel region of interest in the pixel array unit in units of frames by controlling the current cutoff switching unit included in each of the plurality of pixels.
  • the photodetecting element according to (5).
  • Some of the pixels among the plurality of pixels output an event signal generated based on the amount of change in charge accumulated in the corresponding photoelectric conversion element,
  • the first control unit and the second control unit change the location of the pixel area of interest by controlling the current cutoff switching unit in some pixels according to the pixel position that outputs the event signal. set, (6)
  • the first control unit and the second control unit are configured such that the pixel region of interest is within the entire area in the first direction within the pixel array unit and within a partial area in the second direction, within the pixel array unit.
  • each of the plurality of pixels has a plurality of sub-pixels, Each of the plurality of sub-pixels includes the photoelectric conversion element, the pixel circuit, the at least one current path, and the at least two current cutoff switching units, By switching the current cutoff switching unit included in each of the plurality of sub-pixels, the plurality of sub-pixels in the pixel sequentially output pixel signals for each frame; (4) The photodetector element described in (4).
  • each of the plurality of pixels has a plurality of sub-pixels, Each of the plurality of sub-pixels includes the photoelectric conversion element, the pixel circuit, the at least one current path, and the at least two current cutoff switching units, At least one sub-pixel among the plurality of sub-pixels in the pixel outputs the pixel signal including event information generated based on the amount of change in charge accumulated in the corresponding photoelectric conversion element, and The sub-pixel outputs the pixel signal including gradation information according to the charge accumulated in the corresponding photoelectric conversion element.
  • the pixel circuit includes an event detection circuit that detects an event generated based on the amount of change in charge accumulated in the photoelectric conversion element, The event detection circuit includes the at least one current path and the at least two current cutoff switching units.
  • the photodetector element according to any one of (1) to (11).
  • the event detection circuit includes: a current-voltage converter that converts the charge accumulated in the photoelectric conversion element into voltage; a buffer that generates a voltage signal according to the output of the current-voltage converter; a differentiating circuit that detects the amount of change in the voltage signal; a comparison circuit that compares the amount of change in the voltage signal with a predetermined threshold; an output circuit that outputs an event signal representing the event according to a comparison result of the comparison circuit;
  • the photodetecting element according to (12).
  • At least two of the current-voltage conversion section, the buffer, the differentiating circuit, the comparison circuit, and the output circuit have the current path and the current cutoff switching section.
  • the photodetector element according to (13).
  • At least one of the current-voltage conversion section, the buffer, the differentiating circuit, the comparison circuit, and the output circuit includes two or more of the current cutoff switching sections disposed on one current path.
  • the pixel circuit includes an analog-to-digital conversion section that converts a voltage signal into a digital signal on the charge accumulated in the photoelectric conversion element,
  • the analog-to-digital conversion section includes the at least one current path and the at least two current cutoff switching sections.
  • the current cutoff switching unit includes one transistor that switches whether or not to cut off the current path.
  • the current cutoff switching unit has one transistor that switches whether to cut off the current path and switches whether to supply a bias current to the current path.
  • the photodetector element according to any one of (1) to (16).
  • (19) a photodetection element that outputs image data;
  • An electronic device comprising a processing unit that processes the image data,
  • the photodetecting element is a photoelectric conversion element that accumulates charge according to the amount of incident light;
  • a pixel circuit that outputs a pixel signal according to the charge accumulated in the photoelectric conversion element,
  • the pixel circuit is at least one current path; at least two current cutoff switching units that switch whether or not to cut off the current path; Electronics.

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Abstract

［課題］従来と比較して画素を小型化でき、かつ機能別にオン及びオフの切替制御を可能にする。 ［解決手段］光検出素子は、入射光の光量に応じた電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷に応じた画素信号を出力する画素回路と、を備え、前記画素回路は、少なくとも1つの電流経路と、前記電流経路を遮断するか否かを切り替える少なくとも２つの電流遮断切替部と、を有する。

Description

光検出素子及び電子機器
　本開示は、光検出素子及び電子機器に関する。
　入射光を検出する光検出素子は、複数の画素を備えており、画素ごとに光電変換を行う。光検出素子内の複数の画素のうち、一部の画素だけで光電変換を行うことで、消費電力を削減する手法が知られている。
　特許文献１には、水平及び垂直方向に配列される複数の画素に対して、水平方向の制御信号及び垂直方向の制御信号により、任意の矩形領域内の画素を選択して光電変換動作を行わせる手法が提案されている。
特開２０１６－１８４８４３号公報
　特許文献１の各画素は、ＡＮＤ回路等の論理回路を用いて、水平方向の制御信号と垂直方向の制御信号を合成する。このため、画素の内部に論理回路を配置する必要があり、画素サイズが大きくなる。また、画素に入力される複数の制御信号を論理回路で合成した信号により、画素の選択を切り替えるため、制御信号ごとに画素の選択を切り替えることができない。
　本開示は、上述した課題に鑑みてなされたものであり、従来と比較して画素を小型化でき、かつ柔軟に画素を選択できるようにして消費電力を削減可能な光検出素子を提供するものである。
　上記の課題を解決するために、本開示によれば、入射光の光量に応じた電荷を蓄積する光電変換素子と、
　前記光電変換素子に蓄積された電荷に応じた画素信号を出力する画素回路と、を備え、
　前記画素回路は、
　少なくとも1つの電流経路と、
　前記電流経路を遮断するか否かを切り替える少なくとも２つの電流遮断切替部と、を有する、光検出素子が提供される。
　前記画素回路は、第１電流経路及び第２電流経路と、第１電流遮断切替部及び第２電流遮断切替部を有し、
　前記第１電流遮断切替部は、前記第１電流経路を遮断するか否かを切り替え、
　前記第２電流遮断切替部は、前記第２電流経路を遮断するか否かを切り替えてもよい。
　前記画素回路は、一つの電流経路上に配置される第１電流遮断切替部及び第２電流遮断切替部を有し、
　前記第１電流遮断切替部及び前記第２電流遮断切替部は、互いに独立して前記電流経路を遮断するか否かを切り替えてもよい。
　第１方向に配列される２つ以上の前記画素回路内の２つ以上の前記電流遮断切替部を同タイミングで切り替える制御を行う第１制御部と、
　第２方向に配列される２つ以上の前記画素回路内の２つ以上の前記電流遮断切替部を同タイミングで切り替える制御を行う第２制御部と、を備えてもよい。
　前記第１方向及び前記第２方向に配列される複数の画素を有する画素アレイ部を備え、
　前記複数の画素のそれぞれは、前記光電変換素子及び前記画素回路を有し、
　前記第１制御部及び前記第２制御部は、前記複数の画素のそれぞれが有する前記電流遮断切替部を切替制御することにより、前記画素アレイ部内の任意の場所に配置される１以上の画素を含む注目画素領域内の画素信号を前記画素アレイ部から出力する制御を行ってもよい。
　前記第１制御部及び前記第２制御部は、前記複数の画素のそれぞれが有する前記電流遮断切替部を切替制御することにより、前記画素アレイ部内の前記注目画素領域の場所をフレーム単位で、前記注目画素領域の一部が重なるように、又は重ならないように切り替える制御を行ってもよい。
　前記複数の画素のうち一部の画素は、対応する前記光電変換素子に蓄積された電荷の変化量に基づき発生されるイベント信号を出力し、
　前記第１制御部及び前記第２制御部は、前記イベント信号を出力した画素位置に合わせて、一部の画素内の前記電流遮断切替部を切替制御することにより、前記注目画素領域の場所を設定してもよい。
　前記第１制御部及び前記第２制御部は、前記注目画素領域が前記画素アレイ部内の前記第１方向の全域かつ前記第２方向の一部領域の範囲内、前記画素アレイ部内の前記第１方向の一部領域かつ前記第２方向の全域の範囲内、又は、前記画素アレイ部内の前記第１方向の一部領域かつ前記第２方向の一部領域の範囲内に配置されるように、前記複数の画素内の前記電流遮断切替部を切替制御してもよい。
　前記第１方向及び前記第２方向に配列される複数の画素を有する画素アレイ部を備え、
　前記複数の画素のそれぞれは、複数のサブ画素を有し、
　前記複数のサブ画素のそれぞれは、前記光電変換素子と、前記画素回路と、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部と、を有し、
　前記複数のサブ画素のそれぞれが有する前記電流遮断切替部を切り替えることにより、前記画素内の前記複数のサブ画素は、フレームごとに、順繰りに画素信号を出力してもよい。
　前記第１方向及び前記第２方向に配列される複数の画素を有する画素アレイ部を備え、
　前記複数の画素のそれぞれは、複数のサブ画素を有し、
　前記複数のサブ画素のそれぞれは、前記光電変換素子と、前記画素回路と、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部と、を有し、
　前記画素内の前記複数のサブ画素のうち少なくとも１つのサブ画素は、対応する前記光電変換素子に蓄積された電荷の変化量に基づき発生されるイベント情報を含む前記画素信号を出力し、残りのサブ画素は、対応する前記光電変換素子に蓄積された電荷に応じた階調情報を含む前記画素信号を出力してもよい。
　前記少なくとも２つの電流遮断切替部のうち、一部の電流遮断切替部は、バイアス電流の切替と、前記電流経路を遮断するか否かの切替とを行ってもよい。
　前記画素回路は、前記光電変換素子に蓄積された電荷の変化量に基づき発生されるイベントを検出するイベント検出回路を有し、
　前記イベント検出回路は、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部とを有してもよい。
　前記イベント検出回路は、
　前記光電変換素子に蓄積された電荷を電圧に変換する電流電圧変換部と、
　前記電流電圧変換部の出力に応じた電圧信号を生成するバッファと、
　前記電圧信号の変化量を検出する微分回路と、
　前記電圧信号の変化量を所定の閾値と比較する比較回路と、
　前記比較回路の比較結果に応じて前記イベントを表すイベント信号を出力する出力回路と、を有してもよい。
　前記電流電圧変換部、前記バッファ、前記微分回路、前記比較回路、及び前記出力回路の少なくとも２つは、前記電流経路及び前記電流遮断切替部を有してもよい。
　前記電流電圧変換部、前記バッファ、前記微分回路、前記比較回路、及び前記出力回路の少なくとも１つは、１つの前記電流経路上に配置される２つ以上の前記電流遮断切替部を有してもよい。
　前記画素回路は、前記光電変換素子に蓄積された電荷に電圧信号をデジタル信号に変換するアナログデジタル変換部を有し、
　前記アナログデジタル変換部は、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部と、を有してもよい。
　前記電流遮断切替部は、前記電流経路を遮断するか否かを切り替える１つのトランジスタを有してもよい。
　前記電流遮断切替部は、前記電流経路を遮断するか否かを切り替えるととのに、前記電流経路にバイアス電流を供給するか否かを切り替える１つのトランジスタを有してもよい。
　また、本開示によれば、画像データを出力する光検出素子と、
　前記画像データに対して処理を行う処理部と、を備える電子機器であって、
　前記光検出素子は、
　入射光の光量に応じた電荷を蓄積する光電変換素子と、
　前記光電変換素子に蓄積された電荷に応じた画素信号を出力する画素回路と、を備え、
　前記画素回路は、
　少なくとも1つの電流経路と、
　前記電流経路を遮断するか否かを切り替える少なくとも２つの電流遮断切替部と、を有する電子機器が提供される。
第１の実施形態における光検出素子の一構成例を示すブロック図である。 光検出素子のチップ構成の一例を示す図である。 第１の実施形態における画素チップの一構成例を示す平面図である。 画素アレイ部の構成をより具体化したブロック図である。 画素の回路構成の一例を示す回路図である。 第１の実施形態におけるＥＶＳ用の画素の構成例を示す図である。 ２つの電流経路に、それぞれ１つずつ電流遮断切替部を配置する画素回路の構成例を示す図である。 １つの電流経路に、２つの電流遮断切替部を配置する画素回路の構成例を示す図である。 １つの電流経路に、２つのＰＭＯＳトランジスタを配置する画素回路の構成例を示す図である。 １つの電流経路に、２つのＮＭＯＳトランジスタを配置する画素回路の構成例を示す図である。 １つの電流経路に、２つの電流遮断切替部と、２つの回路部を配置する画素回路の構成例を示す図である。 比較例の画素回路を示す図である。 第１の実施形態の変形例における画素アレイ部の構成例を示す図である。 第１の実施形態の変形例における、イベント検出回路を共有する場合の画素アレイ部の構成例を示す図である。 第２の実施形態における光検出素子の一構成例を示すブロック図である。 画素アレイ部内のＸ方向の全域かつＹ方向の一部領域の範囲内にＲＯＩを設定する例を示す図である。 画素アレイ部内のＸ方向の一部領域かつＹ方向の全域の範囲内にＲＯＩを設定する例を示す図である。 画素アレイ部内のＸ方向の一部領域かつＹ方向の一部領域の範囲内にＲＯＩを設定する例を示す図である。 第３の実施形態における光検出素子の一構成例を示すブロック図である。 切替前のＲＯＩと切替後のＲＯＩが重ならない例を示す図である。 切替前のＲＯＩと切替後のＲＯＩの一部が重なる例を示す図である。 光検出素子のＲＯＩの切替タイミングを示す図である。 第４の実施形態における光検出素子の一構成例を示すブロック図である。 間引き制御の一例を示す図である。 各サブ画素に対して順に強制リセット動作を行う場合の、光検出素子の間引き動作のフレーム別処理を示す図である。 全てのサブ画素に対して同時に強制リセット動作を行う場合の、光検出素子の間引き動作のフレーム別処理を示す図である。 第５の実施形態における光検出素子の一構成例を示すブロック図である。 第５の実施形態における画素回路の一構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、図面を参照して、光検出素子及び電子機器の実施形態について説明する。以下では、光検出素子及び電子機器の主要な構成部分を中心に説明するが、光検出素子及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１は、本技術の第１の実施形態における光検出素子１ａの一構成例を示すブロック図である。光検出素子１ａは、撮像あるいは光の変化の検出に用いられるものであり、一例としてはＥＶＳ（Event-based Vision Sensor）である。光検出素子１ａを組み込んだ種々の機器、例えば産業用ロボットに搭載されるカメラシステム、又は車載カメラシステムなどは、本開示による電子機器を構成する。
　図１の光検出素子１ａは、画素アレイ部２ａ、電圧制御部３、水平駆動部（第１制御部）４ａ、垂直駆動部（第２制御部）５ａ、及び信号処理部６を備えている。
　画素アレイ部２ａは、行列状に２次元配列した複数の画素を備えている。本明細書では、図１の水平方向を行方向Ｘ（第１方向）、垂直方向を列方向Ｙ（第２方向）と呼ぶ。画素は、光電変換素子と画素回路を有する。光電変換素子は、被写体光を受光して、受光量に応じた電荷を生成する。生成された電荷は、画素回路により画素信号に変換される。画素信号は、光電変換素子で生成された電荷に応じた電圧信号である。画素アレイ部２ａにおける画素回路及び光電変換素子の配置について、また画素の構造については、後述する。
　画素アレイ部２ａ内の列方向Ｙに配置された画素列ごとに水平駆動線７が配置されている。水平駆動部４ａは、列方向Ｙに配置される複数の画素列を駆動するか否かを制御する複数の水平駆動信号を生成し、複数の水平駆動線７を介して各画素列に供給する。画素アレイ部２ａ内の行方向Ｘに配置された画素行ごとに垂直駆動線８が配置されている。垂直駆動部５ａは、行方向Ｘに配置される複数の画素行を駆動するか否かを制御する複数の垂直駆動信号を生成し、複数の垂直駆動線８を介して各画素行に供給する。
　水平駆動部４ａは、複数の水平駆動信号の論理を同タイミングで切り替えるのに対し、垂直駆動部５ａは、複数の垂直駆動信号の論理を順に切り替えることができる。水平駆動部４ａは、行方向Ｘの任意の範囲の画素ブロックを選択して駆動できる。また、垂直駆動部５ａは、列方向Ｙの任意の範囲の画素ブロックを選択して、選択した画素ブロック内の画素を順に駆動できる。
　画素アレイ部２ａ内の列方向Ｙに配置された画素列ごとに垂直信号線９が配置されている。垂直信号線９は、対応する画素列内の各画素から出力された画素信号を信号処理部６に伝送する。画素アレイ部２ａ内の行方向Ｘに配置された一つの画素行を構成する各画素は同タイミングで画素信号を対応する垂直信号線９に出力する。
　垂直駆動部５ａは、複数の画素行に対して、読出しと掃出しの２種類の走査を行う。読出しにおいては、選択された画素行内の各画素は受光量に応じたアナログの画素信号を対応する垂直信号線９を介して信号処理部６に伝送する。掃出しにおいては、選択された画素行内の各画素は画素回路から不要な電荷を掃き出して新たに露光を開始するためのリセット処理を行う。
　信号処理部６は、各画素から出力された画素信号に対して、信号処理を行う。具体的には、ＡＤ（Analog to Digital）変換や、黒レベルの補正等を、必要に応じて行い、フレーム単位で画像データを生成する。信号処理部６は、後段の装置に画像データを出力する。
　電圧制御部３は、水平駆動部４ａから出力される複数の水平駆動信号と、垂直駆動部５ａから出力される複数の垂直駆動信号の電圧レベルを制御する。
　図１の光検出素子１ａは、積層構造の半導体チップで構成可能である。図２は、光検出素子１ａのチップ構成の一例を示す図である。図２の光検出素子１ａは、画素チップ１１と回路チップ１２を積層した積層構造で構成されている。これらのチップは、Ｃｕ－Ｃｕ接合などで接続されて各種の信号の伝送を行う。なお、画素チップ１１と回路チップ１２は、Ｃｕ－Ｃｕ接合の他、ビアやバンプなどにより接続されてもよい。
　図３は、画素チップ１１の一構成例を示す平面図である。この画素チップ１１には、受光部１３が設けられる。受光部１３は、二次元方向に配列された複数の画素３０ａを有する。各画素３０ａは、光電変換素子２１ａと、画素回路２２ａの少なくとも一部とを有する。より詳細には、画素チップ１１には、各画素３０ａの画素回路２２ａのすべてが配置される場合と、画素回路２２ａの一部が配置される場合がある。このように、各画素回路２２ａは、画素チップ１１のみに配置される場合と、画素チップ１１と回路チップ１２に分散して配置される場合がある。また、回路チップ１２には、図１の水平駆動部４ａと、垂直駆動部５ａと、信号処理部６とが配置されている。
　典型的には、１つの画素３０ａは１つの画素回路２２ａと１つの光電変換素子２１ａを含んでいるが、場合によっては、１つの画素３０ａが複数の光電変換素子２１ａを含んでいてもよい。また、１つの画素３０ａは、１つの画素回路２２ａと少なくとも１つの光電変換素子２１ａを有するサブ画素を、複数含んでいてもよい。サブ画素については後述する。
　図４は図１の画素アレイ部２ａの構成をより具体化したブロック図である。なお、図４では、図１の信号処理部６と垂直信号線９を省略している。画素アレイ部２ａは、行方向Ｘ及び列方向Ｙに複数個ずつ配置される複数の画素３０ａを有する。画素アレイ部２ａには、水平駆動部４ａから列方向Ｙに伸びる複数の水平駆動線７及び垂直駆動部５ａから行方向Ｘに伸びる複数の垂直駆動線８が配置されている。水平駆動線７と垂直駆動線８は、各画素回路２２ａに接続される。
　図５は、画素３０ａの回路構成の一例を示す回路図である。図５の画素３０ａは、光電変換素子２１ａと画素回路２２ａを有する。
　光電変換素子２１ａは、対応する画素３０ａへの入射光の光量に応じた電荷（以下、光電荷）を蓄積する。光電変換素子２１ａは、例えばフォトダイオードである。
　画素回路２２ａは、光電変換素子２１ａに蓄積された光電荷に応じた画素信号を出力する。画素回路２２ａは、転送トランジスタＱ１１、リセットトランジスタＱ１２、増幅トランジスタＱ１３、選択トランジスタＱ１４、及び電流経路３１ａを有する。転送トランジスタＱ１１、リセットトランジスタＱ１２、及び増幅トランジスタＱ１３は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤａに接続されている。画素３０ａから出力された画素信号は、垂直信号線９を介して上述の信号処理部６に入力される。
　本明細書においては、画素回路２２ａ内の転送トランジスタＱ１１、リセットトランジスタＱ１２、増幅トランジスタＱ１３、及び選択トランジスタＱ１４の４つのトランジスタを、例えばＮＭＯＳ（N channel Metal-Oxide-Semiconductor）トランジスタで構成する例を説明する。但し、ここで例示した４つのトランジスタの導電型は任意である。
　図５は、電流経路３１ａ上のトランジスタＱ２１及びＱ２２を除けば、４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成の画素回路２２ａの例を示している。画素回路を構成するトランジスタの数は、４個に限定されない。例えば、選択トランジスタＱ１４を省略し、増幅トランジスタＱ１３に選択トランジスタＱ１４の機能を持たせる３Ｔｒ構成としてもよいし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
　選択トランジスタＱ１４は画素３０ａの走査制御に用いられる。選択トランジスタＱ１４のゲートには、例えば、垂直駆動部５ａからの垂直駆動信号が印加される。これにより、列方向Ｙに並ぶ複数の画素行は、画素行ごとに、対応する垂直駆動信号により駆動される。
　光電変換素子２１ａは、カソード又はアノードのいずれか一方が転送トランジスタＱ１１に接続され、他方は、グランド等の基準電圧ノードＶＲＬＤに接続されている。以降、本明細書ではカソードが転送トランジスタＱ１１に接続される例を説明する。
　転送トランジスタＱ１１は、光電荷の転送をスイッチングするために用いられる。転送トランジスタＱ１１は、ソースが光電変換素子２１ａに、ドレインがフローティングディフュージョンＦＤａにそれぞれ接続されている。転送トランジスタＱ１１は、ゲートに高レベル（例えば、後述の高電位側電源ＶＤＤレベル）の転送信号ＴＲＧを印加することでオンする。これにより、光電変換素子２１ａに蓄積された光電荷は、フローティングディフュージョンＦＤａに転送される。
　リセットトランジスタＱ１２は、画素３０ａ内の光電荷量をリセットするために用いられる。リセットトランジスタＱ１２は、ソースがフローティングディフュージョンＦＤａに、ドレインが高電位側電源ＶＤＤのノードにそれぞれ接続されている。リセットトランジスタＱ１２は、ゲートに高レベルのリセット信号ＲＳＴを印加することでオンする。これにより、フローティングディフュージョンＦＤａの電荷が高電位側電源ＶＤＤのノードに排出されることで、フローティングディフュージョンＦＤａはリセットされる。
　フローティングディフュージョンＦＤａは、光電変換素子２１ａから転送されてきた光電荷を蓄積する。これにより、フローティングディフュージョンＦＤａは、蓄積電荷に応じた電位になる。
　増幅トランジスタＱ１３のゲートは、フローティングディフュージョンＦＤａと同電位であり、ソースフォロワ回路の入力部として用いられる。増幅トランジスタＱ１３のドレインは電流経路３１ａを介して高電位側電源ＶＤＤのノードに、ソースは選択トランジスタＱ１４にそれぞれ接続されている。増幅トランジスタＱ１３のソース電圧は、フローティングディフュージョンＦＤａの電位に応じて変化する。増幅トランジスタＱ１３のソースは、選択トランジスタＱ１４のドレインに接続されている。選択トランジスタＱ１４は、そのゲートに印加される選択信号ＳＥＬが高レベルのときにオンし、フローティングディフュージョンＦＤａの電位に応じた電圧レベルの画素信号が選択トランジスタＱ１４のソースから垂直信号線９に伝送される。
　図５に示す画素３０ａ内の電流経路３１ａには、電流経路３１ａを遮断するか否かを切り替える、少なくとも２つの電流遮断切替部が配置される。具体的には、電流経路３１ａには、２つの電流遮断切替部として、トランジスタＱ２１及びトランジスタＱ２２が接続されている。図５では、２つの電流遮断切替部が、ともにＰＭＯＳトランジスタで構成される例を示しているが、トランジスタの導電型は任意である。トランジスタＱ２１とトランジスタＱ２２はカスコード接続され、トランジスタＱ２１は高電位側電源ＶＤＤのノードに、トランジスタＱ２２は増幅トランジスタＱ１３のドレインに接続されている。
　トランジスタＱ２１は水平駆動線７を介して水平駆動部４ａと接続されている。水平駆動線７が水平駆動信号をハイレベルにするときに、トランジスタＱ２１は、電流経路３１ａを遮断する。また、トランジスタＱ２２は垂直駆動線８を介して垂直駆動部５ａと接続されている。垂直駆動線８が垂直駆動信号をハイレベルにするときに、トランジスタＱ２２は、電流経路３１ａを遮断する。トランジスタＱ２１又はトランジスタＱ２２の少なくとも一方によって、電流経路３１ａが遮断された場合、高電位側電源ＶＤＤからの増幅トランジスタＱ１３への電流供給が遮断される。これにより、増幅トランジスタＱ１３は光電変換により生じた電圧信号を垂直信号線９に伝送せず、画素３０ａから画素信号は出力されない。なお、トランジスタＱ２１とトランジスタＱ２２の接続順序を図５とは逆にして、トランジスタＱ２１を増幅トランジスタＱ１３のドレインに、トランジスタＱ２２を高電位側電源ＶＤＤのノードに接続する構成としてもよい。
　このように、図５の画素回路２２ａは、少なくとも１つの電流経路３１ａと、電流経路３１ａを遮断するか否かを切り替える少なくとも２つの電流遮断切替部Ｑ２１、Ｑ２２を有する。これにより、図５の画素回路２２ａは水平駆動信号によって画素信号の出力の有無を切り替えるとともに、垂直駆動信号によって画素信号の出力の有無を切り替えることができる。
　図５では、通常の画素（階調画素とも呼ばれる）３０ａ内に電流遮断切替部を設ける例を示したが、ＥＶＳ用の画素（以下、ＥＶＳ画素）内の電流経路上に電流遮断切替部を設ける構成も考えられる。図６は、第１の実施形態における画素３０ｂの構成例を示す図である。図６の画素３０ｂは、光電変換素子２１ｂと画素回路を有する。画素３０ｂ内の画素回路は、光電変換素子２１ｂに蓄積された電荷の変化量に基づき発生されるイベントを検出するイベント検出回路４０を有する。
　画素３０ｂ内のイベント検出回路４０は、電流電圧変換部４１、バッファ４３、微分回路４４、比較回路４５及び出力回路４６を備える。また、イベント検出回路４０は、少なくとも１つの電流経路と、少なくとも２つの電流遮断切替部を有する。
　光電変換素子２１ｂ及び電流電圧変換部４１は、対数応答部４２を構成する。対数応答部４２は、光電変換素子２１ｂで光電変換された電荷を、対数変換して電圧信号ＶIを生成する。対数変換する理由は、輝度情報を取得する画素３０ｂのダイナミックレンジを広げるためである。
　光電変換素子２１ｂは、図５と同様に、例えばフォトダイオードである。光電変換素子２１ｂのカソードは電流電圧変換部４１の入力ノードｎ１１に接続され、アノードは接地電圧などの所定の基準電圧ノードに接続される。
　電流電圧変換部４１は、光電変換素子２１ｂに蓄積された電荷を電圧に変換する。電流電圧変換部４１は、トランジスタＱ３１～Ｑ３４、Ｑ４１を備える。また、電流電圧変換部４１は電流経路３１ｂを有する。トランジスタＱ３１～Ｑ３４は、例えばＮＭＯＳトランジスタであり、トランジスタＱ４１には、例えばＰＭＯＳトランジスタである。トランジスタＱ４１は、電流経路３１ｂにおける電流遮断切替部を構成する。
　トランジスタＱ３１及びトランジスタＱ３２は、電源電圧ノードと所定の光電変換素子２１ｂとの間にカスコード接続されている。トランジスタＱ３１のソースは光電変換素子２１ｂのカソード及びトランジスタＱ３３のゲートに接続され、ゲートはトランジスタＱ３３のドレインと、トランジスタＱ３４のソースに接続されている。トランジスタＱ３２のドレインは電源電圧ノードに接続され、ゲートは電流電圧変換部４１の出力ノードｎ１２と、トランジスタＱ３４のドレインと、トランジスタＱ４１のドレインと、バッファ４３の入力ノードに接続されている。
　トランジスタＱ３３及びトランジスタＱ３４は、ノードｎ１２と基準電圧（接地）ノードとの間にカスコード接続されている。トランジスタＱ３３のソースは基準電圧（接地）ノードに接続され、ゲートはトランジスタＱ３１のソース及び光電変換素子２１ｂのカソードに接続されている。トランジスタＱ３４は、トランジスタＱ３３とトランジスタＱ４１の間に配置され、トランジスタＱ３４のゲートはトランジスタＱ３１のドレイン及びトランジスタＱ３２のソースに接続され、トランジスタＱ３４のドレインは出力ノードｎ１２に接続されている。
　電流経路３１ｂには、トランジスタＱ４１、出力ノードｎ１２、トランジスタＱ３４、及びトランジスタＱ３３が配置されている。トランジスタＱ４１は、電流経路３１ｂを遮断するか否かの切替を行うとともに、電流経路３１ｂに流れるバイアス電流の制御を行う。具体的には、トランジスタＱ４１のソースは電源電圧ノードに接続され、ゲートには垂直駆動部５ａからのバイアス電圧Ｖblogが印加される。トランジスタＱ４１は、バイアス電圧Ｖblogの信号レベルによって、電源電圧ノードから出力ノードｎ１２へ供給する電圧レベルを調整する。また、バイアス電圧Ｖblogの信号レベルが所定の閾値を上回ると、トランジスタＱ４１は電流経路３１ｂを遮断し、電源電圧ノードから出力ノードｎ１２への電圧供給を停止する。このように、バイアス電圧Ｖblogの電圧レベルを制御することで、電流経路３１ｂに流れるバイアス電流の制御と、電流経路３１ｂを遮断するか否かを切り替えることができる。
　電流電圧変換部４１が対数変換した電圧信号ＶIは、バッファ４３に入力される。バッファ４３は、電源電圧ノードと基準電圧ノードの間にカスコード接続される、トランジスタＱ３５、トランジスタＱ４２及びトランジスタＱ５１を備える。また、バッファ４３は電流経路３１ｃを有する。トランジスタＱ３５は、例えばＰＭＯＳトランジスタである。トランジスタＱ４２及びトランジスタＱ５１は、例えばＮＭＯＳトランジスタである。トランジスタＱ４２及びトランジスタＱ５１は、電流経路３１ｃにおける２つの電流遮断切替部をそれぞれ構成する。
　バッファ４３は、ソースフォロワ回路を構成しており、電流電圧変換部４１から出力された電圧信号ＶIに応じた画素電圧Ｖpを出力する。トランジスタＱ３５のゲートには、電流電圧変換部４１の出力ノードｎ１２から、電圧信号ＶIが入力される。トランジスタＱ３５のソースは、電源電圧ノードに接続され、ドレインはバッファ４３の出力ノードｎ１３を介し、トランジスタＱ４２のドレインと微分回路４４の入力ノードに接続されている。
　電流経路３１ｃには、トランジスタＱ４２、トランジスタＱ５１及び出力ノードｎ１３が配置されている。トランジスタＱ４２は、電流経路３１ｃを遮断するか否かの切替を行うとともに、電流経路３１ｃに流れるバイアス電流の制御を行う。具体的には、トランジスタＱ４２は出力ノードｎ１３とトランジスタＱ５１の間に配置され、ゲートには垂直駆動部５ａからバイアス電圧Ｖbsfが印加される。トランジスタＱ４２は、バイアス電圧Ｖbsfの電圧レベルによって、電流経路３１ｃを流れるバイアス電流を制御するとともに、電流経路３１ｃを遮断するか否かを切り替える。
　トランジスタＱ５１は、電流経路３１ｃを遮断するか否かの切替を行う。具体的には、トランジスタＱ５１のソースは基準電圧ノードに接続され、ゲートは水平駆動部４ａからの水平駆動線と接続されている。トランジスタＱ５１は、ゲートにローレベルの水平駆動信号が入力されると、電流経路３１ｃを遮断する。トランジスタＱ４２又はトランジスタＱ５１の少なくともいずれかがオフのときは、電流経路３１ｃは遮断され、対数応答部４２の出力信号は微分回路４４に伝達されなくなる。また、トランジスタＱ４２とトランジスタＱ５１がともにオンのときは、電流経路３１ｃにバイアス電流が流れることから、バッファ４３は、対数応答部４２の出力信号を反転した信号（画素電圧Ｖｐ）を出力する。
　バッファ４３から出力された画素電圧Ｖpは微分回路４４に入力される。バッファ４３は、画素電圧Ｖｐの駆動力を向上させることができる。また、バッファ４３を設けることで、後段の微分回路４４がスイッチング動作を行う際に発生するノイズが電流電圧変換部４１に伝達しないようにするアイソレーションを確保することができる。
　微分回路４４は、微分演算により画素電圧Ｖpの変化量を検出する。微分回路４４は、キャパシタＣ１とトランジスタＱ３６を備える。また、微分回路４４は電流経路３１ｄを有する。電流経路３１ｄは、電源電圧ノードと基準電圧ノードの間にカスコード接続される、トランジスタＱ５２、トランジスタＱ３７及びトランジスタＱ４３を有する。トランジスタＱ３６及びＱ４３は、例えばＮＭＯＳトランジスタであり、トランジスタＱ３７及びＱ５２は、例えばＰＭＯＳトランジスタである。トランジスタＱ４３及びトランジスタＱ５２は、電流経路３１ｄにおける２つの電流遮断切替部をそれぞれ構成する。
　キャパシタＣ１は、トランジスタＱ３６のドレイン及びトランジスタＱ３７のゲートの接続ノードｎ１４と、バッファ４３の出力ノードｎ１３の間に接続されている。キャパシタＣ１は、バッファ４３から出力された画素電圧Ｖpを時間微分した変化量に応じた電流をトランジスタＱ３６のドレイン及びトランジスタＱ３７のゲートに供給する。
　トランジスタＱ３６は、オートゼロ信号ＸＡＺに従って、トランジスタＱ３７のゲートとドレインを短絡するか否かを切り替える。オートゼロ信号ＸＡＺは、初期化を指示する信号であり、例えば、画素３０ｂから後述のイベント信号が出力されるたびにローレベルからハイレベルに遷移する。オートゼロ信号ＸＡＺがハイレベルになるとき、トランジスタＱ３６はオン状態に移行し、微分信号Ｖoutを初期値にするとともに、キャパシタＣ１
の電荷が初期化される。
　電流経路３１ｄの電源電圧ノード側には、トランジスタＱ５２及び接続ノードｎ１６が配置されている。接続ノードｎ１６は、トランジスタＱ３７のソースに接続されるとともに、比較回路４５に接続されている。すなわち、トランジスタＱ５２及び接続ノードｎ１６は、トランジスタＱ３７のソース及び比較回路４５に電源電圧を供給する。トランジスタＱ５２は、電流経路３１ｄを遮断するか否かの切替を行う。具体的には、トランジスタＱ５２のソースは電源電圧ノードに配置され、ゲートは水平駆動部４ａと接続されている。トランジスタＱ５２は、ゲートにハイレベルの信号が入力されると、電流経路３１ｄを遮断する。これにより、トランジスタＱ５２は、電源電圧ノードから、トランジスタＱ３７及び比較回路４５への電圧供給を停止する。
　電流経路３１ｄの基準電圧ノード側には、トランジスタＱ４３及び微分回路４４の出力ノードｎ１５が配置されている。トランジスタＱ４３は、電流経路３１ｄを遮断するか否かの切替を行うとともに、電流経路３１ｄに流れるバイアス電流の制御を行う。具体的には、トランジスタＱ４３のソースは基準電圧ノードに接続され、ゲートには垂直駆動部５ａからのバイアス電圧Ｖbdiffが印加される。トランジスタＱ４３は、バイアス電圧Ｖbdiffの信号レベルによって、電流経路３１ｄを遮断するか否かを切り替えるとともに、電流経路３１ｄを流れるバイアス電流を制御する。
　トランジスタＱ３７及びトランジスタＱ４３は、トランジスタＱ３７のゲート側の接続ノードｎ１４を入力ノードとし、トランジスタＱ３７及びトランジスタＱ４３の接続ノードｎ１５を出力ノードとする反転回路として機能する。
　画素電圧Ｖpの変化量は、画素３０ｂの入射光量の変化量を示す。微分回路４４は、出力ノードｎ１５を介して入射光量の変化量を示す微分信号Ｖoutを比較回路４５に供給する。
　比較回路４５は、微分信号Ｖoutと一定の閾値電圧とを比較する。この比較回路４５は、トランジスタＱ３８及びトランジスタＱ４４を備える。また、比較回路４５は電流経路３１ｅを有する。トランジスタＱ３８には、例えばＰＭＯＳトランジスタが用いられる。トランジスタＱ４４には、例えばＮＭＯＳトランジスタが用いられる。トランジスタＱ４４は、電流経路３１ｅにおける電流遮断切替部を構成する。
　トランジスタＱ３８及びトランジスタＱ４４は、接続ノードｎ１６と基準電圧ノードとの間にカスコード接続されている。トランジスタＱ３８のゲートには、微分回路４４の出力信号Ｖoutが印加されている。トランジスタＱ４４のゲートには垂直駆動部５ａから閾値電圧Ｖthが印加されている。トランジスタＱ３８は、微分回路４４の出力信号Ｖoutが閾値電圧Ｖthより低いときにオンして、トランジスタＱ３８のドレインから出力されるイベント信号ＣＯＭＰはハイレベルになる。イベント信号ＣＯＭＰは、出力ノードｎ１７を介して出力回路４６に入力される。
　微分回路４４の出力信号Ｖoutは、画素３０ｂに入射される光量の変化量の増加度合が大きいほど、電圧レベルが低くなる。画素３０ｂに入射される光量の変化量の増加度合がそれほど大きくない場合（イベントを検出しない場合）は、微分回路４４の出力信号Ｖoutの電圧レベルは閾値電圧Ｖthより高いため、トランジスタＱ３８はオフし、イベント検出信号ＣＯＭＰはローレベルになる。画素３０ｂに入射される光量の変化量の増加度合が大きくなると、微分回路４４の出力信号Ｖoutの電圧レベルが閾値電圧Ｖth以下になり、トランジスタＱ３８はオンし、イベント検出信号ＣＯＭＰはハイレベルになる。
　トランジスタＱ３８のソースは、接続ノードｎ１６及びトランジスタＱ５２を介して、電源電圧ノードに接続されている。トランジスタＱ５２が電流経路３１ｄを遮断すると、比較回路４５のトランジスタＱ３８のソース電圧が不定になり、比較回路４５は比較動作を停止する。
　閾値電圧Ｖthの電圧レベルを制御することにより、トランジスタＱ４４のドレイン電圧を調整できるとともに、トランジスタＱ４４をオフさせてトランジスタＱ４４のドレイン－ソース間の電流経路を遮断させることにより、トランジスタＱ３８を用いた比較動作を停止させることができる。
　図６の出力回路４６は、比較回路４５の比較結果に応じてイベント信号ＣＯＭＰを出力する。出力回路４６は、ラッチ部４７とトランジスタＱ５３を備える。また、出力回路４６は電流経路３１ｆを有する。比較回路４５から入力されたイベント信号ＣＯＭＰを、ラッチ部４７にデータとして書き込む。ラッチ部４７に書き込まれたデータは、不図示の読出回路から読み出される。
　トランジスタＱ５３は、電流経路３１ｆを遮断するか否かの切替を行う。具体的には、トランジスタＱ５３のソースは電源電圧ノードに配置され、ゲートは水平駆動部４ａと接続されている。トランジスタＱ５３は、ゲートにハイレベルの信号が入力されると、電流経路３１ｆを遮断する。これによりトランジスタＱ５３は、電源電圧ノードから、ラッチ部４７への電圧供給を停止する。
　図６に示すように、ＥＶＳ画素を構成する画素３０ｂはそれぞれ異なる機能を有する複数の回路を有する。それぞれの回路の電流経路３１ｂ～３１ｆは、１つ又は複数の電流遮断切替部を有する。これにより、画素３０ｂは機能ごとに電流を遮断するか否かを切り替えることができる。例えば、後述のＲＯＩ（Region of Interest）を設定する場合において、励起に時間のかかる対数応答部４２はＲＯＩに関わらずオン状態を保ち、微分回路４４等はＲＯＩによってオン及びオフを切り替えて消費電力を抑える、というような応用ができる。
　図６の例では、電流経路を遮断するか否かの切替を行うトランジスタＱ５１～Ｑ５３と、電流経路を遮断するか否かの切替及びバイアス電圧の切替を兼ねるトランジスタＱ４１～Ｑ４４を備えているが、これに限定されない。例えば、トランジスタＱ５１～Ｑ５３のいずれかを除去してもよいし、トランジスタＱ４１～Ｑ４４のいずれかから電流経路遮断機能を取り除いてもよい。あるいは、任意の電流経路に電流遮断切替部を追加してもよい。
　１つ又は複数の電流経路を有する画素回路に電流遮断切替部を配置する構成は、種々の具体的な回路形態が考えられる。図７Ａ～７Ｅは、画素回路に電流遮断切替部を配置する構成例を示す図である。
　図７Ａに示す画素回路２２ｂは、回路部３２ａに接続される第１電流経路３１ｇと、回路部３２ｂに接続される第２電流経路３１ｈを有する。第１電流経路３１ｇには、回路部３２ａに電流を流すか否かを切り替えるトランジスタＱ６１が配置されている。第２電流経路３１ｈには、回路部３２ｂに電流を流すか否かを切り替えるトランジスタＱ６２が配置されている。トランジスタＱ６１は、例えばＰＭＯＳトランジスタであり、第１電流遮断切替部を構成する。トランジスタＱ６２は、例えばＮＭＯＳトランジスタであり、第２電流遮断切替部を構成する。なお、第１電流経路３１ｇと第２電流経路３１ｈに配置されるトランジスタの数と、トランジスタの接続形態と、トランジスタの導電型は任意である。
　第１電流遮断切替部は、第１電流経路３１ｇを遮断するか否かを切り替える。例えば、トランジスタＱ６１のゲートは垂直駆動部５ａからの垂直駆動線８に、ソースは電源電圧ノードに、ドレインは回路部３２ａにそれぞれ接続される。トランジスタＱ６１のゲートにハイレベルの電圧が印加されている場合に、第１電流経路３１ｇは遮断され、回路部３２ａへの電源電圧の供給が停止される。
　第２電流遮断切替部は、第２電流経路３１ｈを遮断するか否かを切り替える。例えば、トランジスタＱ６２のゲートは水平駆動部４ａからの水平駆動線７に、ソースは基準電圧ノードに、ドレインは回路部３２ｂにそれぞれ接続される。トランジスタＱ６２のゲートにハイレベルの電圧が印加されている場合に、第２電流経路３１ｈは遮断されない。これにより、回路部３２ｂの電圧は基準電圧レベルに設定される。また、トランジスタＱ６２のゲートにローレベルの電圧が印加されている場合には、第２電流経路３１ｈは遮断され、回路部３２ｂの出力が停止される。
　すなわち、図７Ａに示す画素回路２２ｂでは、水平駆動部４ａは回路部３２ａの駆動を制御し、垂直駆動部５ａは回路部３２ｂの駆動を制御することができる。
　図７Ａの回路形態をＥＶＳに適用する場合、電流電圧変換部４１、バッファ４３、微分回路４４、比較回路４５、及び前記出力回路４６の少なくとも２つに、図７ＡのトランジスタＱ６１及びＱ６２を接続すればよい。その際、図６に示したように、２つの電流遮断切替部のうち、１つの電流遮断切替部は、バイアス電流の切り替えと、前記電流経路を遮断するか否かの切り替えとを行ってもよい。
　図７Ｂに示す画素回路２２ｃは、１つの電流経路に２つの電流遮断切替部を配置する点で、図７Ａと異なる。具体的には、画素回路２２ｃは、回路部３２ａに電流を流す第１電流経路３１ｇに、トランジスタＱ６１からなる第１電流遮断切替部と、トランジスタＱ６２からなる第２電流遮断切替部とが配置されている。図７ＢのトランジスタＱ６２のゲートは例えば水平駆動部４ａからの水平駆動線７に、ソースは基準電圧ノードに、ドレインは回路部３２ａにそれぞれ接続される。
　図７Ｂの画素回路２２ｃにおいて、第１電流遮断切替部（トランジスタＱ６１）及び第２電流遮断切替部（トランジスタＱ６２）は、互いに独立して第１電流経路３１ｇを遮断するか否かを切替可能としてもよい。具体的には、トランジスタＱ６１は水平駆動部４ａの制御を受けて第１電流経路３１ｇを遮断し、トランジスタＱ６２は垂直駆動部５ａの制御を受けて第１電流経路３１ｇを遮断してもよい。すなわち、図７Ｂに示す画素回路２２ｃは、水平駆動部４ａ及び垂直駆動部５ａによって回路部３２ａの駆動を制御することができる。
　図７Ｂの例をＥＶＳに適用する場合、電流電圧変換部４１、バッファ４３、微分回路４４、比較回路４５、及び前記出力回路４６の少なくとも１つに、図７ＢのトランジスタＱ６１とＱ６２を接続すればよい。
　図７Ｂに示す２つの電流遮断切替部は、図７Ｃに示す画素回路２２ｄのように、ＰＭＯＳトランジスタ２つで構成してもよい。図７Ｃの第１電流遮断切替部はＰＭＯＳトランジスタＱ６１で構成され、第２電流遮断切替部はＰＭＯＳトランジスタＱ６３で構成され、トランジスタＱ６１、Ｑ６３はいずれも電源電圧ノード側に配置される。
　２つの電流遮断切替部は、図７Ｄに示す画素回路２２ｅのように、ＮＭＯＳトランジスタ２つで構成してもよい。図７Ｄの第１電流遮断切替部はＮＭＯＳトランジスタＱ６４で構成され、第２電流遮断切替部はＰＭＯＳトランジスタＱ６２で構成され、トランジスタＱ６２、Ｑ６４はいずれも基準電圧ノード側に配置される。
　図７Ｅは、画素回路２２ｆ内の並列接続された２つの回路部３２ａ及び３２ｂに第１電流遮断切替部と第２電源遮断切替部を接続する例を示す図である。図７Ｅにおいて、第１電源遮断切替部内のトランジスタＱ６１のドレインは、回路部３２ａ及び３２ｂに接続され、第２電源遮断切替部内のトランジスタＱ６２のドレインは、回路部３２ａ及び３２ｂに接続される。図７Ｅの画素回路２２ｆでは、水平駆動部４ａからの水平駆動信号によりオン／オフ制御されるトランジスタＱ６１と、垂直駆動部５ａからの垂直駆動信号によりオン／オフ制御されるトランジスタＱ６２により、回路部３２ａ及び３２ｂを同時かつ個別に制御することができる。
　図８は、一比較例の画素回路２２ｇを示す図である。図８の画素回路２２ｇは、回路部３２ｃ、トランジスタＱ６５及びＡＮＤ回路３３を備える。トランジスタＱ６５は、ＮＭＯＳトランジスタであり、回路部３２ｃすへの電圧供給の制御に用いられる。トランジスタＱ６５は、ソースは回路部３２ｃに、ドレインは電源電圧ノードに、ゲートはＡＮＤ回路３３に接続されている。ＡＮＤ回路３３は、不図示の水平駆動部と垂直駆動部に接続され、水平駆動部から信号Ｖhorが、垂直駆動部から信号Ｖverが、それぞれ入力される。ＡＮＤ回路３３は、信号Ｖhor及び信号ＶverのＡＮＤ演算を行い、その結果を信号Ｖandとして、トランジスタＱ６５に入力する。すなわち、トランジスタＱ６５は、信号Ｖhor及び信号Ｖverのいずれかがローレベルである場合、回路部３２ｃへの電圧供給を遮断する。
　図８の画素回路２２ｇは、水平駆動と垂直駆動の両方を行うために、ＡＮＤ回路３３を設けている。ＡＮＤ回路３３は画素ごとに必要なため、回路サイズが大型化してしまうという問題がある。また、画素回路２２ｇに入力される信号Ｖhor及びＶverを、ＡＮＤ回路３３で合成するため、回路部３２ｃが複数の機能を有していたとしても、機能別にオン及びオフを切り替えることができない。
　図８の画素回路２２ｇに対して、図７Ｂの画素回路２２ｃは、２つのトランジスタＱ６１、Ｑ６２にて、水平駆動と垂直駆動の両方を行うことができるため、ＡＮＤ回路３３が不要である。これにより、画素回路２２ｇに対して回路サイズを小型化できる。また、図７Ａの画素回路２２ｂのように、それぞれ異なる機能を有する複数の回路部を、それぞれ独立して制御することも可能である。
　このように、第１の実施形態においては、画素回路に、少なくとも１つの電流経路と、電流経路を遮断するか否かを切り替える少なくとも２つの電流遮断切替部を設けることで、二次元方向に配列された複数の画素のうち、任意の画素を選択して駆動することができる。本実施形態による電流遮断切替部は、１個のトランジスタで構成できるため、回路サイズを小型化できる。また、ＥＶＳ画素のように画素回路が複数の機能を有する場合でも、機能別にオン及びオフの切替制御が可能である。さらに、水平駆動部４ａ及び垂直駆動部５ａがそれぞれ独立して駆動する画素を選択できるため、任意の画素位置の画素を選択して光検出を行うことができ、消費電力を削減することができる。
　（第１の実施形態の変形例）
　光検出素子１ａの画素アレイ部２ａは、ＥＶＳ画素と階調画素とを組み合わせて配置する構成であってもよい。図９Ａは、ＥＶＳ―階調ハイブリッド構成の画素アレイ部２ｂを示す図である。図９Ａの画素アレイ部２ｂ内の各画素３０ｃは、４つのサブ画素を有する。４つのサブ画素のうち１つはＥＶＳ画素５０ａ、３つは階調画素５０ｂである。４つのサブ画素は、それぞれ別個に光電変換素子を有する。また、４つのサブ画素は、それぞれ別個に画素回路を有していてもよい。例えば、ＥＶＳ画素５０ａは図６に示すイベント検出回路４０を有し、階調画素５０ｂは図５に示す画素回路２２ａを有していてもよい。この場合、ＥＶＳ画素５０ａは、光電変換素子に蓄積された電荷の変化量に基づき発生されるイベント情報を含む画素信号を出力する。また、階調画素５０ｂは、光電変換素子に蓄積された電荷に応じた階調情報を含む画素信号を出力する。
　あるいは、４つのサブ画素のうち任意の一つをＥＶＳ画素５０ａとし、残りの三つを階調画素５０ｂとして用いることができるようにしてもよい。この場合、ＥＶＳ画素５０ａとして用いるサブ画素を順に切り替えるようにしてもよい。図９Ｂに示す画素アレイ部２ｃは、４つのサブ画素を有する画素３０ｃに対応づけて、画素３０ｃごとにイベント検出回路４０を有する。４つのサブ画素は、それぞれ別個に光電変換素子と、画素回路２２ａと、不図示の選択回路を有する。それぞれの光電変換素子は、選択回路によって、イベント検出回路４０に接続されるか、又は画素回路２２ａに接続されるかが切り替わる。光電変換素子は、イベント検出回路４０に接続される場合、ＥＶＳ画素５０ａを構成する。また、光電変換素子は、画素回路２２ａに接続される場合、階調画素５０ｂを構成する。
　（第２の実施形態）
　第１の実施形態における水平駆動及び垂直駆動は、注目画素領域（ＲＯＩ;Region of Interest）の設定に適用することができる。図１０は、第２の実施形態における光検出素子１ｂの一構成例を示すブロック図である。図１０の光検出素子１ｂは、水平駆動部４ａ及び垂直駆動部５ａの制御を行うＲＯＩ制御部６１を備える。
　光検出素子１ｂにおける水平駆動部４ａ及び垂直駆動部５ａは、ＲＯＩ制御部６１に制御され、複数の画素３０ｂのそれぞれが有する電流遮断切替部を切替制御する。これにより、水平駆動部４ａ及び垂直駆動部５ａは、画素アレイ部２ａ内の任意の場所に配置される１以上の画素３０ｂを含むＲＯＩ内の画素信号を画素アレイ部２ａから出力する制御を行う。
　図１１Ａ～１１Ｃは、画素アレイ部２ａに対する、ＲＯＩの設定例である。上述の通り、画素アレイ部２ａは行方向Ｘと列方向Ｙに配置される複数の画素３０ｂを備える。図１１Ａに示すように、水平駆動部４ａ及び垂直駆動部５ａにより、ＲＯＩを画素アレイ部２ａ内の行方向Ｘの全域かつ列方向Yの一部領域の範囲内に設定できる。また、図１１Ｂに示すように、画素アレイ部２ａ内の行方向Ｘの一部領域かつ列方向Yの全域の範囲内に設定することもできる。あるいは、図１１Ｃに示すように、画素アレイ部２ａ内の行方向Ｘの一部領域かつ列方向Yの一部領域の範囲内に設定することもできる。
　このように、第２の実施形態においては、水平駆動部４ａ及び垂直駆動部５ａによる電流遮断切替部の切替制御により、画素アレイ部２ａ内の行方向Ｘ及び列方向Yの任意の領域にＲＯＩを設定することができる。第２の実施形態では、画素アレイ部２ａ内の任意の画素位置に設定されるＲＯＩ内の画素信号だけを出力するため、画素アレイ部２ａから出力される画素信号の数を減らして消費電力を削減できるとともに、画素アレイ部２ａの外側にＲＯＩ設定のための回路を設ける必要がなくなり、光検出素子の回路構成を簡略化できる。まあ、ＲＯＩの画素信号を迅速に取得できるという効果も得られる。
　（第３の実施形態）
　ＲＯＩは、例えば光検出素子１ｂの動作中において、動的に設定してもよい。例えば、光検出素子１ｂがＥＶＳ画素を有する場合においては、イベントを検出した画素３０ｂ、又はその近傍の画素３０ｂにＲＯＩを設定してもよい。図１２は、第３の実施形態における光検出素子１ｃの一構成例を示すブロック図である。図１２の光検出素子１ｃは、ＲＯＩ制御部６１にイベント信号を伝達する、イベント出力部６２を備える。
　光検出素子１ｃにおいて、画素アレイ部２ａ内の、複数の画素３０ｂのうち一部の画素３０ｂは、対応する光電変換素子に蓄積された電荷の変化量に基づき発生されるイベント信号を、イベント出力部６２に出力する。ＲＯＩ制御部６１は、イベント出力部６２を介してイベント信号を受け取り、水平駆動部４ａ及び垂直駆動部５ａの制御を行う。水平駆動部４ａ及び垂直駆動部５ａは、イベント信号を出力した画素３０ｂの位置に合わせて、一部の画素３０ｂ内の電流遮断切替部を切替制御することにより、ＲＯＩの場所を設定する。また、水平駆動部４ａ及び垂直駆動部５ａは、画素アレイ部２ａ内のＲＯＩの場所を、フレーム単位で、切替前のＲＯＩと切替後のＲＯＩの一部が重なるように、又は重ならないように切り替える制御を行う。
　図１３Ａ及び図１３Ｂは、第３の実施形態におけるＲＯＩの設定の変更を示した図である。図１３Ａにおいては、破線で示したＲＯＩaから、一点鎖線で示したＲＯＩbに、ＲＯＩが移り変わる例を示す。図１３Ｂにおいては、破線で示したＲＯＩcから、一点鎖線で示したＲＯＩdに、ＲＯＩが移り変わる例を示す。図１３Ａは、切替前のＲＯＩaと切替後のＲＯＩbが重ならない例を示している。図１３Ｂは、切替前のＲＯＩcと切替後のＲＯＩdの一部が重なる例を示している。
　図１４は、光検出素子１ｃのＲＯＩの切替タイミングを示す図である。水平駆動部４ａ及び垂直駆動部５ａには、一定の間隔で垂直同期信号Ｖsyncが入力される
　光検出素子１ｃの光検出処理は、フレーム単位で行われる。図１４には、３つのフレーム群Ｆf1、Ｆf2、Ｆf3が図示されている。フレーム群Ｆf1では第１のＲＯＩの光検出処理が行われ、フレーム群Ｆf2では第２のＲＯＩの光検出処理が行われ、フレーム群Ｆf3では第３のＲＯＩの光検出処理が、それぞれ行われる。
　フレーム群Ｆf1、Ｆf2、Ｆf3の間には、領域切替フレームＦr1、Ｆr2、Ｆr3があり、領域切替フレームＦr1では第１のＲＯＩの設定が、領域切替フレームＦr2では第１のＲＯＩから第２のＲＯＩへの切り替えが、領域切替フレームＦr3では第２のＲＯＩから第３のＲＯＩへの切り替えが行われる。各ＲＯＩは、直前のＲＯＩにおいて画素アレイ部２ａ内の画素３０ｂが検知したイベントによって決定される。例えば、第２のＲＯＩは、第１のＲＯＩで検知されたイベントに基づいて設定される。なお各ＲＯＩの位置及びサイズは、あらかじめ設定されたものであってもよい。
　各フレーム群Ｆf1、Ｆf2、Ｆf3では、同じＲＯＩで２つ以上のフレームで光検出処理が行われることがある。例えばフレーム群Ｆf1はフレームＦf11、Ｆf12を有する。
　図１４に示す各フレームＦr1、Ｆf11、Ｆf12、Ｆr2、Ｆf21、Ｆf22、Ｆr3、Ｆf31、Ｆf32は、垂直同期信号Ｖsyncによって切り替わる。
　領域切替フレームＦr1は、強制リセットタイミングＴforceを含む。強制リセットタイミングＴforceにおいては、第１のＲＯＩに含まれる画素３０ｂに対し、リセット信号ＸＡＺが入力される。これにより、図６の微分回路４４に蓄積されていた電荷がリセットされ、再度のイベント検知が可能になる。
　フレームＦf11は、検知タイミングＴdet、リセットタイミングＴreset、及び読出タイミングＴreadを含む。第１のＲＯＩに含まれる画素３０ｂは、検知タイミングＴdetにおいてイベントの検知を行う。これにより、例えば図６のラッチ部４７に、イベント信号ＣＯＭＰが保持される。リセットタイミングＴresetにおいては、第１のＲＯＩに含まれる画素３０ｂのうち、イベントを検知した画素３０ｂに対して、リセット信号ＸＡＺが入力される。読出タイミングＴreadにおいては、ラッチ部４７からイベント信号ＣＯＭＰが読み出される。
　同様に、フレームＦf12、Ｆf21、Ｆf22、Ｆf31、Ｆf32はそれぞれ検知タイミングＴdet、リセットタイミングＴreset、及び読出タイミングＴreadを含み、領域切替フレームＦr2、Ｆr3は強制リセットタイミングＴforceを含む。すなわち、図１４の例においては、第１～３のＲＯＩそれぞれに対して、強制リセットタイミングＴforceが１回、検知タイミングＴdet、リセットタイミングＴreset、及び読出タイミングＴreadがそれぞれ２回設けられている。
　図１２では、イベントが検出された画素の周辺にＲＯＩを設定する例を説明したが、特徴的な画像が写り込んでいる画素の周辺にＲＯＩを設定してもよい。例えば、人間の顔又は肌色などを検出して、顔又は肌色などが検出された画素の周辺にＲＯＩを設定してよい。
　このように、水平駆動部４ａ及び垂直駆動部５ａによる電流遮断切替部の切替制御により、光検出素子１ｃの動作中においても、動的にＲＯＩを切り替えることができる。また、光検出素子の動作中にイベントを検知した画素３０ｂの位置に基づいて、次に切り替えるＲＯＩを設定することができる。イベントは、直近でイベントを検知した画素３０ｂの近傍で検知できる可能性が高いため、第３の実施形態における光検出素子１ｃは、効率的にＲＯＩを設定することができる。
　（第４の実施形態）
　第２～３の実施形態においては、ＲＯＩを設定することで、光検出素子１ｂ及び１ｃの消費電力を軽減できることを説明したが、複数の画素３０ｂのうち、一部の画素を間引くことによっても、消費電力を軽減できる。図１５は、第４の実施形態における光検出素子１ｄの一構成例を示すブロック図である。図１５の光検出素子１ｄは、水平駆動部４ａ及び垂直駆動部５ａの制御を行う、間引き制御部６３を備える。
　図１６は、間引き制御の一例を示す図である。光検出素子１ｄにおける画素アレイ部２ａ内の複数の画素３０ｄは、複数のサブ画素を有する。図１６の各サブ画素は、ＥＶＳ画素でも階調画素でもよいか、以下では、各サブ画素がＥＶＳ画素の例を説明する。複数のサブ画素のそれぞれは、図６の画素３０ｂと同様の構成を備えている。具体的には、サブ画素のそれぞれは、光電変換素子２１ｂ、図７Ｂと同様の画素回路２２ｃ、少なくとも１つの電流経路、及び少なくとも２つの電流遮断切替部を有する。サブ画素は、有効サブ画素５１ａと無効サブ画素５１ｂとを含んでいる。図１６の例では、画素３０ｄは１つの有効サブ画素５１ａ及び３つの無効サブ画素５１ｂから構成されている。
　光検出素子１ｄにおける水平駆動部４ａ及び垂直駆動部５ａは、間引き制御部６３にて制御され、複数のサブ画素のそれぞれが有する電流遮断切替部を切り替える。これにより、複数のサブ画素は、フレームごとに順繰りに画素信号を出力する。図１６の例では、フレームＦｒｍ１、フレームＦｒｍ２、フレームＦｒｍ３、フレームＦｒｍ４の順で、画素３０ｄの有効サブ画素５１ａと無効サブ画素５１ｂが順繰りに切り替わっている。フレームごとに、画素３０ｄにおいて設定された有効サブ画素５１ａが、画素信号を出力する。各画素内の４つのサブ画素のうち、１つが有効サブ画素で、残りの３つが無効サブ画素であるため、フレームごとに、各画素の有効サブ画素が順繰りに切り替わる。
　各フレームＦｒｍ１、Ｆｒｍ２、Ｆｒｍ３、Ｆｒｍ４は、単位時間ｔごとに切り替わる。図１６の例では４ｔの時間で、画素３０ｄに配置された全てのサブ画素から画素信号が１回ずつ出力される。
　図１７Ａは光検出素子１ｄの間引き動作の第１例を示すタイミング図、図１７Ｂは間引き動作の第２例を示すタイミング図である。各フレームの切り替えは、図１４の例と同様、水平駆動部４ａ及び垂直駆動部５ａに入力される同期信号Ｖsyncによって行われる。
　図１７Ａに示す第１例では、先頭の４フレームＦｒｍ１１～Ｆｒｍ４１において、まず全画素の強制リセットを行う。これにより、各画素内の全サブ画素の画素回路内に蓄積された電荷がリセットされる。先頭の４フレームＦｒｍ１１～Ｆｒｍ４１では、各画素の４つサブ画素のうち、１つの有効サブ画素を順に切替ながらイベント検出を行う。具体的には、全画素の強制リセット後に露光を開始し、イベントを検出する（時刻Ｔdet）。その後、イベントを検出したサブ画素をリセットし（時刻Treset）、その後に有効サブ画素の読出しを行う（時刻Tread）。最初から５番目のフレームＦｒｍ１２以降では、全画素の強制リセットを行わずに、イベント検出を行う。
　図１７Ｂに示す第２例では、先頭のフレームＦｒｍ１１のみで全画素の強制リセットを行う。２フレームＦｒｍ２１以降では、全画素の強制リセットを行わず、イベント検出を行う。
　このように、第４の実施形態では、画素内の４つのサブ画素のうち、１つのサブ画素ずつ、順繰りに駆動することで、４フレームに１回は、すべてのサブ画素を駆動することができる。このような間引きトグル駆動を行うことで、すべてのサブ画素を均等に駆動しながら、消費電力を軽減できる。
　（第５の実施形態）
　第１の実施形態では、ＥＶＳ内の電流経路上に電流遮断切替部を設ける例を説明したが、アナログデジタル変換部を有する画素回路の電流経路上に電流遮断切替部を設ける構成も考えられる。図１８は、第５の実施形態における光検出素子１ｅの一構成例を示すブロック図である。図１８の光検出素子１ｅには、デジタルアナログ変換部（ＤＡＣ：Digital to Analog Converter）７１、時刻コード生成部７２、画素アナログデジタル変換部２ｄ、水平駆動部４ｂ、垂直駆動部５ｂ及び制御回路７３が配置される。
　デジタルアナログ変換部７１は、所定のＡＤ変換期間内にわたって参照信号をＤＡ（Digital to Analog）変換により生成する。時刻コード生成部７２は、ＡＤ変換期間内の時刻を示す時刻コードを生成する。時刻コード生成部７２は、画素アナログデジタル変換部２ｄは、光電変換部のそれぞれのアナログ信号（画素信号）をデジタル信号に変換するＡＤ変換を行う。この画素アナログデジタル変換部２ｄは、複数のクラスタ８０により分割される。クラスタ８０は、不図示の画素ブロックごとに設けられ、対応する画素ブロック内のアナログ信号をデジタル信号に変換する。画素ブロックは、光電変換部を複数有する。クラスタ８０は、光電変換部と接続された、アナログデジタル変換部を有する。光電変換部とアナログデジタル変換部は、１つの画素回路を構成する。画素回路の構成については、後述する。
　画素アナログデジタル変換部２ｄは、画素信号をＡＤ変換して画像データを生成し、画像処理部７４に供給する。水平駆動部４ｂは、画素アナログデジタル変換部２ｄ内の、水平駆動線７の伸びる方向に配列された１列分のクラスタ８０を駆動してＡＤ変換を実行させる。垂直駆動部５ｂは、画素アナログデジタル変換部２ｄ内の、垂直駆動線８の伸びる方向に配列された１行分のクラスタ８０を駆動してＡＤ変換を実行させる。
　制御回路７３は、デジタルアナログ変換部７１、水平駆動部４ｂ及び垂直駆動部５ｂ、画像処理部７４のそれぞれの動作タイミングを垂直同期信号Ｖsyncに同期して制御する。
　画像処理部７４は、画像データに対して所定の信号処理及び画像処理を行う。
　図１８の光検出素子１ｅは、図２と同様に、画素チップ１１と回路チップ１２の積層構造で構成することができる。例えば、デジタルアナログ変換部７１、時刻コード生成部７２、水平駆動部４ｂ、垂直駆動部５ｂ、制御回路７３及び画素アナログデジタル変換部２ｄ内のアナログデジタル変換部の一部を、回路チップ１２に配置することができる。また、画素アナログデジタル変換部２ｄ内の光電変換部及びアナログデジタル変換部の一部を、画素チップ１１に配置することができる。
　図１９は、第５の実施形態における画素回路２２ｈの一構成例を示すブロック図である。画素回路２２ｈは、光電変換部８１及びアナログデジタル変換部８２を備える。アナログデジタル変換部８２は、光電変換素子２１ｃに蓄積された電荷に応じた電圧信号をデジタル信号に変換するものであり、差動入力回路８３、電圧変換回路８４及び正帰還回路８５を備える。また、アナログデジタル変換部８２は、少なくとも１つの電流経路と、少なくとも２つの電流遮断切替部を有する。
　光電変換部８１は、光電変換素子２１ｃ、排出トランジスタＱ７１、転送トランジスタＱ７２、フローティングディフュージョンＦＤｂ、キャパシタＣ２及びリセットトランジスタＱ７３を備える。リセットトランジスタＱ７３、転送トランジスタＱ７２及び排出トランジスタＱ７１として、例えば、ＮＭＯＳトランジスタが用いられる。
　光電変換素子２１ｃは、光電変換により電荷を生成する。光電変換素子２１ｃの例えばカソードが、排出トランジスタＱ７１のソース及び転送トランジスタＱ７２のドレインに接続されている。
　排出トランジスタＱ７１は、ゲートに入力される駆動信号ＯＦＧに従って露光開始時に光電変換素子２１ｃに蓄積された電荷を排出させる。駆動信号ＯＦＧは、排出トランジスタＱ７１のゲートに供給される。
　転送トランジスタＱ７２は、光電変換部８１からの転送信号ＴＸに従って、露光終了時に光電変換素子２１ｃからフローティングディフュージョンＦＤｂへ電荷を転送する。転送トランジスタＱ７２のドレインは、フローティングディフュージョンＦＤｂを介してキャパシタＣ２、リセットトランジスタＱ７３のソース及び差動入力回路８３に接続されている。転送信号ＴＸは、転送トランジスタＱ７２のゲートに供給される。
　フローティングディフュージョンＦＤｂは、転送された電荷を蓄積し、蓄積した電荷量に応じた電位を生成する。
　キャパシタＣ２は、フローティングディフュージョンＦＤｂに接続されて配置される。キャパシタＣ２は、フローティングディフュージョンＦＤｂが生成した電位を保持する。
　リセットトランジスタＱ７３は、光電変換部８１からのリセット信号ＲＳＴに従って、オン状態に移行してフローティングディフュージョンＦＤｂの電位を初期化する。リセット信号ＲＳＴは、リセットトランジスタＱ７３のゲートに供給される。リセットトランジスタＱ７３のソースは、差動入力回路８３に接続されている。
　差動入力回路８３は、トランジスタＱ７４、Ｑ７５、Ｑ７６、Ｑ７７、Ｑ７８、Ｑ９１及びＱ９２を備える。トランジスタＱ７４、Ｑ７５、Ｑ９１及びＱ９２には、例えばＮＭＯＳトランジスタが用いられる。トランジスタＱ７６、Ｑ７７及びＱ７８には、例えばＰＭＯＳトランジスタが用いられる。また、差動入力回路８３は電流経路３１ｉを有する。トランジスタＱ９１及びＱ９２は、電流経路３１ｉにおける電流遮断切替部を構成する。
　トランジスタＱ７４及びＱ７５は、差動対を構成し、トランジスタＱ７４及びＱ７５のソースは、トランジスタＱ９１のドレインに共通に接続される。また、トランジスタＱ７４のドレインは、トランジスタＱ７６のドレインとトランジスタＱ７６及びＱ７７のゲートとに接続される。トランジスタＱ７５のドレインは、トランジスタＱ７７のドレインとトランジスタＱ７８のゲートとリセットトランジスタＱ７３のドレインとに接続される。また、トランジスタＱ７４のゲートには、デジタルアナログ変換部７１からの参照信号ＲＥＦが入力される。トランジスタＱ７５のゲートは、リセットトランジスタＱ７３のソース及びフローティングディフュージョンＦＤｂに接続される。
　トランジスタＱ９１は、電流経路３１ｉを遮断するか否かの切替を行うとともに、電流経路３１ｉに流れるバイアス電流の切替を行う。具体的には、トランジスタＱ９１のゲートには、垂直駆動部５ｂからバイアス電圧Ｖｂが印加され、トランジスタＱ９１のソースは、トランジスタＱ９２を介して基準電圧ノードと接続される。トランジスタＱ９１は、バイアス電圧Ｖｂの信号レベルによって、電流経路３１ｉを遮断するか否かを切り替えるとともに、電流経路３１ｉを流れるバイアス電流を制御する。
　トランジスタＱ９２は、電流経路３１ｉを遮断するか否かの切替を行う。具体的には、トランジスタＱ９２のドレインはトランジスタＱ９１に接続され、ソースは基準電圧ノードに接続されている。トランジスタＱ９２は、ゲートに水平駆動部４ｂからローレベルの信号が入力されると、電流経路３１ｉを遮断する。トランジスタＱ９１又はＱ９２のいずれかがオフのときは、電流経路３１ｉは遮断され、差動入力回路８３の駆動が停止する。
　トランジスタＱ７６、Ｑ７７及びＱ７８は、カレントミラー回路を構成する。トランジスタＱ７６、Ｑ７７及びＱ７８のソースには、電源電圧ＶＤＤＨが印加される。この電源電圧ＶＤＤＨは、電源電圧ＶＤＤＬよりも高い。また、トランジスタＱ７８のドレインは、電圧変換回路８４に接続される。
　電圧変換回路８４は、トランジスタＱ７９を備える。トランジスタＱ９７には、例えばＮＭＯＳトランジスタが用いられる。トランジスタＱ７９のゲートには電源電圧ＶＤＤＬが印加される。トランジスタＱ７９のドレインは、トランジスタＱ７８のドレインに接続され、ソースは、正帰還回路８５に接続される。
　正帰還回路８５はトランジスタＱ８０、Ｑ８１、Ｑ８２、Ｑ８３、Ｑ８４、Ｑ９３及びＱ９４を備える。また、正帰還回路８５は電流経路３１ｊ及び３１ｋを有する。トランジスタＱ８０、Ｑ８１、Ｑ８２及びＱ９３には、例えばＰＭＯＳトランジスタが用いられる。トランジスタＱ８３、Ｑ８４及びＱ９４には、例えばＮＭＯＳトランジスタが用いられる。トランジスタＱ９３は、電流経路３１ｊにおける電流遮断切替部を構成する。トランジスタＱ９４は、電流経路３１ｋにおける電流遮断切替部を構成する。
　トランジスタＱ８０、Ｑ８１及びＱ８４は、トランジスタＱ９３を介して電源電圧ＶＤＤＬに直列に接続される。トランジスタＱ８４のソースは基準電位（接地）ノードに、トランジスタＱ８４のドレインはトランジスタＱ８１のソースに接続される。トランジスタＱ８０のソースはトランジスタＱ８１のドレインに接続される。トランジスタＱ８０及びＱ８４のゲートには、垂直駆動部５ｂからの駆動信号ＩＮＩが入力される。また、トランジスタＱ８１及びＱ８４の接続ノードは、電圧変換回路８４に接続される。
　トランジスタＱ８２及びＱ８３は、トランジスタＱ９３を介して電源電圧ＶＤＤＬに直列に接続されるとともに、トランジスタＱ９４を介して基準電圧ノードに直列に接続される。トランジスタＱ８３のドレインはトランジスタＱ８２のドレインに接続される。トランジスタＱ８２及びＱ８３のゲートは、トランジスタＱ８１及びＱ８４の接続ノードに接続される。また、トランジスタＱ８２及びＱ８３の接続ノードから不図示のデータ記憶部等へ、出力信号ＶＣＯが出力される。
　トランジスタＱ９３は、電流経路３１ｊを遮断するか否かの切替を行う。具体的には、トランジスタＱ９３のソースは電源電圧ＶＤＤＬに接続される。トランジスタＱ９３のドレインはトランジスタＱ８０のドレイン、トランジスタＱ８２のドレイン及びトランジスタＱ７９のゲートに接続されている。トランジスタＱ９３は、ゲートに垂直駆動部５ｂからハイレベルの信号が入力されると、電流経路３１ｊを遮断する。このとき、トランジスタＱ８０及びＱ８２と、トランジスタＱ７９への電源電圧ＶＤＤＬの供給が停止する。
　トランジスタＱ９４は、電流経路３１ｋを遮断するか否かの切替を行う。具体的には、トランジスタＱ９４のソースは基準電圧ノードに接続され、トランジスタＱ９４のドレインはトランジスタＱ８３に接続されている。トランジスタＱ９４は、ゲートに水平駆動部４ｂからローレベルの信号が入力されると、電流経路３１ｋを遮断する。トランジスタＱ９３及びトランジスタＱ９４のいずれかがオフのときは、正帰還回路８５から出力信号ＶＣＯが出力されない。
　なお、光電変換部８１、差動入力回路８３、電圧変換回路８４、正帰還回路８５のそれぞれは、同等の機能を持つのであれば、図１９に例示した回路に限定されない。また、画素回路２２ｈごとに、フローティングディフュージョンＦＤｂを配置しているが、複数の画素回路２２ｈで１つのフローティングディフュージョンＦＤｂを共有することもできる。
　図１９の例では、差動入力回路８３に、２つの電流遮断切替部から構成される１つの電流経路３１ｉを設けている。また、正帰還回路８５に、それぞれ１つの電流遮断切替部から構成される２つの電流経路３１ｊ及び３１ｋを設けている。これにより、垂直駆動部５ｂ及び水平駆動部４ｂから、差動入力回路８３のオン及びオフと、正帰還回路８５のオン及びオフとを、それぞれ切り替えることができる。電流遮断切替部及び電流経路の配置は、この例に限られない。
　このように、第５の実施形態においては、アナログデジタル変換部８２を有する画素回路２２ｈにおいて、少なくとも１つの電流経路と、電流経路を遮断するか否かを切り替える少なくとも２つの電流遮断切替部を設けている。これにより、画素回路２２ｈにおいても、水平駆動と垂直駆動の両立を実現している。
　（応用例）
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local　Interconnect　Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図２０では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light　Detection　and　Ranging、Laser　Imaging　Detection　and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図２１は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２１には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図２０に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global　System　of　Mobile　communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine　Type　Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle　Environment）、ＤＳＲＣ（Dedicated　Short　Range　Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle　to　Vehicle）通信、路車間（Vehicle　to　Infrastructure）通信、車両と家との間（Vehicle　to　Home）の通信及び歩車間（Vehicle　to　Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite　System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning　System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field　Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal　Serial　Bus）、ＨＤＭＩ（登録商標）（High-Definition　Multimedia　Interface、又はＭＨＬ（Mobile　High-definition　Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented　Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　なお、図２０に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　なお、図２０の車両制御システム７０００は、本開示の電子機器で構成することができる。例えば、撮像部７４１０に、本開示の光検出素子１ａを搭載することができる。この場合、車外情報検出ユニット７４００は、光検出素子１ａが出力した画像データに対して処理を行う処理部として用いられる。
　また、図１に示す水平駆動部４ａ及び垂直駆動部５ａ、又は図１８に示す水平駆動部４ｂ及び垂直駆動部５ｂを、実現するためのコンピュータプログラムを、いずれかの制御ユニット等に実装することができる。また、このようなコンピュータプログラムが格納された、コンピュータで読み取り可能な記録媒体を提供することもできる。記録媒体は、例えば、磁気ディスク、光ディスク、光磁気ディスク、フラッシュメモリ等である。また、上記のコンピュータプログラムは、記録媒体を用いずに、例えばネットワークを介して配信されてもよい。
　図１に示す水平駆動部４ａ及び垂直駆動部５ａ、又は図１８に示す水平駆動部４ｂ及び垂直駆動部５ｂは、図２０に示した統合制御ユニット７６００のためのモジュール（例えば、一つのダイで構成される集積回路モジュール）において実現されてもよい。あるいは、図２０に示した車両制御システム７０００の複数の制御ユニットによって実現されてもよい。
　なお、本技術は以下のような構成を取ることができる。
　（１）入射光の光量に応じた電荷を蓄積する光電変換素子と、
　前記光電変換素子に蓄積された電荷に応じた画素信号を出力する画素回路と、を備え、
　前記画素回路は、
　少なくとも1つの電流経路と、
　前記電流経路を遮断するか否かを切り替える少なくとも２つの電流遮断切替部と、を有する、
光検出素子。
　（２）前記画素回路は、第１電流経路及び第２電流経路と、第１電流遮断切替部及び第２電流遮断切替部を有し、
　前記第１電流遮断切替部は、前記第１電流経路を遮断するか否かを切り替え、
　前記第２電流遮断切替部は、前記第２電流経路を遮断するか否かを切り替える、
（１）に記載の光検出素子。
　（３）前記画素回路は、一つの電流経路上に配置される第１電流遮断切替部及び第２電流遮断切替部を有し、
　前記第１電流遮断切替部及び前記第２電流遮断切替部は、互いに独立して前記電流経路を遮断するか否かを切り替える、
（１）に記載の光検出素子。
　（４）第１方向に配列される２つ以上の前記画素回路内の２つ以上の前記電流遮断切替部を同タイミングで切り替える制御を行う第１制御部と、
　第２方向に配列される２つ以上の前記画素回路内の２つ以上の前記電流遮断切替部を同タイミングで切り替える制御を行う第２制御部と、を備える、
（１）乃至（３）のいずれか一項に記載の光検出素子。
　（５）前記第１方向及び前記第２方向に配列される複数の画素を有する画素アレイ部を備え、
　前記複数の画素のそれぞれは、前記光電変換素子及び前記画素回路を有し、
　前記第１制御部及び前記第２制御部は、前記複数の画素のそれぞれが有する前記電流遮断切替部を切替制御することにより、前記画素アレイ部内の任意の場所に配置される１以上の画素を含む注目画素領域内の画素信号を前記画素アレイ部から出力する制御を行う、
（４）に記載の光検出素子。
　（６）前記第１制御部及び前記第２制御部は、前記複数の画素のそれぞれが有する前記電流遮断切替部を切替制御することにより、前記画素アレイ部内の前記注目画素領域の場所をフレーム単位で、前記注目画素領域の一部が重なるように、又は重ならないように切り替える制御を行う、
（５）に記載の光検出素子。
　（７）前記複数の画素のうち一部の画素は、対応する前記光電変換素子に蓄積された電荷の変化量に基づき発生されるイベント信号を出力し、
　前記第１制御部及び前記第２制御部は、前記イベント信号を出力した画素位置に合わせて、一部の画素内の前記電流遮断切替部を切替制御することにより、前記注目画素領域の場所を設定する、
（６）に記載の光検出素子。
　（８）前記第１制御部及び前記第２制御部は、前記注目画素領域が前記画素アレイ部内の前記第１方向の全域かつ前記第２方向の一部領域の範囲内、前記画素アレイ部内の前記第１方向の一部領域かつ前記第２方向の全域の範囲内、又は、前記画素アレイ部内の前記第１方向の一部領域かつ前記第２方向の一部領域の範囲内に配置されるように、前記複数の画素内の前記電流遮断切替部を切替制御する、
（７）に記載の光検出素子。
　（９）前記第１方向及び前記第２方向に配列される複数の画素を有する画素アレイ部を備え、
　前記複数の画素のそれぞれは、複数のサブ画素を有し、
　前記複数のサブ画素のそれぞれは、前記光電変換素子と、前記画素回路と、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部と、を有し、
　前記複数のサブ画素のそれぞれが有する前記電流遮断切替部を切り替えることにより、前記画素内の前記複数のサブ画素は、フレームごとに、順繰りに画素信号を出力する、
（４）に記載の光検出素子。
　（１０）前記第１方向及び前記第２方向に配列される複数の画素を有する画素アレイ部を備え、
　前記複数の画素のそれぞれは、複数のサブ画素を有し、
　前記複数のサブ画素のそれぞれは、前記光電変換素子と、前記画素回路と、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部と、を有し、
　前記画素内の前記複数のサブ画素のうち少なくとも１つのサブ画素は、対応する前記光電変換素子に蓄積された電荷の変化量に基づき発生されるイベント情報を含む前記画素信号を出力し、残りのサブ画素は、対応する前記光電変換素子に蓄積された電荷に応じた階調情報を含む前記画素信号を出力する、
（４）に記載の光検出素子。
　（１１）前記少なくとも２つの電流遮断切替部のうち、一部の電流遮断切替部は、バイアス電流の切替と、前記電流経路を遮断するか否かの切替とを行う、
（１）乃至（１０）のいずれか一項に記載の光検出素子。
　（１２）前記画素回路は、前記光電変換素子に蓄積された電荷の変化量に基づき発生されるイベントを検出するイベント検出回路を有し、
　前記イベント検出回路は、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部とを有する、
（１）乃至（１１）のいずれか一項に記載の光検出素子。
　（１３）前記イベント検出回路は、
　前記光電変換素子に蓄積された電荷を電圧に変換する電流電圧変換部と、
　前記電流電圧変換部の出力に応じた電圧信号を生成するバッファと、
　前記電圧信号の変化量を検出する微分回路と、
　前記電圧信号の変化量を所定の閾値と比較する比較回路と、
　前記比較回路の比較結果に応じて前記イベントを表すイベント信号を出力する出力回路と、を有する、
（１２）に記載の光検出素子。
　（１４）前記電流電圧変換部、前記バッファ、前記微分回路、前記比較回路、及び前記出力回路の少なくとも２つは、前記電流経路及び前記電流遮断切替部を有する、
（１３）に記載の光検出素子。
　（１５）前記電流電圧変換部、前記バッファ、前記微分回路、前記比較回路、及び前記出力回路の少なくとも１つは、１つの前記電流経路上に配置される２つ以上の前記電流遮断切替部を有する、
（１３）に記載の光検出素子。
　（１６）前記画素回路は、前記光電変換素子に蓄積された電荷に電圧信号をデジタル信号に変換するアナログデジタル変換部を有し、
　前記アナログデジタル変換部は、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部と、を有する、
（１）に記載の光検出素子。
　（１７）前記電流遮断切替部は、前記電流経路を遮断するか否かを切り替える１つのトランジスタを有する、
（１）乃至（１６）のいずれか一項に記載の光検出素子。
　（１８）前記電流遮断切替部は、前記電流経路を遮断するか否かを切り替えるととのに、前記電流経路にバイアス電流を供給するか否かを切り替える１つのトランジスタを有する、
（１）乃至（１６）のいずれか一項に記載の光検出素子。
　（１９）画像データを出力する光検出素子と、
　前記画像データに対して処理を行う処理部と、を備える電子機器であって、
　前記光検出素子は、
　入射光の光量に応じた電荷を蓄積する光電変換素子と、
　前記光電変換素子に蓄積された電荷に応じた画素信号を出力する画素回路と、を備え、
　前記画素回路は、
　少なくとも1つの電流経路と、
　前記電流経路を遮断するか否かを切り替える少なくとも２つの電流遮断切替部と、を有する、
電子機器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１ａ、１ｂ、１ｃ、１ｄ、１ｅ　光検出素子、２ａ、２ｂ、２ｃ　画素アレイ部、２ｄ　画素アナログデジタル変換部、３　電圧制御部、４ａ、４ｂ　水平駆動部、５ａ、５ｂ　垂直駆動部、６　信号処理部、７　水平駆動線、８　垂直駆動線、９　垂直信号線、１１　画素チップ、１２　回路チップ、１３　受光部、２１ａ、２１ｂ、２１ｃ　光電変換素子、２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆ、２２ｇ、２２ｈ　画素回路、３０ａ、３０ｂ、３０ｃ、３０ｄ　画素、３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３１ｉ、３１ｊ、３１ｋ　電流経路、３１ｇ　第１電流経路、３１ｈ　第２電流経路、３２ａ、３２ｂ、３２ｃ　回路部、３３　ＡＮＤ回路、４０　イベント検出回路、４１　電流電圧変換部、４２　対数応答部、４３　バッファ、４４　微分回路、４５　比較回路、４６　出力回路、４７　ラッチ部、５０ａ　ＥＶＳ画素、５０ｂ　階調画素、５１ａ　有効サブ画素、５１ｂ　無効サブ画素、６１　ＲＯＩ制御部、６２　イベント出力部、６３　制御部、７１　デジタルアナログ変換部、７２　時刻コード生成部、７３　制御回路、７４　画像処理部、８０　クラスタ、８１　光電変換部、８２　アナログデジタル変換部、８３　差動入力回路、８４　電圧変換回路、８５　正帰還回路

Claims (19)

  1. 　入射光の光量に応じた電荷を蓄積する光電変換素子と、
    　前記光電変換素子に蓄積された電荷に応じた画素信号を出力する画素回路と、を備え、
    　前記画素回路は、
    　少なくとも1つの電流経路と、
    　前記電流経路を遮断するか否かを切り替える少なくとも２つの電流遮断切替部と、を有する、
    光検出素子。
  2. 　前記画素回路は、第１電流経路及び第２電流経路と、第１電流遮断切替部及び第２電流遮断切替部を有し、
    　前記第１電流遮断切替部は、前記第１電流経路を遮断するか否かを切り替え、
    　前記第２電流遮断切替部は、前記第２電流経路を遮断するか否かを切り替える、
    請求項１に記載の光検出素子。
  3. 　前記画素回路は、一つの電流経路上に配置される第１電流遮断切替部及び第２電流遮断切替部を有し、
    　前記第１電流遮断切替部及び前記第２電流遮断切替部は、互いに独立して前記電流経路を遮断するか否かを切り替える、
    請求項１に記載の光検出素子。
  4. 　第１方向に配列される２つ以上の前記画素回路内の２つ以上の前記電流遮断切替部を同タイミングで切り替える制御を行う第１制御部と、
    　第２方向に配列される２つ以上の前記画素回路内の２つ以上の前記電流遮断切替部を順次に切り替える制御を行う第２制御部と、を備える、
    請求項１に記載の光検出素子。
  5. 　前記第１方向及び前記第２方向に配列される複数の画素を有する画素アレイ部を備え、
    　前記複数の画素のそれぞれは、前記光電変換素子及び前記画素回路を有し、
    　前記第１制御部及び前記第２制御部は、前記複数の画素のそれぞれが有する前記電流遮断切替部を切替制御することにより、前記画素アレイ部内の任意の場所に配置される１以上の画素を含む注目画素領域内の画素信号を前記画素アレイ部から出力する制御を行う、
    請求項４に記載の光検出素子。
  6. 　前記第１制御部及び前記第２制御部は、前記複数の画素のそれぞれが有する前記電流遮断切替部を切替制御することにより、前記画素アレイ部内の前記注目画素領域の場所をフレーム単位で、前記注目画素領域の一部が重なるように、又は重ならないように切り替える制御を行う、
    請求項５に記載の光検出素子。
  7. 　前記複数の画素のうち一部の画素は、対応する前記光電変換素子に蓄積された電荷の変化量に基づき発生されるイベント信号を出力し、
    　前記第１制御部及び前記第２制御部は、前記イベント信号を出力した画素位置に合わせて、一部の画素内の前記電流遮断切替部を切替制御することにより、前記注目画素領域の場所を設定する、
    請求項６に記載の光検出素子。
  8. 　前記第１制御部及び前記第２制御部は、前記注目画素領域が前記画素アレイ部内の前記第１方向の全域かつ前記第２方向の一部領域の範囲内、前記画素アレイ部内の前記第１方向の一部領域かつ前記第２方向の全域の範囲内、又は、前記画素アレイ部内の前記第１方向の一部領域かつ前記第２方向の一部領域の範囲内に配置されるように、前記複数の画素内の前記電流遮断切替部を切替制御する、
    請求項７に記載の光検出素子。
  9. 　前記第１方向及び前記第２方向に配列される複数の画素を有する画素アレイ部を備え、
    　前記複数の画素のそれぞれは、複数のサブ画素を有し、
    　前記複数のサブ画素のそれぞれは、前記光電変換素子と、前記画素回路と、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部と、を有し、
    　前記複数のサブ画素のそれぞれが有する前記電流遮断切替部を切り替えることにより、前記画素内の前記複数のサブ画素は、フレームごとに、順繰りに画素信号を出力する、
    請求項４に記載の光検出素子。
  10. 　前記第１方向及び前記第２方向に配列される複数の画素を有する画素アレイ部を備え、
    　前記複数の画素のそれぞれは、複数のサブ画素を有し、
    　前記複数のサブ画素のそれぞれは、前記光電変換素子と、前記画素回路と、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部と、を有し、
    　前記画素内の前記複数のサブ画素のうち少なくとも１つのサブ画素は、対応する前記光電変換素子に蓄積された電荷の変化量に基づき発生されるイベント情報を含む前記画素信号を出力し、残りのサブ画素は、対応する前記光電変換素子に蓄積された電荷に応じた階調情報を含む前記画素信号を出力する、
    請求項４に記載の光検出素子。
  11. 　前記少なくとも２つの電流遮断切替部のうち、一部の電流遮断切替部は、バイアス電流の制御と、前記電流経路を遮断するか否かの切替とを行う、
    請求項１に記載の光検出素子。
  12. 　前記画素回路は、前記光電変換素子に蓄積された電荷の変化量に基づき発生されるイベントを検出するイベント検出回路を有し、
    　前記イベント検出回路は、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部とを有する、
    請求項１に記載の光検出素子。
  13. 　前記イベント検出回路は、
    　前記光電変換素子に蓄積された電荷を電圧に変換する電流電圧変換部と、
    　前記電流電圧変換部の出力に応じた電圧信号を生成するバッファと、
    　前記電圧信号の変化量を検出する微分回路と、
    　前記電圧信号の変化量を所定の閾値と比較する比較回路と、
    　前記比較回路の比較結果に応じて前記イベントを表すイベント信号を出力する出力回路と、を有する、
    請求項１２に記載の光検出素子。
  14. 　前記電流電圧変換部、前記バッファ、前記微分回路、前記比較回路、及び前記出力回路の少なくとも２つは、前記電流経路及び前記電流遮断切替部を有する、
    請求項１３に記載の光検出素子。
  15. 　前記電流電圧変換部、前記バッファ、前記微分回路、前記比較回路、及び前記出力回路の少なくとも１つは、１つの前記電流経路上に配置される２つ以上の前記電流遮断切替部を有する、
    請求項１３に記載の光検出素子。
  16. 　前記画素回路は、前記光電変換素子に蓄積された電荷に電圧信号をデジタル信号に変換するアナログデジタル変換部を有し、
    　前記アナログデジタル変換部は、前記少なくとも１つの電流経路と、前記少なくとも２つの電流遮断切替部と、を有する、
    請求項１に記載の光検出素子。
  17. 　前記電流遮断切替部は、前記電流経路を遮断するか否かを切り替える１つのトランジスタを有する、
    請求項１に記載の光検出素子。
  18. 　前記電流遮断切替部は、前記電流経路を遮断するか否かを切り替えるととのに、前記電流経路にバイアス電流を供給するか否かを切り替える１つのトランジスタを有する、
    請求項１に記載の光検出素子。
  19. 　画像データを出力する光検出素子と、
    　前記画像データに対して処理を行う処理部と、を備える電子機器であって、
    　前記光検出素子は、
    　入射光の光量に応じた電荷を蓄積する光電変換素子と、
    　前記光電変換素子に蓄積された電荷に応じた画素信号を出力する画素回路と、を備え、
    　前記画素回路は、
    　少なくとも1つの電流経路と、
    　前記電流経路を遮断するか否かを切り替える少なくとも２つの電流遮断切替部と、を有する、
    電子機器。
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