WO2024048227A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

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wiring
layer
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崇 山崎
一裕 田村
朋和 大地
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • a display device including two semiconductor substrates bonded together is known (see, for example, Patent Document 1).
  • a via penetrating the semiconductor substrate (substrate penetrating via) is provided for each pixel. Since many through-substrate vias are provided, the wiring layer area may be limited.
  • One aspect of the present disclosure makes it possible to secure a wiring layer area while providing a through-substrate via.
  • a semiconductor device is a semiconductor device including a plurality of pixels that each emit light, and includes a first semiconductor substrate including a transistor of a pixel circuit that controls light emission of each of the plurality of pixels; a surface wiring layer provided on the front surface of the semiconductor substrate, a light emitting element layer provided on the opposite side of the first semiconductor substrate with the surface wiring layer in between, and a light emitting element layer provided on the back surface of the first semiconductor substrate.
  • a second semiconductor substrate including a back wiring layer including a back wiring layer and a transistor of a drive circuit that drives a pixel circuit;
  • a surface wiring layer bonded to the backside wiring layer of the first semiconductor substrate so as to have a substrate through-hole that penetrates the first semiconductor substrate and connects the front side wiring layer and the backside wiring layer of the first semiconductor substrate. Equipped with a via.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including a plurality of pixels, each of which emits light, and includes a transistor of a pixel circuit that controls light emission of each of the plurality of pixels.
  • a step of preparing a first semiconductor substrate provided with a surface wiring layer a step of providing a back wiring layer on the back surface of the first semiconductor substrate;
  • the method includes the step of bonding the surface wiring layers of the second semiconductor substrate so that they are in electrical contact with each other.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a diagram showing an example of a pixel circuit.
  • 1 is a diagram illustrating an example of a schematic configuration of a semiconductor device.
  • 1 is a diagram illustrating an example of a schematic configuration of a semiconductor device.
  • 1 is a diagram illustrating an example of a schematic configuration of a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device. It is a figure which shows the modification of a semiconductor device. It is a figure which shows the modification of a semiconductor device. It is a figure which shows the modification of a semiconductor device. It is a figure which shows the modification of a semiconductor device.
  • FIG. 3 is a diagram showing an example of wiring pitch. It is a figure which shows the comparative example of wiring pitch. It is a figure which shows the modification of pasting. It is a figure which shows the modification of pasting.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 3 is a diagram illustrating an example of a method for manufacturing a semiconductor device. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a modification. It is a figure showing a
  • FIG. 1 is a diagram showing an example of a schematic configuration of a semiconductor device according to an embodiment.
  • the semiconductor device 50 will be described below as a light emitting device, more specifically a display device.
  • the semiconductor device 50 includes a plurality of pixels 3, each of which emits light.
  • the plurality of pixels 3 are arranged in an array in the XY plane direction.
  • FIG. 1 illustrates three pixels, a pixel 3B, a pixel 3G, and a pixel 3R, which are arranged side by side at the end of the array among the plurality of pixels 3.
  • Pixel 3B emits blue light.
  • Pixel 3G emits green light.
  • Pixel 3R emits red light. It is assumed that light from the semiconductor device 50 travels along the positive direction of the Z-axis.
  • the semiconductor device 50 includes a display region R1 and a non-display region R2.
  • the display area R1 is an area where a plurality of pixels 3 are provided.
  • the display area R1 can also be said to be a light emitting area.
  • the non-display area R2 is an area located outside the display area R1 when viewed in plan (when viewed in the Z-axis direction), and is adjacent to the display area R1, for example.
  • the non-display area R2 can also be said to be a non-light emitting area.
  • the semiconductor device 50 includes two semiconductor substrates.
  • a first semiconductor substrate is referred to as a semiconductor substrate 1 and illustrated.
  • the second semiconductor substrate is illustrated as a semiconductor substrate 2.
  • the semiconductor substrate 1 and the semiconductor substrate 2 have a thickness in the Z-axis direction and are provided so as to face each other.
  • the XY plane direction corresponds to the surface direction of the semiconductor substrate 1 and the semiconductor substrate 2.
  • the semiconductor substrate 1 includes transistors of a pixel circuit that control light emission of each of the plurality of pixels 3.
  • the semiconductor substrate 1 is configured to include silicon, for example.
  • the surface of the semiconductor substrate 1 on the Z-axis positive direction side is referred to as a front surface 1a and is illustrated.
  • the surface on the negative side of the Z-axis is referred to as a back surface 1b and illustrated.
  • the main body of the semiconductor substrate 1 is referred to as a main body 10 in the drawing.
  • the main body 10 is provided with transistors and the like of a pixel circuit.
  • the pixel circuit will be explained with reference to FIG.
  • FIG. 2 is a diagram showing an example of a pixel circuit.
  • the light emitting element is illustrated as a light emitting element 31.
  • the illustrated light emitting element 31 is an OLED (Organic Light Emitting Diode), and includes an anode electrode 121, an organic film 122, and a cathode film 123, which will be described later.
  • OLED Organic Light Emitting Diode
  • the transistors include a drive transistor TR Drv , an image signal writing transistor TR Sig , a first light emission control transistor TR EL_C1 , and a second light emission control transistor TR EL_C2 .
  • the capacitor section include a first capacitor section C1 and a second capacitor section C2.
  • the signal lines include a scanning line SCL, a data line DTL, a first current supply line CSL 1 , a second current supply line CSL 2 , a first light emission control line CL EL_C1 , and a second light emission control line CL EL_C2 . Note that, as a matter of course, various types of wiring that are not labeled can also be elements of the pixel circuit.
  • the drive transistor TR Drv is a control transistor that controls the current flowing through the light emitting element 31.
  • the drive transistor TR Drv has one source/drain region connected to the anode electrode 121 of the light emitting element 31 and the other source/drain region connected to one source/drain region of the first light emission control transistor TR EL_C1 . , and a gate connected to one source/drain region of the image signal writing transistor TR EL_C1 and one electrode of the first capacitor C1.
  • the image signal writing transistor TR Sig is a row selection transistor that switches a signal voltage.
  • the image signal writing transistor TR Sig has the other source/drain region connected to the image signal output circuit 35 via the data line DTL, and a gate connected to the scanning circuit 33 via the scanning line SCL.
  • the first light emission control transistor TR EL_C1 is a column selection transistor that switches the power supply voltage.
  • the first light emission control transistor T REL_C1 has the other source drain region connected to the first current supply unit 36 via the first current supply line CSL1 , and the light emission control transistor control via the first light emission control line CL EL_C1 . and a gate connected to the circuit 34.
  • a driving voltage Vcc is applied from the first current supply section 36 to the other source/drain region of the first light emission control transistor TR EL_C1 .
  • the second light emission control transistor TR EL_C2 is a transistor that resets the voltage (anode voltage) applied to the light emitting element 31.
  • the second light emission control transistor TR EL_C2 has one source/drain region connected to the anode electrode 121 of the light emitting element 31, the other source/drain region connected to the reset voltage line Vss, and a second light emission control line CL. It has a gate connected to the light emission control transistor control circuit 34 via EL_C2 .
  • the first capacitive section C1 and the second capacitive section C2 are connected in series with each other.
  • One electrode of the first capacitor C1 is connected to the gate of the drive transistor TR Drv and the source/drain region of the image signal writing transistor TR Sig .
  • the other electrode of the first capacitive part C1 and one electrode of the second capacitive part C2 are connected to the other source/drain region of the drive transistor TR Drv and one source/drain region of the first light emission control transistor TR EL_C1 .
  • Ru The other electrode of the second capacitor C2 is connected to the second current supply section 37 via the second current supply line CSL2.
  • a drive voltage Vcc is applied from the second current supply section 37 to the other electrode of the second capacitance section C2.
  • the anode electrode 121 of the light emitting element 31 is connected to one source/drain region of the drive transistor TR Drv and one source/drain region of the reset transistor TRE L_C2 .
  • Cathode film 123 is connected to power supply line Vcath.
  • the drive transistor TR Drv , the image signal writing transistor TR Sig , the first light emission control transistor TREL_C1 , and the second light emission control transistor TR EL_C2 described above are, for example, all p-type channel MOSFETs, and are formed on a p-type silicon semiconductor substrate. It is provided in a provided n-type well.
  • low voltage wiring to which a relatively low voltage is supplied and high voltage wiring to which a relatively high voltage is supplied may coexist.
  • a voltage of about 3V is supplied to the low voltage wiring.
  • a voltage of about 10V is supplied to the high voltage wiring.
  • transistors constituting the pixel circuit as described above, for example, are provided on the main body 10 of the semiconductor substrate 1. Further, in this example, the main body 10 of the semiconductor substrate 1 is also provided with an isolation region 10a. The isolation region 10a is provided at a corresponding position between adjacent pixels 3 and electrically isolates them.
  • a front wiring layer 11, a light emitting element layer 12, a filter layer 13, and a back wiring layer 14 are illustrated.
  • the back wiring layer 14, the semiconductor substrate 1, the front wiring layer 11, the light emitting element layer 12, and the filter layer 13 are located in this order in the positive direction of the Z-axis.
  • the surface wiring layer 11 is provided on the surface 1a of the semiconductor substrate 1.
  • the surface wiring layer 11 is a multilayer wiring layer.
  • the main body of the surface wiring layer 11 is shown as a main body 110.
  • Main body 110 is, for example, an insulator.
  • Several elements of a pixel circuit are provided in the surface wiring layer 11, of which a gate electrode 111, a wiring 112, and a via 113 are illustrated with reference numerals.
  • the gate electrode 111 is a gate electrode of a field effect transistor (FET), and is arranged with an insulating film 111a in between the drain and source region.
  • the wiring 112 includes wiring of a pixel circuit.
  • An example of the material for the wiring 112 is Cu (copper).
  • Various types of wiring 112 are provided across each wiring layer of the surface wiring layer 11.
  • the illustrated via 113 is a via that connects the wiring 112 and an anode electrode 121, which will be described later.
  • the light emitting element layer 12 is provided on the opposite side of the semiconductor substrate 1 with the surface wiring layer 11 in between.
  • the light emitting elements included in the light emitting element layer 12 are OLEDs.
  • the light emitting element layer 12 includes an anode electrode 121, an organic film 122, a cathode film 123, and a protective film 124.
  • An anode electrode 121, an organic film 122, a cathode film 123, and a protective film 124 are arranged in this order in the positive direction of the Z-axis. Note that the terms “film” and "layer” may be read interchangeably as appropriate within the scope of consistency.
  • An anode electrode 121, an organic film 122, and a cathode film 123 constitute an OLED.
  • An anode electrode 121 is provided for each pixel 3.
  • the organic film 122 and the cathode film 123 are provided in common across the plurality of pixels 3.
  • the organic film 122 is configured to emit light including blue light, green light and red light, and more specifically white light.
  • the organic film 122 may have a stacked structure of an organic film that emits blue light, an organic film that emits green light, and an organic film that emits red light.
  • the protective film 124 protects the organic film 122 from, for example, moisture.
  • the filter layer 13 is provided on the opposite side of the surface wiring layer 11 with the light emitting element layer 12 in between.
  • the filter layer 13 allows the light of the color of the corresponding pixel 3 to pass among the white light from the light emitting element layer 12 .
  • the filter layer 13 includes a filter 13B that passes blue light in the pixel 3B, a filter 13G that passes green light in the pixel 3G, and a filter 13R that passes red light in the pixel 3R.
  • a lens layer including a lens (for example, a microlens) for improving the efficiency of extracting light from the light emitting element layer 12 may be provided on the filter layer 13.
  • the backside wiring layer 14 is provided on the backside 1b of the semiconductor substrate 1.
  • the back wiring layer 14 is a single layer wiring layer.
  • the main body of the back wiring layer 14 is shown as a main body 140.
  • the main body 140 is, for example, an insulator.
  • a wiring 142 is illustrated with a reference numeral.
  • An example of the material of the wiring 142 is Cu or the like.
  • the back wiring layer 14 includes wiring 142 whose lower surface (surface on the negative side of the Z-axis) is exposed on the lower surface of the back wiring layer 14 .
  • the exposed wiring 142 can also be said to be an electrode.
  • the semiconductor substrate 2 includes transistors of a drive circuit that drives the pixel circuit.
  • the semiconductor substrate 1 is configured to include silicon, for example.
  • the surface of the semiconductor substrate 2 on the Z-axis positive direction side is referred to as a surface 2a and is illustrated.
  • the surface on the negative side of the Z-axis is referred to as the back surface 2b and illustrated.
  • the front surface 2a of the semiconductor substrate 2 faces the back surface 1b of the semiconductor substrate 1.
  • a surface wiring layer 21 is illustrated in FIG.
  • the semiconductor substrate 2 and the surface wiring layer 21 are located in this order in the positive direction of the Z-axis.
  • the surface wiring layer 21 is provided on the surface 2a of the semiconductor substrate 2.
  • the main body of the surface wiring layer 21 is illustrated as a main body 210.
  • Main body 210 is, for example, an insulator.
  • the gate electrode 211 is a gate electrode of a field effect transistor, and is provided to the region between the drain and source with an insulating film 211a interposed therebetween.
  • the wiring 212 includes wiring of a drive circuit.
  • An example of the material of the wiring 212 is Cu or the like.
  • Various types of wiring 212 are provided on the backside wiring layer 14. Although not shown in the figure, vias or the like may also be provided.
  • the surface wiring layer 21 includes wiring 212 whose upper surface (surface on the positive side of the Z-axis) is exposed on the upper surface of the surface wiring layer 21 .
  • the exposed wiring 212 can also be said to be an electrode.
  • the front wiring layer 21 of the semiconductor substrate 2 is bonded to the back wiring layer 14 of the semiconductor substrate 1 so as to have electrical contact with the back wiring layer 14.
  • the wiring 142 exposed on the lower surface of the back wiring layer 14 of the semiconductor substrate 1 and the wiring 212 exposed on the upper surface of the front wiring layer 21 of the semiconductor substrate 2 are joined and electrically connected. Ru.
  • This bonding is also called electrode bonding.
  • the interconnect 142 and the interconnect 212 that are bonded are also referred to as a bond interconnect.
  • the bonding wiring provides electrical connection between the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2.
  • the semiconductor device 50 includes a through-substrate via 4.
  • the through-substrate via 4 penetrates the semiconductor substrate 1 and connects the front wiring layer 11 and the back wiring layer 14 of the semiconductor substrate 1 . Electrical connection across the front wiring layer 21 of the semiconductor substrate 2, the back wiring layer 14 and the front wiring layer 11 of the semiconductor substrate 1 is obtained by such substrate through-vias 4 and the above-described electrode bonding. Note that in the example shown in FIG. 1, the through-substrate via 4 is electrically isolated from the semiconductor substrate 1 by the insulating film 4a.
  • the through-substrate via 4 is provided in at least the non-display region R2 of the display region R1 and the non-display region R2.
  • the substrate through-via 4 is provided in the non-display region R2.
  • the substrate through-vias 4 are not provided in the display region R1, which makes it easier to secure a wiring area in the display region R1. Note that the number of substrate through-vias 4 is not limited to the example shown in FIG. 1.
  • the semiconductor device 50 having the above configuration not only the front surface wiring layer 11 is provided on the front surface 1a of the semiconductor substrate 1, but also the back surface wiring layer 14 is provided on the back surface 1b of the semiconductor substrate 1. Accordingly, more wiring area can be secured. For example, it becomes possible to improve performance such as higher definition, higher speed, and higher image quality.
  • the backside wiring layer 14 of the semiconductor substrate 2 includes wiring 142 not only in the non-display area R2 where the through-substrate via 4 is provided, but also in the display area R1. Elements of the pixel circuit may be provided across the front wiring layer 11 and the back wiring layer 14. Since more wiring area can be utilized than when only the surface wiring layer 11 is used, for example, wiring resistance can be reduced and an area for forming a capacitive element can be secured.
  • the bonded wires (the bonded wires 142 and 212) extend in the same direction.
  • effects such as reduction in wiring resistance can be further enhanced.
  • Wiring reliability also improves.
  • substrate through-vias 4 are provided in both the display region R1 and the non-display region R2.
  • the through-substrate via 4 also in the display region R1, the possibility that the front wiring layer 11 and the back wiring layer 14 can be connected more efficiently increases.
  • a through-substrate via 4 is provided for each pixel 3 in the display region R1.
  • These through-substrate vias 4 may be vias for low voltage wiring (FIG. 2). This makes it easier to avoid problems such as leakage current from the through-substrate via 4 to the semiconductor substrate 1 that may occur in the case of high-voltage wiring. IR drop due to wiring is also reduced. Note that a configuration may be adopted in which one through-substrate via 4 is provided for a plurality of pixels 3.
  • the back wiring layer 14 of the semiconductor substrate 1 includes wiring 142 connected to the cathode film 123 so as to have the same potential as the cathode film 123 of the light emitting element layer 12.
  • a cathode electrode 123a is provided on the surface wiring layer 11 of the semiconductor substrate 1.
  • Cathode electrode 123a provides a cathode contact area for cathode potential control.
  • the cathode film 123 of the light emitting element layer 12 extends from the display region R1 to the non-display region R2, and is connected to the cathode electrode 123a.
  • the cathode electrode 123 a is connected to the wiring 142 of the back wiring layer 14 via the via 113 and wiring 112 of the front wiring layer 11 and the through-substrate via 4 . Further explanation will be given with reference to FIG. 6 as well.
  • FIG. 6 shows a schematic configuration of the semiconductor device 50 when viewed from above. Some elements located behind other elements are shown with dashed lines.
  • the above-mentioned cathode electrode 123a extends along the outer periphery of the display region R1 so as to surround the display region R1.
  • the semiconductor device 50 includes a pad portion 7 connected to one side of the non-display region R2 and used for power supply and the like.
  • the pad portion 7 includes, for example, a cathode power terminal.
  • the wiring 142 connected to the cathode electrode 123a may have a surface shape that extends over the entire display region R1.
  • the electrical connection of the entire cathode electrode 123a is strengthened. For example, the influence of voltage drop (shading, etc.) that appears in each part of the cathode electrode 123a due to the difference in distance from the pad part 7 is reduced, and the brightness of each part (each pixel 3) of the display area R1 is made uniform. can do.
  • the wiring 212 joined to the wiring 142 also has a surface shape that similarly extends over the entire display region R1. The electrical connection of the entire cathode electrode 123a is further strengthened.
  • the width of the cathode electrode 123a (length in the XY plane direction) is increased in order to reduce the influence of voltage drop, it becomes difficult to reduce the size of the device such as narrowing the frame.
  • the wiring 142 (and even the wiring 212) of the backside wiring layer 14 of the semiconductor substrate 1 as described above, it is possible to achieve both a narrow frame and uniform brightness.
  • layout efficiency can be improved and the device can be downsized.
  • FIGS. 7 to 12 are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • the semiconductor substrate 1 and the semiconductor substrate 2 are both in a wafer state, and the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2 are bonded together. Descriptions of contents that overlap with those described above will be omitted as appropriate.
  • a semiconductor substrate 1 provided with a surface wiring layer 11 including wiring 112 and the like is prepared.
  • the upper surface (the surface on the Z-axis positive direction side) of the surface wiring layer 11 is bonded to the support substrate 8 provided with an oxide film or the like.
  • the semiconductor substrate 1 is thinned.
  • a backside wiring layer 14 is provided on a semiconductor substrate 1, and at the same time, through-substrate vias 4, wiring 142, etc. are provided.
  • the semiconductor substrate 2 provided with the surface wiring layer 21 is manufactured and prepared by, for example, a different process from that of the semiconductor substrate 1. As shown in FIG.
  • the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2 are bonded together so that they are in electrical contact with each other.
  • the corresponding wiring 142 of the back wiring layer 14 and the wiring 212 of the front wiring layer 21 are joined and electrically connected.
  • Support substrate 8 is removed.
  • a via 113 connected to an anode electrode 121 is provided in the surface wiring layer 11 of the semiconductor substrate 1, and a light emitting element layer 12 and a filter layer 13 are sequentially provided thereon. Note that the lens layer described above may be further provided.
  • the semiconductor device 50 can be manufactured as described above.
  • the substrate through-via 4 may overlap the cathode electrode 123a when viewed in plan (when viewed in the Z-axis direction). This will be explained again with reference to FIGS. 13 and 14.
  • FIGS. 13 and 14 are diagrams showing modified examples of the semiconductor device.
  • the cathode electrode 123a (cathode contact region) is provided outside the display region R1.
  • the through-substrate via 4 overlaps the cathode electrode 123a.
  • the backside wiring layer 14 of the semiconductor substrate 1 may be a multilayer wiring layer. This will be explained with reference to FIGS. 15 and 16.
  • FIGS. 15 and 16 are diagrams showing modified examples of the semiconductor device.
  • the backside wiring layer 14 of the semiconductor substrate 1 is a multilayer wiring layer.
  • the wiring 142 in the lowest wiring layer (on the negative side of the Z-axis) has a wiring pattern (for example, a uniform wiring pattern) suitable for bonding with the wiring 212 in the surface wiring layer 21 of the semiconductor substrate 2 .
  • This makes it easy to ensure a process margin required for bonding the wiring 142 and the wiring 212 to each other. This has advantages such as making the bonding process more robust.
  • the wiring 142 in the other wiring layer may have any wiring pattern, and the freedom of layout can be improved accordingly.
  • the bonding wiring may include a low voltage wiring and a high voltage wiring arranged at the same wiring pitch. This is because the degree of freedom in design is improved because the effective wiring thickness of the junction wiring is large, and the width of the junction wiring can be suppressed. This will be explained with reference to FIGS. 17 and 18.
  • FIG. 17 is a diagram showing an example of wiring pitch.
  • the junction wiring, which is a low-voltage wiring is referred to as a low-voltage wiring L Low and is illustrated.
  • the junction wiring, which is a high voltage wiring is shown as a high voltage wiring L High .
  • FIG. 17A illustrates the low voltage wiring L Low and its wiring pitch P Low .
  • the wiring width of the low voltage wiring L Low is designed so that EM does not occur.
  • the wiring pitch P Low is designed to maintain insulation resistance.
  • FIG. 17B illustrates the high voltage wiring L High and its wiring pitch P High .
  • the wiring width of the high voltage wiring L High is designed so that EM does not occur.
  • the wiring pitch P High is designed to maintain insulation resistance.
  • the wiring width of the high voltage wiring L High is designed to be the same as the wiring width of the low voltage wiring L Low
  • the wiring pitch P High of the high voltage wiring L High is designed to be the same as that of the low voltage wiring L High
  • the wiring pitch of L Low can be designed to be the same as P Low . This provides advantages such as simplification of design by making the area of a circuit using high-voltage wiring equal to that of a circuit using low-voltage wiring in plan view.
  • FIG. 18 is a diagram showing a comparative example of wiring pitch.
  • a low voltage wiring of a comparative example is referred to as a low voltage wiring LE Low and illustrated.
  • the high voltage wiring of the comparative example is referred to as high voltage wiring LE High and illustrated.
  • Both the low voltage wiring LE Low and the high voltage wiring LE High are single layer wiring.
  • FIG. 18A illustrates the low voltage wiring LE Low and its wiring pitch PE Low .
  • the wiring width of the low voltage wiring LE Low is designed so that EM does not occur.
  • the wiring pitch PE Low is designed to maintain insulation resistance.
  • FIG. 18B illustrates the high voltage wiring LE High and its wiring pitch PE High .
  • the wiring width of the high voltage wiring LE High is designed so that EM does not occur.
  • the wiring pitch PE High is designed to maintain insulation tolerance.
  • the wiring pitch PE High of the high voltage wiring LE High can be larger than the wiring pitch PE Low of the low voltage wiring LE Low . Since it is a single-layer wiring, a sufficient wiring thickness that does not cause EM cannot be obtained, and the wiring width becomes large. This has disadvantages such as a circuit using high-voltage wiring having a larger area than a circuit using low-voltage wiring and a degree of freedom in design being difficult to obtain.
  • At least one of the semiconductor substrate 1 and the semiconductor substrate 2 may be a silicon semiconductor substrate containing silicon.
  • a silicon substrate as the semiconductor substrate 2 for the drive circuit, the possibility of applying cutting-edge semiconductor processes to transistor formation and the like increases, making it easier to achieve higher integration, higher speed, and lower power consumption.
  • a silicon substrate as the semiconductor substrate 1 for the pixel circuit and forming transistors thereon, higher reliability and lower variation can be achieved than when using a TFT transistor such as a polysilicon film (Poly-Si) or IGZO. Therefore, the possibility of improving image quality increases.
  • the transistor provided on the semiconductor substrate 1 and the transistor provided on the semiconductor substrate 2 may operate at different power supply voltages.
  • the transistor provided on the semiconductor substrate 1 may be a high voltage transistor that operates at a relatively high power supply voltage
  • the transistor provided on the semiconductor substrate 2 may be a low voltage transistor that operates at a relatively low power supply voltage. good.
  • a process for manufacturing only high-voltage transistors may be used
  • a process for manufacturing only low-voltage transistors may be used. Each manufacturing process may differ in, for example, how to form a gate insulating film.
  • the manufacturing process can be simplified (for example, the number of processes can be reduced) compared to a case where transistors manufactured by different manufacturing processes coexist on the same semiconductor substrate. Note that if a high voltage transistor (for example, a transistor near a pixel circuit) is required as a transistor in the drive circuit, that transistor may be provided on the semiconductor substrate 1 instead of the semiconductor substrate 2.
  • a high voltage transistor for example, a transistor near a pixel circuit
  • the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2 may be bonded together, with one of the semiconductor substrates 1 and 2 in a wafer state and the other in a chip state. Even if the sizes (chip sizes) of the semiconductor substrate 1 and the semiconductor substrate 2 are different, the yield of the smaller substrate can be increased. For example, manufacturing costs can be reduced. This will be explained with reference to FIGS. 19 and 20.
  • FIGS. 19 and 20 are diagrams showing modified examples of lamination.
  • the semiconductor substrate 1 is in the form of a wafer, and the semiconductor substrate 2 is in the form of a chip. This is useful when the size of the semiconductor substrate 2 is smaller than the size of the semiconductor substrate 1.
  • multifunctionality can be achieved by joining chips (for example, memory, CMOMS sensor, etc.) manufactured by different manufacturing processes.
  • a chip 5 different from the semiconductor substrate 1 and the semiconductor substrate 2 is provided (for example, bonded together) on the opposite side of the semiconductor substrate 2 with the semiconductor substrate 1 in between.
  • the surface wiring layer 11 of the semiconductor substrate 1 may also include transistors of the pixel circuit. This will be explained with reference to FIG. 21.
  • FIG. 21 is a diagram showing a modification of the semiconductor device.
  • Transistors of the pixel circuit are provided not only in the main body 10 of the semiconductor substrate 1 but also in the surface wiring layer 11 of the semiconductor substrate 1. For example, the degree of freedom in pixel circuit layout can be improved.
  • the gate electrode 114, the insulating film 114a, and the source/drain 114b of the transistor provided in the surface wiring layer 11 are shown with reference numerals.
  • Various known materials, transistor structures, etc. may be used. Examples of channel materials include oxide semiconductors (IGZO, etc.), single crystal silicon, and the like.
  • Examples of the transistor structure are a planar transistor, a Fin-FET (Fin Field-Effect Transistor), and the like.
  • the light emitting element layer 12 is provided for each pixel 3, and each pixel may include an organic film that emits blue, green, or red light. This will be explained with reference to FIG. 22.
  • FIG. 22 is a diagram showing a modification of the semiconductor device.
  • the light emitting element layer 12 includes an organic film 122B that emits blue light in the pixel 3B, an organic film 122G that emits green light in the pixel 3G, and an organic film 122R that emits red light in the pixel 3R.
  • Each of the organic film 122B, the organic film 122G, and the organic film 122R may have a single layer structure. It is possible to operate at a lower voltage than when using a stacked structure. The selection of processes for the semiconductor substrate 1 can be increased by the low voltage design. There is also the advantage that the filter layer 13 can be made unnecessary.
  • the light emitting element is an OLED.
  • the light emitting element is not limited to OLED. Any light emitting device capable of emitting light, including visible light, may be used. Examples of other light emitting elements are liquid crystals, LEDs, etc.
  • an insulating thin film may be provided between the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2. This will be explained with reference to FIG. 23.
  • FIG. 23 is a diagram showing a modification of the semiconductor device.
  • Semiconductor device 50 includes insulating thin film 6.
  • the insulating thin film 6 is provided between the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2 (at the bonding surface). This improves the reliability of bonding. For example, this is due to the following reasons, and further details are shown in Patent Document 3.
  • misalignment, difference in shape, size, etc. may occur between the interconnects 142 and 212 to be bonded. Due to this, a bonding surface is formed between a portion of the back wiring layer 14 other than the wiring 142 and the wiring 212, or a bonding surface is formed between a portion of the front wiring layer 21 other than the wiring 212 and the wiring 142. If such an undesirable bonding surface exists, a problem may arise in that voids are generated there, the strength of the bonding is reduced, and the semiconductor substrate 1 and the semiconductor substrate 2 are likely to peel off.
  • the insulating thin film 6 it is possible to suppress the occurrence of undesired bonding surfaces and improve the reliability of bonding the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2.
  • the wiring interlayer film on the bonding surface is a TEOS film
  • many OH groups exist on the surface so voids are generated on the bonding surface due to dehydration condensation.
  • the insulating thin film 6 on the bonding surface there is no bonding between TEOS.
  • An example of the insulating thin film 6 is an oxide film such as SiO2 or HfO2.
  • a nitride film may be used, and it is possible to suppress leakage occurring between the semiconductor substrate 1 and the semiconductor substrate 2 via the bonding surface or within the same substrate.
  • a laminated structure of an oxide film and a nitride film may be used.
  • the insulating thin film 6 may be provided on the entire surface of the bonding surface. It is easy to increase the bonding strength, and the possibility of suppressing leakage between the semiconductor substrate 1 and the semiconductor substrate 2 increases. It is also possible to reduce the resistance between the electrodes by deforming and destroying only the area between the electrodes on the bonded surface.
  • the insulating thin film 6 is provided on the bonding surface before the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2 are bonded together.
  • the insulating thin film 6 may be provided on both the semiconductor substrate 1 and the semiconductor substrate 2, or may be provided on only one of them.
  • the deformation and destruction of the insulating thin film 6 between the wiring 142 and the wiring 212 may be achieved by growing crystal grains of Cu, which is the electrode material, by heat treatment. Using this method, it is possible to lower the resistance at the locations where the electrodes are joined while maintaining high insulation at locations other than the electrodes.
  • ALD atomic layer deposition
  • the extremely thin insulating thin film 6 can be uniformly formed with good controllability.
  • the ALD method may be able to form the film at a low temperature (for example, 500° C. or lower).
  • the surface on which the insulating thin film 6 is formed is flat.This is achieved by flattening the bonding surface by CMP. This can be achieved by
  • pad terminals may be provided to provide electrical connection to the outside. This will be explained with reference to FIGS. 24 and 25.
  • FIG. 24 is a diagram showing a modification of the semiconductor device.
  • a recess 11 a is provided in the surface wiring layer 11 of the semiconductor substrate 1 .
  • the recessed portion 11a is a portion (pad portion) provided so as to have a step from the upper surface (surface on the positive side of the Z-axis) of the surface wiring layer 11.
  • a pad terminal T is provided in the recess 11a.
  • the pad terminal T is provided on the bottom surface of the recess 11a.
  • the pad terminal T provides an electrical connection to the outside of the semiconductor device 50, and is used, for example, for power supply, signal input, etc., or for signal output to the outside.
  • the pad terminal T may be one of the wirings 112 of the surface wiring layer 11.
  • the pad terminal T is provided in the surface wiring layer 21 of the semiconductor substrate 2, it is necessary to provide the recess 11a penetrating the semiconductor substrate 1 to the semiconductor substrate 2, which increases the difficulty of the processing process. Further, since the main body 10 of the semiconductor substrate 1 is exposed at the side wall of the recess 11a, it is also necessary to form an insulating film on that part. The step difference in the recessed portion 11a also becomes larger.
  • a flexible substrate or the like is bonded to the pad terminal T using, for example, an anisotropic conductive film (ACF, a mixture of thermosetting resin and fine metal particles). In this case, it is necessary to make the metal particles larger than the step of the recess 11a, which is disadvantageous to miniaturization of the recess 11a.
  • ACF anisotropic conductive film
  • FIG. 25 is a diagram showing a modification of the semiconductor device.
  • pad terminals T are provided on the surface wiring layer 21 of the semiconductor substrate 2.
  • the pad terminal T may be one of the wirings 212 of the surface wiring layer 21.
  • the pad terminal T is accessed from the back surface 2b side of the semiconductor substrate 2 via a via penetrating the semiconductor substrate 2 and a via provided in the surface wiring layer 21.
  • the pad terminal T is provided on the surface wiring layer 11
  • there is a possibility that the device can be made smaller and the angle of view can be made larger.
  • FIG. 26 shows a method of manufacturing a semiconductor device 50 in the case where the back wiring layer 14 of the semiconductor substrate 1 in a wafer state and the front wiring layer 21 of the semiconductor substrate 2 in a chip state are bonded together as shown in FIGS. 19 and 20 described above. This will be explained with reference to FIG.
  • 26 to 32 are diagrams illustrating an example of a method for manufacturing a semiconductor device. The details are shown in Patent Document 4, so a brief explanation will be provided below. It is assumed that the semiconductor substrate 2 is divided into individual pieces, each electrically inspected, and confirmed to be a non-defective chip (KGD). As shown in FIG. 26, the semiconductor substrate 2 in the form of a chip is placed on the relocation substrate 9 using, for example, an adhesive. The arrangement of the semiconductor substrate 2 here is such that it is aligned with the semiconductor substrate 1. As shown in FIG. 27, the interlayer oxide film of the semiconductor substrate 2 is bonded to the support substrate 8 provided with, for example, an oxide film. As shown in FIG. 28, the relocation substrate 9 is removed. As shown in FIG.
  • the support substrate 8 is bonded again. As shown in FIG. 30, one support substrate 8 is removed and wiring 212 for bonding is provided. As shown in FIG. 31, the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2 are bonded together. As shown in FIG. 32, the support substrate 8 of the semiconductor substrate 1 is removed. Thereafter, a light emitting element layer 12 is formed on the surface wiring layer 11 of the semiconductor substrate 1.
  • the semiconductor device 50 can also be manufactured as described above.
  • the semiconductor device 50 includes a plurality of pixels 3, each of which emits light.
  • the semiconductor device 50 includes a semiconductor substrate 1 (first semiconductor substrate), a front wiring layer 11, a light emitting element layer 12, a back wiring layer 14, a semiconductor substrate 2 (second semiconductor substrate), and a front wiring layer. 21 and a substrate penetrating via 4.
  • the semiconductor substrate 1 includes transistors of a pixel circuit that control light emission of each of the plurality of pixels 3.
  • Surface wiring layer 11 is provided on surface 1 a of semiconductor substrate 1 .
  • the light emitting element layer 12 is provided on the opposite side of the semiconductor substrate 1 with the surface wiring layer 11 in between.
  • the backside wiring layer 14 is provided on the backside 1b of the semiconductor substrate 1.
  • the semiconductor substrate 2 includes transistors of a drive circuit that drives a pixel circuit.
  • the front wiring layer 21 is provided on the front surface 2a of the semiconductor substrate 2, and is bonded to the back wiring layer 14 of the semiconductor substrate 1 so as to have electrical contact with the back wiring layer 14 of the semiconductor substrate 1.
  • the through-substrate via 4 penetrates the semiconductor substrate 1 and connects the front wiring layer 11 and the back wiring layer 14 of the semiconductor substrate 1 .
  • the front surface wiring layer 11 is provided on the front surface 1a of the semiconductor substrate 1, but also the back surface wiring layer 14 is provided on the back surface 1b of the semiconductor substrate 1. This makes it possible to secure the wiring area while providing the through-substrate via 4.
  • the elements of the pixel circuit may be provided across the front wiring layer 11 and the back wiring layer 14 of the semiconductor substrate 1. This allows more wiring areas to be utilized than when only the surface wiring layer 11 is used. Accordingly, for example, wiring resistance can be reduced and an area for forming a capacitive element can be secured.
  • the semiconductor device 50 has a display area R1 in which a plurality of pixels 3 are provided, and a display area R1 in a plan view (when viewed in the Z-axis direction).
  • a non-display area R2 located outside the display area R1, and a substrate penetrating via 4 may be provided in at least the non-display area R2 of the display area R1 and the non-display area R2. This makes it easier to secure a wiring area for the display area R1.
  • the substrate penetrating via 4 may be provided in both the display region R1 and the non-display region R2, and the substrate penetrating via 4 may be provided for each pixel 3 in the display region R1.
  • the through-substrate via 4 also in the display region R1, the possibility that the front wiring layer 11 and the back wiring layer 14 can be connected more efficiently increases.
  • the light emitting element layer 12 includes the cathode film 123 provided in common across the plurality of pixels 3, and the back wiring layer 14 of the semiconductor substrate 1 includes the cathode film 123. It may include a wiring 142 connected to the cathode film 123 so that the potential is the same as that of the wiring 142.
  • a cathode wiring can be provided in the back wiring layer 14.
  • the semiconductor device 50 includes a surface wiring layer 11 of the semiconductor substrate 1 that is connected to the cathode film 123 and surrounds the display region R1 in which a plurality of pixels 3 are provided.
  • the backside wiring layer 14 of the semiconductor substrate 1 includes a cathode electrode 123a provided above, and is connected to the cathode electrode 123a so as to have the same potential as the cathode electrode 123a, and has a surface shape that extends over the entire display area R1. 142.
  • the electrical connection of the entire cathode electrode 123a can be strengthened. For example, it is possible to reduce the influence of a voltage drop appearing on the cathode electrode 123a, and to equalize the brightness of each pixel 3 in the display region R1. It is also possible to make the frame narrower.
  • the substrate through-via 4 may overlap the cathode electrode 123a.
  • the non-display region R2 can be made as narrow as possible, and the semiconductor device 50 can be further miniaturized.
  • the backside wiring layer 14 of the semiconductor substrate 1 may be a multilayer wiring layer. Thereby, both a wiring pattern suitable for bonding and an arbitrary wiring pattern can be obtained.
  • the bonding wiring between the wiring 142 of the back wiring layer 14 of the semiconductor substrate 1 and the wiring 212 of the front wiring layer 21 of the semiconductor substrate 2 is a low voltage wiring arranged at the same wiring pitch. It may include L Low and high voltage wiring L High . Benefits such as ease of design can be obtained.
  • At least one of the semiconductor substrate 1 and the semiconductor substrate 2 may contain silicon. This increases the possibility of applying cutting-edge semiconductor processes, making it easier to achieve higher integration, higher speed, and lower power consumption.
  • the semiconductor device 50 may include the chip 5 provided on the opposite side of the semiconductor substrate 2 with the semiconductor substrate 1 interposed therebetween. This allows the semiconductor device 50 to have multiple functions.
  • the transistor provided on the semiconductor substrate 1 and the transistor provided on the semiconductor substrate 2 may operate at different power supply voltages. Thereby, the manufacturing process of each substrate can be simplified.
  • the surface wiring layer 11 of the semiconductor substrate 1 may also include transistors of the pixel circuit. Thereby, the degree of freedom in pixel circuit layout can be improved.
  • the semiconductor device 50 may include the insulating thin film 6 provided between the back wiring layer 14 of the semiconductor substrate 1 and the front wiring layer 21 of the semiconductor substrate 2. . Thereby, the reliability of bonding the back wiring layer 14 and the front wiring layer 21 can be improved.
  • the surface wiring layer 11 of the semiconductor substrate 1 may include the recess 11a in which the pad terminal T providing electrical connection to the outside of the semiconductor device 50 is provided.
  • the step difference in the recess 11a can be made smaller than, for example, when the recess 11a is provided penetrating the semiconductor substrate 1 and reaching the semiconductor substrate 2.
  • the surface wiring layer 21 of the semiconductor substrate 2 may include pad terminals T that provide electrical connection to the outside of the semiconductor device 50. If the provision of the recessed portion 11a in the surface wiring layer 11 impairs the miniaturization of the semiconductor substrate 1 (chip) and the maximization of the angle of view, this can be avoided.
  • the light emitting element layer 12 includes an organic film 122 that is provided in common to each pixel 3 and emits white light
  • the semiconductor device 50 includes a semiconductor substrate with the light emitting element layer 12 in between.
  • a filter layer 13 may be provided on the opposite side of the surface wiring layer 11 of the pixel 1 and allow the light of the color of the corresponding pixel 3 to pass among the white light from the light emitting element layer 12 .
  • a semiconductor device 50 that emits light of a color corresponding to the pixel 3 can be obtained.
  • FIG. 1 the light emitting element layer 12 includes an organic film 122 that is provided in common to each pixel 3 and emits white light
  • the semiconductor device 50 includes a semiconductor substrate with the light emitting element layer 12 in between.
  • a filter layer 13 may be provided on the opposite side of the surface wiring layer 11 of the pixel 1 and allow the light of the color of the corresponding pixel 3 to pass among the white light from the light emitting element layer 12 .
  • a semiconductor device 50 that emits light of a color
  • the light emitting element layer 12 may include an organic film 122 that is provided for each pixel 3 and emits light of the color of the corresponding pixel 3.
  • the organic film 122 of each pixel 3 into a single layer structure, low voltage operation becomes possible.
  • the filter layer 13 can be made unnecessary.
  • the manufacturing method described with reference to FIGS. 7 to 12 and the like is also one of the disclosed techniques.
  • the manufacturing method is a manufacturing method of a semiconductor device 50 including a plurality of pixels 3 that each emit light, and a surface wiring layer 11 is provided on a surface 1a including a transistor of a pixel circuit that controls the light emission of each of the plurality of pixels 3.
  • a step (FIG. 7) of preparing a semiconductor substrate 1 (first semiconductor substrate) that has been prepared, and providing a back wiring layer 14 on the back surface 1b of the semiconductor substrate 1, penetrating the semiconductor substrate 1,
  • a step (FIG. 7) of preparing a semiconductor substrate 1 (first semiconductor substrate) that has been prepared, and providing a back wiring layer 14 on the back surface 1b of the semiconductor substrate 1, penetrating the semiconductor
  • the method includes a step (FIG. 11) of bonding the surface wiring layers 21 of the semiconductor substrate 2 provided with the surface wiring layers 21 so as to make electrical contact with each other.
  • the semiconductor device 50 described above can be obtained.
  • one of the semiconductor substrates 1 and 2 may be in a wafer state, and the other may be in a chip state. Even if the semiconductor substrate 1 and the semiconductor substrate 2 have different sizes, it is possible to increase the yield of the smaller substrate. For example, manufacturing costs can be reduced.
  • FIG. 3 is a conceptual diagram for explaining the relationship between a normal line LN passing through the center of a pixel, a normal line LN' passing through the center of a lens member, and a normal line LN'' passing through the center of a wavelength selection section. Note that in the following description, the center of the sub-pixel will be referred to as the center of the light emitting section.
  • the size of the wavelength selection section may be changed as appropriate depending on the light emitted by the sub-pixel.
  • a light absorption layer black matrix layer
  • the size of the light absorption layer is adjusted according to the light emitted by the subpixel. You may change it as appropriate.
  • the size of the wavelength selection section may be changed as appropriate depending on the distance (offset amount) d 0 between the normal line passing through the center of the sub-pixel and the normal line passing through the center of the wavelength selection section.
  • the planar shape of the wavelength selection section may be the same as, similar to, or different from the planar shape of the lens member.
  • the normal line LN passing through the center of the light emitting section, the normal line LN'' passing through the center of the wavelength selection section, and the normal line LN' passing through the center of the lens member are made to match.
  • the distance (offset amount) D0 between the normal line passing through the center of the light emitting part and the normal line passing through the center of the lens member, the normal line passing through the center of the light emitting part and the wavelength selection part The distance (offset amount) d 0 from the normal line passing through the center of is equal to d 0 and can be set to 0 (zero).
  • the normal LN passing through the center of the light emitting section and the normal LN'' passing through the center of the wavelength selection section match, but the normal LN passing through the center of the light emitting section and the wavelength
  • the normal line LN'' passing through the center of the selection part and the normal line LN' passing through the center of the lens member do not have to match.
  • D 0 ⁇ d 0 0.
  • the normal LN passing through the center of the light emitting section, the normal LN'' passing through the center of the wavelength selection section, and the normal LN' passing through the center of the lens member do not match.
  • the normal LN passing through the center of the light emitting section, the normal LN'' passing through the center of the wavelength selection section, and the normal LN' passing through the center of the lens member do not match.
  • the normal LN' passing through the center of the lens member may not coincide with the normal LN passing through the center of the light emitting section and the normal LN'' passing through the center of the wavelength selection section.
  • the center of the wavelength selection section (indicated by a black circle) is located on the straight line LL connecting the center of the light emitting section and the center of the lens member (indicated by a black circle).
  • a normal line LN passing through the center of the light emitting section a normal line LN'' passing through the center of the wavelength selection section, and a normal line LN' passing through the center of the lens member are as follows.
  • the normal LN passing through the center of the light emitting section, the normal LN'' passing through the center of the wavelength selection section, and the normal LN' passing through the center of the lens member do not match.
  • the normal LN passing through the center of the light emitting section, the normal LN'' passing through the center of the wavelength selection section, and the normal LN' passing through the center of the lens member do not match.
  • the normal LN' passing through the center of the lens member may not coincide with the normal LN passing through the center of the light emitting section and the normal LN'' passing through the center of the wavelength selection section.
  • the center of the wavelength selection section is located on the straight line LL connecting the center of the light emitting section and the center of the lens member.
  • the distance from the center of the light emitting part in the thickness direction to the center of the wavelength selection part is LL 1
  • the distance from the center of the wavelength selection part in the thickness direction to the center of the lens member is LL 1
  • the distance from the center of the wavelength selection part in the thickness direction to the center of the lens member is LL 1
  • the distance from the center of the wavelength selection part in the thickness direction to the center of the lens member is LL 1
  • the distance from the center of the wavelength selection part in the thickness direction to the center of the lens member indicated by a black circle
  • the sub-pixel may have a resonator structure that causes light generated in the light emitting element layer 12 to resonate. This will be explained with reference to FIGS. 40 to 46. 40 to 46 are schematic cross-sectional views for explaining first to seventh examples of the resonant structure.
  • the light emitting element layer 12 is an organic material layer of an OLED, and is illustrated as an organic layer 204R, an organic layer 204G, and an organic layer 204B.
  • the above-described anode electrode 121 is illustrated as a first electrode 202.
  • the above-mentioned cathode film 123 is illustrated as a second electrode 206.
  • FIG. 40 is a schematic cross-sectional view for explaining the first example of the resonator structure.
  • the first electrode for example, an anode electrode
  • the second electrode eg, cathode electrode
  • a reflective plate 401 is arranged below the first electrode 202 of the sub-pixel 100 with an optical adjustment layer 402 sandwiched therebetween.
  • a resonator structure is formed between the reflection plate 401 and the second electrode 206 to resonate the light generated by the organic layer (specifically, the light emitting layer) 204.
  • the reflective plate 401 is formed with a common thickness in each sub-pixel 100.
  • the thickness of the optical adjustment layer 402 varies depending on the color that the sub-pixel 100 should display.
  • the upper surfaces of the reflective plates 401 in the sub-pixels 100R, 100G, and 100B are arranged so as to be aligned.
  • the thickness of the optical adjustment layer 402 differs depending on the color that the sub-pixel 100 should display, so the position of the upper surface of the second electrode 206 varies depending on the type of the sub-pixel 100R, 100G, and 100B. It differs depending on the situation.
  • the reflective plate 401 can be formed using, for example, metals such as aluminum (Al), silver (Ag), and copper (Cu), or alloys containing these as main components.
  • the optical adjustment layer 402 is made of an inorganic insulating material such as silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxynitride (SiOxNy), or an organic resin material such as acrylic resin or polyimide resin. Can be configured.
  • the optical adjustment layer 402 may be a single layer or may be a laminated film of a plurality of these materials. Furthermore, the number of layers may differ depending on the type of sub-pixel 100.
  • the first electrode 202 can be formed using, for example, a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide (ZnO).
  • a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide (ZnO).
  • the second electrode 206 preferably functions as a semi-transparent reflective film.
  • the second electrode 206 is formed using magnesium (Mg), silver (Ag), a magnesium silver alloy (MgAg) containing these as main components, or an alloy containing an alkali metal or alkaline earth metal. be able to.
  • FIG. 41 is a schematic cross-sectional view for explaining a second example of the resonator structure. Also in the second example, the first electrode 202 and the second electrode 206 are formed with the same thickness in each sub-pixel 100.
  • the reflective plate 401 is arranged under the first electrode 202 of the sub-pixel 100 with the optical adjustment layer 402 sandwiched therebetween.
  • a resonator structure is formed between the reflective plate 401 and the second electrode 206 to resonate the light generated by the organic layer 204.
  • the reflective plate 401 is formed to have a common thickness in each sub-pixel 100, and the thickness of the optical adjustment layer 402 differs depending on the color that the sub-pixel 100 should display.
  • the upper surfaces of the reflectors 401 in the sub-pixels 100R, 100G, and 100B are arranged so as to be aligned, and the position of the upper surface of the second electrode 206 is determined by the type of the sub-pixels 100R, 100G, and 100B. It differed depending on the
  • the upper surfaces of the second electrodes 206 are arranged so as to be aligned in the sub-pixels 100R, 100G, and 100B.
  • the upper surfaces of the reflective plates 401 in the sub-pixels 100R, 100G, and 100B are arranged differently depending on the type of the sub-pixels 100R, 100G, and 100B. Therefore, the lower surface of the reflection plate 401 has a stepped shape depending on the type of sub-pixels 100R, 100G, and 100B.
  • the materials constituting the reflecting plate 401, the optical adjustment layer 402, the first electrode 202, and the second electrode 206 are the same as those described in the first example, so their description will be omitted.
  • FIG. 42 is a schematic cross-sectional view for explaining a third example of the resonator structure. Also in the third example, the first electrode 202 and the second electrode 206 are formed with a common thickness in each sub-pixel 100.
  • the reflective plate 401 is arranged under the first electrode 202 of the sub-pixel 100 with the optical adjustment layer 402 sandwiched therebetween.
  • a resonator structure is formed between the reflective plate 401 and the second electrode 206 to resonate the light generated by the organic layer 204.
  • the thickness of the optical adjustment layer 402 differs depending on the color that the sub-pixel 100 should display.
  • the positions of the upper surfaces of the second electrodes 206 are arranged to be aligned in the sub-pixels 100R, 100G, and 100B.
  • the lower surface of the reflecting plate 401 had a stepped shape depending on the types of sub-pixels 100R, 100G, and 100B.
  • the film thickness of the reflection plate 401 is set to be different depending on the types of sub-pixels 100R, 100G, and 100B. More specifically, the film thickness is set so that the lower surfaces of the reflectors 401R, 401G, and 401B are aligned.
  • the materials constituting the reflecting plate 401, the optical adjustment layer 402, the first electrode 202, and the second electrode 206 are the same as those described in the first example, so their description will be omitted.
  • FIG. 43 is a schematic cross-sectional view for explaining a fourth example of the resonator structure.
  • the first electrode 202 and the second electrode 206 of the sub-pixel 100 are formed with a common thickness.
  • a reflective plate 401 is disposed below the first electrode 202 of the sub-pixel 100 with an optical adjustment layer 402 sandwiched therebetween.
  • the optical adjustment layer 402 is omitted, and the film thickness of the first electrode 202 is set to be different depending on the types of sub-pixels 100R, 100G, and 100B.
  • the reflective plate 401 is formed with a common thickness in each sub-pixel 100.
  • the thickness of the first electrode 202 varies depending on the color that the sub-pixel 100 should display.
  • the materials constituting the reflecting plate 401, the first electrode 202, and the second electrode 206 are the same as those described in the first example, so their explanation will be omitted.
  • FIG. 44 is a schematic cross-sectional view for explaining a fifth example of the resonator structure.
  • the first electrode 202 and the second electrode 206 are formed to have a common thickness in each sub-pixel 100.
  • a reflective plate 401 is disposed below the first electrode 202 of the sub-pixel 100 with an optical adjustment layer 402 sandwiched therebetween.
  • the optical adjustment layer 402 is omitted, and instead, an oxide film 404 is formed on the surface of the reflective plate 401.
  • the thickness of the oxide film 404 was set to differ depending on the type of sub-pixels 100R, 100G, and 100B.
  • the thickness of the oxide film 404 varies depending on the color that the sub-pixel 100 should display. By having the oxide films 404R, 404G, and 404B having different thicknesses, it is possible to set an optical distance that produces optimal resonance for the wavelength of light corresponding to the color to be displayed.
  • the oxide film 404 is a film obtained by oxidizing the surface of the reflecting plate 401, and is made of, for example, aluminum oxide, tantalum oxide, titanium oxide, magnesium oxide, zirconium oxide, or the like.
  • the oxide film 404 functions as an insulating film for adjusting the optical path length (optical distance) between the reflection plate 401 and the second electrode 206.
  • the oxide film 404 which has a different thickness depending on the type of sub-pixels 100R, 100G, and 100B, can be formed, for example, as follows.
  • a container is filled with an electrolytic solution, and the substrate on which the reflective plate 401 is formed is immersed in the electrolytic solution. Further, electrodes are arranged so as to face the reflection plate 401 .
  • a positive voltage is applied to the reflective plate 401 with the electrode as a reference, and the reflective plate 401 is anodized.
  • the thickness of the oxide film formed by anodic oxidation is proportional to the voltage value applied to the electrode. Therefore, anodic oxidation is performed while voltages corresponding to the types of sub-pixels 100R, 100G, and 100B are applied to each of the reflecting plates 401R, 401G, and 401B. Thereby, oxide films 404 having different thicknesses can be formed all at once.
  • the materials constituting the reflecting plate 401, the first electrode 202, and the second electrode 206 are the same as those described in the first example, so their explanation will be omitted.
  • FIG. 45 is a schematic cross-sectional view for explaining a sixth example of the resonator structure.
  • the sub-pixel 100 is configured by stacking a first electrode 202, an organic layer 204, and a second electrode 206.
  • the first electrode 202 is formed to serve both as an electrode and a reflector.
  • the first electrode (also serving as a reflection plate) 202 is formed of a material having optical constants selected according to the types of sub-pixels 100R, 100G, and 100B. By varying the phase shift caused by the first electrode (also serving as a reflection plate) 202, it is possible to set an optical distance that produces optimal resonance for the wavelength of light corresponding to the color to be displayed.
  • the first electrode (also serving as a reflection plate) 202 can be made of a single metal such as aluminum (Al), silver (Ag), gold (Au), or copper (Cu), or an alloy containing these as main components.
  • the first electrode (cum-reflector) 202R of the sub-pixel 100R is formed of copper (Cu), the first electrode (cum-reflector) 202G of the sub-pixel 100G, and the first electrode (cum-reflector) of the sub-pixel 100B.
  • 202B may be made of aluminum.
  • the materials constituting the second electrode 206 are the same as those described in the first example, so their description will be omitted.
  • FIG. 46 is a schematic cross-sectional view for explaining a seventh example of the resonator structure.
  • the seventh example basically has a configuration in which the sixth example is applied to the sub-pixels 100R and 100G, and the first example is applied to the sub-pixel 100B. Also in this configuration, it is possible to set an optical distance that produces optimum resonance for the wavelength of light corresponding to the color to be displayed.
  • the first electrodes (cum-reflection plates) 202R and 202G used in the sub-pixels 100R and 100G are made of single metals such as aluminum (Al), silver (Ag), gold (Au), copper (Cu), etc., or are made of metals such as these as main components. It can be constructed from an alloy.
  • the materials constituting the reflective plate 401B, optical adjustment layer 402B, and first electrode 202B used in the sub-pixel 100B are the same as those described in the first example, so their description will be omitted.
  • FIG. 47 is a front view showing an example of the external appearance of the digital still camera 500.
  • FIG. 48 is a rear view showing an example of the external appearance of the digital still camera 500.
  • This digital still camera 500 is a single-lens reflex type with interchangeable lenses, and has an interchangeable photographic lens unit (interchangeable lens) 512 approximately in the center of the front of a camera body 511, and on the left side of the front. It has a grip part 513 for the photographer to hold.
  • interchangeable photographic lens unit interchangeable lens
  • a monitor 514 is provided at a position shifted to the left from the center of the back surface of the camera body section 511.
  • an electronic viewfinder (eyepiece window) 515 is provided at the top of the monitor 514. By looking through the electronic viewfinder 515, the photographer can visually recognize the light image of the subject guided from the photographic lens unit 512 and determine the composition.
  • the semiconductor device 50 described above can be used as the monitor 514 and the electronic viewfinder 515.
  • FIG. 49 is an external view of the head mounted display 600.
  • the head-mounted display 600 has, for example, ear hooks 612 on both sides of a glasses-shaped display section 611 to be worn on the user's head.
  • the semiconductor device 50 described above can be used as the display section 611.
  • FIG. 50 is an external view of the see-through head mounted display 634.
  • the see-through head-mounted display 634 includes a main body 632, an arm 633, and a lens barrel 631.
  • the main body part 632 is connected to an arm 633 and glasses 630. Specifically, an end of the main body 632 in the long side direction is coupled to an arm 633, and one side of the main body 632 is coupled to the glasses 630 via a connecting member. Note that the main body portion 632 may be directly attached to the human head.
  • the main body section 632 incorporates a control board for controlling the operation of the see-through head-mounted display 634 and a display section.
  • the arm 633 connects the main body 632 and the lens barrel 631 and supports the lens barrel 631. Specifically, the arm 633 is coupled to an end of the main body 632 and an end of the lens barrel 631, respectively, and fixes the lens barrel 631. Further, the arm 633 has a built-in signal line for communicating data related to an image provided from the main body 632 to the lens barrel 631.
  • the lens barrel 631 projects image light provided from the main body 632 via the arm 633 toward the eyes of the user wearing the see-through head-mounted display 634 through the eyepiece.
  • the semiconductor device 50 described above can be used for the display section of the main body section 632.
  • FIG. 51 shows an example of the appearance of the television device 710.
  • This television device 710 has a video display screen section 711 including, for example, a front panel 712 and a filter glass 713, and this video display screen section 711 is configured by the semiconductor device 50 described above.
  • FIG. 52 shows an example of the appearance of the smartphone 800.
  • the smartphone 800 includes a display section 802 that displays various information, and an operation section that includes buttons that accept operation inputs from the user.
  • the display section 802 can be the semiconductor device 50 described above.
  • FIGS. 53 and 54 are diagrams showing the internal configuration of an automobile having a semiconductor device 50 according to an embodiment of the present disclosure. Specifically, FIG. 59 is a diagram showing the interior of the vehicle from the rear to the front, and FIG. 60 is a diagram showing the interior of the vehicle from the diagonal rear to the diagonal front.
  • the automobile shown in FIGS. 53 and 54 has a center display 911, a console display 912, a head-up display 913, a digital rear mirror 914, a steering wheel display 915, and a rear entertainment display 916.
  • the semiconductor device 50 described above can be applied to some or all of these displays.
  • the center display 911 is arranged on the center console 907 at a location facing the driver's seat 901 and the passenger seat 902. 59 and 60 show an example of a horizontally long center display 911 extending from the driver's seat 901 side to the passenger seat 902 side, but the screen size and placement location of the center display 911 are arbitrary.
  • the center display 911 can display information detected by various sensors (not shown). As a specific example, the center display 911 displays images taken by an image sensor, distance images to obstacles in front of the vehicle or to the sides measured by a ToF (Time of Flight) sensor, and images detected by an infrared sensor. It is possible to display the passenger's body temperature, etc.
  • the center display 911 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • Safety-related information includes information such as detection of falling asleep, detection of looking away, detection of mischief by children in the same vehicle, presence or absence of seatbelts, and detection of leaving passengers behind.
  • the sensor (not shown).
  • the operation-related information uses sensors to detect gestures related to operations by the occupant.
  • the detected gestures may include operations on various equipment within the vehicle. For example, the operation of air conditioning equipment, navigation equipment, AV (Audio/Visual) equipment, lighting equipment, etc. is detected.
  • the life log includes life logs of all crew members.
  • a life log includes a record of the actions of each occupant during the ride.
  • a temperature sensor is used to detect the occupant's body temperature, and the occupant's health condition is estimated based on the detected body temperature.
  • an image sensor may be used to capture an image of the occupant's face, and the occupant's health condition may be estimated from the captured facial expression.
  • Authentication/identification related information includes a keyless entry function that performs facial recognition using a sensor, and a function that automatically adjusts seat height and position using facial recognition.
  • the entertainment-related information includes a function that uses a sensor to detect operation information of an AV device by an occupant, a function that recognizes the occupant's face using a sensor, and provides the AV device with content suitable for the occupant.
  • the console display 912 can be used, for example, to display life log information.
  • the console display 912 is arranged near the shift lever 908 on the center console 907 between the driver's seat 901 and the passenger seat 902.
  • the console display 912 can also display information detected by various sensors (not shown). Further, the console display 912 may display an image around the vehicle captured by an image sensor, or may display a distance image to an obstacle around the vehicle.
  • a head-up display 913 is virtually displayed behind the windshield 904 in front of the driver's seat 901.
  • the head-up display 913 can be used, for example, to display at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information. Since the head-up display 913 is often placed virtually in front of the driver's seat 901, it is suitable for displaying information directly related to the operation of the vehicle, such as the speed of the vehicle and the remaining amount of fuel (battery). There is.
  • the digital rear mirror 914 can display not only the rear of the car but also the state of the occupants in the rear seats. Therefore, by placing a sensor (not shown) on the back side of the digital rear mirror 914, for example, life log information can be displayed. Can be used for display.
  • the steering wheel display 915 is placed near the center of the steering wheel 906 of the automobile.
  • Steering wheel display 915 can be used, for example, to display at least one of safety-related information, operation-related information, lifelog, health-related information, authentication/identification-related information, and entertainment-related information.
  • life log information such as the driver's body temperature, information regarding the operation of the AV equipment, air conditioning equipment, etc. Are suitable.
  • the rear entertainment display 916 is attached to the back side of the driver's seat 901 and the passenger seat 902, and is for viewing by passengers in the rear seats.
  • Rear entertainment display 916 can be used, for example, to display at least one of safety-related information, operation-related information, lifelog, health-related information, authentication/identification-related information, and entertainment-related information.
  • information relevant to the rear seat occupant is displayed. For example, information regarding the operation of the AV device or air conditioning equipment may be displayed, or the results of measuring the body temperature of the occupant in the rear seat using a temperature sensor (not shown) may be displayed.
  • a semiconductor device comprising a plurality of pixels each emitting light, a first semiconductor substrate including a transistor of a pixel circuit that controls light emission of each of the plurality of pixels; a surface wiring layer provided on the surface of the first semiconductor substrate; a light emitting element layer provided on the opposite side of the first semiconductor substrate with the surface wiring layer in between; a backside wiring layer provided on the backside of the first semiconductor substrate; a second semiconductor substrate including a transistor of a drive circuit that drives the pixel circuit; A surface provided on the surface of the second semiconductor substrate and bonded to the back wiring layer of the first semiconductor substrate so as to be in electrical contact with the back wiring layer of the first semiconductor substrate.
  • the elements of the pixel circuit are provided across the front wiring layer and the back wiring layer of the first semiconductor substrate, The semiconductor device according to (1).
  • the through-substrate via is provided in both the display area and the non-display area, In the display area, the substrate through-via is provided for each pixel, The semiconductor device according to (3).
  • the light emitting element layer includes a cathode film provided in common across the plurality of pixels,
  • the back wiring layer of the first semiconductor substrate includes wiring connected to the cathode film so as to have the same potential as the cathode film.
  • a cathode electrode connected to the cathode film and provided on the surface wiring layer of the first semiconductor substrate so as to surround a display area in which the plurality of pixels are provided;
  • the back wiring layer of the first semiconductor substrate includes wiring that is connected to the cathode electrode so as to have the same potential as the cathode electrode and has a surface shape that extends over the entire display area.
  • the back wiring layer of the first semiconductor substrate is a multilayer wiring layer;
  • the bonding wiring between the wiring in the back wiring layer of the first semiconductor substrate and the wiring in the front wiring layer of the second semiconductor substrate includes low voltage wiring and high voltage wiring arranged at the same wiring pitch,
  • At least one of the first semiconductor substrate and the second semiconductor substrate contains silicon,
  • the semiconductor device according to any one of (1) to (9). (11) comprising a chip provided on the opposite side of the second semiconductor substrate across the first semiconductor substrate;
  • the transistor provided on the first semiconductor substrate and the transistor provided on the second semiconductor substrate operate at mutually different power supply voltages, The semiconductor device according to any one of (1) to (11).
  • the surface wiring layer of the first semiconductor substrate also includes a transistor of the pixel circuit;
  • an insulating thin film provided between the back wiring layer of the first semiconductor substrate and the front wiring layer of the second semiconductor substrate;
  • the surface wiring layer of the first semiconductor substrate includes a recessed portion provided with a pad terminal that provides electrical connection to the outside of the semiconductor device.
  • the surface wiring layer of the second semiconductor substrate includes a pad terminal that provides an electrical connection to the outside of the semiconductor device.
  • the semiconductor device according to any one of (1) to (14).
  • the light emitting element layer includes an organic film that is provided in common to each pixel and emits white light,
  • the semiconductor device is provided on the opposite side of the first semiconductor substrate from the surface wiring layer with the light emitting element layer in between, and the semiconductor device is configured to emit light of a color of a corresponding pixel out of the white light from the light emitting element layer. comprising a filter layer that passes through the
  • the light emitting element layer is provided for each pixel and includes an organic film that emits light of the color of the corresponding pixel.
  • a method for manufacturing a semiconductor device including a plurality of pixels each emitting light comprising: preparing a first semiconductor substrate including a transistor of a pixel circuit that controls light emission of each of the plurality of pixels and having a surface wiring layer provided on the surface; A back wiring layer is provided on the back surface of the first semiconductor substrate, and a through-substrate via that passes through the first semiconductor substrate and connects the front wiring layer and the back wiring layer of the first semiconductor substrate is provided.
  • a step of providing The back wiring layer of the first semiconductor substrate and the front wiring layer of the second semiconductor substrate, which includes a transistor of a drive circuit that drives the pixel circuit and has a front wiring layer on its surface, are electrically connected to each other. a step of bonding them together so as to make contact with each other; including, A method for manufacturing a semiconductor device. (20) In the bonding step, one of the first semiconductor substrate and the second semiconductor substrate is in a wafer state and the other is in a chip state; The method for manufacturing a semiconductor device according to (19).

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Abstract

半導体装置は、それぞれが発光する複数の画素を備える半導体装置であって、複数の画素それぞれの発光を制御する画素回路のトランジスタを含む第１の半導体基板と、第１の半導体基板の表面上に設けられた表面配線層と、表面配線層を挟んで第１の半導体基板とは反対側に設けられた発光素子層と、第１の半導体基板の裏面上に設けられた裏面配線層と、画素回路を駆動する駆動回路のトランジスタを含む第２の半導体基板と、第２の半導体基板の表面上に設けられ、第１の半導体基板の裏面配線層と電気的な接触を有するように、第１の半導体基板の裏面配線層に貼り合わされた表面配線層と、第１の半導体基板を貫通し、第１の半導体基板の表面配線層及び裏面配線層を接続する基板貫通ビアと、を備える。

Description

半導体装置及び半導体装置の製造方法
　本開示は、半導体装置及び半導体装置の製造方法に関する。
　貼り合わされた２つの半導体基板を備える表示装置が知られている（例えば特許文献１を参照）。
国際公開第２０２０／０６６７８７号 特許第６０３１９５４号公報 特開２０１４－１８７１６６号公報 国際公開第２０１９／０８７７６４号
　特許文献１の表示装置では、半導体基板を貫通するビア（基板貫通ビア）が、画素ごとに設けられる。多くの基板貫通ビアが設けられる分、配線層領域が制限される可能性がある。
　本開示の一側面は、基板貫通ビアを設けつつ配線層領域を確保できるようにする。
　本開示の一側面に係る半導体装置は、それぞれが発光する複数の画素を備える半導体装置であって、複数の画素それぞれの発光を制御する画素回路のトランジスタを含む第１の半導体基板と、第１の半導体基板の表面上に設けられた表面配線層と、表面配線層を挟んで第１の半導体基板とは反対側に設けられた発光素子層と、第１の半導体基板の裏面上に設けられた裏面配線層と、画素回路を駆動する駆動回路のトランジスタを含む第２の半導体基板と、第２の半導体基板の表面上に設けられ、第１の半導体基板の裏面配線層と電気的な接触を有するように、第１の半導体基板の裏面配線層に貼り合わされた表面配線層と、第１の半導体基板を貫通し、第１の半導体基板の表面配線層及び裏面配線層を接続する基板貫通ビアと、を備える。
　本開示の一側面に係る半導体装置の製造方法は、それぞれが発光する複数の画素を備える半導体装置の製造方法であって、複数の画素それぞれの発光を制御する画素回路のトランジスタを含み表面上に表面配線層が設けられた第１の半導体基板を準備する工程と、第１の半導体基板の裏面上に裏面配線層を設けるとともに、第１の半導体基板を貫通し、第１の半導体基板の表面配線層及び裏面配線層を接続する基板貫通ビアを設ける工程と、第１の半導体基板の裏面配線層、及び、画素回路を駆動する駆動回路のトランジスタを含み表面上に表面配線層が設けられた第２の半導体基板のその表面配線層を、互いに電気的な接触を有するように貼り合わせる工程と、を含む。
実施形態に係る半導体装置の概略構成の例を示す図である。 画素回路の例を示す図である。 半導体装置の概略構成の例を示す図である。 半導体装置の概略構成の例を示す図である。 半導体装置の概略構成の例を示す図である。 半導体装置の概略構成の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の変形例を示す図である。 半導体装置の変形例を示す図である。 半導体装置の変形例を示す図である。 半導体装置の変形例を示す図である。 配線ピッチの例を示す図である。 配線ピッチの比較例を示す図である。 張り合わせの変形例を示す図である。 張り合わせの変形例を示す図である。 半導体装置の変形例を示す図である。 半導体装置の変形例を示す図である。 半導体装置の変形例を示す図である。 半導体装置の変形例を示す図である。 半導体装置の変形例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 半導体装置の製造方法の例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 変形例を示す図である。 応用例を示す図である。 応用例を示す図である。 応用例を示す図である。 応用例を示す図である。 応用例を示す図である。 応用例を示す図である。 応用例を示す図である。 応用例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の要素には同一の符号を付することにより重複する説明を省略する。
　以下に示す項目順序に従って本開示を説明する。
　　１．実施形態
　　２．変形例
　　３．効果の例
　　４．他の変形例
　　５．応用例
１．実施形態
　図１は、実施形態に係る半導体装置の概略構成の例を示す図である。以下では、半導体装置５０は、発光装置であり、より具体的には表示装置であるものとして説明する。
　半導体装置５０は、それぞれが発光する複数の画素３を含む。複数の画素３は、ＸＹ平面方向にアレイ状に配置される。図１には、複数の画素３のうち、アレイ端部において並んで配置された画素３Ｂ、画素３Ｇ及び画素３Ｒの３つの画素が例示される。画素３Ｂは、青色光を発する。画素３Ｇは、緑色光を発する。画素３Ｒは、赤色光を発する。半導体装置５０からの光は、Ｚ軸正方向に沿って進むものとする。
　半導体装置５０は、表示領域Ｒ１と、非表示領域Ｒ２とを含む。表示領域Ｒ１は、複数の画素３が設けられた領域である。表示領域Ｒ１は、発光領域ともいえる。非表示領域Ｒ２は、平面視したときに（Ｚ軸方向にみたときに）、表示領域Ｒ１の外側に位置する領域であり、例えば表示領域Ｒ１に隣接する。非表示領域Ｒ２は、非発光領域ともいえる。
　なお、「設ける」は、矛盾の無い範囲において、「形成する」、「成膜する」等の意味に解され適宜読み替えられてよい。
　半導体装置５０は、２つの半導体基板を含む。第１の半導体基板を、半導体基板１と称し図示する。第２の半導体基板を、半導体基板２と称し図示する。半導体基板１及び半導体基板２は、Ｚ軸方向に厚さを有し、互いに対向するように設けられる。ＸＹ平面方向は、半導体基板１及び半導体基板２の面方向に相当する。
　半導体基板１は、複数の画素３それぞれの発光を制御する画素回路のトランジスタを含む。半導体基板１は、例えばシリコンを含んで構成される。半導体基板１のＺ軸正方向側の面を、表（おもて）面１ａと称し図示する。Ｚ軸負方向側の面を、裏面１ｂと称し図示する。半導体基板１の本体を、本体１０と称し図示する。本体１０には、画素回路のトランジスタ等が設けられる。画素回路について、図２を参照して説明する。
　図２は、画素回路の例を示す図である。発光素子を、発光素子３１と称し図示する。例示される発光素子３１は、ＯＬＥＤ（Organic　Light　Emitting　Diode）であり、後述のアノード電極１２１、有機膜１２２及びカソード膜１２３を含む。回路素子として、いくつかのトランジスタ、容量部及び信号線が符号を付して図示される。
　具体的に、トランジスタとして、駆動トランジスタＴＲＤｒｖ、画像信号書き込みトランジスタＴＲＳｉｇ、第１発光制御トランジスタＴＲＥＬ＿Ｃ１及び、第２発光制御トランジスタＴＲＥＬ＿Ｃ２が例示される。容量部として、第１容量部Ｃ１及び第２容量部Ｃ２が例示される。信号線として、走査線ＳＣＬ、データ線ＤＴＬ、第１電流供給線ＣＳＬ１、第２電流供給線ＣＳＬ２、第１発光制御線ＣＬＥＬ＿Ｃ１及び第２発光制御線ＣＬＥＬ＿Ｃ２が例示される。なお、当然ながら、符号が付されていない各種の配線も、画素回路の要素となり得る。
　駆動トランジスタＴＲＤｒｖは、発光素子３１に流れる電流を制御する制御トランジスタである。駆動トランジスタＴＲＤｒｖは、発光素子３１のアノード電極１２１に接続される一方のソース／ドレイン領域と、第１発光制御トランジスタＴＲＥＬ＿Ｃ１の一方のソース／ドレイン領域に接続される他方のソース／ドレイン領域と、画像信号書き込みトランジスタＴＲＥＬ＿Ｃ１の一方のソースドレイン領域及び第１容量部Ｃ１の一方の電極に接続されるゲートとを有する。
　画像信号書き込みトランジスタＴＲＳｉｇは、信号電圧をスイッチングする行選択トランジスタである。画像信号書き込みトランジスタＴＲＳｉｇは、データ線ＤＴＬを介して画像信号出力回路３５に接続される他方のソース／ドレイン領域と、走査線ＳＣＬを介して走査回路３３に接続されるゲートとを有する。
　第１発光制御トランジスタＴＲＥＬ＿Ｃ１は、電源電圧をスイッチングする列選択トランジスタである。第１発光制御トランジスタＴＲＥＬ＿Ｃ１は、第１電流供給線ＣＳＬ１を介して第１電流供給部３６に接続される他方のソースドレイン領域と、第１発光制御線ＣＬＥＬ＿Ｃ１を介して発光制御トランジスタ制御回路３４に接続されるゲートとを有する。第１発光制御トランジスタＴＲＥＬ＿Ｃ１の他方のソース／ドレイン領域には、第１電流供給部３６から駆動電圧Ｖccが印加される。
　第２発光制御トランジスタＴＲＥＬ＿Ｃ２は、発光素子３１に印加された電圧（アノード電圧）をリセットするトランジスタである。第２発光制御トランジスタＴＲＥＬ＿Ｃ２は、発光素子３１のアノード電極１２１に接続される一方のソース／ドレイン領域と、リセット電圧線Ｖｓｓに接続される他方のソース／ドレイン領域と、第２発光制御線ＣＬＥＬ＿Ｃ２を介して発光制御トランジスタ制御回路３４に接続されるゲートとを有する。
　第１容量部Ｃ１及び第２容量部Ｃ２は、互いに直列に接続される。第１容量部Ｃ１の一方の電極は、駆動トランジスタＴＲＤｒｖのゲート及び画像信号書き込みトランジスタＴＲＳｉｇのソース／ドレイン領域に接続される。第１容量部Ｃ１の他方の電極と第２容量部Ｃ２の一方の電極は、駆動トランジスタＴＲＤｒｖの他方のソース／ドレイン領域及び第１発光制御トランジスタＴＲＥＬ＿Ｃ１の一方のソース／ドレイン領域に接続される。第２容量部Ｃ２の他方の電極は、第２電流供給線ＣＳＬ2を介して第２電流供給部３７に接続される。第２容量部Ｃ２の他方の電極には、第２電流供給部３７から駆動電圧Ｖccが印加される。
　発光素子３１のアノード電極１２１は、駆動トランジスタＴＲＤｒｖの一方のソース／ドレイン領域とリセットトランジスタＴＲＥＬ＿Ｃ２の一方のソース／ドレイン領域に接続される。カソード膜１２３は、電源線Ｖｃａｔｈに接続される。
　上述の駆動トランジスタＴＲＤｒｖ、画像信号書込みトランジスタＴＲＳｉｇ、第１発光制御トランジスタＴＲＥＬ＿Ｃ１及び第２発光制御トランジスタＴＲＥＬ＿Ｃ２は、例えば、いずれもｐ型チャネルのＭＯＳＦＥＴであり、ｐ型のシリコン半導体基板に設けられたｎ型のウェル内に設けられる。
　上記の構成を備える画素回路の詳細な動作については、例えば特許文献２に記載されているため、ここではその説明は省略する。なお、図２に示される回路構成は一例に過ぎず、他の種々の公知の回路構成が採用されてもよい。
　留意すべきことの１つは、図２においてハッチングで示されるように、比較的低い電圧が供給される低電圧配線と、比較的高い電圧が供給される高電圧配線とが混在し得ることである。低電圧配線には、例えば約３Ｖの電圧が供給される。高電圧配線には、例えば約１０Ｖ程度の電圧が供給される。
　図１に戻り、例えば上記のような画素回路を構成するトランジスタが、半導体基板１の本体１０に設けられる。また、この例では、半導体基板１の本体１０には、分離領域１０ａも設けられる。分離領域１０ａは、隣り合う画素３どうしの間に対応する位置に設けられ、それらを電気的に分離する。
　半導体基板１上に設けられる層として、図１には、表面配線層１１、発光素子層１２、フィルタ層１３及び裏面配線層１４が例示される。Ｚ軸正方向に、裏面配線層１４、半導体基板１、表面配線層１１、発光素子層１２及びフィルタ層１３がこの順に位置する。
　表面配線層１１は、半導体基板１の表面１ａ上に設けられる。この例では、表面配線層１１は、多層配線層である。表面配線層１１の本体を、本体１１０と称し図示する。本体１１０は、例えば絶縁体である。表面配線層１１には、画素回路のいくつかの要素が設けられ、そのうちのゲート電極１１１、配線１１２及びビア１１３が符号を付して例示される。
　ゲート電極１１１は、電界効果トランジスタ（ＦＥＴ）のゲート電極であり、そのドレインソース間領域に対して、絶縁膜１１１ａを介して配置される。配線１１２は、画素回路の配線を含む。配線１１２の材料の例は、Ｃｕ（銅）等である。各種の配線１１２が、表面配線層１１の各配線層にわたって設けられる。例示されるビア１１３は、配線１１２と、後述のアノード電極１２１とを接続するビアである。
　発光素子層１２は、表面配線層１１を挟んで半導体基板１とは反対側に設けられる。この例では、発光素子層１２に含まれる発光素子は、ＯＬＥＤである。具体的に、発光素子層１２は、アノード電極１２１と、有機膜１２２と、カソード膜１２３と、保護膜１２４とを含む。Ｚ軸正方向に、アノード電極１２１、有機膜１２２、カソード膜１２３及び保護膜１２４が順に配置される。なお、「膜」及び「層」は、矛盾の無い範囲において適宜読み替えられてよい。
　アノード電極１２１、有機膜１２２及びカソード膜１２３が、ＯＬＥＤを構成する。アノード電極１２１は、画素３ごとに設けられる。有機膜１２２及びカソード膜１２３は、複数の画素３にわたって共通に設けられる。有機膜１２２は、青色光、緑色光及び赤色光を含む光、より具体的には白色光を発するように構成される。例えば、有機膜１２２は、青色光を発する有機膜、緑色光を発する有機膜及び赤色光を発する有機膜が積層された構造を有してよい。保護膜１２４は、有機膜１２２を例えば水分から保護する。
　フィルタ層１３は、発光素子層１２を挟んで、表面配線層１１とは反対側に設けられる。フィルタ層１３は、発光素子層１２からの白色光のうち、対応する画素３の色の光を通過させる。具体的に、フィルタ層１３は、画素３Ｂにおいて青色光を通過させるフィルタ１３Ｂを含み、画素３Ｇにおいて緑色光を通過させるフィルタ１３Ｇを含み、画素３Ｒにおいて赤色光を通過させるフィルタ１３Ｒを含む。
　なお、図には表れないが、発光素子層１２からの光の取り出し効率を向上させるためのレンズ（例えばマイクロレンズ）を含むレンズ層が、フィルタ層１３上に設けられてもよい。
　裏面配線層１４は、半導体基板１の裏面１ｂ上に設けられる。この例では、裏面配線層１４は、単層配線層である。裏面配線層１４の本体を、本体１４０と称し図示する。本体１４０は、例えば絶縁体である。裏面配線層１４に設けられる要素として、配線１４２が符号を付して例示される。配線１４２の材料の例は、Ｃｕ等である。裏面配線層１４は、その下面（Ｚ軸負方向側の面）が裏面配線層１４の下面に露出する配線１４２を含む。露出している配線１４２は、電極ともいえる。
　半導体基板２は、画素回路を駆動する駆動回路のトランジスタを含む。半導体基板１は、例えばシリコンを含んで構成される。半導体基板２のＺ軸正方向側の面を、表面２ａと称し図示する。Ｚ軸負方向側の面を、裏面２ｂと称し図示する。半導体基板２の表面２ａは、半導体基板１の裏面１ｂと対向する。
　半導体基板２に設けられる層として、図１には、表面配線層２１が例示される。Ｚ軸正方向に、半導体基板２及び表面配線層２１がこの順に位置する。
　表面配線層２１は、半導体基板２の表面２ａ上に設けられる。表面配線層２１の本体を、本体２１０と称し図示する。本体２１０は、例えば絶縁体である。表面配線層２１に設けられる駆動回路の要素として、ゲート電極２１１及び配線２１２が符号を付して例示される。
　ゲート電極２１１は、電界効果トランジスタのゲート電極であり、そのドレインソース間領域に対して、絶縁膜２１１ａを介して設けられる。配線２１２は、駆動回路の配線を含む。配線２１２の材料の例は、Ｃｕ等である。各種の配線２１２が、裏面配線層１４に設けられる。図には表れないが、ビア等も設けられてよい。表面配線層２１は、その上面（Ｚ軸正方向側の面）が表面配線層２１の上面に露出する配線２１２を含む。露出している配線２１２は、電極ともいえる。
　半導体基板２の表面配線層２１は、半導体基板１の裏面配線層１４と電気的な接触を有するように、裏面配線層１４に貼り合わされる。具体的に、先に述べた半導体基板１の裏面配線層１４の下面に露出する配線１４２と、半導体基板２の表面配線層２１の上面に露出する配線２１２とが接合され、電気的に接続される。この接合を、電極接合とも称する。接合された配線１４２及び配線２１２を、接合配線とも称する。接合配線により、半導体基板１の裏面配線層１４と、半導体基板２の表面配線層２１との電気的な接続が得られる。
　また、本実施形態では、半導体装置５０は、基板貫通ビア４を含む。基板貫通ビア４は、半導体基板１を貫通し、半導体基板１の表面配線層１１及び裏面配線層１４を接続する。このような基板貫通ビア４と、上述の電極接合とによって、半導体基板２の表面配線層２１、半導体基板１の裏面配線層１４及び表面配線層１１にわたる電気的な接続が得られる。なお、図１に示される例では、基板貫通ビア４は、絶縁膜４ａによって半導体基板１から電気的に分離される。
　基板貫通ビア４は、表示領域Ｒ１及び非表示領域Ｒ２のうちの少なくとも非表示領域Ｒ２に設けられる。図１に示される例では、基板貫通ビア４は、非表示領域Ｒ２に設けられる。基板貫通ビア４は、表示領域Ｒ１には設けられず、その分、表示領域Ｒ１での配線領域を確保し易くなる。なお、基板貫通ビア４の数は、図１に示される例に限定されない。
　上記の構成を備える半導体装置５０によれば、半導体基板１の表面１ａに表面配線層１１が設けられるだけでなく、半導体基板１の裏面１ｂにも裏面配線層１４が設けられる。その分、より多くの配線領域を確保できるようになる。例えば、高精細化、高速化、高画質化等の高性能化が可能になる。いくつかの具体例について、図３～図６を参照して説明する。
　図３～図６は、半導体装置の概略構成の例を示す図である。図３に示される例では、半導体基板２の裏面配線層１４は、基板貫通ビア４が設けられた非表示領域Ｒ２だけでなく、表示領域Ｒ１にも配線１４２を含む。画素回路の要素は、表面配線層１１及び裏面配線層１４にわたって設けられてよい。表面配線層１１だけを用いる場合よりも多くの配線領域を活用できるので、その分、例えば、配線抵抗を低減したり、容量素子形成用の面積を確保したりすることができる。
　また、図に現れるように、接合配線（接合された配線１４２及び配線２１２）が、同じ方向に延在する。断面積の大きい接合配線を用いることで、配線抵抗の低減等の効果をさらに高めることができる。配線の信頼性も向上する。
　図４に示される例では、表示領域Ｒ１及び非表示領域Ｒ２の両方に基板貫通ビア４が設けられる。表示領域Ｒ１にも基板貫通ビア４を設けることで、表面配線層１１及び裏面配線層１４をより効率的に接続できる可能性が高まる。この例では、表示領域Ｒ１において、画素３ごとに基板貫通ビア４が設けられる。これらの基板貫通ビア４は、低電圧配線（図２）用のビアであってよい。高電圧配線の場合に生じうる基板貫通ビア４から半導体基板１へのリーク電流等が問題を回避し易くなる。配線によるＩＲドロップも低減される。なお、複数の画素３に対して１つの基板貫通ビア４が設けるような構成が採用されてもよい。
　図５に示される例では、半導体基板１の裏面配線層１４は、発光素子層１２のカソード膜１２３と同電位になるようにカソード膜１２３に接続された配線１４２を含む。具体的に、非表示領域Ｒ２において、半導体基板１の表面配線層１１上に、カソード電極１２３ａが設けられる。カソード電極１２３ａは、カソード電位制御用のカソードコンタクト領域を与える。発光素子層１２のカソード膜１２３は、表示領域Ｒ１から非表示領域Ｒ２まで延在し、カソード電極１２３ａに接続される。カソード電極１２３ａは、表面配線層１１のビア１１３及び配線１１２、並びに基板貫通ビア４を介して、裏面配線層１４の配線１４２に接続される。図６も参照してさらに説明する。
　図６には、平面視したときの半導体装置５０の概略構成が示される。他の要素の背後に位置するいくつかの要素は、破線で示される。上述のカソード電極１２３ａは、表示領域Ｒ１を囲むように表示領域Ｒ１の外周に沿って延在する。半導体装置５０は、非表示領域Ｒ２の一辺に接続され、電源供給等に用いられるパッド部７を含む。パッド部７は、例えばカソード電源端子等を含む。
　カソード電極１２３ａに接続された配線１４２は、表示領域Ｒ１全体に拡がる面形状を有してよい。カソード電極１２３ａ全体の電気的な接続が強化される。例えば、パッド部７からの距離の相違に起因してカソード電極１２３ａの各部分に現れる電圧降下の影響（シェーディング等）を低減し、表示領域Ｒ１の各部分（各画素３）の輝度を均一化することができる。また、この例では、配線１４２に接合された配線２１２も、同様に表示領域Ｒ１全体に拡がる面形状を有する。カソード電極１２３ａ全体の電気的な接続がさらに強化される。
　電圧降下の影響を低減するためにカソード電極１２３ａの幅（ＸＹ平面方向の長さ）を大きくすると、狭額縁化等の装置の小型化が難しくなる。上記のように半導体基板１の裏面配線層１４の配線１４２を（さらには配線２１２を）活用することで、狭額縁化及び輝度均一性の両立を図ることができる。とくに表示領域Ｒ１の配線１４２を活用することで、レイアウト効率を高め、装置を小型化することができる。
　以上で説明したような構成を備える半導体装置５０の製造方法の一例について、図７～図１２を参照して説明する。
　図７～図１２は、半導体装置の製造方法の例を示す図である。この例では、半導体基板１及び半導体基板２がいずれもウエハ状態で、半導体基板１の裏面配線層１４及び半導体基板２の表面配線層２１が貼り合わされる。これまでと重複する内容については適宜説明を省略する。
　図７に示されるように、配線１１２等を含む表面配線層１１が設けられた半導体基板１を準備する。図８に示されるように、表面配線層１１の上面（Ｚ軸正方向側の面）を、酸化膜等が設けられた支持基板８に貼り合わせる。図９に示されるように、半導体基板１を薄膜化する。図１０に示されるように、半導体基板１に裏面配線層１４を設けるとともに、基板貫通ビア４、配線１４２等を設ける。なお、図には表れないが、表面配線層２１が設けられた半導体基板２は、半導体基板１とは例えば別のプロセスによって製造され、準備されている。図１１に示されるように、半導体基板１の裏面配線層１４及び半導体基板２の表面配線層２１を、互いに電気的な接触を有するように貼り合わせる。対応する裏面配線層１４の配線１４２及び表面配線層２１の配線２１２が接合され、電気的に接続される。支持基板８は除去する。図１２に示されるように、半導体基板１の表面配線層１１に、アノード電極１２１に接続されるビア１１３を設けるとともに、その上に発光素子層１２及びフィルタ層１３を順に設ける。なお、先に述べたレンズ層がさらに設けられてもよい。
　例えば以上のようにして、半導体装置５０を製造することができる。
２．変形例
　開示される技術は、上記の実施形態に限定されない。いくつかの変形例について説明する。
　これまで説明した図にも表れているが、一実施形態において、平面視したときに（Ｚ軸方向にみたときに）、基板貫通ビア４は、カソード電極１２３ａと重なっていてよい。図１３及び図１４を参照して改めて説明する。
　図１３及び図１４は、半導体装置の変形例を示す図である。先にも述べたように、カソード電極１２３ａ（カソードコンタクト領域）が、表示領域Ｒ１の外側に設けられる。平面視したとき（Ｚ軸方向にみたとき）に、基板貫通ビア４は、カソード電極１２３ａと重っている。このような領域に基板貫通ビア４を配置することで、基板貫通ビア４を含む非表示領域Ｒ２をできるだけ狭くして、半導体装置５０をより小型化することができる。
　一実施形態において、半導体基板１の裏面配線層１４は、多層配線層であってよい。図１５及び図１６を参照して説明する。
　図１５及び図１６は、半導体装置の変形例を示す図である。半導体基板１の裏面配線層１４は、多層配線層である。もっとも下方（Ｚ軸負方向側）の配線層の配線１４２は、半導体基板２の表面配線層２１の配線２１２との接合に適した配線パターン（例えば均一な配線パターン）を有する。これにより、配線１４２及び配線２１２どうしの接合に求められるプロセスマージンの確保等が容易になる。接合プロセスがロバスト化される等のメリットがある。他の配線層の配線１４２は、任意の配線パターンを有してよく、その分、レイアウトの自由を向上させることができる。
　一実施形態において、接合配線は、同じ配線ピッチで配置された低電圧配線及び高電圧配線を含んでよい。接合配線の実効的な配線厚さが大きい分、接合配線幅を抑制することができる等の理由により、設計の自由度が向上するからである。図１７及び図１８を参照して説明する。
　図１７は、配線ピッチの例を示す図である。低電圧配線である接合配線を、低電圧配線ＬＬｏｗと称し図示する。高電圧配線である接合配線を、高電圧配線ＬＨｉｇｈと称し図示する。図１７の（Ａ）には、低電圧配線ＬＬｏｗとその配線ピッチＰＬｏｗが例示される。低電圧配線ＬＬｏｗの配線幅は、ＥＭが生じないように設計される。配線ピッチＰＬｏｗは、絶縁耐性を維持するように設計される。図１７の（Ｂ）には、高電圧配線ＬＨｉｇｈとその配線ピッチＰＨｉｇｈが例示される。高電圧配線ＬＨｉｇｈの配線幅は、ＥＭが生じないように設計される。配線ピッチＰＨｉｇｈは、絶縁耐性を維持するように設計される。
　図１７から理解されるように、高電圧配線ＬＨｉｇｈの配線幅を、低電圧配線ＬＬｏｗの配線幅と同じに設計し、また、高電圧配線ＬＨｉｇｈの配線ピッチＰＨｉｇｈを、低電圧配線ＬＬｏｗの配線ピッチＰＬｏｗと同じに設計することができる。これにより高電圧配線を用いる回路と低電圧配線を用いる回路の平面視の面積を等しくする、設計の容易化等のメリットが得られる。
　図１８は、配線ピッチの比較例を示す図である。比較例の低電圧配線を、低電圧配線ＬＥＬｏｗと称し図示する。比較例の高電圧配線を、高電圧配線ＬＥＨｉｇｈと称し図示する。低電圧配線ＬＥＬｏｗ及び高電圧配線ＬＥＨｉｇｈは、いずれも単層配線である。図１８の（Ａ）には、低電圧配線ＬＥＬｏｗとその配線ピッチＰＥＬｏｗが例示される。低電圧配線ＬＥＬｏｗの配線幅は、ＥＭが生じないように設計される。配線ピッチＰＥＬｏｗは、絶縁耐性を維持するように設計される。図１８の（Ｂ）には、高電圧配線ＬＥＨｉｇｈとその配線ピッチＰＥＨｉｇｈが例示される。高電圧配線ＬＥＨｉｇｈの配線幅は、ＥＭが生じないように設計される。配線ピッチＰＥＨｉｇｈは、絶縁耐性を維持するように設計される。
　図１８から理解されるように、高電圧配線ＬＥＨｉｇｈの配線ピッチＰＥＨｉｇｈは、低電圧配線ＬＥＬｏｗの配線ピッチＰＥＬｏｗよりも大きくなり得る。単層配線でありＥＭを生じさせない十分な配線厚さが得られず配線幅が大きくなる。これにより、高電圧配線を用いる回路が低電圧配線を用いる回路に比べて面積が大きくなる、設計の自由度が得られにくい等のデメリットがある。
　一実施形態において、半導体基板１及び半導体基板２の少なくとも一方は、シリコンを含んで構成されたシリコン半導体基板であってよい。例えば、駆動回路用の半導体基板２にシリコン基板を用いることで、トランジスタ形成等に最先端半導体プロセスを適用できる可能性が高まり、高集積化、高速化、低消費電力化が実現し易くなる。画素回路用の半導体基板１にシリコン基板を用いてそこにトランジスタを形成することで、例えばポリシリコン膜（Ｐｏｌｙ－Ｓｉ）、ＩＧＺＯ等のＴＦＴトランジスタを用いる場合よりも、高信頼性、低バラつき等のメリットが得られ易く、従って、画質を向上できる可能性が高まる。
　一実施形態において、半導体基板１に設けられたトランジスタと、半導体基板２に設けられたトランジスタとは、互いに異なる電源電圧で動作してよい。例えば、半導体基板１に設けられたトランジスタは比較的高い電源電圧で動作する高耐圧トランジスタであってよく、半導体基板２に設けられたトランジスタは比較的低い電源電圧で動作する低耐圧トランジスタであってよい。半導体基板１の製造には高耐圧電圧トランジスタだけを製造するプロセスが用いられ、半導体基板２の製造には低耐圧トランジスタだけを製造するプロセスが用いられてよい。それぞれの製造プロセスは、例えばゲートの絶縁膜の作り方等が異なり得る。同じ半導体基板に異なる製造プロセスのトランジスタが混在する場合よりも、製造プロセスを簡素化する（例えばプロセス数を減らす）ことができる。なお、駆動回路中のトランジスタに高耐圧トランジスタ（例えば画素回路近くのトランジスタ）が必要な場合には、そのトランジスタは、半導体基板２ではなく半導体基板１に設けられてよい。
　一実施形態において、半導体基板１及び半導体基板２の一方がウエハ状態且つ他方がチップ状態で、半導体基板１の裏面配線層１４及び半導体基板２の表面配線層２１が貼り合わされてよい。半導体基板１及び半導体基板２それぞれのサイズ（チップサイズ）が異なる場合であっても、小さい方の基板の理収を増加させることができる。例えば製造コストを低減することができる。図１９及び図２０を参照して説明する。
　図１９及び図２０は、張り合わせの変形例を示す図である。この例では、半導体基板１がウエハ状態であり、半導体基板２がチップ状態である。半導体基板２のサイズが半導体基板１のサイズよりも小さい場合等に有用である。また、製造プロセスが異なるチップ（例えばメモリ、ＣＭＯＭＳセンサ等）を接合することで、多機能化を図ることもできる。図２０に示される例では、半導体基板１及び半導体基板２とは別のチップ５が、半導体基板１を挟んで半導体基板２とは反対側に設けられる（例えば貼り合わされる）。
　一実施形態において、半導体基板１の表面配線層１１も、画素回路のトランジスタを含んでよい。図２１を参照して説明する。
　図２１は、半導体装置の変形例を示す図である。画素回路のトランジスタが、半導体基板１の本体１０だけでなく、半導体基板１の表面配線層１１にも設けられる。例えば画素回路レイアウトの自由度を向上させることができる。図２１には、表面配線層１１に設けられるトランジスタのゲート電極１１４、絶縁膜１１４ａ及びソースドレイン１１４ｂが符号を付して示される。種々の公知の材料、トランジスタ構造等が用いられてよい。チャンネル材料の例は、酸化物半導体（ＩＧＺＯ等）、単結晶シリコン等である。トランジスタ構造の例は、プレーナー型トランジスタ、Ｆｉｎ－ＦＥＴ（Fin　Field-Effect　Transistor）等である。
　一実施形態において、発光素子層１２は、画素３ごとに設けられ、それぞれの画素は青色または緑色または赤色の光を発する有機膜を含んでよい。図２２を参照して説明する。
　図２２は、半導体装置の変形例を示す図である。発光素子層１２は、画素３Ｂにおいて青色光を発する有機膜１２２Ｂを含み、画素３Ｇにおいて緑色光を発する有機膜１２２Ｇを含み、画素３Ｒにおいて赤色光を発する有機膜１２２Ｒを含む。有機膜１２２Ｂ、有機膜１２２Ｇ及び有機膜１２２Ｒそれぞれは、単層構造を備えてよい。積層構造を用いる場合よりも、低電圧での動作が可能になる。低電圧設計の分だけ、半導体基板１のプロセスの選択肢が増加し得る。フィルタ層１３を不要にできるメリットもある。
　上記実施形態では、発光素子がＯＬＥＤである場合を例に挙げて説明した。ただし、発光素子はＯＬＥＤに限定されない。可視光を含む光を発することのできるあらゆる発光素子が用いられてよい。他の発光素子の例は、液晶、ＬＥＤ等である。
　一実施形態において、半導体基板１の裏面配線層１４と、半導体基板２の表面配線層２１との間に、絶縁性薄膜が設けられてよい。図２３を参照して説明する。
　図２３は、半導体装置の変形例を示す図である。半導体装置５０は、絶縁性薄膜６を含む。絶縁性薄膜６は、半導体基板１の裏面配線層１４と、半導体基板２の表面配線層２１との間（張り合わせ面の部分）に設けられる。これにより、貼り合わせの信頼性が向上する。例えば以下の理由によるものであり、さらなる詳細は特許文献３に示されている。
　半導体装置５０においては、接合される配線１４２及び配線２１２の位置ずれ、形状、大きさの違い等が生じうる。これに起因して、裏面配線層１４における配線１４２以外の部分と配線２１２との接合面が生じたり、表面配線層２１における配線２１２以外の部分と配線１４２との接合面が生じたりする。このような不所望な接合面があると、そこでボイドが発生し、貼り合わせの強度が低下して、半導体基板１及び半導体基板２が剥がれ易くなるといった問題が生じ得る。絶縁性薄膜６を設けることで、不所望な接合面の発生を抑制し、半導体基板１の裏面配線層１４及び半導体基板２の表面配線層２１の貼り合わせの信頼性を向上させることができる。
　例えば、接合面の配線層間膜がＴＥＯＳ膜の場合、表面にＯＨ基が多く存在するため接合面に脱水縮合によるボイドが発生する。接合面に絶縁性薄膜６を設けることで、ＴＥＯＳどうし接合が無くなる。
　絶縁性薄膜６の例は、ＳｉＯ２、ＨｆＯ２等の酸化膜である。窒化膜が用いられてもよく、接合面を介して半導体基板１及び半導体基板２の間、又は、同じ基板内で生じるリークの抑制が可能である。酸化膜及び窒化膜の積層構造が用いられてもよい。
　絶縁性薄膜６は、接合面の全面に設けられてよい。接合強度を高め易く、また、半導体基板１及び半導体基板２どうしの間のリークを抑制できる可能性が高まる。貼り合わせ面の電極間のみを変形・破壊することで電極間の抵抗を下げることもできる。
　絶縁性薄膜６は、半導体基板１の裏面配線層１４及び半導体基板２の表面配線層２１を貼り合わせる前に接合面に設けられる。絶縁性薄膜６は、半導体基板１及び半導体基板２の両方に設けられてもよいし、一方にのみ設けられてもよい。
　配線１４２及び配線２１２どうしの間の絶縁性薄膜６の変形・破壊は、熱処理によって電極材料のＣｕの結晶粒を成長させることで実現されてよい。この手法を用いると、電極以外の場所の絶縁性を高く保ちながら、電極同士が接合されている箇所の抵抗を下げることができる。
　絶縁性薄膜６は、薄いほうが結晶粒の成長により変形・破壊しやすく、電極間を導通しやすい。原子層堆積法（ＡＬＤ）を用いると、極めて薄い絶縁性薄膜６を制御性よく均一に成膜できる。また、熱処理時に結晶粒を成長させるためには、絶縁性薄膜６の成膜時は結晶粒を成長させないほうが望ましく、その点でＡＬＤ法は低温（例えば５００℃以下）で成膜できてよい。また、極めて薄い絶縁性薄膜６を均一に形成するためには段差等が無いほうが好ましく、絶縁性薄膜６を形成する面は平坦であることが望ましい、これはＣＭＰによって接合面を平坦化処理することによって実現できる。
　一実施形態において、外部との電気的な接続を与えるパッド端子が設けられてよい。図２４及び図２５を参照して説明する。
　図２４は、半導体装置の変形例を示す図である。半導体基板１の表面配線層１１に、凹部１１ａが設ける。凹部１１ａは、表面配線層１１の上面（Ｚ軸正方向側の面）から段差を有するように設けられた部分（パッド部）である。凹部１１ａには、パッド端子Ｔが設けられる。この例では、パッド端子Ｔは、凹部１１ａの底面上に設けられる。パッド端子Ｔは、半導体装置５０の外部との電気的な接続を与え、例えば、電源供給及び信号入力等に用いられたり、外部への信号出力等に用いられたりする。パッド端子Ｔは、表面配線層１１の配線１１２の１つであってよい。
　仮に、パッド端子Ｔが半導体基板２の表面配線層２１に設けられると、凹部１１ａを、半導体基板１を貫通して半導体基板２まで設ける必要があり、加工プロセスの難易度が上がる。また、凹部１１ａの側壁で、半導体基板１の本体１０が露出するため、その部分に絶縁膜を形成する必要もある。凹部１１ａの段差も大きくなる。パッド端子Ｔには、例えば異方性導電膜（ＡＣＦ、熱硬化性樹脂に微細な金属粒子を混ぜたもの）を用いて、フレキ基板等が接合される。その際には、金属粒子を凹部１１ａの段差よりも大きくする必要があり、凹部１１ａの微細化に不利となる。図２４に示されるように半導体基板１に凹部１１ａを設けることで、段差を小さくすることができる。
　なお、凹部１１ａを表面側（Ｚ軸正方向側）に設けることで、半導体基板１（チップ）の小型化や画角の最大化が損なわれる場合には、次に説明する図２５の構成が採用されてもよい。
　図２５は、半導体装置の変形例を示す図である。この例では、半導体基板２の表面配線層２１に、パッド端子Ｔが設けられる。パッド端子Ｔは、表面配線層２１の配線２１２の１つであってよい。パッド端子Ｔは、半導体基板２の裏面２ｂ側から、半導体基板２を貫通するビア及び表面配線層２１に設けられたビアを介してアクセスされる。例えばパッド端子Ｔを表面配線層１１に設ける場合よりも、装置を小型化したり、画角を大きくしたりできる可能性がある。
　先に説明した図１９及び図２０のようにウエハ状態の半導体基板１の裏面配線層１４及びチップ状態の半導体基板２の表面配線層２１を貼り合わせる場合の半導体装置５０の製造方法について、図２６～図３２を参照して説明する。
　図２６～図３２は、半導体装置の製造方法の例を示す図である。詳細は特許文献４に示されているので、以下では端的に説明する。半導体基板２は、個片化され、それぞれ電気的な検査がなされ良品チップであることが確認されているものとする（ＫＧＤ）。図２６に示されるように、再配置基板９上に、例えば接着剤を用いて、チップ状態の半導体基板２を配置する。ここでの半導体基板２の配置は、半導体基板１とアライメントした配置である。図２７に示されるように、例えば酸化膜が設けられた支持基板８に、半導体基板２の層間酸化膜を接合する。図２８に示されるように、再配置基板９を除去する。図２９に示されるように、酸化膜を成膜してＣＭＰ平坦化後、支持基板８を再度接合する。図３０に示されるように、一方の支持基板８を除去し、接合用の配線２１２を設ける。図３１に示されるように、半導体基板１の裏面配線層１４及び半導体基板２の表面配線層２１を貼り合わせる。図３２に示されるように、半導体基板１の支持基板８を除去する。その後、半導体基板１の表面配線層１１上に、発光素子層１２を形成する。
　例えば以上のようにして半導体装置５０を製造することもできる。
３．効果の例
　以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、半導体装置５０である。図１～図６等を参照して説明したように、半導体装置５０は、それぞれが発光する複数の画素３を備える。半導体装置５０は、半導体基板１（第１の半導体基板）と、表面配線層１１と、発光素子層１２と、裏面配線層１４と、半導体基板２（第２の半導体基板）と、表面配線層２１と、基板貫通ビア４と、を備える。半導体基板１は、複数の画素３それぞれの発光を制御する画素回路のトランジスタを含む。表面配線層１１は、半導体基板１の表面１ａ上に設けられる。発光素子層１２は、表面配線層１１を挟んで半導体基板１とは反対側に設けられる。裏面配線層１４は、半導体基板１の裏面１ｂ上に設けられる。半導体基板２は、画素回路を駆動する駆動回路のトランジスタを含む。表面配線層２１は、半導体基板２の表面２ａ上に設けられ、半導体基板１の裏面配線層１４と電気的な接触を有するように、半導体基板１の裏面配線層１４に貼り合わされる。基板貫通ビア４は、半導体基板１を貫通し、半導体基板１の表面配線層１１及び裏面配線層１４を接続する。
　上記の半導体装置５０によれば、半導体基板１の表面１ａに表面配線層１１が設けられるだけでなく、半導体基板１の裏面１ｂにも裏面配線層１４が設けられる。これにより、基板貫通ビア４を設けつつ配線領域を確保することが可能になる。
　図３～図５等を参照して説明したように、画素回路の要素は、半導体基板１の表面配線層１１及び裏面配線層１４にわたって設けられてよい。これにより、表面配線層１１だけを用いる場合よりも多くの配線領域を活用できる。その分、例えば、配線抵抗を低減したり、容量素子形成用の面積を確保したりすることができる。
　図１及び図３～図５等を参照して説明したように、半導体装置５０は、複数の画素３が設けられた表示領域Ｒ１と、平面視したときに（Ｚ軸方向にみたときに）表示領域Ｒ１の外側に位置する非表示領域Ｒ２と、を備え、表示領域Ｒ１及び非表示領域Ｒ２のうちの少なくとも非表示領域Ｒ２に、基板貫通ビア４が設けられてよい。これにより、表示領域Ｒ１の配線領域を確保し易くなる。
　図４等を参照して説明したように、表示領域Ｒ１及び非表示領域Ｒ２の両方に基板貫通ビア４が設けられ、表示領域Ｒ１では、画素３ごとに基板貫通ビア４が設けられてよい。表示領域Ｒ１にも基板貫通ビア４を設けることで、表面配線層１１及び裏面配線層１４をより効率的に接続できる可能性が高まる。
　図５及び図６等を参照して説明したように、発光素子層１２は、複数の画素３にわたって共通に設けられたカソード膜１２３を含み、半導体基板１の裏面配線層１４は、カソード膜１２３と同電位になるようにカソード膜１２３に接続された配線１４２を含んでよい。例えばこのようなカソード配線を、裏面配線層１４に設けることができる。
　図５及び図６等を参照して説明したように、半導体装置５０は、カソード膜１２３に接続され、複数の画素３が設けられた表示領域Ｒ１を囲むように半導体基板１の表面配線層１１上に設けられたカソード電極１２３ａを備え、半導体基板１の裏面配線層１４は、カソード電極１２３ａと同電位になるようにカソード電極１２３ａに接続されるとともに表示領域Ｒ１全体に拡がる面形状を有する配線１４２を含んでよい。これにより、カソード電極１２３ａ全体の電気的な接続を強化することができる。例えば、カソード電極１２３ａに現れる電圧降下の影響を低減し、表示領域Ｒ１の各画素３の輝度を均一化することができる。狭額縁化も可能である。
　図５、図６、図１３及び図１４等を参照して説明したように、平面視したときに（Ｚ軸方向にみたときに）、基板貫通ビア４は、カソード電極１２３ａと重なっていてよい。これにより、例えば非表示領域Ｒ２をできるだけ狭くして、半導体装置５０をより小型化することができる。
　図１５及び図１６等を参照して説明したように、半導体基板１の裏面配線層１４は、多層配線層であってよい。これにより、接合に適した配線パターン及び任意の配線パターンの両方を得ることができる。
　図１７等を参照して説明したように、半導体基板１の裏面配線層１４の配線１４２及び半導体基板２の表面配線層２１の配線２１２の接合配線は、同じ配線ピッチで配置された低電圧配線ＬＬｏｗ及び高電圧配線ＬＨｉｇｈを含んでよい。設計の容易化等のメリットが得られる。
　半導体基板１及び半導体基板２の少なくとも一方は、シリコンを含んでよい。これにより、最先端半導体プロセスを適用できる可能性が高まり、高集積化、高速化、低消費電力化が実現し易くなる。
　図２０等を参照して説明したように、半導体装置５０は、半導体基板１を挟んで半導体基板２とは反対側に設けられたチップ５を備えてよい。これにより、半導体装置５０の多機能化を図ることができる。
　半導体基板１に設けられたトランジスタと、半導体基板２に設けられたトランジスタとは、互いに異なる電源電圧で動作してよい。これにより、各基板の製造プロセスを簡素化することができる。
　図２１等を参照して説明したように、半導体基板１の表面配線層１１も、画素回路のトランジスタを含んでよい。これにより、画素回路レイアウトの自由度を向上させることができる。
　図２３等を参照して説明したように、半導体装置５０は、半導体基板１の裏面配線層１４と、半導体基板２の表面配線層２１との間に設けられた絶縁性薄膜６を備えてよい。これにより、裏面配線層１４及び表面配線層２１の貼り合わせの信頼性を向上させることができる。
　図２４等を参照して説明したように、半導体基板１の表面配線層１１は、半導体装置５０の外部との電気的な接続を与えるパッド端子Ｔが設けられた凹部１１ａを含んでよい。これにより、例えば凹部１１ａを半導体基板１を貫通して半導体基板２まで設ける場合よりも、凹部１１ａの段差を小さくすることができる。
　図２５等を参照して説明したように、半導体基板２の表面配線層２１は、半導体装置５０の外部との電気的な接続を与えるパッド端子Ｔを含んでよい。凹部１１ａを表面配線層１１に設けると半導体基板１（チップ）の小型化や画角の最大化が損なわれる場合には、それを回避することができる。
　図１等を参照して説明したように、発光素子層１２は、各画素３に共通に設けられ白色光を発する有機膜１２２を含み、半導体装置５０は、発光素子層１２を挟んで半導体基板１の表面配線層１１とは反対側に設けられ、発光素子層１２からの白色光のうち、対応する画素３の色の光を通過させるフィルタ層１３を備えてよい。例えばこのようにして、画素３に対応する色の光を発する半導体装置５０を得ることができる。或いは、図２２等を参照して説明したように、発光素子層１２は、画素３ごとに設けられ、対応する画素３の色の光を発する有機膜１２２を含んでよい。例えば各画素３の有機膜１２２を単層構造とすることで、低電圧動作が可能になる。フィルタ層１３を不要にできるメリットもある。
　図７～図１２等を参照して説明した製造方法も、開示される技術の１つである。製造方法は、それぞれが発光する複数の画素３を備える半導体装置５０の製造方法であって、複数の画素３それぞれの発光を制御する画素回路のトランジスタを含み表面１ａ上に表面配線層１１が設けられた半導体基板１（第１の半導体基板）を準備する工程（図７）と、半導体基板１の裏面１ｂ上に裏面配線層１４を設けるとともに、半導体基板１を貫通し、半導体基板１の表面配線層１１及び裏面配線層１４を接続する基板貫通ビア４を設ける工程（図１０）と、半導体基板１の裏面配線層１４、及び、画素回路を駆動する駆動回路のトランジスタを含み表面２ａ上に表面配線層２１が設けられた半導体基板２のその表面配線層２１を、互いに電気的な接触を有するように貼り合わせる工程（図１１）と、を含む。例えばこのような製造方法によって、これまで説明した半導体装置５０を得ることができる。
　図２６～図３２等を参照して説明したように、貼り合わせる工程では、半導体基板１及び半導体基板２の一方がウエハ状態であり他方がチップ状態であってよい。半導体基板１及び半導体基板２それぞれのサイズが異なる場合であっても、小さい方の基板の理収を増加させることができる。例えば製造コストを低減することができる。
　なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。
４．他の変形例
＜第１変形例＞
　他の変形例について説明する。まず、図３３～図３９を参照して、画素３（以下、「サブ画素」とも称する。）の中心を通る法線ＬＮと、主レンズ５１（以下、「レンズ部材」とも称する。）の中心を通る法線ＬＮ’と、フィルタ１３Ｒ等（以下、「波長選択部」とも称する。）の中心を通る法線ＬＮ”との関係についての変形例を説明する。図３３～図３９は、サブ画素の中心を通る法線ＬＮと、レンズ部材の中心を通る法線ＬＮ’と、波長選択部の中心を通る法線ＬＮ”との関係を説明するための概念図である。なお、以下の説明においては、サブ画素の中心を発光部の中心と呼ぶ。
　サブ画素が出射する光に対応して、波長選択部の大きさを、適宜、変えてもよい。隣接するサブ画素の波長選択部との間に光吸収層（ブラックマトリクス層）が設けられてもよく、その場合は、サブ画素が出射する光に対応して、光吸収層の大きさを、適宜、変えてもよい。また、波長選択部の大きさを、サブ画素の中心を通る法線と波長選択部の中心を通る法線との間の距離（オフセット量）ｄ０に応じて、適宜、変えてもよい。波長選択部の平面形状は、レンズ部材の平面形状と同じであってもよいし、相似であってもよいし、異なっていてもよい。
　例えば、図３３に示されるように、発光部の中心を通る法線ＬＮと、波長選択部の中心を通る法線ＬＮ”と、レンズ部材の中心を通る法線ＬＮ’とは、一致するようにしてもよい。言い換えると、発光部の中心を通る法線とレンズ部材の中心を通る法線との間の距離（オフセット量）Ｄ０と、発光部の中心を通る法線と波長選択部の中心を通る法線との間の距離（オフセット量）ｄ０とは、等しく、０（ゼロ）とすることができる。
　図３４に示されるように、発光部の中心を通る法線ＬＮと、波長選択部の中心を通る法線ＬＮ”とは、一致しているが、発光部の中心を通る法線ＬＮ及び波長選択部の中心を通る法線ＬＮ”と、レンズ部材の中心を通る法線ＬＮ’とは、一致していなくてもよい。言い換えると、Ｄ０≠ｄ０＝０であってもよい。
　図３５に示されるように、発光部の中心を通る法線ＬＮと、波長選択部の中心を通る法線ＬＮ”及びレンズ部材の中心を通る法線ＬＮ’とは、一致しておらず、波長選択部の中心を通る法線ＬＮ”と、レンズ部材の中心を通る法線ＬＮ’とは、一致していてもよい。言い換えると、Ｄ０＝ｄ０＞０であってもよい。
　図３６に示されるように、発光部の中心を通る法線ＬＮと、波長選択部の中心を通る法線ＬＮ”及びレンズ部材の中心を通る法線ＬＮ’とは、一致しておらず、レンズ部材の中心を通る法線ＬＮ’は、発光部の中心を通る法線ＬＮ及び波長選択部の中心を通る法線ＬＮ”とは一致していない形態とすることもできる。ここで、発光部の中心とレンズ部材の中心（黒丸で図示）とを結ぶ直線ＬＬ上に、波長選択部の中心（黒丸で図示）が位置することが好ましい。具体的には、厚さ方向の発光部の中心から波長選択部の中心までの距離をＬＬ１、厚さ方向の波長選択部の中心からレンズ部材の中心までの距離をＬＬ２としたとき、Ｄ０＞ｄ０＞０であり、製造上のバラツキを考慮した上で、ｄ０：Ｄ０＝ＬＬ１：（ＬＬ１＋ＬＬ２）を満足することが好ましい。
　波長先端部とレンズ部材との積層関係を入れ替えてもよい。この場合、例えば、図３７に示されるように、発光部の中心を通る法線ＬＮと、波長選択部の中心を通る法線ＬＮ”と、レンズ部材の中心を通る法線ＬＮ’とは、一致するようにしてもよい。言い換えると、Ｄ０＝ｄ０＝０であってもよい。
　図３８に示されるように、発光部の中心を通る法線ＬＮと、波長選択部の中心を通る法線ＬＮ”及びレンズ部材の中心を通る法線ＬＮ’とは、一致しておらず、波長選択部の中心を通る法線ＬＮ”と、レンズ部材の中心を通る法線ＬＮ’とは、一致していてもよい。言い換えると、Ｄ０＝ｄ０＞０であってもよい。
　図３９に示されるように、発光部の中心を通る法線ＬＮと、波長選択部の中心を通る法線ＬＮ”及びレンズ部材の中心を通る法線ＬＮ’とは、一致しておらず、レンズ部材の中心を通る法線ＬＮ’は、発光部の中心を通る法線ＬＮ及び波長選択部の中心を通る法線ＬＮ”とは一致していない形態とすることもできる。ここで、発光部の中心とレンズ部材の中心とを結ぶ直線ＬＬ上に、波長選択部の中心が位置することが好ましい。具体的には、厚さ方向の発光部の中心から波長選択部の中心（黒丸で図示）までの距離をＬＬ１、厚さ方向の波長選択部の中心からレンズ部材の中心（黒丸で図示）までの距離をＬＬ２としたとき、ｄ０＞Ｄ０＞０であり、製造上のバラツキを考慮した上で、Ｄ０：ｄ０＝ＬＬ２：（ＬＬ１＋ＬＬ２）を満足することが好ましい。
＜第２変形例＞
　サブ画素は、発光素子層１２で発生した光を共振させる共振器構造を有してよい。図４０～図４６を参照して説明する。図４０～図４６は、共振構造の第１例～第７例を説明するための模式的な断面図である。
　以下では、サブ画素として、前述の画素３Ｒ、画素３Ｇ及び画素３Ｂを例に挙げて説明する。図４０～図４６では、それらの画素を、サブ画素１００Ｒ、サブ画素１００Ｇ及びサブ画素１００Ｂと称し図示する。発光素子層１２は、ＯＬＥＤの有機材料層であり、有機層２０４Ｒ、有機層２０４Ｇ、有機層２０４Ｂと称し図示する。前述のアノード電極１２１を、第１電極２０２と称し図示する。前述のカソード膜１２３を、第２電極２０６と称し図示する。
（共振器構造：第１例）
　図４０は、共振器構造の第１例を説明するための模式的な断面図である。第１例においては、第１電極（例えば、アノード電極）２０２は各サブ画素において共通の膜厚で形成されている。第２電極（例えば、カソード電極）２０６においても同様である。
　図４０に示されるように、サブ画素１００の第１電極２０２の下に、光学調整層４０２を挟んだ状態で、反射板４０１が配されている。反射板４０１と第２電極２０６との間に有機層（詳細には、発光層）２０４が発生する光を共振させる共振器構造が形成される。
　反射板４０１は各サブ画素１００において共通の膜厚で形成されている。光学調整層４０２の膜厚は、サブ画素１００が表示すべき色に応じて異なっている。光学調整層４０２Ｒ、４０２Ｇ、４０２Ｂが異なる膜厚を有することにより、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。
　図４０に示される例では、サブ画素１００Ｒ、１００Ｇ、１００Ｂにおける反射板４０１の上面は揃うように配置されている。上述したように、光学調整層４０２の膜厚は、サブ画素１００が表示すべき色に応じて異なっているため、第２電極２０６の上面の位置は、サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じて相違する。
　反射板４０１は、例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）等の金属、あるいは、これらを主成分とする合金を用いて形成することができる。
　光学調整層４０２は、シリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）等の無機絶縁材料や、アクリル系樹脂やポリイミド系樹脂等といった有機樹脂材料を用いてから構成することができる。光学調整層４０２は単層でも良いし、これら複数の材料の積層膜であってもよい。また、サブ画素１００の種類に応じて積層数が異なっても良い。
　第１電極２０２は、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）、亜鉛酸化物（ＺｎＯ）等の透明導電材料を用いて形成することができる。
　第２電極２０６は、半透過反射膜として機能することが好ましい。第２電極２０６は、マグネシウム（Ｍｇ）や銀（Ａｇ）、またはこれらを主成分とするマグネシウム銀合金（ＭｇＡｇ）、さらには、アルカリ金属やアルカリ土類金属を含んだ合金等を用いて形成することができる。
（共振器構造：第２例）
　図４１は、共振器構造の第２例を説明するための模式的な断面図である。第２例においても、第１電極２０２や第２電極２０６は各サブ画素１００において共通の膜厚で形成されている。
　そして、第２例においても、サブ画素１００の第１電極２０２の下に、光学調整層４０２を挟んだ状態で、反射板４０１が配される。反射板４０１と第２電極２０６との間に有機層２０４が発生する光を共振させる共振器構造が形成される。第１例と同様に、反射板４０１は各サブ画素１００において共通の膜厚で形成されており、光学調整層４０２の膜厚は、サブ画素１００が表示すべき色に応じて異なっている。
　図４０に示される第１例においては、サブ画素１００Ｒ、１００Ｇ、１００Ｂにおける反射板４０１の上面は揃うように配置され、第２電極２０６の上面の位置は、サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じて相違していた。
　これに対し、図４１に示される第２例において、第２電極２０６の上面は、サブ画素１００Ｒ、１００Ｇ、１００Ｂで揃うように配置されている。第２電極２０６の上面を揃えるために、サブ画素１００Ｒ、１００Ｇ、１００Ｂにおいて反射板４０１の上面は、サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じて異なるように配置されている。このため、反射板４０１の下面は、サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じた階段形状となる。
　反射板４０１、光学調整層４０２、第１電極２０２及び第２電極２０６を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。
（共振器構造：第３例）
　図４２は、共振器構造の第３例を説明するための模式的な断面図である。第３例においても、第１電極２０２や第２電極２０６は各サブ画素１００において共通の膜厚で形成されている。
　そして、第３例においても、サブ画素１００の第１電極２０２の下に、光学調整層４０２を挟んだ状態で、反射板４０１が配される。反射板４０１と第２電極２０６との間に、有機層２０４が発生する光を共振させる共振器構造が形成される。第１例や第２例と同様に、光学調整層４０２の膜厚は、サブ画素１００が表示すべき色に応じて異なっている。そして、第２例と同様に、第２電極２０６の上面の位置は、サブ画素１００Ｒ、１００Ｇ、１００Ｂで揃うように配置されている。
　図４１に示される第２例にあっては、第２電極２０６の上面を揃えるために、反射板４０１の下面は、サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じた階段形状であった。
　これに対し、図４２に示される第３例においては、反射板４０１の膜厚は、サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じて異なるように設定されている。より具体的には、反射板４０１Ｒ、４０１Ｇ、４０１Ｂの下面が揃うように膜厚が設定されている。
　反射板４０１、光学調整層４０２、第１電極２０２及び第２電極２０６を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。
（共振器構造：第４例）
　図４３は、共振器構造の第４例を説明するための模式的な断面図である。
　図４０に示される第１例において、サブ画素１００の第１電極２０２や第２電極２０６は、共通の膜厚で形成されている。そして、サブ画素１００の第１電極２０２の下に、光学調整層４０２を挟んだ状態で、反射板４０１が配されている。
　これに対し、図４３に示される第４例では、光学調整層４０２を省略し、第１電極２０２の膜厚を、サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じて異なるように設定した。
　反射板４０１は各サブ画素１００において共通の膜厚で形成されている。第１電極２０２の膜厚は、サブ画素１００が表示すべき色に応じて異なっている。第１電極２０２Ｒ、２０２Ｇ、２０２Ｂが異なる膜厚を有することにより、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。
　反射板４０１、第１電極２０２及び第２電極２０６を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。
（共振器構造：第５例）
　図４４は、共振器構造の第５例を説明するための模式的な断面図である。
　図４０に示される第１例において、第１電極２０２や第２電極２０６は各サブ画素１００において共通の膜厚で形成されている。そして、サブ画素１００の第１電極２０２の下に、光学調整層４０２を挟んだ状態で、反射板４０１が配されている。
　これに対し、図４４に示される第５例にあっては、光学調整層４０２を省略し、代わりに、反射板４０１の表面に酸化膜４０４を形成した。酸化膜４０４の膜厚は、サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じて異なるように設定した。
　酸化膜４０４の膜厚は、サブ画素１００が表示すべき色に応じて異なっている。酸化膜４０４Ｒ、４０４Ｇ、４０４Ｂが異なる膜厚を有することにより、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。
　酸化膜４０４は、反射板４０１の表面を酸化した膜であって、例えば、アルミニウム酸化物、タンタル酸化物、チタン酸化物、マグネシウム酸化物、ジルコニウム酸化物等から構成される。酸化膜４０４は、反射板４０１と第２電極２０６との間の光路長（光学的距離）を調整するための絶縁膜として機能する。
　サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じて膜厚が異なる酸化膜４０４は、例えば、以下のようにして形成することができる。
　まず、容器の中に電解液を充填し、反射板４０１が形成された基板を電解液の中に浸漬する。また、反射板４０１と対向するように電極を配置する。
　そして、電極を基準として正電圧を反射板４０１に印加して、反射板４０１を陽極酸化する。陽極酸化による酸化膜の膜厚は、電極に対する電圧値に比例する。そこで、反射板４０１Ｒ、４０１Ｇ、４０１Ｂのそれぞれにサブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じた電圧を印加した状態で陽極酸化を行う。これによって、膜厚の異なる酸化膜４０４を一括して形成することができる。
　反射板４０１、第１電極２０２及び第２電極２０６を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。
（共振器構造：第６例）
　図４５は、共振器構造の第６例を説明するための模式的な断面図である。第６例において、サブ画素１００は、第１電極２０２と有機層２０４と第２電極２０６とが積層されて構成されている。但し、第６例において、第１電極２０２は、電極と反射板の機能を兼ねるように形成されている。第１電極（兼反射板）２０２は、サブ画素１００Ｒ、１００Ｇ、１００Ｂの種類に応じて選択された光学定数を有する材料によって形成されている。第１電極（兼反射板）２０２による位相シフトが異なることによって、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。
　第１電極（兼反射板）２０２は、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）等の単体金属や、これらを主成分とする合金から構成することができる。例えば、サブ画素１００Ｒの第１電極（兼反射板）２０２Ｒを銅（Ｃｕ）で形成し、サブ画素１００Ｇの第１電極（兼反射板）２０２Ｇとサブ画素１００Ｂの第１電極（兼反射板）２０２Ｂとをアルミニウムで形成するといった構成とすることができる。
　第２電極２０６を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。
　（共振器構造：第７例）
　図４６は、共振器構造の第７例を説明するための模式的な断面図である。第７例は、基本的には、サブ画素１００Ｒ、１００Ｇについては第６例を適用し、サブ画素１００Ｂについては第１例を適用したといった構成である。この構成においても、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。
　サブ画素１００Ｒ、１００Ｇに用いられる第１電極（兼反射板）２０２Ｒ、２０２Ｇは、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）等の単体金属や、これらを主成分とする合金から構成することができる。
　サブ画素１００Ｂに用いられる、反射板４０１Ｂ、光学調整層４０２Ｂ及び第１電極２０２Ｂを構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。
５．応用例
　例えば、本開示に係る技術は、さまざまな電子機器の表示部等に適用されてもよい。そこで、以下、本技術を適用することができる電子機器の例について説明する。
＜第１具体例＞
　図４７は、デジタルスチルカメラ５００の外観の一例を示す正面図である。図４８は、デジタルスチルカメラ５００の外観の一例を示す背面図である。このデジタルスチルカメラ５００は、レンズ交換式一眼レフレックスタイプのものであり、カメラ本体部（カメラボディ）５１１の正面略中央に交換式の撮影レンズユニット（交換レンズ）５１２を有し、正面左側に撮影者が把持するためのグリップ部５１３を有している。
　カメラ本体部５１１の背面中央から左側にずれた位置には、モニタ５１４が設けられている。モニタ５１４の上部には、電子ビューファインダ（接眼窓）５１５が設けられている。撮影者は、電子ビューファインダ５１５を覗くことによって、撮影レンズユニット５１２から導かれた被写体の光像を視認して構図決定を行うことが可能である。モニタ５１４や電子ビューファインダ５１５としては、これまで説明した半導体装置５０を用いることができる。
＜第２具体例＞
　図４９は、ヘッドマウントディスプレイ６００の外観図である。ヘッドマウントディスプレイ６００は、例えば、眼鏡形の表示部６１１の両側に、使用者の頭部に装着するための耳掛け部６１２を有している。このヘッドマウントディスプレイ６００において、その表示部６１１としてこれまで説明した半導体装置５０を用いることができる。
＜第３具体例＞
　図５０は、シースルーヘッドマウントディスプレイ６３４の外観図である。シースルーヘッドマウントディスプレイ６３４は、本体部６３２、アーム６３３及び鏡筒６３１で構成される。
　本体部６３２は、アーム６３３及び眼鏡６３０と接続される。具体的には、本体部６３２の長辺方向の端部はアーム６３３と結合され、本体部６３２の側面の一側は接続部材を介して眼鏡６３０と連結される。なお、本体部６３２は、直接的に人体の頭部に装着されてもよい。
　本体部６３２は、シースルーヘッドマウントディスプレイ６３４の動作を制御するための制御基板や、表示部を内蔵する。アーム６３３は、本体部６３２と鏡筒６３１とを接続させ、鏡筒６３１を支える。具体的には、アーム６３３は、本体部６３２の端部及び鏡筒６３１の端部とそれぞれ結合され、鏡筒６３１を固定する。また、アーム６３３は、本体部６３２から鏡筒６３１に提供される画像に係るデータを通信するための信号線を内蔵する。
　鏡筒６３１は、本体部６３２からアーム６３３を経由して提供される画像光を、接眼レンズを通じて、シースルーヘッドマウントディスプレイ６３４を装着するユーザの目に向かって投射する。このシースルーヘッドマウントディスプレイ６３４において、本体部６３２の表示部に、これまで説明した半導体装置５０を用いることができる。
＜第４具体例＞
　図５１は、テレビジョン装置７１０の外観の一例を示す。このテレビジョン装置７１０は、例えば、フロントパネル７１２及びフィルターガラス７１３を含む映像表示画面部７１１を有し、この映像表示画面部７１１は、これまで説明した半導体装置５０により構成されている。
＜第５具体例＞
　図５２は、スマートフォン８００の外観の一例を示す。スマートフォン８００は、各種情報を表示する表示部８０２や、ユーザによる操作入力を受け付けるボタン等から構成される操作部等を有する。上記表示部８０２は、これまで説明した半導体装置５０であることができる。
＜第６具体例＞
　図５３及び図５４は本開示の実施形態に係る半導体装置５０を有する自動車の内部の構成を示す図である。詳細には、図５９は自動車の後方から前方にかけての自動車の内部の様子を示す図であり、図６０は自動車の斜め後方から斜め前方にかけての自動車の内部の様子を示す図である。
　図５３及び図５４に示される自動車は、センターディスプレイ９１１と、コンソールディスプレイ９１２と、ヘッドアップディスプレイ９１３と、デジタルリアミラー９１４と、ステアリングホイールディスプレイ９１５と、リアエンタテイメントディスプレイ９１６とを有する。これらディスプレイの一部または全部は、これまで説明した半導体装置５０を適用することができる。
　センターディスプレイ９１１は、センターコンソール９０７上の運転席９０１及び助手席９０２に対向する場所に配置されている。図５９及び図６０では、運転席９０１側から助手席９０２側まで延びる横長形状のセンターディスプレイ９１１の例を示すが、センターディスプレイ９１１の画面サイズや配置場所は任意である。センターディスプレイ９１１には、種々のセンサ（図示省略）で検知された情報を表示可能である。具体的な一例として、センターディスプレイ９１１には、イメージセンサで撮影した撮影画像、ＴｏＦ（Ｔｉｍｅ　ｏｆ　Ｆｌｉｇｈｔ）センサで計測された自動車前方や側方の障害物までの距離画像、赤外線センサで検出された乗客の体温等を表示可能である。センターディスプレイ９１１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知等の情報であり、例えばセンターディスプレイ１９１１の裏面側に重ねて配置されたセンサ（図示省略）にて検知される情報である。操作関連情報は、センサを用いて乗員の操作に関するジェスチャを検知する。検知されるジェスチャは、自動車内の種々の設備の操作を含んでいてもよい。例えば、空調設備、ナビゲーション装置、ＡＶ（Ａｕｄｉｏ/Ｖｉｓｕａｌ）装置、照明装置等の操作を検知する。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、乗車中の各乗員の行動記録を含む。ライフログを取得及び保存することで、事故時に乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて乗員の体温を検知し、検知した体温に基づいて乗員の健康状態を推測する。あるいは、イメージセンサを用いて乗員の顔を撮像し、撮像した顔の表情から乗員の健康状態を推測してもよい。さらに、乗員に対して自動音声で会話を行って、乗員の回答内容に基づいて乗員の健康状態を推測してもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能等を含む。エンタテイメント関連情報は、センサを用いて乗員によるＡＶ装置の操作情報を検出する機能や、センサで乗員の顔を認識して、乗員に適したコンテンツをＡＶ装置にて提供する機能等を含む。
　コンソールディスプレイ９１２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ９１２は、運転席９０１と助手席９０２の間のセンターコンソール９０７のシフトレバー９０８の近くに配置されている。コンソールディスプレイ９１２にも、種々のセンサ（図示省略）で検知された情報を表示可能である。また、コンソールディスプレイ９１２には、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ９１３は、運転席９０１の前方のフロントガラス９０４の奥に仮想的に表示される。ヘッドアップディスプレイ９１３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ９１３は、運転席９０１の正面に仮想的に配置されることが多いため、自動車の速度や燃料（バッテリ）残量等の自動車の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー９１４は、自動車の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、デジタルリアミラー９１４の裏面側に重ねてセンサ（図示省略）を配置することで、例えばライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ９１５は、自動車のハンドル９０６の中心付近に配置されている。ステアリングホイールディスプレイ９１５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ９１５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報等を表示したりするのに適している。
　リアエンタテイメントディスプレイ９１６は、運転席９０１や助手席９０２の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ９１６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ９１６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサ（図示省略）で計測した結果を表示したりしてもよい。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　それぞれが発光する複数の画素を備える半導体装置であって、
　前記複数の画素それぞれの発光を制御する画素回路のトランジスタを含む第１の半導体基板と、
　前記第１の半導体基板の表面上に設けられた表面配線層と、
　前記表面配線層を挟んで前記第１の半導体基板とは反対側に設けられた発光素子層と、
　前記第１の半導体基板の裏面上に設けられた裏面配線層と、
　前記画素回路を駆動する駆動回路のトランジスタを含む第２の半導体基板と、
　前記第２の半導体基板の表面上に設けられ、前記第１の半導体基板の前記裏面配線層と電気的な接触を有するように、前記第１の半導体基板の前記裏面配線層に貼り合わされた表面配線層と、
　前記第１の半導体基板を貫通し、前記第１の半導体基板の前記表面配線層及び前記裏面配線層を接続する基板貫通ビアと、
　を備える、
　半導体装置。
（２）
　前記画素回路の要素は、前記第１の半導体基板の前記表面配線層及び前記裏面配線層にわたって設けられる、
　（１）に記載の半導体装置。
（３）
　前記複数の画素が設けられた表示領域と、
　平面視したときに前記表示領域の外側に位置する非表示領域と、
　を備え、
前記表示領域及び前記非表示領域のうちの少なくとも前記非表示領域に、前記基板貫通ビアが設けられる、
　（１）又は（２）に記載の半導体装置。
（４）
　前記表示領域及び前記非表示領域の両方に前記基板貫通ビアが設けられ、
　前記表示領域では、画素ごとに前記基板貫通ビアが設けられる、
　（３）に記載の半導体装置。
（５）
　前記発光素子層は、前記複数の画素にわたって共通に設けられたカソード膜を含み、
　前記第１の半導体基板の前記裏面配線層は、前記カソード膜と同電位になるように前記カソード膜に接続された配線を含む、
　（１）～（４）のいずれかに記載の半導体装置。
（６）
　前記カソード膜に接続され、前記複数の画素が設けられた表示領域を囲むように前記第１の半導体基板の前記表面配線層上に設けられたカソード電極を備え、
　前記第１の半導体基板の前記裏面配線層は、前記カソード電極と同電位になるように前記カソード電極に接続されるとともに前記表示領域全体に拡がる面形状を有する配線を含む、
　（５）に記載の半導体装置。
（７）
　前記カソード膜に接続され、前記複数の画素が設けられた表示領域を囲むように前記第１の半導体基板の前記表面配線層上に設けられたカソード電極を備え、
　平面視したときに、前記基板貫通ビアは、前記カソード電極と重なっている、
　（５）又は（６）に記載の半導体装置。
（８）
　前記第１の半導体基板の前記裏面配線層は、多層配線層である、
　（１）～（７）のいずれかに記載の半導体装置。
（９）
　前記第１の半導体基板の裏面配線層の配線及び前記第２の半導体基板の表面配線層の配線の接合配線は、同じ配線ピッチで配置された低電圧配線及び高電圧配線を含む、
　（１）～（８）のいずれかに記載の半導体装置。
（１０）
　前記第１の半導体基板及び前記第２の半導体基板の少なくとも一方は、シリコンを含む、
　（１）～（９）のいずれかに記載の半導体装置。
（１１）
　前記第１の半導体基板を挟んで前記第２の半導体基板とは反対側に設けられたチップを備える、
　（１）～（１０）のいずれかに記載の半導体装置。
（１２）
　前記第１の半導体基板に設けられたトランジスタと、前記第２の半導体基板に設けられたトランジスタとは、互いに異なる電源電圧で動作する、
　（１）～（１１）のいずれかに記載の半導体装置。
（１３）
　前記第１の半導体基板の前記表面配線層も、前記画素回路のトランジスタを含む、
　（１）～（１２）のいずれかに記載の半導体装置。
（１４）
　前記第１の半導体基板の前記裏面配線層と、前記第２の半導体基板の前記表面配線層との間に設けられた絶縁性薄膜を備える、
　（１）～（１３）のいずれかに記載の半導体装置。
（１５）
　前記第１の半導体基板の表面配線層は、前記半導体装置の外部との電気的な接続を与えるパッド端子が設けられた凹部を含む、
　（１）～（１４）のいずれかに記載の半導体装置。
（１６）
　前記第２の半導体基板の前記表面配線層は、前記半導体装置の外部との電気的な接続を与えるパッド端子を含む、
　（１）～（１４）のいずれかに記載の半導体装置。
（１７）
　前記発光素子層は、各画素に共通に設けられ白色光を発する有機膜を含み、
　前記半導体装置は、前記発光素子層を挟んで前記第１の半導体基板の前記表面配線層とは反対側に設けられ、前記発光素子層からの前記白色光のうち、対応する画素の色の光を通過させるフィルタ層を備える、
　（１）～（１６）のいずれかに記載の半導体装置。
（１８）
　前記発光素子層は、画素ごとに設けられ、対応する画素の色の光を発する有機膜を含む、
　（１）～（１６）のいずれかに記載の半導体装置。
（１９）
　それぞれが発光する複数の画素を備える半導体装置の製造方法であって、
　前記複数の画素それぞれの発光を制御する画素回路のトランジスタを含み表面上に表面配線層が設けられた第１の半導体基板を準備する工程と、
　前記第１の半導体基板の裏面上に裏面配線層を設けるとともに、前記第１の半導体基板を貫通し、前記第１の半導体基板の前記表面配線層及び前記裏面配線層を接続する基板貫通ビアを設ける工程と、
　前記第１の半導体基板の前記裏面配線層、及び、前記画素回路を駆動する駆動回路のトランジスタを含み表面上に表面配線層が設けられた第２の半導体基板のその表面配線層を、互いに電気的な接触を有するように貼り合わせる工程と、
　を含む、
　半導体装置の製造方法。
（２０）
　前記貼り合わせる工程では、前記第１の半導体基板及び前記第２の半導体基板の一方がウエハ状態であり他方がチップ状態である、
　（１９）に記載の半導体装置の製造方法。
　　５０　半導体装置
　　　１　半導体基板（第１の半導体基板）
　　１ａ　表面
　　１ｂ　裏面
　　１０　本体
　１０ａ　分離領域
　　１１　表面配線層
　１１ａ　凹部
　１１０　本体
　１１１　ゲート電極
１１１ａ　絶縁膜
　１１２　配線
　１１３　ビア
　１１４　ゲート電極
１１４ａ　絶縁膜
１１４ｂ　ソースドレイン
　　１２　発光素子層
　１２１　アノード電極
　１２２　有機膜
１２２Ｂ　有機膜
１２２Ｇ　有機膜
１２２Ｒ　有機膜
　１２３　カソード膜
１２３ａ　カソード電極
　１２４　保護膜
　　１３　フィルタ層
　１３Ｂ　フィルタ
　１３Ｇ　フィルタ
　１３Ｒ　フィルタ
　　１４　裏面配線層
　１４０　本体
　１４２　配線
　　　２　半導体基板（第２の半導体基板）
　　２ａ　表面
　　２ｂ　裏面
　　２１　表面配線層
　２１０　本体
　２１１　ゲート電極
２１１ａ　絶縁膜
　２１２　配線
　　　３　画素
　　３Ｂ　画素
　　３Ｇ　画素
　　３Ｒ　画素
　　３１　発光素子
　　３３　走査回路
　　３４　発光制御トランジスタ制御回路
　　３５　画像信号出力回路
　　３６　第１電流供給部
　　３７　第２電流供給部
　　　４　基板貫通ビア
　　４ａ　絶縁膜
　　　５　チップ
　　　６　絶縁性薄膜
　　　７　パッド部
　　　８　支持基板
　　　９　再配置基板
ＬＨｉｇｈ　高電圧配線
　ＬＬｏｗ　低電圧配線
ＰＨｉｇｈ　配線ピッチ
　ＰＬｏｗ　配線ピッチ
　　Ｒ１　表示領域
　　Ｒ２　非表示領域
　　　Ｔ　パッド端子

Claims (20)

  1. 　それぞれが発光する複数の画素を備える半導体装置であって、
    　前記複数の画素それぞれの発光を制御する画素回路のトランジスタを含む第１の半導体基板と、
    　前記第１の半導体基板の表面上に設けられた表面配線層と、
    　前記表面配線層を挟んで前記第１の半導体基板とは反対側に設けられた発光素子層と、
    　前記第１の半導体基板の裏面上に設けられた裏面配線層と、
    　前記画素回路を駆動する駆動回路のトランジスタを含む第２の半導体基板と、
    　前記第２の半導体基板の表面上に設けられ、前記第１の半導体基板の前記裏面配線層と電気的な接触を有するように、前記第１の半導体基板の前記裏面配線層に貼り合わされた表面配線層と、
    　前記第１の半導体基板を貫通し、前記第１の半導体基板の前記表面配線層及び前記裏面配線層を接続する基板貫通ビアと、
    　を備える、
    　半導体装置。
  2. 　前記画素回路の要素は、前記第１の半導体基板の前記表面配線層及び前記裏面配線層にわたって設けられる、
    　請求項１に記載の半導体装置。
  3. 　前記複数の画素が設けられた表示領域と、
    　平面視したときに前記表示領域の外側に位置する非表示領域と、
    　を備え、
    前記表示領域及び前記非表示領域のうちの少なくとも前記非表示領域に、前記基板貫通ビアが設けられる、
    　請求項１に記載の半導体装置。
  4. 　前記表示領域及び前記非表示領域の両方に前記基板貫通ビアが設けられ、
    　前記表示領域では、画素ごとに前記基板貫通ビアが設けられる、
    　請求項３に記載の半導体装置。
  5. 　前記発光素子層は、前記複数の画素にわたって共通に設けられたカソード膜を含み、
    　前記第１の半導体基板の前記裏面配線層は、前記カソード膜と同電位になるように前記カソード膜に接続された配線を含む、
    　請求項１に記載の半導体装置。
  6. 　前記カソード膜に接続され、前記複数の画素が設けられた表示領域を囲むように前記第１の半導体基板の前記表面配線層上に設けられたカソード電極を備え、
    　前記第１の半導体基板の前記裏面配線層は、前記カソード電極と同電位になるように前記カソード電極に接続されるとともに前記表示領域全体に拡がる面形状を有する配線を含む、
    　請求項５に記載の半導体装置。
  7. 　前記カソード膜に接続され、前記複数の画素が設けられた表示領域を囲むように前記第１の半導体基板の前記表面配線層上に設けられたカソード電極を備え、
    　平面視したときに、前記基板貫通ビアは、前記カソード電極と重なっている、
    　請求項５に記載の半導体装置。
  8. 　前記第１の半導体基板の前記裏面配線層は、多層配線層である、
    　請求項１に記載の半導体装置。
  9. 　前記第１の半導体基板の裏面配線層の配線及び前記第２の半導体基板の表面配線層の配線の接合配線は、同じ配線ピッチで配置された低電圧配線及び高電圧配線を含む、
    　請求項１に記載の半導体装置。
  10. 　前記第１の半導体基板及び前記第２の半導体基板の少なくとも一方は、シリコンを含む、
    　請求項１に記載の半導体装置。
  11. 　前記第１の半導体基板を挟んで前記第２の半導体基板とは反対側に設けられたチップを備える、
    　請求項１に記載の半導体装置。
  12. 　前記第１の半導体基板に設けられたトランジスタと、前記第２の半導体基板に設けられたトランジスタとは、互いに異なる電源電圧で動作する、
    　請求項１に記載の半導体装置。
  13. 　前記第１の半導体基板の前記表面配線層も、前記画素回路のトランジスタを含む、
    　請求項１に記載の半導体装置。
  14. 　前記第１の半導体基板の前記裏面配線層と、前記第２の半導体基板の前記表面配線層との間に設けられた絶縁性薄膜を備える、
    　請求項１に記載の半導体装置。
  15. 　前記第１の半導体基板の表面配線層は、前記半導体装置の外部との電気的な接続を与えるパッド端子が設けられた凹部を含む、
    　請求項１に記載の半導体装置。
  16. 　前記第２の半導体基板の前記表面配線層は、前記半導体装置の外部との電気的な接続を与えるパッド端子を含む、
    　請求項１に記載の半導体装置。
  17. 　前記発光素子層は、各画素に共通に設けられ白色光を発する有機膜を含み、
    　前記半導体装置は、前記発光素子層を挟んで前記第１の半導体基板の前記表面配線層とは反対側に設けられ、前記発光素子層からの前記白色光のうち、対応する画素の色の光を通過させるフィルタ層を備える、
    　請求項１に記載の半導体装置。
  18. 　前記発光素子層は、画素ごとに設けられ、対応する画素の色の光を発する有機膜を含む、
    　請求項１に記載の半導体装置。
  19. 　それぞれが発光する複数の画素を備える半導体装置の製造方法であって、
    　前記複数の画素それぞれの発光を制御する画素回路のトランジスタを含み表面上に表面配線層が設けられた第１の半導体基板を準備する工程と、
    　前記第１の半導体基板の裏面上に裏面配線層を設けるとともに、前記第１の半導体基板を貫通し、前記第１の半導体基板の前記表面配線層及び前記裏面配線層を接続する基板貫通ビアを設ける工程と、
    　前記第１の半導体基板の前記裏面配線層、及び、前記画素回路を駆動する駆動回路のトランジスタを含み表面上に表面配線層が設けられた第２の半導体基板のその表面配線層を、互いに電気的な接触を有するように貼り合わせる工程と、
    　を含む、
    　半導体装置の製造方法。
  20. 　前記貼り合わせる工程では、前記第１の半導体基板及び前記第２の半導体基板の一方がウエハ状態であり他方がチップ状態である、
    　請求項１９に記載の半導体装置の製造方法。
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