WO2024047454A1 - 半導体装置および半導体装置の駆動方法 - Google Patents

半導体装置および半導体装置の駆動方法 Download PDF

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WO2024047454A1
WO2024047454A1 PCT/IB2023/058240 IB2023058240W WO2024047454A1 WO 2024047454 A1 WO2024047454 A1 WO 2024047454A1 IB 2023058240 W IB2023058240 W IB 2023058240W WO 2024047454 A1 WO2024047454 A1 WO 2024047454A1
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transistor
conductor
insulator
oxide
wiring
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PCT/IB2023/058240
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English (en)
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Inventor
井上広樹
松嵜隆徳
小林英智
岡本佑樹
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株式会社半導体エネルギー研究所
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Definitions

  • One embodiment of the present invention relates to a semiconductor device, a memory device, and an electronic device. Further, one embodiment of the present invention relates to a method for driving a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (for example, touch sensors), input/output devices (for example, touch panels), An example of such a driving method or a manufacturing method thereof can be mentioned.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • Semiconductor elements such as transistors, semiconductor circuits, arithmetic devices, and storage devices are one form of semiconductor devices.
  • Display devices liquid crystal display devices, light emitting display devices, etc.
  • projection devices lighting devices, electro-optical devices, power storage devices, storage devices, semiconductor circuits, imaging devices, electronic equipment, and the like may be said to include semiconductor devices.
  • Non-Patent Document 1 Non-Patent Document 1
  • OS transistors transistors
  • Si transistors silicon-based transistors
  • Patent Document 2 discloses a configuration in which a layer having a plurality of OS transistors is three-dimensionally stacked on a die having a Si transistor.
  • the memory cell has a two-transistor type (2T) or a three-transistor type (3T) configuration.
  • 2T two-transistor type
  • 3T three-transistor type
  • one electrode of the capacitance of the memory cell is used so that selected memory cells and non-selected memory cells operate differently during data read operation. It is necessary to control the current flowing through the transistor for data reading by applying a signal to the transistor. However, there is a risk of malfunction due to fluctuations in the potential of the bit line for data reading. Therefore, there is a possibility that the reliability of the read data may be impaired.
  • An object of one embodiment of the present invention is to provide a semiconductor device or the like with excellent data reliability.
  • An object of one embodiment of the present invention is to provide a semiconductor device or the like that has excellent reduction in power consumption.
  • An object of one embodiment of the present invention is to provide a semiconductor device or the like that has excellent storage density.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device or the like.
  • One embodiment of the present invention includes a memory cell having a first transistor and a second transistor, the first transistor having a gate electrode, and the second transistor having a gate electrode and a back gate electrode.
  • the gate electrode of the first transistor is electrically connected to a write word line that provides a write word signal
  • one of the source or drain of the first transistor is electrically connected to a write bit line that writes a potential according to data.
  • the other of the source or drain of the first transistor is electrically connected to the gate electrode of the second transistor, and the back gate electrode of the second transistor receives a control signal for controlling the threshold voltage of the second transistor.
  • one of the source or drain of the second transistor is electrically connected to a control signal line that provides a read word signal, and the other source or drain of the second transistor is electrically connected to a control signal line that provides a read word signal;
  • a memory cell that is electrically connected to a read bit line that reads out a potential according to the data and is selected during the data read period is given a low level as a read word signal and a high level as a control signal, and the memory cell is electrically connected to a read bit line that reads out a potential corresponding to the data.
  • the semiconductor device is such that a memory cell that is not selected during a read period is given a high level as a read word signal and a low level as a control signal.
  • the first transistor and the second transistor are preferably n-channel transistors.
  • the first transistor and the second transistor each preferably include a semiconductor layer having a channel formation region, and the semiconductor layer preferably includes an oxide semiconductor.
  • the oxide semiconductor is preferably a semiconductor device containing In, Ga, and Zn.
  • a gate electrode is electrically connected to a write word line that provides a write word signal, and one of the source or drain is electrically connected to a write bit line that writes a potential according to data.
  • the memory cell array includes a memory cell having two transistors, and during a data read period, a read word signal is set to a low level and a control signal is set to a high level in a selected memory cell, and the memory cell is set to a non-selected state.
  • This is a method of driving a semiconductor device in which a read word signal is set to a high level and a control signal is set to a low level.
  • a semiconductor device or the like with excellent data reliability can be provided.
  • a semiconductor device or the like with excellent reduction in power consumption can be provided.
  • a semiconductor device or the like with excellent storage density can be provided.
  • One embodiment of the present invention can provide a novel semiconductor device or the like.
  • 1A to 1C are diagrams illustrating a configuration example and a timing chart of a semiconductor device.
  • 2A and 2B are diagrams illustrating a configuration example of a semiconductor device.
  • 3A and 3B are diagrams illustrating a semiconductor device.
  • 4A and 4B are diagrams illustrating a semiconductor device.
  • 5A and 5B are diagrams illustrating a semiconductor device.
  • 6A to 6E are diagrams illustrating configuration examples of a semiconductor device.
  • 7A and 7B are diagrams illustrating a configuration example and a timing chart of a semiconductor device.
  • 8A and 8B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 9 is a diagram illustrating a configuration example of a semiconductor device.
  • 10A to 10C are diagrams illustrating configuration examples of a semiconductor device.
  • FIG. 11 is a diagram illustrating a configuration example of a semiconductor device.
  • 12A to 12D are diagrams illustrating configuration examples of a semiconductor device.
  • FIG. 13 is a diagram illustrating a configuration example of a semiconductor device.
  • 14A and 14B are diagrams illustrating a configuration example of a semiconductor device.
  • 15A and 15B are diagrams showing an example of an electronic component.
  • 16A and 16B are diagrams showing an example of an electronic device, and
  • FIGS. 16C to 16E are diagrams showing an example of a large-sized computer.
  • FIG. 17 is a diagram showing an example of space equipment.
  • FIG. 18 is a diagram illustrating an example of a storage system applicable to a data center.
  • off-state current refers to a drain current when a transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • an off state is a state in which the voltage between the gate and source, V gs , is lower than the threshold voltage V th for n-channel transistors (higher than V th for p-channel transistors). means.
  • metal oxide refers to a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide is sometimes called an oxide semiconductor. That is, when describing an OS transistor, it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • the semiconductor device described in this embodiment includes a plurality of memory cells, and functions as a memory cell array in which data held in each memory cell is written and read.
  • FIG. 1A shows a memory cell array 10 in which memory cells 11 are arranged in a matrix of m rows and n columns.
  • FIG. 1B is a circuit diagram for explaining a configuration example of the memory cell 11 of FIG. 1A.
  • FIG. 1C is a timing chart for explaining the operation of the memory cell 11.
  • an arbitrary row may be referred to as an i row.
  • column j when indicating an arbitrary column, it may be written as column j. Therefore, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less.
  • the memory cell 11 in the i-th row and j-th column may be referred to as a memory cell 11[i,j].
  • FIG. 1A shows wirings WWL_1 to WWL_m, wirings WBL_1 to WBL_n, wirings RWL_1 to RWL_m, wirings RBL_1 to RBL_n, and wirings BGR_1 to BGR_m.
  • wiring WWL_1 the wiring WWL provided in the first (first row)
  • wiring WWL_m the wiring WWL provided in the m-th (m-th row)
  • the symbols representing ordinal numbers in each wiring may be omitted.
  • the wirings WWL_1 to WWL_m may be indicated as wiring WWL.
  • the wirings WWL_1 to WWL_m are wirings extending in the row direction.
  • the wiring WWL is also called a write word line.
  • the wiring WWL is a wiring that provides a write word signal to the memory cell 11.
  • the write word signal is a signal that controls the timing of writing data into the memory cell 11.
  • Wirings WBL_1 to WBL_n are wirings extending in the column direction.
  • the wiring WBL is also referred to as a write bit line.
  • the wiring WBL is a wiring that applies a potential to the memory cell 11 according to a data signal (data).
  • the data signal is a binary signal written in the memory cell 11, which is a high level (also referred to as "1" or VH ) or a low level (also referred to as "0" or VL ).
  • the wirings RWL_1 to RWL_m are wirings extending in the row direction.
  • the wiring RWL is also called a read word line.
  • the wiring RWL is a wiring that provides a read word signal to the memory cell 11.
  • the read word signal is a signal that controls the timing of reading data from the memory cell 11.
  • the wirings RBL_1 to RBL_n are wirings extending in the column direction.
  • the wiring RBL is also called a read bit line.
  • the wiring RBL is a wiring for reading a potential according to a data signal (data) held in the memory cell 11.
  • the data signal written to the memory cell 11 is generated by precharging the wiring RBL and changing the amount of current flowing according to the data (“1” or “0”) written to the memory cell 11. The potential is read out to the outside.
  • Wirings BGR_1 to BGR_m are wirings extending in the row direction.
  • the wiring BGR is also referred to as a control signal line.
  • the wiring BGR is a wiring that provides a signal (control signal) for controlling the threshold voltage of the transistor included in the memory cell 11.
  • the signal that controls the threshold voltage of the transistor is a binary signal of high level (also referred to as V BGRH ) or low level (also referred to as V BGRL ).
  • V BGRH binary signal of high level
  • V BGRL low level
  • FIG. 1B shows a circuit configuration applicable to the memory cell 11.
  • the memory cell 11 shown in FIG. 1B includes transistors M1 and M2 and a capacitive element C1.
  • the transistor M1 has a gate (also referred to as a "gate electrode”, “front gate”, or “first gate”).
  • Transistor M2 has a gate and a back gate (also referred to as “back gate electrode” or “second gate”).
  • the gate and the back gate have regions that overlap each other with a semiconductor layer in between.
  • the back gate can control the threshold voltage of transistor M2 by a signal that controls the threshold voltage of the transistor.
  • the transistor M1 is a write transistor in the memory cell 11.
  • the gate of transistor M1 is connected to wiring WWL.
  • One of the source and drain of the transistor M1 is connected to the wiring WBL.
  • the other of the source and drain of transistor M1 is connected to one electrode of capacitive element C1 and the gate of transistor M2.
  • the other electrode of the capacitive element C1 is connected to a wiring that provides a fixed potential, such as a GND wiring.
  • the capacitive element C1 can also be omitted by using parasitic capacitance such as the gate capacitance of the transistor M2. Note that the wiring to which the other of the source or drain of the transistor M1, the gate of the transistor M2, and one electrode of the capacitive element C1 are connected may be referred to as a node FN (node).
  • the transistor M2 is a read transistor in the memory cell 11.
  • the back gate of transistor M2 is connected to wiring BGR.
  • One of the source and drain of the transistor M2 is connected to the wiring RWL.
  • the other one of the source and drain of the transistor M2 is connected to the wiring RBL.
  • transistors M1 and M2 shown in this embodiment are both n-channel transistors. That is, when a high-level signal is applied to the gate, the gate becomes conductive (on-state), and when a low-level signal is applied to the gate, it becomes non-conductive (off-state).
  • the circuit configuration of the memory cell 11 shown in FIG. 1B is a NOSRAM memory cell, which is a type of memory cell having an OS transistor.
  • NOSRAM registered trademark
  • RAM Nonvolatile Oxide Semiconductor Random Access Memory
  • the NOSRAM is sometimes referred to as a gain cell type DRAM.
  • the transistor M1, which is an access transistor may be an OS transistor
  • the transistor M2 may be a transistor with a back gate, for example, a Si transistor with a back gate.
  • all transistors included in the memory cell 11 are preferably OS transistors. That is, it is preferable that the transistors M1 and M2 are OS transistors.
  • the current flowing between the source and drain of the OS transistor in the off state, that is, the off current is extremely small.
  • NOSRAM can be used as a non-volatile memory by retaining charges corresponding to data in the memory cell 11 using its characteristic of extremely small off-state current.
  • NOSRAM is suitable for arithmetic processing in which only data read operations are repeated in large quantities because it is possible to read data without destroying the data it holds (non-destructive read).
  • the memory cell 11 can be provided by stacking element layers including the memory cell array 10 by stacking and arranging OS transistors.
  • the storage density of the memory cell 11 can be improved by arranging the wiring connecting the memory cell and the peripheral circuit in a direction perpendicular to the substrate surface.
  • the element layer including the memory cell array 10 can be manufactured repeatedly using the same manufacturing process in the vertical direction, manufacturing costs can be reduced.
  • examples of metal oxides that can be applied to OS transistors include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide has two or three selected from indium, element M, and zinc.
  • Element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • an oxide also referred to as IAGZO
  • IAGZO indium (In), aluminum (Al), gallium (Ga), and zinc (Zn).
  • oxide also referred to as IGZTO
  • IGZTO oxide containing indium (In), gallium (Ga), zinc (Zn), and tin (Sn).
  • the metal oxide applied to the OS transistor may have two or more metal oxide layers having different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO may be used.
  • the metal oxide used in the OS transistor preferably has crystallinity.
  • the oxide semiconductor having crystallinity include CAAC (c-axis-aligned crystalline)-OS, nc (nanocrystalline)-OS, and the like. When an oxide semiconductor with crystallinity is used, a highly reliable semiconductor device can be provided.
  • OS transistors operate stably even in high-temperature environments and have little variation in characteristics.
  • the off-state current hardly increases even in a high-temperature environment.
  • the off-state current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower.
  • the on-state current is less likely to decrease even in a high-temperature environment. Therefore, a memory cell including an OS transistor operates stably even in a high-temperature environment and has high reliability.
  • FIG. 1C is a timing chart for explaining an example of the operation of the memory cell 11.
  • FIG. 1C shows signals applied to the wiring WWL, the wiring WBL, the wiring RWL, the wiring RBL, and the wiring BGR. Note that the wiring RWL and the wiring BGR are shown as RWL (selected) and BGR (selected) for the wiring in the row where the read operation is performed, and RWL (unselected) and BGR (unselected) for the wiring in the row where the read operation is not performed. ).
  • periods T1 to T6 are illustrated. Period T1 is a standby period.
  • T2 is a write period.
  • Period T3 is a standby period.
  • Periods T4 and T5 are read periods.
  • T6 is a standby period.
  • FIG. 1C illustrates data “1” or “0” written into the memory cell 11 via the wiring WBL.
  • the data written into the memory cell 11 represents data "1” when it is at a high level, and represents data "0” when it is at a low level.
  • FIG. 1C illustrates data “1” or “0” read from the memory cell 11 via the wiring RBL.
  • the wiring RBL is precharged to a high-level potential (VDD) during the read period, and data is read to an external read circuit connected to the wiring RBL in accordance with a change in the precharged potential.
  • VDD high-level potential
  • the wiring WWL is at a low level
  • the wiring WBL is at a low level (V L )
  • the wiring RWL (selected) is at a high level
  • the wiring RWL (unselected) is at a high level
  • the wiring RBL is at a high level
  • the wiring BGR (selected) is at a high level (V BGRH )
  • the wiring BGR (unselected) is at a high level (V BGRH )
  • Transistor M1 becomes non-conductive. In the transistor M2, no current flows because the terminals serving as the source or the drain are at the same potential. Note that the potential of the gate of the transistor M2 becomes the potential V H or V L written in the previous write period.
  • the wiring WWL is at a high level
  • the wiring WBL is a signal according to data (V H or V L )
  • the wiring RWL (selected) is at a high level
  • the wiring RWL (non-selected) is at a high level
  • the wiring RBL is at a high level.
  • the wiring BGR (selected) is at a high level (V BGRH )
  • the wiring BGR (unselected) is at a high level (V BGRH ).
  • Transistor M1 becomes conductive, and the potential at the gate of transistor M2 (node FN) becomes a potential corresponding to the data. In the transistor M2, since the terminals serving as the source or the drain are at the same potential, no current flows regardless of the potential of the gate.
  • the wiring WWL is at a low level
  • the wiring WBL is at a low level (V L )
  • the wiring RWL (selected) is at a high level
  • the wiring RWL (non-selected) is at a high level
  • the wiring RBL is at a high level
  • the wiring BGR (selected) is at a high level (V BGRH )
  • the wiring BGR (unselected) is at a high level (V BGRH ).
  • Both transistors M1 and M2 become non-conductive.
  • the potential written to the potential of the gate of transistor M2 (node FN) is held. In the transistor M2, since the terminals serving as the source or the drain are at the same potential, no current flows regardless of the potential of the gate.
  • the wiring WWL is at a low level
  • the wiring WBL is at a low level (V L )
  • the wiring RWL (selected) is at a high level
  • the wiring RWL (unselected) is at a high level
  • the wiring BGR (selected) is at a high level (V BGRH )
  • the wiring BGR (unselected) are at high level (V BGRH ).
  • the wiring RBL is precharged to a high level (also referred to as a precharge voltage V PRE ).
  • Transistor M1 becomes non-conductive.
  • the precharge voltage V PRE is, for example, VDD, and has the same potential as the high level of the wiring RBL. In the transistor M2, since the terminals serving as the source or the drain are at the same potential, no current flows regardless of the potential of the gate.
  • the wiring WWL is at a low level
  • the wiring WBL is at a low level (V L )
  • the wiring RWL (selected) is at a low level
  • the wiring RWL (unselected) is at a high level
  • the wiring BGR (selected) is at a high level (V BGRH )
  • the wiring BGR (unselected) are at low level (V BGRL ).
  • Transistor M1 becomes non-conductive.
  • the wiring RBL is in an electrically floating state. In other words, the potential changes depending on the current flowing through the transistor M2 of the memory cell 11.
  • the signal that controls the threshold voltage of the transistor is at a high level (V BGRH ). Therefore, the threshold voltage of the transistor is shifted to the negative side, and a current flows according to the potential of the gate.
  • a potential difference occurs between the terminals serving as the source or drain of the transistor M2, so a current flows according to the potential of the gate of the transistor M2 (node FN).
  • the data held in the memory cell 11 is data "1"
  • the current flowing through the transistor M2 is large, so the potential of the wiring RBL drops to a low level.
  • This change in the potential of the wiring RBL activates the sense amplifier connected to the wiring RBL, so that the data of the selected memory cell 11 can be read to the outside. Further, when the data held in the memory cell 11 is data "0", the current flowing through the transistor M2 is small, so the potential of the wiring RBL remains at a high level (precharged potential).
  • the terminals that become the source or drain of the transistor M2 are at equal potential in the initial state, so no current flows regardless of the potential of the gate.
  • a current flows through the transistor M2, so that the potential of the wiring RBL decreases. Therefore, the state in which the terminals serving as the source or drain of the transistor M2 are at the same potential changes, and a potential difference is generated between the high-level potential of the wiring RWL (non-selected).
  • a signal that controls the threshold voltage of transistor M2 in memory cell 11 in a non-selected row is set to a low level (V BGRL ). Therefore, the threshold voltage of the transistor shifts to the positive side, and almost no current flows regardless of the gate potential. Therefore, in the memory cell 11 of the selected row described above, by allowing current to flow through the transistor M2, even if the potential of the wiring RBL decreases, it is possible to create a configuration in which almost no current flows from the wiring RWL to the wiring RBL. . Therefore, an increase in the potential of the wiring RBL due to the current flowing from the wiring RWL via the transistor M2 in the memory cell 11 in the non-selected row can be suppressed. As a result, it is possible to obtain a semiconductor device that has excellent reliability of read data and excellent reduction in power consumption.
  • the wiring WWL is at a low level
  • the wiring WBL is at a low level (V L )
  • the wiring RWL (selected) is at a high level
  • the wiring RWL (unselected) is at a high level
  • the wiring RBL is at a high level
  • the wiring BGR (selected) is at a high level (V BGRH )
  • the wiring BGR (unselected) is at a high level (V BGRH ).
  • Transistor M1 becomes non-conductive. In the transistor M2, since the terminals serving as the source or the drain are at the same potential, no current flows regardless of the potential of the gate.
  • FIG. 2A shows a configuration example of a memory cell array in which the memory cells 11 described in FIG. 1B are arranged in three rows and one column.
  • FIG. 2A illustrates transistors M1_1 to M1_3, M2_1 to M2_3, and capacitive elements C1_1 to C1_3. Further, FIG. 2A illustrates the wirings WWL_1 to WWL_3, the wiring WBL_1, the wirings RWL_1 to RWL_3, the wiring RBL_1, and the wirings BGR_1 to BGR_3.
  • FIG. 2B is a timing chart for explaining an example of the operation of the 3 rows and 1 column memory cell array shown in FIG. 2A.
  • FIG. 2B shows signals applied to the wirings WWL_1 to WWL_3, the wiring WBL_1, the wirings RWL_1 to RWL_3, the wiring RBL_1, and the wirings BGR_1 to BGR_3. Note that in the memory cell array arranged in three rows and one column, "1", "0", and "1" are shown as data sequentially written to the memory cells.
  • V H a high level
  • V L a low level
  • periods T1 to T6 are illustrated. Periods T1 and T2 are write periods. Period T3 is a standby period. In periods T1 to T2, the wirings WWL_1 to WWL_3 are set to high level in order, and a potential corresponding to the data on the wiring WBL is written into the memory cell. The period T6 is also similar to the above description.
  • the periods T4_1 to T4_3, the periods T5_1 to T5_3, and the period T6 shown in FIG. 2B correspond to the periods T4 to T6 described in FIG. 1C.
  • the period T4_1 and the period T5_1 are periods for reading data from the memory cells in the first row and the first column.
  • Period T4_2 and period T5_2 are periods for reading data from the memory cells located in the second row and first column.
  • the period T4_3 and the period T5_3 are periods for reading data from the memory cells located in the 3rd row and 1st column.
  • the wirings WWL_1 to WWL_3 are at a low level
  • the wiring WBL_1 is at a low level (V L )
  • the wirings RWL_1 to RWL_3 are at a high level
  • the wirings BGR_1 to BGR_3 are at a high level (V BGRH ).
  • the wiring RBL_1 is precharged to a high level (also referred to as a precharge voltage V PRE ) and becomes electrically floating. In other words, the potential changes depending on the current flowing through the transistors M2_1 to M2_3.
  • Transistors M1_2 to M1_3 become non-conductive.
  • the precharge voltage V PRE is, for example, VDD, and has the same potential as the high level of the wiring RBL_1.
  • the terminals serving as sources or drains are at the same potential, so no current flows regardless of the potential of the gate.
  • the wirings WWL_1 to WWL_3 are at a low level
  • the wiring WBL_1 is at a low level (V L )
  • the wiring RWL_1 is at a low level
  • the wirings RWL_2 and RWL_3 (unselected) are at a high level
  • the wiring BGR_1 is at a high level (V BGRH )
  • the wirings BGR_2 and BGR_3 are at low level (V BGRL ).
  • Transistors M1_1 to M1_3 become non-conductive.
  • the signal that controls the threshold voltage of the transistor is at a high level (V BGRH ). Therefore, the threshold voltage of the transistor is shifted to the negative side, and a current flows according to the potential of the gate.
  • a potential difference occurs between the terminals serving as the source or drain of the transistor M2_1, so a current flows according to the potential of the gate of the transistor M2_1 (node FN_1). Since the data held at the node FN_1 is data “1” (V H ), the gate-source voltage (Vgs) is large. Therefore, the current flowing through the transistor M2_1 increases, and the potential of the wiring RBL_1 decreases to a low level.
  • the signal that controls the threshold voltage of the transistor is at a high level (V BGRL ). Therefore, the threshold voltage of the transistor is shifted to the positive side, and even when the gate-source voltage (Vgs) is large, current hardly flows.
  • the terminals serving as the source or drain of the transistor M2_2 are at equal potential in the initial state, so no current flows regardless of the potential of the gate.
  • a current flows through the transistor M2_1 in the selected row, so that the potential of the wiring RBL_1 decreases.
  • the state where the terminals serving as the source or drain of the transistor M2_2 are at the same potential changes, and a potential difference is generated between the high-level potential of the wiring RWL_2. Since the data held at the potential of the gate of the transistor M2_2 (node FN_2) is data "0" (V L ), the gate-source voltage (Vgs) is small. Therefore, the current flowing through the transistor M2_2 is small.
  • the signal that controls the threshold voltage of the transistor is at a high level (V BGRL ). Therefore, the threshold voltage of the transistor is shifted to the positive side, and even when the gate-source voltage (Vgs) is large, current hardly flows.
  • the terminals serving as the source or drain of the transistor M2_3 are at equal potential in the initial state, so no current flows regardless of the potential of the gate.
  • a current flows through the transistor M2_1 in the selected row, so that the potential of the wiring RBL_1 decreases.
  • the state where the terminals serving as the source or drain of the transistor M2_3 are at the same potential changes, and a potential difference is generated between the high-level potential of the wiring RWL_3. Since the data held at the potential of the gate of transistor M2_3 (node FN_3) is data “1” (V H ), the gate-source voltage (Vgs) increases, but the threshold voltage of the transistor mentioned above increases. Due to the shift to the positive side, it is difficult for the current to flow through the transistor M2_3.
  • FIG. 3A schematically shows the operation of reading data from the memory cells located in the third row and the first column during the above-described period T5_1.
  • FIG. 3B shows the electrical characteristics (Id-Vg electrical characteristics) of the transistor that change depending on the signal that controls the threshold voltage of the transistor.
  • a graph 130 is a curve when V BGRH is applied to the back gate, and shows the threshold voltage Vth.
  • a graph 131 is a curve when V BGRL is applied to the back gate, and indicates the threshold voltage Vth R (>Vth).
  • the Id-Vg electrical characteristics shown in FIG. 3B are the Id-Vg electrical characteristics of an n-channel transistor.
  • the Id-Vg electrical characteristic represents the change in drain current (Id) with respect to the change in gate voltage (Vg).
  • the threshold voltage decreases as shown in FIG. 3B, so that a current flows according to the potential of the node FN_1. Current flows along the path indicated by the solid arrow.
  • the transistor M2_1 becomes conductive because the node FN_1 has data “1” (V H ).
  • the threshold voltages of the transistors M2_2 and M2_3 in the second and third rows, which are non-selected rows, are increased as shown in Vth R shown in FIG. 3B. Therefore, the current that flows can be reduced regardless of the potentials of nodes FN_2 and FN_3.
  • Transistors M2_2 and M2_3 are in a non-conductive state (represented by a cross in the figure).
  • Period T4-2 is similar to period T4-1. Further, in the period T5_2, the transistor M2_2 in the second row, which is the selected row, becomes non-conductive because the node FN_2 is data "0" (V L ). Therefore, unlike in the period T5-1, the potential of the wiring RBL does not decrease due to the read operation.
  • Period T4-3 is similar to period T4-1. Further, in the period T5_3, the transistor M2_3 in the third row, which is the selected row, becomes conductive because the node FN_3 is data "1" (V H ).
  • the threshold voltage of the transistors M2_1 and M2_2 is large as shown in Vth R shown in FIG. 3B, and the potential of the nodes FN_1 and FN_2 decreases.
  • the current that flows can be reduced regardless of the
  • a signal that controls the threshold voltage of transistor M2_1 or M2_3 in memory cell 11 in a non-selected row is set to a low level (V BGRL ). Therefore, the threshold voltage of the transistor shifts to the positive side, and almost no current flows regardless of the gate potential. Therefore, by causing a current to flow through the transistor M2_1 or M2_3 in the selected row, even if the potential of the wiring RBL_1 decreases, it is possible to create a configuration in which almost no current flows from the wiring RWL_1 or RWL_3 toward the wiring RBL_1.
  • FIG. 4A is a configuration example of a memory cell array provided in three rows and one column in the configuration shown in FIG. 2A, in which the transistors M2_1 to M2_3 have no back gates connected to the wirings BGR_1 to BGR_3.
  • FIG. 4B is an ideal timing chart for explaining an example of the operation of the 3 rows and 1 column memory cell array shown in FIG. 4A.
  • FIG. 4B shows an example of operation without the wirings BGR_1 to BGR_3 in the timing chart shown in FIG. 2B.
  • the operation during the period t1 to t6 shown in FIG. 4B is also similar to the period T1 to T6 in FIG. 2B, except that there are no wirings BGR_1 to BGR_3.
  • the wirings WWL_1 to WWL_3 are at a low level
  • the wiring WBL_1 is at a low level (V L )
  • the wiring RWL_1 is at a low level
  • the wirings RWL_2 and RWL_3 are at a high level.
  • FIG. 5A schematically shows the current path of the wiring RBL_1 due to the read operation of data from the memory cells located in the third row and the first column during the period t5-1 in FIG. 4B.
  • the threshold voltages of the transistors M2_1 to M2_3 are indicated by Vth.
  • Vth corresponds to Vth explained in FIG. 3B.
  • FIG. 5B shows that during the period t5_1 and the period t5_3 described in FIGS. 4A and 4B, due to the current flowing through the transistor M2_1 in the first row which is a non-selected row and the transistor M2_3 in the third row which is a non-selected row
  • FIG. 3 is a diagram illustrating the influence on a timing chart.
  • a current according to the potential of the node FN_1 flows through the transistor M2_1 in the first row, which is the selected row. Current flows along the path indicated by the solid arrow.
  • the transistor M2_1 becomes conductive because the node FN_1 has data “1” (V H ).
  • V PRE VDD
  • a current flows through the transistor M2_1 in the selected row, so that the potential of the wiring RBL_1 decreases toward the GND potential. Therefore, the state where the terminals serving as the source or drain of the transistor M2_2 are at the same potential changes, and a potential difference is generated between the high-level potential of the wiring RWL_2.
  • the state where the terminals serving as the source or drain of the transistor M2_3 are at equal potential changes, and a potential difference is generated between the high-level potential of the wiring RWL_2. Since the data held at the potential of the gate of the transistor M2_3 (node FN_3) is data "1" (V H ), the gate-source voltage (Vgs) is large. Therefore, a large current flows through the transistor M2_3 in the third row, which is a non-selected row. Current flows along the path indicated by the dotted arrow. The potential of the wiring RBL_1 becomes the potential GND+V1, which is increased from the GND potential.
  • the threshold of transistor M2_1 or M2_3 in memory cell 11 of the selected row is The signal that controls the value voltage is set to low level (V BGRL ). Therefore, the threshold voltage of the transistor shifts to the positive side, and almost no current flows regardless of the gate potential. Therefore, by causing a current to flow through the transistor M2_1 or M2_3 in the selected row, even if the potential of the wiring RBL_1 decreases, it is possible to create a configuration in which almost no current flows from the wiring RWL_1 or RWL_3 toward the wiring RBL_1.
  • FIG. 6A shows a configuration example of a two-transistor type (2T) NOSRAM memory cell that can be applied to the memory cell 11.
  • the memory cell 11A shown in FIG. 6A has a back gate in the transistor M1.
  • the back gate of the transistor M1 is connected to the wiring BGW.
  • the wiring BGW is given a signal that controls the threshold voltage of the transistor M1.
  • FIG. 6B shows another configuration example of a two-transistor (2T) NOSRAM memory cell that can be applied to the memory cell 11.
  • Memory cell 11B shown in FIG. 6B has a back gate in transistor M1.
  • the back gate of transistor M1 is connected to the gate of transistor M1.
  • FIG. 6C shows another configuration example of a two-transistor type (2T) NOSRAM memory cell that can be applied to the memory cell 11.
  • a memory cell 11C shown in FIG. 6C has a configuration in which the capacitive element C1 is omitted from the memory cell 11 described with reference to FIG. 1B and the like.
  • the gate capacitance or parasitic capacitance of the transistor M2 can be used as the capacitance corresponding to the capacitive element C1.
  • FIG. 6D shows another configuration example of a two-transistor type (2T) NOSRAM memory cell that can be applied to the memory cell 11.
  • a memory cell 11D shown in FIG. 6D has a configuration in which the capacitive element C1 is omitted from the memory cell 11A described in FIG. 6A.
  • the gate capacitance or parasitic capacitance of the transistor M2 can be used as the capacitance corresponding to the capacitive element C1.
  • FIG. 6E shows another configuration example of a two-transistor (2T) NOSRAM memory cell applicable to the memory cell 11.
  • a memory cell 11E shown in FIG. 6E has a configuration in which the capacitive element C1 is omitted from the memory cell 11B described in FIG. 6B.
  • the gate capacitance or parasitic capacitance of the transistor M2 can be used as the capacitance corresponding to the capacitive element C1.
  • FIG. 7A shows a configuration example in which BGR (non-selected) is set to low level in period T4 in the timing chart in FIG. 1C.
  • FIG. 7B shows a configuration example in which a precharge operation is performed during period T3, which is the standby period, in the timing chart in FIG. 1C.
  • the configuration example shown in FIG. 7B is a configuration in which an operation corresponding to period T4 is performed within period T3. With this configuration, it is possible to shorten the read period.
  • the signal that controls the threshold voltage of the transistor M2 in the memory cell 11 of the selected row is set to a low level (V BGRL ). Therefore, the threshold voltage of the transistor shifts to the positive side, and almost no current flows regardless of the gate potential. Therefore, in the memory cell 11 of the selected row described above, by allowing current to flow through the transistor M2, even if the potential of the wiring RBL decreases, it is possible to create a configuration in which almost no current flows from the wiring RWL to the wiring RBL. . Therefore, an increase in the potential of the wiring RBL due to the current flowing from the wiring RWL via the transistor M2 in the memory cell 11 in the non-selected row can be suppressed. As a result, it is possible to obtain a semiconductor device that has excellent reliability of read data and excellent reduction in power consumption.
  • FIG. 8A shows a schematic perspective view of a storage device according to one embodiment of the present invention.
  • FIG. 8B shows a block diagram of a storage device according to one embodiment of the present invention.
  • the memory device 150 shown in FIGS. 8A and 8B includes a drive circuit layer 701 and an n-layer memory layer 700. Each storage layer 700 has a memory cell array 10. Memory cell array 10 has a plurality of memory cells 11.
  • the n-layer memory layer 700 is provided on the drive circuit layer 701.
  • the area occupied by the memory device 150 can be reduced. Furthermore, the storage capacity per unit area can be increased.
  • the first storage layer 700 is referred to as a storage layer 700_1, the second storage layer 700 is referred to as a storage layer 700_2, and the third storage layer 700 is referred to as a storage layer 700_3.
  • the k-th storage layer 700 (k is an integer from 1 to n) is referred to as a storage layer 700_k
  • the n-th storage layer 700 is referred to as a storage layer 700_n. Note that in this embodiment, etc., when describing matters related to the entire n-layer storage layer 700, or when indicating matters common to each layer of the n-layer storage layer 700, the term "memory layer 700" is simply used. There are cases where
  • the drive circuit layer 701 includes a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 includes a peripheral circuit 41, a control circuit 32, and a voltage generation circuit 33.
  • each circuit, each signal, and each voltage can be removed or removed as necessary. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • Signal BW, signal CE, and signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signal PON1 and signal PON2 are power gating control signals. Note that the signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit that has a function of controlling the overall operation of the storage device 150. For example, the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation, read operation) of the storage device 150. Alternatively, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation, read operation) of the storage device 150.
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling input of the signal CLK to the voltage generation circuit 33. For example, when an H level signal is applied to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to and from the memory cell 11.
  • the peripheral circuit 41 includes a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, and an output circuit 48 ( It has an Output Cir.) and a sense amplifier 46 (Sense Amplifier).
  • the row decoder 42 and column decoder 44 have a function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for specifying a row to be accessed
  • the column decoder 44 is a circuit for specifying a column to be accessed.
  • the row driver 43 has a function of selecting the wiring WWL (write word line) or the wiring RWL (read word line) designated by the row decoder 42.
  • the column driver 45 has a function of writing data into the memory cell 11, a function of reading data from the memory cell 11, a function of holding the read data, and the like.
  • the column driver 45 has a function of selecting a wiring WBL (write bit line) and a wiring RBL (read bit line) designated by the column decoder 44.
  • the input circuit 47 has a function of holding the signal WDA.
  • the data held by the input circuit 47 is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written into the memory cell 11.
  • the data (Dout) read from the memory cell 11 by the column driver 45 is output to the output circuit 48.
  • the output circuit 48 has a function of holding Dout. Further, the output circuit 48 has a function of outputting Dout to the outside of the storage device 150.
  • the data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • the PSW 23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the storage device 150 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to bring the word line to a high level, and is higher than VDD.
  • the signal PON1 controls the on/off of the PSW22
  • the signal PON2 controls the on/off of the PSW23.
  • the number of power domains to which VDD is supplied is one, but the number may be plural. In this case, a power switch may be provided for each power domain.
  • Each of the n storage layers 700 has a memory cell array 10. Furthermore, the memory cell array 10 has a plurality of memory cells 11. 8A and 8B show an example in which the memory cell array 10 has a plurality of memory cells 11 arranged in a matrix of p rows and q columns (p and q are integers of 2 or more).
  • the rows and columns extend in directions perpendicular to each other.
  • the X direction is defined as a "row” and the Y direction is defined as a "column,” but the X direction may be defined as a "column” and the Y direction may be defined as a "row.”
  • the memory cell 11 provided in the 1st row and 1st column is indicated as memory cell 11[1,1] and the memory cell 11 provided in the pth row and qth column is indicated as memory cell 11[p,q]. It shows. Further, the memory cell 11 provided in the i-th row and j-th column (i is an integer from 1 to p and j is an integer from 1 to q) is indicated as a memory cell 11[i,j].
  • the memory cell 11 can be a semiconductor device with excellent power savings and reliability by applying a method for driving a semiconductor device that is one embodiment of the present invention.
  • the wiring WBL and the wiring RBL are arranged in a direction perpendicular to the substrate surface.
  • the length of the wiring between the storage layer 700 and the drive circuit layer 701 can be shortened. Therefore, the signal propagation distance between the wiring WBL and the sense amplifier connected to the wiring RBL can be shortened, and the resistance and parasitic capacitance of the wiring WBL and wiring RBL can be significantly reduced, resulting in reductions in power consumption and signal delay. realizable.
  • FIG. 9 A part of the cross-sectional structure of the semiconductor device is shown in FIG.
  • the semiconductor device shown in FIG. 9 includes a transistor 550, a transistor 500, and a capacitor 600.
  • 10A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 10B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 10C is a cross-sectional view of the transistor 550 in the channel width direction.
  • transistor 550 corresponds to a Si transistor
  • transistor 500 corresponds to an OS transistor.
  • the transistor 500 is provided above the transistor 550, and the capacitor 600 is provided above the transistor 550 and the transistor 500.
  • the transistor 550 is provided on the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 made of a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b.
  • the transistor 550 As shown in FIG. 10C, in the transistor 550, the upper surface of the semiconductor region 313 and the side surfaces in the channel width direction are covered with a conductor 316 via an insulator 315. In this way, by making the transistor 550 a Fin type transistor, the effective channel width increases, so that the on-characteristics of the transistor 550 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-state characteristics of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor be included in the region where a channel is formed in the semiconductor region 313, the region in the vicinity thereof, the low resistance region 314a serving as a source region or a drain region, and the low resistance region 314b.
  • it contains crystalline silicon.
  • it may be formed of a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a structure using silicon may be used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • the low resistance region 314a and the low resistance region 314b are made of an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Contains elements that
  • the conductor 316 that functions as a gate electrode is made of a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • conductive materials such as metal oxide materials or metal oxide materials.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both electrical conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a layered conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 550 may be formed using an SOI (Silicon on Insulator) substrate or the like.
  • SOI substrates are formed by implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects that occur in the surface layer.
  • a SIMOX (Separation by Implanted Oxygen) substrate, a smart cut method that cleaves a semiconductor substrate by utilizing the growth of microvoids formed by hydrogen ion implantation through heat treatment, and an ELTRAN method (registered trademark: Epitaxial Layer Transfer) are used.
  • An SOI substrate formed using a method may also be used.
  • a transistor formed using a single crystal substrate includes a single crystal semiconductor in a channel formation region.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked to cover the transistor 550.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, etc. are used. Bye.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the insulator 322 may have a function as a flattening film that flattens the step caused by the transistor 550 and the like provided below.
  • the upper surface of the insulator 322 may be planarized by a planarization process using chemical mechanical polishing (CMP) or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having barrier properties that prevents hydrogen, impurities, and the like from diffusing from the substrate 311 or the transistor 550 into a region where the transistor 500 is provided.
  • silicon nitride formed by a CVD method can be used, for example.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, temperature programmed desorption gas analysis (TDS).
  • TDS temperature programmed desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is determined by the amount converted into hydrogen atoms per area of the insulator 324 when the surface temperature of the film is in the range of 50°C to 500°C.
  • the amount may be 1 ⁇ 10 16 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the dielectric constant of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the dielectric constant of the insulator 324.
  • a capacitor 600 or a conductor 328 connected to the transistor 500, a conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used in a single layer or in a stacked manner. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring connected to the transistor 550.
  • the conductor 356 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 356 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 350 having hydrogen barrier properties.
  • the conductor having barrier properties against hydrogen for example, tantalum nitride or the like may be used. Further, by stacking tantalum nitride and highly conductive tungsten, diffusion of hydrogen from the transistor 550 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having hydrogen barrier properties be in contact with the insulator 350 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are stacked in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or wiring. Note that the conductor 366 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 366 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 360 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are stacked in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or wiring. Note that the conductor 376 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 376 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 370 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are stacked in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or wiring. Note that the conductor 386 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 386 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 380 having hydrogen barrier properties.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described, but the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer containing the conductor 356 may be five or more.
  • an insulator 510, an insulator 512, an insulator 514, and an insulator 516 are provided in a laminated manner in this order.
  • Any one of the insulators 510, 512, 514, and 516 is preferably made of a substance that has barrier properties against oxygen, hydrogen, or the like.
  • a film having barrier properties that prevents hydrogen, impurities, etc. from diffusing from the substrate 311 or the region where the transistor 550 is provided to the region where the transistor 500 is provided is used. It is preferable. Therefore, the same material as the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having barrier properties against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Furthermore, by using materials with relatively low dielectric constants as these insulators, parasitic capacitance occurring between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (for example, the conductor 503) forming the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function as a plug or wiring connected to the capacitor 600 or the transistor 550.
  • the conductor 518 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 518 in the region in contact with the insulator 510 and the insulator 514 is a conductor having barrier properties against oxygen, hydrogen, and water.
  • the transistor 550 and the transistor 500 can be separated by a layer having barrier properties against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 514.
  • the transistor 500 includes a conductor 503 embedded in an insulator 514 and an insulator 516, and an insulator 520 disposed over the insulator 516 and the conductor 503. , an insulator 522 disposed on the insulator 520, an insulator 524 disposed on the insulator 522, an oxide 530a disposed on the insulator 524, and an oxide 530a disposed on the oxide 530a.
  • the insulator 580 has an overlapping opening formed therein, an insulator 545 placed on the bottom and side surfaces of the opening, and a conductor 560 placed on the surface where the insulator 545 is formed.
  • an insulator 544 is disposed between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545, and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • an insulator 574 is preferably disposed over the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and the oxide 530b may be collectively referred to as the oxide 530.
  • the transistor 500 shows a structure in which two layers, an oxide 530a and an oxide 530b, are stacked in a region where a channel is formed and in the vicinity thereof, the present invention is not limited to this.
  • a single layer of the oxide 530b or a stacked structure of three or more layers may be used.
  • the conductor 560 is shown as having a two-layer stacked structure, but the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 9 and 10A is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, and the like.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of conductor 560, conductor 542a, and conductor 542b is selected in a self-aligned manner with respect to the opening in insulator 580. That is, in the transistor 500, the gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, since the conductor 560 can be formed without providing a margin for alignment, the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of semiconductor devices can be achieved.
  • the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and the transistor 500 can have high frequency characteristics.
  • the conductor 560 may function as a first gate (also referred to as top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 503 is arranged to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. Can be done.
  • a structure of a transistor in which a channel formation region is electrically surrounded by an electric field of a first gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification and the like can also be regarded as a type of Fin type structure.
  • a Fin type structure refers to a structure in which a gate electrode is arranged so as to surround at least two or more surfaces (specifically, two, three, or four sides) of a channel.
  • the channel formation region can be electrically surrounded.
  • the S-channel structure is a structure that electrically surrounds the channel formation region, it is substantially equivalent to a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure. You can say that.
  • the channel formation region formed at or near the interface between the oxide 530 and the gate insulator can be formed in the entire bulk of the oxide 530. can. Therefore, it is possible to improve the current density flowing through the transistor, and thus it is expected that the on-state current of the transistor or the field effect mobility of the transistor will be increased.
  • the conductor 503 has the same configuration as the conductor 518, and a conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and a conductor 503b is further formed inside.
  • the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure of three or more layers.
  • a conductive material as the conductor 503a, which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to pass through).
  • a conductive material that has a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • the function of suppressing the diffusion of impurities or oxygen refers to the function of suppressing the diffusion of any one or all of the impurities or the oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from decreasing due to oxidation of the conductor 503b.
  • the conductor 503 also serves as a wiring
  • the conductor 503 is illustrated as a stack of the conductor 503a and the conductor 503b in this embodiment, the conductor 503 may have a single-layer structure.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than the oxygen that satisfies the stoichiometric composition.
  • the oxygen is easily released from the film by heating.
  • oxygen released by heating may be referred to as "excess oxygen.” That is, it is preferable that a region containing excess oxygen (also referred to as an “excess oxygen region”) is formed in the insulator 524.
  • V OH defects
  • electrons which are carriers
  • a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate. In one aspect of the invention, it is preferred to reduce the V OH in oxide 530 as much as possible to make it highly pure or substantially pure.
  • an oxide material from which some oxygen is released by heating is an oxide with an amount of desorbed oxygen in terms of oxygen atoms of 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a density of .0 ⁇ 10 19 atoms/cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms/cm 3 or more, or 3.0 ⁇ 10 20 atoms/cm 3 or more.
  • the surface temperature of the film during the above TDS analysis is preferably in the range of 100°C or more and 700°C or less, or 100°C or more and 400°C or less.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other and subjected to one or more of heat treatment, microwave treatment, and RF treatment. By performing this treatment, water or hydrogen in the oxide 530 can be removed.
  • a reaction occurs in which the bond of VoH is broken, or in other words, a reaction “V O H ⁇ Vo+H” occurs, resulting in dehydrogenation.
  • a part of the hydrogen generated at this time may combine with oxygen and be removed from the oxide 530 or the insulator near the oxide 530 as H 2 O. Further, some of the hydrogen may be gettered to the conductors 542a and 542b.
  • the microwave processing it is preferable to use, for example, an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the microwave treatment may be performed at a pressure of 133 Pa or higher, preferably 200 Pa or higher, and more preferably 400 Pa or higher.
  • the gas introduced into the apparatus for performing microwave processing for example, oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more. % or less.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed, for example, at a temperature of 100°C or higher and 450°C or lower, more preferably 350°C or higher and 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 530, and oxygen vacancies (V O ) can be reduced. Further, the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to compensate for the desorbed oxygen after heat treatment in a nitrogen gas or inert gas atmosphere. good.
  • heat treatment may be performed continuously in an atmosphere of nitrogen gas or inert gas.
  • the oxygen vacancies in the oxide 530 can be repaired by the supplied oxygen, or in other words, the reaction "Vo+O ⁇ null" can be promoted. Further, by reacting the supplied oxygen with the hydrogen remaining in the oxide 530, the hydrogen can be removed as H 2 O (dehydrated). This can suppress hydrogen remaining in the oxide 530 from recombining with oxygen vacancies and forming V OH .
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atoms, oxygen molecules, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atoms, oxygen molecules, etc.
  • the insulator 522 has the function of suppressing the diffusion of oxygen, impurities, etc., so that the oxygen contained in the oxide 530 does not diffuse toward the insulator 520 side. Further, the conductor 503 can be prevented from reacting with oxygen contained in the insulator 524, the oxide 530, and the like.
  • the insulator 522 is made of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba,Sr)TiO 3 (BST) in a single layer or in a stacked layer. As transistors become smaller and more highly integrated, problems such as off-current may occur due to thinning of gate insulating films. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba,Sr)TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material that has the function of suppressing the diffusion of impurities and oxygen (the oxygen is difficult to permeate).
  • the insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 or the incorporation of impurities such as hydrogen into the oxide 530 from the periphery of the transistor 500. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 having a stacked layer structure that is thermally stable and has a high dielectric constant can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are illustrated as the second gate insulating film having a three-layer stacked structure;
  • the insulating film may have a single layer, two layers, or a stacked structure of four or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the transistor 500 uses a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel formation region.
  • the metal oxide that functions as an oxide semiconductor may be formed by a sputtering method or by an ALD (Atomic Layer Deposition) method.
  • ALD Advanced Deposition
  • the film density can be increased.
  • the ALD method it is possible to improve coverage or controllability of the film thickness (typically 10 nm or less, preferably 1 nm or more and 5 nm or less).
  • plasma treatment or microwave treatment may be performed to improve the crystallinity of the oxide semiconductor.
  • microwave processing refers to processing using, for example, a device having a power source that generates high-density plasma using microwaves.
  • microwave refers to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less. Note that a metal oxide that functions as an oxide semiconductor will be described in detail in other embodiments.
  • the oxide 530 can suppress diffusion of impurities from a component formed below the oxide 530a to the oxide 530b.
  • the oxide 530 preferably has a structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M among the constituent elements is larger than the atomic ratio of the element M among the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the bottom of the conduction band of the oxide 530a is higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b changes continuously or forms a continuous junction.
  • the oxide 530a and the oxide 530b having a common element other than oxygen (main component) a mixed layer with a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide
  • an In-Ga-Zn oxide, a Ga-Zn oxide, a gallium oxide, or the like may be used as the oxide 530a.
  • the main path of carriers is the oxide 530b.
  • the oxide 530a the above structure, the density of defect levels at the interface between the oxide 530a and the oxide 530b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b functioning as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from , iridium, strontium, and lanthanum, an alloy containing the above-mentioned metal elements, or an alloy that is a combination of the above-mentioned metal elements.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a metal nitride film such as tantalum nitride is preferable because it has barrier properties against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as having a single-layer structure, but they may have a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be laminated.
  • a titanium film and an aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a two-layer structure in which a copper film is laminated on a titanium film.
  • a two-layer structure in which copper films are laminated may be used.
  • a three-layer structure in which a titanium film or titanium nitride film is laminated, an aluminum film or a copper film is stacked on top of the titanium film or titanium nitride film, and a titanium film or titanium nitride film is further formed on top of the titanium film or titanium nitride film, a molybdenum film or
  • a molybdenum nitride film, an aluminum film or a copper film is laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or molybdenum nitride film is further formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as low resistance regions at and near the interface between the oxide 530 and the conductor 542a (conductor 542b).
  • the region 543a functions as either a source region or a drain region
  • the region 543b functions as the other source region or drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal included in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier concentration of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided to cover the side surface of the oxide 530 and be in contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • the insulator 544 it is preferable to use aluminum oxide, hafnium oxide, aluminum, an oxide containing hafnium (hafnium aluminate), etc., which are insulators containing oxides of one or both of aluminum and hafnium. .
  • hafnium aluminate has higher heat resistance than hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize during heat treatment in a later step.
  • the conductor 542a and the conductor 542b are made of an oxidation-resistant material or a material whose conductivity does not significantly decrease even if it absorbs oxygen, the insulator 544 is not an essential component. It may be designed as appropriate depending on the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to suppress impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b. Furthermore, oxidation of the conductors 542a and 542b due to excess oxygen in the insulator 580 can be suppressed.
  • the insulator 545 functions as a first gate insulating film. Like the insulator 524 described above, the insulator 545 is preferably formed using an insulator that contains excess oxygen and releases oxygen when heated.
  • silicon oxide with excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and silicon oxide with vacancies. It is possible to use silicon oxide having the following properties. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 545 By providing an insulator containing excess oxygen as the insulator 545, oxygen can be effectively supplied from the insulator 545 to the channel formation region of the oxide 530b. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 545 is reduced.
  • the thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 545 and the conductor 560 in order to efficiently supply excess oxygen contained in the insulator 545 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed.
  • a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a laminated structure similarly to the second gate insulating film. As transistors become smaller and more highly integrated, problems such as off-current may occur due to the thinning of the gate insulating film. By forming a stacked structure using physically stable materials, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Furthermore, a laminated structure that is thermally stable and has a high dielectric constant can be achieved.
  • the conductor 560 functioning as the first gate electrode is shown as having a two-layer structure in FIGS. 10A and 10B, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 560a is a conductive material that has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • the material is used.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced and the conductor 560a can be made into a conductor. This can be called an OC (Oxide Conductor) electrode.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 560b.
  • the conductor 560b also functions as a wiring, it is preferable to use a conductor with high conductivity.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • insulator 580 has regions of excess oxygen.
  • silicone, resin, or the like it is preferable to use silicone, resin, or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide with vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 has an excess oxygen region.
  • oxygen in the insulator 580 can be efficiently supplied to the oxide 530.
  • concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed to overlap the region between the conductor 542a and the conductor 542b. Thereby, the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the conductor 560 When miniaturizing semiconductor devices, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. For this reason, when the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, so even if the conductor 560 has a high aspect ratio shape, the conductor 560 can be formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium may be used as the insulator 574. Can be done.
  • aluminum oxide has high barrier properties, and even if it is a thin film of 0.5 nm or more and 3.0 nm or less, it can suppress the diffusion of hydrogen and nitrogen. Therefore, aluminum oxide formed by sputtering can function as an oxygen supply source as well as a barrier film for impurities such as hydrogen.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • a conductor 540a and a conductor 540b are arranged in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided facing each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as a conductor 546 and a conductor 548, which will be described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 is preferably made of a substance that has barrier properties against oxygen, hydrogen, and the like. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • the insulator 582 is preferably made of a metal oxide such as aluminum oxide, hafnium oxide, tantalum oxide, or the like.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used for the insulator 586.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulators 520, 522, 524, 544, 580, 574, 581, 582, and 586 include a conductor 546, a conductor 548, etc. is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring connected to the capacitor 600, the transistor 500, or the transistor 550.
  • the conductor 546 and the conductor 548 can be provided using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed to surround the transistor 500, and an insulator having high barrier properties against hydrogen or water may be formed to cover the opening.
  • the plurality of transistors 500 may be wrapped together with an insulator having high barrier properties against hydrogen or water.
  • an opening to surround the transistor 500 for example, an opening reaching the insulator 522 or 514 is formed, and the above-mentioned insulator with high barrier properties is formed in contact with the insulator 522 or 514. If formed, it can also serve as part of the manufacturing process of the transistor 500, which is preferable.
  • the insulator with high barrier properties against hydrogen or water for example, a material similar to the insulator 522 or the insulator 514 may be used.
  • the transistor that can be used in the present invention is not limited to the transistor 500 shown in FIGS. 10A and 10B.
  • a transistor 500 having the structure shown in FIG. 11 may be used.
  • an insulator 555 is used, and the conductors 542a (conductors 542a1 and 542a2) and conductors 542b (conductors 542b1 and 542b2) have a stacked structure. This is different from the transistors shown in FIGS. 10A and 10B in this respect.
  • the conductor 542a has a laminated structure of a conductor 542a1 and a conductor 542a2 on the conductor 542a
  • the conductor 542b has a laminated structure of a conductor 542b1 and a conductor 542b2 on the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 in contact with the oxide 530b are preferably conductors that are difficult to oxidize, such as metal nitride. Thereby, the conductor 542a and the conductor 542b can be prevented from being excessively oxidized by oxygen contained in the oxide 530b.
  • the conductor 542a2 and the conductor 542b2 are preferably conductors such as metal layers that have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the conductor 542a and the conductor 542b can function as highly conductive wiring or electrodes.
  • a semiconductor device can be provided in which the conductor 542a and the conductor 542b, which function as wiring or electrodes, are provided in contact with the upper surface of the oxide 530, which functions as an active layer.
  • metal nitrides such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, and nitrides containing tantalum and aluminum. It is preferable to use a nitride containing titanium, aluminum, or the like. In one aspect of the invention, nitrides containing tantalum are particularly preferred. Further, for example, ruthenium, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, etc. may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • the conductor 542a2 and the conductor 542b2 have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the thickness of the conductor 542a2 and the conductor 542b2 be larger than the thickness of the conductor 542a1 and the conductor 542b1.
  • a conductor that can be used for the conductor 560b may be used. With the above structure, the resistance of the conductor 542a2 and the conductor 542b2 can be reduced.
  • tantalum nitride or titanium nitride can be used as the conductor 542a1 and the conductor 542b1, and tungsten can be used as the conductor 542a2 and the conductor 542b2.
  • the distance between the conductor 542a1 and the conductor 542b1 is smaller than the distance between the conductor 542a2 and the conductor 542b2.
  • the insulator 555 is preferably an insulator that is difficult to oxidize, such as nitride.
  • the insulator 555 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, and has a function of protecting the conductor 542a2 and the conductor 542b2. Since the insulator 555 is exposed to an oxidizing atmosphere, it is preferably an inorganic insulator that is not easily oxidized. Furthermore, since the insulator 555 is in contact with the conductor 542a2 and the conductor 542b2, it is preferably an inorganic insulator that does not easily oxidize the conductors 542a2 and 542b2. Therefore, the insulator 555 is preferably made of an insulating material that has barrier properties against oxygen. For example, silicon nitride can be used as the insulator 555.
  • openings are formed in an insulator 580 and an insulator 544, an insulator 555 is formed in contact with the sidewall of the opening, and a conductor 542a1 and a conductor 542b1 are separated using a mask. By doing so, it is formed.
  • the opening overlaps with a region between the conductor 542a2 and the conductor 542b2. Further, a portion of the conductor 542a1 and the conductor 542b1 are formed to protrude into the opening.
  • the insulator 555 contacts the top surface of the conductor 542a1, the top surface of the conductor 542b1, the side surface of the conductor 542a2, and the side surface of the conductor 542b2 within the opening. Further, the insulator 545 is in contact with the upper surface of the oxide 530 in a region between the conductor 542a1 and the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 and before forming the insulator 545 it is preferable to perform heat treatment in an atmosphere containing oxygen.
  • oxygen can be supplied to the oxide 530a and the oxide 530b, and oxygen vacancies can be reduced.
  • the insulator 555 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, excessive oxidation of the conductor 542a2 and the conductor 542b2 can be prevented.
  • the electrical characteristics and reliability of the transistor can be improved. Further, variations in electrical characteristics of a plurality of transistors formed over the same substrate can be suppressed.
  • the insulator 524 may be formed in an island shape.
  • the insulator 524 may be formed so that its side end portions approximately coincide with the oxide 530.
  • the insulator 522 may be in contact with the insulator 516 and the conductor 503.
  • a configuration may be adopted in which the insulator 520 shown in FIGS. 10A and 10B is not provided.
  • Capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug or a wiring connected to the transistor 500.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film), etc. can be used.
  • Conductive materials such as indium tin oxide can also be applied.
  • the conductor 612 and the conductor 610 are shown as having a single-layer structure, but are not limited to this structure, and may have a laminated structure of two or more layers.
  • a conductor having barrier properties and a conductor having high adhesiveness to the conductor having high conductivity may be formed between a conductor having barrier properties and a conductor having high conductivity.
  • a conductor 620 is provided so as to overlap the conductor 610 with an insulator 630 in between.
  • the conductor 620 can be made of a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • low resistance metal materials such as Cu (copper) and Al (aluminum) may be used.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • Insulator 640 can be provided using the same material as insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape underneath.
  • Substrates that can be used in the semiconductor device of one embodiment of the present invention include glass substrates, quartz substrates, sapphire substrates, ceramic substrates, and metal substrates (for example, stainless steel substrates, substrates with stainless steel foil, tungsten substrates). , a substrate having a tungsten foil, etc.), a semiconductor substrate (such as a single crystal semiconductor substrate, a polycrystalline semiconductor substrate, or a compound semiconductor substrate), an SOI (Silicon on Insulator) substrate, and the like. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
  • glass substrates include barium borosilicate glass, aluminosilicate glass, aluminoborosilicate glass, soda lime glass, and the like. Besides, crystallized glass or the like can be used.
  • the transistor 550 shown in FIG. 9 is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, etc.
  • the semiconductor device is a unipolar circuit including only OS transistors (meaning a transistor with the same polarity as only an n-channel transistor)
  • the transistor 550 may have the same structure as the transistor 500.
  • the transistor that can be used in the present invention is not limited to the transistor 500 shown in FIGS. 10A, 10B, and 11.
  • a transistor 500A having a structure shown in FIGS. 12A to 12D may be used.
  • the transistor 500A shown in FIGS. 12A to 12D is different from the transistor shown in FIGS. 10A and 10B in that it is a vertical channel transistor.
  • FIGS. 12A to 12D are a top view and a cross-sectional view showing a configuration example of a transistor.
  • FIG. 12A is a top view of transistor 500A.
  • FIG. 12B is a cross-sectional view of the portion shown by the dashed-dotted line A1-A2 in FIG. 12A
  • FIG. 12C is a cross-sectional view of the portion shown by the dashed-dotted line A3-A4 in FIG. 12A.
  • FIG. 12D is a top view of the portion indicated by the dashed line B1-B2 in FIG. 12B. Note that in the top views of FIGS. 12A and 12D, some elements are omitted for clarity.
  • the transistor 500A includes a conductor 241 and an insulator 270 on an insulator 210, a metal oxide 230 on the conductor 241, an insulator 250 on the metal oxide 230, and a conductor 260 on the insulator 250.
  • the conductor 241 has a region that functions as one of the source electrode and the drain electrode of the transistor 500A
  • the conductor 242 has a region that functions as the other of the source electrode and the drain electrode of the transistor 500A
  • the conductor 260 has a region that functions as the other of the source electrode and the drain electrode of the transistor 500A. It has a region that functions as a gate electrode.
  • Metal oxide 230 has a region that functions as a channel forming region.
  • each of the materials described above as the oxide 530a and the oxide 530b can be used.
  • the metal oxide 230 has a channel formation region and a source region and a drain region provided to sandwich the channel formation region in the transistor 500A. At least a portion of the channel forming region overlaps with the conductor 260. The source region overlaps with one of the conductors 241 and 242, and the drain region overlaps with the other of the conductors 241 and 242.
  • the conductor 242 and the insulator 270 are provided with openings that reach the conductor 241. Further, the opening has a region that overlaps with the conductor 241 in a top view. Furthermore, at least a portion of each of the metal oxide 230, the insulator 250, and the conductor 260 is arranged within the opening. Note that the opening can be said to include an opening that the conductor 242 has and an opening that the insulator 270 has. Further, it can be said that the conductor 242 has an opening that overlaps with the conductor 241 when viewed from above.
  • the metal oxide 230 is provided in contact with the side and bottom surfaces of the opening 290 provided in the conductor 242 and the insulator 270.
  • the metal oxide 230 has regions in contact with the side surfaces of the opening 290 of the conductor 242 and the upper surfaces of the conductors 241 and 242, respectively.
  • the metal oxide 230 has a recess.
  • the recess has a region that overlaps with the opening 290 of the conductor 242 when viewed from above.
  • At least a portion of the insulator 250 is provided in the recess of the metal oxide 230. Further, the insulator 250 has a region in contact with the upper surface of the metal oxide 230. Further, the insulator 250 has a recess. The recess is located inside the recess that the metal oxide 230 has.
  • the conductor 260 is provided so as to fill the recess of the insulator 250. Further, the conductor 260 has a region in contact with the upper surface of the insulator 250. Further, the conductor 260 has a region that overlaps with the metal oxide 230 via the insulator 250 in a region between the conductor 241 and the conductor 242 in a cross-sectional view. Note that the conductor 260 whose bottom portion has a needle-like shape may be called a needle-like gate.
  • the side wall of the opening 290 has a tapered shape.
  • the sidewall of the opening 290 has a tapered shape.
  • the coverage of the metal oxide 230 or the insulator 250 is improved, and defects such as cavities can be reduced.
  • the angle between the side surface of the insulator 270 and the top surface of the conductor 241 in the opening 290 is preferably 45 degrees or more and 90 degrees or less.
  • it is preferably 45 degrees or more and 75 degrees or less.
  • it is preferably 45 degrees or more and 65 degrees or less. Note that setting the sidewall of the opening 290 to an angle of 85 degrees or more and 90 degrees or less is suitable for miniaturizing the transistor.
  • a tapered shape refers to a shape in which at least a part of the side surface of the structure is inclined with respect to the substrate surface or the surface to be formed. For example, there is a region where the angle between the inclined side surface and the substrate surface (hereinafter sometimes referred to as a taper angle) is 90 degrees or less.
  • the side surfaces of the structure and the substrate surface do not necessarily have to be completely flat, and may be substantially planar with minute curvatures or substantially planar with minute irregularities.
  • the channel length of the transistor 500A is the distance from the top surface of the conductor 241 to the bottom surface of the conductor 242 in a cross-sectional view, and the thickness of the insulator 270 in the region overlapping with the conductor 241 and the width of the opening 290. It is determined by the angle ⁇ . That is, the channel length of the transistor 500A can be adjusted by adjusting the thickness of the insulator 270 in the region overlapping with the conductor 241 and the angle ⁇ at the opening 290. For example, by reducing the thickness of the insulator 270, a transistor 500A with a short channel length can be manufactured.
  • the channel width of the transistor 500A is the length of the region where the insulator 270 and the metal oxide 230 are in contact when viewed from above, and is also the length of the outline (outer circumference) of the metal oxide 230 when viewed from the top. be.
  • the channel width of the transistor 500A can be adjusted by adjusting the diameter of the opening provided in the insulator 270. For example, by increasing the diameter of the opening, a transistor 500A with a large channel width can be manufactured.
  • the opening can be rephrased as an opening in which some of the components of the transistor 500A (here, the metal oxide 230, the insulator 250, and the conductor 260) are provided.
  • the transistor 500A has a structure in which a channel formation region surrounds a gate electrode. Therefore, the transistor 500A can be said to be a transistor with a CAA (Channel-All-Around) structure.
  • FIG. 12D shows a configuration in which the top surface shape of the opening of the conductor 242 is circular
  • the present invention is not limited to this.
  • the top surface shape of the opening of the conductor 242 may be an ellipse, a polygon, or a polygon with rounded corners.
  • the polygonal shape refers to a triangle, a quadrilateral, a pentagon, a hexagon, and the like.
  • the insulator 250 may have a single layer structure or a laminated structure.
  • the insulator 250 for example, silicon oxide, silicon oxynitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide with holes, etc. can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 is an insulator containing at least oxygen and silicon.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is reduced.
  • an insulator having barrier properties against oxygen may be provided between the insulator 250 and the metal oxide 230.
  • the insulator is provided in contact with the lower surface of the insulator 250 and the recessed portion of the metal oxide 230. Since the insulator has barrier properties against oxygen, oxygen contained in the insulator 250 can be supplied to the channel formation region, and oxygen contained in the insulator 250 can be prevented from being excessively supplied to the channel formation region. Therefore, when heat treatment or the like is performed, desorption of oxygen from the metal oxide 230 can be suppressed, and the formation of oxygen vacancies in the metal oxide 230 can be suppressed. Therefore, the electrical characteristics of the transistor 500A can be improved and the reliability can be improved.
  • an insulator containing an oxide of one or both of aluminum and hafnium is preferable to use.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate), or the like can be used. It is more preferable to use aluminum oxide as the insulator.
  • the insulator is an insulator containing at least oxygen and aluminum. Note that the above insulator only needs to be less permeable to oxygen than the insulator 250, for example. Further, as the insulator, a material that is less permeable to oxygen than the insulator 250 may be used, for example. Further, as the insulator, for example, magnesium oxide, gallium oxide, gallium zinc oxide, indium gallium zinc oxide, or the like may be used.
  • FIG. 12B shows a configuration in which the conductor 260 is a single layer.
  • the conductor 260 may have a laminated structure.
  • the conductor 260 preferably includes a first conductor and a second conductor on the first conductor.
  • the first conductor of the conductor 260 is arranged so as to cover the bottom and side surfaces of the second conductor of the conductor 260.
  • the first conductor of the conductor 260 is made of a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, or copper atoms. is preferred. Alternatively, it is preferable to use a conductive material that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules). Alternatively, it is preferable to use a conductive material that is difficult to oxidize.
  • the second conductor of the conductor 260 is oxidized by, for example, oxygen contained in the insulator 250, and the conductivity decreases. can be suppressed.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, or ruthenium oxide.
  • An insulator 283 is provided on the insulator 250.
  • the insulator 283 it is preferable to use an insulator that has barrier properties against hydrogen. This can suppress hydrogen from diffusing into the metal oxide 230 from outside the transistor 500A via the insulator 250.
  • a silicon nitride film and a silicon nitride oxide film are suitable for use as the insulator 283 because they release little impurity (for example, water and hydrogen) from themselves and are difficult for oxygen and hydrogen to pass through. can.
  • FIG. 13 shows an example of a cross-sectional configuration when a NOSRAM circuit configuration is used.
  • FIG. 13 illustrates a case where memory layers 700[1] to 700[3] are stacked on the drive circuit layer 701.
  • FIG. 13 illustrates a transistor 550 included in the drive circuit layer 701. As the transistor 550, the transistor 550 described in the above embodiment can be applied.
  • transistor 550 shown in FIG. 13 is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, plugs, etc. is provided between the drive circuit layer 701 and the memory layer 700, or between the k-th memory layer 700 and the (k+1)-th memory layer 700. You can leave it there.
  • the k-th storage layer 700 may be referred to as a storage layer 700[k]
  • the k+1-th storage layer 700 may be referred to as a storage layer 700[k+1].
  • k is an integer greater than or equal to 1 and less than or equal to N.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films on the transistor 550. Further, a conductor 328 and the like are embedded in the insulator 320 and the insulator 322. Further, a conductor 330 and the like are embedded in the insulator 324 and the insulator 326. Note that the conductor 328 and the conductor 330 function as a contact plug or a wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 320 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, an insulator 352, and an insulator 354 are sequentially stacked on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352. The conductor 356 functions as a contact plug or wiring.
  • An insulator 514 included in the memory layer 700[1] is provided on the insulator 354. Further, a conductor 358 is embedded in the insulator 514 and the insulator 354. The conductor 358 functions as a contact plug or wiring.
  • the wiring WBL (or wiring RBL) and the transistor 550 are electrically connected via a conductor 358, a conductor 356, a conductor 330, and the like.
  • FIG. 14A shows an example of the cross-sectional structure of the memory layer 700[k]. Further, FIG. 14B shows an equivalent circuit diagram of FIG. 14A.
  • the memory cell MC shown in FIGS. 13 and 14A has a transistor M1 and a transistor M2 on an insulator 514.
  • the transistor 500 described in the above embodiment can be used as the transistors M1 and M2.
  • a conductor 215 is provided on the insulator 514.
  • the conductor 215 and the conductor 505 can be formed simultaneously using the same material and the same process.
  • transistors M1 and M2 differ from transistor 500 in that conductors 542a and 542b extend beyond the ends of oxide 530 (oxide 530a and oxide 530b). .
  • an insulator 287 is provided on an insulator 581, and a conductor 161 is embedded in the insulator 287. Further, the insulator 514 of the memory layer 700[k+1] is provided on the insulator 287 and the conductor 161.
  • the conductor 215 of the memory layer 700[k+1] functions as one terminal of the capacitive element C
  • the insulator 514 of the memory layer 700[k+1] functions as the dielectric of the capacitive element C
  • the conductor 161 functions as the other terminal of the capacitive element C.
  • PL in the figure represents a wiring connected to the capacitive element C.
  • the other of the source and drain of the transistor M1 is electrically connected to the conductor 161 via a contact plug.
  • the gate of transistor M2 is electrically connected to conductor 161 via another contact plug.
  • one of the source and drain of the transistor M2 is electrically connected to the conductor 161 via another contact plug.
  • the other of the source and drain of the transistor M2 is electrically connected to the conductor 161 via another contact plug.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has a low defect level density
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • V OH oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor exhibits normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). It's easy to become. Therefore, in the channel formation region in the oxide semiconductor, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • the off-state current (also referred to as Ioff) of the transistor can be reduced.
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + /n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics cannot be obtained. can. On the other hand, since a short channel effect occurs in a Si transistor, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • FIG. 15A A perspective view of a board (mounted board 704) on which electronic components 709 are mounted is shown in FIG. 15A.
  • An electronic component 709 shown in FIG. 15A includes a semiconductor device 710 within a mold 711. In FIG. 15A, some descriptions are omitted to show the inside of the electronic component 709.
  • the electronic component 709 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 709 is mounted on the printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and a memory layer 716.
  • the storage layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the memory layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the storage layer 716 be formed using OS transistors, and the plurality of memory cell arrays be monolithically stacked.
  • OS transistors the plurality of memory cell arrays be monolithically stacked.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 is an integrated circuit such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array). Can be used.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • FPGA Field Programmable Gate Array
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP, MCM, etc. using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided at the bottom of the package board 732.
  • FIG. 15B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). package), and QFN (Quad Flat Non-leaded package) can be mentioned.
  • FIG. 16A a perspective view of electronic device 6500 is shown in FIG. 16A.
  • Electronic device 6500 shown in FIG. 16A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, a control device 6509, and the like.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • An electronic device 6600 shown in FIG. 16B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 16C a perspective view of large computer 5600 is shown in FIG. 16C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 16D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 16E is an example of a processing board that includes a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 are illustrated in FIG. 16E, these semiconductor devices are described below. Please refer to the description of semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as an interface for supplying power, inputting signals, etc. to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, connection terminal 5624, and connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), etc. Can be mentioned.
  • the respective standards include HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device.
  • an electronic component 709 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as equipment that processes and stores information.
  • a semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 17 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a semiconductor device which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • a semiconductor device can be suitably used in, for example, a storage system applied to a data center or the like.
  • Data centers are required to perform long-term data management, including ensuring data immutability.
  • it is necessary to install storage and servers to store huge amounts of data, secure a stable power supply to retain data, or secure cooling equipment required to retain data, etc. due to large buildings. ization is required.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 18 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 18 has a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage).
  • a host 7001 and a storage 7003 are shown connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten the data access speed, that is, the time required to store and output data, this time is the same as the time required by DRAM, which can be used as a cache memory in the storage. It is much longer than .
  • a cache memory is usually provided in the storage to shorten data storage and output.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the semiconductor device of one embodiment of the present invention by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, large computers, space equipment, and data centers, power consumption can be reduced. There is expected. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples as appropriate.
  • the content described in one embodiment may be a part of the content
  • another content may be a part of the content
  • one or more of the content described in that embodiment It is possible to apply, combine, or replace the content (or even part of the content) described in another embodiment.
  • figure (which may be a part) described in one embodiment may refer to another part of that figure, another figure (which may be a part) described in that embodiment, and/or one or more figures.
  • figures (or even some of them) described in the other embodiments more figures can be constructed.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground voltage (earth voltage)
  • voltage can be translated into potential.
  • Ground potential does not necessarily mean 0V. Note that the potential is relative, and depending on the reference potential, the potential applied to the wiring etc. may be changed.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • switch refers to something that has the function of selecting and switching a path through which current flows.
  • channel length refers to, for example, the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap in a top view of a transistor, or the region where a channel is formed.
  • the channel width refers to, for example, the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate electrode overlap, or the region where the channel is formed. This is the length of the part where the drain and the drain face each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, impurity region, etc., depending on the circuit configuration, device structure, etc. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • a and B are connected means that A and B are electrically connected.
  • a and B when A and B are electrically connected, it refers to an object between A and B (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring).
  • a connection that allows transmission of electrical signals between A and B.
  • a connection that is possible.
  • direct connection refers to a connection that can be viewed as the same circuit diagram when expressed as an equivalent circuit.
  • BGR wiring
  • BGW wiring
  • FN node
  • MC memory cell
  • RBL wiring
  • RWL wiring
  • VPRE precharge voltage
  • WBL wiring
  • WWL wiring
  • 10 memory cell array
  • 11 memory cell

Landscapes

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
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Abstract

高集積化および信頼性に優れた半導体装置を提供する。 第２トランジスタのバックゲートは、第２トランジスタのしきい値電圧を制御するための制御信号を与える制御信号線に電気的に接続される。第２トランジスタのソースまたはドレインの一方は、読み出しワード信号を与える読み出しワード線に電気的に接続される。第２トランジスタのソースまたはドレインの他方は、データに応じた電位を読み出す読み出しビット線に電気的に接続される。データの読み出し期間に選択されるメモリセルでは、読み出しワード信号としてローレベルが与えられ、且つ制御信号としてハイレベルが与えられる。データの読み出し期間に非選択とされるメモリセルでは、読み出しワード信号としてハイレベルが与えられ、且つ制御信号としてローレベルが与えられる。

Description

半導体装置および半導体装置の駆動方法
　本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の駆動方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタ等の半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置等）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器等は、半導体装置を有するといえる場合がある。
　近年、ＳＲＡＭセルまたはＤＲＡＭセルといった異なる機能を有する回路が設けられた複数のダイ（例えばシリコンダイ）を３次元的に積層して設ける構成について研究開発が活発である（例えば非特許文献１および非特許文献２）。
　また近年、酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることで、データに応じた電荷を保持できる半導体装置の技術開発が進んでいる（例えば特許文献１）。ＯＳトランジスタを有する層は、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を有するダイ上に積層して設けることができる。特許文献２では、複数のＯＳトランジスタを有する層を、Ｓｉトランジスタを有するダイ上に３次元的に積層して設ける構成について開示している。
特開２０１１−１１９６７５号公報 国際公開第２０２０／１５２５２２号
Ｗ．Ｇｏｍｅｓ　ｅｔ　ａｌ．，ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４２−４３、２０２２． Ｍ．Ｐａｒｋ　ｅｔ　ａｌ．，ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４４４−４４５、２０２２．
　特許文献１で開示のＯＳトランジスタを用いたＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の場合、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）の構成がある。半導体装置では、メモリセルあたりのトランジスタおよび容量といった素子の数が少ないことが記憶密度を高める上で好ましい。
　２トランジスタ型のＯＳトランジスタを用いたメモリセルでは、データ読み出し動作時において、選択されるメモリセルと、非選択されるメモリセルと、が別の動作となるようメモリセルが有する容量の一方の電極に信号を与えるなどして、データ読み出しのためのトランジスタを流れる電流を制御する必要がある。しかしながら、データ読出しのためのビット線の電位の変動等により、誤動作を起こす虞がある。そのため、読み出されるデータの信頼性が損なわれる虞がある。
　本発明の一態様は、データの信頼性に優れた半導体装置等を提供することを課題の一とする。本発明の一態様は、消費電力の低減に優れた半導体装置等を提供することを課題の一とする。本発明の一態様は、記憶密度の向上に優れた半導体装置等を提供することを課題の一とする。本発明の一態様は、新規の半導体装置等を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、第１トランジスタと、第２トランジスタと、を有するメモリセルを有し、第１トランジスタは、ゲート電極を有し、第２トランジスタは、ゲート電極およびバックゲート電極を有し、第１トランジスタのゲート電極は、書き込みワード信号を与える書き込みワード線に電気的に接続され、第１トランジスタのソースまたはドレインの一方は、データに応じた電位を書き込む書き込みビット線に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのゲート電極に電気的に接続され、第２トランジスタのバックゲート電極は、第２トランジスタのしきい値電圧を制御するための制御信号を与える制御信号線に電気的に接続され、第２トランジスタのソースまたはドレインの一方は、読み出しワード信号を与える読み出しワード線に電気的に接続され、第２トランジスタのソースまたはドレインの他方は、データに応じた電位を読み出す読み出しビット線に電気的に接続され、データの読み出し期間に選択されるメモリセルでは、読み出しワード信号としてローレベルが与えられ、且つ制御信号としてハイレベルが与えられ、データの読み出し期間に非選択とされるメモリセルでは、読み出しワード信号としてハイレベルが与えられ、且つ制御信号としてローレベルが与えられる、半導体装置である。
　本発明の一態様において、第１トランジスタおよび第２トランジスタは、ｎチャネル型のトランジスタである、半導体装置が好ましい。
　本発明の一態様において、第１トランジスタおよび第２トランジスタはそれぞれ、チャネル形成領域を有する半導体層を有し、半導体層は、酸化物半導体を有する、半導体装置が好ましい。
　本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
　本発明の一態様は、ゲート電極が書き込みワード信号を与える書き込みワード線に電気的に接続され、ソースまたはドレインの一方は、データに応じた電位を書き込む書き込みビット線に電気的に接続された、第１トランジスタと、ゲート電極が第１トランジスタのソースまたはドレインの他方に電気的に接続され、バックゲート電極が第２トランジスタのしきい値電圧を制御するための制御信号を与える制御信号線に電気的に接続され、ソースまたはドレインの一方が読み出しワード信号を与える読み出しワード線に電気的に接続され、ソースまたはドレインの他方がデータに応じた電位を読み出す読み出しビット線に電気的に接続された第２トランジスタと、を有するメモリセルが設けられたメモリセルアレイを有し、データの読み出し期間において、選択されるメモリセルでは、読み出しワード信号をローレベル、且つ制御信号をハイレベルとし、非選択とされるメモリセルでは、読み出しワード信号をハイレベル、且つ制御信号をローレベルとする、半導体装置の駆動方法である。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
　本発明の一態様により、データの信頼性に優れた半導体装置等を提供することができる。本発明の一態様により、消費電力の低減に優れた半導体装置等を提供することができる。本発明の一態様により、記憶密度の向上に優れた半導体装置等を提供することができる。本発明の一態様は、新規の半導体装置等を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａ乃至図１Ｃは、半導体装置の構成例およびタイミングチャートを説明する図である。
図２Ａおよび図２Ｂは、半導体装置の構成例を説明する図である。
図３Ａおよび図３Ｂは、半導体装置を説明する図である。
図４Ａおよび図４Ｂは、半導体装置を説明する図である。
図５Ａおよび図５Ｂは、半導体装置を説明する図である。
図６Ａ乃至図６Ｅは、半導体装置の構成例を説明する図である。
図７Ａおよび図７Ｂは、半導体装置の構成例およびタイミングチャートを説明する図である。
図８Ａおよび図８Ｂは、半導体装置の構成例を説明する図である。
図９は、半導体装置の構成例を説明する図である。
図１０Ａ乃至図１０Ｃは、半導体装置の構成例を説明する図である。
図１１は、半導体装置の構成例を説明する図である。
図１２Ａ乃至図１２Ｄは、半導体装置の構成例を説明する図である。
図１３は、半導体装置の構成例を説明する図である。
図１４Ａおよび図１４Ｂは、半導体装置の構成例を説明する図である。
図１５Ａ及び図１５Ｂは、電子部品の一例を示す図である。
図１６Ａ及び図１６Ｂは、電子機器の一例を示す図であり、図１６Ｃ乃至図１６Ｅは、大型計算機の一例を示す図である。
図１７は、宇宙用機器の一例を示す図である。
図１８は、データセンターに適用可能なストレージシステムの一例を示す図である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置およびその駆動方法について説明する。本実施の形態で説明する半導体装置は、複数のメモリセルを有し、各メモリセルに保持されるデータの書き込みおよび読み出しが行われるメモリセルアレイとしての機能を有する。
　図１Ａは、メモリセル１１がｍ行ｎ列のマトリクス状に設けられたメモリセルアレイ１０を示している。また図１Ｂは、図１Ａのメモリセル１１の構成例を説明するための回路図である。また、図１Ｃは、メモリセル１１の動作を説明するためのタイミングチャートである。
　なおｍ行ｎ列のマトリクス状に設けられたメモリセルアレイ１０において、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル１１をメモリセル１１［ｉ，ｊ］と記す場合がある。
　メモリセルアレイ１０は、メモリセル１１において、データの書き込み及び読み出しを行うための複数の配線が配置される。図１Ａでは、配線ＷＷＬ＿１乃至ＷＷＬ＿ｍ、配線ＷＢＬ＿１乃至ＷＢＬ＿ｎ、配線ＲＷＬ＿１乃至ＲＷＬ＿ｍ、配線ＲＢＬ＿１乃至ＲＢＬ＿ｎ、および配線ＢＧＲ＿１乃至ＢＧＲ＿ｍを示している。
　なお１本目（１行目）に設けられた配線ＷＷＬを配線ＷＷＬ＿１と示し、ｍ本目（ｍ行目）に設けられた配線ＷＷＬを配線ＷＷＬ＿ｍと示す。なお、本実施の形態等において、１つのメモリセル１１に係る事柄を説明する場合、各配線における序数を表す符号を省略する場合がある。例えば配線ＷＷＬ＿１乃至ＷＷＬ＿ｍの場合、配線ＷＷＬとして示す場合がある。
　配線ＷＷＬ＿１乃至ＷＷＬ＿ｍ（配線ＷＷＬ）は、行方向に延在する配線である。配線ＷＷＬは、書き込みワード線ともいう。配線ＷＷＬは、メモリセル１１に書き込みワード信号を与える配線である。書き込みワード信号は、メモリセル１１にデータを書き込むタイミングを制御する信号である。
　配線ＷＢＬ＿１乃至ＷＢＬ＿ｎ（配線ＷＢＬ）は、列方向に延在する配線である。配線ＷＢＬは、書き込みビット線ともいう。配線ＷＢＬは、メモリセル１１にデータ信号（データ）に応じた電位を与える配線である。データ信号は、メモリセル１１に書き込まれるハイレベル（“１”またはＶＨともいう）またはローレベル（“０”またはＶＬともいう）の二値で表される信号である。
　配線ＲＷＬ＿１乃至ＲＷＬ＿ｍ（配線ＲＷＬ）は、行方向に延在する配線である。配線ＲＷＬは、読み出しワード線ともいう。配線ＲＷＬは、メモリセル１１に読み出しワード信号を与える配線である。読み出しワード信号は、メモリセル１１からデータを読み出すタイミングを制御する信号である。
　配線ＲＢＬ＿１乃至ＲＢＬ＿ｎ（配線ＲＢＬ）は、列方向に延在する配線である。配線ＲＢＬは、読み出しビット線ともいう。配線ＲＢＬは、メモリセル１１に保持されたデータ信号（データ）に応じた電位を読み出すための配線である。メモリセル１１に書き込まれたデータ信号は、配線ＲＢＬをプリチャージしておき、メモリセル１１に書き込まれたデータ（“１”または“０”）に応じて流れる電流量に応じて変化する配線ＲＢＬの電位によって外部に読み出される。
　配線ＢＧＲ＿１乃至ＢＧＲ＿ｍ（配線ＢＧＲ）は、行方向に延在する配線である。配線ＢＧＲは、制御信号線ともいう。配線ＢＧＲは、メモリセル１１が有するトランジスタのしきい値電圧を制御する信号（制御信号）を与える配線である。トランジスタのしきい値電圧を制御する信号は、ハイレベル（ＶＢＧＲＨともいう）またはローレベル（ＶＢＧＲＬともいう）の二値で表される信号である。トランジスタのしきい値電圧を制御する信号がハイレベル（ＶＢＧＲＨ）のとき、トランジスタのしきい値電圧はマイナス側にシフトし、ゲートの電位に応じた電流が流れる。具体的には、ゲートの電位がメモリセル１１に書き込まれた電位ＶＨのとき、ソースの電位に応じて電流が流れる。ゲートの電位がメモリセル１１に書き込まれた電位ＶＬのとき、ソースの電位と等電位となり、電流がほとんど流れない。また、トランジスタのしきい値電圧を制御する信号がローレベル（ＶＢＧＲＬ）のとき、トランジスタのしきい値電圧はプラス側にシフトし、ゲートの電位に関わらず、電流がほとんど流れない。
　図１Ｂには、メモリセル１１に適用可能な回路構成について示す。図１Ｂに示すメモリセル１１は、トランジスタＭ１、Ｍ２、容量素子Ｃ１を有する。トランジスタＭ１は、ゲート（「ゲート電極」、「フロントゲート」または「第１ゲート」ともいう。）を有する。トランジスタＭ２は、ゲートとバックゲート（「バックゲート電極」または「第２ゲート」ともいう。）を有する。ゲートとバックゲートは、半導体層を介して互いに重なる領域を有する。バックゲートは、トランジスタのしきい値電圧を制御する信号によって、トランジスタＭ２のしきい値電圧を制御することができる。
　トランジスタＭ１は、メモリセル１１における書き込みトランジスタである。トランジスタＭ１のゲートは、配線ＷＷＬに接続される。トランジスタＭ１のソースまたはドレインの一方は、配線ＷＢＬに接続される。トランジスタＭ１のソースまたはドレインの他方は、容量素子Ｃ１の一方の電極およびトランジスタＭ２のゲートに接続される。容量素子Ｃ１の他方の電極は、ＧＮＤ配線などの固定電位を与える配線に接続される。容量素子Ｃ１は、トランジスタＭ２のゲート容量などの寄生容量を利用することで省略することも可能である。なおトランジスタＭ１のソースまたはドレインの他方と、トランジスタＭ２のゲートと、容量素子Ｃ１の一方の電極と、が接続される配線は、ノードＦＮ（節点）という場合がある。
　トランジスタＭ２は、メモリセル１１における読み出しトランジスタである。トランジスタＭ２のバックゲートは、配線ＢＧＲに接続される。トランジスタＭ２のソースまたはドレインの一方は、配線ＲＷＬに接続される。トランジスタＭ２のソースまたはドレインの他方は、配線ＲＢＬに接続される。
　なお本実施の形態で示すトランジスタＭ１、Ｍ２は、共にｎチャネル型のトランジスタであるとして説明する。つまり、ゲートにハイレベルの信号が与えられることで導通状態（オン状態）となり、ローレベルの信号が与えられることで非導通状態（オフ状態）となる。
　図１Ｂに示すメモリセル１１の回路構成は、ＯＳトランジスタを有するメモリセルの一種であるＮＯＳＲＡＭのメモリセルである。ＮＯＳＲＡＭ（登録商標）とは、「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（ＲＡＭ）」の略称である。なおＮＯＳＲＡＭは、ゲインセル型のＤＲＡＭという場合がある。この場合、アクセストランジスタであるトランジスタＭ１がＯＳトランジスタであればよく、トランジスタＭ２はバックゲートを有するトランジスタ、例えばバックゲートを有するＳｉトランジスタとしてもよい。
　なおメモリセル１１が有するトランジスタは、全てＯＳトランジスタであることが好ましい。つまり、トランジスタＭ１、Ｍ２は、ＯＳトランジスタであることが好ましい。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりオフ電流が極めて小さい。ＮＯＳＲＡＭは、オフ電流が極めて小さい特性を用いてデータに応じた電荷をメモリセル１１内に保持することで、不揮発性メモリとして用いることができる。特にＮＯＳＲＡＭは保持しているデータを破壊することなく読み出しとすること（非破壊読み出し）が可能なため、データ読み出し動作のみを大量に繰り返す、演算処理に適している。
　またメモリセル１１は、ＯＳトランジスタを積層して配置することで、メモリセルアレイ１０を有する素子層を積層して設けることができる。この場合、メモリセルと、周辺回路と、を接続する配線を基板表面の垂直方向に配置することで、メモリセル１１の記憶密度の向上を図ることができる。またメモリセルアレイ１０を有する素子層は、垂直方向に繰り返し同じ製造工程を用いて作製することができるため、製造コストの低減を図ることができる。
　なおＯＳトランジスタに適用される金属酸化物は、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
　特に、金属酸化物として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯ（登録商標）とも記す）を用いることが好ましい。または、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（ＩＧＺＴＯとも記す）を用いることが好ましい。
　また、ＯＳトランジスタに適用される金属酸化物は、組成が異なる２層以上の金属酸化物層を有していてもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。
　また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯの中から選ばれるいずれか一と、の積層構造などを用いてもよい。
　なお、ＯＳトランジスタに適用される金属酸化物は、結晶性を有すると好ましい。結晶性を有する酸化物半導体としては、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ等が挙げられる。結晶性を有する酸化物半導体を用いると、信頼性が高い半導体装置を提供することができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳトランジスタを含むメモリセルは、高温環境下においても動作が安定し、高い信頼性が得られる。
　図１Ｃは、メモリセル１１の動作例を説明するためのタイミングチャートである。図１Ｃでは、配線ＷＷＬ、配線ＷＢＬ、配線ＲＷＬ、配線ＲＢＬ、および配線ＢＧＲに与える信号を示している。なお配線ＲＷＬおよび配線ＢＧＲは、読み出し動作が行われる行の配線をＲＷＬ（選択）およびＢＧＲ（選択）として図示し、読み出し動作が行われない行の配線をＲＷＬ（非選択）およびＢＧＲ（非選択）として図示している。図１Ｃでは、期間Ｔ１乃至Ｔ６を図示している。期間Ｔ１は、スタンバイ期間である。Ｔ２は、書き込み期間である。期間Ｔ３は、スタンバイ期間である。期間Ｔ４乃至Ｔ５は、読み出し期間である。Ｔ６は、スタンバイ期間である。なお図１Ｃでは、メモリセル１１に配線ＷＢＬを介して書き込まれるデータ“１”または“０”を図示している。メモリセル１１に書きこまれるデータは、ハイレベルのときデータ“１”を表し、ローレベルのときデータ“０”を表す。
　図１Ｃでは、メモリセル１１から配線ＲＢＬを介して読み出されるデータ“１”または“０”を図示している。配線ＲＢＬは、読み出し期間においてハイレベルの電位（ＶＤＤ）にプリチャージされ、プリチャージされた電位の変化に応じて配線ＲＢＬに接続された、外部の読み出し回路にデータが読み出される。メモリセル１１に保持されているデータがデータ“１”のとき、トランジスタＭ２を流れる電流が大きいため、配線ＲＢＬの電位が低下する。メモリセル１１に保持されているデータがデータ“０”のとき、トランジスタＭ２を流れる電流が小さいため、配線ＲＢＬの電位の変動が小さい。つまりメモリセル１１に保持されているデータがデータ“１”のとき、配線ＲＢＬの電位がローレベルとなる。また、メモリセル１１に保持されているデータがデータ“０”のとき、配線ＲＢＬの電位がハイレベル（プリチャージされた電位）となる。
　期間Ｔ１では、配線ＷＷＬはローレベル、配線ＷＢＬはローレベル（ＶＬ）、配線ＲＷＬ（選択）はハイレベル、配線ＲＷＬ（非選択）はハイレベル、配線ＲＢＬはハイレベル、配線ＢＧＲ（選択）はハイレベル（ＶＢＧＲＨ）、および配線ＢＧＲ（非選択）はハイレベル（ＶＢＧＲＨ）である。トランジスタＭ１は、非導通状態となる。トランジスタＭ２は、ソースまたはドレインとなる端子間が等電位となるため、電流が流れない。なおトランジスタＭ２のゲートの電位は、前の書き込み期間で書きこまれた電位ＶＨまたはＶＬとなる。
　期間Ｔ２では、配線ＷＷＬはハイレベル、配線ＷＢＬはデータに応じた信号（ＶＨまたはＶＬ）、配線ＲＷＬ（選択）はハイレベル、配線ＲＷＬ（非選択）はハイレベル、配線ＲＢＬはハイレベル、配線ＢＧＲ（選択）はハイレベル（ＶＢＧＲＨ）、および配線ＢＧＲ（非選択）はハイレベル（ＶＢＧＲＨ）である。トランジスタＭ１は導通状態となり、トランジスタＭ２のゲートの電位（ノードＦＮ）が、データに応じた電位となる。トランジスタＭ２は、ソースまたはドレインとなる端子間が等電位となるため、ゲートの電位に関わらず、電流が流れない。
　期間Ｔ３では、配線ＷＷＬはローレベル、配線ＷＢＬはローレベル（ＶＬ）、配線ＲＷＬ（選択）はハイレベル、配線ＲＷＬ（非選択）はハイレベル、配線ＲＢＬはハイレベル、配線ＢＧＲ（選択）はハイレベル（ＶＢＧＲＨ）、および配線ＢＧＲ（非選択）はハイレベル（ＶＢＧＲＨ）である。トランジスタＭ１、Ｍ２共に、非導通状態となる。期間Ｔ２において、トランジスタＭ２のゲートの電位（ノードＦＮ）に書き込まれた電位が保持される。トランジスタＭ２は、ソースまたはドレインとなる端子間が等電位となるため、ゲートの電位に関わらず、電流が流れない。
　期間Ｔ４では、配線ＷＷＬはローレベル、配線ＷＢＬはローレベル（ＶＬ）、配線ＲＷＬ（選択）はハイレベル、配線ＲＷＬ（非選択）はハイレベル、配線ＢＧＲ（選択）はハイレベル（ＶＢＧＲＨ）、および配線ＢＧＲ（非選択）はハイレベル（ＶＢＧＲＨ）である。配線ＲＢＬは、ハイレベル（プリチャージ電圧ＶＰＲＥともいう）にプリチャージされる。トランジスタＭ１は、非導通状態となる。プリチャージ電圧ＶＰＲＥは、例えばＶＤＤであり、配線ＲＢＬのハイレベルと等電位である。トランジスタＭ２は、ソースまたはドレインとなる端子間が等電位となるため、ゲートの電位に関わらず、電流が流れない。
　期間Ｔ５では、配線ＷＷＬはローレベル、配線ＷＢＬはローレベル（ＶＬ）、配線ＲＷＬ（選択）はローレベル、配線ＲＷＬ（非選択）はハイレベル、配線ＢＧＲ（選択）はハイレベル（ＶＢＧＲＨ）、および配線ＢＧＲ（非選択）はローレベル（ＶＢＧＲＬ）である。トランジスタＭ１は、非導通状態となる。また、期間Ｔ５では、配線ＲＢＬが電気的に浮遊状態となる。つまりメモリセル１１のトランジスタＭ２に流れる電流によって電位が変動する状態となる。
　期間Ｔ５において、選択行のメモリセル１１では、トランジスタのしきい値電圧を制御する信号がハイレベル（ＶＢＧＲＨ）である。そのため、トランジスタのしきい値電圧はマイナス側にシフトしており、ゲートの電位に応じた電流が流れる。期間Ｔ５では、トランジスタＭ２のソースまたはドレインとなる端子間に電位差が生じるため、トランジスタＭ２のゲートの電位（ノードＦＮ）に応じて電流が流れる。メモリセル１１に保持されているデータがデータ“１”のとき、トランジスタＭ２を流れる電流が大きいため、配線ＲＢＬの電位がローレベルに低下する。この配線ＲＢＬの電位の変化は、配線ＲＢＬに接続されたセンスアンプを活性化することで選択されたメモリセル１１のデータを外部に読み出すことができる。また、メモリセル１１に保持されているデータがデータ“０”のとき、トランジスタＭ２を流れる電流が小さいため、配線ＲＢＬの電位がハイレベル（プリチャージされた電位）のままとなる。
　期間Ｔ５において、非選択行のメモリセル１１では、初期状態でトランジスタＭ２のソースまたはドレインとなる端子間が等電位となるため、ゲートの電位に関わらず、電流が流れない。期間Ｔ５では、選択行のメモリセル１１において、トランジスタＭ２に電流が流れることで、配線ＲＢＬの電位が低下していく。このため、トランジスタＭ２のソースまたはドレインとなる端子間が等電位である状態が変化し、配線ＲＷＬ（非選択）のハイレベルの電位との間に電位差が生じる。
　本発明の一態様の構成では、期間Ｔ５において、非選択行のメモリセル１１におけるトランジスタＭ２のしきい値電圧を制御する信号がローレベル（ＶＢＧＲＬ）とする。そのため、トランジスタのしきい値電圧はプラス側にシフトし、ゲートの電位によらず電流がほとんど流れない。そのため、上述した選択行のメモリセル１１において、トランジスタＭ２に電流が流れることで、配線ＲＢＬの電位が低下しても、配線ＲＷＬから配線ＲＢＬに向けて電流をほとんど流れない構成とすることができる。そのため、非選択行のメモリセル１１にあるトランジスタＭ２を介した配線ＲＷＬからの電流による配線ＲＢＬの電位の上昇を抑制することができる。その結果、読み出されるデータの信頼性に優れるとともに、消費電力の低減に優れた半導体装置とすることができる。
　期間Ｔ６では、配線ＷＷＬはローレベル、配線ＷＢＬはローレベル（ＶＬ）、配線ＲＷＬ（選択）はハイレベル、配線ＲＷＬ（非選択）はハイレベル、配線ＲＢＬはハイレベル、配線ＢＧＲ（選択）はハイレベル（ＶＢＧＲＨ）、および配線ＢＧＲ（非選択）はハイレベル（ＶＢＧＲＨ）である。トランジスタＭ１は、非導通状態となる。トランジスタＭ２は、ソースまたはドレインとなる端子間が等電位となるため、ゲートの電位に関わらず、電流が流れない。
　図１Ａ乃至図１Ｃで説明した構成について、より具体的な例を示し説明する。図２Ａは、図１Ｂで説明したメモリセル１１が３行１列に設けられたメモリセルアレイの構成例である。図２Ａには、トランジスタＭ１＿１乃至Ｍ１＿３、Ｍ２＿１乃至Ｍ２＿３、容量素子Ｃ１＿１乃至Ｃ１＿３を図示している。また図２Ａでは、配線ＷＷＬ＿１乃至ＷＷＬ＿３、配線ＷＢＬ＿１、配線ＲＷＬ＿１乃至ＲＷＬ＿３、配線ＲＢＬ＿１、および配線ＢＧＲ＿１乃至ＢＧＲ＿３を図示している。
　図２Ｂには、図２Ａに示す３行１列のメモリセルアレイの動作例を説明するためのタイミングチャートである。図２Ｂでは、配線ＷＷＬ＿１乃至ＷＷＬ＿３、配線ＷＢＬ＿１、配線ＲＷＬ＿１乃至ＲＷＬ＿３、配線ＲＢＬ＿１、および配線ＢＧＲ＿１乃至ＢＧＲ＿３に与える信号を示している。なお３行１列に設けられたメモリセルアレイにおいて、順にメモリセルに書き込まれるデータとして、“１”、“０”、“１”を図示している。つまり、トランジスタＭ２＿１のゲート（ノードＦＮ＿１）およびトランジスタＭ２＿３のゲート（ノードＦＮ＿３）にハイレベル（ＶＨ）が保持され、トランジスタＭ２＿２のゲート（ノードＦＮ＿２）にローレベル（ＶＬ）が保持される。
　図２Ｂでは、期間Ｔ１乃至Ｔ６を図示している。期間Ｔ１乃至Ｔ２は、書き込み期間である。期間Ｔ３は、スタンバイ期間である。期間Ｔ１乃至Ｔ２において、順に配線ＷＷＬ＿１乃至ＷＷＬ＿３がハイレベルとなり、配線ＷＢＬのデータに応じた電位がメモリセルに書き込まれる。期間Ｔ６についても、上述の説明と同様である。
　図２Ｂに示す期間Ｔ４＿１乃至Ｔ４＿３、および期間Ｔ５＿１乃至Ｔ５＿３、期間Ｔ６は、図１Ｃで説明した期間Ｔ４乃至Ｔ６に対応する。期間Ｔ４＿１および期間Ｔ５＿１は、１行１列にあるメモリセルからのデータの読み出し期間である。期間Ｔ４＿２および期間Ｔ５＿２は、２行１列にあるメモリセルからのデータの読み出し期間である。期間Ｔ４＿３および期間Ｔ５＿３は、３行１列にあるメモリセルからのデータの読み出し期間である。
　期間Ｔ４＿１では、配線ＷＷＬ＿１乃至ＷＷＬ＿３はローレベル、配線ＷＢＬ＿１はローレベル（ＶＬ）、配線ＲＷＬ＿１乃至ＲＷＬ＿３はハイレベル、および配線ＢＧＲ＿１乃至ＢＧＲ＿３はハイレベル（ＶＢＧＲＨ）である。配線ＲＢＬ＿１は、ハイレベル（プリチャージ電圧ＶＰＲＥともいう）にプリチャージされ、電気的に浮遊状態となる。つまりトランジスタＭ２＿１乃至Ｍ２＿３に流れる電流によって電位が変動する状態となる。トランジスタＭ１＿２乃至Ｍ１＿３は、非導通状態となる。プリチャージ電圧ＶＰＲＥは、例えばＶＤＤであり、配線ＲＢＬ＿１のハイレベルと等電位である。トランジスタＭ２＿１乃至Ｍ２＿３は、ソースまたはドレインとなる端子間が等電位となるため、ゲートの電位に関わらず、電流が流れない。
　期間Ｔ５＿１では、配線ＷＷＬ＿１乃至ＷＷＬ＿３はローレベル、配線ＷＢＬ＿１はローレベル（ＶＬ）、配線ＲＷＬ＿１はローレベル、配線ＲＷＬ＿２およびＲＷＬ＿３（非選択）はハイレベル、配線ＢＧＲ＿１はハイレベル（ＶＢＧＲＨ）、および配線ＢＧＲ＿２およびＢＧＲ＿３はローレベル（ＶＢＧＲＬ）である。トランジスタＭ１＿１乃至Ｍ１＿３は、非導通状態となる。
　期間Ｔ５＿１において、選択行である１行目のトランジスタＭ２＿１では、トランジスタのしきい値電圧を制御する信号がハイレベル（ＶＢＧＲＨ）である。そのため、トランジスタのしきい値電圧はマイナス側にシフトしており、ゲートの電位に応じた電流が流れる。期間Ｔ５＿１では、トランジスタＭ２＿１のソースまたはドレインとなる端子間に電位差が生じるため、トランジスタＭ２＿１のゲートの電位（ノードＦＮ＿１）に応じて電流が流れる。ノードＦＮ＿１に保持されているデータがデータ“１”（ＶＨ）のため、ゲート−ソース間電圧（Ｖｇｓ）が大きい。このため、トランジスタＭ２＿１を流れる電流が大きくなり、配線ＲＢＬ＿１の電位がローレベルに低下する。
　期間Ｔ５＿１において、非選択行である２行目のトランジスタＭ２＿２では、トランジスタのしきい値電圧を制御する信号がハイレベル（ＶＢＧＲＬ）である。そのため、トランジスタのしきい値電圧はプラス側にシフトしており、ゲート−ソース間電圧（Ｖｇｓ）が大きい場合であっても電流が流れにくい。期間Ｔ５＿１において、非選択行である２行目のトランジスタＭ２＿２では、初期状態でトランジスタＭ２＿２のソースまたはドレインとなる端子間が等電位となるため、ゲートの電位に関わらず、電流が流れない。期間Ｔ５＿１では、選択行にあるトランジスタＭ２＿１に電流が流れることで、配線ＲＢＬ＿１の電位が低下していく。このため、トランジスタＭ２＿２のソースまたはドレインとなる端子間が等電位である状態が変化し、配線ＲＷＬ＿２のハイレベルの電位との間に電位差が生じる。トランジスタＭ２＿２のゲートの電位（ノードＦＮ＿２）に保持されているデータがデータ“０”（ＶＬ）のため、ゲート−ソース間電圧（Ｖｇｓ）が小さい。このため、トランジスタＭ２＿２を流れる電流が小さい。
　期間Ｔ５＿１において、非選択行である３行目のトランジスタＭ２＿２では、トランジスタのしきい値電圧を制御する信号がハイレベル（ＶＢＧＲＬ）である。そのため、トランジスタのしきい値電圧はプラス側にシフトしており、ゲート−ソース間電圧（Ｖｇｓ）が大きい場合であっても電流が流れにくい。期間Ｔ５＿１において、非選択行である３行目のトランジスタＭ２＿３では、初期状態でトランジスタＭ２＿３のソースまたはドレインとなる端子間が等電位となるため、ゲートの電位に関わらず、電流が流れない。期間Ｔ５＿１では、選択行にあるトランジスタＭ２＿１に電流が流れることで、配線ＲＢＬ＿１の電位が低下していく。このため、トランジスタＭ２＿３のソースまたはドレインとなる端子間が等電位である状態が変化し、配線ＲＷＬ＿３のハイレベルの電位との間に電位差が生じる。トランジスタＭ２＿３のゲートの電位（ノードＦＮ＿３）に保持されているデータがデータ“１”（ＶＨ）のため、ゲート−ソース間電圧（Ｖｇｓ）が大きくなるが、上述したランジスタのしきい値電圧のプラス側へのシフトによりトランジスタＭ２＿３を流れる電流が流れにくい。
　図３Ａには、上述した期間Ｔ５＿１における３行１列にあるメモリセルからのデータの読み出し動作を模式的に図示している。また図３Ｂには、トランジスタのしきい値電圧を制御する信号により変化するトランジスタの電気特性（Ｉｄ−Ｖｇ電気特性）を示す。図３Ｂにおいて、グラフ１３０がバックゲートにＶＢＧＲＨを印加した際の曲線であり、しきい値電圧Ｖｔｈを示している。また図３Ｂにおいて、グラフ１３１がバックゲートにＶＢＧＲＬを印加した際の曲線であり、しきい値電圧ＶｔｈＲ（＞Ｖｔｈ）を示している。なお図３Ｂに示すＩｄ−Ｖｇ電気特性は、ｎチャネル型トランジスタのＩｄ−Ｖｇ電気特性である。Ｉｄ−Ｖｇ電気特性は、ゲート電圧（Ｖｇ）の変化に対するドレイン電流（Ｉｄ）の変化を表している。
　図３Ａにおいて、選択行である１行目のトランジスタＭ２＿１では、図３Ｂに図示するＶｔｈのようにしきい値電圧が低下することでノードＦＮ＿１の電位に応じた電流が流れる。実線矢印で示す経路で電流が流れる。トランジスタＭ２＿１は、ノードＦＮ＿１がデータ“１”（ＶＨ）のため、導通状態となる。
　図３Ａにおいて、非選択行である２、３行目のトランジスタＭ２＿２およびＭ２＿３は、図３Ｂに図示するＶｔｈＲのようにしきい値電圧が大きくなる。このため、ノードＦＮ＿２およびＦＮ＿３の電位によらず流れる電流を小さくすることができる。トランジスタＭ２＿２およびＭ２＿３は、非導通状態（図中、バツ印で表す）となる。
　期間Ｔ４−２は、期間Ｔ４−１と同様である。また期間Ｔ５＿２では、選択行である２行目のトランジスタＭ２＿２では、ノードＦＮ＿２がデータ“０”（ＶＬ）のため、非導通状態となる。そのため、期間Ｔ５−１のように読み出し動作による配線ＲＢＬの電位の低下が生じない。期間Ｔ４−３は、期間Ｔ４−１と同様である。また期間Ｔ５＿３では、選択行である３行目のトランジスタＭ２＿３では、ノードＦＮ＿３がデータ“１”（ＶＨ）のため、導通状態となる。そのため、期間Ｔ５−１のように読み出し動作による配線ＲＢＬの電位の低下が生じるものの、トランジスタＭ２＿１およびＭ２＿２は、図３Ｂに図示するＶｔｈＲのようにしきい値電圧が大きく、ノードＦＮ＿１およびＦＮ＿２の電位によらず流れる電流を小さくすることができる。
　本発明の一態様の構成では、期間Ｔ５−１またはＴ５−３において、非選択行のメモリセル１１におけるトランジスタＭ２＿１またはＭ２＿３のしきい値電圧を制御する信号をローレベル（ＶＢＧＲＬ）とする。そのため、トランジスタのしきい値電圧はプラス側にシフトし、ゲートの電位によらず電流がほとんど流れない。そのため、上述した選択行のトランジスタＭ２＿１またはＭ２＿３に電流が流れることで、配線ＲＢＬ＿１の電位が低下しても、配線ＲＷＬ＿１またはＲＷＬ＿３から配線ＲＢＬ＿１に向けて電流をほとんど流れない構成とすることができる。そのため、非選択行のトランジスタＭ２＿１またはＭ２＿３を介した配線ＲＷＬ＿２またはＲＷＬ＿３からの電流による配線ＲＢＬ＿１の電位の上昇を抑制することができる。その結果、読み出されるデータの信頼性に優れるとともに、消費電力の低減に優れた半導体装置とすることができる。
　ここで、本発明の一態様の構成との比較のための構成を図４Ａに示す。図４Ａは、図２Ａに示す構成において、トランジスタＭ２＿１乃至Ｍ２＿３において配線ＢＧＲ＿１乃至ＢＧＲ＿３に接続されたバックゲートのない、３行１列に設けられたメモリセルアレイの構成例である。また図４Ｂには、図４Ａに示す３行１列のメモリセルアレイの動作例を説明するための理想的なタイミングチャートである。
　図４Ｂには、図２Ｂに示すタイミングチャートにおいて、配線ＢＧＲ＿１乃至ＢＧＲ＿３のない動作例を示している。図４Ｂに示す期間ｔ１乃至ｔ６の動作についても、配線ＢＧＲ＿１乃至ＢＧＲ＿３のない点を除いて、図２Ｂの期間Ｔ１乃至Ｔ６と同様である。
　図４Ｂの場合、期間ｔ５＿１では、配線ＷＷＬ＿１乃至ＷＷＬ＿３はローレベル、配線ＷＢＬ＿１はローレベル（ＶＬ）、配線ＲＷＬ＿１はローレベル、配線ＲＷＬ＿２およびＲＷＬ＿３（非選択）はハイレベルである。
　図４Ｂの期間ｔ５＿１において、非選択行である３行目のトランジスタＭ２＿３では、初期状態でトランジスタＭ２＿３のソースまたはドレインとなる端子間が等電位（ＶＰＲＥ＝ＶＤＤ）となるため、ゲートの電位に関わらず、電流が流れない。期間ｔ５＿１では、選択行にあるトランジスタＭ２＿１に電流が流れることで、配線ＲＢＬ＿１の電位がＧＮＤ電位に向けて低下していく。このため、トランジスタＭ２＿３のソースまたはドレインとなる端子間が等電位である状態が変化し、配線ＲＷＬ＿３のハイレベルの電位との間に電位差が生じる。トランジスタＭ２＿３のゲートの電位（ノードＦＮ＿３）に保持されているデータがデータ“１”（ＶＨ）のため、ゲート−ソース間電圧（Ｖｇｓ）が大きくなる。このため、非選択行である３行目のトランジスタＭ２＿３では、流れる電流が大きくなる。その結果、配線ＲＢＬ＿１の電位は、ＧＮＤ電位から上昇した電位ＧＮＤ＋Ｖ１となる。
　同様に図４Ｂの期間ｔ５＿３において、非選択行である１行目のトランジスタＭ２＿１では、初期状態でトランジスタＭ２＿１のソースまたはドレインとなる端子間が等電位（ＶＰＲＥ＝ＶＤＤ）となるため、ゲートの電位に関わらず、電流が流れない。期間ｔ５＿３では、選択行にあるトランジスタＭ２＿３に電流が流れることで、配線ＲＢＬ＿１の電位がＧＮＤ電位に向けて低下していく。このため、トランジスタＭ２＿１のソースまたはドレインとなる端子間が等電位である状態が変化し、配線ＲＷＬ＿１のハイレベルの電位との間に電位差が生じる。トランジスタＭ２＿１のゲートの電位（ノードＦＮ＿１）に保持されているデータがデータ“１”（ＶＨ）のため、ゲート−ソース間電圧（Ｖｇｓ）が大きくなる。このため、非選択行である１行目のトランジスタＭ２＿１では、流れる電流が大きくなる。その結果、配線ＲＢＬ＿１の電位は、ＧＮＤ電位から上昇した電位ＧＮＤ＋Ｖ１となる。
　図５Ａには、図４Ｂの期間ｔ５−１における３行１列にあるメモリセルからのデータの読み出し動作による、配線ＲＢＬ＿１の電流の経路を模式的に図示している。図５Ａにおいて、トランジスタＭ２＿１乃至Ｍ２＿３のしきい値電圧をＶｔｈで図示している。Ｖｔｈは、図３Ｂで説明したＶｔｈに相当する。また図５Ｂには、図４Ａおよび図４Ｂで説明した期間ｔ５＿１および期間ｔ５＿３において、非選択行である１行目のトランジスタＭ２＿１、および非選択行である３行目のトランジスタＭ２＿３を流れる電流による、タイミングチャートへの影響を説明する図である。
　図５Ａにおいて、選択行である１行目のトランジスタＭ２＿１では、ノードＦＮ＿１の電位に応じた電流が流れる。実線矢印で示す経路で電流が流れる。トランジスタＭ２＿１は、ノードＦＮ＿１がデータ“１”（ＶＨ）のため、導通状態となる。
　図５Ａにおいて、非選択行である２行目のトランジスタＭ２＿２は、初期状態でトランジスタＭ２＿２のソースまたはドレインとなる端子間が等電位（ＶＰＲＥ＝ＶＤＤ）となるため、ゲートの電位に関わらず、電流が流れない。図４Ｂの期間ｔ５＿１では、選択行にあるトランジスタＭ２＿１に電流が流れることで、配線ＲＢＬ＿１の電位がＧＮＤ電位に向けて低下していく。このため、トランジスタＭ２＿２のソースまたはドレインとなる端子間が等電位である状態が変化し、配線ＲＷＬ＿２のハイレベルの電位との間に電位差が生じる。トランジスタＭ２＿２のゲートの電位（ノードＦＮ＿２）に保持されているデータがデータ“０”（ＶＬ）のため、ゲート−ソース間電圧（Ｖｇｓ）が小さい。このため、非選択行である２行目のトランジスタＭ２＿２では、流れる電流が小さいままとなる。
　一方、図５Ａにおいて、非選択行である３行目のトランジスタＭ２＿３は、初期状態でトランジスタＭ２＿３のソースまたはドレインとなる端子間が等電位（ＶＰＲＥ＝ＶＤＤ）となるため、ゲートの電位に関わらず、電流が流れない。図４Ｂの期間ｔ５＿１では、選択行にあるトランジスタＭ２＿１に電流が流れることで、配線ＲＢＬ＿１の電位がＧＮＤ電位に向けて低下していく。このため、トランジスタＭ２＿３のソースまたはドレインとなる端子間が等電位である状態が変化し、配線ＲＷＬ＿２のハイレベルの電位との間に電位差が生じる。トランジスタＭ２＿３のゲートの電位（ノードＦＮ＿３）に保持されているデータがデータ“１”（ＶＨ）のため、ゲート−ソース間電圧（Ｖｇｓ）が大きい。このため、非選択行である３行目のトランジスタＭ２＿３では、流れる電流が大きくなる。点線矢印で示す経路で電流が流れる。配線ＲＢＬ＿１の電位は、ＧＮＤ電位から上昇した電位ＧＮＤ＋Ｖ１となる。
　上述した非選択行において、読み出し動作時に電流が流れることで、図４Ｂに図示するように期間ｔ５＿１および期間ｔ５＿３において配線ＲＢＬ＿１の電位が上昇する。その結果、読み出されるデータの信頼性が低下するとともに、消費電力の増加につながる虞がある。
　本発明の一態様の構成では、図２Ａ、図２Ｂおよび図３Ａ、図３Ｂで説明したように、期間Ｔ５−１またはＴ５−３において、選択行のメモリセル１１におけるトランジスタＭ２＿１またはＭ２＿３のしきい値電圧を制御する信号をローレベル（ＶＢＧＲＬ）とする。そのため、トランジスタのしきい値電圧はプラス側にシフトし、ゲートの電位によらず電流がほとんど流れない。そのため、上述した選択行のトランジスタＭ２＿１またはＭ２＿３に電流が流れることで、配線ＲＢＬ＿１の電位が低下しても、配線ＲＷＬ＿１またはＲＷＬ＿３から配線ＲＢＬ＿１に向けて電流をほとんど流れない構成とすることができる。そのため、非選択行のトランジスタＭ２＿１またはＭ２＿３を介した配線ＲＷＬ＿２またはＲＷＬ＿３からの電流による配線ＲＢＬ＿１の電位の上昇を抑制することができる。その結果、読み出されるデータの信頼性に優れるとともに、消費電力の低減に優れた半導体装置とすることができる。
　図６Ａ乃至図６Ｅを参照して、メモリセル１１に適用されるメモリセルの変形例を説明する。
　図６Ａには、メモリセル１１に適用可能な２トランジスタ型（２Ｔ）のＮＯＳＲＡＭのメモリセルの構成例を示す。図６Ａに示すメモリセル１１Ａは、トランジスタＭ１において、バックゲートを有する。トランジスタＭ１のバックゲートは、配線ＢＧＷに接続される。配線ＢＧＷは、トランジスタＭ１のしきい値電圧を制御する信号が与えられる。当該構成とすることで、トランジスタＭ１をより確実に非導通状態とすることができる。そのため、ノードＦＮに与えられたデータ信号の電位に応じた電荷の保持をしやすくすることができる。
　図６Ｂには、メモリセル１１に適用可能な２トランジスタ型（２Ｔ）のＮＯＳＲＡＭのメモリセルの別の構成例を示す。図６Ｂに示すメモリセル１１Ｂは、トランジスタＭ１において、バックゲートを有する。トランジスタＭ１のバックゲートは、トランジスタＭ１のゲートに接続される。当該構成とすることで、トランジスタＭ１を導通状態とする際のトランジスタＭ１を流れる電流量を大きくするとともに、トランジスタＭ１を非導通状態とする際にトランジスタＭ１を流れる電流量を小さくすることができる。
　図６Ｃには、メモリセル１１に適用可能な２トランジスタ型（２Ｔ）のＮＯＳＲＡＭのメモリセルの別の構成例を示す。図６Ｃに示すメモリセル１１Ｃは、図１Ｂなどで説明したメモリセル１１において、容量素子Ｃ１を省略した構成を有する。容量素子Ｃ１に対応する容量は、トランジスタＭ２のゲート容量または寄生容量等を用いることができる。
　図６Ｄには、メモリセル１１に適用可能な２トランジスタ型（２Ｔ）のＮＯＳＲＡＭのメモリセルの別の構成例を示す。図６Ｄに示すメモリセル１１Ｄは、図６Ａで説明したメモリセル１１Ａにおいて、容量素子Ｃ１を省略した構成を有する。容量素子Ｃ１に対応する容量は、トランジスタＭ２のゲート容量または寄生容量等を用いることができる。
　図６Ｅには、メモリセル１１に適用可能な２トランジスタ型（２Ｔ）のＮＯＳＲＡＭのメモリセルの別の構成例を示す。図６Ｅに示すメモリセル１１Ｅは、図６Ｂで説明したメモリセル１１Ｂにおいて、容量素子Ｃ１を省略した構成を有する。容量素子Ｃ１に対応する容量は、トランジスタＭ２のゲート容量または寄生容量等を用いることができる。
　図７Ａおよび図７Ｂを参照して、メモリセル１１の動作例に適用されるタイミングチャートの変形例を説明する。
　図７Ａには、図１Ｃにおけるタイミングチャートにおいて、期間Ｔ４でＢＧＲ（非選択）をローレベルとする構成例を示す。配線ＲＢＬのプリチャージを行う期間において、トランジスタＭ２のしきい値電圧を制御する信号を切り替えておくことで、期間Ｔ５における動作を高速で行う構成とすることができる。
　図７Ｂには、図１Ｃにおけるタイミングチャートにおいて、スタンバイ期間である期間Ｔ３で、プリチャージ動作を行う構成例を示す。図７Ｂに示す構成例は、期間Ｔ３内で期間Ｔ４にあたる動作を行う構成である。当該構成とすることで、読み出し期間を短くする構成とすることができる。
　本発明の一態様の構成では、期間Ｔ５において、選択行のメモリセル１１におけるトランジスタＭ２のしきい値電圧を制御する信号がローレベル（ＶＢＧＲＬ）とする。そのため、トランジスタのしきい値電圧はプラス側にシフトし、ゲートの電位によらず電流がほとんど流れない。そのため、上述した選択行のメモリセル１１において、トランジスタＭ２に電流が流れることで、配線ＲＢＬの電位が低下しても、配線ＲＷＬから配線ＲＢＬに向けて電流をほとんど流れない構成とすることができる。そのため、非選択行のメモリセル１１にあるトランジスタＭ２を介した配線ＲＷＬからの電流による配線ＲＢＬの電位の上昇を抑制することができる。その結果、読み出されるデータの信頼性に優れるとともに、消費電力の低減に優れた半導体装置とすることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置および半導体装置の駆動方法が適用可能な記憶装置の構成例について図面を用いて説明する。
　図８Ａに、本発明の一態様の記憶装置の斜視概略図を示す。図８Ｂに、本発明の一態様の記憶装置のブロック図を示す。
　図８Ａ及び図８Ｂに示す記憶装置１５０は、駆動回路層７０１と、ｎ層の記憶層７００と、を有する。記憶層７００は、それぞれ、メモリセルアレイ１０を有する。メモリセルアレイ１０は、複数のメモリセル１１を有する。
　ｎ層の記憶層７００は駆動回路層７０１上に設けられる。ｎ層の記憶層７００を駆動回路層７０１上に設けることで、記憶装置１５０の占有面積を低減できる。また、単位面積当たりの記憶容量を高めることができる。
　本実施の形態では、１層目の記憶層７００を記憶層７００＿１と示し、２層目の記憶層７００を記憶層７００＿２と示し、３層目の記憶層７００を記憶層７００＿３と示す。また、ｋ層目（ｋは１以上ｎ以下の整数。）の記憶層７００を記憶層７００＿ｋと示し、ｎ層目の記憶層７００を記憶層７００＿ｎと示す。なお、本実施の形態等において、ｎ層の記憶層７００全体に係る事柄を説明する場合、又はｎ層ある記憶層７００の各層に共通の事柄を示す場合に、単に「記憶層７００」と表記する場合がある。
　駆動回路層７０１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、及び電圧生成回路３３を有する。
　記憶装置１５０において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。或いは、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。
　信号ＣＬＫはクロック信号である。信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置１５０の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶装置１５０の動作モード（例えば、書き込み動作、読み出し動作）を決定する。又は、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１１に対するデータの書き込み及び読み出しをするための回路である。周辺回路４１は、行デコーダ４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＷＬ（書き込みワード線）又は配線ＲＷＬ（読み出しワード線）を選択する機能を有する。列ドライバ４５は、データをメモリセル１１に書き込む機能、メモリセル１１からデータを読み出す機能、及び読み出したデータを保持する機能等を有する。列ドライバ４５は、列デコーダ４４が指定する配線ＷＢＬ（書き込みビット線）、及び配線ＲＢＬ（読み出しビット線）を選択する機能を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１１に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１１から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置１５０の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１５０の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図８Ｂでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　ｎ層ある記憶層７００の構成例について説明する。ｎ層ある記憶層７００は、それぞれがメモリセルアレイ１０を有する。また、メモリセルアレイ１０は、複数のメモリセル１１を有する。図８Ａ及び図８Ｂでは、メモリセルアレイ１０がｐ行ｑ列（ｐ及びｑは２以上の整数。）のマトリクス状に配置された複数のメモリセル１１を有する例を示している。
　なお、行と列は互いに直交する方向に延在する。本実施の形態では、Ｘ方向を「行」とし、Ｙ方向を「列」としているが、Ｘ方向を「列」とし、Ｙ方向を「行」としてもよい。
　図８Ｂでは、１行１列目に設けられたメモリセル１１をメモリセル１１［１，１］と示し、ｐ行ｑ列目に設けられたメモリセル１１をメモリセル１１［ｐ，ｑ］と示している。また、ｉ行ｊ列目（ｉは１以上ｐ以下の整数。ｊは１以上ｑ以下の整数。）に設けられたメモリセル１１をメモリセル１１［ｉ，ｊ］と示している。
　メモリセル１１の回路構成例としては、上記実施の形態で説明した構成を適用することができる。メモリセル１１は、本発明の一態様である半導体装置の駆動方法を適用することで、省電力性、信頼性に優れた半導体装置とすることができる。
　また記憶層７００を積層する構成とする場合、配線ＷＢＬおよび配線ＲＢＬを基板表面の垂直方向に配置することが好適である。配線ＷＢＬおよび配線ＲＢＬを基板表面の垂直方向に設けることで、記憶層７００と駆動回路層７０１との間の配線の長さを短くできる。そのため、配線ＷＢＬおよび配線ＲＢＬに接続されるセンスアンプとの間の信号伝搬距離を短くでき、配線ＷＢＬおよび配線ＲＢＬの抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
　半導体装置の断面構造の一部を図９に示す。図９に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図１０Ａはトランジスタ５００のチャネル長方向の断面図であり、図１０Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１０Ｃはトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５５０はＳｉトランジスタに相当し、トランジスタ５００はＯＳトランジスタに相当する。
　図９では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
　トランジスタ５５０は、基板３１１に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　図１０Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
　なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
　また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板、または水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
　トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図９では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図９では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図９では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図９では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜または酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１４の上方には、トランジスタ５００が設けられている。
　図１０Ａおよび図１０Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
　また、図１０Ａおよび図１０Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１０Ａおよび図１０Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１０Ａおよび図１０Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
　なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
　また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図９、および図１０Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるため、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
　本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
　絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａおよび５４２ｂにゲッタリングされる場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、またはトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
　なお、図１０Ａおよび図１０Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。
　酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行ってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行ってもよい。酸化物半導体をスパッタリング法で形成する場合、膜密度の高めることができる。一方で、酸化物半導体をＡＬＤ法で成膜する場合、被覆性を高めること、または膜厚（代表的には、１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下）の制御性を高めることができる。また、酸化物半導体を形成したのち、プラズマ処理またはマイクロ波処理を行うことで、当該酸化物半導体の結晶性を高めてもよい。なお、本明細書等において、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書等において、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
　また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
　また、図１０Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図１０Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２ａおよび５４２ｂが酸化するのを抑制することができる。
　絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
　第１のゲート電極として機能する導電体５６０は、図１０Ａおよび図１０Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
　導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
　なお、本発明に用いることができるトランジスタは、図１０Ａ及び図１０Ｂに示すトランジスタ５００に限られるものではない。例えば、図１１に示す構造のトランジスタ５００を用いてもよい。図１１に示すトランジスタ５００は、絶縁体５５５が用いられている点、ならびに導電体５４２ａ（導電体５４２ａ１および導電体５４２ａ２）及び導電体５４２ｂ（導電体５４２ｂ１および導電体５４２ｂ２）が、積層構造である点において、図１０Ａ及び図１０Ｂに示すトランジスタと異なる。
　導電体５４２ａは、導電体５４２ａ１と、導電体５４２ａ１上の導電体５４２ａ２の積層構造であり、導電体５４２ｂは、導電体５４２ｂ１と、導電体５４２ｂ１上の導電体５４２ｂ２の積層構造である。酸化物５３０ｂに接する導電体５４２ａ１及び導電体５４２ｂ１は、金属窒化物などの酸化しにくい導電体であることが好ましい。これにより、酸化物５３０ｂに含まれる酸素によって、導電体５４２ａ及び導電体５４２ｂが過剰に酸化されるのを防ぐことができる。また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１より導電性が高い、金属層などの導電体であることが好ましい。これにより、導電体５４２ａ及び導電体５４２ｂを、導電性が高い配線または電極として機能させることができる。このようにして、活性層として機能する酸化物５３０の上面に接して、配線または電極として機能する導電体５４２ａ及び導電体５４２ｂが設けられた、半導体装置を提供することができる。
　導電体５４２ａ１、５４２ｂ１としては、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体５４２ａ２及び導電体５４２ｂ２の膜厚を、導電体５４２ａ１及び導電体５４２ｂ１の膜厚より大きくすることが好ましい。導電体５４２ａ２及び導電体５４２ｂ２としては、上記導電体５６０ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体５４２ａ２及び導電体５４２ｂ２の抵抗を低減することができる。
　例えば、導電体５４２ａ１及び導電体５４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体５４２ａ２及び導電体５４２ｂ２として、タングステンを用いることができる。
　図１１に示すように、トランジスタ５００のチャネル長方向の断面視において、導電体５４２ａ１と導電体５４２ｂ１の間の距離は、導電体５４２ａ２と導電体５４２ｂ２の間の距離より小さい。このような構成にすることで、ソースとドレインの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ５００の周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供することができる。
　絶縁体５５５は、窒化物などの酸化しにくい絶縁体であることが好ましい。絶縁体５５５は、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されており、導電体５４２ａ２、及び導電体５４２ｂ２を保護する機能を有する。絶縁体５５５は、酸化雰囲気に曝されるため、酸化されにくい無機絶縁体が好ましい。また、絶縁体５５５は、導電体５４２ａ２及び導電体５４２ｂ２に接するため、導電体５４２ａ２、５４２ｂ２を酸化させにくい、無機絶縁体であることが好ましい。よって、絶縁体５５５は、酸素に対するバリア性を有する絶縁性材料を用いることが好ましい。例えば、絶縁体５５５として、窒化シリコンを用いることができる。
　図１１に示すトランジスタ５００は、絶縁体５８０及び絶縁体５４４に開口を形成し、当該開口の側壁に接して絶縁体５５５を形成し、さらにマスクを用いて、導電体５４２ａ１と導電体５４２ｂ１を分断することで、形成される。ここで、上記開口は、導電体５４２ａ２と導電体５４２ｂ２の間の領域と重畳する。また、導電体５４２ａ１及び導電体５４２ｂ１の一部は、上記開口内に突出するように形成されている。よって、絶縁体５５５は、上記開口内で、導電体５４２ａ１の上面、導電体５４２ｂ１の上面、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接する。また、絶縁体５４５は、導電体５４２ａ１と導電体５４２ｂ１の間の領域において、酸化物５３０の上面と接する。
　導電体５４２ａ１と導電体５４２ｂ１を分断した後で、絶縁体５４５を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。これにより、酸化物５３０ａ及び酸化物５３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。さらに、絶縁体５５５が、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されていることで、導電体５４２ａ２及び導電体５４２ｂ２が過剰に酸化されるのを防ぐことができる。以上により、トランジスタの電気特性、及び信頼性を向上させることができる。また、同一基板上に複数形成されるトランジスタの電気特性のばらつきを抑制することができる。
　また、トランジスタ５００において、図１１に示すように、絶縁体５２４を島状に形成してもよい。ここで、絶縁体５２４は、酸化物５３０と側端部が概略一致するように形成してもよい。
　また、トランジスタ５００において、図１１に示すように、絶縁体５２２が絶縁体５１６及び導電体５０３と接する構成にしてもよい。言い換えると、図１０Ａ及び図１０Ｂに示す絶縁体５２０を設けない構成にしてもよい。
　続いて、トランジスタ５００の上方には、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
　また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
　導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。
　導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
　本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミックス基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
　なお、図９に示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。
　なお、本発明に用いることができるトランジスタは、図１０Ａ、図１０Ｂおよび図１１に示すトランジスタ５００に限られるものではない。例えば、図１２Ａ乃至図１２Ｄに示す構造のトランジスタ５００Ａを用いてもよい。図１２Ａ乃至図１２Ｄに示すトランジスタ５００Ａは、縦チャネル型のトランジスタである点において、図１０Ａ及び図１０Ｂに示すトランジスタと異なる。
　図１２Ａ乃至図１２Ｄは、トランジスタの構成例を示す上面図及び断面図である。図１２Ａはトランジスタ５００Ａの上面図である。図１２Ｂは、図１２ＡのＡ１−Ａ２の一点鎖線で示す部位の断面図であり、図１２Ｃは、図１２ＡのＡ３−Ａ４の一点鎖線で示す部位の断面図である。図１２Ｄは、図１２ＢのＢ１−Ｂ２の一点鎖線で示す部位の上面図である。なお、図１２Ａ及び図１２Ｄの上面図では、図の明瞭化のために一部の要素を省いている。
　トランジスタ５００Ａは、絶縁体２１０上の導電体２４１及び絶縁体２７０と、導電体２４１上の金属酸化物２３０と、金属酸化物２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０と、絶縁体２７０上の導電体２４２と、を有する。
　導電体２４１はトランジスタ５００Ａのソース電極及びドレイン電極の一方として機能する領域を有し、導電体２４２はトランジスタ５００Ａのソース電極及びドレイン電極の他方として機能する領域を有し、導電体２６０はトランジスタ５００Ａのゲート電極として機能する領域を有する。金属酸化物２３０は、チャネル形成領域として機能する領域を有する。
　金属酸化物２３０には、上記酸化物５３０ａと酸化物５３０ｂとして説明した各材料を用いることができる。
　金属酸化物２３０は、トランジスタ５００Ａにおける、チャネル形成領域と、チャネル形成領域を挟むように設けられるソース領域及びドレイン領域と、を有する。チャネル形成領域の少なくとも一部は、導電体２６０と重なる。ソース領域は、導電体２４１及び導電体２４２の一方と重なり、ドレイン領域は、導電体２４１及び導電体２４２の他方と重なる。
　導電体２４２及び絶縁体２７０には導電体２４１に達する開口が設けられる。また、当該開口は、上面視において導電体２４１と重なる領域を有する。また、当該開口内に、金属酸化物２３０、絶縁体２５０、及び導電体２６０のそれぞれの少なくとも一部が配置される。なお、当該開口は、導電体２４２が有する開口と、絶縁体２７０が有する開口とを含むと言える。また、導電体２４２は、上面視において導電体２４１と重なる開口を有すると言える。
　金属酸化物２３０は、導電体２４２及び絶縁体２７０に設けられる開口部２９０の側面及び底面と接して設けられる。別言すると、金属酸化物２３０は、導電体２４２が有する開口部２９０の側面、及び導電体２４１、２４２の上面のそれぞれと接する領域を有する。また、金属酸化物２３０は、凹部を有する。当該凹部は、上面視において導電体２４２が有する開口部２９０と重なる領域を有する。
　絶縁体２５０の少なくとも一部は、金属酸化物２３０の凹部に設けられる。また、絶縁体２５０は、金属酸化物２３０の上面と接する領域を有する。また、絶縁体２５０は、凹部を有する。当該凹部は、金属酸化物２３０が有する凹部の内側に位置する。
　導電体２６０は、絶縁体２５０の凹部を埋め込むように設けられる。また、導電体２６０は、絶縁体２５０の上面と接する領域を有する。また、導電体２６０は、断面視における導電体２４１と導電体２４２の間の領域において、絶縁体２５０を介して金属酸化物２３０と重なる領域を有する。なお底部の形状が針状である導電体２６０は、針状ゲートと呼称してもよい。
　開口部２９０の側壁は、テーパー形状であることが好ましい。開口部２９０の側壁をテーパー形状にすることで、金属酸化物２３０、又は絶縁体２５０などの被覆性が向上し、鬆などの欠陥を低減できる。例えば、開口部２９０における絶縁体２７０の側面と、導電体２４１の上面とがなす角度（図１２Ｂに示す角度θ）は、４５度以上であって、９０度以下であることが好ましい。または、４５度以上であって、７５度以下であることが好ましい。または、４５度以上であって、６５度以下であることが好ましい。なお、開口部２９０の側壁を８５度以上９０度以下とすることで、トランジスタを微細化する上では好適である。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（以下、テーパー角と呼ぶ場合がある）が９０度以下である領域を有する。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
　上記構成において、トランジスタ５００Ａのチャネル長は、断面視における、導電体２４１の上面から導電体２４２の下面までの距離であり、導電体２４１と重なる領域の絶縁体２７０の膜厚と開口部２９０における角度θで決まる。つまり、トランジスタ５００Ａのチャネル長は、導電体２４１と重なる領域の絶縁体２７０の膜厚および開口部２９０における角度θによって調整できる。例えば、絶縁体２７０の膜厚を薄くすることで、チャネル長の短いトランジスタ５００Ａを作製できる。
　また、上記構成において、トランジスタ５００Ａのチャネル幅は、上面視における、絶縁体２７０と金属酸化物２３０が接する領域の長さであり、上面視における金属酸化物２３０の輪郭（外周）の長さでもある。つまり、トランジスタ５００Ａのチャネル幅は、絶縁体２７０に設ける開口の径によって調整できる。例えば、当該開口の径を大きくすることで、チャネル幅の大きいトランジスタ５００Ａを作製できる。なお、当該開口は、トランジスタ５００Ａの構成要素の一部（ここでは、金属酸化物２３０、絶縁体２５０、及び導電体２６０）が設けられる開口と言い換えることができる。
　トランジスタ５００Ａは、チャネル形成領域がゲート電極を取り囲む構造を有する。したがって、トランジスタ５００Ａは、ＣＡＡ（Ｃｈａｎｎｅｌ−Ａｌｌ−Ａｒｏｕｎｄ）構造のトランジスタと言える。
　なお、図１２Ｄでは、導電体２４２が有する開口の上面形状が、円形状を有する構成を示しているが、本発明はこれに限られない。例えば、導電体２４２が有する開口の上面形状は、楕円形状、多角形状、又は、角が丸みを帯びている多角形状であってもよい。ここで、多角形状とは、三角形、四角形、五角形、及び六角形等を指す。
　絶縁体２５０は、単層構造であってもよく、積層構造であってもよい。
　絶縁体２５０として、例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体２５０は、少なくとも酸素と、シリコンと、を有する絶縁体となる。
　絶縁体２５０中の水、及び水素等の不純物濃度は低減されていることが好ましい。
　なお、絶縁体２５０と金属酸化物２３０との間に、酸素に対するバリア性を有する絶縁体を設けてもよい。当該絶縁体は、絶縁体２５０の下面、及び金属酸化物２３０の凹部に接して設けられる。当該絶縁体が酸素に対するバリア性を有することで、絶縁体２５０に含まれる酸素をチャネル形成領域に供給し、絶縁体２５０に含まれる酸素がチャネル形成領域に過剰に供給されるのを抑制できる。よって、熱処理などを行った際に、金属酸化物２３０から酸素が脱離するのを抑制し、金属酸化物２３０における酸素欠損の形成を抑制できる。したがって、トランジスタ５００Ａの電気特性を良好にし、信頼性を向上させることができる。
　上記絶縁体として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。上記絶縁体として、酸化アルミニウムを用いることがより好ましい。この場合、上記絶縁体は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。なお、上記絶縁体は、例えば絶縁体２５０よりも酸素を透過しにくければよい。また、上記絶縁体として、例えば絶縁体２５０よりも酸素を透過しにくい材料を用いればよい。また、上記絶縁体として、例えば、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、又はインジウムガリウム亜鉛酸化物などを用いてもよい。
　図１２Ｂでは、導電体２６０を単層とする構成を示している。なお、導電体２６０は、積層構造であってもよい。例えば、導電体２６０は、第１の導電体と、第１の導電体上の第２の導電体と、を有することが好ましい。具体的には、導電体２６０の第１の導電体は、導電体２６０の第２の導電体の底面及び側面を包むように配置されることが好ましい。
　導電体２６０の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、又は銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、及び酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸化しにくい導電性材料を用いることが好ましい。
　導電体２６０の第１の導電体が酸素の拡散を抑制する機能を有することで、例えば絶縁体２５０に含まれる酸素により導電体２６０の第２の導電体が酸化して、導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウム等を用いることが好ましい。
　絶縁体２５０上に絶縁体２８３が設けられる。絶縁体２８３には、水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、トランジスタ５００Ａの外から絶縁体２５０を介して、金属酸化物２３０に水素が拡散することを抑制できる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁体２８３に好適に用いることができる。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明したＯＳトランジスタを有する半導体装置の断面構成例について説明する。
　図１３に、ＮＯＳＲＡＭの回路構成を用いた場合の断面構成例を示す。図１３では、駆動回路層７０１の上に記憶層７００［１］乃至記憶層７００［３］が積層されている場合を例示している。
　また、図１３では、駆動回路層７０１が有するトランジスタ５５０を例示している。トランジスタ５５０は、上記実施の形態で説明したトランジスタ５５０を適用することができる。
　なお、図１３に示すトランジスタ５５０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
　駆動回路層７０１と記憶層７００の間、または、ｋ層目の記憶層７００とｋ＋１層目の記憶層７００の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。なお、本実施の形態などでは、ｋ層目の記憶層７００を記憶層７００［ｋ］と示し、ｋ＋１層目の記憶層７００を記憶層７００［ｋ＋１］と示す場合がある。ここで、ｋは１以上Ｎ以下の整数である。また、本実施の形態などにおいて「ｋ＋α（αは１以上の整数）」または「ｋ−α」と示した場合、「ｋ＋α」および「ｋ−α」それぞれの解は１以上Ｎ以下の整数とする。
　また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ５５０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０および絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４および絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８および導電体３３０はコンタクトプラグまたは配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体３２６および導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５７、および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグまたは配線として機能する。
　絶縁体３５４の上には記憶層７００［１］が有する絶縁体５１４が設けられている。また、絶縁体５１４および絶縁体３５４には導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグまたは配線として機能する。例えば、配線ＷＢＬ（または配線ＲＢＬ）とトランジスタ５５０は、導電体３５８、導電体３５６、および導電体３３０などを介して電気的に接続される。
　図１４Ａに記憶層７００［ｋ］の断面構造例を示す。また、図１４Ｂに、図１４Ａの等価回路図を示す。
　図１３および図１４Ａに示すメモリセルＭＣは、絶縁体５１４の上にトランジスタＭ１、およびトランジスタＭ２を有する。トランジスタＭ１、Ｍ２として、例えば、上記実施の形態に示したトランジスタ５００を用いることができる。また、絶縁体５１４の上に導電体２１５が設けられている。導電体２１５は導電体５０５と同じ材料かつ同じ工程で同時に形成できる。
　なお、本実施の形態では、トランジスタＭ１、Ｍ２としてトランジスタ５００の変形例を示している。具体的には、トランジスタＭ１、Ｍ２では、導電体５４２ａおよび導電体５４２ｂが、酸化物５３０（酸化物５３０ａおよび酸化物５３０ｂ）の端部を越えて延在している点が、トランジスタ５００と異なる。
　また、図１３および図１４Ａに示すメモリセルＭＣは、絶縁体５８１の上に絶縁体２８７が設けられ、絶縁体２８７に導電体１６１が埋め込まれている。また、絶縁体２８７および導電体１６１の上に記憶層７００［ｋ＋１］の絶縁体５１４が設けられている。
　図１３および図１４Ａにおいて、記憶層７００［ｋ＋１］の導電体２１５が容量素子Ｃの一方の端子として機能し、記憶層７００［ｋ＋１］の絶縁体５１４が容量素子Ｃの誘電体として機能し、導電体１６１が容量素子Ｃの他方の端子として機能する。なお図中のＰＬは、容量素子Ｃに接続される配線を表している。また、トランジスタＭ１のソースまたはドレインの他方はコンタクトプラグを介して導電体１６１と電気的に接続される。また、トランジスタＭ２のゲートは他のコンタクトプラグを介して導電体１６１と電気的に接続される。また、トランジスタＭ２のソースまたはドレインの一方は他のコンタクトプラグを介して導電体１６１と電気的に接続される。また、トランジスタＭ２のソースまたはドレインの他方は他のコンタクトプラグを介して導電体１６１と電気的に接続される。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７０９が実装された基板（実装基板７０４）の斜視図を、図１５Ａに示す。図１５Ａに示す電子部品７０９は、モールド７１１内に半導体装置７１０を有している。図１５Ａは、電子部品７０９の内部を示すために、一部の記載を省略している。電子部品７０９は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７０９は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図１５Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１５Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図１６Ａに示す。図１６Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図１６Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図１６Ｃに示す。図１６Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図１６Ｄに示す斜視図の構成とすることができる。図１６Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図１６Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図１６Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７０９を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図１７には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図１７においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図１７には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図１８にデータセンターに適用可能なストレージシステムを示す。図１８に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
＜本明細書等の記載に関する付記＞
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　また本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
ＢＧＲ：配線、ＢＧＷ：配線、ＦＮ：ノード、ＭＣ：メモリセル、ＲＢＬ：配線、ＲＷＬ：配線、ＶＰＲＥ：プリチャージ電圧、ＷＢＬ：配線、ＷＷＬ：配線、１０：メモリセルアレイ、１１：メモリセル

Claims (5)

  1. 　第１トランジスタと、第２トランジスタと、を有するメモリセルを有し、
    　前記第１トランジスタは、ゲート電極を有し、
    　前記第２トランジスタは、ゲート電極およびバックゲート電極を有し、
    　前記第１トランジスタのゲート電極は、書き込みワード信号を与える書き込みワード線に電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの一方は、データに応じた電位を書き込む書き込みビット線に電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲート電極に電気的に接続され、
    　前記第２トランジスタのバックゲート電極は、前記第２トランジスタのしきい値電圧を制御するための制御信号を与える制御信号線に電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、読み出しワード信号を与える読み出しワード線に電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記データに応じた電位を読み出す読み出しビット線に電気的に接続され、
    　データの読み出し期間に選択される前記メモリセルでは、前記読み出しワード信号としてローレベルが与えられ、且つ前記制御信号としてハイレベルが与えられ、
    　データの読み出し期間に非選択とされる前記メモリセルでは、前記読み出しワード信号としてハイレベルが与えられ、且つ前記制御信号としてローレベルが与えられる、半導体装置。
  2. 　請求項１において、
    　前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型のトランジスタである、半導体装置。
  3. 　請求項１において、
    　前記第１トランジスタおよび前記第２トランジスタはそれぞれ、チャネル形成領域を有する半導体層を有し、
    　前記半導体層は、酸化物半導体を有する、半導体装置。
  4. 　請求項３において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
  5. 　ゲート電極が書き込みワード信号を与える書き込みワード線に電気的に接続され、ソースまたはドレインの一方は、データに応じた電位を書き込む書き込みビット線に電気的に接続された、第１トランジスタと、
    　ゲート電極が前記第１トランジスタのソースまたはドレインの他方に電気的に接続され、バックゲート電極が前記第２トランジスタのしきい値電圧を制御する制御信号を与える制御信号線に電気的に接続され、ソースまたはドレインの一方が読み出しワード信号を与える読み出しワード線に電気的に接続され、ソースまたはドレインの他方が前記データに応じた電位を読み出す読み出しビット線に電気的に接続された第２トランジスタと、
    　を有するメモリセルが設けられたメモリセルアレイを有し、
    　データの読み出し期間において、
    　選択される前記メモリセルでは、前記読み出しワード信号をローレベル、且つ前記制御信号をハイレベルとし、
    　非選択とされる前記メモリセルでは、前記読み出しワード信号をハイレベル、且つ前記制御信号をローレベルとする、半導体装置の駆動方法。
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