WO2024024450A1 - 半導体装置及びその製造方法 - Google Patents

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WO2024024450A1
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    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing the same.
  • Imaging devices such as image sensors tend to have higher resolution, and there is a need to miniaturize pixel sizes without reducing sensitivity.
  • Patent Document 1 an imaging device in which a plurality of chips are stacked has been put into practical use (for example, see Patent Document 1).
  • the imaging device disclosed in Patent Document 1 employs a pixel ADC (Analog Digital Converter) method that performs analog-to-digital conversion of pixel signals within pixels.
  • pixel ADC Analog Digital Converter
  • all pixels perform analog-to-digital conversion at the same timing, so it is possible to eliminate distortion in a captured image when a moving subject is captured.
  • a comparator necessary for AD conversion must be provided within the pixel, and it is not easy to increase the capacitance of the capacitor.
  • the present disclosure provides a semiconductor device and a manufacturing method thereof that can increase the capacitance of a capacitor without hindering miniaturization.
  • a first substrate having a first electrode; a second substrate having a second electrode disposed opposite to the first electrode;
  • a semiconductor device comprising: an oxide layer of at least one of the first electrode and the second electrode, the oxide layer being disposed between the first electrode and the second electrode.
  • a capacitor may be configured including the first electrode, the oxide layer, and the second electrode.
  • An insulating film may be provided between the first electrode and the oxide layer, or between the second electrode and the oxide layer, and which is thinner than the oxide layer.
  • the insulating film may include an oxide, a nitride, or a metal oxide.
  • the oxidized layer is a first oxide layer formed by oxidizing the surface of the first electrode; a second oxide layer formed by oxidizing the surface of the second electrode;
  • the capacitor may include the first electrode, the first oxide layer, the second oxide layer, and the second electrode.
  • the first insulating film and the second insulating film may be thinner than the first oxide layer and the second oxide layer.
  • the first insulating film and the second insulating film may include an oxide, a nitride, or a metal oxide.
  • first conductive layer disposed at the same layer height as the first electrode and spaced apart from the first electrode; a second conductive layer disposed at the same height as the second electrode and spaced apart from the second electrode;
  • the first conductive layer and the second conductive layer may be disposed facing each other and bonded to each other.
  • the first electrode, the second electrode, the first conductive layer, and the second conductive layer may include the same metal material.
  • the first electrode and the second electrode include a first metal material
  • the first conductive layer and the second conductive layer may include a second metal material different from the first metal material.
  • the first metal material may be a material that is less likely to cause thermal diffusion than the second metal material.
  • the oxide layer may have a thickness of 1 nm or more and 10 nm or less.
  • the insulating film may have a thickness of 0.1 nm or more and 1 nm or less.
  • Each of the first insulating film and the second insulating film may have a thickness of 0.1 nm or more and 1 nm or less.
  • the first substrate has a plurality of pixels that perform photoelectric conversion
  • the second substrate has a signal processing circuit that performs signal processing of pixel signals photoelectrically converted by the plurality of pixels
  • the pixel is A photoelectric conversion element, an analog-to-digital converter that compares the electrical signal photoelectrically converted by the photoelectric conversion element with a reference signal and outputs a signal indicating the comparison result;
  • the capacitor may also include the capacitor.
  • the capacitor may be arranged in a region of a corresponding pixel on a bonding surface between the first substrate and the second substrate.
  • the method may include a step of forming an insulating film thinner than the oxide layer on at least one surface of the first substrate or the second substrate on which the oxide layer is formed.
  • the step of forming the oxide layer includes: oxidizing the surface of the first electrode to form a first oxide layer; oxidizing the surface of the second electrode to form a second oxide layer,
  • the step of forming the insulating film includes: forming a first insulating film thinner than the first oxide layer on the surface of the first oxide layer; forming a second insulating film thinner than the second oxide layer on the surface of the second oxide layer,
  • the step of forming the capacitor includes arranging the first conductive layer and the second conductive layer to face each other, and forming the first insulating film and the first insulating film with the first electrode and the second electrode facing each other.
  • the first conductive layer and the first electrode include different metal materials
  • the second conductive layer and the second electrode include different metal materials
  • heat treatment is performed so that the metal materials of the first conductive layer and the second conductive layer are in contact with each other, and the metal materials of the first electrode and the second electrode are not in contact with each other. Heat treatment may also be performed.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor device 1 according to the present disclosure.
  • FIG. 2 is a block diagram showing the configuration of pixels arranged in a two-dimensional array in a pixel array section.
  • 3 is a circuit diagram showing details of the pixel circuit 41 and comparison circuit 51 in FIG. 2.
  • FIG. FIG. 2 is a diagram illustrating an example of a solid-state imaging device configured by stacking pixel chips and logic chips.
  • FIG. 3 is a schematic plan view of the vicinity of the bonding surface between the pixel chip 2 and the logic chip 3.
  • FIG. 5A is a cross-sectional view taken along line AA in FIG. 5A.
  • FIG. 4 is a cross-sectional view illustrating the manufacturing process of the second capacitor C2.
  • FIG. 4 is a cross-sectional view illustrating the manufacturing process of the second capacitor C2.
  • FIG. 6A is a process sectional view following FIG. 6A.
  • FIG. 7A is a process sectional view following FIG. 7A.
  • FIG. 8A is a process sectional view following FIG. 8A.
  • FIG. 8B is a process sectional view following FIG. 8B.
  • FIG. 9A is a process sectional view following FIG. 9A.
  • FIG. 10A is a process cross-sectional view following FIG. 10A.
  • FIG. 7 is a cross-sectional view showing the final cross-sectional structure of a semiconductor device according to a first modification.
  • FIG. 7 is a cross-sectional view of a semiconductor device according to a second modification in which the step of forming the first oxide layer is omitted.
  • FIG. 7 is a cross-sectional view of a semiconductor device according to a second modification in which the step of forming a second oxide layer is omitted.
  • FIG. 3 is a cross-sectional view of a semiconductor device 1 according to a third modification.
  • FIG. 1 is a block diagram showing a schematic configuration of an electronic device.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 3 is an explanatory diagram showing an example of installation positions of an outside-vehicle information detection section and an imaging section.
  • the semiconductor device may include components and functions that are not shown or explained. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor device 1 according to the present disclosure.
  • the semiconductor device 1 in FIG. 1 includes a solid-state imaging device 100.
  • the solid-state imaging device 100 in FIG. 1 includes a semiconductor substrate 20 made of, for example, silicon (Si), and the semiconductor substrate 20 is provided with a pixel array section 22 in which pixels 21 are arranged in a two-dimensional array. ing.
  • the pixel array section 22 is provided with a time code transfer section 23 that transfers the time code generated by the time code generation section 26 to each pixel 21.
  • a pixel drive circuit 24, a DAC (D/A converter) 25, a time code generation section 26, a vertical drive circuit 27, an output section 28, and a timing generation circuit 29 are provided around the pixel array section 22 on the semiconductor substrate 20. It is being
  • FIG. 2 is a block diagram showing the configuration of each pixel 21 arranged in a two-dimensional array in the pixel array section 22.
  • Each pixel 21 has a pixel circuit 41 and an ADC (Analog Digital Converter) 42, as shown in FIG.
  • Each pixel 21 generates a charge signal according to the amount of light received by a light receiving element (for example, a photodiode) within the pixel, converts it into a digital pixel signal, and outputs the signal.
  • the solid-state imaging device 100 in FIG. 1 is a pixel ADC type imaging device having an ADC 42 for each pixel 21.
  • the pixel drive circuit 24 in FIG. 1 drives the pixel circuit 41 (FIG. 2) within the pixel 21.
  • the DAC 25 generates a reference signal REF (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonically decreases over time, and supplies it to each pixel 21.
  • REF reference voltage signal
  • the time code generation unit 26 generates a time code that each pixel 21 uses when converting an analog pixel signal SIG into a digital signal (AD conversion), and supplies it to the corresponding time code transfer unit 23.
  • a plurality of time code generation units 26 are provided for the pixel array unit 22, and time code transfer units 23 are provided in the pixel array unit 22 in a number corresponding to the time code generation units 26. . That is, the time code generation unit 26 and the time code transfer unit 23 that transfers the generated time code have a one-to-one correspondence.
  • the vertical drive circuit 27 outputs the digital pixel signals generated within the pixels 21 to the output section 28 via the time code transfer section 23 in a predetermined order based on the timing signal supplied from the timing generation circuit 29. control.
  • the digital pixel signal output from the pixel 21 is output from the output section 28 to the outside of the solid-state imaging device 100.
  • the output unit 28 performs predetermined digital signal processing as necessary, such as black level correction processing for correcting the black level and CDS (Correlated Double Sampling) processing, and then outputs the signal to the outside. In this way, the output section 28 has built-in functions for performing various types of arithmetic processing and signal processing.
  • the timing generation circuit 29 has a timing generator etc. that generates various timing signals, and supplies the generated various timing signals to the pixel drive circuit 24, DAC 25, vertical drive circuit 27, etc.
  • the solid-state imaging device 100 in FIG. 1 can be configured by dividing into a pixel chip 2 and a logic chip 3. transmission.
  • the pixel 21 includes the pixel circuit 41 and the ADC 42.
  • the pixel circuit 41 outputs a charge signal corresponding to the amount of received light to the ADC 42 as an analog pixel signal SIG.
  • the ADC 42 converts the analog pixel signal SIG supplied from the pixel circuit 41 into a digital signal.
  • ADC 42 includes a comparison circuit 51 and a data storage section 52.
  • the comparison circuit 51 compares the reference signal REF supplied from the DAC 25 and the pixel signal SIG, and outputs an output signal VCO representing the comparison result.
  • the comparison circuit 51 inverts the output signal VCO when the reference signal REF and the pixel signal SIG become the same (voltage).
  • the comparison circuit 51 includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit (PFB) 63.
  • PFB positive feedback circuit
  • a WR signal (hereinafter also referred to as a write control signal WR) representing a pixel signal write operation is input from the vertical drive circuit 27.
  • An RD signal indicating a pixel signal readout operation (hereinafter also referred to as a readout control signal RD) and a WORD signal that controls the readout timing of the pixel 21 during the pixel signal readout operation are sent from the vertical drive circuit 27. Supplied. Further, the time code generated by the time code generator 26 is also supplied via the time code transfer unit 23 .
  • the data storage unit 52 includes a latch control circuit (storage control unit) 71 that controls writing and reading operations of time codes based on the WR signal and the RD signal, and a latch storage unit 72 that stores the time codes.
  • a latch control circuit storage control unit 71 that controls writing and reading operations of time codes based on the WR signal and the RD signal
  • a latch storage unit 72 that stores the time codes.
  • the latch control circuit 71 receives a time code that is updated every unit time and is supplied from the time code transfer unit 23 while the high level output signal VCO is input from the comparison circuit 51. is stored in the latch storage section 72. Then, when the reference signal REF and the pixel signal SIG become the same (voltage) and the output signal VCO supplied from the comparator circuit 51 is inverted to low level, writing (updating) of the supplied time code is stopped. , the time code last stored in the latch storage unit 72 is held in the latch storage unit 72.
  • the time code stored in the latch storage unit 72 represents the time when the pixel signal SIG and the reference signal REF became equal, and the data indicating that the pixel signal SIG was the reference voltage at that time, that is, digitized represents the light intensity value.
  • the operation of the pixel 21 is changed from a write operation to a read operation.
  • the latch control circuit 71 stores the data stored in the latch storage unit 72 when the pixel 21 reaches its own read timing based on the read control signal RD and the WORD signal that controls the read timing.
  • the time code (digital pixel signal) is output to the time code transfer unit 23.
  • the time code transfer unit 23 sequentially transfers the supplied time codes in the readout direction (column direction (vertical direction) toward the output unit 28 in FIG. 1) and supplies them to the output unit 28.
  • the time code transfer unit 23 may transfer the time code in units of clusters including a plurality of adjacent pixels.
  • FIG. 3 is a circuit diagram showing details of the pixel circuit 41 and comparison circuit 51 in FIG. 2.
  • the pixel circuit 41 includes a photodiode (PD) 121 as a photoelectric conversion element, a discharge transistor 122, a transfer transistor 123, a reset transistor 124, and an FD (floating diffusion layer) 125.
  • the ground node VSS' for the pixel circuit 41 is separated from the ground nodes VSS of the differential input circuit 61 and the positive feedback circuit 63 in the comparison circuit 51.
  • FIG. 3 shows an example in which a plurality of pixel circuits 41 share one FD 125, a separate FD 125 may be provided for each pixel circuit 41.
  • the drain transistor 122 is used when adjusting the exposure period. Specifically, if you turn on the discharge transistor 122 when you want to start the exposure period at an arbitrary timing, the charge accumulated in the photodiode 121 up until then is discharged, so the discharge transistor 122 is turned off. After that, the exposure period starts.
  • the transfer transistor 123 transfers the charge generated by the photodiode 121 to the FD 125.
  • the reset transistor 124 resets the charge held in the FD 125.
  • FD 125 is connected to the gate of transistor 82 of differential input circuit 61. Thereby, the transistor 82 of the differential input circuit 61 also functions as an amplification transistor of the pixel circuit 41.
  • the source of the reset transistor 124 is connected to the gate of the transistor 82 of the differential input circuit 61 and the FD 125, and the drain of the reset transistor 124 is connected to the drain of the transistor 82. Therefore, there is no fixed reset voltage for resetting the charge of FD 125. This is because by controlling the circuit state of the differential input circuit 61, the reset voltage for resetting the FD 125 can be arbitrarily set using the reference signal REF.
  • the comparison circuit 51 includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit 63.
  • the differential input circuit 61 compares the pixel signal SIG output from the pixel circuit 41 in the pixel 21 and the reference signal REF output from the DAC 25, and when the pixel signal SIG is higher than the reference signal REF, a predetermined signal is input. Outputs a signal (current).
  • the differential input circuit 61 includes transistors 81 and 82 as a differential pair, transistors 83 and 84 forming a current mirror, a transistor 85 as a constant current source that supplies a current IB according to an input bias current Vb, and a differential input circuit 61. It has a transistor 86 that outputs the output signal HVO of the dynamic input circuit 61.
  • Transistors 81, 82, and 85 are NMOS (Negative Channel MOS) transistors, and transistors 83, 84, and 86 are PMOS (Positive Channel MOS) transistors.
  • the reference signal REF output from the DAC 25 is input to the gate of the transistor 81, and the pixel signal REF output from the pixel circuit 41 in the pixel 21 is input to the gate of the transistor 82.
  • a signal SIG is input.
  • the sources of transistors 81 and 82 are connected to the drain of transistor 85, and the source of transistor 85 is connected to a predetermined voltage VSS (VSS ⁇ VDD2 ⁇ VDD1).
  • the drain of the transistor 81 is connected to the gates of transistors 83 and 84 constituting the current mirror circuit, and the drain of the transistor 83, and the drain of the transistor 82 is connected to the drain of the transistor 84 and the gate of the transistor 86.
  • the sources of transistors 83, 84, and 86 are connected to first power supply voltage VDD1.
  • the voltage conversion circuit 62 is, for example, an NMOS type transistor 91.
  • the drain of transistor 91 is connected to the drain of transistor 86 of differential input circuit 61, the source of transistor 91 is connected to a predetermined connection point in positive feedback circuit 63, and the gate of transistor 91 is connected to bias voltage VBIAS. It is connected.
  • the transistors 81 to 86 that constitute the differential input circuit 61 are circuits that operate at a high voltage up to the first power supply voltage VDD1, and the positive feedback circuit 63 operates at a second power supply voltage VDD2 that is lower than the first power supply voltage VDD1. This is a working circuit.
  • the voltage conversion circuit 62 converts the output signal HVO input from the differential input circuit 61 into a low voltage signal (conversion signal) LVI that allows the positive feedback circuit 63 to operate, and supplies the signal to the positive feedback circuit 63.
  • the bias voltage VBIAS may be any voltage that can be converted to a voltage that does not destroy each of the transistors 101 to 105 of the positive feedback circuit 63 that operates at a constant voltage.
  • the positive feedback circuit 63 inverts the pixel signal SIG when it is higher than the reference signal REF based on the conversion signal LVI obtained by converting the output signal HVO from the differential input circuit 61 into a signal corresponding to the second power supply voltage VDD2. Outputs comparison result signal. Further, the positive feedback circuit 63 increases the transition speed when the output signal VCO output as the comparison result signal is inverted.
  • the positive feedback circuit 63 has five transistors 101 to 107.
  • transistors 101, 102, 104, and 105 are PMOS transistors
  • transistors 103, 106, and 107 are NMOS transistors.
  • the source of the transistor 91 which is the output terminal of the voltage conversion circuit 62, is connected to the drains of the transistors 102 and 103 and the gates of the transistors 104 and 106.
  • the sources of transistors 101 and 104 are connected to the second power supply voltage VDD2, the drain of transistor 101 is connected to the source of transistor 102, and the gate of transistor 102 is connected to transistors 105 and 107, which is also the output terminal of positive feedback circuit 63. connected to the drain of The sources of transistors 103, 106, and 107 are connected to a predetermined voltage VSS.
  • An initialization signal INI2 is supplied to the gate of the transistor 101, and an initialization signal INI is supplied to the gate of the transistor 103.
  • the FORCEVCO signal is input to the gates of transistors 105 and 107.
  • transistor 107 is turned on and the VCO signal becomes low level.
  • FIG. 4 is a diagram showing an example of a solid-state imaging device 100 configured by stacking a pixel chip (first substrate) 2 and a logic chip (second substrate) 3.
  • the pixel chip 2 is arranged on the light incident surface side, and the logic chip 3 is arranged below the pixel chip 2, that is, on the side opposite to the light incident surface.
  • the pixel chip 2 and the logic chip 3 are bonded, for example, by Cu--Cu bonding.
  • the pixel chip 2 includes a pixel array section 22 in which a plurality of pixels 21 are arranged.
  • a pixel drive circuit 24, a DAC (D/A converter) 25, a time code generation section 26, a vertical drive circuit 27, an output section 28, a timing generation circuit 29, and the like are arranged in the logic chip 3.
  • the drain of the transistor 81 in the pixel chip 2, the source of the transistor 83 and the gate of the transistor 84 in the logic chip 3 are electrically connected, for example, by a Cu-Cu junction (hereinafter referred to as the first Cu-Cu junction). There is.
  • This Cu--Cu junction region is called a first Cu--Cu junction region 4.
  • the drain of the transistor 82 in the pixel chip 2, the source of the transistor 84 and the gate of the transistor 86 in the logic chip 3 are electrically connected, for example, at a Cu-Cu junction (hereinafter referred to as a second Cu-Cu junction). It is connected.
  • This Cu--Cu junction region is called a second Cu--Cu junction region 5.
  • Two capacitors C1 and C2 are connected in parallel between the source and drain of the transistor 86. These two capacitors C1 and C2 function to suppress random noise.
  • these two capacitors C1 and C2 are referred to as a first capacitor C1 and a second capacitor C2.
  • the first capacitor C1 is placed on the logic chip 3
  • the second capacitor C2 is placed near the Cu--Cu junction surface between the pixel chip 2 and the logic chip 3.
  • FIG. 5A is a schematic plan view of the vicinity of the bonding surface between the pixel chip 2 and the logic chip 3, and FIG. 5B is a cross-sectional view taken along line AA in FIG. 5A.
  • 5A and 5B illustrate the first Cu--Cu junction region 4, the second Cu--Cu junction region 5, and the second capacitor C2 described above.
  • the bonding surface has an empty area where these Cu--Cu bonding regions are not arranged.
  • a second capacitor C2 is placed in this empty area.
  • the second capacitor C2 has, for example, a structure in which a first electrode 6, an oxide layer 7, and a second electrode 8 are stacked, as shown in FIG. 5B.
  • the first electrode 6 is arranged on the pixel chip 2 side, and the second electrode 8 is arranged on the logic chip 3 side.
  • the oxide layer 7 may be a single layer or a laminate of a plurality of oxide layers 7.
  • an insulating film 9 may be disposed between the first electrode 6 and the second electrode 8.
  • Insulating film 9 contains, for example, oxide, nitride, or metal oxide. The insulating film 9 is assumed to be thinner than the oxide layer 7.
  • the oxide layer 7 may be a laminate including a first oxide layer 7a in which the surface of the first electrode 6 is oxidized and a second oxide layer 7b in which the surface of the second electrode 8 is oxidized.
  • the above-mentioned insulating film 9 may be disposed between the first oxide layer 7a and the second oxide layer 7b. The insulating film 9 is assumed to be thinner than the first oxide layer 7a and the second oxide layer 7b.
  • the insulating film 9 may be a laminate including a first insulating film 9a and a second insulating film 9b.
  • a first insulating film 9a and a second insulating film 9b are arranged between the first oxide layer 7a and the second oxide layer 7b.
  • Both the first insulating film 9a and the second insulating film 9b are thinner than the first oxide layer 7a and thinner than the second oxide layer 7b.
  • the first insulating film 9a and the second insulating film 9b may contain oxide, nitride, or metal oxide.
  • the second capacitor C2 is arranged along the bonding surface between the pixel chip 2 and the logic chip 3, and near the bonding surface, there is a first Cu-Cu bonding region 4 and a second Cu-Cu bonding region 4.
  • a plurality of Cu-Cu bonding regions such as region 5 are arranged.
  • These Cu-Cu bonding regions 4 and 5 are formed by arranging a first Cu layer (first conductive layer) 10a in the pixel chip 2 and a second Cu layer (second conductive layer) 10b in the logic chip 3 to face each other. This is a directly joined area.
  • the first electrode 6 constituting the second capacitor C2 is arranged at the same layer height as the first Cu layer 10a, and the first electrode 6 can be formed in the manufacturing process of forming the first Cu layer 10a.
  • the second electrode 8 constituting the second capacitor C2 is arranged at the same layer height as the second Cu layer 10b, and the second electrode 8 can be formed in the manufacturing process of forming the second Cu layer 10b.
  • the first electrode 6 and second electrode 8 that constitute the second capacitor C2 and the first Cu layer (first conductive layer) 10a and second Cu layer (second conductive layer) 10b that constitute the Cu-Cu junction region are the same.
  • the metal material may also be included.
  • the metal material (first metal material) of the first electrode 6 and the second electrode 8 and the metal material (second metal material) of the first Cu layer (first conductive layer) 10a and the second Cu layer (second conductive layer) 10b are material) may be different. In this case, as will be described later, it is desirable that the first metal material is a material that is less likely to cause thermal diffusion than the second metal material.
  • 6A to 10B are process cross-sectional views illustrating the manufacturing process of the second capacitor C2.
  • 6A to 10B illustrate cross-sectional structures of part of the wiring layers of the pixel chip 2 and the logic chip 3.
  • the first electrode 6 and the first Cu layer 10a are formed on the wiring layer of the pixel chip 2.
  • the upper surface of the first Cu layer 10a, except for the first electrode 6, is covered with a resist 11.
  • the upper surface of the first Cu layer 10a is a surface disposed facing the logic chip 3. The reason why the upper surface of the first Cu layer 10a is covered with the resist 11 is to prevent the surface of the first Cu layer 10a from being oxidized.
  • the first oxide layer 7a is an oxide of the first electrode 6, and has a thickness within a range of, for example, 1 to 10 nm. In this way, only the upper surface portion of the first electrode 6 becomes the first oxide layer 7a.
  • the resist 11 is removed by etching or the like.
  • the top surface of the pixel chip 2 is not necessarily flat, so as shown in FIG. 7B, the entire top surface of the pixel chip 2 is covered with a thin first insulating film 9a.
  • a method for forming the first insulating film 9a for example, an ALD (Atomic Layer Deposition) method is used.
  • This first insulating film 9a is thinner than the first oxide layer 7a.
  • the first insulating film 9a has a thickness within a range of 0.1 to 1 nm.
  • the top surface of the pixel chip 2 By covering the top surface of the pixel chip 2 with the first insulating film 9a, the top surface of the pixel chip 2 can be flattened. As will be described later, the top surface of the pixel chip 2 is arranged to face the top surface of the logic chip 3 and is bonded to the top surface of the logic chip 3 by Cu-Cu bonding. No voids are generated on the bonding surface during Cu bonding, and conduction performance can be improved.
  • the wiring layer of the logic chip 3 is processed. Specifically, as shown in FIG. 8A, the second electrode 8 and the second Cu layer 10b are formed on the wiring layer of the logic chip 3. Next, as shown in FIG. 8B, the upper surface of the second Cu layer 10b, except for the second electrode 8, is covered with a resist 11. Next, as shown in FIG. 8C, the upper surface of the second electrode 8 is subjected to oxidation treatment to form a second oxide layer 7b, which is an oxide of the second electrode 8. The thickness of the second oxide layer 7b is approximately the same as that of the first oxide layer 7a. Next, the resist 11 is removed as shown in FIG. 9A. Next, as shown in FIG. 9B, the entire upper surface of the logic chip 3 is covered with a thin second insulating film 9b. The thickness of the second insulating film 9b is approximately the same as the thickness of the first insulating film 9a.
  • the top surfaces of the pixel chip 2 and the logic chip 3 are brought into contact with each other while facing each other.
  • the first insulating film 9a of the pixel chip 2 and the second insulating film 9b of the logic chip 3 are brought into contact with each other, and heat treatment is performed in this state.
  • the first Cu layer 10a and the second Cu layer 10b break through the thin first insulating film 9a and second insulating film 9b between them and diffuse into each other, ensuring electrical continuity. be done.
  • first oxide layer 7a and the second oxide layer 7b which are thicker than the first insulating film 9a and the second insulating film 9b, are arranged between the first electrode 6 and the second electrode 8,
  • the metal material of the electrode 6 and the second electrode 8 does not break through the first oxide layer 7a and the second oxide layer 7b, and the oxide layer 7 remains between the first electrode 6 and the second electrode 8.
  • a plurality of Cu-Cu junction regions including the first Cu-Cu junction region 4 and the second Cu-Cu junction region 5 and the second capacitor C2 are formed along the junction surface of the pixel chip 2 and the logic chip 3. be done.
  • the first insulating film 9a and the second insulating film 9b for flattening the upper surfaces of the pixel chip 2 and the logic chip 3 may be a nitride film or a high-k material in addition to an oxide film formed by ALD method or the like. A metal oxide film consisting of may also be used.
  • the first insulating film 9a and the second insulating film 9b are formed on both the pixel chip 2 side and the logic chip 3 side, but either one may be omitted.
  • FIG. 11 is a cross-sectional view showing the final cross-sectional structure of the semiconductor device 1 according to the first modification in which the steps of forming the first insulating film 9a and the second insulating film 9b are omitted.
  • the insulating film 9 consisting of the first insulating film 9a and the second insulating film 9b is omitted.
  • CMP Chemical Mechanical Polishing
  • the first oxide layer 7a is formed on the upper surface of the first electrode 6 in the wiring layer of the pixel chip 2, and the although the second oxide layer 7b is formed on the upper surface of the two electrodes 8, only one of the first oxide layer 7a and the second oxide layer 7b may be formed and the other may be omitted.
  • FIG. 12 is a cross-sectional view of a semiconductor device 1 according to a second modification in which the step of forming the first oxide layer 7a on the pixel chip 2 side is omitted.
  • a second oxide layer 7b is formed on the upper surface of the second electrode 8 in the wiring layer of the logic chip 3, and a second insulating film 9b is further formed thereon.
  • the first electrode 6 in the wiring device of the pixel chip 2 remains exposed and is bonded to the logic chip 3.
  • the second oxide layer 7b and the second insulating film 9b are arranged between the first electrode 6 and the second electrode 8, and the first oxide layer 7a and the first insulating film 9a are omitted.
  • the capacitance of the second capacitor C2 becomes larger than that in the case where the first oxide layer 7a and the first insulating film 9a are provided.
  • FIG. 13 is a cross-sectional view of a semiconductor device 1 according to a second modification in which the step of forming the second oxide layer 7b on the logic chip 3 side is omitted.
  • a first oxide layer 7a is formed on the upper surface of the first electrode 6 in the wiring layer of the pixel chip 2, and a first insulating film 9a is further formed thereon.
  • the second electrode 8 in the wiring device of the logic chip 3 remains exposed and is bonded to the pixel chip 2.
  • the first oxide layer 7a and the first insulating film 9a are arranged between the first electrode 6 and the second electrode 8, and the second oxide layer 7b and the second insulating film 9b are omitted.
  • the capacitance of the second capacitor C2 becomes larger than that in the case where the second oxide layer 7b and the second insulating film 9b are provided.
  • the metal material of the 6 layers of the first electrode and the 8 layers of the second electrode that constitute the second capacitor C2 does not necessarily have to be Cu.
  • Cu tends to cause thermal diffusion when subjected to heat treatment. Therefore, even if the insulating film 9 is disposed in the Cu--Cu junction region, Cu breaks through the insulating film 9 and diffuses, ensuring conductivity.
  • the material for the 6 layers of the first electrode and the 8 layers of the second electrode be a material that is more difficult to thermally diffuse than Cu.
  • FIG. 14 is a cross-sectional view of a semiconductor device 1 according to a third modification.
  • the first electrode 6 of the second capacitor C2 and An example of forming the second electrode 8 is shown.
  • the metal material for the first electrode 6 and the second electrode 8 a metal that does not easily cause thermal diffusion (for example, aluminum, etc.) is selected.
  • thermal diffusion treatment is performed after forming the first insulating film 9a and the second insulating film 9b to planarize the surfaces of the pixel chip 2 and the logic chip 3, the first electrode 6 and the second electrode 8
  • the metal material is no longer thermally diffused, and fluctuations in the capacitance of the second capacitor C2 can be suppressed.
  • the semiconductor device 1 including the solid-state imaging device 100 is composed of the pixel chip 2 and the logic chip 3, and these chips are bonded by Cu-cu bonding, and a capacitor is installed along the bonding surface of these chips.
  • the semiconductor device 1 according to the present embodiment may have functions other than the solid-state imaging device 100. That is, the semiconductor device 1 according to the present embodiment includes a first substrate having a first electrode 6, a second substrate having a second electrode 8 disposed opposite to the first electrode 6, and a second substrate having a first electrode 6 and a second electrode 8 disposed opposite to the first electrode 6.
  • the oxide layer 7 disposed between the two electrodes 8 may be provided. In this case, the oxide layer 7 is the oxide layer of the first electrode 6 or the second electrode 8. Therefore, the semiconductor device 1 of the present disclosure does not necessarily need to include the solid-state imaging device 100.
  • a Cu-Cu bonding area is provided in the empty area of the Cu-Cu bonding area provided along the bonding surface of the first substrate such as the pixel chip 2 and the second substrate such as the logic chip 3.
  • a capacitor (second capacitor C2) is formed using the formation process of. Thereby, a capacitor with a desired capacitance can be formed without increasing the mounting area or adding manufacturing steps.
  • FIG. 15 is a block diagram showing a schematic configuration of the electronic device 201.
  • the electronic device 201 in FIG. 15 is, for example, an imaging device such as a digital still camera or a digital video camera, a smartphone with an imaging function, a mobile phone, a tablet, or a PC (Personal Computer).
  • the electronic device 201 in FIG. 15 includes an optical system 202, a shutter device 203, a solid-state image sensor 204, a drive circuit 205, a signal processing circuit 206, a monitor 207, and a memory 208, and stores at least one of a still image and a moving image. Imaging is possible.
  • the optical system 202 has one or more lenses, guides light (incident light) from the subject to the solid-state image sensor 204, and causes the light-receiving surface of the solid-state image sensor 204 to capture an image.
  • the shutter device 203 is arranged between the optical system 202 and the solid-state image sensor 204, and controls the light irradiation period and the light-shielding period to the solid-state image sensor 204 according to the control of the drive circuit 205.
  • the solid-state imaging device 204 has the same functions as the solid-state imaging device 100 according to the embodiment described above.
  • the solid-state image sensor 204 accumulates signal charges for a certain period of time according to the light that is imaged on the light receiving surface via the optical system 202 and the shutter device 203.
  • the signal charges accumulated in the solid-state image sensor 204 are transferred in accordance with a drive signal (timing signal) supplied from a drive circuit 205.
  • the drive circuit 205 outputs a drive signal that controls the transfer operation of the solid-state image sensor 204 and the shutter operation of the shutter device 203, and drives the solid-state image sensor 204 and the shutter device 203.
  • the signal processing circuit 206 performs various signal processing on the signal charges output from the solid-state image sensor 204.
  • An image (image data) obtained by signal processing by the signal processing circuit 206 is supplied to a monitor 207 and displayed, or supplied to a memory 208 and stored (recorded).
  • the solid-state image sensor 204 is arranged on the first substrate
  • the signal processing circuit 206 is arranged on the second substrate
  • the Cu - By forming a capacitor (second capacitor C2) in the vacant area of the Cu bonding area using the process of forming the Cu-Cu bonding area, it is possible to add a manufacturing process without increasing the mounting area. It is possible to form a capacitor with a desired capacitance.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be applied to any type of transportation such as a car, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility vehicle, an airplane, a drone, a ship, a robot, a construction machine, an agricultural machine (tractor), etc. It may also be realized as a device mounted on the body.
  • FIG. 16 is a block diagram showing a schematic configuration example of a vehicle control system 7000, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 7000 includes multiple electronic control units connected via communication network 7010.
  • the vehicle control system 7000 includes a drive system control unit 7100, a body system control unit 7200, a battery control unit 7300, an outside vehicle information detection unit 7400, an inside vehicle information detection unit 7500, and an integrated control unit 7600. .
  • the communication network 7010 connecting these plurality of control units is, for example, a communication network based on any standard such as CAN (Controller Area Network), LIN (Local Interconnect Network), LAN (Local Area Network), or FlexRay (registered trademark). It may be an in-vehicle communication network.
  • CAN Controller Area Network
  • LIN Local Interconnect Network
  • LAN Local Area Network
  • FlexRay registered trademark
  • Each control unit includes a microcomputer that performs calculation processing according to various programs, a storage unit that stores programs executed by the microcomputer or parameters used in various calculations, and a drive circuit that drives various devices to be controlled. Equipped with.
  • Each control unit is equipped with a network I/F for communicating with other control units via the communication network 7010, and also communicates with devices or sensors inside and outside the vehicle through wired or wireless communication.
  • a communication I/F is provided for communication.
  • the functional configuration of the integrated control unit 7600 includes a microcomputer 7610, a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon receiving section 7650, an in-vehicle device I/F 7660, an audio image output section 7670, An in-vehicle network I/F 7680 and a storage unit 7690 are illustrated.
  • the other control units similarly include a microcomputer, a communication I/F, a storage section, and the like.
  • the drive system control unit 7100 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 7100 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the drive system control unit 7100 may have a function as a control device such as ABS (Antilock Brake System) or ESC (Electronic Stability Control).
  • a vehicle state detection section 7110 is connected to the drive system control unit 7100.
  • the vehicle state detection unit 7110 includes, for example, a gyro sensor that detects the angular velocity of the axial rotational movement of the vehicle body, an acceleration sensor that detects the acceleration of the vehicle, or the operation amount of the accelerator pedal, the operation amount of the brake pedal, and the steering wheel. At least one sensor for detecting angle, engine rotational speed, wheel rotational speed, etc. is included.
  • the drive system control unit 7100 performs arithmetic processing using signals input from the vehicle state detection section 7110, and controls the internal combustion engine, the drive motor, the electric power steering device, the brake device, and the like.
  • the body system control unit 7200 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 7200 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 7200.
  • the body system control unit 7200 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the battery control unit 7300 controls the secondary battery 7310, which is a power supply source for the drive motor, according to various programs. For example, information such as battery temperature, battery output voltage, or remaining capacity of the battery is input to the battery control unit 7300 from a battery device including a secondary battery 7310. The battery control unit 7300 performs arithmetic processing using these signals, and controls the temperature adjustment of the secondary battery 7310 or the cooling device provided in the battery device.
  • the external information detection unit 7400 detects information external to the vehicle in which the vehicle control system 7000 is mounted. For example, at least one of an imaging section 7410 and an external information detection section 7420 is connected to the vehicle exterior information detection unit 7400.
  • the imaging unit 7410 includes at least one of a ToF (Time Of Flight) camera, a stereo camera, a monocular camera, an infrared camera, and other cameras.
  • the vehicle external information detection unit 7420 includes, for example, an environmental sensor for detecting the current weather or weather, or a sensor for detecting other vehicles, obstacles, pedestrians, etc. around the vehicle equipped with the vehicle control system 7000. At least one of the surrounding information detection sensors is included.
  • the environmental sensor may be, for example, at least one of a raindrop sensor that detects rainy weather, a fog sensor that detects fog, a sunlight sensor that detects the degree of sunlight, and a snow sensor that detects snowfall.
  • the surrounding information detection sensor may be at least one of an ultrasonic sensor, a radar device, and a LIDAR (Light Detection and Ranging, Laser Imaging Detection and Ranging) device.
  • the imaging section 7410 and the vehicle external information detection section 7420 may be provided as independent sensors or devices, or may be provided as a device in which a plurality of sensors or devices are integrated.
  • FIG. 17 shows an example of the installation positions of the imaging section 7410 and the vehicle external information detection section 7420.
  • the imaging units 7910, 7912, 7914, 7916, and 7918 are provided, for example, at at least one of the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle 7900.
  • An imaging unit 7910 provided in the front nose and an imaging unit 7918 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 7900.
  • Imaging units 7912 and 7914 provided in the side mirrors mainly capture images of the sides of the vehicle 7900.
  • An imaging unit 7916 provided in the rear bumper or back door mainly acquires images of the rear of the vehicle 7900.
  • the imaging unit 7918 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 17 shows an example of the imaging range of each of the imaging units 7910, 7912, 7914, and 7916.
  • Imaging range a indicates the imaging range of imaging unit 7910 provided on the front nose
  • imaging ranges b and c indicate imaging ranges of imaging units 7912 and 7914 provided on the side mirrors, respectively
  • imaging range d is The imaging range of an imaging unit 7916 provided in the rear bumper or back door is shown. For example, by superimposing image data captured by imaging units 7910, 7912, 7914, and 7916, an overhead image of vehicle 7900 viewed from above can be obtained.
  • the external information detection units 7920, 7922, 7924, 7926, 7928, and 7930 provided at the front, rear, sides, corners, and the upper part of the windshield inside the vehicle 7900 may be, for example, ultrasonic sensors or radar devices.
  • External information detection units 7920, 7926, and 7930 provided on the front nose, rear bumper, back door, and upper part of the windshield inside the vehicle 7900 may be, for example, LIDAR devices.
  • These external information detection units 7920 to 7930 are mainly used to detect preceding vehicles, pedestrians, obstacles, and the like.
  • the vehicle exterior information detection unit 7400 causes the imaging unit 7410 to capture an image of the exterior of the vehicle, and receives the captured image data. Further, the vehicle exterior information detection unit 7400 receives detection information from the vehicle exterior information detection section 7420 to which it is connected.
  • the external information detection unit 7420 is an ultrasonic sensor, a radar device, or a LIDAR device
  • the external information detection unit 7400 transmits ultrasonic waves, electromagnetic waves, etc., and receives information on the received reflected waves.
  • the external information detection unit 7400 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received information.
  • the external information detection unit 7400 may perform environment recognition processing to recognize rain, fog, road surface conditions, etc. based on the received information.
  • the vehicle exterior information detection unit 7400 may calculate the distance to the object outside the vehicle based on the received information.
  • the outside-vehicle information detection unit 7400 may perform image recognition processing or distance detection processing for recognizing people, cars, obstacles, signs, characters on the road, etc., based on the received image data.
  • the outside-vehicle information detection unit 7400 performs processing such as distortion correction or alignment on the received image data, and also synthesizes image data captured by different imaging units 7410 to generate an overhead image or a panoramic image. Good too.
  • the outside-vehicle information detection unit 7400 may perform viewpoint conversion processing using image data captured by different imaging units 7410.
  • the in-vehicle information detection unit 7500 detects in-vehicle information.
  • a driver condition detection section 7510 that detects the condition of the driver is connected to the in-vehicle information detection unit 7500.
  • the driver state detection unit 7510 may include a camera that images the driver, a biosensor that detects biometric information of the driver, a microphone that collects audio inside the vehicle, or the like.
  • the biosensor is provided, for example, on a seat surface or a steering wheel, and detects biometric information of a passenger sitting on a seat or a driver holding a steering wheel.
  • the in-vehicle information detection unit 7500 may calculate the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 7510, or determine whether the driver is dozing off. You may.
  • the in-vehicle information detection unit 7500 may perform processing such as noise canceling processing on the collected audio signal.
  • the integrated control unit 7600 controls overall operations within the vehicle control system 7000 according to various programs.
  • An input section 7800 is connected to the integrated control unit 7600.
  • the input unit 7800 is realized by, for example, a device such as a touch panel, a button, a microphone, a switch, or a lever that can be inputted by the passenger.
  • the integrated control unit 7600 may be input with data obtained by voice recognition of voice input through a microphone.
  • the input unit 7800 may be, for example, a remote control device that uses infrared rays or other radio waves, or an externally connected device such as a mobile phone or a PDA (Personal Digital Assistant) that is compatible with the operation of the vehicle control system 7000. You can.
  • the input unit 7800 may be, for example, a camera, in which case the passenger can input information using gestures. Alternatively, data obtained by detecting the movement of a wearable device worn by a passenger may be input. Further, the input section 7800 may include, for example, an input control circuit that generates an input signal based on information input by a passenger or the like using the input section 7800 described above and outputs it to the integrated control unit 7600. By operating this input unit 7800, a passenger or the like inputs various data to the vehicle control system 7000 and instructs processing operations.
  • the storage unit 7690 may include a ROM (Read Only Memory) that stores various programs executed by the microcomputer, and a RAM (Random Access Memory) that stores various parameters, calculation results, sensor values, etc. Further, the storage unit 7690 may be realized by a magnetic storage device such as a HDD (Hard Disc Drive), a semiconductor storage device, an optical storage device, a magneto-optical storage device, or the like.
  • ROM Read Only Memory
  • RAM Random Access Memory
  • the general-purpose communication I/F 7620 is a general-purpose communication I/F that mediates communication with various devices existing in the external environment 7750.
  • General-purpose communication I/F7620 is GSM (registered trademark) (Global System of Mobile communications), WiMAX (registered trademark), cellular communication protocols such as LTE (registered trademark) (Long Term Evolution) or LTE-A (LTE-Advanced), or wireless LAN (Wi-Fi (registered trademark) Other wireless communication protocols may also be implemented, such as Bluetooth®.
  • the general-purpose communication I/F 7620 connects to a device (for example, an application server or a control server) existing on an external network (for example, the Internet, a cloud network, or an operator-specific network) via a base station or an access point, for example. You may.
  • the general-purpose communication I/F 7620 uses, for example, P2P (Peer To Peer) technology to connect terminals located near the vehicle (for example, terminals of drivers, pedestrians, stores, or MTC (Machine Type Communication) terminals). You can also connect it with P2P (Peer To Peer) technology to connect terminals located near the vehicle (for example, terminals of drivers, pedestrians, stores, or MTC (Machine Type Communication) terminals). You can also connect it with P2P (Peer To Peer) technology to connect terminals located near the vehicle (for example, terminals of drivers, pedestrians, stores, or MTC (Machine Type Communication) terminals). You can also connect it with P2P (Peer To Pe
  • the dedicated communication I/F 7630 is a communication I/F that supports communication protocols developed for use in vehicles.
  • the dedicated communication I/F 7630 uses standard protocols such as WAVE (Wireless Access in Vehicle Environment), which is a combination of lower layer IEEE802.11p and upper layer IEEE1609, DSRC (Dedicated Short Range Communications), or cellular communication protocol. May be implemented.
  • the dedicated communication I/F 7630 typically supports vehicle-to-vehicle communication, vehicle-to-infrastructure communication, vehicle-to-home communication, and vehicle-to-pedestrian communication. ) communication, which is a concept that includes one or more of the following:
  • the positioning unit 7640 performs positioning by receiving, for example, a GNSS signal from a GNSS (Global Navigation Satellite System) satellite (for example, a GPS signal from a GPS (Global Positioning System) satellite), and determines the latitude, longitude, and altitude of the vehicle. Generate location information including. Note that the positioning unit 7640 may specify the current location by exchanging signals with a wireless access point, or may acquire location information from a terminal such as a mobile phone, PHS, or smartphone that has a positioning function.
  • GNSS Global Navigation Satellite System
  • GPS Global Positioning System
  • the beacon receiving unit 7650 receives, for example, radio waves or electromagnetic waves transmitted from a wireless station installed on the road, and obtains information such as the current location, traffic jams, road closures, or required travel time. Note that the function of the beacon receiving unit 7650 may be included in the dedicated communication I/F 7630 described above.
  • the in-vehicle device I/F 7660 is a communication interface that mediates connections between the microcomputer 7610 and various in-vehicle devices 7760 present in the vehicle.
  • the in-vehicle device I/F 7660 may establish a wireless connection using a wireless communication protocol such as wireless LAN, Bluetooth (registered trademark), NFC (Near Field Communication), or WUSB (Wireless USB).
  • the in-vehicle device I/F 7660 connects to USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), or MHL (Mobile High).
  • USB Universal Serial Bus
  • HDMI registered trademark
  • MHL Mobile High
  • the in-vehicle device 7760 may include, for example, at least one of a mobile device or wearable device owned by a passenger, or an information device carried into or attached to the vehicle.
  • the in-vehicle device 7760 may include a navigation device that searches for a route to an arbitrary destination. or exchange data signals.
  • the in-vehicle network I/F 7680 is an interface that mediates communication between the microcomputer 7610 and the communication network 7010.
  • the in-vehicle network I/F 7680 transmits and receives signals and the like in accordance with a predetermined protocol supported by the communication network 7010.
  • the microcomputer 7610 of the integrated control unit 7600 communicates via at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon reception section 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680.
  • the vehicle control system 7000 is controlled according to various programs based on the information obtained. For example, the microcomputer 7610 calculates a control target value for a driving force generating device, a steering mechanism, or a braking device based on acquired information inside and outside the vehicle, and outputs a control command to the drive system control unit 7100. Good too.
  • the microcomputer 7610 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. Coordination control may be performed for the purpose of
  • the microcomputer 7610 controls the driving force generating device, steering mechanism, braking device, etc. based on the acquired information about the surroundings of the vehicle, so that the microcomputer 7610 can drive the vehicle autonomously without depending on the driver's operation. Cooperative control for the purpose of driving etc. may also be performed.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 7610 acquires information through at least one of a general-purpose communication I/F 7620, a dedicated communication I/F 7630, a positioning section 7640, a beacon reception section 7650, an in-vehicle device I/F 7660, and an in-vehicle network I/F 7680. Based on this, three-dimensional distance information between the vehicle and surrounding objects such as structures and people may be generated, and local map information including surrounding information of the current position of the vehicle may be generated. Furthermore, the microcomputer 7610 may predict dangers such as a vehicle collision, a pedestrian approaching, or entering a closed road, based on the acquired information, and generate a warning signal.
  • the warning signal may be, for example, a signal for generating a warning sound or lighting a warning lamp.
  • the audio and image output unit 7670 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 7710, a display section 7720, and an instrument panel 7730 are illustrated as output devices.
  • Display unit 7720 may include, for example, at least one of an on-board display and a head-up display.
  • the display section 7720 may have an AR (Augmented Reality) display function.
  • the output device may be other devices other than these devices, such as headphones, a wearable device such as a glasses-type display worn by the passenger, a projector, or a lamp.
  • the output device When the output device is a display device, the display device displays results obtained from various processes performed by the microcomputer 7610 or information received from other control units in various formats such as text, images, tables, graphs, etc. Show it visually. Further, when the output device is an audio output device, the audio output device converts an audio signal consisting of reproduced audio data or acoustic data into an analog signal and audibly outputs the analog signal.
  • control units connected via the communication network 7010 may be integrated as one control unit.
  • each control unit may be composed of a plurality of control units.
  • vehicle control system 7000 may include another control unit not shown.
  • some or all of the functions performed by one of the control units may be provided to another control unit.
  • predetermined arithmetic processing may be performed by any one of the control units.
  • sensors or devices connected to any control unit may be connected to other control units, and multiple control units may send and receive detection information to and from each other via communication network 7010. .
  • a computer program for realizing each function of the semiconductor device 1 according to the present embodiment described using FIGS. 1 to 4 and the like can be implemented in any control unit or the like. It is also possible to provide a computer-readable recording medium in which such a computer program is stored.
  • the recording medium is, for example, a magnetic disk, an optical disk, a magneto-optical disk, a flash memory, or the like.
  • the above computer program may be distributed, for example, via a network, without using a recording medium.
  • the semiconductor device 1 according to the present embodiment described using FIGS. 1 to 3 etc. can be applied to the imaging section 7410 and the integrated control unit 7600 of the application example shown in FIG. Can be done.
  • the processing operation of the semiconductor device 1 can be performed by the microcomputer 7610, the storage section 7690, and the in-vehicle network I/F 7680 of the integrated control unit 7600.
  • the components of the semiconductor device 1 described using FIGS. 1 to 4, etc. are a module for the integrated control unit 7600 shown in FIG. module).
  • the semiconductor device 1 described using FIGS. 1 to 4 and the like may be realized by a plurality of control units of the vehicle control system 7000 shown in FIG. 16.
  • the present technology can have the following configuration.
  • a semiconductor device comprising: an oxide layer of at least one of the first electrode and the second electrode, the oxide layer being disposed between the first electrode and the second electrode.
  • a capacitor is configured including the first electrode, the oxide layer, and the second electrode.
  • An insulating film is provided between the first electrode and the oxide layer, or between the second electrode and the oxide layer, and is thinner than the oxide layer, (1) or (2). ).
  • the insulating film contains an oxide, a nitride, or a metal oxide.
  • the oxidized layer is a first oxide layer formed by oxidizing the surface of the first electrode; a second oxide layer formed by oxidizing the surface of the second electrode;
  • (6) comprising a first insulating film and a second insulating film stacked between the first oxide layer and the second oxide layer,
  • the semiconductor device according to (5), wherein the first insulating film and the second insulating film are thinner than the first oxide layer and the second oxide layer.
  • the semiconductor device according to (6), wherein the first insulating film and the second insulating film contain an oxide, a nitride, or a metal oxide.
  • a first conductive layer disposed at the same layer height as the first electrode and spaced apart from the first electrode; a second conductive layer disposed at the same height as the second electrode and spaced apart from the second electrode,
  • the semiconductor device according to any one of (1) to (7), wherein the first conductive layer and the second conductive layer are disposed facing each other and bonded to each other.
  • the semiconductor device according to (8), wherein the first electrode, the second electrode, the first conductive layer, and the second conductive layer contain the same metal material.
  • the first electrode and the second electrode include a first metal material
  • the semiconductor device according to (8), wherein the first conductive layer and the second conductive layer include a second metal material different from the first metal material.
  • the oxide layer has a thickness of 1 nm or more and 10 nm or less.
  • the insulating film has a thickness of 0.1 nm or more and 1 nm or less.
  • each of the first insulating film and the second insulating film has a thickness of 0.1 nm or more and 1 nm or less.
  • the first substrate has a plurality of pixels that perform photoelectric conversion
  • the second substrate has a signal processing circuit that performs signal processing of pixel signals photoelectrically converted by the plurality of pixels
  • the pixel is A photoelectric conversion element, an analog-to-digital converter that compares the electrical signal photoelectrically converted by the photoelectric conversion element with a reference signal and outputs a signal indicating the comparison result; the capacitor;
  • the semiconductor device according to (2) The semiconductor device according to (2).
  • the capacitor is arranged in a region of a corresponding pixel on a bonding surface of the first substrate and the second substrate.
  • the step of forming the oxide layer includes: oxidizing the surface of the first electrode to form a first oxide layer; oxidizing the surface of the second electrode to form a second oxide layer,
  • the step of forming the insulating film includes: forming a first insulating film thinner than the first oxide layer on the surface of the first oxide layer; forming a second insulating film thinner than the second oxide layer on the surface of the second oxide layer,
  • the step of forming the capacitor includes arranging the first conductive layer and the second conductive layer to face each other, and forming the first insulating film and the first insulating film with the first electrode and the second electrode facing each other.
  • the first conductive layer and the second conductive layer are brought into contact, and the first oxide layer and the second conductive layer are brought into contact between the first electrode and the second electrode.
  • the first conductive layer and the first electrode include mutually different metal materials;
  • the second conductive layer and the second electrode include different metal materials,
  • heat treatment is performed so that the metal materials of the first conductive layer and the second conductive layer are in contact with each other, and the metal materials of the first electrode and the second electrode are not in contact with each other.
  • 1 Semiconductor device 2 Pixel chip, 3 Logic chip, 4 First Cu-Cu junction region, 5 Second Cu-Cu junction region, 6 First electrode, 7 Oxide layer, 7a First oxide layer, 7b Second oxide layer, 8 Second electrode, 9 insulating film, 9a first insulating film, 9b second insulating film, 10a first Cu layer (first conductive layer), 10b second Cu layer (second conductive layer), 11 resist, 20 semiconductor substrate, 21 Pixel, 22 Pixel array section, 23 Time code transfer section, 24 Pixel drive circuit, 26 Time code generation section, 27 Vertical drive circuit, 28 Output section, 29 Timing generation circuit, 41 Pixel circuit, 51 Comparison circuit, 52 Data storage section , 61 differential input circuit, 62 voltage conversion circuit, 63 positive feedback circuit, 71 latch control circuit, 72 latch storage section, 100 solid-state imaging device

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Abstract

半導体装置（100）は、第１電極（6）を有する第１基板（2）と、前記第１電極に対向して配置される第２電極（8）を有する第２基板（3）と、前記第１電極及び前記第２電極の間に配置され、前記第１電極又は前記第２電極の少なくとも一方の酸化層（7）と、を備え、微細化を妨げることなく、キャパシタの容量を増やせる。

Description

半導体装置及びその製造方法
　本開示は、半導体装置及びその製造方法に関する。
　イメージセンサ等の撮像装置は、高解像度化する傾向にあり、感度を落とさずに画素サイズを微細化することが求められている。
　微細化を図るために、複数のチップを積層させた撮像装置が実用化されている（例えば、特許文献１参照）。特許文献１に開示された撮像装置は、画素内で画素信号のアナログ－デジタル変換を行う画素ＡＤＣ（Analog Digital Converter）方式を採用している。画素ＡＤＣ方式では、全画素が同じタイミングでアナログ－デジタル変換を行うため、動きのある被写体を撮像したときの撮像画像の歪みをなくすことができる。
特開２０２１－１７６２０６号公報
　画素ＡＤＣ方式の撮像装置は、ランダムノイズの影響を受けやすいことから、ランダムノイズの影響を軽減するために、画素内に設けるキャパシタの容量を増やす対策を取る必要がある。
　しかしながら、画素ＡＤＣ方式の撮像装置は、画素内にＡＤ変換に必要な比較器などを設けなければならず、キャパシタの容量を増やすのは容易ではない。
　画素ＡＤＣ方式でないカラムＡＤＣ方式の撮像装置であっても、画素サイズの微細化が進んでおり、画素内のキャパシタの容量を増やすスペースを確保するのが困難である。
　そこで、本開示では、微細化を妨げることなく、キャパシタの容量を増やすことができる半導体装置及びその製造方法を提供するものである。
　上記の課題を解決するために、本開示によれば、第１電極を有する第１基板と、
　前記第１電極に対向して配置される第２電極を有する第２基板と、
　前記第１電極及び前記第２電極の間に配置され、前記第１電極又は前記第２電極の少なくとも一方の酸化層と、を備える、半導体装置が提供される。
　前記第１電極、前記酸化層、及び前記第２電極を含んでキャパシタが構成されてもよい。
　前記第１電極及び前記酸化層の間、又は、前記第２電極及び前記酸化層の間の少なくとも一方に配置され、前記酸化層よりも薄い絶縁膜を備えてもよい。
　前記絶縁膜は、酸化物、窒化物、又は金属酸化物を含んでもよい。
　前記酸化層は、
　前記第１電極の表面を酸化した第１酸化層と、
　前記第２電極の表面を酸化した第２酸化層と、を有し、
　前記キャパシタは、前記第１電極、前記第１酸化層、前記第２酸化層、及び前記第２電極を含んで構成されてもよい。
　前記第１酸化層及び前記第２酸化層の間に積層される第１絶縁膜及び第２絶縁膜を備え、
　前記第１絶縁膜及び前記第２絶縁膜は、前記第１酸化層及び前記第２酸化層よりも薄くてもよい。
　前記第１絶縁膜及び前記第２絶縁膜は、酸化物、窒化物、又は金属酸化物を含んでもよい。
　前記第１電極と同じ層高さに、前記第１電極と離隔して配置される第１導電層と、
　前記第２電極と同じ高さに、前記第２電極と離隔して配置される第２導電層と、を備え、
　前記第１導電層及び前記第２導電層は、対向して配置されて互いに接合されてもよい。
　前記第１電極、前記第２電極、前記第１導電層、及び前記第２導電層は、同一の金属材料を含んでもよい。
　前記第１電極及び前記第２電極は、第１金属材料を含み、
　前記第１導電層及び前記第２導電層は、前記第１金属材料とは異なる第２金属材料を含んでもよい。
　前記第１金属材料は、前記第２金属材料よりも、熱拡散を生じにくい材料であってもよい。
　前記酸化層は、１ｎｍ以上で、かつ１０ｎｍ以下の厚さであってもよい。
　前記絶縁膜は、０．１ｎｍ以上で、かつ１ｎｍ以下の厚さであってもよい。
　前記第１絶縁膜及び前記第２絶縁膜のそれぞれは、０．１ｎｍ以上で、かつ１ｎｍ以下の厚さであってもよい。
　前記第１基板は、光電変換を行う複数の画素を有し、
　前記第２基板は、前記複数の画素で光電変換された画素信号の信号処理を行う信号処理回路を有し、
　前記画素は、
　光電変換素子と、
　前記光電変換素子で光電変換された電気信号を参照信号と比較して、比較結果を示す信号を出力するアナログ－デジタル変換器と、
　前記キャパシタと、を有してもよい。
　前記キャパシタは、前記第１基板と前記第２基板の接合面における、対応する画素の領域内に配置されてもよい。
　本開示によれば、第１基板上に第１導電層及び第１電極を形成する工程と、
　第２基板上に第２導電層及び第２電極を形成する工程と、
　前記第１電極又は前記第２電極の少なくとも一方の表面を酸化させて、酸化層を形成する工程と、
　前記第１導電層及び前記第２導電層を対向配置させて互いに接触させて接合させるとともに、前記第１電極及び前記第２電極を対向配置させて、前記第１電極、前記酸化層、及び前記第２電極を含むキャパシタを形成する工程と、を備える、半導体装置の製造方法が提供される。
　前記酸化層が形成された前記第１基板又は前記第２基板の少なくとも一方の表面に、前記酸化層よりも薄い絶縁膜を形成する工程と、を備えてもよい。
　前記酸化層を形成する工程は、
　前記第１電極の表面を酸化させて第１酸化層を形成する工程と、
　前記第２電極の表面を酸化させて第２酸化層を形成する工程と、を含み、
　前記絶縁膜を形成する工程は、
　前記第１酸化層の表面に、前記第１酸化層よりも薄い第１絶縁膜を形成する工程と、
　前記第２酸化層の表面に、前記第２酸化層よりも薄い第２絶縁膜を形成する工程と、を含み、
　前記キャパシタを形成する工程は、前記第１導電層及び前記第２導電層を対向配置させるとともに、前記第１電極及び前記第２電極を対向配置させた状態で、前記第１絶縁膜及び前記第２絶縁膜を接触させて熱処理を行うことにより、前記第１導電層及び前記第２導電層を接触させるとともに、前記第１電極及び前記第２電極の間に前記第１酸化層及び前記第２酸化層を配置させてもよい。
　前記第１導電層及び前記第１電極は、互いに異なる金属材料を含み、
　前記第２導電層及び前記第２電極は、互いに異なる金属材料を含み、
　前記キャパシタを形成する工程は、前記第１導電層及び前記第２導電層の金属材料同士が接触するように熱処理を行い、かつ前記第１電極及び前記第２電極の金属材料同士が接触しないように熱処理を行ってもよい。
本開示に係る半導体装置１の概略構成を示すブロック図。 画素アレイ部内の２次元アレイ状に配列された各画素の構成を示すブロック図。 図２の画素回路４１と比較回路５１の詳細を示す回路図。 画素チップとロジックチップを積層して固体撮像装置を構成する一例を示す図。 画素チップ２とロジックチップ３の接合面付近の模式的な平面図。 図５ＡのＡ－Ａ線の断面図。 第２キャパシタＣ２の製造工程を説明する工程断面図。 図６Ａに続く工程断面図。 図６Ｂに続く工程断面図。 図６Ｃに続く工程断面図。 図７Ａに続く工程断面図。 図７Ｂに続く工程断面図。 図８Ａに続く工程断面図。 図８Ｂに続く工程断面図。 図８Ｃに続く工程断面図。 図９Ａに続く工程断面図。 図９Ｂに続く工程断面図。 図１０Ａに続く工程断面図。 第１変形例による半導体装置の最終的な断面構造を示す断面図。 第１酸化層の形成工程を省略した第２変形例による半導体装置の断面図。 第２酸化層の形成工程を省略した第２変形例による半導体装置の断面図。 第３変形例による半導体装置１の断面図。 電子機器の概略構成を示すブロック図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、半導体装置及びその製造方法の実施形態について説明する。以下では、半導体装置の主要な構成部分を中心に説明するが、半導体装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　＜撮像装置の概略構成例＞
　図１は本開示に係る半導体装置１の概略構成を示すブロック図である。図１の半導体装置１は、固体撮像装置１００を備えている。
　図１の固体撮像装置１００は、例えばシリコン（Ｓｉ）を材料とする半導体基板２０を備えており、半導体基板２０には、画素２１が２次元アレイ状に配列された画素アレイ部２２が設けられている。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３が設けられている。半導体基板２０上の画素アレイ部２２の周辺には、画素駆動回路２４、ＤＡＣ（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が設けられている。
　図２は画素アレイ部２２内の２次元アレイ状に配列された各画素２１の構成を示すブロック図である。各画素２１は、図２に示すように、画素回路４１とＡＤＣ（Analog Digital Converter）４２を有する。各画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号に変換して出力する。このように、図１の固体撮像装置１００は、画素２１ごとにＡＤＣ４２を有する画素ＡＤＣ方式の撮像装置である。
　図１の画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。ＤＡＣ２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号ＲＥＦ（基準電圧信号）ＲＥＦを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号ＳＩＧをデジタルの信号に変換（ＡＤ変換）する際に使用する時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号を、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で時刻コード転送部２３を介して出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号は、出力部２８から固体撮像装置１００の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。このように、出力部２８は、各種の演算処理や信号処理を行う機能を内蔵している。
　タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどを有し、生成した各種のタイミング信号を、画素駆動回路２４、ＤＡＣ２５、垂直駆動回路２７等に供給する。
　図１の固体撮像装置１００は、後述するように、画素チップ２とロジックチップ３に分けて構成能であり、画素チップ２とロジックチップ３は積層されて、Ｃｕ－Ｃｕ接合により接合及び各種信号の伝送を行う。
　＜画素の詳細構成例＞
　上述したように、画素２１は、画素回路４１とＡＤＣ４２を有する。図２に示すように、画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号ＳＩＧとしてＡＤＣ４２に出力する。ＡＤＣ４２は、画素回路４１から供給されたアナログの画素信号ＳＩＧをデジタル信号に変換する。ＡＤＣ４２は、比較回路５１とデータ記憶部５２とを有する。
　比較回路５１は、ＤＡＣ２５から供給される参照信号ＲＥＦと画素信号ＳＩＧを比較し、比較結果を表す出力信号ＶＣＯを出力する。比較回路５１は、参照信号ＲＥＦと画素信号ＳＩＧが同一（の電圧）になったとき、出力信号ＶＣＯを反転させる。
　比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（ＰＦＢ：positive feedback）６３を有する。比較回路５１の詳細な構成は、図３を参照して後述する。
　データ記憶部５２には、比較回路５１から出力信号ＶＣＯが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すＷＲ信号（以下では、書き込み制御信号ＷＲともいう）、画素信号の読み出し動作であることを表すＲＤ信号（以下では、読み出し制御信号ＲＤともいう）、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するＷＯＲＤ信号が、垂直駆動回路２７から供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
　データ記憶部５２は、ＷＲ信号及びＲＤ信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路（記憶制御部）７１と、時刻コードを記憶するラッチ記憶部７２とを有する。
　ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からハイレベルの出力信号ＶＣＯが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。そして、参照信号ＲＥＦと画素信号ＳＩＧが同一（の電圧）になり、比較回路５１から供給される出力信号ＶＣＯがローレベルに反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号ＳＩＧと参照信号ＲＥＦが等しくなった時刻を表しており、画素信号ＳＩＧがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
　参照信号ＲＥＦの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
　ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出し制御信号ＲＤと読み出しタイミングを制御するＷＯＲＤ信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、読出し方向（図１の出力部２８に向かう列方向（垂直方向））に順次転送し、出力部２８に供給する。時刻コード転送部２３は、隣接して配置された複数の画素を含むクラスタを単位として、時刻コードを転送する場合もある。
　＜画素回路の詳細構成例＞
　図３を参照して、画素回路４１の詳細構成について説明する。図３は図２の画素回路４１と比較回路５１の詳細を示す回路図である。
　画素回路４１は、光電変換素子としてのフォトダイオード（ＰＤ）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、ＦＤ（浮遊拡散層）１２５を有する。画素回路４１用の接地ノードＶＳＳ’は、比較回路５１内の差動入力回路６１と正帰還回路６３の接地ノードＶＳＳとは分離している。図３では、複数の画素回路４１が１つのＦＤ１２５を共有する例を示しているが、画素回路４１ごとに別々にＦＤ１２５を設けてもよい。
　排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
　転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をＦＤ１２５に転送する。リセットトランジスタ１２４は、ＦＤ１２５に保持されている電荷をリセットする。ＦＤ１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
　リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、ＦＤ１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、ＦＤ１２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、ＦＤ１２５をリセットするリセット電圧を、参照信号ＲＥＦを用いて任意に設定可能であるためである。
　比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路６３を有する。
　差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号ＳＩＧと、ＤＡＣ２５から出力された参照信号ＲＥＦとを比較し、画素信号ＳＩＧが参照信号ＲＥＦよりも高いときに所定の信号（電流）を出力する。
　差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Ｖｂに応じた電流ＩＢを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号ＨＶＯを出力するトランジスタ８６を有する。
　トランジスタ８１、８２、及び８５は、ＮＭＯＳ（Negative Channel MOS）トランジスタであり、トランジスタ８３、８４、及び８６は、ＰＭＯＳ（Positive Channel MOS）トランジスタである。
　差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、ＤＡＣ２５から出力された参照信号ＲＥＦが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号ＳＩＧが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ２＜ＶＤＤ１）に接続されている。
　トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧ＶＤＤ１に接続されている。
　電圧変換回路６２は、例えば、ＮＭＯＳ型のトランジスタ９１である。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ９１のゲートは、バイアス電圧ＶＢＩＡＳに接続されている。
　差動入力回路６１を構成するトランジスタ８１～８６は、第１電源電圧ＶＤＤ１までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧ＶＤＤ１よりも低い第２電源電圧ＶＤＤ２で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号ＨＶＯを、正帰還回路６３が動作可能な低電圧の信号（変換信号）ＬＶＩに変換して、正帰還回路６３に供給する。
　バイアス電圧ＶＢＩＡＳは、定電圧で動作する正帰還回路６３の各トランジスタ１０１～１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧ＶＢＩＡＳは、正帰還回路６３の第２電源電圧ＶＤＤ２と同じ電圧（ＶＢＩＡＳ＝ＶＤＤ２）とすることができ、ＶＣＯを接続しても同様の電圧変換効果が得られる。
　正帰還回路６３は、差動入力回路６１からの出力信号ＨＶＯを第２電源電圧ＶＤＤ２に対応する信号に変換した変換信号ＬＶＩに基づいて、画素信号ＳＩＧが参照信号ＲＥＦよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号ＶＣＯが反転するときの遷移速度を高速化する。
　正帰還回路６３は、５つのトランジスタ１０１～１０７を有する。ここで、トランジスタ１０１、１０２、１０４、及び１０５は、ＰＭＯＳトランジスタであり、トランジスタ１０３、１０６、及び１０７は、ＮＭＯＳトランジスタである。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０６のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧ＶＤＤ２に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０５及び１０７のドレインと接続されている。トランジスタ１０３、１０６、及び１０７のソースは、所定の電圧ＶＳＳに接続されている。トランジスタ１０１のゲートには初期化信号ＩＮＩ２が供給され、トランジスタ１０３のゲートには初期化信号ＩＮＩが供給される。
　トランジスタ１０５及び１０７のゲートには、FORCEVCO信号が入力される。FORCEVCO信号がハイレベルのときには、トランジスタ１０７がオンし、ＶＣＯ信号はローレベルになる。
　本実施形態による固体撮像装置１００を備えた半導体装置１は、２つのチップを積層して構成することができる。図４は画素チップ（第１基板）２とロジックチップ（第２基板）３を積層して固体撮像装置１００を構成する一例を示す図である。画素チップ２は光入射面側に配置され、画素チップ２の下側、すなわち光入射面とは反対の面側にロジックチップ３が配置される。画素チップ２とロジックチップ３は、例えばＣｕ－Ｃｕ接合により接合される。
　画素チップ２には、複数の画素２１が配列された画素アレイ部２２などが配置される。ロジックチップ３には、画素駆動回路２４、ＤＡＣ（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９などが配置される。例えば、図３の枠６０の範囲内の回路は画素チップ２に配置され、枠６０以外はロジックチップ３に配置される。
　画素チップ２内のトランジスタ８１のドレインと、ロジックチップ３内のトランジスタ８３のソース及びトランジスタ８４のゲートとは、例えばＣｕ－Ｃｕ接合（以下、第１Ｃｕ－Ｃｕ接合）にて電気的に接続されている。このＣｕ－Ｃｕ接合の領域を第１Ｃｕ－Ｃｕ接合領域４と呼ぶ。
　同様に、画素チップ２内のトランジスタ８２のドレインと、ロジックチップ３内のトランジスタ８４のソース及びトランジスタ８６のゲートとは、例えばＣｕ－Ｃｕ接合（以下、第２Ｃｕ－Ｃｕ接合）にて電気的に接続されている。このＣｕ－Ｃｕ接合の領域を第２Ｃｕ－Ｃｕ接合領域５と呼ぶ。
　トランジスタ８６のソース－ドレイン間には２つのキャパシタＣ１、Ｃ２が並列に接続されている。これら２つのキャパシタＣ１、Ｃ２は、ランダムノイズを抑制する作用を行う。本明細書では、これらの２つのキャパシタＣ１、Ｃ２を第１キャパシタＣ１及び第２キャパシタＣ２と呼ぶ。第１キャパシタＣ１はロジックチップ３に配置され、第２キャパシタＣ２は、画素チップ２とロジックチップ３のＣｕ－Ｃｕ接合面の近傍に配置される。
　図５Ａは画素チップ２とロジックチップ３の接合面付近の模式的な平面図、図５Ｂは図５ＡのＡ－Ａ線の断面図である。図５Ａ及び図５Ｂには、上述した第１Ｃｕ－Ｃｕ接合領域４、第２Ｃｕ－Ｃｕ接合領域５、及び第２キャパシタＣ２が図示されている。
　図５Ａに示すように、画素チップ２とロジックチップ３の接合面には、第１Ｃｕ－Ｃｕ接合領域４と第２Ｃｕ－Ｃｕ接合領域５以外にも、多数のＣｕ－Ｃｕ接合領域が設けられるが、接合面には、これらＣｕ－Ｃｕ接合領域が配置されていない空き領域がある。この空き領域に第２キャパシタＣ２が配置される。
　第２キャパシタＣ２は、図５Ｂに示すように、例えば、第１電極６、酸化層７、及び第２電極８を積層させた構造を有する。第１電極６は画素チップ２側に配置され、第２電極８はロジックチップ３側に配置される。酸化層７は、単層でもよいし、複数の酸化層７の積層体でもよい。
　第１電極６と第２電極８の間には、上述した酸化層７の他に、絶縁膜９が配置されていてもよい。絶縁膜９は、例えば、酸化物、窒化物、又は金属酸化物を含んでいる。絶縁膜９は、酸化層７よりも薄いことを想定している。
　酸化層７は、第１電極６の表面を酸化した第１酸化層７ａと、第２電極８の表面を酸化した第２酸化層７ｂとを含む積層体でもよい。第１酸化層７ａと第２酸化層７ｂの間に、上述した絶縁膜９が配置されていてもよい。絶縁膜９は、第１酸化層７ａ及び第２酸化層７ｂよりも薄いことを想定している。
　絶縁膜９は、第１絶縁膜９ａと第２絶縁膜９ｂを含む積層体でもよい。この場合、第１酸化層７ａと第２酸化層７ｂの間に、第１絶縁膜９ａと第２絶縁膜９ｂが配置される。第１絶縁膜９ａと第２絶縁膜９ｂはいずれも、第１酸化層７ａより薄く、かつ第２酸化層７ｂより薄い。第１絶縁膜９ａと第２絶縁膜９ｂは、酸化物、窒化物、又は金属酸化物を含んでいてもよい。
　図５Ｂに示すように、第２キャパシタＣ２は画素チップ２とロジックチップ３の接合面に沿って配置されており、接合面の近傍には、第１Ｃｕ－Ｃｕ接合領域４及び第２Ｃｕ－Ｃｕ接合領域５などの複数のＣｕ－Ｃｕ接合領域が配置されている。
　これらＣｕ－Ｃｕ接合領域４、５は、画素チップ２内の第１Ｃｕ層（第１導電層）１０ａと、ロジックチップ３内の第２Ｃｕ層（第２導電層）１０ｂを対向して配置させて直接接合した領域である。第２キャパシタＣ２を構成する第１電極６は、第１Ｃｕ層１０ａと同じ層高さに配置されており、第１Ｃｕ層１０ａを形成する製造工程にて第１電極６を形成できる。同様に、第２キャパシタＣ２を構成する第２電極８は、第２Ｃｕ層１０ｂと同じ層高さに配置されており、第２Ｃｕ層１０ｂを形成する製造工程にて第２電極８を形成できる。
　第２キャパシタＣ２を構成する第１電極６及び第２電極８と、Ｃｕ－Ｃｕ接合領域を構成する第１Ｃｕ層（第１導電層）１０ａ及び第２Ｃｕ層（第２導電層）１０ｂは、同一の金属材料を含んでいてもよい。あるいは、第１電極６及び第２電極８の金属材料（第１金属材料）と、第１Ｃｕ層（第１導電層）１０ａ及び第２Ｃｕ層（第２導電層）１０ｂの金属材料（第２金属材料）とは異なっていてもよい。この場合、後述するように、第１金属材料は、第２金属材料よりも熱拡散を生じにくい材料であることが望ましい。
　（第２キャパシタＣ２の製造工程）
　図６Ａ～図１０Ｂは第２キャパシタＣ２の製造工程を説明する工程断面図である。図６Ａ～図１０Ｂでは、画素チップ２及びロジックチップ３の配線層の一部の断面構造を図示している。
　まず、図６Ａに示すように、画素チップ２の配線層に、第１電極６と第１Ｃｕ層１０ａが形成される。次に、図６Ｂに示すように、第１電極６を除いて、第１Ｃｕ層１０ａの上面がレジスト１１で覆われる。なお、第１Ｃｕ層１０ａの上面は、ロジックチップ３に対向して配置される面である。第１Ｃｕ層１０ａの上面をレジスト１１で覆うのは、第１Ｃｕ層１０ａの表面が酸化されないようにするためである。
　次に、図６Ｃに示すように、第１電極６の上面に対して酸化処理を施す。これにより、第１電極６の上面に第１酸化層７ａが形成される。第１酸化層７ａは第１電極６の酸化物であり、例えば１～１０ｎｍの範囲内の厚さを有する。このように、第１電極６の上面部分だけが第１酸化層７ａになる。
　次に、図７Ａに示すように、エッチング等により、レジスト１１が除去される。この状態では、画素チップ２の上面が必ずしも平坦ではないため、図７Ｂに示すように、画素チップ２の上面の全域を薄い第１絶縁膜９ａで覆う。第１絶縁膜９ａの成膜方法としては、例えば、ＡＬＤ（Atomic Layer Deposition）法などが用いられる。この第１絶縁膜９ａは、第１酸化層７ａよりも薄い膜である。具体的には、第１絶縁膜９ａは、０．１～１ｎｍの範囲内の厚さを有する。
　画素チップ２の上面を第１絶縁膜９ａで覆うことにより、画素チップ２の上面を平坦化することができる。後述するように、画素チップ２の上面は、ロジックチップ３の上面と対向して配置されて、Ｃｕ－Ｃｕ接合により接合されるが、両チップの上面を予め平坦化しておくことで、Ｃｕ－Ｃｕ接合時に接合面にボイドが発生しなくなり、導通性能を向上できる。
　図６及び図７の工程に前後して、ロジックチップ３の配線層の加工が行われる。具体的には、図８Ａに示すように、ロジックチップ３の配線層に、第２電極８と第２Ｃｕ層１０ｂが形成される。次に、図８Ｂに示すように、第２電極８を除いて、第２Ｃｕ層１０ｂの上面がレジスト１１で覆われる。次に、図８Ｃに示すように、第２電極８の上面に対して酸化処理を施して、第２電極８の酸化物である第２酸化層７ｂが形成される。第２酸化層７ｂの厚さは、第１酸化層７ａと同程度である。次に、図９Ａに示すようにレジスト１１が除去される。次に、図９Ｂに示すように、ロジックチップ３の上面の全域が薄い第２絶縁膜９ｂで覆われる。第２絶縁膜９ｂの膜厚は、第１絶縁膜９ａの膜厚と同程度である。
　以上の工程により、画素チップ２の配線層の加工と、ロジックチップ３の配線層の加工が完了し、次に両チップの接合工程が行われる。
　具体的には、図１０Ａに示すように、画素チップ２とロジックチップ３の上面同士を対向させて接触させる。これにより、画素チップ２の第１絶縁膜９ａとロジックチップ３の第２絶縁膜９ｂとが接触され、この状態で、熱処理が行われる。熱処理を行うことで、図１０Ｂに示すように、第１Ｃｕ層１０ａと第２Ｃｕ層１０ｂはその間の薄い第１絶縁膜９ａ及び第２絶縁膜９ｂを破って互いに拡散し、電気的な導通が確保される。
　一方、第１電極６と第２電極８の間には、第１絶縁膜９ａ及び第２絶縁膜９ｂよりも厚い第１酸化層７ａ及び第２酸化層７ｂが配置されているため、第１電極６と第２電極８の金属材料が第１酸化層７ａと第２酸化層７ｂを突き破ることはなく、第１電極６と第２電極８の間に酸化層７が残存する。
　以上により、画素チップ２とロジックチップ３の接合面に沿って、第１Ｃｕ－Ｃｕ接合領域４及び第２Ｃｕ－Ｃｕ接合領域５を含む複数のＣｕ－Ｃｕ接合領域と、第２キャパシタＣ２とが形成される。
　画素チップ２とロジックチップ３の上面を平坦化するための第１絶縁膜９ａ及び第２絶縁膜９ｂは、ＡＬＤ法などで形成される酸化膜以外に、窒化膜でもよいし、Ｈｉｇｈ－ｋ材料からなる金属酸化膜でもよい。図７Ｂと図９Ｂでは、画素チップ２側とロジックチップ３側の双方に第１絶縁膜９ａと第２絶縁膜９ｂを形成しているが、いずれか一方を省略してもよい。
　（第１変形例）
　図６Ａ～図１０Ｂに示した半導体装置１の製造工程では、第１電極６及び第２電極８の上に第１酸化層７ａ及び第２酸化層７ｂを形成してレジスト１１を除去した後に、画素チップ２及びロジックチップ３の上面にそれぞれ第１絶縁膜９ａ及び第２絶縁膜９ｂを形成しているが、レジスト１１を除去した段階で、画素チップ２及びロジックチップ３の上面が平坦である場合には、第１絶縁膜９ａ及び第２絶縁膜９ｂの形成工程を省略してもよい。
　図１１は第１絶縁膜９ａ及び第２絶縁膜９ｂの形成工程を省略した第１変形例による半導体装置１の最終的な断面構造を示す断面図である。図１０Ｂと比べて、図１１では第１絶縁膜９ａ及び第２絶縁膜９ｂからなる絶縁膜９が省略されている。第１絶縁膜９ａ及び第２絶縁膜９ｂを形成せずに画素チップ２とロジックチップ３を接触させて熱処理を行う場合、画素チップ２とロジックチップ３の各上面が平坦でないと、両チップを接触させたときにボイドが発生し、電気的導通が不完全になるおそれがある。よって、図１１のように、第１絶縁膜９ａ及び第２絶縁膜９ｂの製造工程を省略した場合には、ＣＭＰ（Chemical Mechanical Polishing）などの何らかの平坦化工程を行った後に両チップを接合してもよい。
　（第２変形例）
　図６Ａ～図１０Ｂに示した半導体装置１の製造工程では、画素チップ２の配線層内の第１電極６の上面に第１酸化層７ａを形成し、かつロジックチップ３の配線層内の第２電極８の上面に第２酸化層７ｂを形成しているが、第１酸化層７ａと第２酸化層７ｂのいずれか一方だけを形成し、他方を省略してもよい。
　図１２は画素チップ２側の第１酸化層７ａの形成工程を省略した第２変形例による半導体装置１の断面図である。図１２の場合、ロジックチップ３の配線層内の第２電極８の上面に第２酸化層７ｂが形成され、さらにその上に第２絶縁膜９ｂが形成される。一方、画素チップ２の配線装置内の第１電極６は露出したままで、ロジックチップ３と接合される。これにより、第１電極６と第２電極８の間には、第２酸化層７ｂと第２絶縁膜９ｂが配置され、第１酸化層７ａと第１絶縁膜９ａは省略される。これにより、第２キャパシタＣ２の容量は、第１酸化層７ａと第１絶縁膜９ａを設ける場合よりも大きくなる。
　図１３はロジックチップ３側の第２酸化層７ｂの形成工程を省略した第２変形例による半導体装置１の断面図である。図１３の場合、画素チップ２の配線層内の第１電極６の上面に第１酸化層７ａが形成され、さらにその上に第１絶縁膜９ａが形成される。一方、ロジックチップ３の配線装置内の第２電極８は露出したままで、画素チップ２と接合される。これにより、第１電極６と第２電極８の間には、第１酸化層７ａと第１絶縁膜９ａが配置され、第２酸化層７ｂと第２絶縁膜９ｂは省略される。これにより、第２キャパシタＣ２の容量は、第２酸化層７ｂと第２絶縁膜９ｂを設ける場合よりも大きくなる。
　（第３変形例）
　第２キャパシタＣ２を構成する第１電極６層及び第２電極８層の金属材料は、必ずしもＣｕである必要はない。Ｃｕは熱処理を行ったときに熱拡散を起こしやすい。このため、Ｃｕ－Ｃｕ接合領域に絶縁膜９が配置されていても、Ｃｕは絶縁膜９を破って拡散し、導電性が確保される。これに対して、第２キャパシタＣ２を構成する第１電極６層と第２電極８層は、その間に酸化層７を維持する必要がある。そこで、第１電極６層と第２電極８層の材料は、Ｃｕよりも熱拡散しにくい材料が望ましい。
　図１４は第３変形例による半導体装置１の断面図である。図１４では、第１Ｃｕ－Ｃｕ接合領域４及び第２Ｃｕ－Ｃｕ接合領域５などのＣｕ－Ｃｕ接合領域の金属材料である銅とは別の金属材料で、第２キャパシタＣ２の第１電極６及び第２電極８を形成する例を示している。第１電極６及び第２電極８の金属材料としては、熱拡散を起こしにくい金属（例えば、アルミニウムなど）が選択される。これにより、画素チップ２とロジックチップ３の表面を平坦化するために第１絶縁膜９ａと第２絶縁膜９ｂを形成した後に熱拡散処理を行っても、第１電極６及び第２電極８の金属材料が熱拡散しなくなり、第２キャパシタＣ２の容量の変動を抑制できる。
　なお、第１電極６及び第２電極８の材料を銅以外にするには、図６Ａ及び図８Ａの工程の前に、まずはＣｕ－Ｃｕ接合領域にＣｕ層を形成した後、Ｃｕ層をレジスト１１で覆って、第１電極６及び第２電極８の形成箇所にＡｌ層などを形成し、その後にレジスト１１を除去し、図６Ｂ及び図８Ｂ以降の製造工程を行えばよい。
　上述した実施形態では、固体撮像装置１００を備えた半導体装置１を画素チップ２とロジックチップ３で構成し、これらチップをＣｕ－ｃｕ接合にて接合するとともに、これらチップの接合面に沿ってキャパシタ（第２キャパシタＣ２）を形成する例を説明したが、本実施形態による半導体装置１は、固体撮像装置１００以外の機能を備えていてもよい。すなわち、本実施形態による半導体装置１は、第１電極６を有する第１基板と、第１電極６に対向して配置される第２電極８を有する第２基板と、第１電極６及び第２電極８の間に配置される酸化層７とを備えていればよい。この場合、酸化層７は、第１電極６又は第２電極８の酸化層である。よって、本開示の半導体装置１では、固体撮像装置１００を必ずしも備えている必要はない。
　このように、本実施形態では、画素チップ２等の第１基板と、ロジックチップ３等の第２基板の接合面に沿って設けられるＣｕ－Ｃｕ接合領域の空き領域に、Ｃｕ－Ｃｕ接合領域の形成工程を利用して、キャパシタ（第２キャパシタＣ２）を形成する。これにより、実装面積を広げることなく、また、製造工程を追加することなく、所望の容量のキャパシタを形成できる。
　本実施形態による固体撮像装置１００は、種々の電子機器２０１に内蔵することができる。図１５は電子機器２０１の概略構成を示すブロック図である。図１５の電子機器２０１は、例えば、デジタルスチルカメラ又はデジタルビデオカメラなどの撮像装置、撮像機能を備えたスマートフォン、携帯電話、タブレット、又はＰＣ（Personal Computer）などである。
　図１５の電子機器２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子２０４、駆動回路２０５、信号処理回路２０６、モニタ２０７、及びメモリ２０８を備えており、静止画像及び動画像の少なくとも一方を撮像可能である。
　光学系２０２は、１枚又は複数枚のレンズを有し、被写体からの光（入射光）を固体撮像素子２０４に導き、固体撮像素子２０４の受光面に撮像させる。
　シャッタ装置２０３は、光学系２０２及び固体撮像素子２０４の間に配置され、駆動回路２０５の制御に従って、固体撮像素子２０４への光照射期間及び遮光期間を制御する。
　固体撮像素子２０４は、上述した本実施形態による固体撮像装置１００と同様の機能を有する。固体撮像素子２０４は、光学系２０２及びシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２０４に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。
　駆動回路２０５は、固体撮像素子２０４の転送動作及びシャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２０４及びシャッタ装置２０３を駆動する。
　信号処理回路２０６は、固体撮像素子２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
　このように構成されている電子機器２０１においても、固体撮像素子２０４を第１基板に配置するとともに、信号処理回路２０６を第２基板に配置し、第２基板の接合面に沿って設けられるＣｕ－Ｃｕ接合領域の空き領域に、Ｃｕ－Ｃｕ接合領域の形成工程を利用して、キャパシタ（第２キャパシタＣ２）を形成することで、実装面積を広げることなく、また、製造工程を追加することなく、所望の容量のキャパシタを形成できる。
　＜＜応用例＞＞
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図１６に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller　Area　Network）、ＬＩＮ（Local　Interconnect　Network）、ＬＡＮ（Local　Area　Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
　各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図１６では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
　駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock　Brake　System）又はＥＳＣ（Electronic　Stability　Control）等の制御装置としての機能を有してもよい。
　駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
　ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
　車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time　Of　Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
　環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light　Detection　and　Ranging、Laser　Imaging　Detection　and　Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
　ここで、図１７は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１７には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
　車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
　図１６に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
　また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
　車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
　統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal　Digital　Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
　記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read　Only　Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random　Access　Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard　Disc　Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
　汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）
（Global　System　of　Mobile　communications）、ＷｉＭＡＸ（登録商標）、ＬＴＥ（登録商標）（Long　Term　Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer　To　Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine　Type　Communication）端末）と接続してもよい。
　専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless　Access　in　Vehicle　Environment）、ＤＳＲＣ（Dedicated　Short　Range　Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle　to　Vehicle）通信、路車間（Vehicle　to　Infrastructure）通信、車両と家との間（Vehicle　to　Home）の通信及び歩車間（Vehicle　to　Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
　測位部７６４０は、例えば、ＧＮＳＳ（Global　Navigation　Satellite　System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global　Positioning　System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。なお、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
　ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。なお、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
　車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near　Field　Communication）又はＷＵＳＢ（Wireless　USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal　Serial　Bus）、ＨＤＭＩ（登録商標）（High-Definition　Multimedia　Interface、又はＭＨＬ（Mobile　High-definition　Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
　車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
　統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
　マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
　音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１６の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented　Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
　なお、図１６に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
　なお、図１～図４等を用いて説明した本実施形態に係る半導体装置１の各機能を実現するためのコンピュータプログラムを、いずれかの制御ユニット等に実装することができる。また、このようなコンピュータプログラムが格納された、コンピュータで読み取り可能な記録媒体を提供することもできる。記録媒体は、例えば、磁気ディスク、光ディスク、光磁気ディスク、フラッシュメモリ等である。また、上記のコンピュータプログラムは、記録媒体を用いずに、例えばネットワークを介して配信されてもよい。
　以上説明した車両制御システム７０００において、図１～図３等を用いて説明した本実施形態に係る半導体装置１は、図１６に示した応用例の撮像部７４１０及び統合制御ユニット７６００に適用することができる。例えば、半導体装置１の処理動作は、統合制御ユニット７６００のマイクロコンピュータ７６１０、記憶部７６９０、車載ネットワークＩ／Ｆ７６８０が行うことができる。
　また、図１～図４等を用いて説明した半導体装置１の少なくとも一部の構成要素は、図１６に示した統合制御ユニット７６００のためのモジュール（例えば、一つのダイで構成される集積回路モジュール）において実現されてもよい。あるいは、図１～図４等を用いて説明した半導体装置１が、図１６に示した車両制御システム７０００の複数の制御ユニットによって実現されてもよい。
　なお、本技術は以下のような構成を取ることができる。
　（１）第１電極を有する第１基板と、
　前記第１電極に対向して配置される第２電極を有する第２基板と、
　前記第１電極及び前記第２電極の間に配置され、前記第１電極又は前記第２電極の少なくとも一方の酸化層と、を備える、半導体装置。
　（２）前記第１電極、前記酸化層、及び前記第２電極を含んでキャパシタが構成される、（１）に記載の半導体装置。
　（３）前記第１電極及び前記酸化層の間、又は、前記第２電極及び前記酸化層の間の少なくとも一方に配置され、前記酸化層よりも薄い絶縁膜を備える、（１）又は（２）に記載の半導体装置。
　（４）前記絶縁膜は、酸化物、窒化物、又は金属酸化物を含む、（３）に記載の半導体装置。
　（５）前記酸化層は、
　前記第１電極の表面を酸化した第１酸化層と、
　前記第２電極の表面を酸化した第２酸化層と、を有し、
　前記キャパシタは、前記第１電極、前記第１酸化層、前記第２酸化層、及び前記第２電極を含んで構成される、（２）に記載の半導体装置。
　（６）前記第１酸化層及び前記第２酸化層の間に積層される第１絶縁膜及び第２絶縁膜を備え、
　前記第１絶縁膜及び前記第２絶縁膜は、前記第１酸化層及び前記第２酸化層よりも薄い、（５）に記載の半導体装置。
　（７）前記第１絶縁膜及び前記第２絶縁膜は、酸化物、窒化物、又は金属酸化物を含む、（６）に記載の半導体装置。
　（８）前記第１電極と同じ層高さに、前記第１電極と離隔して配置される第１導電層と、
　前記第２電極と同じ高さに、前記第２電極と離隔して配置される第２導電層と、を備え、
　前記第１導電層及び前記第２導電層は、対向して配置されて互いに接合される、（１）乃至（７）のいずれか一項に記載の半導体装置。
　（９）前記第１電極、前記第２電極、前記第１導電層、及び前記第２導電層は、同一の金属材料を含む、（８）に記載の半導体装置。
　（１０）前記第１電極及び前記第２電極は、第１金属材料を含み、
　前記第１導電層及び前記第２導電層は、前記第１金属材料とは異なる第２金属材料を含む、（８）に記載の半導体装置。
　（１１）前記第１金属材料は、前記第２金属材料よりも、熱拡散を生じにくい材料である、（１０）に記載の半導体装置。
　（１２）前記酸化層は、１ｎｍ以上で、かつ１０ｎｍ以下の厚さである、（１）乃至（１１）のいずれか一項に記載の半導体装置。
　（１３）前記絶縁膜は、０．１ｎｍ以上で、かつ１ｎｍ以下の厚さである、（３）又は（４）に記載の半導体装置。
　（１４）前記第１絶縁膜及び前記第２絶縁膜のそれぞれは、０．１ｎｍ以上で、かつ１ｎｍ以下の厚さである、（６）又は（７）に記載の半導体装置。
　（１５）前記第１基板は、光電変換を行う複数の画素を有し、
　前記第２基板は、前記複数の画素で光電変換された画素信号の信号処理を行う信号処理回路を有し、
　前記画素は、
　光電変換素子と、
　前記光電変換素子で光電変換された電気信号を参照信号と比較して、比較結果を示す信号を出力するアナログ－デジタル変換器と、
　前記キャパシタと、を有する、
　（２）に記載の半導体装置。
　（１６）前記キャパシタは、前記第１基板と前記第２基板の接合面における、対応する画素の領域内に配置される、（１５）に記載の半導体装置。
　（１７）第１基板上に第１導電層及び第１電極を形成する工程と、
　第２基板上に第２導電層及び第２電極を形成する工程と、
　前記第１電極又は前記第２電極の少なくとも一方の表面を酸化させて、酸化層を形成する工程と、
　前記第１導電層及び前記第２導電層を対向配置させて互いに接触させて接合させるとともに、前記第１電極及び前記第２電極を対向配置させて、前記第１電極、前記酸化層、及び前記第２電極を含むキャパシタを形成する工程と、を備える、半導体装置の製造方法。
　（１８）前記酸化層が形成された前記第１基板又は前記第２基板の少なくとも一方の表面に、前記酸化層よりも薄い絶縁膜を形成する工程と、を備える、（１７）に記載の半導体装置の製造方法。
　（１９）前記酸化層を形成する工程は、
　前記第１電極の表面を酸化させて第１酸化層を形成する工程と、
　前記第２電極の表面を酸化させて第２酸化層を形成する工程と、を含み、
　前記絶縁膜を形成する工程は、
　前記第１酸化層の表面に、前記第１酸化層よりも薄い第１絶縁膜を形成する工程と、
　前記第２酸化層の表面に、前記第２酸化層よりも薄い第２絶縁膜を形成する工程と、を含み、
　前記キャパシタを形成する工程は、前記第１導電層及び前記第２導電層を対向配置させるとともに、前記第１電極及び前記第２電極を対向配置させた状態で、前記第１絶縁膜及び前記第２絶縁膜を接触させて熱処理を行うことにより、前記第１導電層及び前記第２導電層を接触させるとともに、前記第１電極及び前記第２電極の間に前記第１酸化層及び前記第２酸化層を配置させる、（１８）に記載の半導体装置の製造方法。
　（２０）前記第１導電層及び前記第１電極は、互いに異なる金属材料を含み、
　前記第２導電層及び前記第２電極は、互いに異なる金属材料を含み、
　前記キャパシタを形成する工程は、前記第１導電層及び前記第２導電層の金属材料同士が接触するように熱処理を行い、かつ前記第１電極及び前記第２電極の金属材料同士が接触しないように熱処理を行う、（１９）に記載の半導体装置の製造方法。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
１　半導体装置、２　画素チップ、３　ロジックチップ、４　第１Ｃｕ－Ｃｕ接合領域、５　第２Ｃｕ－Ｃｕ接合領域、６　第１電極、７　酸化層、７ａ　第１酸化層、７ｂ　第２酸化層、８　第２電極、９　絶縁膜、９ａ　第１絶縁膜、９ｂ　第２絶縁膜、１０ａ　第１Ｃｕ層（第１導電層）、１０ｂ　第２Ｃｕ層（第２導電層）、１１　レジスト、２０　半導体基板、２１　画素、２２　画素アレイ部、２３　時刻コード転送部、２４　画素駆動回路、２６　時刻コード発生部、２７　垂直駆動回路、２８　出力部、２９　タイミング生成回路、４１　画素回路、５１　比較回路、５２　データ記憶部、６１　差動入力回路、６２　電圧変換回路、６３　正帰還回路、７１　ラッチ制御回路、７２　ラッチ記憶部、１００　固体撮像装置

Claims (20)

  1. 　第１電極を有する第１基板と、
    　前記第１電極に対向して配置される第２電極を有する第２基板と、
    　前記第１電極及び前記第２電極の間に配置され、前記第１電極又は前記第２電極の少なくとも一方の酸化層と、を備える、半導体装置。
  2. 　前記第１電極、前記酸化層、及び前記第２電極を含んでキャパシタが構成される、請求項１に記載の半導体装置。
  3. 　前記第１電極及び前記酸化層の間、又は、前記第２電極及び前記酸化層の間の少なくとも一方に配置され、前記酸化層よりも薄い絶縁膜を備える、請求項１に記載の半導体装置。
  4. 　前記絶縁膜は、酸化物、窒化物、又は金属酸化物を含む、請求項３に記載の半導体装置。
  5. 　前記酸化層は、
    　前記第１電極の表面を酸化した第１酸化層と、
    　前記第２電極の表面を酸化した第２酸化層と、を有し、
    　前記キャパシタは、前記第１電極、前記第１酸化層、前記第２酸化層、及び前記第２電極を含んで構成される、請求項２に記載の半導体装置。
  6. 　前記第１酸化層及び前記第２酸化層の間に積層される第１絶縁膜及び第２絶縁膜を備え、
    　前記第１絶縁膜及び前記第２絶縁膜は、前記第１酸化層及び前記第２酸化層よりも薄い、請求項５に記載の半導体装置。
  7. 　前記第１絶縁膜及び前記第２絶縁膜は、酸化物、窒化物、又は金属酸化物を含む、請求項６に記載の半導体装置。
  8. 　前記第１電極と同じ層高さに、前記第１電極と離隔して配置される第１導電層と、
    　前記第２電極と同じ高さに、前記第２電極と離隔して配置される第２導電層と、を備え、
    　前記第１導電層及び前記第２導電層は、対向して配置されて互いに接合される、請求項１に記載の半導体装置。
  9. 　前記第１電極、前記第２電極、前記第１導電層、及び前記第２導電層は、同一の金属材料を含む、請求項８に記載の半導体装置。
  10. 　前記第１電極及び前記第２電極は、第１金属材料を含み、
    　前記第１導電層及び前記第２導電層は、前記第１金属材料とは異なる第２金属材料を含む、請求項８に記載の半導体装置。
  11. 　前記第１金属材料は、前記第２金属材料よりも、熱拡散を生じにくい材料である、請求項１０に記載の半導体装置。
  12. 　前記酸化層は、１ｎｍ以上で、かつ１０ｎｍ以下の厚さである、請求項１に記載の半導体装置。
  13. 　前記絶縁膜は、０．１ｎｍ以上で、かつ１ｎｍ以下の厚さである、請求項３に記載の半導体装置。
  14. 　前記第１絶縁膜及び前記第２絶縁膜のそれぞれは、０．１ｎｍ以上で、かつ１ｎｍ以下の厚さである、請求項６に記載の半導体装置。
  15. 　前記第１基板は、光電変換を行う複数の画素を有し、
    　前記第２基板は、前記複数の画素で光電変換された画素信号の信号処理を行う信号処理回路を有し、
    　前記画素は、
    　光電変換素子と、
    　前記光電変換素子で光電変換された電気信号を参照信号と比較して、比較結果を示す信号を出力するアナログ－デジタル変換器と、
    　前記キャパシタと、を有する、
    　請求項２に記載の半導体装置。
  16. 　前記キャパシタは、前記第１基板と前記第２基板の接合面における、対応する画素の領域内に配置される、請求項１５に記載の半導体装置。
  17. 　第１基板上に第１導電層及び第１電極を形成する工程と、
    　第２基板上に第２導電層及び第２電極を形成する工程と、
    　前記第１電極又は前記第２電極の少なくとも一方の表面を酸化させて、酸化層を形成する工程と、
    　前記第１導電層及び前記第２導電層を対向配置させて互いに接触させて接合させるとともに、前記第１電極及び前記第２電極を対向配置させて、前記第１電極、前記酸化層、及び前記第２電極を含むキャパシタを形成する工程と、を備える、半導体装置の製造方法。
  18. 　前記酸化層が形成された前記第１基板又は前記第２基板の少なくとも一方の表面に、前記酸化層よりも薄い絶縁膜を形成する工程と、を備える、請求項１７に記載の半導体装置の製造方法。
  19. 　前記酸化層を形成する工程は、
    　前記第１電極の表面を酸化させて第１酸化層を形成する工程と、
    　前記第２電極の表面を酸化させて第２酸化層を形成する工程と、を含み、
    　前記絶縁膜を形成する工程は、
    　前記第１酸化層の表面に、前記第１酸化層よりも薄い第１絶縁膜を形成する工程と、
    　前記第２酸化層の表面に、前記第２酸化層よりも薄い第２絶縁膜を形成する工程と、を含み、
    　前記キャパシタを形成する工程は、前記第１導電層及び前記第２導電層を対向配置させるとともに、前記第１電極及び前記第２電極を対向配置させた状態で、前記第１絶縁膜及び前記第２絶縁膜を接触させて熱処理を行うことにより、前記第１導電層及び前記第２導電層を接触させるとともに、前記第１電極及び前記第２電極の間に前記第１酸化層及び前記第２酸化層を配置させる、請求項１８に記載の半導体装置の製造方法。
  20. 　前記第１導電層及び前記第１電極は、互いに異なる金属材料を含み、
    　前記第２導電層及び前記第２電極は、互いに異なる金属材料を含み、
    　前記キャパシタを形成する工程は、前記第１導電層及び前記第２導電層の金属材料同士が接触するように熱処理を行い、かつ前記第１電極及び前記第２電極の金属材料同士が接触しないように熱処理を行う、請求項１９に記載の半導体装置の製造方法。
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