WO2023280137A1 - 跨阻放大器及跨阻放大器的控制方法 - Google Patents

跨阻放大器及跨阻放大器的控制方法 Download PDF

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Definitions

  • a first aspect of the embodiments of the present application provides a transimpedance amplifier TIA.
  • the TIA includes an inverting amplifier circuit and a voltage clamping circuit. Wherein, the inverting amplifier circuit and the voltage clamping circuit are connected in parallel.
  • the inverting amplifier circuit includes a first PMOS transistor and a first NMOS transistor with a common gate. Gates of the first PMOS transistor and the first NMOS transistor are connected to form an input terminal of the TIA.
  • the source of the first PMOS transistor is connected to the drain of the second NMOS transistor to form an output terminal of the inverting amplifier circuit.
  • the voltage clamping circuit includes a second PMOS transistor and a second NMOS transistor with a common gate.
  • the two ends of the feedback resistor circuit may also be connected in parallel with a second voltage clamping circuit.
  • the second voltage clamping circuit includes a third PMOS transistor and a third NMOS transistor with a common gate.
  • the gates of the third PMOS transistor and the third NMOS transistor are connected to the input terminal of the feedback resistor circuit.
  • the source of the third NMOS transistor and the drain of the third PMOS transistor are connected to the output terminal of the feedback resistor circuit.
  • the drain of the third NMOS transistor is connected to the DC power supply, and the source of the third PMOS transistor is grounded. Since the voltage clamping circuit is also added to the feedback resistor circuit, the voltage at the input terminal can be clamped after the voltage at the output terminal is fed back to the input terminal.
  • the magnitude of the input voltage can be controlled to prevent the input voltage from being too high or too low. In this way, the occurrence of the overvoltage phenomenon of the CMOS transistor is avoided, and the source-drain voltage difference of the CMOS transistor is kept in a normal working state. Further improve the service life and working performance of the CMOS tube.
  • the first inverting amplifier includes a first PMOS transistor and a first NMOS transistor with a common gate. Gates of the first PMOS transistor and the first NMOS transistor are connected to form an input terminal of the TIA. The source of the first PMOS transistor is connected to the drain of the second NMOS transistor to form an output terminal of the first inverting amplifier.
  • the second inverting amplifier includes a second PMOS transistor and a second NMOS transistor with a common gate. The gates of the second PMOS transistor and the second NMOS transistor are connected to form an input terminal of the second inverting amplifier. The input terminal of the second inverting amplifier is connected to the output terminal of the first inverting amplifier.
  • the gate of the first load PMOS transistor and the gate of the first load NMOS transistor are connected to the output terminal of the first inverting amplifier.
  • the source of the first load PMOS transistor and the drain of the first load NMOS transistor are connected to the input end of the second inverting amplifier.
  • One end of the fourth switch is connected to the DC power supply, and the other end is connected to the drain of the first load PMOS transistor.
  • One end of the fifth switch is connected to the source of the first load NMOS transistor, and the other end is grounded.
  • FIG. 1 is a system architecture diagram of a passive optical network.
  • PON consists of an optical distribution network (ODN), an optical line terminal (OLT) on the central office side, and an optical network unit (ONU) on the user side.
  • ODN optical distribution network
  • ONT optical line terminal
  • ONU optical network unit
  • the ONU directly provides the user port function, such as the Ethernet user port function used by a personal computer PC to access the Internet, the ONU is called an optical network terminal (ONT).
  • ONT optical network terminal
  • the OLT provides a network side interface for the PON system.
  • the ONU provides a user-side interface for the PON system.
  • the optical distribution network ODN is used to connect OLT and ONU.
  • ODN is a network composed of optical fibers and passive optical splitting devices, used to distribute or multiplex data signals between OLT and ONU. In the PON system, data transmission from OLT to ONU is called downstream, and data transmission from ONU to OLT is upstream.
  • the embodiment of the present application adds a voltage clamping circuit on the basis of the original TIA structure.
  • the voltage clamp circuit is used to control the range of the output voltage. It can make the output voltage be limited within a reasonable range. In this way, the overvoltage phenomenon of the PMOS transistor and the NMOS transistor caused by the input voltage being too high or too low can be avoided. Therefore, it is ensured that the CMOS tube inside the TIA is in a safe working state. The service life and working performance of TIA are improved.
  • the inverting amplifier circuit may be composed of PMOS transistors and NMOS transistors connected in series.
  • the PMOS transistor and the NMOS transistor have a common gate, and the gate is an input terminal of the inverting amplifier.
  • the drain of the PMOS tube is connected to the power supply, and the power supply provides the drain voltage for it.
  • the source of the PMOS transistor is connected to the drain of the NMOS transistor to form an output terminal of the inverting amplifier.
  • the drain of the NMOS transistor can be grounded, or components such as resistors and inductors can be connected to increase the current function, which is not specifically limited.
  • FIG. 3 is a graph showing changes in output voltage provided by the embodiment of the present application. As shown in FIG. 3 , the abscissa represents the voltage value of the input voltage Vin, and the ordinate represents the voltage value of the output voltage Vout. Curve 1 is the curve of Vout changing with Vin when the voltage clamping circuit is not connected. Curve 2 is the change curve of Vout with the change of Vin after the voltage clamping circuit is connected.
  • the gate of the load PMOS transistor and the gate of the load NMOS transistor are connected to the source of the load PMOS transistor and the drain of the load NMOS transistor, thereby forming a parallel connection between them.
  • the gain of the inverting amplifier circuit can be adjusted by the load PMOS transistor and the load NMOS transistor.
  • the load circuit may also include a load capacitor for adjusting the open-loop bandwidth of the inverting amplifier circuit. Specifically, one end of the load capacitor is connected to the source of the load PMOS transistor and the drain of the load NMOS transistor. The other end of the load capacitor is grounded to improve the performance of the entire transimpedance amplifier.
  • the switch M2 on the second feedback branch can be controlled to be closed.
  • the switch M3 on the third feedback branch is controlled to be turned off.
  • control the switches M4 and M5 in the first load circuit to be turned off.
  • Control the switches M6 and M7 in the second load circuit and the switches M8 and M9 in the third load circuit to be in closed state.
  • the resistance value of the feedback resistor becomes smaller.
  • the PMOS transistors included in the second load circuit and the third load circuit are connected in parallel with the NMOS transistors, so that the resistance of the load circuits decreases.
  • the TIA gain is also reduced, corresponding to the medium gain mode.

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Abstract

本申请实施例公开了一种跨阻放大器及跨阻放大器的控制方法，运用于电路技术领域。一种跨阻放大器TIA包括反相放大电路和电压钳位电路。反相放大电路和电压钳位电路并联连接。反相放大电路包括共栅极的第一PMOS管和第一NMOS管。第一PMOS管的源极与第二NMOS管的漏极相连。电压钳位电路包括共栅极的第二PMOS管和第二NMOS管。二者的栅极与TIA的输入端相连。第二NMOS管的源极和第二PMOS管的漏极与TIA的输出端相连。电压钳位电路可以提供补偿电流，避免跨阻放大器的输出电压过高或者过低。这样就可以控制第一PMOS管和第一NMOS管的源极和漏极的电压差，避免产生过压现象，从而提高了第一PMOS管和第一NMOS管的使用寿命。

Description

跨阻放大器及跨阻放大器的控制方法
本申请要求于2021年7月9日提交中国国家知识产权局、申请号202110779890.0、申请名称为“跨阻放大器及跨阻放大器的控制方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请实施例涉及电路技术领域，尤其涉及一种跨阻放大器及其控制方法。
背景技术
跨阻放大器(trans-impedance amplifier，TIA)是光电探测器(如光电二极管)的前端放大器，用于将光电探测器输出的电流信号转换为电压信号。TIA的工作原理为：在运算放大器两端加入反馈电阻，由反馈电阻根据欧姆定律将电流转化为电压并输出。
现有的TIA采用CMOS结构，由一个PMOS管和一个NMOS管串联形成。TIA的输入端分别连接PMOS管和NMOS管的栅极，输入端电压用于控制PMOS管和NMOS管的导通或者关断，从而控制跨阻放大器的输出电压。
由于TIA接收的电流信号是突发信号，在TIA未达到稳定状态之前，很可能会有大电流瞬时灌入TIA的输入端，造成输入端的电压过高，进而将导致输出端的电压过低。这样，NMOS管的源极和漏极之间的电压很有可能大于NMOS管的击穿电压，从而损坏NMOS管。因此，如何解决TIA的过压问题成为提高TIA的性能和使用寿命的关键。
发明内容
本申请实施例提供了一种本申请实施例提供了一种跨阻放大器及跨阻放大器的控制方法。
本申请实施例的第一方面提供一种跨阻放大器TIA。该TIA包括反相放大电路以及电压钳位电路。其中，反相放大电路和电压钳位电路并联连接。反相放大电路包括共栅极的第一PMOS管和第一NMOS管。第一PMOS管和第一NMOS管的栅极相连形成TIA的输入端。第一PMOS管的源极与第二NMOS管的漏极相连形成反相放大电路的输出端。电压钳位电路包括共栅极的第二PMOS管和第二NMOS管。第二PMOS管和第二NMOS管的栅极与TIA的输入端相连。第二NMOS管的源极和第二PMOS管的漏极与TIA的输出端相连。并且第二NMOS管的漏极连接直流电源，第二PMOS管的源极接地。
电压钳位模块根据输入的电压来进行负载电流的补偿，以控制输出点的电压。当输入电压(栅极电压)过低时，第一NMOS管和第二NMOS管截止，第一PMOS管和第二PMOS管导通。此时，补偿电流由第二PMOS管提供给第一PMOS管。这样能降低输出电压值，保证输出电压不会过高。第一NMOS管漏极和源极之间的电压差不会过高，避免第一NMOS管出现过压现象。上述结构可以保证第一NMOS管处于安全工作状态。
当输入电压过高时，此时第一PMOS管和第二PMOS管截止，第一NMOS管和第二NMOS管导通。此时，补偿电流由第二NMOS管提供给第一NMOS管。这样可以提高输出电压值，保证输出电压不会过低。第一PMOS管漏极和源极之间的电压差不会过高，避 免第一PMOS管出现过压现象，保证第一PMOS管处于安全工作状态。
在上述TIA中，电压钳位模块可以根据输入端电压进行负载电路的补偿。保护输出电压，使其控制在正常范围之内。这样可以避免CMOS管漏极和源极之间的电压差过大而造成CMOS管发生过压现象，保证CMOS管处于安全工作状态。避免因电流信号的突变而引起工作点偏离击穿点，从而引起CMOS管的损坏。可以大大提高跨阻放大器的性能。同时，电压钳位模块具有响应速度快等优势，能够处理突发信号带来的各节点电压的瞬时变化。从而提高了跨阻放大器的稳定性。
在一种可选的实施方式中，第一PMOS管和第一NMOS管的开启电压均小于第二PMOS管和第二NMOS管的开启电压。这样，若输入电压值在正常摆幅范围内时，第二NMOS管和第二PMOS管的栅极电压均未达到开启电压。由于第二NMOS管和第二PMOS管都处于截止状态，电压钳位电路不起作用，这样能保证不影响TIA的反向放大性能。
在一种可选的实施方式中，TIA还包括反馈电阻电路。反馈电阻电路与反相放大电路并联连接。反馈电阻电路用于将TIA的输入电流信号转换为电压信号。反馈电阻可以实现将电流信号转化为电压信号。同时反馈电阻的引入可以使得反相放大电路形成一个闭合***。从而提高了反相放大电路的稳定性，同时提高了反相放大电路的增益。
在一种可选的实施方式中，反馈电阻电路包括并联的第一反馈支路、第二反馈支路和第三反馈支路。其中，第一反馈支路包括第一电阻、第二电阻和第一开关。第一电阻和第二电阻串联连接，第一开关并联在第二电阻的两端。第二反馈支路包括第三电阻和第二开关，第三电阻和第二开关串联连接。第三反馈支路包括第四电阻和第三开关，第四电阻和第三开关串联连接。反馈电阻电路中包括三条并联的反馈支路，并且每一条反馈支路上都有开关。第一反馈支路上的开关的导通状态，可以影响反相放大电路的转化速率。而第二反馈支路和第三反馈支路上开关的闭合与导通则影响第三电阻和第四电阻是否并入。这样将影响反馈电阻电路的阻值，最终影响跨阻放大器的增益。使用上述反馈电阻电路可以实现跨阻放大器两种转化速率、三种增益模式的切换，提高了跨阻放大器的灵活性。
在一种可选的实施方式中，第三反馈支路还包括反馈电容。反馈电容并联在第四电阻的两端，用于补偿相位裕度。当TIA处于低增益模式时，信号的相位差将会变大。此时需要添加反馈电容来补偿相位裕度，还原信号。从而提高TIA的工作性能。
在一个可选的实施方式中，反馈电阻电路的两端还可以并联第二电压钳位电路。其中，第二电压钳位电路包括共栅极的第三PMOS管和第三NMOS管。第三PMOS管和第三NMOS管的栅极与反馈电阻电路的输入端相连。第三NMOS管的源极和第三PMOS管的漏极与反馈电阻电路的输出端相连。第三NMOS管的漏极连接直流电源，第三PMOS管的源极接地。由于反馈电阻电路中也加入了电压钳位电路，输出端电压反馈至输入端后，可以对输入端的电压进行钳位。这样可以控制输入电压的大小，避免输入电压过高或者过低。从而避免CMOS管过压现象的发生，使CMOS管的源漏极电压差保持在正常工作状态。进一步提高CMOS管的使用寿命和工作性能。
在一种可选的实施方式中，TIA还包括负载电路。负载电路的输入端与反相放大电路的输出端相连。负载电路的输出端为跨阻放大器TIA的输出端。负载电路用于调节所述反 向放大模块的增益，提高TIA的性能。
在一种可选的实施方式中，负载电路包括负载PMOS管和负载NMOS管。负载PMOS管的栅极和负载NMOS管的栅极相连形成负载电路的输入端。负载PMOS管的源极和负载NMOS管的漏极相连。负载PMOS管的栅极和负载NMOS管的栅极与负载PMOS管的源极和负载NMOS管的漏极相连。负载电路使用负载CMOS管，该负载CMOS管相当于可变阻值的电阻，通过改变阻值来调节TIA的参数，提高跨阻放大器的灵活性。
在一个可选的实施方式中，负载电路还包括负载电容。负载电容的第一端与负载电路的输出端相连。负载电容的第二端接地。负载电容用于调节反相放大电路的开环带宽。
本申请实施例的第二方面提供另一种跨阻放大器TIA。TIA包括第一反相放大器、第二反相放大器、第三反相放大器、第一电压钳位电路、第二电压钳位电路和第三电压钳位电路。第一反相放大器、第二反相放大器和第三反相放大器依次串联连接。第一电压钳位电路并联在第一反相放大器的两端。第二电压钳位电路并联在第二反相放大器的两端。第三电压钳位电路并联在第三反相放大器的两端。
其中，第一反相放大器包括共栅极的第一PMOS管和第一NMOS管。第一PMOS管和第一NMOS管的栅极相连形成TIA的输入端。第一PMOS管的源极与第二NMOS管的漏极相连形成第一反相放大器的输出端。第二反相放大器包括共栅极的第二PMOS管和第二NMOS管。第二PMOS管和第二NMOS管的栅极相连形成第二反相放大器的输入端。第二反相放大器的输入端与第一反相放大器的输出端相连。第二PMOS管的源极与第二NMOS管的漏极相连形成第二反相放大器的输出端。第三反相放大器包括共栅极的第三PMOS管和第三NMOS管。第三PMOS管和第三NMOS管的栅极相连形成第三反相放大器的输入端。第三反相放大器的输入端与第二反相放大器的输出端相连。第三PMOS管的源极与第三NMOS管的漏极相连形成TIA的输出端。
第一电压钳位电路包括共栅极的第四PMOS管和第四NMOS管。第四PMOS管和第四NMOS管的栅极与TIA的输入端相连。第四NMOS管的源极和第四PMOS管的漏极与第一反相放大器的输出端相连。第四NMOS管的漏极连接直流电源，第四PMOS管的源极接地。第二电压钳位电路包括共栅极的第五PMOS管和第五NMOS管。第五PMOS管和第五NMOS管的栅极与第二反相放大器的输入端相连。第五NMOS管的源极和第五PMOS管的漏极与第二反相放大器的输出端相连。第五NMOS管的漏极连接直流电源，第五PMOS管的源极接地。第三电压钳位电路包括共栅极的第六PMOS管和第六NMOS管。第六PMOS管和第六NMOS管的栅极与第三反相放大器的输入端相连。第六NMOS管的源极和第六PMOS管的漏极与TIA的输出端相连。第六NMOS管的漏极连接直流电源，第六PMOS管的源极接地。
在一种可选的实施方式中，第四PMOS管和第四NMOS管的开启电压均小于第一PMOS管和第一NMOS管的开启电压。第五PMOS管和第五NMOS管的开启电压均小于第二PMOS管和第二NMOS管的开启电压。第六PMOS管和第六NMOS管的开启电压均小于第三PMOS管和第三NMOS管的开启电压。
在一种可选的实施方式中，TIA还包括反馈电阻电路。反馈电阻电路的第一端与TIA 的输出端相连。反馈电阻电路的第二端与TIA的输入端相连。反馈电阻电路用于将TIA的输入电流信号转换为电压信号。
在一种可选的实施方式中，反馈电阻电路包括并联的第一反馈支路、第二反馈支路和第三反馈支路。第一反馈支路包括第一电阻、第二电阻和第一开关。第一电阻和第二电阻串联连接。第一开关并联在第二电阻的两端。第二反馈支路包括第三电阻和第二开关。第三电阻和第二开关串联连接。第三反馈支路包括第四电阻和第三开关。第四电阻和第三开关串联连接。
在一种可选的实施方式中，第三反馈支路还包括反馈电容。反馈电容并联在第四电阻两端。反馈电容用于补偿相位裕度。
在一个可选的实施方式中，反馈电阻电路的两端还可以并联第四电压钳位电路。其中，第四电压钳位电路包括共栅极的第三PMOS管和第三NMOS管。第三PMOS管和第三NMOS管的栅极与反馈电阻电路的输入端相连。第三NMOS管的源极和第三PMOS管的漏极与反馈电阻电路的输出端相连。第二NMOS管的漏极连接直流电源，第二PMOS管的源极接地。
在一种可选的实施方式中，TIA还包括第一负载电路、第二负载电路和第三负载电。其中，第一负载电路包括第一负载PMOS管、第一负载NMOS管、第四开关和第五开关。第一负载PMOS管的栅极和第一负载NMOS管的栅极相连。第一负载PMOS管的源极和第一负载NMOS管的漏极相连。第一负载PMOS管的栅极和第一负载NMOS管的栅极与第一负载PMOS管的源极和第一负载NMOS管的漏极相连。
第一负载PMOS管的栅极和第一负载NMOS管的栅极与第一反相放大器的输出端相连。第一负载PMOS管的源极和第一负载NMOS管的漏极与第二反相放大器的输入端相连。第四开关的一端接直流电源，另一端接第一负载PMOS管的漏极。第五开关的一端接第一负载NMOS管的源极，另一端接地。
第二负载电路包括第二负载PMOS管、第二负载NMOS管、第三负载PMOS管、第三负载NMOS管、第六开关和第七开关。第二负载PMOS管的栅极和第二负载NMOS管的栅极相连。第二负载PMOS管的源极和第二负载NMOS管的漏极相连。第二负载PMOS管的栅极和第二负载NMOS管的栅极与第二负载PMOS管的源极和第二负载NMOS管的漏极相连。
第三负载PMOS管的栅极和第三负载NMOS管的栅极相连。第三负载PMOS管的源极和第三负载NMOS管的漏极相连。第三负载PMOS管的栅极和第三负载NMOS管的栅极与第三负载PMOS管的源极和第三负载NMOS管的漏极相连。
第二负载PMOS管的栅极和第二负载NMOS管的栅极与第二反相放大器的输出端相连。第二负载PMOS管的源极和第二负载NMOS管的漏极与第三负载PMOS管的栅极和第三负载NMOS管的栅极相连。第六开关的一端接直流电源，另一端接第二负载PMOS管的漏极。第七开关的一端接第二负载NMOS管的源极，另一端接地。第三负载PMOS管的源极和第三负载NMOS管的漏极与第三反相放大器的输入端相连。
第三负载电路包括第四负载PMOS管和第四负载NMOS管。第四负载PMOS管的栅 极和第四负载NMOS管的栅极相连。第四负载PMOS管的源极和第四负载NMOS管的漏极相连。第四负载PMOS管的栅极和第四负载NMOS管的栅极与第三反相放大器的输出端相连。第四负载PMOS管的源极和第四负载NMOS管的漏极为TIA的输出端。
在一个可选的实施方式中，第一负载电路还包括第一负载电容和第八开关。第二负载电路还包括第二反馈电容和第九开关。第八开关的一端连接第一负载PMOS管的源极和第一负载NMOS管的漏极。另一端接第一负载电容的一端。第一负载电容的另一端接地。第九开关的一端连接第三负载PMOS管的源极和第三负载NMOS管的漏极。另一端接第二负载电容的一端，第二负载电容的另一端接地。
本申请实施例的第三方面提供一种跨阻放大器TIA的控制方法。该控制方法包括如下多个步骤。当TIA对应的转换速率为第一转换速率时，控制反馈电阻电路中的第一开关闭合。当TIA对应的转换速率为第二转换速率时，控制反馈电阻电路中的第一开关断开。其中，TIA包括第一反相放大器、第二反相放大器和第三反相放大器，以及第一电压钳位电路、第二电压钳位电路和第三电压钳位电路。
第一反相放大器、第二反相放大器和第三反相放大器依次串联连接。第一电压钳位电路并联在所述第一反相放大器的两端。第二电压钳位电路并联在第二反相放大器的两端。第三电压钳位电路并联在第三反相放大器的两端。其中，第一反相放大器包括共栅极的第一PMOS管和第一NMOS管。第一PMOS管和第一NMOS管的栅极相连形成TIA的输入端。第一PMOS管的源极与第二NMOS管的漏极相连形成第一反相放大器的输出端。
第二反相放大器包括共栅极的第二PMOS管和第二NMOS管。第二PMOS管和第二NMOS管的栅极相连形成第二反相放大器的输入端。第二反相放大器的输入端与第一反相放大器的输出端相连。第二PMOS管的源极与第二NMOS管的漏极相连形成第二反相放大器的输出端。
第三反相放大器包括第三PMOS管和第三NMOS管。第三PMOS管和第三NMOS管的栅极相连形成第三反相放大器的输入端。第三反相放大器的输入端与第二反相放大器的输出端相连。第三PMOS管的源极与第三NMOS管的漏极相连形成TIA的输出端。
第一电压钳位电路包括第四PMOS管和第四NMOS管。第四PMOS管和第四NMOS管的栅极与TIA的输入端相连。第四NMOS管的源极和第四PMOS管的漏极与第一反相放大器的输出端相连。第四NMOS管的漏极连接直流电源，第四PMOS管的源极接地。
第二电压钳位电路包括共栅极的第五PMOS管和第五NMOS管。第五PMOS管和第五NMOS管的栅极与第二反相放大器的输入端相连。第五NMOS管的源极和第五PMOS管的漏极与第二反相放大器的输出端相连。第五NMOS管的漏极连接直流电源，第五PMOS管的源极接地。
第三电压钳位电路包括第六PMOS管和第六NMOS管。第六PMOS管和第六NMOS管的栅极与第三反相放大器的输入端相连。第六NMOS管的源极和第六PMOS管的漏极与TIA的输出端相连。第六NMOS管的漏极连接直流电源，第六PMOS管的源极接地。
TIA还可以包括反馈电阻电路。反馈电阻电路的第一端与TIA的输出端相连。反馈电阻电路的第二端与TIA的输入端相连。用于将TIA的输入电流信号转换为电压信号。反馈 电阻电路包括并联的第一反馈支路、第二反馈支路和第三反馈支路。
第一反馈支路包括第一电阻、第二电阻和第一开关。第一电阻和第二电阻串联连接，第一开关并联在第二电阻的两端。第二反馈支路包括第三电阻和第二开关，第三电阻和第二开关串联连接。第三反馈支路包括第四电阻和第三开关，第四电阻和第三开关串联连接。
在一种可选的实施方式中，TIA还包括第一负载电路、第二负载电路和第三负载电路。其中，第一负载电路包括第一负载PMOS管、第一负载NMOS管、第一负载开关和第二负载开关。第一负载PMOS管的栅极和第一负载NMOS管的栅极相连。第一负载PMOS管的源极和第一负载NMOS管的漏极相连。第一负载PMOS管的栅极和第一负载NMOS管的栅极与第一负载PMOS管的源极和第一负载NMOS管的漏极相连。第一负载PMOS管的栅极和第一负载NMOS管的栅极与第一反相放大器的输出端相连。第一负载PMOS管的源极和第一负载NMOS管的漏极与第二反相放大器的输入端相连。第一负载开关的一端接直流电源，另一端接第一负载PMOS管的漏极。第二负载开关的一端接所述第一负载NMOS管的源极，另一端接地。
第二负载电路包括第二负载PMOS管、第二负载NMOS管、第三负载PMOS管、第三负载NMOS管、第三负载开关和第四负载开关。第二负载PMOS管的栅极和第二负载NMOS管的栅极相连。第二负载PMOS管的源极和第二负载NMOS管的漏极相连。第二负载PMOS管的栅极和第二负载NMOS管的栅极与第二负载PMOS管的源极和第二负载NMOS管的漏极相连。第三负载PMOS管的栅极和第三负载NMOS管的栅极相连。第三负载PMOS管的源极和第三负载NMOS管的漏极相连。第三负载PMOS管的栅极和第三负载NMOS管的栅极与第三负载PMOS管的源极和第三负载NMOS管的漏极相连。第二负载PMOS管的栅极和第二负载NMOS管的栅极与第二反相放大器的输出端相连。第二负载PMOS管的源极和第二负载NMOS管的漏极与第三负载PMOS管的栅极和第三负载NMOS管的栅极相连。第三负载开关的一端接直流电源，另一端接第二负载PMOS管的漏极。第四负载开关的一端接第二负载NMOS管的源极，另一端接地。
第三负载PMOS管的源极和第三负载NMOS管的漏极与第三反相放大器的输入端相连。第三负载电路包括第四负载PMOS管和第四负载NMOS管。第四负载PMOS管的栅极和第四负载NMOS管的栅极相连。第四负载PMOS管的源极和第四负载NMOS管的漏极相连。第四负载PMOS管的栅极和第四负载NMOS管的栅极与第三反相放大器的输出端相连。第四负载PMOS管的源极和第四负载NMOS管的漏极为TIA的输出端。
当TIA对应高增益模式时，控制第二开关和所述第三开关断开。控制第一负载开关、第二负载开关、第三负载开关和第四负载开关断开。当TIA对应中增益模式时，控制第二开关闭合，第三开关断开。控制第一负载开关、第二负载开关断开，第三负载开关和第四负载开关闭合。当TIA对应低增益模式时，控制第二开关和第三开关闭合。控制第一负载开关、第二负载开关、第三负载开关和第四负载开关闭合。
本申请实施例的第四方面提供一种光电转换器，该光电转换器包括光电探测器以及上述第一方面至第一方面任一项提供的TIA。或者包括光电探测器以及上述第二方面或第二方面任一项提供的TIA。其中，光电探测器的输出端连接TIA的输入端。光电探测器用于 接收光信号，并将所述光信号转换为电流信号。TIA用于对电流信号进行放大，并将电流信号转换为电压信号。
本申请实施例揭示的技术方案通过在跨阻放大器的运放两端并联电压钳位电路，来调节跨阻放大器输出端的电压，避免因输入端的电压过高或过低，而造成运放中的MOS管产生过压问题。这样可以控制MOS管的源极和漏极的电压差，确保MOS管处于安全工作状态，提高跨阻放大器的使用寿命和性能。
附图说明
图1为一种无源光网络的***架构图；
图2A为本申请实施例提供的第一种跨阻放大器的结构示意图；
图2B为本申请实施例提供的第二种反相放大器的结构示意图；
图3为本申请实施例提供的输出电压的变化曲线图；
图4A为本申请实施例提供的第一种反馈电阻电路的结构示意图；
图4B为本申请实施例提供的第二种反馈电阻电路的结构示意图；
图5为本申请实施例提供的第三种跨阻放大器的结构示意图；
图6为本申请实施例提供的第四种跨阻放大器的结构示意图；
图7为本申请实施例提供的第五种跨阻放大器的结构示意图；
图8为本申请实施例提供的一种跨阻放大器的控制方法的流程示意图。
具体实施方式
本申请实施例提供了一种跨阻放大器及跨阻放大器的控制方法，通过在TIA包括的运放两端并联电压钳位电路，来调节跨阻放大器输出端的电压。避免因输入端的电压过高或者过低，而造成运放中的CMOS管产生过压问题。这样可以控制CMOS管的源极和漏极的电压差，确保CMOS管处于安全工作状态。提高TIA的使用寿命和性能。
TIA是放大器类型的一种，用于将电流信号转换为电压信号并放大的最重要的元器件。TIA是根据欧姆定律，通过反馈电阻来实现电流到电压的转换。具有电阻的作用。TIA由于具有高带宽的特点，一般用于高速电路。例如光电传输通讯***中经常使用TIA。
以无源光网络(passive optical network，PON)为例，TIA经常应用于PON中的接收机中，来捕获网络中传输的光信号。图1为一种无源光网络的***架构图。如图1所示，PON由光分配网络(optical distribution network，ODN)、中心局侧的光线路终端(optical line terminal，OLT)和用户侧的光网络单元(optical network unit，ONU)组成的。其中，如果ONU直接提供用户端口功能，如个人计算机PC上网用的以太网用户端口功能，则ONU被称为光网络终端(optical network terminal，ONT)。应理解，下文提到的ONU统指ONU和ONT，具体不做限定。
其中，OLT为PON***提供网络侧接口。ONU为PON***提供用户侧接口。而光分配网络ODN则用于连接OLT和ONU。ODN是由光纤和无源分光器件组成的网络，用于分发或复用OLT和ONU之间的数据信号。在PON***中，数据从OLT传输至ONU称为下行，数据从ONU传输至OLT为上行。
PON主要采用点对多点的接入方式。OLT通过分光器与PON网络中所有的ONU建 立通讯联系。在上行传输时，ONU采用时分复用的方式与OLT通讯。ONU在没有传送信号时处于关断状态，而在传送信号时很快打开。这样，每一个ONU的一次通讯信号为一次突发光信号。这就要求OLT侧的接收机应当具有快速捕获一定动态范围内的突发光信号的能力。OLT和ONU之间各个链路的***损耗均不相同。因此，到达OLT的多个突发光信号的平均功率和相位会不相同。这就需要将所述突发光信号转换为电压信号并将电压信号放大到同一水平，才能进行后续的信号处理过程。
现有的TIA是由共栅极的PMOS管和NMOS管组成。PMOS管的源极和NMOS管的漏极相连，形成输出端。当大电流信号灌入TIA时，会造成TIA的输入电压过高。这样，输出电压就会过低。将造成PMOS管源极和漏极之间的电压差过大，PMOS管产生过压现象。该电压差很有可能超过PMOS管的击穿电压而造成PMOS管的损坏。同理，当输入电压过低时，输出单压就会很高。这将造成NMOS管源极和漏极之间产生很大的电压差。导致NMOS管产生过压现象，源极和漏极之间的电压将超过NMOS管的击穿电压造成PMOS管的损坏。严重影响跨阻放大器的使用寿命和使用性能。
基于上述问题，本申请实施例在原TIA结构的基础上增加了电压钳位电路。该电压钳位电路用于控制输出电压的范围。它可以使得输出电压被限幅在合理范围之内。这样就可以避免因输入电压过高或者过低而造成PMOS管和NMOS管发生过压现象。从而确保了TIA内部的CMOS管处于安全工作状态。提高了TIA的使用寿命和工作性能。
图2A为本申请实施例提供的第一种TIA的结构示意图。如图2A所示，TIA包括反相放大电路(反相放大器)、电压钳位电路和反馈电阻电路。其中，TIA可以是光接收器的前端放大器。反相放大电路的两端分别为TIA的输入端和输出端。输入端可以连接光电二极管，用来接收电流信号。而输入端则可以接信号处理电路，对转换后的电压信号进行后续信号处理。可以理解的，该TIA为一级放大器，即实现信号的一次放大。
其中，电压钳位电路和反馈电阻电路并联在反相放大电路的两端。其中，电压钳位电路用于控制输出电压的幅值。反馈电阻用来构成反馈***，将电流信号转化为电压信号。反相放大电路可以是CMOS结构的反相放大器。反馈电阻并联在反相放大电路输入端和输出端。根据“虚短虚断”原理，若输入电流为i，反馈电阻电路对应的阻值为RF，那么输出电压Vout则等于-Rf*i。其中，反相放大电路内部可以由串联的PMOS管和NMOS管组成。PMOS管和NMOS管共栅极，该栅极为反相放大器的输入端。PMOS管的漏极接电源，电源为其提供漏极电压。PMOS管的源极与NMOS管的漏极相连，形成反相放大器的输出端。NMOS管的漏极可以接地，也可以为增加电流功能而接入电阻、电感等元器件，具体不做限定。
其中，反相放大器的放大倍数为(gmN+gmP)*(roN//roP)。gmN和gmP分别为NMOS和PMOS的跨导。roN和roP分别为NMOS与PMOS漏断输出阻抗。若反馈电阻为RF1，那么整个跨阻放大器的放大倍数则为A*Rf1/(1+A)，A＝(gmN+gmP)*(roN//roP)。可以理解的，上述跨阻放大器为单级放大器结构，还可以根据上述结构组成多级放大器结构。即跨阻放大器可以包括多个串联的反相放大电路。前一个反相放大电路的输出端连接后一个反相放大电路的输入端。最后在串联的反相放大器两端加入反馈电阻，就可以得到多级 放大的跨阻放大器TIA。
图2B为本申请实施例提供的第二种跨阻放大器的电路结构图。可以理解的，图2B所示结构为图2A中的反相放大电路和电压钳位电路的内部电路图。其中，反相放大电路包括共栅极的第一PMOS管P1和第一NMOS管N1。P1和N1的栅极相连形成反相放大电路的输入端。可以理解的，该输入端即为跨阻放大器TIA的输入端。而P1的源极和N1的漏极相连，形成反相放大电路的输出端。该输出端也为跨阻放大器TIA的输出端。其中，P1的漏极用来连接电源，提供漏极电压VDD12。而N1的源极则可以根据具体的情况来进行设计。可以直接接地，也可以接电阻或者电容等，以实现其他电路功能，具体不做限定。
而电压钳位电路则并联在反相放大电路的两端。包括共栅极的第二PMOS管PC1和第二NMOS管PC2。PC1和PC2的栅极相连接，并与反相放大电路的输入端相连。NC1的漏极接电源，提供漏极电压VDD Clamp。NC1的源极和PC1的漏极相连，并与反相放大电路的输出端进行连接。最后，对PC1的源极做接地处理。
其中，NC1和PC1的开启电压要比P1和N1的开启电压大。这样，输入电压Vin的电压值在正常摆幅范围内时，NC1和PC1的栅极电压均未达到开启电压。因此都处于截止状态。此时电压钳位电路并不起作用，不影响TIA的反向放大性能。而Vin一旦过高或者过低时，电压钳位电路中的CMOS管的导通状态将会发生变化。这样，就可以对Vout的电压值进行调节。
具体的，电压钳位模块根据Vin来进行负载电流的补偿，以此来控制Vout的值。如图所示，当Vin(栅极电压)过低时，N1管和NC1管截止，P1管和PC1管导通。补偿电流i H由PC1提供给P1。电流方向为P1到PC1再到地。这样就可以达到降低Vout电压值的目的，保证Vout不会过高。这样，N1管漏极和源极之间的电压差不会过高。避免N1管出现过压现象，保证N1管处于安全工作状态。当Vin过高时，此时P1管和PC1管截止，N1管和NC1管导通。补偿电流i L由NC1提供给N1，电流方向为NC1到N1再到地。这样就可以达到提高Vout电压值的目的，保证Vout不会过低。这样，P1管漏极和源极之间的电压差不会过高。避免P1管出现过压现象，保证P1管处于安全工作状态。
在上述TIA中，电压钳位模块可以根据输入端电压进行负载电路的补偿。保护输出电压，使其控制在正常范围之内。避免CMOS管漏极和源极之间的电压差过大而造成CMOS管发生过压现象，保证CMOS管处于安全工作状态。避免因电流信号的突变而引起工作点偏离击穿点，从而引起CMOS管的损坏，提高了TIA的性能。同时，电压钳位模块具有响应速度快等优势，能处理突发信号带来的各节点电压的瞬时变化，提高了TIA的稳定性。
图3为本申请实施例提供的输出电压的变化曲线图。如图3所示，横坐标代表输入电压Vin的电压值，纵坐标为输出电压Vout的电压值。曲线1为未接入电压钳位电路时，Vout随Vin变化的变化曲线。曲线2为接入电压钳位电路后，Vout随Vin变化的变化曲线。
由图3可以看出，当输入电压Vin为正常工作点600mV时，曲线1和曲线2对应的Vout未发生改变。即Vin在正常工作摆幅内时，电压钳位电路不影响TIA的增益。然后随着输入电压Vin范围的扩大(变大或变小)，未接入电压钳位电路的TIA对应的Vout的范围将变得很大，很容易造成CMOS管的过压。而接入电压钳位电路的TIA的Vout，被限幅 在了300mV～900mV之间。该电压不会过大，也不会过小，确保跨阻放大器内部各管均处于安全工作状态。
下面针对反馈电阻电路对TIA的增益进行介绍。反馈电阻电路，用于将输入的电流信号转换为电压信号。由上述描述可知，跨阻放大器的放大倍数(增益)为A*Rf1/(1+A)，A＝(gmN+gmP)*(roN//roP)。从公式可以看出，增益与反馈电阻的阻值、CMOS管的跨导以及漏断输出阻抗相关。反馈电阻的阻值越大，跨阻放大器的增益越高。所以可以通过设计反馈电阻电路，来控制反馈电阻的阻值进行变化。从而改变跨阻放大器的增益。
同时还可以通过设计反馈电阻电路来调节跨阻放大器的转化速率。转化速率是运放的一个重要指标，它用来衡量运放对细节的还原能力。其定义为在运放接成闭环***后，将一个大信号输入至运放的输入端，从运放的输出端测得运放的输出上升速率。当输入信号变化过快时，受运放内部RC时间常数的限制。输出端就不能跟随输入端变化而变化。通常可以通过设计反馈电阻电路来调节转化速率。
图4A为本申请实施例提供的第一种反馈电阻电路的结构示意图。如图4A所示，反馈电阻电路并联在反相放大器的两端。即TIA的输入端和输出端之间，反馈电阻电路包括三条并行的反馈支路。其中，第一反馈支路包括串联的电阻RF1和RF4。RF4两端并联有一个开关M1。第二反馈支路包括电阻RF2和开关M2。电阻RF2与开关M2串联连接。第三反馈支路则包括电阻RF3和开关M3。电阻RF3和M3串联连接。
该反馈电阻电路可以提供两种转化速率和三种增益模式的切换。示例性的，当需要控制跨阻放大器的转化速率为第一转换速率，例如10G时，可以将第一反馈支路上的开关M1闭合。这样，第一反馈支路只存在RF1。当需要控制跨阻放大器的转化速率为第二转换速率，例如2.5G时，控制第一反馈支路上的开关M1断开。这样，第一反馈支路存在RF1和RF4，实现两种转换速率之间的切换。
同时，控制第二反馈支路和第三反馈支路中开关M2和M3的导通状态，来实现不同增益模式的切换。若跨阻放大器需要高增益模式时，就可以控制第二反馈支路和第三反馈支路上的开关M2和M3均处于断开状态。这样，整个反馈回路的阻值为RF1的阻值或RF1和RE4串联的阻值。此时反馈电阻阻值最大，其对应的增益最高。
若跨阻放大器需要中增益模式时，就可以控制第二反馈支路上的开关M2闭合，第三反馈支路上的开关M3断开。这样，整个反馈回路的阻值为RF1和RF2并联后的阻值或RF1和RE4先串联再与RF2并联的阻值。可以理解的，电阻越并联阻值越小。因此，第二反馈支路中RF2的并入，会导致反馈电阻阻值变小。其对应的增益也会降低。
当跨阻放大器需要低增益模式时，就可以控制第二反馈支路上的开关M2和第三反馈支路上的开关M3均处于闭合状态。这样，整个反馈回路的阻值为RF1、RF2和RF3并联后的阻值或RF1和RE4先串联再与RF2、RF3并联的阻值。此时反馈电阻阻值最小，其对应的增益最低。在增益降低的过程中，开环主极点由于反馈电阻的减小而提高，这将导致环路稳定性下降。因此可以在第三反馈支路上增加反馈电容C3，使得反馈电容增加了反馈电容C3并联在RF3两侧，用来进行相位裕度的补偿。
一个优选的方案下，反馈电阻电路两端也可以接入一个电压钳位电路，用于对输入电 压进行控制。图4B为本申请实施例提供的第二种反馈电阻电路的结构示意图。如图4B所示，反馈电阻电路两端连接有另一个电压钳位电路。该电压钳位电路由NMOS管NC2和PMOS管PC2组成。其中，NC2和PC2的栅极相连，并且与反馈电阻电路的输入端相连。NC2的源极与PC2的漏极相连，并且与反馈电阻电路的输出端相连。而NC2的漏极接漏极电源，PC2的源极接地。
由于该电压钳位电路是连接在反馈支路上的，那么它可以对输入端的电压Vin进行钳位。具体的原理与上述电压钳位电路的原理类似，在此不做赘述。通过对输入端的电压Vin进行钳位，可以控制Vin的值。从而可以有效控制Vout的值，使得PMOS管和NMOS管的源漏极电压差不会过大。这样就可以避免两管被击穿，从而提高PMOS管和NMOS管的使用寿命和工作性能。
下面对跨阻放大器的负载电路进行描述。应理解，运放的输出端还可以接负载电路，用来调节TIA的增益。示例地，负载电路可以由电阻构成，用来改变漏断输出阻抗。优选地，电阻也可以由负载CMOS管代替，负载CMOS管相当于可调节阻值的电阻。示例地，负载电路包括负载PMOS管和负载NMOS管。该负载PMOS管的栅极和负载NMOS管的栅极相连形成负载电路的输入端。负载PMOS管的源极和负载NMOS管的漏极相连。负载PMOS管的栅极和负载NMOS管的栅极与负载PMOS管的源极和负载NMOS管的漏极相连，从而形成两者地并联。通过负载PMOS管和负载NMOS管就可以来调节反相放大电路的增益。
负载电路还可以包括负载电容，用于调节反相放大电路的开环带宽。具体的，负载电容的一端与负载PMOS管的源极和负载NMOS管的漏极相连。而负载电容的另一端接地，提高整个跨阻放大器的性能。
上述实施例所描述的跨阻放大器均为一级放大器。基于上述结构，还可以构成多级放大的跨阻放大器。下面以三级放大器为例进行描述。可以理解的，五级放大器、七级放大器等多级放大器的结构均可以参考三级放大器结构，工作原理类似，在此不做赘述。
图5为本申请实施例提供的第三种跨阻放大器的结构示意图。如图5所示，TIA为三级放大结构，即包括三个串联的反相放大器(反相放大电路)。前一个反相放大器的输出为后一个反相放大器的输入。当电流信号传输至第一级反相放大器时，第一级反相放大器将电流信号转化为电压信号。并传输至第二级反相放大器中进行反向放大。然后再经过第二级反相放大器传输至第三级反相放大器中进行反向放大。而跨阻放大器的总增益则为每个反相放大器对应的放大倍数的乘积。
其中，每一级反相放大器均对应有电压钳位电路。即该跨阻放大器包括三个电压钳位电路。每个电压钳位电路分别并联在每一级反相放大器的两端，用于限制每一级反相放大器的输出电压的电压值。其保证每一级反相放大器中包含CMOS管均处于安全工作状态，防止每一级放大器中的CMOS管因过压现象而导致器件损害。可以理解的，电压钳位电路对每一级反相放大器的输出电压的控制，可以参考上述单级放大器中电压钳位电路的限幅原理，在此不做赘述。
三级放大的跨阻放大器还包括反馈电阻电路。该反馈电阻电路并联在第一级反相放大 器的输出端和第三级反相放大器的输入端之间，用来将电流信号转化为电压信号。示例性的，该反馈电阻电路的内部结构可与图4A和图4B所示实施例中反馈电阻电路的结构相同，包括并联的多条反馈支路。通过反馈支路的并入和断开来控制反馈电阻电路的阻值，进而影响整个跨组放大器的增益，提供多种增益模式。
其中，每一级反相放大器还可以连接负载电路。第一级反相放大器的输出端连接第一负载电路的输入端，第一负载电路的输出端连第二级反相放大器的输入端。而第二级反相放大器的输出端连接第二负载电路的输入端，第二负载电路的输出端连接第三级反相放大器的输入端。第三级反相放大器的输出端连接第三负载电路的输入端，第三负载电路的输出端即为整个跨阻放大器的输出端。
在三级放大的跨阻放大器中，每一级负载电路也是用来调节跨阻放大器的增益的。同理，负载电路可以由电阻构成，用来改变漏断输出阻抗。负载电路可以由负载CMOS管组成，负载CMOS管的作用相当于可调节阻值的电阻，用来调节跨阻放大器的增益。负载电路还可以包括负载电容，用来调节跨阻放大器的带宽。
基于上述描述，三级放大的跨阻放大器，每一级的电路结构可以是完全相同的。图6为本申请实施例提供的第四种跨阻放大器的结构示意图。如图6所示，TIA为三级放大结构。在每一级放大结构中，反相放大器由PMOS管和NMOS管构成。负载电路则由开关、PMOS管、NMOS管和负载电容构成，并且每一级的结构均相同。
其中，在第一级放大结构中，第一反相放大器包括共栅极的PMOS管P1和NMOS管N1。P1和N1的栅极相连形成该跨阻放大器的输入端。P1的漏极连接电源，电源为其提供漏极电压。而P1的源极则与N1的漏极相连，形成第一反相放大器的输出端。而N1的源极可以进行接地处理。
第一反相放大器的输出端则用来连接第一负载电路。示例性的，第一负载电路包括负载PMOS管P4和负载NMOS管N4。其中P4和N4的栅极互连，且与第一反相放大器的输出端相连。P4的源极和N4的漏极相连，并且与P4和N4的栅极相连。从而形成并联结构。同时，P4的漏极连接开关M4，通过开关M4与漏极电源进行连接。N4的源极连接开关M5，通过开关M5接地。
同时，第一负载电路还包括负载电容C1。负载电容C1的一端作接地处理，另一端连接P4的源极。P4的源极和N4的漏极相连形成第一负载电路的输出端，该输出端连接第二级放大结构的输入端。并且，第一级放大机构包括第一电压钳位电路，第一电压钳位电路并联在第一级放大结构的两端，用于解决电路中的过压问题。其内部结构参考图2B所示实施例中的电压钳位电路的结构，在此不做赘述。
同理，第二级放大结构与第一级放大结构完全相同。也包括第二反相放大器、第二负载电路和第二电压钳位电路，第二电压钳位电路并联在第二反相放大器的输入端和第二负载电路的输出端之间。具体各分布的内部结构请参考第一级放大结构中各部分的结构，在此不做赘述。而第三级放大结构与前述第一级放大结构和第二级放大结构也完全相同，包括第三反相放大器、第三负载电路和第三电压钳位电路。第三电压钳位电路并联在第三反相放大器的输入端和第三负载电路的输出端之间。内部结构也参考第一级放大结构中的描 述，在此不做赘述。
应理解，上述跨阻放大器的输出端和输入端之间还并联有反馈电阻电路。该反馈电阻电路与图4A或图4B所示的反馈电阻电路的结构相同。通过控制反馈电阻电路中的开关和三个负载电路中的开关，就可以实现跨阻放大器两种转化速率和三种增益模式的切换。
当三级结构的跨阻放大器需要切换到第一转换速率时，例如10G时，可以将第一反馈支路上的开关M1闭合。这样，第一反馈支路只存在RF1。当需要控制跨阻放大器的转化速率为第二转换速率，例如2.5G时，控制第一反馈支路上的开关M1断开。这样，第一反馈支路存在RF1和RF4，实现两种转换速率之间的切换。
当跨阻放大器处于第一转换速率时，第一反馈支路上的开关M1断开。此时可以控制其他开关的导通状态来实现第一转换速率下的增益模式的切换。具体的，若跨阻放大器需要切换到高增益模式时，则可以控制第二反馈支路上的开关M2和第三反馈支路上的开关M3均处于断开状态。并且控制第一级负载电路中的开关M4和M5，第二级负载电路中的开关M6和M7，第三级负载电路中的开关M8和M9均处于断开状态。这样，负载电路的阻值最大，且反馈电路的反馈电阻阻值也最大，因此增益最高，对应高增益模式。
若跨阻放大器需要切换到中增益模式时，则可以控制第二反馈支路上的开关M2闭合。控制第三反馈支路上的开关M3断开。并且控制第一负载电路中的开关M4和M5断开。控制第二级负载电路中的开关M6和M7以及第三级负载电路中的开关M8和M9均处于闭合状态。这样，反馈电路因RF2与RF1并联，而导致反馈电阻阻值变小。同时，负载电路中，第二负载电路和第三负载电路包括的PMOS管与NMOS管并联，而导致负载电路的阻值降低。从而导致TIA增益也降低，对应中增益模式。
若跨阻放大器需要切换到低增益模式时，则可以控制第二反馈支路上的开关M2和第三反馈支路上的开关M3均闭合。并且控制第一负载电路中的开关M4和M5，第二级负载电路中的开关M6和M7以及第三级负载电路中的开关M8和M9均处于闭合状态。这样，反馈电路再一次并入RF3，而导致反馈电阻阻值再一次变小。同时，负载电路中，第一负载电路PMOS管与NMOS管并联，而导致负载电路的阻值再一次降低。这样TIA增益最低，对应低增益模式。同时，低增益模式下还可以加入负载电容C1和C2，来调节带宽。
同理，当跨阻放大器处于第二转换速率，即第一反馈支路上的开关M1闭合时，也可以通过上述方法来实现该转换速率下的三种增益模式的切换。其控制方法与上述第一转换速率下增益模式切换的控制方法相似，在此不做赘述。
在上述跨阻放大器中，通过控制反馈电阻电路和负载电路中的开关，可以实现两种转化速率和三种增益模式的切换。大大提高了TIA的工作灵活性，这样可以根据具体的需求来调节TIA的各项参数，提高了TIA的性能。
在上述TIA中，第三负载电路中的P6和N6对应有开关M7、M8。通过控制M7和M8的导通状态就可以控制P6与N6的连接方式。但是在改变连接方式的同时，也将影响第三负载电路对应的阻值。由于第三负载电路后面要接控制电路，第三负载电路的阻值将直接影响控制电路的稳态。而阻值波动会造成下一级电路的不稳定。为了解决上述问题，图7为本申请实施例提供的第五种跨阻放大器的结构示意图。如图7所示，跨阻放大器为 三级放大结构，包括三个反相放大器(第一至第三反相放大器)，三个电压钳位电路(第一至第三电压钳位电路)，以及三个负载电路(第一至第三负载电路)。
其中，第一反相放大器的输入端为跨阻放大器的输入端。第一反向放大器的输出端连接第一负载电路的输入端。第一负载电路的输出端连接第二反相放大器的输入端。第二反相放大器的输出端连接第二负载电路的输入端。第二负载电路的输出端连接第三反相放大器的输入端。第三反相放大器的输出端连接第三负载电路的输入端。第三负载电路的输出端为跨阻放大器的输出端。
其中，第一电压钳位电路并联在第一反相放大器的输入端和第一负载电路的输出端之间。第二电压钳位电路并联在第二反相放大器的输入端和第二负载电路的输出端之间。第三电压钳位电路并联在第三反相放大器的输入端和第三负载电路的输出端之间。
其中，第一至第三反相放大器的结构与图6所示实施例中的第一至第三反相放大器的结构类似，在此不做赘述。第一电压钳位电路、第二电压钳位电路和第三电压钳位电路也是用于限制每一级反相放大器的输出电压的电压值，保证每一级反相放大器中包含CMOS管均处于安全工作状态，防止每一级放大器中的CMOS管因过压现象而导致器件损害。可以理解的，电压钳位电路的结构以及对每一级反相放大器的输出电压的控制，可以参考上述单级放大器中电压钳位电路的限幅原理，在此不做赘述。
图7所示实施例和图6所示实施例相比，其对应的负载电路的结构略有不同。具体地，在图7所示实施例中，第一负载电路包括负载PMOS管P4和负载NMOS管N4。其中P4和N4的栅极互连，且与第一反相放大器的输出端相连。P4的源极和N4的漏极相连，并且与P4和N4的栅极相连。同时，P4的漏极连接开关M4，通过开关M4与漏极电源进行连接。N4的源极连接开关M5，通过开关M5接地。第一负载电路还包括负载电容C1。负载电容C1的一端作接地处理，另一端连接P4的源极。P4的源极和N4的漏极相连形成第一负载电路的输出端。该输出端连接第二反向放大器的输入端。
第二负载电路包括负载PMOS管P5和负载NMOS管N5，以及负载PMOS管P7和负载NMOS管N7。其中P5和N5的栅极互连，且与第二反相放大器的输出端相连。P5的源极和N5的漏极相连，并且与P5和N5的栅极相连。同时，P5的漏极连接开关M6，通过开关M6与漏极电源进行连接。N5的源极连接开关M7，通过开关M7接地。
其中，P7和N7的栅极互连，且与P5的源极和N5的漏极相连。P7的源极和N7的漏极相连，并且与P7和N7的栅极相连。同时，P7的漏极连接漏极电源，N7接地。同时，第二负载电路还包括负载电容C2，负载电容C2的一端作接地处理，另一端连接P7的源极和N7的漏极。P7的源极和N7的漏极相连形成第二负载电路的输出端。该输出端连接第三级放大结构的输入端。
第三负载电路包括负载PMOS管P6和负载NMOS管N6。其中P6和N6的栅极互连，且与第三反相放大器的输出端相连。P6的源极和N6的漏极相连，并且与P6和N6的栅极相连，形成并联结构。同时，P6与漏极电源相连，N6的源极接地。P6的源极和N6的漏极相连形成第三负载电路的输出端。该输出端同时也是整个跨阻放大器的输出端。
上述结构中，第三负载电路对应的阻值是固定的。因此，若TIA需要切换到高增益模 式时，则可以控制第二反馈支路上的开关M2和第三反馈支路上的开关M3均处于断开状态。并且控制第一级负载电路中的开关M4和M5，第二级负载电路中的开关M6和M7均处于断开状态。这样，负载电路的阻值最大，且反馈电路的反馈电阻阻值也最大。因此增益最高，对应高增益模式。
若TIA需要切换到中增益模式时，则可以控制第二反馈支路上的开关M2闭合，第三反馈支路上的开关M3断开。并且控制第一负载电路中的开关M4和M5断开，第二级负载电路中的开关M6和M7处于闭合状态。这样，反馈电路因RF2与RF1并联，而导致反馈电阻阻值变小。同时，负载电路中，第二负载电路和第三负载电路包括的PMOS管与NMOS管并联。这样将导致负载电路的阻值降低，从而增益也降低，对应中增益模式。
若TIA需要切换到低增益模式时，则可以控制第二反馈支路上的开关M2和第三反馈支路上的开关M3均闭合。并且控制第一负载电路中的开关M4和M5，第二级负载电路中的开关M6和M7均处于闭合状态。这样，反馈电路再一次并入RF3，而导致反馈电阻阻值再一次变小。同时，负载电路中，第一负载电路PMOS管与NMOS管并联，而导致负载电路的阻值再一次降低。从而增益最低，对应低增益模式。同时，低增益模式下还可以加入负载电容C1和C2，来调节带宽。
在上述三级放大结构的TIA中，由于第三负载电路中的负载PMOS管和负载NMOS管是固定不变的，因此其对应的输出阻抗是固定的。这样有利于后续所接的控制电路处于稳态。同时通过控制第一负载电路和第二负载电路的开关也可以进行三种增益切换。因此，TIA的性能更优，提高了跨阻放大器的稳定性。
结合上述图7所示的跨阻放大器的电路结构图，图8为本申请实施例提供的一种跨阻放大器的控制方法的流程示意图。如图8所示，该控制方法包括：
801、当跨阻放大器对应的转换速率为第一转换速率时，控制反馈电阻电路中的第一开关闭合。
跨阻放大器的结构可以参考图7所示实施例中跨阻放大器的结构。反馈电阻电路的结构可以参考图4A或图4B所示实施例中反馈电阻的结构。其中，第一转换速率大于第二转换速率。示例性的，第一转换速率可以为10G，第二转换速率可以为2.5G。可以利用反馈电阻电路中，第一反馈支路上的开关M1来实现转换速率的切换。具体的，当跨阻放大器对应的转化速率为10G时，就可以闭合M1，使得第一反馈支路上只存在反馈电阻RF1。
802、当跨阻放大器切换高增益模式时，在第一转化速率状态下，控制反馈电阻电路中的第二开关和第三开关断开。
当跨阻放大器的转化速率固定时，就可以通过控制第二反馈支路和第三反馈支路上的开关，以及负载电路上的开关来进行增益模式切换。当跨阻放大器切换到高增益模式时，反馈电阻电路的阻值要达到最大。因此需要将第二反馈支路上的开关M2和第三反馈支路上的开关M3均断开，使得反馈电阻电路中只存在RF1。
803、控制第一负载电路中的第一负载开关和第二负载开关断开，并控制第二负载电路中的第三负载开关和第四负载开关断开，完成高增益模式切换。
同时，也需要控制第一负载电路和第二负载电路中的开关。具体的，需要将第一负载 电路中的开关M4和M5断开。将第二负载电路中开关M6和M7断开。使得每一级负载电路中的负载均达到最大值。这样，整个跨阻放大器的增益最高，到达高增益模式。
804、当跨阻放大器切换中增益模式时，控制反馈电阻电路中的第二开关断开，第三开关闭合。
中增益模式下TIA的增益小于高增益模式下TOA的增益。因此，需要减小反馈电阻电路的阻值以及负载电路的阻值。此时，可以将反馈电阻电路中第二反馈支路上的开关M2闭合。将第三反馈支路上的开关M3断开，使得RF1和RF2并联。这样，反馈电阻电路对应的阻值就会下降，增益就会降低。
805、控制第一负载电路中的第一负载开关和第二负载开关断开，并控制第二负载电路中的第三负载开关和第四负载开关闭合，完成中增益模式切换。
同时，还需要调整负载电路中的开关。具体的，需要将第一负载电路中的开关M4和M5断开，将第二负载电路中开关M6和M7闭合。这样使得第二负载电路中的负载降低，从而降低整个跨阻放大器的增益，到达中增益模式。
806、当跨阻放大器切换中增益模式时，控制反馈电阻电路中的第二开关和第三开关闭合。
低模式下跨阻放大器的增益最小。因此，需要进一步减小反馈电阻电路的阻值以及负载电路的阻值。此时，可以将反馈电阻电路中第二反馈支路上的开关M2和第三反馈支路上的开关M3均闭合。这样使得RF1至RF3并联，反馈电阻电路的阻值会下降，增益就会降低。
807、控制第一负载电路中的第一负载开关和第二负载开关闭合，并控制第二负载电路中的第三负载开关和第四负载开关闭合，完成低增益模式切换。
同时，还需要调整负载电路中的开关。具体的，需要将第一负载电路中的开关M4和M5和第二负载电路中开关M6和M7闭合。使得第一负载电路中的负载降低，从而进一步降低整个跨阻放大器的增益，到达低增益模式。
808、当跨阻放大器对应的转换速率为第二转换速率时，控制反馈电阻电路中的第一开关断开。
由于可以利用反馈电阻电路中，第一反馈支路上的开关M1来实现转换速率的切换。所以当跨阻放大器的转化速率需要从第一转换速率切换到第二转换速率时，例如跨阻放大器的转化速率需要从10G切换到2.5G时，就可以断开M1。使得第一反馈支路上存在RF1和RF4。可以理解的，跨阻放大器对应的转换速率为第二转换速率后，也可以根据上述步骤完成第二转换速率下的增益模式切换。其控制方式类似，在此不做赘述。
上述跨阻放大器的控制方法，通过对反馈电阻电路中的开关和负载电路中的开关的控制，可以实现跨阻放大器多种转换速率，提高了跨阻放大器的灵活性和工作性能。
本申请实施例还提供了一种光电转换器，包括有跨阻放大器和光电探测器。该跨阻放大器的结构可参考上述任意实施例所述的跨阻放大器的结构，具体不做限定。
其中，光电探测器的输出端连接TIA的输入端。光电探测器用于接收光信号，并将所述光信号转换为电流信号。TIA用于对电流信号进行放大，并将电流信号转换为电压信号。
本发明实施例中所使用的技术术语仅用于说明特定实施例而并不旨在限定本发明。在本文中，单数形式“一”、“该”及“所述”用于同时包括复数形式，除非上下文中明确另行说明。进一步地，在说明书中所使用的用于“包括”和/或“包含”是指存在所述特征、整体、步骤、操作、元件和/或构件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、元件和/或构件。
在所附权利要求中对应结构、材料、动作以及所有装置或者步骤以及功能元件的等同形式(如果存在的话)旨在包括结合其他明确要求的元件用于执行该功能的任何结构、材料或动作。本发明的描述出于实施例和描述的目的被给出，但并不旨在是穷举的或者将被发明限制在所公开的形式。

Claims (20)

  1. 一种跨阻放大器TIA，其特征在于，所述TIA包括反相放大电路和第一电压钳位电路；其中：
    所述反相放大电路和所述第一电压钳位电路并联连接；
    所述反相放大电路包括共栅极的第一PMOS管和第一NMOS管，所述第一PMOS管和所述第一NMOS管的栅极相连形成所述TIA的输入端，所述第一PMOS管的源极与所述第二NMOS管的漏极相连形成所述反相放大电路的输出端；
    所述第一电压钳位电路包括共栅极的第二PMOS管和第二NMOS管，所述第二PMOS管和所述第二NMOS管的栅极与所述TIA的输入端相连，所述第二NMOS管的源极和所述第二PMOS管的漏极与所述TIA的输出端相连；所述第二NMOS管的漏极连接直流电源，所述第二PMOS管的源极接地。
  2. 根据权利要求1所述的TIA，其特征在于，所述第一PMOS管和所述第一NMOS管的开启电压均小于所述第二PMOS管和第二NMOS管的开启电压。
  3. 根据权利要求1-2任一项所述的TIA，其特征在于，所述TIA还包括反馈电阻电路，所述反馈电阻电路与所述反相放大电路并联连接；所述反馈电阻电路用于将所述TIA的输入电流信号转换为电压信号。
  4. 根据权利要求3所述的TIA，其特征在于，所述反馈电阻电路包括并联的第一反馈支路、第二反馈支路和第三反馈支路；
    所述第一反馈支路包括第一电阻、第二电阻和第一开关，所述第一电阻和所述第二电阻串联连接，所述第一开关并联在所述第二电阻的两端；
    所述第二反馈支路包括第三电阻和第二开关，所述第三电阻和所述第二开关串联连接；
    所述第三反馈支路包括第四电阻和第三开关，所述第四电阻和第三开关串联连接。
  5. 根据权利要求3-4任一项所述的TIA，其特征在于，所述第三反馈支路还包括反馈电容，所述反馈电容并联在所述第四电阻的两端，所述反馈电容用于补偿相位裕度。
  6. 根据权利要求4-5任一项所述的TIA，其特征在于，所述反馈电阻电路的两端还并联有第二电压钳位电路；所述第二电压钳位电路包括共栅极的第三PMOS管和第三NMOS管，所述第三PMOS管和所述第三NMOS管的栅极与所述反馈电阻电路的输入端相连，所述第三NMOS管的源极和所述第三PMOS管的漏极与所述反馈电阻电路的输出端相连；所述第三NMOS管的漏极连接直流电源，所述第三PMOS管的源极接地。
  7. 根据权利要求1-6任一项所述的TIA，其特征在于，所述TIA还包括负载电路，所述负载电路的输入端与所述反相放大电路的输出端相连，所述负载电路的输出端为所述跨阻放大器TIA的输出端；所述负载电路用于调节所述反向放大模块的增益。
  8. 根据权利要求7所述的TIA，其特征在于，所述负载电路包括负载PMOS管和负载NMOS管；其中：
    所述负载PMOS管的栅极和所述负载NMOS管的栅极相连形成所述负载电路的输入端，所述负载PMOS管的源极和所述负载NMOS管的漏极相连，所述负载PMOS管的栅极和所述负载NMOS管的栅极与所述负载PMOS管的源极和所述负载NMOS管的漏极相 连。
  9. 根据权利要求8所述的TIA，其特征在于，所述负载电路还包括负载电容，所述负载电容的第一端与所述负载电路的输出端相连，所述负载电容的第二端接地，所述负载电容用于调节所述反相放大电路的开环带宽。
  10. 一种跨阻放大器TIA，其特征在于，所述TIA包括第一反相放大器、第二反相放大器和第三反相放大器，以及第一电压钳位电路、第二电压钳位电路和第三电压钳位电路；其中：
    所述第一反相放大器、所述第二反相放大器和所述第三反相放大器依次串联连接，所述第一电压钳位电路并联在所述第一反相放大器的两端，所述第二电压钳位电路并联在所述第二反相放大器的两端，所述第三电压钳位电路并联在所述第三反相放大器的两端；
    其中，所述第一反相放大器包括共栅极的第一PMOS管和第一NMOS管，所述第一PMOS管和所述第一NMOS管的栅极相连形成所述TIA的输入端，所述第一PMOS管的源极与所述第二NMOS管的漏极相连形成所述第一反相放大器的输出端；
    所述第二反相放大器包括共栅极的第二PMOS管和第二NMOS管，所述第二PMOS管和所述第二NMOS管的栅极相连形成所述第二反相放大器的输入端，且所述第二反相放大器的输入端与所述第一反相放大器的输出端相连；所述第二PMOS管的源极与所述第二NMOS管的漏极相连形成所述第二反相放大器的输出端；
    所述第三反相放大器包括共栅极的第三PMOS管和第三NMOS管，所述第三PMOS管和所述第三NMOS管的栅极相连形成所述第三反相放大器的输入端，且所述第三反相放大器的输入端与所述第二反相放大器的输出端相连；所述第三PMOS管的源极与所述第三NMOS管的漏极相连形成所述TIA的输出端；
    所述第一电压钳位电路包括共栅极的第四PMOS管和第四NMOS管，所述第四PMOS管和所述第四NMOS管的栅极与所述TIA的输入端相连，所述第四NMOS管的源极和所述第四PMOS管的漏极与所述第一反相放大器的输出端相连；所述第四NMOS管的漏极连接直流电源，所述第四PMOS管的源极接地；
    所述第二电压钳位电路包括共栅极的第五PMOS管和第五NMOS管，所述第五PMOS管和所述第五NMOS管的栅极与所述第二反相放大器的输入端相连，所述第五NMOS管的源极和所述第五PMOS管的漏极与所述第二反相放大器的输出端相连；所述第五NMOS管的漏极连接直流电源，所述第五PMOS管的源极接地；
    所述第三电压钳位电路包括共栅极的第六PMOS管和第六NMOS管，所述第六PMOS管和所述第六NMOS管的栅极与所述第三反相放大器的输入端相连，所述第六NMOS管的源极和所述第六PMOS管的漏极与所述TIA的输出端相连；所述第六NMOS管的漏极连接直流电源，所述第六PMOS管的源极接地。
  11. 根据权利要求10所述的TIA，其特征在于，所述第四PMOS管和所述第四NMOS管的开启电压均小于所述第一PMOS管和第一NMOS管的开启电压；
    所述第五PMOS管和所述第五NMOS管的开启电压均小于所述第二PMOS管和第二NMOS管的开启电压；
    所述第六PMOS管和所述第六NMOS管的开启电压均小于所述第三PMOS管和第三NMOS管的开启电压。
  12. 根据权利要求10-11任一项所述的TIA，其特征在于，所述TIA还包括反馈电阻电路，所述反馈电阻电路的第一端与所述TIA的输出端相连，所述反馈电阻电路的第二端与所述TIA的输入端相连；所述反馈电阻电路用于将所述TIA的输入电流信号转换为电压信号。
  13. 根据权利要求12所述的TIA，其特征在于，所述反馈电阻电路包括并联的第一反馈支路、第二反馈支路和第三反馈支路；
    所述第一反馈支路包括第一电阻、第二电阻和第一开关，所述第一电阻和所述第二电阻串联连接，所述第一开关并联在所述第二电阻的两端；
    所述第二反馈支路包括第三电阻和第二开关，所述第三电阻和所述第二开关串联连接；
    所述第三反馈支路包括第四电阻和第三开关，所述第四电阻和第三开关串联连接。
  14. 根据权利要求12-13任一项所述的TIA，其特征在于，所述第三反馈支路还包括反馈电容，所述反馈电容并联在所述第四电阻两端，所述反馈电容用于补偿相位裕度。
  15. 根据权利要求13-14任一项所述的TIA，其特征在于，所述反馈电阻电路的两端还并联有第四电压钳位电路；
    所述第四电压钳位电路包括共栅极的第三PMOS管和第三NMOS管，所述第三PMOS管和所述第三NMOS管的栅极与所述反馈电阻电路的输入端相连，所述第三NMOS管的源极和所述第三PMOS管的漏极与所述反馈电阻电路的输出端相连；所述第三NMOS管的漏极连接直流电源，所述第三PMOS管的源极接地。
  16. 根据权利要求10-15任一项所述的TIA，其特征在于，所述TIA还包括第一负载电路、第二负载电路和第三负载电路；
    其中，所述第一负载电路包括第一负载PMOS管、第一负载NMOS管、第四开关和第五开关；所述第一负载PMOS管的栅极和所述第一负载NMOS管的栅极相连；所述第一负载PMOS管的源极和所述第一负载NMOS管的漏极相连，所述第一负载PMOS管的栅极和所述第一负载NMOS管的栅极与所述第一负载PMOS管的源极和所述第一负载NMOS管的漏极相连；
    所述第一负载PMOS管的栅极和所述第一负载NMOS管的栅极与所述第一反相放大器的输出端相连，所述第一负载PMOS管的源极和所述第一负载NMOS管的漏极与所述第二反相放大器的输入端相连；所述第四开关的一端接直流电源，另一端接第一负载PMOS管的漏极；所述第五开关的一端接所述第一负载NMOS管的源极，另一端接地；
    所述第二负载电路包括第二负载PMOS管、第二负载NMOS管、第三负载PMOS管、第三负载NMOS管、第六开关和第七开关；所述第二负载PMOS管的栅极和所述第二负载NMOS管的栅极相连；所述第二负载PMOS管的源极和所述第二负载NMOS管的漏极相连，所述第二负载PMOS管的栅极和所述第二负载NMOS管的栅极与所述第二负载PMOS管的源极和所述第二负载NMOS管的漏极相连；
    所述第三负载PMOS管的栅极和所述第三负载NMOS管的栅极相连；所述第三负载 PMOS管的源极和所述第三负载NMOS管的漏极相连，所述第三负载PMOS管的栅极和所述第三负载NMOS管的栅极与所述第三负载PMOS管的源极和所述第三负载NMOS管的漏极相连；
    所述第二负载PMOS管的栅极和所述第二负载NMOS管的栅极与所述第二反相放大器的输出端相连，所述第二负载PMOS管的源极和所述第二负载NMOS管的漏极与所述第三负载PMOS管的栅极和所述第三负载NMOS管的栅极相连；所述第六开关的一端接直流电源，另一端接第二负载PMOS管的漏极；所述第七开关的一端接所述第二负载NMOS管的源极，另一端接地；
    所述第三负载PMOS管的源极和所述第三负载NMOS管的漏极与所述第三反相放大器的输入端相连；
    所述第三负载电路包括第四负载PMOS管和第四负载NMOS管；所述第四负载PMOS管的栅极和所述第四负载NMOS管的栅极相连；所述第四负载PMOS管的源极和所述第四负载NMOS管的漏极相连，所述第四负载PMOS管的栅极和所述第四负载NMOS管的栅极与所述第三反相放大器的输出端相连；所述第四负载PMOS管的源极和所述第四负载NMOS管的漏极为所述TIA的输出端。
  17. 根据权利要求16所述的TIA，其特征在于，所述第一负载电路还包括第一负载电容和第八开关；所述第二负载电路还包括第二反馈电容和第九开关；
    所述第八开关的一端连接所述第一负载PMOS管的源极和所述第一负载NMOS管的漏极，另一端接所述第一负载电容的一端；所述第一负载电容的另一端接地；
    所述第九开关的一端连接所述第三负载PMOS管的源极和所述第三负载NMOS管的漏极，另一端接所述第二负载电容的一端；所述第二负载电容的另一端接地。
  18. 一种跨阻放大器TIA的控制方法，其特征在于，所述控制方法包括：
    当所述TIA对应的转换速率为第一转换速率时，控制反馈电阻电路中的第一开关闭合；
    当所述TIA对应的转换速率为第二转换速率时，控制所述反馈电阻电路中的所述第一开关断开；
    其中，所述TIA包括第一反相放大器、第二反相放大器和第三反相放大器，以及第一电压钳位电路、第二电压钳位电路和第三电压钳位电路；
    所述第一反相放大器、所述第二反相放大器和所述第三反相放大器依次串联连接，所述第一电压钳位电路并联在所述第一反相放大器的两端，所述第二电压钳位电路并联在所述第二反相放大器的两端，所述第三电压钳位电路并联在所述第三反相放大器的两端；
    其中，所述第一反相放大器包括共栅极的第一PMOS管和第一NMOS管，所述第一PMOS管和所述第一NMOS管的栅极相连形成所述TIA的输入端，所述第一PMOS管的源极与所述第二NMOS管的漏极相连形成所述第一反相放大器的输出端；
    所述第二反相放大器包括共栅极的第二PMOS管和第二NMOS管，所述第二PMOS管和所述第二NMOS管的栅极相连形成所述第二反相放大器的输入端，且所述第二反相放大器的输入端与所述第一反相放大器的输出端相连；所述第二PMOS管的源极与所述第二NMOS管的漏极相连形成所述第二反相放大器的输出端；
    所述第三反相放大器包括共栅极的第三PMOS管和第三NMOS管，所述第三PMOS管和所述第三NMOS管的栅极相连形成所述第三反相放大器的输入端，且所述第三反相放大器的输入端与所述第二反相放大器的输出端相连；所述第三PMOS管的源极与所述第三NMOS管的漏极相连形成所述TIA的输出端；
    所述第一电压钳位电路包括共栅极的第四PMOS管和第四NMOS管，所述第四PMOS管和所述第四NMOS管的栅极与所述TIA的输入端相连，所述第四NMOS管的源极和所述第四PMOS管的漏极与所述第一反相放大器的输出端相连；所述第四NMOS管的漏极连接直流电源，所述第四PMOS管的源极接地；
    所述第二电压钳位电路包括共栅极的第五PMOS管和第五NMOS管，所述第五PMOS管和所述第五NMOS管的栅极与所述第二反相放大器的输入端相连，所述第五NMOS管的源极和所述第五PMOS管的漏极与所述第二反相放大器的输出端相连；所述第五NMOS管的漏极连接直流电源，所述第五PMOS管的源极接地；
    所述第三电压钳位电路包括共栅极的第六PMOS管和第六NMOS管，所述第六PMOS管和所述第六NMOS管的栅极与所述第三反相放大器的输入端相连，所述第六NMOS管的源极和所述第六PMOS管的漏极与所述TIA的输出端相连；所述第六NMOS管的漏极连接直流电源，所述第六PMOS管的源极接地；
    所述TIA还包括反馈电阻电路，所述反馈电阻电路的第一端与所述TIA的输出端相连，所述反馈电阻电路的第二端与所述TIA的输入端相连；所述反馈电阻电路用于将所述TIA的输入电流信号转换为电压信号；
    所述反馈电阻电路包括并联的第一反馈支路、第二反馈支路和第三反馈支路；
    所述第一反馈支路包括第一电阻、第二电阻和所述第一开关，所述第一电阻和所述第二电阻串联连接，所述第一开关并联在所述第二电阻的两端；
    所述第二反馈支路包括第三电阻和第二开关，所述第三电阻和所述第二开关串联连接；
    所述第三反馈支路包括第四电阻和第三开关，所述第四电阻和第三开关串联连接。
  19. 根据权利要求18所述的控制方法，其特征在于，所述TIA还包括第一负载电路、第二负载电路和第三负载电路；
    其中，所述第一负载电路包括第一负载PMOS管、第一负载NMOS管、第一负载开关和第二负载开关；所述第一负载PMOS管的栅极和所述第一负载NMOS管的栅极相连；所述第一负载PMOS管的源极和所述第一负载NMOS管的漏极相连，所述第一负载PMOS管的栅极和所述第一负载NMOS管的栅极与所述第一负载PMOS管的源极和所述第一负载NMOS管的漏极相连；
    所述第一负载PMOS管的栅极和所述第一负载NMOS管的栅极与所述第一反相放大器的输出端相连，所述第一负载PMOS管的源极和所述第一负载NMOS管的漏极与所述第二反相放大器的输入端相连；所述第一负载开关的一端接直流电源，另一端接第一负载PMOS管的漏极；所述第二负载开关的一端接所述第一负载NMOS管的源极，另一端接地；
    所述第二负载电路包括第二负载PMOS管、第二负载NMOS管、第三负载PMOS管、第三负载NMOS管、第三负载开关和第四负载开关；所述第二负载PMOS管的栅极和所述 第二负载NMOS管的栅极相连；所述第二负载PMOS管的源极和所述第二负载NMOS管的漏极相连，所述第二负载PMOS管的栅极和所述第二负载NMOS管的栅极与所述第二负载PMOS管的源极和所述第二负载NMOS管的漏极相连；
    所述第三负载PMOS管的栅极和所述第三负载NMOS管的栅极相连；所述第三负载PMOS管的源极和所述第三负载NMOS管的漏极相连，所述第三负载PMOS管的栅极和所述第三负载NMOS管的栅极与所述第三负载PMOS管的源极和所述第三负载NMOS管的漏极相连；
    所述第二负载PMOS管的栅极和所述第二负载NMOS管的栅极与所述第二反相放大器的输出端相连，所述第二负载PMOS管的源极和所述第二负载NMOS管的漏极与所述第三负载PMOS管的栅极和所述第三负载NMOS管的栅极相连；所述第三负载开关的一端接直流电源，另一端接第二负载PMOS管的漏极；所述第四负载开关的一端接所述第二负载NMOS管的源极，另一端接地；
    所述第三负载PMOS管的源极和所述第三负载NMOS管的漏极与所述第三反相放大器的输入端相连；
    所述第三负载电路包括第四负载PMOS管和第四负载NMOS管；所述第四负载PMOS管的栅极和所述第四负载NMOS管的栅极相连；所述第四负载PMOS管的源极和所述第四负载NMOS管的漏极相连，所述第四负载PMOS管的栅极和所述第四负载NMOS管的栅极与所述第三反相放大器的输出端相连；所述第四负载PMOS管的源极和所述第四负载NMOS管的漏极为所述TIA的输出端；
    当所述TIA对应高增益模式时，控制所述第二开关和所述第三开关断开，并控制所述第一负载开关、所述第二负载开关、所述第三负载开关和所述第四负载开关断开；
    当所述TIA对应中增益模式时，控制所述第二开关闭合，所述第三开关断开，并控制所述第一负载开关、所述第二负载开关断开，所述第三负载开关和所述第四负载开关闭合；
    当所述TIA对应低增益模式时，控制所述第二开关和所述第三开关闭合，并控制所述第一负载开关、所述第二负载开关、所述第三负载开关和所述第四负载开关闭合。
  20. 一种光电转换器，其特征在于，所述光电转换器包括光电探测器，以及如权利要求1至9任一项所述的跨阻放大器TIA；或者如权利要求10至17任一项所述的TIA；其中：
    所述光电探测器的输出端连接所述TIA的输入端；
    所述光电探测器用于接收光信号，并将所述光信号转换为电流信号；
    所述TIA用于对所述电流信号进行放大，并将所述电流信号转换为电压信号。
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