WO2023209821A1 - 電力変換装置 - Google Patents

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WO2023209821A1
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由宇 川井
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三菱電機株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac

Definitions

  • the present disclosure relates to a power conversion device.
  • a DC/DC conversion device is known in which a full bridge is connected to each phase of a multi-winding transformer.
  • the multi-winding transformer (40) has a primary winding (41) and a plurality of secondary windings (42, 43).
  • a primary bridge circuit (12) that performs DC/AC power conversion is connected between a primary DC terminal (11) connected to a DC power supply (10) and a primary winding (41).
  • a plurality of secondary bridge circuits (22, 32) that perform DC/AC power conversion are connected between the plurality of secondary windings (42, 43) and the plurality of secondary DC terminals (21, 31). ) are connected respectively.
  • the plurality of secondary windings includes a first secondary winding (42) having the maximum magnetic coupling with the primary winding (41), and a magnetic coupling between the primary winding (41) and the primary winding (41).
  • the second secondary winding (43) has a weaker magnetic coupling than the first secondary winding (43).
  • the control device (50) further generates a pulse output of the output of the AC terminal (13, 23, 33), and further outputs a pulse according to the voltage of each DC terminal (11, 21, 31). time-divided.
  • Patent Document 1 since the pulse output of the AC terminals (13, 23, 33) is applied to each phase of the transformer (40) with the voltage amplitude switched every half cycle, the iron loss of the transformer (40) is reduced. tends to become large. Furthermore, when the output power of the primary bridge circuit (12) is small, a large ripple current is generated in the transformer (40), resulting in loss in the transformer (40). The larger the loss of the transformer (40), the more difficult it is to cool the transformer (40), so it is necessary to select a transformer (40) that has a large magnetic core.
  • an object of the present disclosure is to provide a power conversion device that can avoid increasing the size of the transformer.
  • the power conversion device of the present disclosure includes N DC voltage terminals, a converter, and a switching control unit that controls switching of switching elements included in the converter. At least one of the N DC voltage terminals is connected to a DC power source.
  • the converter includes a multi-winding transformer having N windings (N ⁇ 3), each of which has a first leg, a second leg, and a reactor, and has a corresponding DC voltage terminal and a corresponding winding. and N full-bridge circuits connected to each other.
  • the switching control unit switches the switching elements of the first leg and the second leg included in each of the M (N-1 ⁇ M ⁇ 1) full-bridge circuits among the N full-bridge circuits, and switches the remaining ( The switching elements of the second leg included in each of the NM) full bridge circuits are switched, and the switching of the switching elements of the first leg is stopped.
  • FIG. 1 is a schematic circuit diagram of a power conversion device 1000 according to Embodiment 1.
  • FIG. 10 is a schematic circuit diagram of a power conversion device 1000A according to a second embodiment.
  • FIG. 10 is a flowchart representing a procedure of switching control of power conversion device 1000A according to Embodiment 2.
  • FIG. 8 is a diagram showing an example of waveforms of each part of converter 100A when phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3 are controlled according to command values REF1 and REF2 according to the procedure of FIG. 7.
  • FIG. A control block diagram 500 of the current control section 60 according to the first embodiment is shown.
  • FIG. 5 is a diagram showing an example of an operation mode in command pattern A under typical voltage conditions.
  • FIG. 5 is a diagram showing an example of an operation mode in command pattern B under typical voltage conditions.
  • FIG. (a) is a diagram showing an example of the output current Iin for REF1 in command pattern A under typical voltage conditions.
  • (b) is a diagram showing an example of the output current Io1 for REF1 in the command pattern A under typical voltage conditions.
  • (c) is a diagram showing an example of the output current Io2 for REF1 in command pattern A under typical voltage conditions.
  • (d) is a diagram showing an example of the output current Iin for REF2 in command pattern B under typical voltage conditions.
  • FIG. 7 is a diagram showing an example of a waveform in discharge mode 2 in command pattern A.
  • FIG. 7 is a diagram showing an example of a waveform in discharge mode 3 in command pattern A.
  • FIG. 7 is a diagram showing an example of a waveform in discharge mode 4 in command pattern A.
  • FIG. 7 is a diagram showing an example of a waveform in discharge mode 5 in command pattern A.
  • FIG. 5 is a diagram showing an example of a waveform in charging mode 1 in command pattern A.
  • FIG. 7 is a diagram showing an example of a waveform in charging mode 2 in command pattern A.
  • FIG. 7 is a diagram showing an example of a waveform in charging mode 3 in command pattern A.
  • FIG. 7 is a diagram showing an example of a waveform in charging mode 4 in command pattern A.
  • FIG. 7 is a diagram showing an example of a waveform in charging mode 5 in command pattern A.
  • FIG. FIG. 3 is a diagram obtained by converting a control block diagram showing the relationship between command values REF1 and REF2 and output currents Io1 and Io2 that change according to command values REF1 and REF2 into a discrete system.
  • FIG. 10 is a schematic circuit diagram of a power conversion device 1000B according to a third embodiment.
  • FIG. It is a figure showing the detailed structure of current control part 60B.
  • FIG. 7 is a diagram showing an example of a waveform of a discharging operation of the power conversion device under a common L value condition. It is a figure showing the example of a waveform of the discharge operation of a power conversion device under conditions for each L value.
  • 10 is a schematic circuit diagram of a power conversion device 1000A of Modification 1.
  • FIG. 10 is a schematic circuit diagram of a power conversion device 1000A according to modification 2.
  • FIG. 1 is a schematic circuit diagram of a power conversion device 1000 according to the first embodiment.
  • Terminal Pi of the i-th DC voltage terminal VEi is connected to the positive electrode side of the i-th DC power source 2-i
  • terminal Ni of the i-th DC voltage terminal VEi is connected to the negative electrode side of the i-th DC power source 2-i.
  • the voltage of the i-th DC power supply 2-i is the i-th voltage Vi.
  • the converter 100 has a DAB (Double Active Bridge) configuration.
  • i-th DC power supply 2-i i-th DC power supply
  • multi-winding transformer 20 i-th DC power supply
  • M+ represents "M+1".
  • the i-th full-bridge circuit 11-i includes semiconductor switching elements Sai, Sbi, Sci, and Sdi connected in a full-bridge between the power lines PLi, NLi and the i-th winding 16-i, and an i-th reactor Li. .
  • the power line PLi is connected to the terminal Pi of the i-th DC voltage terminal VEi
  • the power line NLi is connected to the terminal Ni of the i-th DC voltage terminal VEi.
  • Reactor Li is connected to i-th winding 16-i.
  • the semiconductor switching elements Sai, Sbi, Sci, and Sdi constituting the i-th full bridge circuit 11-i may be configured by, for example, an IGBT (Insulated Gate Bipolar Transistor) and a MOSFET (Metal-oxide-Semiconductor Field-effect Transistor). I can do it. Below, a semiconductor switching element is also simply called a "switching element.”
  • the semiconductor switching elements Sai and Sbi constitute the first leg LG1i.
  • Semiconductor switching elements Sci and Sdi constitute a second leg LG2i.
  • the current flowing between the DC power supply 2-i and the i-th full-bridge circuit 11-i will be referred to as current Iin
  • the current flowing between the i-th full-bridge circuit 11-i and the i-th winding 16-i will be referred to as a current Iin.
  • the flowing current is called an alternating current ITri.
  • the i-th full bridge circuit 11-i maintains a DC voltage between the power lines PLi and NLi by switching control of the semiconductor switching elements Sai, Sbi, Sci, and Sdi. Convert the i-th voltage Vi to an AC voltage Vinvi.
  • the AC voltage Vinvi is transmitted to the i-th winding 16-i via the i-th reactor Li.
  • the i-th full-bridge circuit 11-i When the i-th full-bridge circuit 11-i charges the i-th DC power supply 2-i with power, the AC voltage Vinvi is transferred from the i-th winding 16-i to the i-th full-bridge circuit 11 through the i-th reactor Li. -i.
  • the i-th full bridge circuit 11-i converts the AC voltage Vinvi into the i-th voltage Vi, which is the DC voltage between the power lines PLi and NLi, by controlling the switching of semiconductor switching elements Sci and Sdi that constitute the second leg LG2i. .
  • the i-th full bridge circuit 11-i stops switching of the semiconductor switching elements Sai and Sbi forming the first leg LG1i, and fixes them in the OFF state.
  • the AC output ends of the i-th full bridge circuit 11-i are electrically insulated and interconnected by the multi-winding transformer 20.
  • the switching control unit 10 controls the first leg LG1 and the second leg LG2 included in each of the M (N-1 ⁇ M ⁇ 1) full-bridge circuits among the N full-bridge circuits 11-1 to 11-N. switching the semiconductor switching elements of the second leg LG2 included in each of the remaining (NM) full-bridge circuits, and stopping the switching of the semiconductor switching elements of the first leg LG1. (fixed off).
  • power is input to the power conversion device 1000 from the DC voltage terminals connected to M (N-1 ⁇ M ⁇ 1) full bridge circuits (that is, the DC power supply connected to the DC voltage terminals is discharged).
  • power is output from the remaining (N ⁇ M) connected DC voltage terminals to the outside of the power converter 1000 (that is, the DC power supply connected to the DC voltage terminals is charged). Note that power may be exchanged between M full bridge circuits (N-1 ⁇ M ⁇ 1).
  • N 5
  • the first DC power supply 2-1 is discharged
  • the second DC power supply 2-2 the third DC power supply 2-3
  • the fourth DC power supply 2-4 the fifth DC power supply 2-
  • FIG. 3 is a diagram showing an example of a waveform.
  • the present embodiment it is possible to suppress the circulating power in the transformer of an isolated converter that has the same number of DC buses as the number of phases of the multi-winding transformer, so it is possible to reduce the loss in the transformer. can. As a result, the power converter can be downsized.
  • the current generated in the multi-winding transformer of each charging side full-bridge circuit is due to the energy stored in the multi-winding transformer because one leg of that full-bridge circuit is stopped.
  • the current will be zero after receiving.
  • the charging-side full-bridge circuit does not perform a charging operation on the DC bus within the carrier period, so that reactive power (the above-mentioned circulating power) that returns power from the charging operation to the discharging-side full-bridge circuit can be suppressed.
  • the loss at low output is small, low loss can be achieved over a wide power range in applications where it is desired to adjust charging and discharging power according to the charging rate for the purpose of extending the life of the battery.
  • FIG. 6 is a schematic circuit diagram of a power conversion device 1000A according to the second embodiment.
  • the power conversion device 1000A includes a first DC voltage terminal VEp, a second DC voltage terminal VEs, a third DC voltage terminal VEt, a converter 100A, and a switching control section 10A.
  • a terminal Pp of the first DC voltage terminal VEp is connected to the positive electrode side of the first DC power source 2p, and a terminal Np of the first DC voltage terminal VEp is connected to the negative electrode side of the first DC power source 2p.
  • a terminal Ps of the second DC voltage terminal VEs is connected to the positive side of the second DC power supply 2s, and a terminal Ns of the second DC voltage terminal VEs is connected to the negative side of the second DC power supply 2s.
  • a terminal Pt of the third DC voltage terminal VEt is connected to the positive electrode side of the third DC power source 2t, and a terminal Nt of the third DC voltage terminal VEt is connected to the negative electrode side of the third DC power source 2t.
  • the voltages of the first DC power supply 2p and the first DC voltage terminal VEp are Vin.
  • a current Iin flows through the first DC power supply 2p and the first DC voltage terminal VEp.
  • the voltage of the second DC power supply 2s and the second DC voltage terminal VEs is Vo1.
  • a current Io1 flows through the second DC power supply 2s and the second DC voltage terminal VEs.
  • the voltage of the third DC power supply 2t and the third DC voltage terminal VEt is Vo2.
  • a current Io2 flows through the third DC power supply 2t and the third DC voltage terminal VEt.
  • the converter 100A transmits power from the first DC power supply 2p to the second DC power supply 2s and the third DC power supply 2t (that is, from the first DC voltage terminal VEp to the second DC voltage terminal VEs and the third DC voltage terminal VEt). or from the second DC power supply 2s and the third DC power supply 2t to the first DC power supply 2p (that is, from the second DC voltage terminal VEs and the third DC voltage terminal VEt to the first DC voltage terminal VEp) ) performs DC/DC conversion associated with power transmission.
  • the converter 100A includes a first full-bridge circuit 11p connected to the first DC voltage terminal VEp, a second full-bridge circuit 11s connected to the second DC voltage terminal VEs, and a third full-bridge circuit 11s connected to the third DC voltage terminal VEt. It includes a full bridge circuit 11t and a multi-winding transformer 20A.
  • the multi-winding transformer 20A has a first winding 16p that is a primary winding, a second winding 16s that is a secondary winding, and a third winding 16t that is a secondary winding.
  • the first winding 16p, the second winding 16s, and the third winding 16t are magnetically coupled to each other via the core 19.
  • the first full-bridge circuit 11p includes semiconductor switching elements Sap, Sbp, Scp, Sdp (Sap to Sdp) connected in a full-bridge between the power lines PLp, NLp and the first winding 16p, and a reactor Lp.
  • Power lines PLp and NLp are connected to terminals Pp and Np of the first DC voltage terminal VEp, respectively.
  • a current Io1 flowing through the first DC power supply 2p and the first DC voltage terminal VEp flows between the power line PLp and the first full-bridge circuit 11p and between the power line NLp and the first full-bridge circuit 11p.
  • Reactor Lp is connected to first winding 16p.
  • Semiconductor switching elements Sap and Sbp constitute a first leg LG1p.
  • Semiconductor switching elements Scp and Sdp constitute a second leg LG2p.
  • the first full bridge circuit 11p When discharging the power of the first DC power supply 2p (that is, when outputting power from the first DC power supply 2p to the first DC voltage terminal VEp), the first full bridge circuit 11p connects semiconductor switching elements Sap to Sdp.
  • the switching control converts the DC voltage Vin between the power lines PLp and NLp into the AC voltage Vinvp.
  • AC voltage Vinvp is transmitted to the first winding 16p via the reactor Lp.
  • An alternating current ITrp flows between the first full bridge circuit 11p and the first winding 16p.
  • the first full bridge circuit 11p When charging the first DC power supply 2p with power (that is, when outputting power from the first DC voltage terminal VEp to the first DC power supply 2p), the first full bridge circuit 11p connects semiconductor switching elements Sap to Sdp.
  • the switching control converts the AC voltage Vinvp into the DC voltage Vin between the power lines PLp and NLp.
  • the AC voltage Vinvsp is transmitted from the first winding 16p to the first full bridge circuit 11p via the reactor Lp.
  • An alternating current ITrp flows between the first winding 16p and the first full bridge circuit 11p.
  • the first full-bridge circuit 11p stops switching of the semiconductor switching elements Sap and Sbp that constitute the first leg LG1p, and fixes them in the OFF state.
  • the second full-bridge circuit 11s includes semiconductor switching elements Sas, Sbs, Scs, Sds (Sas to Sds) connected in a full-bridge between the second winding 16s and the power lines PLs, NLs, and a reactor Ls.
  • Power lines PLs and NLs are connected to terminals Ps and Ns of the second DC voltage terminal VEs, respectively.
  • a current Io1 flowing through the second DC power supply 2s and the second DC voltage terminal VEs flows between the power line PLs and the second full-bridge circuit 11s, and between the power line NLs and the second full-bridge circuit 11s.
  • the reactor Ls is connected to the second winding 16s.
  • the semiconductor switching elements Sas and Sbs constitute the first leg LG1s.
  • the semiconductor switching elements Scs and Sds constitute the second leg LG2s.
  • the second full bridge circuit 11s When discharging the power of the second DC power supply 2s (that is, when outputting power from the second DC power supply 2s to the second DC voltage terminal VEs), the second full bridge circuit 11s connects the semiconductor switching elements Sas to Sds.
  • the switching control converts the first voltage Vo1 between the power lines PLs and NLs into an alternating current voltage Vinvs.
  • the AC voltage Vinvs is transmitted to the second winding 16s via the reactor Ls.
  • An alternating current ITrs flows between the second full bridge circuit 11s and the second winding 16s.
  • the second full bridge circuit 11s When charging the second DC power supply 2s with power (that is, when outputting power from the second DC voltage terminal VEs to the second DC power supply 2s), the second full bridge circuit 11s connects the semiconductor switching elements Sas to Sds.
  • the switching control converts the AC voltage Vinvs into the first voltage Vo1 which is the DC voltage between the power lines PLs and NLs.
  • the AC voltage Vinvs is transmitted from the second winding 16s to the second full bridge circuit 11s via the reactor Ls.
  • An alternating current ITrs flows between the second winding 16s and the second full bridge circuit 11s.
  • the second full bridge circuit 11s stops switching of the semiconductor switching elements Sas and Sbs constituting the first leg LG1s, and fixes them in the OFF state.
  • the third full-bridge circuit 11t includes semiconductor switching elements Sat, Sbt, Sct, Sdt (Sat to Sdt) connected in a full bridge between the third winding 16t and the power lines PLt, NLt, and a reactor Lt.
  • Power lines PLt and NLt are connected to terminals Pt and Nt of the third DC voltage terminal VEt, respectively.
  • a current Io2 flowing through the third DC power supply 2t and the third DC voltage terminal VEt flows between the power line PLt and the third full-bridge circuit 11t, and between the power line NLt and the third full-bridge circuit 11t.
  • Reactor Lt is connected to third winding 16t.
  • Semiconductor switching elements Sat and Sbt constitute a first leg LG1t.
  • Semiconductor switching elements Sct and Sdt constitute a second leg LG2t.
  • the third full bridge circuit 11t When discharging the power of the third DC power supply 2t (that is, when outputting power from the third DC power supply 2t to the third DC voltage terminal VEt), the third full bridge circuit 11t connects the semiconductor switching elements Sat to Sdt.
  • the switching control converts the second voltage Vo2 between the power lines PLt and NLt into an alternating current voltage Vinvt.
  • AC voltage Vinvt is transmitted to third winding 16t via reactor Lt.
  • An alternating current ITrt flows between the third full bridge circuit 11t and the third winding 16t.
  • the third full bridge circuit 11t When charging the third DC power supply 2t with power (that is, when outputting power from the third DC voltage terminal VEt to the third DC power supply 2t), the third full bridge circuit 11t connects semiconductor switching elements Sat to Sdt.
  • the switching control converts the AC voltage Vinvt into a second voltage Vo2 which is a DC voltage between the power lines PLt and NLt.
  • the AC voltage Vinvt is transmitted from the third winding 16t to the third full bridge circuit 11t via the reactor Lt.
  • An alternating current ITrt flows between the third winding 16t and the third full bridge circuit 11t.
  • the third full bridge circuit 11t stops switching of the semiconductor switching elements Sat and Sbt that constitute the first leg LG1t, and fixes them in the OFF state.
  • the current detector CT1 detects the current Io1 flowing through the second DC power supply 2s and the second DC voltage terminal VEs.
  • Current detector CT2 detects current Io2 flowing through third DC power supply 2t and third DC voltage terminal VEt.
  • each of the reactors Lp, Ls, and Lt may be configured by connecting reactor elements, or may be configured by leakage inductance of each of the first winding 16p, the second winding 16s, and the third winding 16t. It is possible.
  • the AC output ends of the first full-bridge circuit 11p, the second full-bridge circuit 11s, and the third full-bridge circuit 11t are electrically insulated and interconnected by the multi-winding transformer 20A.
  • power can be transmitted between the first DC power supply 2p, the second DC power supply 2s, and the third DC power supply 2t with insulation via the multi-winding transformer 20A.
  • the converter 100A transfers power from the first DC power supply 2p to the second DC power supply 2s and the third DC power supply 2t (first DC power supply discharging operation), and from the second DC power supply 2s and the third DC power supply 2t to the first DC power supply.
  • 2p first DC power supply charging operation
  • power may be exchanged between the second full bridge circuit 11s and the third full bridge circuit 11t.
  • Each of the semiconductor switching elements constituting the first full-bridge circuit 11p, the second full-bridge circuit 11s, and the third full-bridge circuit 11t is, for example, an IGBT (Insulated Gate Bipolar Transistor) and a MOSFET (Metal-oxide-Semiconductor Field- effect (transistor), etc.
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal-oxide-Semiconductor Field- effect
  • the circulating power in the transformer of an isolated converter that has the same number of DC buses as the number of phases of the multi-winding transformer is suppressed, and the nonlinearity of the current control system is suppressed.
  • the switching control unit 10A controls the first current Io1 and the second current Io2 using the detected values of the current detectors CT1 and CT2. In the configuration example of FIG. 6, the switching control unit 10A controls the converter 100A so that the first current Io1 approaches the first current target value Io1* and the second current Io2 approaches the second current target value Io2*. .
  • the switching control section 10A includes a current control section 60 and a phase shift amount control section 70.
  • the current control section 60 includes subtracters 5a and 5b and PI control sections 4a and 4b.
  • the PI control unit 4a generates a command value REF1 for bringing the first current Io1 closer to the first current target value Io1* by proportionally integrating the first voltage deviation ⁇ Io1 from the subtracter 5a.
  • the PI control unit 4b generates a command value REF2 for bringing the second current Io2 closer to the second current target value Io2* by proportionally integrating the second voltage deviation ⁇ Io2 from the subtracter 5b.
  • the phase shift amount control section 70 generates gate signals GSap to GSdp that control switching of the semiconductor switching elements Sap to Sdp (first full bridge circuit 11p) and semiconductor switching elements Sas to GSdp based on the command values REF1 and REF2. Gate signals GSas to GSds that control the switching of each of the semiconductor switching elements Sat to Sdt (the third full bridge circuit 11t); and gate signals GSat to GSdt that control the switching of each of the semiconductor switching elements Sat to Sdt (the third full bridge circuit 11t). generate.
  • Command value REF1 corresponds to an example of a "first command value”
  • command value REF2 corresponds to an example of a "second command value”.
  • the first full-bridge circuit 11p, the second full-bridge circuit 11s, and the third full-bridge circuit 11t can be operated according to any known control method, but in this embodiment, as an example, a phase shift
  • the quantity control unit 70 controls the AC voltages Vinvp, Vinvs, and Vinvt generated at the AC output terminals of the first full-bridge circuit 11p, the second full-bridge circuit 11s, and the third full-bridge circuit 11t, respectively, as described below. It is assumed that the first voltage Vo1 and the second voltage Vo2 are controlled along with the above power transmission by phase shift PWM (Pulse Width Modulation) control that adjusts the amount of phase shift between.
  • phase shift PWM Pulse Width Modulation
  • the above-mentioned gate signals GSap to GSdp, GSas to GSds, and GSat to GSdt are generated according to the switching pattern for producing the phase shift amount calculated from the command values REF1 and REF2.
  • the gate signals GSap to GSdp, GSas to GSds, and GSat to GSdt correspond to an example of a "converter control command".
  • the amount of phase shift with respect to the reference phase of the AC voltages Vinvp, Vinvs, and Vinvt generated at the AC output terminals of the first full-bridge circuit 11p, the second full-bridge circuit 11s, and the third full-bridge circuit 11t, respectively, is ⁇ 1, ⁇ 2, Let it be ⁇ 3.
  • the phase shift amount control section 70 calculates phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3 from the command values REF1 and REF2.
  • the phase shift amount control unit 70 controls switching of the semiconductor switching elements of the first full bridge circuit 11p, the second full bridge circuit 11s, and the third full bridge circuit 11t so as to realize the phase shift amounts ⁇ 1 to ⁇ 3. .
  • FIG. 7 is a flowchart showing the switching control procedure of the power conversion device 1000A of the second embodiment.
  • step S101 when REF1 is greater than or equal to REF2, the process proceeds to step S102, and when REF1 is less than REF2, the process proceeds to step S106.
  • step S102 the phase shift amount control unit 70 sets the phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3 based on the command pattern A and according to the characteristics of the illustrated polygonal line shape.
  • phase shift amount control unit 70 determines the phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3 according to equations (A1) to (A7) when a is a constant.
  • step S103 when REF1 is greater than or equal to 0, the process proceeds to step S104, and when REF1 is less than 0, the process proceeds to step S105.
  • phase shift amount control section 70 determines that converter 100A performs a discharging operation of first DC power supply 2p.
  • the phase shift amount control unit 70 controls the semiconductor switching elements Sas and Sbs that constitute the first leg LG1s of the second full bridge circuit 11s, and the semiconductor switching elements Sat and Sbt that constitute the first leg LG1t of the third full bridge circuit 11t. Fixed off.
  • phase shift amount control section 70 determines that converter 100A performs a charging operation of first DC power supply 2p.
  • the phase shift amount control unit 70 fixes the semiconductor switching elements Sap and Sbp that constitute the first leg LG1p of the first full bridge circuit 11p in an off state.
  • step S106 the phase shift amount control unit 70 sets the phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3 based on the command pattern B and according to the characteristics of the illustrated polygonal line shape.
  • the phase shift amount control unit 70 determines the phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3 according to equations (B1) to (B7) when a is a constant.
  • step S107 when REF2 is greater than or equal to 0, the process proceeds to step S108, and when REF2 is less than 0, the process proceeds to step S109.
  • phase shift amount control section 70 determines that converter 100A performs a discharging operation of first DC power supply 2p.
  • the phase shift amount control unit 70 controls the semiconductor switching elements Sas and Sbs that constitute the first leg LG1s of the second full bridge circuit 11s, and the semiconductor switching elements Sat and Sbt that constitute the first leg LG1t of the third full bridge circuit 11t. Fixed off.
  • phase shift amount control section 70 determines that converter 100A performs a charging operation of first DC power supply 2p.
  • the phase shift amount control unit 70 fixes the semiconductor switching elements Sap and Sbp that constitute the first leg LG1p of the first full bridge circuit 11p in an off state.
  • the phase shift amount control unit 70 controls the first full bridge circuit 11p, the second full bridge circuit 11s, and the third full bridge circuit 11p so that the switching stop control and the phase shift amounts ⁇ 1 to ⁇ 3 set as described above are realized. Generates GSap to GSdp, GSas to GSds, and GSat to GSdt for controlling switching of the semiconductor switching elements of the full bridge circuit 11t.
  • Command pattern A and command pattern B each shift one of ⁇ 2 and ⁇ 3 from the equilibrium state.
  • the multi-winding transformer 20A when adjusting only by ⁇ 2, if the configuration and output conditions of output port 1 (second DC voltage terminal VEs) and output port 2 (third DC voltage terminal VEt) are swapped, the multi-winding transformer 20A The current and voltage generated at output port 1 (second DC voltage terminal VEs) and output port 2 (third DC voltage terminal VEt) are not symmetrical before and after the exchange. If this symmetry is lost, the control performance of each output port current deteriorates, and the effect of suppressing reactive power due to the occurrence of an unexpected operation mode decreases. As a result, passive components (smoothing capacitors, multi-winding transformers) must be made larger.
  • FIG. 8 is a diagram showing example waveforms of each part of converter 100A when phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3 are controlled according to command values REF1 and REF2 according to the procedure shown in FIG.
  • FIG. 8(a) shows Vin
  • FIG. 8(b) shows Vinvp, Vinvs, and Vinvt
  • FIG. 8(c) shows ITrp, ITrs, and ITrt
  • FIG. d) shows Vo1 and Vo2
  • FIG. 8(e) shows the power on the primary side of the multi-winding transformer 20A, the power on the secondary side (second DC power supply 2s), and the power on the tertiary side ( The power of the third DC power supply 2t) is shown.
  • FIG. 9 shows a control block diagram 500 of the current control section 60 of the first embodiment.
  • Control block diagram 500 represents the relationship between command values REF1 and REF2 and output currents Io1 and Io2 that change according to command values REF1 and REF2.
  • Gain1 generates Io1 from REF1 and REF2.
  • Gain2 generates Io2 from REF1 and REF2.
  • the parameters of the Gain1 control block and the Gain2 control block shown in equation (1) change depending on the operation mode.
  • the output currents Io1 and Io2 can be expressed by different relational expressions for each operation mode using the command values REF1 and REF2.
  • These typical modes are defined as follows depending on the number of levels of each bridge voltage and the state of input current Iin. Note that in the following description of the operating modes, a mode in which circulating power that does not increase loss in the multi-winding transformer 20A is not generated is taken as a representative mode.
  • the discharge mode is a mode in which the converter 100A performs a discharging operation of the first DC power supply 2p (an operation of outputting power from the first DC power supply 2p to the first DC voltage terminal VEp), and is a mode in which the converter 100A performs a discharging operation of the first DC power supply 2p (an operation of outputting power from the first DC power supply 2p to the first DC voltage terminal VEp). is a mode in which the converter 100A performs a charging operation of the first DC power supply 2p (an operation of outputting power from the first DC voltage terminal VEp to the first DC power supply 2p).
  • the first bridge AC voltage level 3 is ⁇ Vin, 0 ⁇ .
  • the first bridge AC voltage 5 levels are ⁇ Vin, ⁇ Vin/2 (multi-winding transformer voltage), 0 ⁇ .
  • the third level of second bridge AC voltage is ⁇ Vo1, 0 ⁇ .
  • the 5 levels of second bridge AC voltage are ⁇ Vo1, ⁇ Vin (multi-winding transformer voltage), 0 ⁇ .
  • the 7 levels of second bridge AC voltage are ⁇ Vo1, ⁇ Vin (multi-winding transformer voltage), ⁇ Vin/2 (multi-winding transformer voltage), 0 ⁇ .
  • the 9 levels of second bridge AC voltage are ⁇ Vo1, ⁇ Vin (multi-winding transformer voltage), ⁇ Vin/2 (multi-winding transformer voltage), ⁇ (Vin+(Vo1-Vin)/2)( multi-winding transformer voltage), 0 ⁇ .
  • the third bridge AC voltage level 3 is ⁇ Vo2, 0 ⁇ .
  • the 5 levels of third bridge AC voltage are ⁇ Vo2, ⁇ Vin (multi-winding transformer voltage), 0 ⁇ .
  • the 7 levels of the third bridge AC voltage are ⁇ Vo2, ⁇ Vin (multi-winding transformer voltage), ⁇ Vin/2 (multi-winding transformer voltage), 0 ⁇ .
  • the 9 levels of third bridge AC voltage are ⁇ Vo2, ⁇ Vin (multi-winding transformer voltage), ⁇ Vin/2 (multi-winding transformer voltage), ⁇ (Vin+(Vo2-Vin)/2)( multi-winding transformer voltage), 0 ⁇ .
  • (D1) Discharge mode 1 Three levels of first bridge AC voltage, nine levels of second bridge AC voltage, and five levels of third bridge AC voltage are set, or three levels of first bridge AC voltage, five levels of second bridge AC voltage, and five levels of second bridge AC voltage are set. Nine bridge AC voltage levels are set.
  • (D2) Discharge mode 2 Three levels of first bridge AC voltage, seven levels of second bridge AC voltage, and five levels of third bridge AC voltage are set, or three levels of first bridge AC voltage, five levels of second bridge AC voltage, and five levels of second bridge AC voltage are set. Seven bridge AC voltage levels are set.
  • (D3) Discharge mode 3 Three levels of first bridge AC voltage, nine levels of second bridge AC voltage, and three levels of third bridge AC voltage are set, or three levels of first bridge AC voltage, three levels of second bridge AC voltage, and three levels of second bridge AC voltage are set. Nine bridge AC voltage levels are set.
  • (D4) Discharge mode 4 Three levels of first bridge AC voltage, seven levels of second bridge AC voltage, and three levels of third bridge AC voltage are set, or three levels of first bridge AC voltage, three levels of second bridge AC voltage, and three levels of second bridge AC voltage are set. Seven bridge AC voltage levels are set.
  • (D5) Discharge mode 5 Three levels of first bridge AC voltage, five levels of second bridge AC voltage, and three levels of third bridge AC voltage are set, or three levels of first bridge AC voltage, three levels of second bridge AC voltage, and three levels of second bridge AC voltage are set. Five levels of bridge AC voltage are set.
  • (C1) Charging mode 1 Five levels of first bridge AC voltage, three levels of second bridge AC voltage, and three levels of third bridge AC voltage are set, and the input current is set to zero.
  • (C2) Charging mode 2 Five levels of the first bridge AC voltage, three levels of the second bridge AC voltage, and three levels of the third bridge AC voltage are set, the input current is set to other than zero, and ⁇ 1 ⁇ 2 or ⁇ 1 ⁇ 3 is set.
  • (C3) Charging mode 3 Five levels of the first bridge AC voltage, three levels of the second bridge AC voltage, and three levels of the third bridge AC voltage are set, the input current is set to a value other than zero, and ⁇ 1 ⁇ 2 or ⁇ 1 ⁇ 3.
  • (C4) Charging mode 4 Three levels of the first bridge AC voltage, three levels of the second bridge AC voltage, and three levels of the third bridge AC voltage are set, and ⁇ 1 ⁇ 2 or ⁇ 1 ⁇ 3 is set.
  • (C5) Charging mode 5 Three levels of the first bridge AC voltage, three levels of the second bridge AC voltage, and three levels of the third bridge AC voltage are set, and ⁇ 1 ⁇ 2 or ⁇ 1 ⁇ 3 is set.
  • FIG. 10 is a diagram showing an example of the operation mode in command pattern A under typical voltage conditions.
  • discharge mode 2 is set when REF1 is below a certain value
  • discharge mode 5 is set when REF1 exceeds a certain value.
  • discharge mode 1 When REF1-REF2 are positive, discharge mode 1, discharge mode 3, or discharge mode 5 is set when REF1 is below a certain value, and discharge mode 3 or discharge mode is set when REF1 exceeds a certain value. 4 is set.
  • FIG. 11 is a diagram showing an example of the operation mode in command pattern B under typical voltage conditions.
  • discharge mode 1 When REF1-REF2 is negative, discharge mode 1, discharge mode 3, or discharge mode 4 is set when REF2 is less than a certain value, and discharge mode 3 or discharge mode is set when REF2 exceeds a certain value. 4 is set.
  • discharge mode 2 is set when REF2 is below a certain value
  • discharge mode 5 is set when REF2 exceeds a certain value.
  • FIG. 12(a) is a diagram showing an example of the output current Iin for REF1 in command pattern A under typical voltage conditions.
  • FIG. 12(b) is a diagram showing an example of the output current Io1 for REF1 in command pattern A under typical voltage conditions.
  • FIG. 12(c) is a diagram showing an example of the output current Io2 for REF1 in command pattern A under typical voltage conditions.
  • FIG. 12(d) is a diagram showing an example of the output current Iin for REF2 in command pattern B under typical voltage conditions.
  • FIG. 12(e) is a diagram showing an example of the output current Io1 for REF2 in command pattern B under typical voltage conditions.
  • FIG. 12(f) is a diagram showing an example of the output current Io2 for REF2 in command pattern B under typical voltage conditions.
  • the battery side average current and the input port average current are the average currents of Iin.
  • the output port average current is the average of the average current of Io1 and the average current of Io2.
  • Each bridge output voltage is an alternating current voltage VTrp, VTrs, and VTrt.
  • the transformer phase currents are alternating currents ITrp, ITrs, and ITrt.
  • FIG. 13 is a diagram showing an example of a waveform in discharge mode 1 in command pattern A.
  • output currents Io1 and Io2 can be expressed by equation (2) using phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3.
  • FIG. 14 is a diagram showing an example of a waveform in discharge mode 2 in command pattern A.
  • output currents Io1 and Io2 can be expressed by equation (3) using phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3.
  • FIG. 15 is a diagram showing an example of a waveform in discharge mode 3 in command pattern A.
  • output currents Io1 and Io2 can be expressed by equation (4) using phase shift amounts ⁇ 1, ⁇ 2, and ⁇ 3.
  • FIG. 16 is a diagram showing an example of a waveform in discharge mode 4 in command pattern A.
  • FIG. 17 is a diagram showing an example of a waveform in discharge mode 5 in command pattern A.
  • FIG. 18 is a diagram showing an example of a waveform in charging mode 1 in command pattern A.
  • FIG. 19 is a diagram showing an example of a waveform in charging mode 2 in command pattern A.
  • FIG. 20 is a diagram showing an example of a waveform in charging mode 3 in command pattern A.
  • FIG. 21 is a diagram showing an example of a waveform in charging mode 4 in command pattern A.
  • FIG. 22 is a diagram showing an example of a waveform in charging mode 5 in command pattern A.
  • discharge mode 4 discharge mode 5
  • charge mode 1 charge mode 2
  • charge mode 3 charge mode 4
  • charge mode 5 charge mode 5
  • formulas equivalent to (2b) to (4b) can be obtained.
  • command pattern B are the characteristics of command pattern A with ⁇ 2 and ⁇ 3 swapped. Therefore, the explanation will not be repeated.
  • the command pattern A and the command pattern B described above are examples.
  • the phase shift amount can be similarly generated based on the command pattern based on the equilibrium state.
  • Embodiment 3 As described in Embodiment 2, the power conversion device has various operation modes.
  • the condition in which Io1 and Io2 of two of the above-mentioned equations match is a boundary between the modes of the two equations.
  • the boundary between discharge mode 1 and discharge mode 2 is determined from formula (2b) and formula (3b) as shown in formula (12).
  • the difference between the command value REF1 and the command value REF2 is set as dR.
  • boundaries between any two of the five discharge modes can be defined.
  • the regions of each discharge mode are separated by boundaries on a plane with the X axis as dR and the Y axis as REF1. Therefore, depending on which region on the XY plane X(dR) and Y(REF1) belong to, it can be determined which of the five discharge modes converter 100A is operating in.
  • the operating mode can be detected using the command values REF1 and REF2.
  • the coefficients corresponding to equation (1) differ depending on the operation mode, the problem of nonlinearity of control remains.
  • equation (1) is replaced with equation (13) to extract characteristics for minute changes.
  • Equation (14) is an equation obtained by subtracting equation (1) from equation (13).
  • Equation (14) The square term of ⁇ REF1, the square term of ⁇ REF2, and the product of ⁇ REF1 and ⁇ REF2 in Equation (14) are as follows: Since ⁇ REF1 and ⁇ REF2 are both set within the range of ⁇ 0.5, Therefore, equation (14) can be approximated by equation (15).
  • FIG. 23 is a diagram obtained by converting a control block diagram representing the relationship between command values REF1 and REF2 and output currents Io1 and Io2 that change according to command values REF1 and REF2 into a discrete system.
  • FIG. 23 shows the continuous control block shown in FIG. 9 converted into a discrete control block based on equation (15).
  • GA1 is the gain of ⁇ REF1 with respect to ⁇ I1.
  • GA2 is the gain of ⁇ REF2 with respect to ⁇ I1.
  • GB1 is the gain of ⁇ REF1 with respect to ⁇ I2.
  • GB2 is the gain of ⁇ REF2 with respect to ⁇ I2.
  • the value of gain GA1 (14a) can be calculated using Ga11, Gax, Ga12, REF1, and REF2.
  • the value of gain GA2 (14c) can be calculated using Ga21, Gax, Ga22, REF1, and REF2.
  • the value of gain GB1 (14b) can be calculated using Gb11, Gbx, Gb12, REF1, and REF2.
  • the value of gain GB2 (14d) can be calculated using Gb21, Gbx, Gb22, REF1, and REF2.
  • Ga11, Gax, Ga12, Ga21, Gax, Ga22, Gb11, Gbx, Gb12, Gb21, Gbx, and Gb22 differ depending on the operation mode. These values can be set by comparing equation (1) with (2a) to (4a), (2b) to (4b), and the like.
  • ⁇ REF1 is generated from REF1 by the delay device 13a and the subtracter 12a.
  • ⁇ I1 is generated by adding the multiplication result of ⁇ REF1 and gain GA1 (14a) and the multiplication result of ⁇ REF2 and gain GA2 (14c) by adder 17a.
  • Io1 is generated from ⁇ I1 by adder 18a and delay device 15a.
  • ⁇ REF2 is generated from REF2 by the delay device 13b and the subtracter 12b.
  • ⁇ I2 is generated by adding the multiplication result of ⁇ REF1 and gain GB1 (14b) and the multiplication result of ⁇ REF2 and gain GB2 (14d) by adder 17b.
  • Io2 is generated from ⁇ I2 by adder 18b and delay device 15b.
  • ⁇ I1 and ⁇ I2 are functions of ⁇ REF1 and ⁇ REF2, respectively.
  • FIG. 24 is a schematic circuit diagram of power conversion device 1000B according to the third embodiment.
  • Switching control section 10B of power conversion device 1000B of Embodiment 3 includes a current control section 60B and a phase shift amount control section 70.
  • FIG. 25 is a diagram showing the detailed configuration of the current control section 60B.
  • the current control section 60B includes subtracters 5a and 5b, PI control sections 22a and 22b, a gain calculation section 91, an operation mode detection section 80, a gain compensation section 90, adders 18a and 18b, and a delay device 15a. , 15b, adders 32a, 32b, and delay units 31a, 31b.
  • the PI control unit 22a generates the target value ⁇ I1* of the amount of change in the first current by proportionally integrating the first current deviation ⁇ Io1 from the subtracter 5a.
  • the PI control unit 22b generates a target value ⁇ I2* of the amount of change in the second current by proportionally integrating the first current deviation ⁇ Io1 from the subtracter 5b.
  • the gain calculation unit 91 includes a gain GA1 (14a), a gain GB1 (14b), a gain GA2 (14c), a gain GB2 (14d), and adders 17a and 17b, similar to those in FIG. 23.
  • the gain compensator 90 corrects the target value ⁇ I1* of the amount of change in the first current and the target value ⁇ I2* of the amount of change in the second current based on the operation mode to generate ⁇ REF1 and ⁇ REF2.
  • the gain compensation unit 90 includes subtracters 23a and 23b, a gain 1/GA1x (21a), a gain GB1x (21b), a gain GA2x (21c), and a gain 1/GB2x (21d).
  • the subtracter 23a subtracts the output of the gain GA2x (21c) from the target value ⁇ I1* of the amount of change in the first current.
  • the subtracter 23b subtracts the output of the gain GB1x (21b) from the target value ⁇ I2* of the amount of change in the second current.
  • ⁇ REF1 is obtained from the multiplication result of the output of the subtracter 23a and the gain 1/GA1x (21a).
  • the multiplication result of ⁇ REF1 and gain GB1x (21b) is sent to the subtracter 23b.
  • ⁇ REF2 is obtained from the multiplication result of the output of the subtracter 23b and the gain 1/GA2x (21d).
  • the multiplication result of ⁇ REF2 and gain GB2x (21c) is sent to the subtracter 23a.
  • ⁇ I1 is generated by adding the multiplication result of ⁇ REF1 and gain GA1 (14a) and the multiplication result of ⁇ REF2 and gain GA2 (14C) by adder 17a.
  • Io1 is generated from ⁇ I1 by adder 18a and delay device 15a.
  • ⁇ I2 is generated by adding the multiplication result of ⁇ REF1 and gain GB1 (14b) and the multiplication result of ⁇ REF2 and gain GB2 (143) by the adder 17b.
  • Io2 is generated from ⁇ I2 by adder 18b and delay device 15b.
  • REF1 is obtained from ⁇ REF1 by the adder 32a and the delay device 31a.
  • REF1 is obtained from ⁇ REF1 by the adder 32a and the delay device 31a.
  • two output ports are used as voltage sources.
  • controllability of the output current is required in order to reduce the capacitance of the capacitor connected to the output terminal, and the configuration shown in the second embodiment has the above-mentioned problem. Mitigation can be achieved.
  • reactors Ls and Lt include a small core using a conductor with a thinner wire diameter than Lp, and reactors Ls and Lt include a core with a smaller diameter than Lp. It is desirable to have an inductance value.
  • the reactors Lp, Ls, and Lt are controlled. Different inductance values may be adopted for the purpose of changing the characteristics and changing the loss characteristics.
  • FIG. 26 is a diagram showing a waveform example of the discharging operation of the power conversion device under the L value common condition.
  • FIG. 27 is a diagram showing an example of waveforms of the discharging operation of the power converter under different L value conditions.
  • Lp was set to 0.75 times L0, and Ls and Lt were set to 1.5 times L0, using the L value in FIG. 26 as reference L0.
  • the L value-specific condition is such that the Lp value is smaller than the Ls value and the Lt value, compared to the L value common condition.
  • Lp has a smaller number of turns of copper wire around the magnetic component than Ls and Lt, so the iron loss of Lp becomes larger and the iron loss of Ls and Lt becomes smaller. Therefore, when a reactor is designed based on the loss of Lp, the amount of heat generated in Ls and Lt is smaller than Lp, which leads to an increase in the size of Ls and Lt.
  • the L value is distributed so that the voltage-time products of Lp, Ls, and Lt are the same, so two types of iron loss occur in the same magnetic component. Reactor can be selected.
  • the L value-specific condition requires two types of reactors with the same magnetic component and different L values, the maximum core loss of Lp, Ls, and Lt is reduced compared to the L value common condition. As a result, it is possible to select small magnetic components, which improves the problem of increasing size.
  • the power conversion device of Embodiment 3 can quantitatively adjust power sharing by alleviating control nonlinearity in a converter with various operation modes. Therefore, the power conversion device of Embodiment 3 suppresses the circulating power in the transformer of the isolated converter that has the same number of DC buses as the number of phases of the multi-winding transformer, and also suppresses the circulating power in the transformer of the isolated converter, and , the power sharing in a group of charging full-bridge circuits can be quantitatively adjusted.
  • FIG. 28 is a schematic circuit diagram of a power conversion device 1000A according to modification 1.
  • the second DC voltage terminal VEs and the third DC voltage terminal VEt are connected in parallel to the DC power supply 2r.
  • the voltage Vo of the DC power supply 2r, the voltage Vo1 of the second DC voltage terminal VEs, and the voltage Vo2 of the third DC voltage terminal VEt become equal.
  • FIG. 29 is a schematic circuit diagram of a power conversion device 1000A according to modification 2.
  • the second DC voltage terminal VEs and the third DC voltage terminal VEt are connected in series to the DC power supply 2u.
  • the voltage Vo of the DC power supply 2u is the sum of the voltage Vo1 of the second DC voltage terminal VEs and the voltage Vo2 of the third DC voltage terminal VEt.

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Abstract

電力変換装置（１０００）は、Ｎ個の直流電圧端子（ＶＥ１～ＶＥＮ）と、コンバータ（１００）と、コンバータ（１００）に含まれるスイッチング素子のスイッチングを制御するスイッチング制御部（１０）とを備える。Ｎ個の直流電圧端子（ＶＥ１～ＶＥＮ）の少なくとも１つは、直流電源に接続される。コンバータ（１００）は、Ｎ個（Ｎ≧３）の巻線を有する多巻線変圧器（２０）と、各々が、第１レグ（ＬＧ１ｉ）、第２レグ（ＬＧ２ｉ）、およびリアクトル（Ｌｉ）を有し、対応する電源および対応する巻線に接続されるＮ個のフルブリッジ回路（１１－１～１１－Ｎ）とを有する。スイッチング制御部（１０）は、Ｎ個のフルブリッジ回路のうちＭ個（Ｎ－１≧Ｍ≧１）のフルブリッジ回路（１１－ｉ）の各々に含まれる第１レグ（ＬＧ１ｉ）および第２レグ（ＬＧ２ｉ）のスイッチング素子をスイッチングし、残りの（Ｎ－Ｍ）個のフルブリッジ回路（１１－ｊ）の各々に含まれる第２レグ（ＬＧ２ｊ）のスイッチング素子をスイッチングし、第１レグ（ＬＧ１ｊ）のスイッチング素子のスイッチングを停止する。

Description

電力変換装置
　本開示は、電力変換装置に関する。
　多巻線変圧器の各相にフルブリッジが接続されたＤＣ／ＤＣ変換装置が知られている。たとえば、特許文献１の電力変換装置は、以下の構成を有する。多巻線変圧器（４０）は、一次側巻線（４１）及び複数の二次側巻線（４２，４３）を有する。直流電源（１０）と接続された一次側直流端子（１１）と、一次側巻線（４１）との間には、ＤＣ／ＡＣ電力変換を行う一次側ブリッジ回路（１２）が接続される。複数の二次側巻線（４２，４３）と、複数の二次側直流端子（２１，３１）との間には、ＤＣ／ＡＣ電力変換を行う複数の二次側ブリッジ回路（２２，３２）がそれぞれ接続される。複数の二次側巻線は、一次側巻線（４１）との間の磁気結合が最大である第１の二次側巻線（４２）と、一次側巻線（４１）との間の磁気結合が第１の二次側巻線（４３）よりも弱い第２の二次側巻線（４３）とを有する。この電力変換装置では、さらに、制御装置（５０）が交流端子（１３，２３、３３）の出力のパルス出力を生成し、更に各直流端子（１１，２１，３１）の電圧に応じてパルス出力を時分割する。
ＷＯ２０２０－１５２７４５号公報
　特許文献１では、交流端子（１３，２３、３３）のパルス出力が半周期ごとに電圧振幅を切替える形で変圧器（４０）の各相に印可されるため、変圧器（４０）の鉄損が大きくなりやすい。さらに、１次側ブリッジ回路（１２）の出力電力が小さいときに、変圧器（４０）に大きなリプル電流が発生するため、変圧器（４０）の損失が生じる。変圧器（４０）は、その損失が大きいほど冷却しにくいため、大型な磁性コアを有する変圧器（４０）を選定する必要がある。
　それゆえに、本開示の目的は、変圧器が大型化するのを回避できる電力変換装置を提供することである。
　本開示の電力変換装置は、Ｎ個の直流電圧端子と、コンバータと、コンバータに含まれるスイッチング素子のスイッチングを制御するスイッチング制御部とを備える。Ｎ個の直流電圧端子の少なくとも１つは、直流電源に接続される。コンバータは、Ｎ個（Ｎ≧３）の巻線を有する多巻線変圧器と、各々が、第１レグ、第２レグ、およびリアクトルを有し、対応する直流電圧端子および対応する巻線に接続されるＮ個のフルブリッジ回路とを有する。スイッチング制御部は、Ｎ個のフルブリッジ回路のうちＭ個（Ｎ－１≧Ｍ≧１）のフルブリッジ回路の各々に含まれる第１レグおよび第２レグのスイッチング素子をスイッチングし、残りの（Ｎ－Ｍ）個のフルブリッジ回路の各々に含まれる第２レグのスイッチング素子をスイッチングし、第１レグのスイッチング素子のスイッチングを停止する。
　本開示によれば、変圧器が大型化するのを回避できる。
実施の形態１に係る電力変換装置１０００の概略的な回路図である。 第ｉ直流電源２－ｉ（ｉ＝１～Ｍ）が放電し、第ｊ直流電源（ｊ＝Ｍ＋１～Ｎ）が充電される場合における電力変換装置１０００の等価回路を表わす図である。 第ｉ直流電源２－ｉ（ｉ＝１～Ｍ）が充電され、第ｊ直流電源（ｊ＝Ｍ＋１～Ｎ）が放電する場合における電力変換装置１０００の等価回路を表わす図である。 半導体スイッチング素子Ｓａｉ，Ｓｂｉ，Ｓｃｉ，Ｓｄｉ（ｉ＝１～５）のすべてがスイッチングする場合の波形例を表わす図である。 半導体スイッチング素子Ｓａｉ，Ｓｂｉ，Ｓｃｉ，Ｓｄｉ（ｉ＝１～５）のうち、半導体スイッチング素子Ｓａｉ、Ｓｂｉ（ｉ＝２～５）を固定し、残りの半導体スイッチング素子をスイッチングする場合の波形例を表わす図である。 実施の形態２に係る電力変換装置１０００Ａの概略的な回路図である。 実施の形態２の電力変換装置１０００Ａのスイッチング制御の手順を表わすフローチャートである。 図７の手順に従って、指令値ＲＥＦ１およびＲＥＦ２に応じて位相シフト量θ１、θ２、θ３を制御した際のコンバータ１００Ａの各部の波形例を表わす図である。 実施の形態１の電流制御部６０の制御ブロック線図５００を表わす。 代表的な電圧条件における、指令パターンＡにおける動作モード例を表わす図である。 代表的な電圧条件における、指令パターンＢにおける動作モード例を表わす図である。 （ａ）は、代表的な電圧条件における指令パターンＡでのＲＥＦ１に対する出力電流Ｉｉｎの例を表わす図である。（ｂ）は、代表的な電圧条件における指令パターンＡでのＲＥＦ１に対する出力電流Ｉｏ１の例を表わす図である。（ｃ）は、代表的な電圧条件における指令パターンＡでのＲＥＦ１に対する出力電流Ｉｏ２の例を表わす図である。（ｄ）は、代表的な電圧条件における指令パターンＢでのＲＥＦ２に対する出力電流Ｉｉｎの例を表わす図である。（ｅ）は、代表的な電圧条件における指令パターンＢでのＲＥＦ２に対する出力電流Ｉｏ１の例を表わす図である。（ｆ）は、代表的な電圧条件における指令パターンＢでのＲＥＦ２に対する出力電流Ｉｏ２の例を表わす図である。 指令パターンＡにおける放電モード１の波形例を表わす図である。 指令パターンＡにおける放電モード２の波形例を表わす図である。 指令パターンＡにおける放電モード３の波形例を表わす図である。 指令パターンＡにおける放電モード４の波形例を表わす図である。 指令パターンＡにおける放電モード５の波形例を表わす図である。 指令パターンＡにおける充電モード１の波形例を表わす図である。 指令パターンＡにおける充電モード２の波形例を表わす図である。 指令パターンＡにおける充電モード３の波形例を表わす図である。 指令パターンＡにおける充電モード４の波形例を表わす図である。 指令パターンＡにおける充電モード５の波形例を表わす図である。 指令値ＲＥＦ１およびＲＥＦ２と、指令値ＲＥＦ１およびＲＥＦ２に従って変化する出力電流Ｉｏ１およびＩｏ２との関係を表わす制御ブロック線図を離散系に変換した図である。 実施の形態３の電力変換装置１０００Ｂの概略的な回路図である。 電流制御部６０Ｂの詳細な構成を表わす図である。 Ｌ値共通条件における電力変換装置の放電動作の波形例を表わす図である。 Ｌ値別条件における電力変換装置の放電動作の波形例を表わす図である。 変形例１の電力変換装置１０００Ａの概略的な回路図である。 変形例２の電力変換装置１０００Ａの概略的な回路図である。
　以下、実施の形態について図面を参照して説明する。
　実施の形態１．
　図１は、実施の形態１に係る電力変換装置１０００の概略的な回路図である。電力変換装置１０００は、第ｉ直流電圧端子ＶＥｉ（ｉ＝１～Ｎ）と、コンバータ１００と、スイッチング制御部１０とを備える。第ｉ直流電圧端子ＶＥｉの端子Ｐｉが第ｉ直流電源２－ｉの正極側と接続され、第ｉ直流電圧端子ＶＥｉの端子Ｎｉが第ｉ直流電源２－ｉの負極側と接続される。本実施の形態では、第ｉ直流電圧端子ＶＥｉは、第ｉ直流電源２－ｉ（ｉ＝１～Ｎ）と接続されるものとするが、Ｎ個の直流電圧端子のうち、少なくとも１つが直流電源に接続されていればよい。第ｉ直流電源２－ｉの電圧は、第ｉ電圧Ｖｉである。
　コンバータ１００は、ＤＡＢ（Double　Active　Bridge）構成を有する。コンバータ１００は、第ｉ直流電源２－ｉと接続される第ｉフルブリッジ回路１１－ｉ（ｉ＝１～Ｎ）と、多巻線変圧器２０とを含む。図１において、「Ｍ＋」は、「Ｍ＋１」を表わすものとする。
　多巻線変圧器２０は、第ｉ巻線１６－ｉ（ｉ＝１～Ｎ）を有する。第ｉ巻線１６－ｉ（ｉ＝１～Ｎ）は、コア１９を介して互いに磁気結合される。
　第ｉフルブリッジ回路１１－ｉは、電力線ＰＬｉ，ＮＬｉと第ｉ巻線１６－ｉとの間にフルブリッジ接続された半導体スイッチング素子Ｓａｉ，Ｓｂｉ，Ｓｃｉ，Ｓｄｉと、第ｉリアクトルＬｉとを有する。電力線ＰＬｉは、第ｉ直流電圧端子ＶＥｉの端子Ｐｉに接続され、電力線ＮＬｉは、第ｉ直流電圧端子ＶＥｉの端子Ｎｉに接続される。リアクトルＬｉは、第ｉ巻線１６－ｉと接続される。
　第ｉフルブリッジ回路１１－ｉを構成する半導体スイッチング素子Ｓａｉ，Ｓｂｉ，Ｓｃｉ，Ｓｄｉは、例えば、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）及びＭＯＳＦＥＴ（Metal-oxide-Semiconductor　Field-effect　Transistor）等によって構成することができる。以下では、半導体スイッチング素子を、単に「スイッチング素子」とも称する。
　半導体スイッチング素子ＳａｉおよびＳｂｉは、第１レグＬＧ１ｉを構成する。半導体スイッチング素子ＳｃｉおよびＳｄｉは、第２レグＬＧ２ｉを構成する。
　以下では、直流電源２－ｉと、第ｉフルブリッジ回路１１－ｉの間に流れる電流を、電流Ｉｉｎと称し、第ｉフルブリッジ回路１１－ｉと第ｉ巻線１６－ｉとの間に流れる電流を、交流電流ＩＴｒｉと称する。
　第ｉフルブリッジ回路１１－ｉは、第ｉ直流電源２－ｉが電力を放電するときには、半導体スイッチング素子Ｓａｉ，Ｓｂｉ，Ｓｃｉ，Ｓｄｉのスイッチング制御により、電力線ＰＬｉ及びＮＬｉの間の直流電圧である第ｉ電圧Ｖｉを交流電圧Ｖｉｎｖｉに変換する。交流電圧Ｖｉｎｖｉは、第ｉリアクトルＬｉを介して、第ｉ巻線１６－ｉへ伝達される。
　第ｉフルブリッジ回路１１－ｉが第ｉ直流電源２－ｉに電力を充電するときには、交流電圧Ｖｉｎｖｉが、第ｉリアクトルＬｉを介して、第ｉ巻線１６－ｉから第ｉフルブリッジ回路１１－ｉへ伝達される。第ｉフルブリッジ回路１１－ｉは、第２レグＬＧ２ｉを構成する半導体スイッチング素子Ｓｃｉ，Ｓｄｉのスイッチング制御により、交流電圧Ｖｉｎｖｉを電力線ＰＬｉ及びＮＬｉの間の直流電圧である第ｉ電圧Ｖｉに変換する。第ｉフルブリッジ回路１１－ｉは、第１レグＬＧ１ｉを構成する半導体スイッチング素子Ｓａｉ，Ｓｂｉのスイッチングを停止し、オフに固定する。
　第ｉフルブリッジ回路１１－ｉの交流出力端は、多巻線変圧器２０によって電気的に絶縁されて相互接続される。その結果、Ｎ個の第ｉ直流電源２－ｉ（ｉ＝１～Ｎ）の間では、多巻線変圧器２０を介した絶縁を伴って電力伝送を行うことができる。
　スイッチング制御部１０は、半導体スイッチング素子Ｓａｉ，Ｓｂｉ，Ｓｃｉ，Ｓｄｉ（ｉ＝１～Ｎ）のスイッチング動作を制御する。
　スイッチング制御部１０は、Ｎ個のフルブリッジ回路１１－１～１１－ＮのうちＭ個（Ｎ－１≧Ｍ≧１）のフルブリッジ回路の各々に含まれる第１レグＬＧ１および第２レグＬＧ２の半導体スイッチング素子をスイッチングし、残りの（Ｎ－Ｍ）個のフルブリッジ回路の各々に含まれる第２レグＬＧ２の半導体スイッチング素子をスイッチングし、第１レグＬＧ１の半導体スイッチング素子のスイッチングを停止する（オフに固定する）。これによって、Ｍ個（Ｎ－１≧Ｍ≧１）のフルブリッジ回路に接続される直流電圧端子から電力変換装置１０００に電力が入力され（すなわち、その直流電圧端子に接続される直流電源が放電され）、残りの（Ｎ－Ｍ）個に接続される直流電圧端子から電力変換装置１０００の外部に電力が出力される（すなわち、その直流電圧端子に接続される直流電源が充電される）。なお、Ｍ個（Ｎ－１≧Ｍ≧１）のフルブリッジ回路の間で、電力が授受される場合もある。
　図２は、第ｉ直流電源２－ｉ（ｉ＝１～Ｍ）が放電し、第ｊ直流電源（ｊ＝Ｍ＋１～Ｎ）が充電される場合における電力変換装置１０００の等価回路を表わす図である。第ｉ直流電源２－ｉ（ｉ＝１～Ｍ）に接続される直流電圧端子ＶＥｉ（ｉ＝１～Ｍ）から電力変換装置１０００に電力が入力され、第ｊ直流電源（ｊ＝Ｍ＋１～Ｎ）に接続される直流電圧端子ＶＥｊ（ｊ＝Ｍ＋１～Ｎ）から電力変換装置１０００の外部に電力が出力される。
　図２に示すように、スイッチング制御部１０は、第ｊフルブリッジ回路１１－ｊ（ｊ＝Ｍ＋１～Ｎ）に含まれる第１レグＬＧ１ｊを構成する半導体スイッチング素子Ｓａｊ，Ｓｂｊのスイッチング動作を停止させ（オフに固定）、残りの半導体スイッチング素子をスイッチングする。
　図３は、第ｉ直流電源２－ｉ（ｉ＝１～Ｍ）が充電され、第ｊ直流電源（ｊ＝Ｍ＋１～Ｎ）が放電する場合における電力変換装置１０００の等価回路を表わす図である。第ｉ直流電源２－ｉ（ｉ＝１～Ｍ）に接続される直流電圧端子ＶＥｉ（ｉ＝１～Ｍ）から電力変換装置１０００の外部に電力が出力され、第ｊ直流電源（ｊ＝Ｍ＋１～Ｎ）に接続される直流電圧端子ＶＥｊ（ｊ＝Ｍ＋１～Ｎ）から電力変換装置１０００に電力が入力される。
　図３に示すように、スイッチング制御部１０は、第ｉフルブリッジ回路１１－ｉ（ｉ＝１～Ｍ）に含まれる第１レグＬＧ１ｉを構成する半導体スイッチング素子Ｓａｉ，Ｓｂｉのスイッチング動作を停止させ（オフに固定）、残りの半導体スイッチング素子をスイッチングする。
　以下では、Ｎ＝５とし、第１直流電源２－１が放電し、第２直流電源２－２、第３電源直流２－３、第４直流電源２－４、および第５直流電源２－５が充電される場合の動作を説明する。
　図４は、半導体スイッチング素子Ｓａｉ，Ｓｂｉ，Ｓｃｉ，Ｓｄｉ（ｉ＝１～５）のすべてがスイッチングする場合の波形例を表わす図である。
　図５は、半導体スイッチング素子Ｓａｉ，Ｓｂｉ，Ｓｃｉ，Ｓｄｉ（ｉ＝１～５）のうち、半導体スイッチング素子Ｓａｉ、Ｓｂｉ（ｉ＝２～５）を固定し、残りの半導体スイッチング素子をスイッチングする場合の波形例を表わす図である。
　図４の波形と、図５の波形とを比較すると、半導体スイッチング素子Ｓａｉ、Ｓｂｉ（ｉ＝２～５）を固定することによって、代表相の変圧器電圧の時間積と変圧器電流のピーク値を小さくできることが判る。
　本実施の形態によれば、多巻線変圧器の相数と同じ数の直流バスを備える絶縁型コンバータの変圧器における循環電力を抑制することができるので、変圧器における損失を低減することができる。その結果、電力変換装置を小型化することができる。
　本実施の形態によれば、各充電側フルブリッジ回路の多巻線変圧器に生じる電流は、そのフルブリッジ回路の１つのレグが停止しているため、多巻線変圧器に蓄えられたエネルギーを受け取った後にゼロ電流になる。これにより充電側フルブリッジ回路はキャリア周期内で直流バスに充電動作が発生しないので、充電動作による電力を放電側フルブリッジ回路に返還する無効電力（上記、循環電力）を抑制できる。
　また、対策前（充電側フルブリッジ回路の１レグ停止を導入しない場合）の構成において、各充電フルブリッジ回路間でも循環電力が発生するため、多巻線変圧器を介した無駄な電力需給による損失が生じる。充電側フルブリッジ回路の１つのレグ停止を導入することによって、多巻線変圧器に生じる無駄な循環電力を抑制することができる。その結果、充電側フルブリッジ回路と放電側フルブリッジ回路の電力授受で生じる鉄損低減と、全フルブリッジ回路間の循環電流（循環電力）による銅損低減とによって、多巻線変圧器の小型化が実現できる。
　本実施の形態によれば、低出力時の損失が小さいので、電池の長寿命化などを目的として充電率に応じて充放電電力を調整したい用途において、幅広い電力レンジで低損失が実現できる。
　実施の形態２．
　図６は、実施の形態２に係る電力変換装置１０００Ａの概略的な回路図である。
　電力変換装置１０００Ａは、第１直流電圧端子ＶＥｐと、第２直流電圧端子ＶＥｓと、第３直流電圧端子ＶＥｔと、コンバータ１００Ａと、スイッチング制御部１０Ａとを備える。
　第１直流電圧端子ＶＥｐの端子Ｐｐは、第１直流電源２ｐの正極側に接続され、第１直流電圧端子ＶＥｐの端子Ｎｐは、第１直流電源２ｐの負極側に接続される。第２直流電圧端子ＶＥｓの端子Ｐｓは、第２直流電源２ｓの正極側に接続され、第２直流電圧端子ＶＥｓの端子Ｎｓは、第２直流電源２ｓの負極側に接続される。第３直流電圧端子ＶＥｔの端子Ｐｔは、第３直流電源２ｔの正極側に接続され、第３直流電圧端子ＶＥｔの端子Ｎｔは、第３直流電源２ｔの負極側に接続される。
　第１直流電源２ｐおよび第１直流電圧端子ＶＥｐの電圧は、Ｖｉｎである。第１直流電源２ｐおよび第１直流電圧端子ＶＥｐには、電流Ｉｉｎが流れる。第２直流電源２ｓおよび第２直流電圧端子ＶＥｓの電圧は、Ｖｏ１である。第２直流電源２ｓおよび第２直流電圧端子ＶＥｓには、電流Ｉｏ１が流れる。第３直流電源２ｔおよび第３直流電圧端子ＶＥｔの電圧は、Ｖｏ２である。第３直流電源２ｔおよび第３直流電圧端子ＶＥｔには、電流Ｉｏ２が流れる。
　コンバータ１００Ａは、第１直流電源２ｐから第２直流電源２ｓおよび第３直流電源２ｔへ（すなわち、第１直流電圧端子ＶＥｐから第２直流電圧端子ＶＥｓおよび第３直流電圧端子ＶＥｔへ）の電力伝送を伴うＤＣ／ＤＣ変換、または第２直流電源２ｓおよび第３直流電源２ｔから第１直流電源２ｐへ（すなわち、第２直流電圧端子ＶＥｓおよび第３直流電圧端子ＶＥｔから第１直流電圧端子ＶＥｐへ）の電力伝送に伴うＤＣ／ＤＣ変換を実行する。
　コンバータ１００Ａは、第１直流電圧端子ＶＥｐと接続される第１フルブリッジ回路１１ｐ、第２直流電圧端子ＶＥｓと接続される第２フルブリッジ回路１１ｓ、第３直流電圧端子ＶＥｔと接続される第３フルブリッジ回路１１ｔ、および多巻線変圧器２０Ａを含む。多巻線変圧器２０Ａは、一次巻線である第１巻線１６ｐと、二次巻線である第２巻線１６ｓと、二次巻線である第３巻線１６ｔとを有する。第１巻線１６ｐ、第２巻線１６ｓ、および第３巻線１６ｔは、コア１９を介して互いに磁気結合される。
　第１フルブリッジ回路１１ｐは、電力線ＰＬｐ，ＮＬｐと第１巻線１６ｐとの間にフルブリッジ接続された半導体スイッチング素子Ｓａｐ，Ｓｂｐ，Ｓｃｐ，Ｓｄｐ（Ｓａｐ～Ｓｄｐ）と、リアクトルＬｐとを有する。電力線ＰＬｐ及びＮＬｐは、第１直流電圧端子ＶＥｐの端子Ｐｐ、Ｎｐとそれぞれ接続される。電力線ＰＬｐと第１フルブリッジ回路１１ｐとの間、および電力線ＮＬｐと第１フルブリッジ回路１１ｐとの間には、第１直流電源２ｐおよび第１直流電圧端子ＶＥｐを流れる電流Ｉｏ１が流れる。リアクトルＬｐは、第１巻線１６ｐと接続される。半導体スイッチング素子ＳａｐおよびＳｂｐは、第１レグＬＧ１ｐを構成する。半導体スイッチング素子ＳｃｐおよびＳｄｐは、第２レグＬＧ２ｐを構成する。
　第１フルブリッジ回路１１ｐは、第１直流電源２ｐの電力を放電するとき（すなわち、第１直流電源２ｐから第１直流電圧端子ＶＥｐに電力を出力するとき）には、半導体スイッチング素子Ｓａｐ～Ｓｄｐのスイッチング制御により、電力線ＰＬｐ及びＮＬｐの間の直流電圧Ｖｉｎを交流電圧Ｖｉｎｖｐに変換する。交流電圧Ｖｉｎｖｐは、リアクトルＬｐを介して、第１巻線１６ｐへ伝達される。第１フルブリッジ回路１１ｐと第１巻線１６ｐとの間に交流電流ＩＴｒｐが流れる。
　第１フルブリッジ回路１１ｐは、第１直流電源２ｐに電力を充電するとき（すなわち、第１直流電圧端子ＶＥｐから第１直流電源２ｐへ電力を出力するとき）には、半導体スイッチング素子Ｓａｐ～Ｓｄｐのスイッチング制御により、交流電圧Ｖｉｎｖｐを電力線ＰＬｐ及びＮＬｐの間の直流電圧Ｖｉｎに変換する。交流電圧Ｖｉｎｖｓｐは、リアクトルＬｐを介して、第１巻線１６ｐから第１フルブリッジ回路１１ｐへ伝達される。第１巻線１６ｐと第１フルブリッジ回路１１ｐとの間には、交流電流ＩＴｒｐが流れる。第１フルブリッジ回路１１ｐは、第１レグＬＧ１ｐを構成する半導体スイッチング素子Ｓａｐ，Ｓｂｐのスイッチングを停止し、オフに固定する。
　第２フルブリッジ回路１１ｓは、第２巻線１６ｓと電力線ＰＬｓ，ＮＬｓとの間にフルブリッジ接続された半導体スイッチング素子Ｓａｓ，Ｓｂｓ，Ｓｃｓ，Ｓｄｓ（Ｓａｓ～Ｓｄｓ）と、リアクトルＬｓとを有する。電力線ＰＬｓ及びＮＬｓは、第２直流電圧端子ＶＥｓの端子Ｐｓ、Ｎｓとそれぞれ接続される。電力線ＰＬｓと第２フルブリッジ回路１１ｓとの間、および電力線ＮＬｓと第２フルブリッジ回路１１ｓとの間には、第２直流電源２ｓおよび第２直流電圧端子ＶＥｓを流れる電流Ｉｏ１が流れる。リアクトルＬｓは、第２巻線１６ｓと接続される。半導体スイッチング素子ＳａｓおよびＳｂｓは、第１レグＬＧ１ｓを構成する。半導体スイッチング素子ＳｃｓおよびＳｄｓは、第２レグＬＧ２ｓを構成する。
　第２フルブリッジ回路１１ｓは、第２直流電源２ｓの電力を放電するとき（すなわち、第２直流電源２ｓから第２直流電圧端子ＶＥｓに電力を出力するとき）には、半導体スイッチング素子Ｓａｓ～Ｓｄｓのスイッチング制御により、電力線ＰＬｓ及びＮＬｓの間の第１電圧Ｖｏ１を交流電圧Ｖｉｎｖｓに変換する。交流電圧Ｖｉｎｖｓは、リアクトルＬｓを介して、第２巻線１６ｓへ伝達される。第２フルブリッジ回路１１ｓと第２巻線１６ｓとの間に交流電流ＩＴｒｓが流れる。
　第２フルブリッジ回路１１ｓは、第２直流電源２ｓに電力を充電するとき（すなわち、第２直流電圧端子ＶＥｓから第２直流電源２ｓへ電力を出力するとき）には、半導体スイッチング素子Ｓａｓ～Ｓｄｓのスイッチング制御により、交流電圧Ｖｉｎｖｓを電力線ＰＬｓ及びＮＬｓの間の直流電圧である第１電圧Ｖｏ１に変換する。交流電圧Ｖｉｎｖｓは、リアクトルＬｓを介して、第２巻線１６ｓから第２フルブリッジ回路１１ｓへ伝達される。第２巻線１６ｓと第２フルブリッジ回路１１ｓとの間には、交流電流ＩＴｒｓが流れる。第２フルブリッジ回路１１ｓは、第１レグＬＧ１ｓを構成する半導体スイッチング素子Ｓａｓ，Ｓｂｓのスイッチングを停止し、オフに固定する。
　第３フルブリッジ回路１１ｔは、第３巻線１６ｔと電力線ＰＬｔ，ＮＬｔとの間にフルブリッジ接続された半導体スイッチング素子Ｓａｔ，Ｓｂｔ，Ｓｃｔ，Ｓｄｔ（Ｓａｔ～Ｓｄｔ）と、リアクトルＬｔとを有する。電力線ＰＬｔ及びＮＬｔは、第３直流電圧端子ＶＥｔの端子Ｐｔ、Ｎｔとそれぞれ接続される。電力線ＰＬｔと第３フルブリッジ回路１１ｔとの間、および電力線ＮＬｔと第３フルブリッジ回路１１ｔとの間には、第３直流電源２ｔおよび第３直流電圧端子ＶＥｔを流れる電流Ｉｏ２が流れる。リアクトルＬｔは、第３巻線１６ｔと接続される。半導体スイッチング素子ＳａｔおよびＳｂｔは、第１レグＬＧ１ｔを構成する。半導体スイッチング素子ＳｃｔおよびＳｄｔは、第２レグＬＧ２ｔを構成する。
　第３フルブリッジ回路１１ｔは、第３直流電源２ｔの電力を放電するとき（すなわち、第３直流電源２ｔから第３直流電圧端子ＶＥｔに電力を出力するとき）には、半導体スイッチング素子Ｓａｔ～Ｓｄｔのスイッチング制御により、電力線ＰＬｔ及びＮＬｔの間の第２電圧Ｖｏ２を交流電圧Ｖｉｎｖｔに変換する。交流電圧Ｖｉｎｖｔは、リアクトルＬｔを介して、第３巻線１６ｔへ伝達される。第３フルブリッジ回路１１ｔと第３巻線１６ｔとの間に交流電流ＩＴｒｔが流れる。
　第３フルブリッジ回路１１ｔは、第３直流電源２ｔに電力を充電するとき（すなわち、第３直流電圧端子ＶＥｔから第３直流電源２ｔへ電力を出力するとき）には、半導体スイッチング素子Ｓａｔ～Ｓｄｔのスイッチング制御により、交流電圧Ｖｉｎｖｔを電力線ＰＬｔ及びＮＬｔの間の直流電圧である第２電圧Ｖｏ２に変換する。交流電圧Ｖｉｎｖｔは、リアクトルＬｔを介して、第３巻線１６ｔから第３フルブリッジ回路１１ｔへ伝達される。第３巻線１６ｔと第３フルブリッジ回路１１ｔとの間には、交流電流ＩＴｒｔが流れる。第３フルブリッジ回路１１ｔは、第１レグＬＧ１ｔを構成する半導体スイッチング素子Ｓａｔ，Ｓｂｔのスイッチングを停止し、オフに固定する。
　電流検出器ＣＴ１は、第２直流電源２ｓおよび第２直流電圧端子ＶＥｓに流れる電流Ｉｏ１を検出する。電流検出器ＣＴ２は、第３直流電源２ｔおよび第３直流電圧端子ＶＥｔに流れる電流Ｉｏ２を検出する。
　尚、リアクトルＬｐ，Ｌｓ，Ｌｔの各々は、リアクトル素子の接続によって構成されてもよく、第１巻線１６ｐ、第２巻線１６ｓ、第３巻線１６ｔの各々の漏れインダクタンスによって構成することも可能である。
　第１フルブリッジ回路１１ｐ、第２フルブリッジ回路１１ｓ、及び、第３フルブリッジ回路１１ｔの交流出力端は、多巻線変圧器２０Ａによって電気的に絶縁されて相互接続される。この結果、第１直流電源２ｐと、第２直流電源２ｓと、第３直流電源２ｔとの間では、多巻線変圧器２０Ａを介した絶縁を伴って電力伝送を行うことができる。コンバータ１００Ａにより、第１直流電源２ｐから第２直流電源２ｓおよび第３直流電源２ｔの電力伝送（第１直流電源放電動作）と、第２直流電源２ｓおよび第３直流電源２ｔから第１直流電源２ｐへの電力伝送（第１直流電源充電動作）との両方、即ち、双方向の電力変換が可能である。なお、第１直流電源充電動作時には、第２フルブリッジ回路１１ｓと第３フルブリッジ回路１１ｔの間で電力が授受される場合がある。
　第１フルブリッジ回路１１ｐ、第２フルブリッジ回路１１ｓ、および第３フルブリッジ回路１１ｔを構成する半導体スイッチング素子の各々は、例えば、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）及びＭＯＳＦＥＴ（Metal-oxide-Semiconductor　Field-effect　Transistor）等によって構成することができる。以下では、半導体スイッチング素子を、単に「スイッチング素子」とも称する。
　Ｉｏ１，Ｉｏ２の制御系が非線形の場合に、電流制御系の高帯域化が難しい。直流電源２ｐ，２ｓ，２ｔを電圧制御の対象とする場合に、平滑コンデンサなどの受動部品を大型化しなければならなくなる。
　本実施の形態では、以下に説明するように、多巻線変圧器の相数と同じ数の直流バスを備える絶縁型コンバータの変圧器における循環電力を抑制するとともに、電流制御系の非線形性を緩和し、電力分担を定量的に調整することによって、受動部品の小型化を実現することができる。
　スイッチング制御部１０Ａは、電流検出器ＣＴ１及びＣＴ２の検出値を用いて、第１電流Ｉｏ１及び第２電流Ｉｏ２を制御する。図６の構成例では、スイッチング制御部１０Ａは、第１電流Ｉｏ１が第１電流目標値Ｉｏ１＊に近づき、第２電流Ｉｏ２が第２電流目標値Ｉｏ２＊に近づくように、コンバータ１００Ａを制御する。
　具体的には、スイッチング制御部１０Ａは、電流制御部６０と、位相シフト量制御部７０とを有する。電流制御部６０は、減算器５ａ，５ｂと、ＰＩ制御部４ａ，４ｂとを備える。
　減算器５ａは、第１電流目標値Ｉｏ１＊から電流検出器ＣＴ１の検出値Ｉｏ１を減算することで、第１電流偏差ΔＩｏ１＝Ｉｏ１＊－Ｉｏ１を算出する。減算器５ｂは、第２電流目標値Ｉｏ２＊から電流検出器ＣＴ２の検出値Ｉｏ２を減算することで、第２電流偏差ΔＩｏ２＝Ｉｏ２＊－Ｉｏ２を算出する。
　ＰＩ制御部４ａは、減算器５ａからの第１電圧偏差ΔＩｏ１を比例積分することによって、第１電流Ｉｏ１を第１電流目標値Ｉｏ１＊に近づけるための指令値ＲＥＦ１を生成する。ＰＩ制御部４ｂは、減算器５ｂからの第２電圧偏差ΔＩｏ２を比例積分することによって、第２電流Ｉｏ２を第２電流目標値Ｉｏ２＊に近づけるための指令値ＲＥＦ２を生成する。
　位相シフト量制御部７０は、指令値ＲＥＦ１，ＲＥＦ２に基づいて、半導体スイッチング素子Ｓａｐ～Ｓｄｐ（第１フルブリッジ回路１１ｐ）のそれぞれのスイッチングを制御するゲート信号ＧＳａｐ～ＧＳｄｐと、半導体スイッチング素子Ｓａｓ～Ｓｄｓ（第２フルブリッジ回路１１ｓ）のそれぞれのスイッチングを制御するゲート信号ＧＳａｓ～ＧＳｄｓと、半導体スイッチング素子Ｓａｔ～Ｓｄｔ（第３フルブリッジ回路１１ｔ）のそれぞれのスイッチングを制御するゲート信号ＧＳａｔ～ＧＳｄｔとを生成する。指令値ＲＥＦ１は「第１指令値」の一実施例に対応し、指令値ＲＥＦ２は「第２指令値」の一実施例に対応する。
　第１フルブリッジ回路１１ｐ、第２フルブリッジ回路１１ｓ、および第３フルブリッジ回路１１ｔは、公知の任意の制御方式に従って動作させることが可能であるが、本実施の形態では、一例として、位相シフト量制御部７０が、以下に説明するように、第１フルブリッジ回路１１ｐ、第２フルブリッジ回路１１ｓ、および第３フルブリッジ回路１１ｔの交流出力端にそれぞれ生じる交流電圧Ｖｉｎｖｐ、Ｖｉｎｖｓ、及び、Ｖｉｎｖｔの間の位相シフト量を調節する位相シフトＰＷＭ（Pulse　Width　Modulation）制御により、上記電力伝送を伴って第１電圧Ｖｏ１及び第２電圧Ｖｏ２が制御されるものとする。従って、上述のゲート信号ＧＳａｐ～ＧＳｄｐ，ＧＳａｓ～ＧＳｄｓ，ＧＳａｔ～ＧＳｄｔは、指令値ＲＥＦ１，ＲＥＦ２から算出された位相シフト量を生じさせるためのスイッチングパターンに従って生成される。ゲート信号ＧＳａｐ～ＧＳｄｐ，ＧＳａｓ～ＧＳｄｓ，ＧＳａｔ～ＧＳｄｔは「コンバータの制御指令」の一実施例に対応する。
　第１フルブリッジ回路１１ｐ、第２フルブリッジ回路１１ｓ、および、第３フルブリッジ回路１１ｔの交流出力端にそれぞれ生じる交流電圧Ｖｉｎｖｐ、Ｖｉｎｖｓ、及び、Ｖｉｎｖｔの基準位相に対する位相シフト量をθ１、θ２、θ３とする。位相シフト量制御部７０は、指令値ＲＥＦ１、ＲＥＦ２から位相シフト量θ１、θ２、θ３を算出する。位相シフト量制御部７０は、位相シフト量θ１～θ３を実現できるように、第１フルブリッジ回路１１ｐ、第２フルブリッジ回路１１ｓ、および第３フルブリッジ回路１１ｔの半導体スイッチング素子のスイッチングを制御する。
　図７は、実施の形態２の電力変換装置１０００Ａのスイッチング制御の手順を表わすフローチャートである。
　ステップＳ１０１において、ＲＥＦ１がＲＥＦ２以上のときには、処理がステップＳ１０２に進み、ＲＥＦ１がＲＥＦ２未満のときには、処理がステップＳ１０６に進む。
　ステップＳ１０２において、位相シフト量制御部７０は、指令パターンＡに基づいて、図示される折れ線形状の特性に従って、位相シフト量θ１、θ２、θ３を設定する。
　具体的には、位相シフト量制御部７０は、ａを定数とした場合に、式（Ａ１）～（Ａ７）に従って、位相シフト量θ１、θ２、θ３を決定する。
　θ１＝（－π／ａ）×ＲＥＦ１　（－ａ≦ＲＥＦ１＜－ａ／２）・・・（Ａ１）
　θ１＝（π／ａ）×ＲＥＦ１＋π　（－ａ／２≦ＲＥＦ１＜０）・・・（Ａ２）
　θ１＝（－π／ａ）×ＲＥＦ１＋π　（０≦ＲＥＦ１≦ａ）・・・（Ａ３）
　θ２＝（π／ａ）×ＲＥＦ１＋π　（－ａ≦ＲＥＦ１＜０）・・・（Ａ４）
　θ２＝（－π／ａ）×ＲＥＦ１＋π　（０≦ＲＥＦ１＜ａ／２）・・・（Ａ５）
　θ２＝（π／ａ）×ＲＥＦ１　（ａ／２≦ＲＥＦ１≦ａ）・・・（Ａ６）
　θ３＝２π×（ＲＥＦ１－ＲＥＦ２）＋θ２　（－ａ≦ＲＥＦ１≦ａ）・・・（Ａ７）
　ここで、図７に示されるように、ａ＝０．５とすることができる。
　ステップＳ１０３において、ＲＥＦ１が０以上のときには、処理がステップＳ１０４に進み、ＲＥＦ１が０未満のときには、処理がステップＳ１０５に進む。
　ステップＳ１０４において、位相シフト量制御部７０は、コンバータ１００Ａが第１直流電源２ｐの放電動作を行なうと判定する。位相シフト量制御部７０は、第２フルブリッジ回路１１ｓの第１レグＬＧ１ｓを構成する半導体スイッチング素子Ｓａｓ，Ｓｂｓ、および第３フルブリッジ回路１１ｔの第１レグＬＧ１ｔを構成する半導体スイッチング素子Ｓａｔ，Ｓｂｔをオフに固定する。
　ステップＳ１０５において、位相シフト量制御部７０は、コンバータ１００Ａが第１直流電源２ｐの充電動作を行なうと判定する。位相シフト量制御部７０は、第１フルブリッジ回路１１ｐの第１レグＬＧ１ｐを構成する半導体スイッチング素子Ｓａｐ，Ｓｂｐをオフに固定する。
　ステップＳ１０６において、位相シフト量制御部７０は、指令パターンＢに基づいて、図示される折れ線形状の特性に従って、位相シフト量θ１、θ２、θ３を設定する。
　具体的には、位相シフト量制御部７０は、ａを定数とした場合に、式（Ｂ１）～（Ｂ７）に従って、位相シフト量θ１、θ２、θ３を決定する。
　θ１＝（－π／ａ）×ＲＥＦ２　（－ａ≦ＲＥＦ２＜－ａ／２）・・・（Ｂ１）
　θ１＝（π／ａ）×ＲＥＦ２＋π　（－ａ／２≦ＲＥＦ２＜０）・・・（Ｂ２）
　θ１＝（－π／ａ）×ＲＥＦ２＋π　（０≦ＲＥＦ２≦ａ）・・・（Ｂ３）
　θ３＝（π／ａ）×ＲＥＦ２＋π　（－ａ≦ＲＥＦ２＜０）・・・（Ｂ４）
　θ３＝（－π／ａ）×ＲＥＦ２＋π　（０≦ＲＥＦ２＜ａ／２）・・・（Ｂ５）
　θ３＝（π／ａ）×ＲＥＦ２　（ａ／２≦ＲＥＦ２≦ａ）・・・（Ｂ６）
　θ２＝２π×（ＲＥＦ２－ＲＥＦ１）＋θ３　（－ａ≦ＲＥＦ２≦ａ）・・・（Ｂ７）
　ここで、図７に示されるように、ａ＝０．５とすることができる。
　ステップＳ１０７において、ＲＥＦ２が０以上のときには、処理がステップＳ１０８に進み、ＲＥＦ２が０未満のときには、処理がステップＳ１０９に進む。
　ステップＳ１０８において、位相シフト量制御部７０は、コンバータ１００Ａが第１直流電源２ｐの放電動作を行なうと判定する。位相シフト量制御部７０は、第２フルブリッジ回路１１ｓの第１レグＬＧ１ｓを構成する半導体スイッチング素子Ｓａｓ，Ｓｂｓ、および第３フルブリッジ回路１１ｔの第１レグＬＧ１ｔを構成する半導体スイッチング素子Ｓａｔ，Ｓｂｔをオフに固定する。
　ステップＳ１０９において、位相シフト量制御部７０は、コンバータ１００Ａが第１直流電源２ｐの充電動作を行なうと判定する。位相シフト量制御部７０は、第１フルブリッジ回路１１ｐの第１レグＬＧ１ｐを構成する半導体スイッチング素子Ｓａｐ，Ｓｂｐをオフに固定する。
　位相シフト量制御部７０は、上述ように設定されたスイッチング停止制御、および位相シフト量θ１～θ３が実現されるように、第１フルブリッジ回路１１ｐ、第２フルブリッジ回路１１ｓ、及び、第３フルブリッジ回路１１ｔの半導体スイッチング素子をスイッチング制御するためのＧＳａｐ～ＧＳｄｐ，ＧＳａｓ～ＧＳｄｓ，ＧＳａｔ～ＧＳｄｔを生成する。
　指令パターンＡおよび指令パターンＢによって、指令値ＲＥＦ１に対応する出力ポート１（第２直流電圧端子ＶＥｓ）と指令値ＲＥＦ２に対応する出力ポート２（第３直流電圧端子ＶＥｔ）が平衡（電圧および回路定数等価、ＲＥＦ１＝ＲＥＦ２）する条件を基準に指令値が生成される。指令パターンＡおよび指令パターンＢは、それぞれθ２とθ３の一方を平衡状態からシフトさせている。例えば、θ２のみで調整する場合には、出力ポート１（第２直流電圧端子ＶＥｓ）と出力ポート２（第３直流電圧端子ＶＥｔ）の構成および出力条件を入れ替えた場合に多巻線変圧器２０Ａに発生する電流と電圧は、入れ替え前後で出力ポート１（第２直流電圧端子ＶＥｓ）と出力ポート２（第３直流電圧端子ＶＥｔ）が対称にならない。この対称性が損なわれた場合は、各出力ポート電流の制御性能が悪化し、想定していない動作モード発生による無効電力抑制効果が低下する。その結果と、受動部品（平滑コンデンサ、多巻線変圧器）を大型化しなければならなくなる。
　図８は、図７の手順に従って、指令値ＲＥＦ１およびＲＥＦ２に応じて位相シフト量θ１、θ２、θ３を制御した際のコンバータ１００Ａの各部の波形例を表わす図である。
　図８（ａ）には、Ｖｉｎが示され、図８（ｂ）には、Ｖｉｎｖｐ、Ｖｉｎｖｓ、Ｖｉｎｖｔが示され、図８（ｃ）には、ＩＴｒｐ、ＩＴｒｓ、ＩＴｒｔが示され、図８（ｄ）には、Ｖｏ１、Ｖｏ２が示され、図８（ｅ）には、多巻線変圧器２０Ａの１次側の電力、２次側（第２直流電源２ｓ）の電力、３次側（第３直流電源２ｔ）の電力が示されている。
　図９は、実施の形態１の電流制御部６０の制御ブロック線図５００を表わす。
　制御ブロック線図５００は、指令値ＲＥＦ１およびＲＥＦ２と、指令値ＲＥＦ１およびＲＥＦ２に従って変化する出力電流Ｉｏ１およびＩｏ２との関係を表わす。
　図９に示すように、Ｇａｉｎ１がＲＥＦ１およびＲＥＦ２から、Ｉｏ１を生成する。Ｇａｉｎ２がＲＥＦ１およびＲＥＦ２から、Ｉｏ２を生成する。
　Ｇａｉｎ１およびＧａｉｎ２が、ＲＥＦ１とＲＥＦ２の０～２次の項に対応するゲインを備える場合は、出力電流Ｉｏ１とＩｏ２は、式（１）式で表される。
Figure JPOXMLDOC01-appb-M000001
　図７に示すようなスイッチング制御を実行した場合には、様々な動作モードが発生する。式（１）で示すＧａｉｎ１の制御ブロックおよびＧａｉｎ２の制御ブロックのパラメータは動作モードごとに変化する。ここで、出力電流Ｉｏ１およびＩｏ２は、指令値ＲＥＦ１およびＲＥＦ２を用いて動作モードごとに異なる関係式で表すことができる。これらの代表的なモードを各ブリッジ電圧のレベル数と、入力電流Ｉｉｎの状態とに応じて、以下のように定義する。なお、以下の動作モードの説明では、多巻線変圧器２０Ａの損失増加につながる循環電力が発生しないモードを代表モードとしている。
　以下の説明では、放電モードとは、コンバータ１００Ａが第１直流電源２ｐの放電動作（第１直流電源２ｐから第１直流電圧端子ＶＥｐに電力を出力する動作）を行なうモードであり、充電モードとは、コンバータ１００Ａが第１直流電源２ｐの充電動作（第１直流電圧端子ＶＥｐから第１直流電源２ｐに電力を出力する動作）を行なうモードである。
　第１ブリッジ交流電圧３レベルとは、｛±Vin、０｝である。第１ブリッジ交流電圧５レベルとは、｛±Vin、±Vin／２（多巻線変圧器電圧）、０｝である。
　第２ブリッジ交流電圧３レベルとは、｛±Vo1、０｝である。第２ブリッジ交流電圧５レベルとは、｛±Vo1、±Vin（多巻線変圧器電圧）、０｝である。第２ブリッジ交流電圧７レベルとは、｛±Vo1、±Vin（多巻線変圧器電圧）、±Vin／２（多巻線変圧器電圧）、０｝である。第２ブリッジ交流電圧９レベルとは、｛±Vo1、±Vin（多巻線変圧器電圧）、±Vin／２（多巻線変圧器電圧）、±（Vin＋（Vo1－Vin）／２）（多巻線変圧器電圧）、０｝である。
　第３ブリッジ交流電圧３レベルとは、｛±Vo2、０｝である。第３ブリッジ交流電圧５レベルとは、｛±Vo2、±Vin（多巻線変圧器電圧）、０｝である。第３ブリッジ交流電圧７レベルとは、｛±Vo2、±Vin（多巻線変圧器電圧）、±Vin／２（多巻線変圧器電圧）、０｝である。第３ブリッジ交流電圧９レベルとは、｛±Vo2、±Vin（多巻線変圧器電圧）、±Vin／２（多巻線変圧器電圧）、±（Vin＋（Vo2－Vin）／２）（多巻線変圧器電圧）、０｝である。
　（Ｄ１）放電モード１
　第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧９レベル、および第３ブリッジ交流電圧５レベルが設定される、または、第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧５レベル、および第３ブリッジ交流電圧９レベルが設定される。
　（Ｄ２）放電モード２
　第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧７レベル、および第３ブリッジ交流電圧５レベルが設定される、または、第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧５レベル、および第３ブリッジ交流電圧７レベルが設定される。
　（Ｄ３）放電モード３
　第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧９レベル、および第３ブリッジ交流電圧３レベルが設定される、または、第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧３レベル、および第３ブリッジ交流電圧９レベルが設定される。
　（Ｄ４）放電モード４
　第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧７レベル、および第３ブリッジ交流電圧３レベルが設定される、または、第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧３レベル、および第３ブリッジ交流電圧７レベルが設定される。
　（Ｄ５）放電モード５
　第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧５レベル、および第３ブリッジ交流電圧３レベルが設定される、または、第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧３レベル、および第３ブリッジ交流電圧５レベルが設定される。
　（Ｃ１）充電モード１
　第１ブリッジ交流電圧５レベル、第２ブリッジ交流電圧３レベル、および第３ブリッジ交流電圧３レベルが設定され、入力電流がゼロに設定される。
　（Ｃ２）充電モード２
　第１ブリッジ交流電圧５レベル、第２ブリッジ交流電圧３レベル、および第３ブリッジ交流電圧３レベルが設定され、入力電流ゼロ以外に設定され、θ１＜θ２またはθ１＜θ３が設定される。
　（Ｃ３）充電モード３
　第１ブリッジ交流電圧５レベル、第２ブリッジ交流電圧３レベル、および第３ブリッジ交流電圧３レベルが設定され、入力電流がゼロ以外に設定され、θ１≧θ２またはθ１≧θ３に設定される。
　（Ｃ４）充電モード４
　第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧３レベル、および第３ブリッジ交流電圧３レベルが設定され、θ１＜θ２またはθ１＜θ３が設定される。
　（Ｃ５）充電モード５
　第１ブリッジ交流電圧３レベル、第２ブリッジ交流電圧３レベル、および第３ブリッジ交流電圧３レベルが設定され、θ１≧θ２またはθ１≧θ３が設定される。
　図１０は、代表的な電圧条件における、指令パターンＡにおける動作モード例を表わす図である。
　ＲＥＦ１－ＲＥＦ２が０の場合において、ＲＥＦ１がある値以下のときに、放電モード２が設定され、ＲＥＦ１がある値を超えるときに、放電モード５が設定される。
　ＲＥＦ１－ＲＥＦ２が正の場合において、ＲＥＦ１がある値以下のときに、放電モード１、放電モード３、または放電モード５が設定され、ＲＥＦ１がある値を超えるときに、放電モード３、または放電モード４が設定される。
　図１１は、代表的な電圧条件における、指令パターンＢにおける動作モード例を表わす図である。
　ＲＥＦ１－ＲＥＦ２が負の場合において、ＲＥＦ２がある値以下のときに、放電モード１、放電モード３、または放電モード４が設定され、ＲＥＦ２がある値を超えるときに、放電モード３、または放電モード４が設定される。
　ＲＥＦ１－ＲＥＦ２が０の場合において、ＲＥＦ２がある値以下のときに、放電モード２が設定され、ＲＥＦ２がある値を超えるときに、放電モード５が設定される。
　なお、未定義の動作モードに関しては本実施の形態にて動作対象外とする。
　図１２（ａ）は、代表的な電圧条件における指令パターンＡでのＲＥＦ１に対する出力電流Ｉｉｎの例を表わす図である。図１２（ｂ）は、代表的な電圧条件における指令パターンＡでのＲＥＦ１に対する出力電流Ｉｏ１の例を表わす図である。図１２（ｃ）は、代表的な電圧条件における指令パターンＡでのＲＥＦ１に対する出力電流Ｉｏ２の例を表わす図である。
　図１２（ｄ）は、代表的な電圧条件における指令パターンＢでのＲＥＦ２に対する出力電流Ｉｉｎの例を表わす図である。図１２（ｅ）は、代表的な電圧条件における指令パターンＢでのＲＥＦ２に対する出力電流Ｉｏ１の例を表わす図である。図１２（ｆ）は、代表的な電圧条件における指令パターンＢでのＲＥＦ２に対する出力電流Ｉｏ２の例を表わす図である。
　図１２（ａ）～（ｆ）に示されるように、指令パターンに対する各出力電流の関係性が非線形である。よって、以下では代表的な動作モードの各出力電流の状態平均値（キャリア１周期あたりの平均値）を示す。
　以下の説明では、指令Ｄおよび指令ｄＤは、以下の式で表される。
　ＲＥＦ１＞ＲＥＦ２の場合、Ｄ＝ＲＥＦ１、ｄＤ＝ＲＥＦ１－ＲＥＦ２・・・（Ｒ１）
　ＲＥＦ１＜ＲＥＦ２の場合、Ｄ＝ＲＥＦ２、ｄＤ＝ＲＥＦ２－ＲＥＦ１・・・（Ｒ２）
　ＲＥＦ１＝ＲＥＦ２の場合、Ｄ＝ＲＥＦ１＝ＲＥＦ２、ｄＤ＝０・・・（Ｒ３）
　電池側平均電流および入力ポート平均電流とは、Ｉｉｎの平均電流である。出力ポート平均電流とは、Ｉｏ１の平均電流とＩｏ２の平均電流の平均である。各ブリッジ出力電圧とは、交流電圧ＶＴｒｐ、ＶＴｒｓ、ＶＴｒｔである。変圧器各相電流とは、交流電流ＩＴｒｐ、ＩＴｒｓ、ＩＴｒｔである。
　図１３は、指令パターンＡにおける放電モード１の波形例を表わす図である。
　放電モード１の指令パターンＡにおいて、出力電流Ｉｏ１、Ｉｏ２は位相シフト量θ１，θ２，θ３を用いて式（２）で表すことができる。
Figure JPOXMLDOC01-appb-M000002
　放電モード１の指令パターンＡにおいて、ＲＥＦ１が０以上、かつ０．２５未満の場合は、θ１がπ（１―２ＲＥＦ１）、θ２がπ（１―２ＲＥＦ１）、θ３がπ（１―２ＲＥＦ２）の値を取るため、式（２）が式（２ａ）に置き換わる。
Figure JPOXMLDOC01-appb-M000003
　放電モード１の指令パターンＡにおいて、ＲＥＦ１が０．２５以上の場合は、θ１がπ（１―２ＲＥＦ１）、θ２が２πＲＥＦ１、θ３が２πＲＥＦ２の値を取るため、式（２）が式（２ｂ）に置き換わる。
Figure JPOXMLDOC01-appb-M000004
　図１４は、指令パターンＡにおける放電モード２の波形例を表わす図である。
　放電モード２の指令パターンＡにおいて、出力電流Ｉｏ１、Ｉｏ２は位相シフト量θ１，θ２，θ３を用いて式（３）で表すことができる。
Figure JPOXMLDOC01-appb-M000005
　放電モード２の指令パターンＡにおいて、ＲＥＦ１が０以上、かつ０．２５未満の場合は、θ１がπ（１―２ＲＥＦ１）、θ２がπ（１―２ＲＥＦ１）、θ３がπ（１―２ＲＥＦ２）の値を取るため、式（３）が式（３ａ）に置き換わる。
Figure JPOXMLDOC01-appb-M000006
　放電モード２の指令パターンＡにおいて、ＲＥＦ１が０．２５以上の場合は、θ１がπ（１―２ＲＥＦ１）、θ２が２πＲＥＦ１、θ３が２πＲＥＦ２の値を取るため、式（３）が式（３ｂ）に置き換わる。
Figure JPOXMLDOC01-appb-M000007
　図１５は、指令パターンＡにおける放電モード３の波形例を表わす図である。
　放電モード３の指令パターンＡにおいて、出力電流Ｉｏ１、Ｉｏ２は位相シフト量θ１，θ２，θ３を用いて式（４）で表すことができる。
Figure JPOXMLDOC01-appb-M000008
　放電モード３の指令パターンＡにおいて、ＲＥＦ１が０以上、かつ０．２５未満の場合は、θ１がπ（１―２ＲＥＦ１）、θ２がπ（１―２ＲＥＦ１）、θ３がπ（１―２ＲＥＦ２）の値を取るため、式（４）が式（４ａ）に置き換わる。
Figure JPOXMLDOC01-appb-M000009
　放電モード３の指令パターンＡにおいて、ＲＥＦ１が０．２５以上の場合は、θ１がπ（１―２ＲＥＦ１）、θ２が２πＲＥＦ１、θ３が２πＲＥＦ２の値を取るため、式（４）が式（４ｂ）に置き換わる。
Figure JPOXMLDOC01-appb-M000010
　図１６は、指令パターンＡにおける放電モード４の波形例を表わす図である。図１７は、指令パターンＡにおける放電モード５の波形例を表わす図である。図１８は、指令パターンＡにおける充電モード１の波形例を表わす図である。図１９は、指令パターンＡにおける充電モード２の波形例を表わす図である。図２０は、指令パターンＡにおける充電モード３の波形例を表わす図である。図２１は、指令パターンＡにおける充電モード４の波形例を表わす図である。図２２は、指令パターンＡにおける充電モード５の波形例を表わす図である。
　放電モード４、放電モード５、充電モード１、充電モード２、充電モード３、充電モード４、および充電モード５においても、同様にして、式（２）～（４）、（２ａ）～（４ａ）、（２ｂ）～（４ｂ）と同等の式を得ることができる。
　指令パターンＢの特性は、指令パターンＡの特性のθ２とθ３を入れ替えた特性となる。よって、説明は繰り返さない。
　なお、上記で説明した指令パターンＡおよび指令パターンＢは一例である。実施の形態１に関しても、同様にして、平衡状態を基準とした指令パターンをベースとして位相シフト量を生成することができる。
　実施の形態３．
　実施の形態２で説明したように、電力変換装置は、様々な動作モードを備える。ここで、上述の複数の式のうち、２つの式のＩｏ１とＩｏ２とが共に一致する条件は、２つの式のモードの境界であるといえる。
　例えば、指令パターンＡにおいてＲＥＦ１が０．２５以上の場合における放電モード１と放電モード２との境界は、式（２ｂ）と式（３ｂ）より、式（１２）のように求まる。ここで、式の簡単化のため、指令値ＲＥＦ１と指令値ＲＥＦ２の差をｄＲと置いた。
　ＲＥＦ１が式（１２）で示される値以下のときに、放電モード１であると判定し、ＲＥＦ１が式（１２）で示される値を超えるときに、放電モード２であると判定することができる。
　同様に、５つの放電モードの中の任意の２つの放電モードの間の境界を定義することができる。そして、Ｘ軸をｄＲ、Ｙ軸をＲＥＦ１とした平面上で各放電モードの領域が境界によって区切られる。よって、Ｘ（ｄＲ）、Ｙ（ＲＥＦ１）がＸＹ平面上のどの領域に属するかによって、コンバータ１００Ａが、５つの放電モードのうちのどの放電モードで動作しているかを判断することができる。
　同様に、よって、Ｘ（ｄＲ）、Ｙ（ＲＥＦ２）がＸＹ平面上のどの領域に属するかによって、コンバータ１００Ａが、５つの充電モードのうちのどの充電モードで動作しているかを判断することができる。
Figure JPOXMLDOC01-appb-M000011
　このように、隣り合う動作モードにおけるＩｏ１とＩｏ２とが一致する条件を求めることによって、動作モードの境界を求めることができる。なお、入力電圧Ｖｉｎと出力電圧Ｖｏ１、Ｖｏ２の大小関係に応じて、実施の形態２で示した動作モードに対して発生しない動作モードおよび追加される動作モードが生じるが、隣り合う動作モードが一致する条件を求めることによって、動作モード境界を導出できることは変わらない。
　上記の様に動作モードの境界を予め解析することによって、動作モードは、指令値ＲＥＦ１とＲＥＦ２とによって検出することができる。しかし、動作モードごとに、式（１）に対応する係数が異なるため、制御の非線形性の課題は残存する。
　そこで、式（１）を式（１３）のように置き換えて微小変化量に対する特性を抽出する。
Figure JPOXMLDOC01-appb-M000012
　式（１４）は、式（１３）から式（１）を減算した式である。
Figure JPOXMLDOC01-appb-M000013
　式（１４）のΔＲＥＦ１の２乗項と、ΔＲＥＦ２の２乗項と、ΔＲＥＦ１とΔＲＥＦ２との積とは、ΔＲＥＦ１とΔＲＥＦ２が共に±０．５の範囲で設定されるため、ΔＲＥＦ１とΔＲＥＦ２に対して非常に小さい値となる、よって、式（１４）は、式（１５）で近似できる。
Figure JPOXMLDOC01-appb-M000014
　図２３は、指令値ＲＥＦ１およびＲＥＦ２と、指令値ＲＥＦ１およびＲＥＦ２に従って変化する出力電流Ｉｏ１およびＩｏ２との関係を表わす制御ブロック線図を離散系に変換した図である。図２３は、式（１５）に基づいて、図９で示した連続系の制御ブロックを離散系に変換したものである。
　ＧＡ１は、ΔＩ１に対するΔＲＥＦ１のゲインである。ＧＡ２は、ΔＩ１に対するΔＲＥＦ２のゲインである。ＧＢ１は、ΔＩ２に対するΔＲＥＦ１のゲインである。ＧＢ２は、ΔＩ２に対するΔＲＥＦ２のゲインである。
　ゲインＧＡ１（１４ａ）の値は、Ｇａ１１、Ｇａｘ、Ｇａ１２、ＲＥＦ１、およびＲＥＦ２によって算出することができる。ゲインＧＡ２（１４ｃ）の値は、Ｇａ２１、Ｇａｘ、Ｇａ２２、ＲＥＦ１、およびＲＥＦ２によって算出することができる。ゲインＧＢ１（１４ｂ）の値は、Ｇｂ１１、Ｇｂｘ、Ｇｂ１２、ＲＥＦ１、およびＲＥＦ２によって算出することができる。ゲインＧＢ２（１４ｄ）の値は、Ｇｂ２１、Ｇｂｘ、Ｇｂ２２、ＲＥＦ１、およびＲＥＦ２によって算出することができる。
　Ｇａ１１、Ｇａｘ、Ｇａ１２、Ｇａ２１、Ｇａｘ、Ｇａ２２、Ｇｂ１１、Ｇｂｘ、Ｇｂ１２、Ｇｂ２１、Ｇｂｘ、Ｇｂ２２の値は、動作モードによって異なる。これらの値は、式（１）と、（２ａ）～（４ａ）、（２ｂ）～（４ｂ）などとを比較することによって設定することができる。
　たとえば、放電モード１において、ＲＥＦ１が０以上、かつ０．２５未満の場合は、式（１）と式（２ａ）との比較によって、これらの値を設定することができる。
　遅延器１３ａおよび減算器１２ａによって、ＲＥＦ１からΔＲＥＦ１が生成される。ΔＲＥＦ１とゲインＧＡ１（１４ａ）の乗算結果と、ΔＲＥＦ２とゲインＧＡ２（１４ｃ）との乗算結果が加算器１７ａによって加算されることによって、ΔＩ１が生成される。加算器１８ａおよび遅延器１５ａによって、ΔＩ１からＩｏ１が生成される。
　遅延器１３ｂおよび減算器１２ｂによって、ＲＥＦ２からΔＲＥＦ２が生成される。ΔＲＥＦ１とゲインＧＢ１（１４ｂ）の乗算結果と、ΔＲＥＦ２とゲインＧＢ２（１４ｄ）との乗算結果が加算器１７ｂによって加算されることによって、ΔＩ２が生成される。加算器１８ｂおよび遅延器１５ｂによって、ΔＩ２からＩｏ２が生成される。
　式（１５）および図２３に示すように、ΔＩ１およびΔＩ２は、それぞれΔＲＥＦ１およびΔＲＥＦ２の関数である。
　図２４は、実施の形態３の電力変換装置１０００Ｂの概略的な回路図である。
　実施の形態３の電力変換装置１０００Ｂのスイッチング制御部１０Ｂは、電流制御部６０Ｂと、位相シフト量制御部７０とを備える。
　図２５は、電流制御部６０Ｂの詳細な構成を表わす図である。
　電流制御部６０Ｂは、減算器５ａ，５ｂと、ＰＩ制御部２２ａ，２２ｂと、ゲイン演算部９１と、動作モード検出部８０と、ゲイン補償部９０と、加算器１８ａ，１８ｂと、遅延器１５ａ，１５ｂと、加算器３２ａ，３２ｂと、遅延器３１ａ，３１ｂとを備える。
　減算器５ａは、第１電流目標値Ｉｏ１＊から電流検出器ＣＴ１の検出値Ｉｏ１を減算することで、第１電流偏差ΔＩｏ１＝Ｉｏ１＊－Ｉｏ１を算出する。減算器５ｂは、第２電流目標値Ｉｏ２＊から電流検出器ＣＴ２の検出値Ｉｏ２を減算することで、第２電流偏差ΔＩｏ２＝Ｉｏ２＊－Ｉｏ２を算出する。
　ＰＩ制御部２２ａは、減算器５ａからの第１電流偏差ΔＩｏ１を比例積分することによって、第１電流の変化量の目標値ΔＩ１＊を生成する。ＰＩ制御部２２ｂは、減算器５ｂからの第１電流偏差ΔＩｏ１を比例積分することによって、第２電流の変化量の目標値ΔＩ２＊を生成する。
　ゲイン演算部９１は、図２３と同様の、ゲインＧＡ１（１４ａ）、ゲインＧＢ１（１４ｂ）、ゲインＧＡ２（１４ｃ）、ゲインＧＢ２（１４ｄ）、および加算器１７ａ，１７ｂを備える。
　動作モード検出部８０は、制御性に係るコンバータ１００Ａの動作モードを検出する。動作モード検出部８０は、ＲＥＦ１がＲＥＦ２以上のときには、ＲＥＦ１とｄＲ（＝ＲＥＦ１－ＲＥＦ２）とに基づいて、コンバータ１００Ａの動作モードを決定する。動作モード検出部８０は、ＲＥＦ１がＲＥＦ２未満のときには、ＲＥＦ２とｄＲ（＝ＲＥＦ２－ＲＥＦ１）とに基づいて、コンバータ１００Ａの動作モードを決定する。
　ゲイン補償部９０は、動作モードに基づいて、第１電流の変化量の目標値ΔＩ１＊、および第２電流の変化量の目標値ΔＩ２＊を補正して、ΔＲＥＦ１およびΔＲＥＦ２を生成する。
　ゲイン補償部９０は、減算器２３ａ，２３ｂと、ゲイン１／ＧＡ１ｘ（２１ａ）、ゲインＧＢ１ｘ（２１ｂ）と、ゲインＧＡ２ｘ（２１ｃ）と、ゲイン１／ＧＢ２ｘ（２１ｄ）とを備える。
　減算器２３ａは、第１電流の変化量の目標値ΔＩ１＊から、ゲインＧＡ２ｘ（２１ｃ）の出力を減算する。減算器２３ｂは、第２電流の変化量の目標値ΔＩ２＊から、ゲインＧＢ１ｘ（２１ｂ）の出力を減算する。
　減算器２３ａの出力と、ゲイン１／ＧＡ１ｘ（２１ａ）の乗算結果からΔＲＥＦ１が得られる。ΔＲＥＦ１とゲインＧＢ１ｘ（２１ｂ）の乗算結果が減算器２３ｂに送られる。
　減算器２３ｂの出力と、ゲイン１／ＧＡ２ｘ（２１ｄ）の乗算結果からΔＲＥＦ２が得られる。ΔＲＥＦ２とゲインＧＢ２ｘ（２１ｃ）の乗算結果が減算器２３ａに送られる。
　ΔＲＥＦ１とゲインＧＡ１（１４ａ）の乗算結果と、ΔＲＥＦ２とゲインＧＡ２（１４Ｃ）との乗算結果が加算器１７ａによって加算されることによって、ΔＩ１が生成される。加算器１８ａおよび遅延器１５ａによって、ΔＩ１からＩｏ１が生成される。
　ΔＲＥＦ１とゲインＧＢ１（１４ｂ）の乗算結果と、ΔＲＥＦ２とゲインＧＢ２（１４３）との乗算結果が加算器１７ｂによって加算されることによって、ΔＩ２が生成される。加算器１８ｂおよび遅延器１５ｂによって、ΔＩ２からＩｏ２が生成される。
　加算器３２ａおよび遅延器３１ａによって、ΔＲＥＦ１からＲＥＦ１が得られる。加算器３２ａおよび遅延器３１ａによって、ΔＲＥＦ１からＲＥＦ１が得られる。
　補償ゲインＧＡ１ｘ，ＧＡ２ｘ，ＧＢ１ｘ，ＧＢ２ｘの値をＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２と同じ値に定めることによって、電流制御部６０ＢにおけるΔＩ１＊からΔＩ１までの制御非線形性と、ΔＩ２＊からΔＩ２までの制御非線形性とを改善できる。
　本実施の形態では、２つの出力ポートを電圧源とした。しかし、これら電圧源を電力変換装置１０００Ｂが生成する場合は出力端に接続するコンデンサ容量を小さくするために出力電流の線径な制御性が求められ、実施の形態２で示した構成は前記課題緩和を実現できる。
　以上の説明で示した関係より，ＶｉｎとＶｏ１，Ｖｏ２の関係と、出力電流の不平衡度合が予め定まっている場合において、Ｉｏ１，Ｉｏ２の実効値はＩｉｎの実効値より小さくなる。よって、リアクトル小型化の観点から不平衡度合に応じて、リアクトルＬｓとＬｔは、Ｌｐに比べて細い線径の導体を用いた小型なコアを含み、リアクトルＬｓとＬｔは、Ｌｐと同程度のインダクタンス値を有するのが望ましい。
　また、位相シフト量に対する電力伝送特性が式（２）～（４ｂ）で示した通りであり，回路波形特性が図１３～図２２で示した通りであるので、リアクトルＬｐ，Ｌｓ，Ｌｔは制御特性の変更および損失特性の変更を目的として異なるインダクタンス値を採用しても良い。
　図２６は、Ｌ値共通条件における電力変換装置の放電動作の波形例を表わす図である。図２７は、Ｌ値別条件における電力変換装置の放電動作の波形例を表わす図である。
　図２７におけるＬ値は、図２６におけるＬ値を基準Ｌ０として、ＬｐをＬ０の0.75倍、ＬｓおよびＬｔをＬ０の1.5倍に設定した。
　図２６および図２７を参照すると、Ｌ値共通条件とＬ値別条件ではリアクトルに生じる電圧の印加時間傾向に差異があることが判る。リアクトルの鉄損に係るリアクトル電圧の時間積を比較するとＬ値共通条件はＬ値別条件に比べて、Ｌｐの電圧時間積が大きく、ＬｓおよびとＬｔの電圧時間積が小さいことを確認できる。
　Ｌｐ、Ｌｓ、Ｌｔが同じ磁性部品によって構成される場合、Ｌ値別条件はＬ値共通条件に比べて、Ｌｐの値がＬｓの値およびＬｔの値よりも小さい。
　つまり、Ｌｐの方がＬｓおよびＬｔよりも磁性部品に対する銅線の巻き数が小さいことを意味しているため、Ｌｐの鉄損が大きくなり、ＬｓおよびＬｔの鉄損が小さくなる。よって、Ｌｐの損失を基準としてリアクトルを設計した場合は、ＬｓとＬｔにおいて発生する熱量がＬｐより小さいため、ＬｓとＬｔの大型化に繋がる。これに対して、Ｌ値別条件の場合は、Ｌｐ、Ｌｓ、Ｌｔの電圧時間積が同じとなるようにＬ値を分散する構成のため、同じ磁性部品で同等の鉄損が生じる２種類のリアクトルを選択できる。これにより、Ｌ値別条件では、同じ磁性部品で異なるＬ値を有する２種類のリアクトルを必要とするが、Ｌ値共通条件に比べて、Ｌｐ、Ｌｓ、Ｌｔの最大鉄損が減る。その結果、小さな磁性部品を選択できるため、大型化の課題を改善できる。
　以上説明したように、実施の形態３の電力変換装置は、様々な動作モードを備えるコンバータにおいて、制御の非線形性を緩和することによって電力分担を定量的に調整することができる。したがって、実施の形態３の電力変換装置は、多巻線変圧器の相数と同じ直流バスを備える絶縁型コンバータの変圧器における循環電力を抑制するとともに、複数の放電フルブリッジ回路の群、または、充電フルブリッジ回路の群における電力分担を定量的に調整することができる。
　変形例．
　（１）変形例１
　図２８は、変形例１の電力変換装置１０００Ａの概略的な回路図である。
　変形例１では、第２直流電圧端子ＶＥｓおよび第３直流電圧端子ＶＥｔは、並列に直流電源２ｒと接続される。直流電源２ｒの電圧Ｖｏ、第２直流電圧端子ＶＥｓの電圧Ｖｏ１、および第３直流電圧端子ＶＥｔの電圧Ｖｏ２が等しくなる。
　（２）変形例２
　図２９は、変形例２の電力変換装置１０００Ａの概略的な回路図である。
　変形例２では、第２直流電圧端子ＶＥｓおよび第３直流電圧端子ＶＥｔは、直列に直流電源２ｕと接続される。直流電源２ｕの電圧Ｖｏは、第２直流電圧端子ＶＥｓの電圧Ｖｏ１と、第３直流電圧端子ＶＥｔの電圧Ｖｏ２との和となる。
　（３）変形例３
　上述の説明で述べた直流電源２ｓ、２ｔ、２ｒ、２ｕは、負荷であってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　２－１，２－Ｍ，２－Ｍ＋，２－Ｎ，２ｐ，２ｓ，２ｔ　直流電源、４ａ，４ｂ，２２ａ，２２ｂ　ＰＩ制御部、５ａ，５ｂ，１２ａ，１２ｂ，２３ａ，２３ｂ　減算器、１０，１０Ａ，１０Ｂ　スイッチング制御部、１１－１，１１－Ｍ，１１－Ｍ＋，１１－Ｎ　フルブリッジ回路、１３ａ，１３ｂ，１５ａ，１５ｂ，３１ａ，３１ｂ　遅延器、１６－１，１６－Ｍ，１６－Ｍ＋，１６－Ｎ，１６ｐ，１６ｓ，１６ｔ　巻線、１７ａ，１７ｂ，１８ａ，１８ｂ，３２ａ，３２ｂ　加算器、１９　コア、２０，２０Ａ　多巻線変圧器、６０，６０Ｂ　電流制御部、７０　位相シフト量制御部、８０　動作モード検出部、９０　ゲイン補償部、９１　ゲイン演算部、１００，１００Ａ　コンバータ、５００　制御ブロック線図、１０００，１０００Ａ，１０００Ｂ　電力変換装置、ＣＴ１，ＣＴ２　電流検出器、ＬＧ１１，ＬＧ１Ｍ，ＬＧ１Ｍ＋，ＬＧ１Ｎ，ＬＧ１ｐ，ＬＧ１ｓ，ＬＧ１ｔ　第１レグ、ＬＧ２１，ＬＧ２Ｍ，ＬＧ２Ｍ＋，ＬＧ２Ｎ，ＬＧ２ｐ，ＬＧ２ｓ，ＬＧ２ｔ　第２レグ、Ｌ１，ＬＭ，ＬＭ＋，ＬＮ，Ｌｐ，Ｌｓ，Ｌｔ　リアクトル、ＮＬ１，ＮＬＭ，ＮＬＭ＋，ＮＬ，ＮＬｐ，ＮＬｓ，ＮＬｔ，ＰＬ１，ＰＬＭ，ＰＬＭ＋，ＰＬＮ，ＰＬｐ，ＰＬｓ，ＰＬｔ　電力線、Ｓａ１，ＳａＭ，ＳａＭ＋，ＳａＮ，Ｓａｐ，Ｓａｓ，Ｓａｔ，Ｓｂ１，ＳｂＭ，ＳｂＭ＋，ＳｂＮ，Ｓｂｐ，Ｓｂｓ，Ｓｂｔ，Ｓｃ１，ＳｃＭ，ＳｃＭ＋，ＳｃＮ，Ｓｃｐ，Ｓｃｓ，Ｓｃｔ，Ｓｄ１，ＳｄＭ，ＳｄＭ＋，ＳｄＮ，Ｓｄｐ，Ｓｄｓ，Ｓｄｔ　半導体スイッチング素子、ＧＡ１，ＧＡ１ｘ，ＧＡ２，ＧＡ２ｘ，ＧＢ１，ＧＢ１ｘ，ＧＢ２，ＧＢ２ｘ　ゲイン、ＶＥ１～ＶＥＮ，ＶＥｐ，ＶＥｓ，ＶＥｔ　直流電圧端子、Ｐ１～ＰＮ，Ｎ１～ＮＮ，Ｐｐ，Ｎｐ，Ｐｓ，Ｎｓ，Ｐｔ，Ｎｔ　端子。

Claims (14)

  1. 　Ｎ個の直流電圧端子と、
    　コンバータと、
    　前記コンバータに含まれるスイッチング素子のスイッチングを制御するスイッチング制御部とを備え、
    　前記Ｎ個の直流電圧端子の少なくとも１つは、直流電源に接続され、
    　前記コンバータは、
    　Ｎ個（Ｎ≧３）の巻線を有する多巻線変圧器と、
    　各々が、第１レグ、第２レグ、およびリアクトルを有し、対応する前記直流電圧端子および対応する前記巻線に接続されるＮ個のフルブリッジ回路とを含み、
    　前記スイッチング制御部は、前記Ｎ個のフルブリッジ回路のうちＭ個（Ｎ－１≧Ｍ≧１）のフルブリッジ回路の各々に含まれる前記第１レグおよび前記第２レグのスイッチング素子をスイッチングし、残りの（Ｎ－Ｍ）個のフルブリッジ回路の各々に含まれる前記第２レグのスイッチング素子をスイッチングし、前記第１レグのスイッチング素子のスイッチングを停止する、電力変換装置。
  2. 　前記Ｍ個のフルブリッジ回路と接続される前記直流電圧端子から電力が入力され、前記（Ｎ－Ｍ）個のフルブリッジ回路に含まれる前記直流電圧端子から電力が出力される、請求項１記載の電力変換装置。
  3. 　前記スイッチング制御部は、前記多巻線変圧器を介した充放電電力伝送において、前記フルブリッジ回路ごとに電流目標値を調整する形でスイッチングに係る指令を生成する電流制御部を備える、請求項１または２記載の電力変換装置。
  4. 　前記スイッチング制御部は、前記スイッチングに係る指令に基づいて、前記多巻線変圧器を介した電力授受の特性を表わす動作モードを検出する、請求項３記載の電力変換装置。
  5. 　前記スイッチング制御部は、前記検出された動作モードに基づいて、前記スイッチングに係わる指令を補正するゲイン補償部を含む、請求項４に記載の電力変換装置。
  6. 　前記Ｎ個の直流電圧端子は、第１直流電圧端子、第２直流電圧端子、および第３直流電圧端子を含み、前記第１直流電圧端子は、第１の直流電源に接続され、
    　前記多巻線変圧器は、第１巻線、第２巻線、および第３巻線を含み、
    　前記コンバータは、
    　前記第１直流電圧端子から前記第２直流電圧端子および前記第３直流電圧端子への電力伝送を伴う電力伝送を伴うＤＣ／ＤＣ変換、または前記第２直流電圧端子および前記第３直流電圧端子から前記第１直流電圧端子への電力伝送を伴うＤＣ／ＤＣ電力変換を実行し、
    　前記Ｎ個のフルブリッジ回路は、前記第１直流電圧端子および前記第１巻線と接続される第１のフルブリッジ回路と、前記第２直流電圧端子および前記第２巻線と接続される第２のフルブリッジ回路と、前記第３直流電圧端子および前記第３巻線と接続される第３のフルブリッジ回路とを含み、
    　前記多巻線変圧器は、前記第１のフルブリッジ回路、前記第２のフルブリッジ回路、および前記第３のフルブリッジ回路と接続され、
    　前記スイッチング制御部は、前記第２直流電圧端子を流れる第１の電流を第１の電流目標値に調整するための第１の指令値、前記第３直流電圧端子を流れる第２の電流を第２の電流目標値に調整するための第２の指令値を生成し、前記第１の指令値および前記第２の指令値に基づいて、前記第１のフルブリッジ回路、前記第２のフルブリッジ回路、および前記第３のフルブリッジ回路に含まれるスイッチング素子のスイッチングを制御し、
    　前記第１の直流電源から前記第１直流電圧端子へ電力を出力するときには、前記第２のフルブリッジ回路に含まれる前記第１レグ、および前記第３のフルブリッジ回路に含まれる前記第１レグのスイッチング素子のスイッチングを停止し、前記第１直流電圧端子から前記第１直流電圧端子へ電力を出力するときに、前記第１のフルブリッジ回路に含まれる前記第１レグのスイッチング素子のスイッチングを停止する、請求項１記載の電力変換装置。
  7. 　前記スイッチング制御部は、前記第１の指令値および前記第２の指令値に基づいて、前記第１のフルブリッジ回路の交流出力端に生じる交流電圧の基準位相に対する第１の位相シフト量、前記第２のフルブリッジ回路の交流出力端に生じる交流電圧の基準位相に対する第２の位相シフト量、前記第３のフルブリッジ回路の交流出力端に生じる交流電圧の基準位相に対する第３の位相シフト量を決定する、請求項６記載の電力変換装置。
  8. 　前記スイッチング制御部は、前記第１の指令値が前記第２の指令値以上の場合には、前記第１の指令値に応じて、前記第１の位相シフト量、前記第２の位相シフト量、および前記第３の位相シフト量を決定し、前記第１の指令値が前記第２の指令値未満の場合には、前記第２の指令値に応じて、前記第１の位相シフト量、前記第２の位相シフト量、および前記第３の位相シフト量を決定する、請求項７記載の電力変換装置。
  9. 　前記第１の指令値をＲＥＦ１、前記第２の指令値をＲＥＦ２、前記第１の位相シフト量をθ１、前記第２の位相シフト量をθ２、前記第３の位相シフト量をθ３とし、ａを定数とした場合に、
    　前記スイッチング制御部は、前記第１の指令値ＲＥＦ１が前記第２の指令値ＲＥＦ２以上の場合には、式（Ａ１）～（Ａ７）に従って、前記第１の位相シフト量θ１、前記第２の位相シフト量θ２、前記第３の位相シフト量θ３を決定する、
    　θ１＝（－π／ａ）×ＲＥＦ１　（－ａ≦ＲＥＦ１＜－ａ／２）・・・（Ａ１）
    　θ１＝（π／ａ）×ＲＥＦ１＋π　（－ａ／２≦ＲＥＦ１＜０）・・・（Ａ２）
    　θ１＝（－π／ａ）×ＲＥＦ１＋π　（０≦ＲＥＦ１≦ａ）・・・（Ａ３）
    　θ２＝（π／ａ）×ＲＥＦ１＋π　（－ａ≦ＲＥＦ１＜０）・・・（Ａ４）
    　θ２＝（－π／ａ）×ＲＥＦ１＋π　（０≦ＲＥＦ１＜ａ／２）・・・（Ａ５）
    　θ２＝（π／ａ）×ＲＥＦ１　（ａ／２≦ＲＥＦ１≦ａ）・・・（Ａ６）
    　θ３＝２π×（ＲＥＦ１－ＲＥＦ２）＋θ２　（－ａ≦ＲＥＦ１≦ａ）・・・（Ａ７）
    　、請求項８記載の電力変換装置。
  10. 　前記第１の指令値をＲＥＦ１、前記第２の指令値をＲＥＦ２、前記第１の位相シフト量をθ１、前記第２の位相シフト量をθ２、前記第３の位相シフト量をθ３とし、ａを定数とした場合に、
    　前記スイッチング制御部は、前記第１の指令値ＲＥＦ１が前記第２の指令値ＲＥＦ２未満の場合には、式（Ｂ１）～（Ｂ７）に従って、前記第１の位相シフト量θ１、前記第２の位相シフト量θ２、前記第３の位相シフト量θ３を決定する、
    　θ１＝（－π／ａ）×ＲＥＦ２　（－ａ≦ＲＥＦ２＜－ａ／２）・・・（Ｂ１）
    　θ１＝（π／ａ）×ＲＥＦ２＋π　（－ａ／２≦ＲＥＦ２＜０）・・・（Ｂ２）
    　θ１＝（－π／ａ）×ＲＥＦ２＋π　（０≦ＲＥＦ２≦ａ）・・・（Ｂ３）
    　θ３＝（π／ａ）×ＲＥＦ２＋π　（－ａ≦ＲＥＦ２＜０）・・・（Ｂ４）
    　θ３＝（－π／ａ）×ＲＥＦ２＋π　（０≦ＲＥＦ２＜ａ／２）・・・（Ｂ５）
    　θ３＝（π／ａ）×ＲＥＦ２　（ａ／２≦ＲＥＦ２≦ａ）・・・（Ｂ６）
    　θ２＝２π×（ＲＥＦ２－ＲＥＦ１）＋θ３　（－ａ≦ＲＥＦ２≦ａ）・・・（Ｂ７）
    　、請求項８記載の電力変換装置。
  11. 　前記スイッチング制御部は、前記第１の指令値が前記第２の指令値以上である場合には、前記第１の指令値が０以上のときに、前記第２のフルブリッジ回路に含まれる前記第１レグ、および前記第３のフルブリッジ回路に含まれる前記第１レグのスイッチング素子のスイッチングを停止し、前記第１の指令値が０未満のときに、前記第１のフルブリッジ回路に含まれる前記第１レグのスイッチング素子のスイッチングを停止し、
    　前記第１の指令値が前記第２の指令値未満である場合には、前記第２の指令値が０以上のときに、前記第２のフルブリッジ回路に含まれる前記第１レグ、および前記第３のフルブリッジ回路に含まれる前記第１レグのスイッチング素子のスイッチングを停止し、前記第２の指令値が０未満のときに、前記第１のフルブリッジ回路に含まれる前記第１レグのスイッチング素子のスイッチングを停止する、請求項６～１０のいずれか１項に記載の電力変換装置。
  12. 　前記スイッチング制御部は、前記第１の指令値が前記第２の指令値以上である場合には、前記第１の指令値と、前記第１の指令値と前記第２の指令値との差分値とに基づいて、前記コンバータの動作モードを決定し、前記第１の指令値が前記第２の指令値未満である場合には、前記第２の指令値と、前記第１の指令値と前記第２の指令値との差分値とに基づいて、前記コンバータの動作モードを検出する動作モード検出部を含む、請求項６～１１のいずれか１項に記載の電力変換装置。
  13. 　前記スイッチング制御部は、前記検出された動作モードに基づいて、前記第１の電流の変化量の目標値、および前記第２の電流の変化量の目標値を補正して、前記第１の指令値の変化量および前記第２の指令値の変化量を生成するゲイン補償部を含む、請求項１２に記載の電力変換装置。
  14. 　前記Ｎ個のフルブリッジ回路に含まれるＮ個のリアクトルのうち、少なくとも１つのリアクトルの構成が、他のリアクトルの構成と相違する、請求項１～１３のいずれか１項に記載の電力変換装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018107924A (ja) * 2016-12-27 2018-07-05 Tdk株式会社 コンバータ装置
JP6964825B1 (ja) * 2020-12-08 2021-11-10 三菱電機株式会社 電力変換ユニット及び電力変換装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018107924A (ja) * 2016-12-27 2018-07-05 Tdk株式会社 コンバータ装置
JP6964825B1 (ja) * 2020-12-08 2021-11-10 三菱電機株式会社 電力変換ユニット及び電力変換装置

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