WO2023199656A1 - Method for producing polysilicon wafer - Google Patents
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Definitions
- the value (%) of the in-plane film thickness distribution of the first polysilicon layer to be formed can be controlled so that, for example, the maximum value (%) in a predetermined range is 10% or less. It is preferable to control the maximum value (%) to be 1.5% or less from the viewpoint of more stably adjusting the wafer shape to the same level. Further, the maximum value (%) of the predetermined range can be 0% or more.
Abstract
The present invention provides a method for producing a polysilicon wafer wherein a polysilicon layer is formed on a silicon single-crystal substrate, the method being characterized by comprising (1) a step in which a first polysilicon layer is formed on a silicon single-crystal substrate at a temperature that is not higher than 1000°C by means of a CVD method, and (2) a step in which a second polysilicon layer is formed on the first polysilicon layer at a temperature that is higher than 1000°C by means of a CVD method, while being also characterized in that, in the step (1), the value (%) of the in-plane film thickness distribution of the first polysilicon layer to be formed is controlled to be within a predetermined range and the difference between the maximum value (%) and the minimum value (%) within the predetermined range is not more than 5.2(%). Consequently, the present invention provides a method for producing a polysilicon wafer, the method being capable of producing polysilicon wafers with good reproducibility by reducing minute variation in the wafer shape even if different film forming apparatuses or chambers are used therefor.
Description
本発明は、ポリシリコンウェーハの製造方法、特には、Ｐｏｌｙ－Ｓｉウェーハのウェーハ形状を再現性良く制御できるポリシリコンウェーハの製造方法に関する。
The present invention relates to a method for manufacturing polysilicon wafers, and in particular, to a method for manufacturing polysilicon wafers in which the wafer shape of a Poly-Si wafer can be controlled with good reproducibility.
ポリシリコン（Ｐｏｌｙ－Ｓｉ）ウェーハの形状（Ｂｏｗ）によってＲＦデバイスのノイズ特性が変動するためその微小な形状制御が求められている。Ｐｏｌｙ－Ｓｉ成膜プロセスとして生産性向上のため２層成長プロセス（１層目：低温デポ＋２層目：高温デポ）が広く知られており、その成膜温度や成膜膜厚によってウェーハ形状を調整することができる。
Because the noise characteristics of an RF device vary depending on the shape (bow) of a polysilicon (Poly-Si) wafer, minute shape control is required. A two-layer growth process (first layer: low-temperature deposition + second layer: high-temperature deposition) is widely known as a Poly-Si film formation process to improve productivity, and the wafer shape can be changed depending on the film formation temperature and film thickness. Can be adjusted.
基板の形状制御の方法としては、特許文献１には、ウェーハの湾曲面を測定し、その湾曲面の湾曲方向を判定し、いずれかの面にポリシリコンを付け反りが小さくなるように製造する方法が開示されている。特許文献２には、カーボン基材にＳｉＣ膜をＣＶＤ成長する際に、表裏面の形状を同一とすることで、反りの発生を抑制する製造方法が記載されている。
As a method of controlling the shape of a substrate, Patent Document 1 discloses that the curved surface of the wafer is measured, the direction of curvature of the curved surface is determined, and polysilicon is applied to one of the surfaces to reduce warpage. A method is disclosed. Patent Document 2 describes a manufacturing method that suppresses the occurrence of warpage by making the shapes of the front and back surfaces the same when growing a SiC film on a carbon base material by CVD.
しかしながら、従来の方法では微小な形状調整が難しく、成膜装置間やチャンバー間のバラツキを低減する必要がある。
However, with conventional methods, it is difficult to make minute shape adjustments, and it is necessary to reduce variations between film forming apparatuses and chambers.
本発明は、上記問題を解決するためになされたものであり、成膜装置やチャンバーが異なっても、微小なウェーハ形状のバラツキを低減して再現性良くポリシリコンウェーハを製造することができるポリシリコンウェーハの製造方法を提供することを目的とする。
The present invention has been made in order to solve the above problems, and is a polysilicon wafer that can reduce minute variations in wafer shape and manufacture polysilicon wafers with good reproducibility even if the film forming apparatus or chamber is different. The purpose is to provide a method for manufacturing silicon wafers.
上記課題を解決するために、本発明では、
シリコン単結晶基板上にポリシリコン層が成膜されたポリシリコンウェーハの製造方法であって、
（１）シリコン単結晶基板上に、ＣＶＤ法により１０００℃以下の温度で第一のポリシリコン層を成膜する工程、
（２）前記第一のポリシリコン層上に、ＣＶＤ法により１０００℃より高い温度で第二のポリシリコン層を成膜する工程、
を有し、かつ、
前記工程（１）において、成膜する前記第一のポリシリコン層の面内膜厚分布の値（％）を、予め定めた範囲内に制御するようにし、かつ、前記予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）以内とするポリシリコンウェーハの製造方法を提供する。 In order to solve the above problems, in the present invention,
A method for manufacturing a polysilicon wafer in which a polysilicon layer is formed on a silicon single crystal substrate, the method comprising:
(1) A step of forming a first polysilicon layer on a silicon single crystal substrate at a temperature of 1000°C or less by CVD method,
(2) forming a second polysilicon layer on the first polysilicon layer by a CVD method at a temperature higher than 1000°C;
has, and
In the step (1), the value (%) of the in-plane film thickness distribution of the first polysilicon layer to be formed is controlled within a predetermined range, and the maximum value in the predetermined range is Provided is a method for manufacturing a polysilicon wafer in which the difference between the value (%) and the minimum value (%) is within 5.2 (%).
シリコン単結晶基板上にポリシリコン層が成膜されたポリシリコンウェーハの製造方法であって、
（１）シリコン単結晶基板上に、ＣＶＤ法により１０００℃以下の温度で第一のポリシリコン層を成膜する工程、
（２）前記第一のポリシリコン層上に、ＣＶＤ法により１０００℃より高い温度で第二のポリシリコン層を成膜する工程、
を有し、かつ、
前記工程（１）において、成膜する前記第一のポリシリコン層の面内膜厚分布の値（％）を、予め定めた範囲内に制御するようにし、かつ、前記予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）以内とするポリシリコンウェーハの製造方法を提供する。 In order to solve the above problems, in the present invention,
A method for manufacturing a polysilicon wafer in which a polysilicon layer is formed on a silicon single crystal substrate, the method comprising:
(1) A step of forming a first polysilicon layer on a silicon single crystal substrate at a temperature of 1000°C or less by CVD method,
(2) forming a second polysilicon layer on the first polysilicon layer by a CVD method at a temperature higher than 1000°C;
has, and
In the step (1), the value (%) of the in-plane film thickness distribution of the first polysilicon layer to be formed is controlled within a predetermined range, and the maximum value in the predetermined range is Provided is a method for manufacturing a polysilicon wafer in which the difference between the value (%) and the minimum value (%) is within 5.2 (%).
このようなポリシリコンウェーハの製造方法であれば、成膜装置やチャンバーが異なっても、微小なウェーハ形状のバラツキを低減して再現性良くポリシリコンウェーハを製造することができる。
With such a polysilicon wafer manufacturing method, even if the film forming apparatus or chamber is different, it is possible to reduce minute variations in wafer shape and manufacture polysilicon wafers with good reproducibility.
また、前記工程（１）において、前記予め定めた範囲の最大値（％）を、１．５％以下に制御することが好ましい。
Furthermore, in the step (1), it is preferable that the maximum value (%) of the predetermined range is controlled to 1.5% or less.
面内膜厚分布をこのように制御すれば、より安定的に微小なウェーハ形状のバラツキを低減して再現性良くポリシリコンウェーハを製造することができる。
By controlling the in-plane film thickness distribution in this way, it is possible to more stably reduce minute variations in wafer shape and manufacture polysilicon wafers with good reproducibility.
また、前記工程（１）において、前記シリコン単結晶基板の面内温度分布を制御することによって、成膜する前記第一のポリシリコン層の面内膜厚分布を制御することが好ましい。
Furthermore, in the step (1), it is preferable to control the in-plane film thickness distribution of the first polysilicon layer to be formed by controlling the in-plane temperature distribution of the silicon single crystal substrate.
このようにすれば、第一のポリシリコン層の面内膜厚分布の制御を容易に行うことができる。
In this way, the in-plane thickness distribution of the first polysilicon layer can be easily controlled.
また本発明では、
２以上の異なる製造設備を用いてポリシリコンウェーハを製造するためのポリシリコンウェーハの製造方法であって、
前記２以上の異なる製造設備の各々において、上記のポリシリコンウェーハの製造方法を用いてポリシリコンウェーハを製造するポリシリコンウェーハの製造方法を提供する。 Further, in the present invention,
A polysilicon wafer manufacturing method for manufacturing polysilicon wafers using two or more different manufacturing equipment, the method comprising:
A method for manufacturing a polysilicon wafer is provided, in which a polysilicon wafer is manufactured using the above-described method for manufacturing a polysilicon wafer in each of the two or more different manufacturing facilities.
２以上の異なる製造設備を用いてポリシリコンウェーハを製造するためのポリシリコンウェーハの製造方法であって、
前記２以上の異なる製造設備の各々において、上記のポリシリコンウェーハの製造方法を用いてポリシリコンウェーハを製造するポリシリコンウェーハの製造方法を提供する。 Further, in the present invention,
A polysilicon wafer manufacturing method for manufacturing polysilicon wafers using two or more different manufacturing equipment, the method comprising:
A method for manufacturing a polysilicon wafer is provided, in which a polysilicon wafer is manufactured using the above-described method for manufacturing a polysilicon wafer in each of the two or more different manufacturing facilities.
本発明のポリシリコンウェーハの製造方法は、２以上の異なる製造設備を用いてポリシリコンウェーハの量産を行う上で、極めて有用である。
The polysilicon wafer manufacturing method of the present invention is extremely useful for mass-producing polysilicon wafers using two or more different manufacturing facilities.
以上のように、本発明のポリシリコンウェーハの製造方法であれば、成膜装置やチャンバーが異なっても、微小なウェーハ形状のバラツキを低減して再現性良くポリシリコンウェーハを製造することができる。特に本発明は、高精度でウェーハ形状を制御することが求められるＲＦデバイス向けＳｉウェーハの量産において、極めて有益である。
As described above, with the polysilicon wafer manufacturing method of the present invention, polysilicon wafers can be manufactured with good reproducibility by reducing minute variations in wafer shape even if the film forming apparatus or chamber is different. . In particular, the present invention is extremely useful in the mass production of Si wafers for RF devices, which requires highly accurate control of wafer shape.
２層成長プロセス（１層目：低温デポ＋２層目：高温デポ）において、その成膜温度や成膜膜厚によってウェーハ形状を調整することができる。しかしながら、これらの方法では微小な形状調整が難しく、成膜装置間やチャンバー間のバラツキの微小な調整が困難となっていた。
In the two-layer growth process (first layer: low temperature deposition + second layer: high temperature deposition), the wafer shape can be adjusted by the film formation temperature and film thickness. However, with these methods, it is difficult to make minute shape adjustments, and it has been difficult to make minute adjustments to variations between film forming apparatuses or chambers.
本発明者らは、上記課題について鋭意検討を重ねた結果、一層目のポリシリコン層の面内膜厚分布を所定範囲内に制御することによって、成膜装置やチャンバーが異なっても、微小な形状調整ができ、再現性よく同レベルのウェーハ形状のポリシリコンウェーハを製造できることを見出し、本発明を完成させた。
As a result of intensive studies on the above-mentioned problems, the present inventors have discovered that by controlling the in-plane thickness distribution of the first polysilicon layer within a predetermined range, even if the film forming apparatus or chamber is different, microscopic The present invention was completed by discovering that polysilicon wafers with the same wafer shape can be manufactured with good reproducibility by adjusting the shape.
即ち、本発明は、シリコン単結晶基板上にポリシリコン層が成膜されたポリシリコンウェーハの製造方法であって、（１）シリコン単結晶基板上に、ＣＶＤ法により１０００℃以下の温度で第一のポリシリコン層を成膜する工程、（２）前記第一のポリシリコン層上に、ＣＶＤ法により１０００℃より高い温度で第二のポリシリコン層を成膜する工程、を有し、かつ、前記工程（１）において、成膜する前記第一のポリシリコン層の面内膜厚分布の値（％）を、予め定めた範囲内に制御するようにし、かつ、前記予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）以内とするポリシリコンウェーハの製造方法である。
That is, the present invention is a method for manufacturing a polysilicon wafer in which a polysilicon layer is formed on a silicon single crystal substrate, which comprises: (2) forming a second polysilicon layer on the first polysilicon layer by a CVD method at a temperature higher than 1000°C, and , in the step (1), the value (%) of the in-plane film thickness distribution of the first polysilicon layer to be formed is controlled within a predetermined range; This is a method for manufacturing polysilicon wafers in which the difference between the maximum value (%) and the minimum value (%) is within 5.2 (%).
以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
Hereinafter, the present invention will be explained in detail, but the present invention is not limited thereto.
［ポリシリコンウェーハの製造方法］
本発明のポリシリコンウェーハの製造方法は、工程（１）と工程（２）を有する。以下、図２、３を参照しながら詳細に説明する。 [Method for manufacturing polysilicon wafer]
The method for manufacturing a polysilicon wafer of the present invention includes a step (1) and a step (2). A detailed explanation will be given below with reference to FIGS. 2 and 3.
本発明のポリシリコンウェーハの製造方法は、工程（１）と工程（２）を有する。以下、図２、３を参照しながら詳細に説明する。 [Method for manufacturing polysilicon wafer]
The method for manufacturing a polysilicon wafer of the present invention includes a step (1) and a step (2). A detailed explanation will be given below with reference to FIGS. 2 and 3.
＜工程（１）＞
工程（１）は、シリコン単結晶基板上に、ＣＶＤ法により１０００℃以下の温度で第一のポリシリコン層を成膜する工程であり、本工程では、成膜する第一のポリシリコン層の面内膜厚分布の値（％）を、予め定めた範囲内に制御するようにし、かつ、予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）以内とする。 <Step (1)>
Step (1) is a step of forming a first polysilicon layer on a silicon single crystal substrate at a temperature of 1000°C or less by CVD method. The value (%) of the in-plane film thickness distribution is controlled within a predetermined range, and the difference between the maximum value (%) and minimum value (%) of the predetermined range is 5.2 (%). within.
工程（１）は、シリコン単結晶基板上に、ＣＶＤ法により１０００℃以下の温度で第一のポリシリコン層を成膜する工程であり、本工程では、成膜する第一のポリシリコン層の面内膜厚分布の値（％）を、予め定めた範囲内に制御するようにし、かつ、予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）以内とする。 <Step (1)>
Step (1) is a step of forming a first polysilicon layer on a silicon single crystal substrate at a temperature of 1000°C or less by CVD method. The value (%) of the in-plane film thickness distribution is controlled within a predetermined range, and the difference between the maximum value (%) and minimum value (%) of the predetermined range is 5.2 (%). within.
シリコン単結晶基板としては特に限定されない。例えば、ＣＺ単結晶であってもＦＺ単結晶であってもよいし、ドープされていてもノンドープであってもよい。またドープされている場合、ドーパントの種類、濃度も特に限定はされず、例えばｎ型ではＰ、Ｓｂ、又はＡｓドープ、ｐ型ではＢ、Ａｌ、又はＧａドープ等が挙げられる。基板の直径も特に限定はされず、例えば、直径１００～３００ｍｍとすることができる。基板の抵抗率にも特に制限はないが、例えば、抵抗率が５０００Ω・ｃｍ以上の高抵抗とすることができる。
The silicon single crystal substrate is not particularly limited. For example, it may be a CZ single crystal or an FZ single crystal, and may be doped or non-doped. When doped, the type and concentration of the dopant are not particularly limited, and examples include doping with P, Sb, or As for n-type, and doping with B, Al, or Ga for p-type. The diameter of the substrate is also not particularly limited, and may be, for example, 100 to 300 mm in diameter. There is no particular limit to the resistivity of the substrate, but the resistivity can be as high as 5000 Ω·cm or more, for example.
本工程では、図２に示すように、１０００℃以下の低温でのＣＶＤ法による成膜を行う。このときの成膜温度は１０００℃以下であれば特に限定されないが、好ましくは９８０℃未満とすることができる。また、成膜温度の下限に特に制限はないが、例えば、８００℃以上とすることができる。本工程では、図３に示すように、低温での成膜によってシリコン単結晶基板１上にシード層となる第一のポリシリコン層２を成膜する。
In this step, as shown in FIG. 2, film formation is performed by CVD at a low temperature of 1000° C. or less. The film forming temperature at this time is not particularly limited as long as it is 1000°C or less, but it can preferably be less than 980°C. Further, there is no particular restriction on the lower limit of the film forming temperature, but it can be set to 800° C. or higher, for example. In this step, as shown in FIG. 3, a first polysilicon layer 2 serving as a seed layer is formed on a silicon single crystal substrate 1 by film formation at a low temperature.
このとき、第一のポリシリコン層２の面内膜厚分布の値（％）を上記の予め定めた範囲内に制御しておくことによって、後述の工程（２）で第二のポリシリコン層を成膜した後に狙い通りの反り形状のポリシリコンウェーハを得ることができる。一方、第一のポリシリコン層の面内膜厚分布の値（％）を上記の予め定めた範囲に制御しなければ、たとえ後述の工程（２）で第二のポリシリコン層の面内膜厚分布の値（％）を精度よく制御したとしても、再現性よく同レベルの形状のウェーハを製造することはできない。
At this time, by controlling the value (%) of the in-plane film thickness distribution of the first polysilicon layer 2 within the above predetermined range, the second polysilicon layer is After forming a film, a polysilicon wafer with the desired warped shape can be obtained. On the other hand, if the value (%) of the in-plane thickness distribution of the first polysilicon layer is not controlled within the above predetermined range, even if the in-plane thickness distribution of the second polysilicon layer is Even if the value (%) of the thickness distribution is precisely controlled, it is not possible to manufacture wafers with the same shape with good reproducibility.
成膜する第一のポリシリコン層の面内膜厚分布を制御する方法としては特に限定はされず、従来公知の方法を用いればよいが、例えば、シリコン単結晶基板の面内温度分布を制御することによって、成膜する第一のポリシリコン層の面内膜厚分布を制御することが好ましい。シリコン単結晶基板の面内温度分布を制御する方法としても特に制限はないが、一般的に使用されている成膜装置の機能を用いればよい。
The method for controlling the in-plane thickness distribution of the first polysilicon layer to be formed is not particularly limited, and any conventionally known method may be used. For example, controlling the in-plane temperature distribution of a silicon single crystal substrate It is preferable to control the in-plane thickness distribution of the first polysilicon layer to be formed by doing so. There is no particular restriction on the method of controlling the in-plane temperature distribution of the silicon single crystal substrate, but the functions of a commonly used film forming apparatus may be used.
本発明において、面内膜厚分布の値（％）としては公知の方法によって算出した値を用いればよいが、例えば、以下の式によって求めた値とすることができる。
面内膜厚分布（％）＝（最大膜厚－最小膜厚）／（最大膜厚＋最小膜厚）×１００ In the present invention, a value calculated by a known method may be used as the value (%) of the in-plane film thickness distribution, but for example, a value calculated by the following formula may be used.
In-plane film thickness distribution (%) = (maximum film thickness - minimum film thickness) / (maximum film thickness + minimum film thickness) x 100
面内膜厚分布（％）＝（最大膜厚－最小膜厚）／（最大膜厚＋最小膜厚）×１００ In the present invention, a value calculated by a known method may be used as the value (%) of the in-plane film thickness distribution, but for example, a value calculated by the following formula may be used.
In-plane film thickness distribution (%) = (maximum film thickness - minimum film thickness) / (maximum film thickness + minimum film thickness) x 100
予め定めた範囲は、該範囲の最大値（％）と最小値（％）の差が５．２（％）以内となるような範囲であれば、特に限定されない。つまり、第一のポリシリコン層の面内膜厚分布の値（％）自体は高くても低くてもよく、その面内膜厚分布の値（％）が高精度に制御されていればよい。すなわち、面内膜厚分布（％）が高い値で高精度に制御されていてもよいし、面内膜厚分布（％）が低い値で高精度に制御されていてもよい。いわば、第一のポリシリコン層の面内膜厚分布（％）を均一方向にしても悪化方向にしても、同レベルの膜厚分布であれば、ウェーハ形状は同レベルに調整することができる。予め定めた範囲の最大値（％）と最小値（％）の差は０（％）以上とすることができるが、より再現性のよいウェーハ製造を行う観点から、予め定めた範囲の最大値（％）と最小値（％）の差は好ましくは３％以内、より好ましくは１．５％以内、さらに好ましくは１．０％以内、きわめて好ましくは０．５％以内、とりわけ好ましくは０％（毎回一定）に制御するのがよい。
The predetermined range is not particularly limited as long as the difference between the maximum value (%) and minimum value (%) of the range is within 5.2 (%). In other words, the value (%) of the in-plane thickness distribution of the first polysilicon layer itself may be high or low, as long as the value (%) of the in-plane thickness distribution is controlled with high precision. . That is, the in-plane film thickness distribution (%) may be controlled with high precision to a high value, or the in-plane film thickness distribution (%) may be controlled to a low value with high precision. In other words, whether the in-plane thickness distribution (%) of the first polysilicon layer is uniform or worsened, as long as the thickness distribution is at the same level, the wafer shape can be adjusted to the same level. . The difference between the maximum value (%) and minimum value (%) of the predetermined range can be 0 (%) or more, but from the perspective of manufacturing wafers with better reproducibility, the maximum value of the predetermined range (%) and the minimum value (%) is preferably within 3%, more preferably within 1.5%, even more preferably within 1.0%, extremely preferably within 0.5%, particularly preferably 0%. It is better to control it (constant every time).
また、成膜する第一のポリシリコン層の面内膜厚分布の値（％）は、例えば、予め定めた範囲の最大値（％）が１０％以下となるように制御することができるが、最大値（％）が１．５％以下となるように制御することがより安定的にウェーハ形状を同レベルに調整できる観点から好ましい。また、予め定めた範囲の最大値（％）は０％以上とすることができる。
Further, the value (%) of the in-plane film thickness distribution of the first polysilicon layer to be formed can be controlled so that, for example, the maximum value (%) in a predetermined range is 10% or less. It is preferable to control the maximum value (%) to be 1.5% or less from the viewpoint of more stably adjusting the wafer shape to the same level. Further, the maximum value (%) of the predetermined range can be 0% or more.
以下、予め定めた範囲について、より具体的な例を挙げて説明する。
Hereinafter, the predetermined range will be explained using more specific examples.
（具体例１）
第一のポリシリコン層の面内膜厚分布の値（％）が１．５％の一定値になるように制御するとき、予め定めた範囲の最大値は１．５（％）、最小値も１．５（％）であるから、予め定めた範囲の最大値（％）と最小値（％）の差は０（％）である。 (Specific example 1)
When controlling the in-plane thickness distribution value (%) of the first polysilicon layer to a constant value of 1.5%, the maximum value in the predetermined range is 1.5 (%), and the minimum value Since also 1.5 (%), the difference between the maximum value (%) and minimum value (%) of the predetermined range is 0 (%).
第一のポリシリコン層の面内膜厚分布の値（％）が１．５％の一定値になるように制御するとき、予め定めた範囲の最大値は１．５（％）、最小値も１．５（％）であるから、予め定めた範囲の最大値（％）と最小値（％）の差は０（％）である。 (Specific example 1)
When controlling the in-plane thickness distribution value (%) of the first polysilicon layer to a constant value of 1.5%, the maximum value in the predetermined range is 1.5 (%), and the minimum value Since also 1.5 (%), the difference between the maximum value (%) and minimum value (%) of the predetermined range is 0 (%).
（具体例２）
第一のポリシリコン層の面内膜厚分布の値（％）が１．５％±０．５％になるように制御するとき、予め定めた範囲の最大値は２．０（％）、最小値は１．０（％）であるから、予め定めた範囲の最大値（％）と最小値（％）の差は１（％）である。 (Specific example 2)
When controlling the in-plane thickness distribution value (%) of the first polysilicon layer to be 1.5% ± 0.5%, the maximum value in the predetermined range is 2.0 (%), Since the minimum value is 1.0 (%), the difference between the maximum value (%) and minimum value (%) of the predetermined range is 1 (%).
第一のポリシリコン層の面内膜厚分布の値（％）が１．５％±０．５％になるように制御するとき、予め定めた範囲の最大値は２．０（％）、最小値は１．０（％）であるから、予め定めた範囲の最大値（％）と最小値（％）の差は１（％）である。 (Specific example 2)
When controlling the in-plane thickness distribution value (%) of the first polysilicon layer to be 1.5% ± 0.5%, the maximum value in the predetermined range is 2.0 (%), Since the minimum value is 1.0 (%), the difference between the maximum value (%) and minimum value (%) of the predetermined range is 1 (%).
（具体例３）
第一のポリシリコン層の面内膜厚分布の値（％）が６．８％の一定値になるように制御するとき、予め定めた範囲の最大値は６．８（％）、最小値も６．８（％）であるから、予め定めた範囲の最大値（％）と最小値（％）の差は０（％）である。 (Specific example 3)
When controlling the in-plane thickness distribution value (%) of the first polysilicon layer to a constant value of 6.8%, the maximum value in the predetermined range is 6.8 (%), and the minimum value is also 6.8 (%), so the difference between the maximum value (%) and minimum value (%) of the predetermined range is 0 (%).
第一のポリシリコン層の面内膜厚分布の値（％）が６．８％の一定値になるように制御するとき、予め定めた範囲の最大値は６．８（％）、最小値も６．８（％）であるから、予め定めた範囲の最大値（％）と最小値（％）の差は０（％）である。 (Specific example 3)
When controlling the in-plane thickness distribution value (%) of the first polysilicon layer to a constant value of 6.8%, the maximum value in the predetermined range is 6.8 (%), and the minimum value is also 6.8 (%), so the difference between the maximum value (%) and minimum value (%) of the predetermined range is 0 (%).
（具体例４）
第一のポリシリコン層の面内膜厚分布の値（％）が６．８％±０．５％になるように制御するとき、予め定めた範囲の最大値は７．３（％）、最小値は６．３（％）であるから、予め定めた範囲の最大値（％）と最小値（％）の差は１（％）である。 (Specific example 4)
When controlling the in-plane thickness distribution value (%) of the first polysilicon layer to be 6.8% ± 0.5%, the maximum value in the predetermined range is 7.3 (%), Since the minimum value is 6.3 (%), the difference between the maximum value (%) and minimum value (%) of the predetermined range is 1 (%).
第一のポリシリコン層の面内膜厚分布の値（％）が６．８％±０．５％になるように制御するとき、予め定めた範囲の最大値は７．３（％）、最小値は６．３（％）であるから、予め定めた範囲の最大値（％）と最小値（％）の差は１（％）である。 (Specific example 4)
When controlling the in-plane thickness distribution value (%) of the first polysilicon layer to be 6.8% ± 0.5%, the maximum value in the predetermined range is 7.3 (%), Since the minimum value is 6.3 (%), the difference between the maximum value (%) and minimum value (%) of the predetermined range is 1 (%).
＜工程（２）＞
工程（２）は、第一のポリシリコン層上に、ＣＶＤ法により１０００℃より高い温度で第二のポリシリコン層を成膜する工程である。 <Step (2)>
Step (2) is a step of forming a second polysilicon layer on the first polysilicon layer by CVD at a temperature higher than 1000°C.
工程（２）は、第一のポリシリコン層上に、ＣＶＤ法により１０００℃より高い温度で第二のポリシリコン層を成膜する工程である。 <Step (2)>
Step (2) is a step of forming a second polysilicon layer on the first polysilicon layer by CVD at a temperature higher than 1000°C.
本工程では、図２に示すように、成長速度を高めて生産性を上げるため１０００℃より高い高温でのＣＶＤ法により所望の膜厚まで成膜する。このときの成膜温度は１０００℃より高ければ特に限定されないが、好ましくは１０５０℃以上とすることができる。また、成膜温度の上限に特に制限はないが、例えば、１２００℃以下とすることができる。本工程では、図３に示すように、高温での成膜によって第一のポリシリコン層２上に第二のポリシリコン層３を成膜し、ポリシリコンウェーハ４を得ることができる。
In this step, as shown in FIG. 2, the film is formed to a desired thickness by CVD at a high temperature higher than 1000° C. in order to increase the growth rate and increase productivity. The film forming temperature at this time is not particularly limited as long as it is higher than 1000°C, but it can preferably be set to 1050°C or higher. Further, there is no particular restriction on the upper limit of the film forming temperature, but it can be set to, for example, 1200° C. or lower. In this step, as shown in FIG. 3, a second polysilicon layer 3 is formed on the first polysilicon layer 2 by film formation at high temperature, and a polysilicon wafer 4 can be obtained.
第二のポリシリコン層についても、第一のポリシリコン層と同様に、面内膜厚分布（％）を予め定めた範囲に制御することが好ましい。第二のポリシリコン層の面内膜厚分布を精度よく制御することによって、なおいっそう、再現性よく同レベルの形状のウェーハを製造することができる。
Similarly to the first polysilicon layer, it is preferable that the in-plane film thickness distribution (%) of the second polysilicon layer is controlled within a predetermined range. By precisely controlling the in-plane thickness distribution of the second polysilicon layer, wafers having the same shape can be manufactured with even higher reproducibility.
なお、工程（１）で成膜する第一のポリシリコン層の厚さと、工程（２）で成膜する第二のポリシリコン層の厚さとの比率をどのようにするかは任意であるが、高温の方がポリシリコン層の成長速度が上昇するので、工程（２）で工程（１）よりも厚く成膜するように工程を設計することが生産性向上の観点から好ましい。
Note that the ratio between the thickness of the first polysilicon layer formed in step (1) and the thickness of the second polysilicon layer formed in step (2) is arbitrary. Since the growth rate of the polysilicon layer increases at higher temperatures, it is preferable from the viewpoint of improving productivity to design the process so that the film is formed thicker in step (2) than in step (1).
以上のように、本発明であれば、成膜装置やチャンバーが異なっても、微小なウェーハ形状のバラツキを低減して再現性良くポリシリコンウェーハを製造することができる。
As described above, according to the present invention, polysilicon wafers can be manufactured with good reproducibility by reducing minute variations in wafer shape even if the film forming apparatus or chamber is different.
［２以上の異なる製造設備を用いてポリシリコンウェーハを製造するためのポリシリコンウェーハの製造方法］
また本発明では、２以上の異なる製造設備を用いてポリシリコンウェーハを製造するためのポリシリコンウェーハの製造方法であって、前記２以上の異なる製造設備の各々において、上記のポリシリコンウェーハの製造方法を用いてポリシリコンウェーハを製造するポリシリコンウェーハの製造方法を提供する。 [Polysilicon wafer manufacturing method for manufacturing polysilicon wafers using two or more different manufacturing equipment]
The present invention also provides a polysilicon wafer manufacturing method for manufacturing polysilicon wafers using two or more different manufacturing equipment, wherein the polysilicon wafer is manufactured in each of the two or more different manufacturing equipment. A method for manufacturing a polysilicon wafer is provided.
また本発明では、２以上の異なる製造設備を用いてポリシリコンウェーハを製造するためのポリシリコンウェーハの製造方法であって、前記２以上の異なる製造設備の各々において、上記のポリシリコンウェーハの製造方法を用いてポリシリコンウェーハを製造するポリシリコンウェーハの製造方法を提供する。 [Polysilicon wafer manufacturing method for manufacturing polysilicon wafers using two or more different manufacturing equipment]
The present invention also provides a polysilicon wafer manufacturing method for manufacturing polysilicon wafers using two or more different manufacturing equipment, wherein the polysilicon wafer is manufactured in each of the two or more different manufacturing equipment. A method for manufacturing a polysilicon wafer is provided.
上述のように、本発明のポリシリコンウェーハの製造方法は、成膜装置やチャンバーが異なっても、微小なウェーハ形状のバラツキを低減して再現性良くポリシリコンウェーハを製造することができる。すなわち、製造設備によらず同等品質のポリシリコンウェーハを再現性良く製造することができる。したがって、本発明のポリシリコンウェーハの製造方法は、複数の製造設備を用いて、同時並行的にポリシリコンウェーハを量産するのに特に好適である。
As described above, the polysilicon wafer manufacturing method of the present invention can reduce minute variations in wafer shape and manufacture polysilicon wafers with good reproducibility even if the film forming apparatus or chamber is different. That is, polysilicon wafers of the same quality can be manufactured with good reproducibility regardless of the manufacturing equipment. Therefore, the polysilicon wafer manufacturing method of the present invention is particularly suitable for simultaneously mass-producing polysilicon wafers using a plurality of manufacturing facilities.
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
Hereinafter, the present invention will be specifically explained using Examples and Comparative Examples, but the present invention is not limited thereto.
なお、以下の実施例１～３、及び比較例１では、膜厚分布の調整方法については、ポリシリコン成長時のシリコン単結晶基板の温度分布を調整することにより膜厚分布を調整した。しかし、本発明において、膜厚分布の調整方法はこれに限定されるものではない。
In Examples 1 to 3 and Comparative Example 1 below, the film thickness distribution was adjusted by adjusting the temperature distribution of the silicon single crystal substrate during polysilicon growth. However, in the present invention, the method for adjusting the film thickness distribution is not limited to this.
以下の実施例１～３、及び比較例１で用いたＰｏｌｙ－Ｓｉ成長する枚葉式の気相成長装置（反応炉）を示す概略図を図４に示す。気相成長装置１０のチャンバー（反応容器）１２は、チャンバーベース１１とチャンバーベース１１を上下から挟む透明石英部材１３、１４とから形成される。このチャンバー１２内には、シリコン単結晶基板Ｗを上面のウェーハ載置面（座ぐり部）１９で支持するサセプタ１７が配置されている。このサセプタ１７には、例えば３つ以上の貫通孔１６が設けられ、この貫通孔１６に挿入されて上下動することでシリコン単結晶基板Ｗの載置、離間を行うウェーハリフトピン１５が配置されている。このサセプタ１７はウェーハ回転機構１８に接続されており、エピタキシャル成長中はサセプタ１７を回転させることで、載置されたシリコン単結晶基板Ｗを回転させ、Ｐｏｌｙ－Ｓｉ層をシリコン単結晶基板Ｗ上に膜厚均一に成長させる。チャンバー１２には、チャンバー１２内に原料ガスおよびキャリアガス（例えば、水素）を含む気相成長ガスを導入して、サセプタ１７上に載置されたシリコン単結晶基板Ｗの表面上に原料ガスとキャリアガスを供給するガス導入管２０が接続されている。また、チャンバー１２のガス導入管２０が接続された側の反対側には、チャンバー１２内からガスを排出するガス排出管２１が接続されている。
FIG. 4 is a schematic diagram showing a single-wafer type vapor phase growth apparatus (reactor) for growing Poly-Si used in Examples 1 to 3 and Comparative Example 1 below. A chamber (reaction container) 12 of the vapor phase growth apparatus 10 is formed from a chamber base 11 and transparent quartz members 13 and 14 that sandwich the chamber base 11 from above and below. A susceptor 17 is disposed within this chamber 12 and supports a silicon single crystal substrate W with an upper wafer mounting surface (spotted portion) 19 . The susceptor 17 is provided with, for example, three or more through-holes 16, and wafer lift pins 15 that are inserted into the through-holes 16 and move up and down to place and separate the silicon single crystal substrate W are arranged. There is. This susceptor 17 is connected to a wafer rotation mechanism 18, and by rotating the susceptor 17 during epitaxial growth, the mounted silicon single crystal substrate W is rotated, and the Poly-Si layer is placed on the silicon single crystal substrate W. Grow the film to a uniform thickness. A vapor growth gas containing a source gas and a carrier gas (for example, hydrogen) is introduced into the chamber 12, and the source gas and the gas are deposited on the surface of the silicon single crystal substrate W placed on the susceptor 17. A gas introduction pipe 20 for supplying carrier gas is connected. Further, a gas exhaust pipe 21 for discharging gas from inside the chamber 12 is connected to the opposite side of the chamber 12 to the side to which the gas introduction pipe 20 is connected.
（実施例１）
異なる２つの反応炉（ＲＣＴ－Ａ、ＲＣＴ－Ｂ）にて以下の実験を実施した。不純物としてボロンを含有した抵抗率が５０００Ω・ｃｍ以上、直径が２００ｍｍのシリコン単結晶基板を用意した。そのシリコン単結晶基板上に、成長温度８７０℃、成膜ガスにトリクロロシラン（ＴＣＳ）を用いてＰｏｌｙ－Ｓｉ膜厚０．３μｍ（１層目）となるようなノンドープのＰｏｌｙ－Ｓｉ膜（第一のポリシリコン層）を成長させ、その後、成長温度１０７０℃に変更し、Ｐｏｌｙ－Ｓｉ膜厚１．９μｍ（２層目）となるようなノンドープのＰｏｌｙ－Ｓｉ膜（第二のポリシリコン層）を連続で成膜するＣＶＤ法を行うことによってサンプルとなるＰｏｌｙ－Ｓｉウェーハを製造した。 (Example 1)
The following experiment was conducted in two different reactors (RCT-A, RCT-B). A silicon single crystal substrate containing boron as an impurity, having a resistivity of 5000 Ω·cm or more and a diameter of 200 mm was prepared. A non-doped Poly-Si film (first layer) was grown on the silicon single crystal substrate at a growth temperature of 870°C and using trichlorosilane (TCS) as a film-forming gas to give a Poly-Si film thickness of 0.3 μm (first layer). The first polysilicon layer) was grown, and then the growth temperature was changed to 1070°C, and a non-doped Poly-Si film (second polysilicon layer) was grown to a poly-Si film thickness of 1.9 μm (second layer). ) A sample Poly-Si wafer was manufactured by performing a CVD method to continuously form a film.
異なる２つの反応炉（ＲＣＴ－Ａ、ＲＣＴ－Ｂ）にて以下の実験を実施した。不純物としてボロンを含有した抵抗率が５０００Ω・ｃｍ以上、直径が２００ｍｍのシリコン単結晶基板を用意した。そのシリコン単結晶基板上に、成長温度８７０℃、成膜ガスにトリクロロシラン（ＴＣＳ）を用いてＰｏｌｙ－Ｓｉ膜厚０．３μｍ（１層目）となるようなノンドープのＰｏｌｙ－Ｓｉ膜（第一のポリシリコン層）を成長させ、その後、成長温度１０７０℃に変更し、Ｐｏｌｙ－Ｓｉ膜厚１．９μｍ（２層目）となるようなノンドープのＰｏｌｙ－Ｓｉ膜（第二のポリシリコン層）を連続で成膜するＣＶＤ法を行うことによってサンプルとなるＰｏｌｙ－Ｓｉウェーハを製造した。 (Example 1)
The following experiment was conducted in two different reactors (RCT-A, RCT-B). A silicon single crystal substrate containing boron as an impurity, having a resistivity of 5000 Ω·cm or more and a diameter of 200 mm was prepared. A non-doped Poly-Si film (first layer) was grown on the silicon single crystal substrate at a growth temperature of 870°C and using trichlorosilane (TCS) as a film-forming gas to give a Poly-Si film thickness of 0.3 μm (first layer). The first polysilicon layer) was grown, and then the growth temperature was changed to 1070°C, and a non-doped Poly-Si film (second polysilicon layer) was grown to a poly-Si film thickness of 1.9 μm (second layer). ) A sample Poly-Si wafer was manufactured by performing a CVD method to continuously form a film.
このときＲＣＴ－ＡおよびＢの１層目の成膜工程で膜厚分布をいずれも１．５％に調整（予め定めた範囲の最大値（％）と最小値（％）の差を０（％）に制御）したうえで２層目の膜厚分布もＲＣＴ－Ａ、Ｂどちらも１．５％となるように調整した。
At this time, the film thickness distribution was adjusted to 1.5% in the first layer forming process of RCT-A and B (the difference between the maximum value (%) and minimum value (%) in the predetermined range was set to 0 ( %), and the film thickness distribution of the second layer was also adjusted to be 1.5% for both RCT-A and RCT-B.
このとき製造されたＰｏｌｙ－Ｓｉウェーハのウェーハ形状（Ｂｏｗ）を測定した。図１にそのときの結果を示す。図１より、ＲＣＴ－Ａ、Ｂで製造したウェーハのＢｏｗの値はいずれも４．３５μｍ程度であり、ＲＣＴ－Ａ、Ｂの１層目の膜厚分布を同レベルにすることで同レベルのウェーハ形状を再現できることが確認できた。
The wafer shape (Bow) of the Poly-Si wafer manufactured at this time was measured. Figure 1 shows the results. From Figure 1, the Bow values of wafers manufactured using RCT-A and B are both approximately 4.35 μm, and by making the film thickness distribution of the first layer of RCT-A and B at the same level, It was confirmed that the wafer shape could be reproduced.
図１中における左図は、１層目の膜厚分布を確認するために、１層目を本来の０．３μｍよりも厚く（２．５μｍ程度に）成膜して、ウェーハ面内の膜厚をプロットした図である。また、上記左図の横軸は膜厚測定位置を示しており、ＣＴＲ：ウェーハ中心部、Ｒ／２：ウェーハ中心部から５０ｍｍ、１０ｍｍ：ウェーハ中心部から９０ｍｍ（外周から１０ｍｍ）である。図１中における右図は、設計膜厚（１層目０．３μｍ、２層目１．９μｍ）通りに成膜したときのウェーハのＢｏｗの値である。なお、１層目を本来の０．３μｍに成膜した場合もより厚く成膜した場合も、面内膜厚分布（％）の計算値は理論上同じ値になる。
The left diagram in Figure 1 shows that in order to confirm the film thickness distribution of the first layer, the first layer was formed thicker (about 2.5 μm) than the original 0.3 μm, and the film was formed on the wafer surface. It is a figure in which thickness is plotted. Further, the horizontal axis in the above left diagram indicates the film thickness measurement position, where CTR: wafer center, R/2: 50 mm from the wafer center, and 10 mm: 90 mm from the wafer center (10 mm from the outer periphery). The right diagram in FIG. 1 shows the Bow value of the wafer when the film was formed according to the designed film thickness (first layer: 0.3 μm, second layer: 1.9 μm). Note that the calculated value of the in-plane film thickness distribution (%) is theoretically the same value whether the first layer is formed to the original thickness of 0.3 μm or thicker.
（実施例２）
ＲＣＴ－Ａの１層目の成膜工程で膜厚分布を１．５％に調整し、ＲＣＴ－Ｂの１層目の成膜工程で膜厚分布を６．７％に調整（予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）に制御）した以外は、実施例１と同様にしてＰｏｌｙ－Ｓｉウェーハを製造した。なお、２層目の膜厚分布も、実施例１と同様、ＲＣＴ－Ａ、Ｂどちらも１．５％となるように調整した。 (Example 2)
The film thickness distribution was adjusted to 1.5% in the first layer film formation process of RCT-A, and the film thickness distribution was adjusted to 6.7% in the first layer film formation process of RCT-B (predetermined A Poly-Si wafer was manufactured in the same manner as in Example 1, except that the difference between the maximum value (%) and minimum value (%) of the range was controlled to 5.2 (%). Note that the film thickness distribution of the second layer was also adjusted to be 1.5% for both RCT-A and B, as in Example 1.
ＲＣＴ－Ａの１層目の成膜工程で膜厚分布を１．５％に調整し、ＲＣＴ－Ｂの１層目の成膜工程で膜厚分布を６．７％に調整（予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）に制御）した以外は、実施例１と同様にしてＰｏｌｙ－Ｓｉウェーハを製造した。なお、２層目の膜厚分布も、実施例１と同様、ＲＣＴ－Ａ、Ｂどちらも１．５％となるように調整した。 (Example 2)
The film thickness distribution was adjusted to 1.5% in the first layer film formation process of RCT-A, and the film thickness distribution was adjusted to 6.7% in the first layer film formation process of RCT-B (predetermined A Poly-Si wafer was manufactured in the same manner as in Example 1, except that the difference between the maximum value (%) and minimum value (%) of the range was controlled to 5.2 (%). Note that the film thickness distribution of the second layer was also adjusted to be 1.5% for both RCT-A and B, as in Example 1.
実施例２で製造したＰｏｌｙ－Ｓｉウェーハのウェーハ形状（Ｂｏｗ）を測定したところ、ＲＣＴ－Ａ、Ｂで製造したウェーハのＢｏｗの値はいずれも４．３５μｍ程度であり、ＲＣＴ－ＡとＲＣＴ－Ｂで同レベルの形状（Ｂｏｗ）のウェーハが得られた。
When the wafer shape (Bow) of the Poly-Si wafer manufactured in Example 2 was measured, the Bow values of the wafers manufactured in RCT-A and RCT-B were both about 4.35 μm. A wafer with the same shape (Bow) was obtained in B.
（実施例３）
ＲＣＴ－Ａの１層目の成膜工程で膜厚分布を６．８％に調整し、ＲＣＴ－Ｂの１層目の成膜工程で膜厚分布を６．８％に調整（予め定めた範囲の最大値（％）と最小値（％）の差を０（％）に制御）した以外は、実施例１と同様にしてＰｏｌｙ－Ｓｉウェーハを製造した。なお、２層目の膜厚分布も、実施例１と同様、ＲＣＴ－Ａ、Ｂどちらも１．５％となるように調整した。 (Example 3)
The film thickness distribution was adjusted to 6.8% in the first layer film formation process of RCT-A, and the film thickness distribution was adjusted to 6.8% in the first layer film formation process of RCT-B. A Poly-Si wafer was manufactured in the same manner as in Example 1, except that the difference between the maximum value (%) and minimum value (%) of the range was controlled to 0 (%). Note that the film thickness distribution of the second layer was also adjusted to be 1.5% for both RCT-A and B, as in Example 1.
ＲＣＴ－Ａの１層目の成膜工程で膜厚分布を６．８％に調整し、ＲＣＴ－Ｂの１層目の成膜工程で膜厚分布を６．８％に調整（予め定めた範囲の最大値（％）と最小値（％）の差を０（％）に制御）した以外は、実施例１と同様にしてＰｏｌｙ－Ｓｉウェーハを製造した。なお、２層目の膜厚分布も、実施例１と同様、ＲＣＴ－Ａ、Ｂどちらも１．５％となるように調整した。 (Example 3)
The film thickness distribution was adjusted to 6.8% in the first layer film formation process of RCT-A, and the film thickness distribution was adjusted to 6.8% in the first layer film formation process of RCT-B. A Poly-Si wafer was manufactured in the same manner as in Example 1, except that the difference between the maximum value (%) and minimum value (%) of the range was controlled to 0 (%). Note that the film thickness distribution of the second layer was also adjusted to be 1.5% for both RCT-A and B, as in Example 1.
実施例３で製造したＰｏｌｙ－Ｓｉウェーハのウェーハ形状（Ｂｏｗ）を測定したところ、ＲＣＴ－Ａ、Ｂで製造したウェーハのＢｏｗの値はいずれも３．２０μｍ程度であり、ＲＣＴ－ＡとＲＣＴ－Ｂで同レベルの形状（Ｂｏｗ）のウェーハが得られた。
When the wafer shape (Bow) of the Poly-Si wafer manufactured in Example 3 was measured, the Bow values of the wafers manufactured in RCT-A and RCT-B were both about 3.20 μm. A wafer with the same shape (Bow) was obtained in B.
（比較例１）
ＲＣＴ－Ａの１層目の成膜工程で膜厚分布を１．５％、ＲＣＴ－Ｂの１層目の成膜工程で膜厚分布を６．８％に調整（予め定めた範囲の最大値（％）と最小値（％）の差を５．３（％）に制御）した以外は、実施例１と同様にしてＰｏｌｙ－Ｓｉウェーハを製造した。なお、実施例１と同様、２層目の膜厚分布もＲＣＴ－Ａ、Ｂどちらも１．５％となるように調整した。 (Comparative example 1)
The film thickness distribution was adjusted to 1.5% in the first layer forming process of RCT-A, and 6.8% in the first layer forming process of RCT-B (the maximum of the predetermined range). A Poly-Si wafer was manufactured in the same manner as in Example 1, except that the difference between the value (%) and the minimum value (%) was controlled to 5.3 (%). As in Example 1, the film thickness distribution of the second layer was adjusted to 1.5% for both RCT-A and RCT-B.
ＲＣＴ－Ａの１層目の成膜工程で膜厚分布を１．５％、ＲＣＴ－Ｂの１層目の成膜工程で膜厚分布を６．８％に調整（予め定めた範囲の最大値（％）と最小値（％）の差を５．３（％）に制御）した以外は、実施例１と同様にしてＰｏｌｙ－Ｓｉウェーハを製造した。なお、実施例１と同様、２層目の膜厚分布もＲＣＴ－Ａ、Ｂどちらも１．５％となるように調整した。 (Comparative example 1)
The film thickness distribution was adjusted to 1.5% in the first layer forming process of RCT-A, and 6.8% in the first layer forming process of RCT-B (the maximum of the predetermined range). A Poly-Si wafer was manufactured in the same manner as in Example 1, except that the difference between the value (%) and the minimum value (%) was controlled to 5.3 (%). As in Example 1, the film thickness distribution of the second layer was adjusted to 1.5% for both RCT-A and RCT-B.
このとき製造されたＰｏｌｙ－Ｓｉウェーハのウェーハ形状（Ｂｏｗ）を測定した。図１にそのときの結果を示す。図１より、ＲＣＴ－Ａで製造したウェーハのＢｏｗは４．３５μｍ程度であったのに対し、ＲＣＴ－Ｂで製造したウェーハのＢｏｗは３．２０μｍ程度であり、第一のポリシリコン層の面内膜厚分布を最大値（％）と最小値（％）の差が５．２（％）以内となる範囲に制御しなかったことで、異なるウェーハ形状となることが確認できた。
The wafer shape (Bow) of the Poly-Si wafer manufactured at this time was measured. Figure 1 shows the results. From Figure 1, the Bow of the wafer manufactured by RCT-A was approximately 4.35 μm, while the Bow of the wafer manufactured by RCT-B was approximately 3.20 μm, and the surface of the first polysilicon layer It was confirmed that different wafer shapes were obtained because the inner film thickness distribution was not controlled within a range in which the difference between the maximum value (%) and the minimum value (%) was within 5.2 (%).
本明細書は、以下の発明を包含する。
［１］：シリコン単結晶基板上にポリシリコン層が成膜されたポリシリコンウェーハの製造方法であって、（１）シリコン単結晶基板上に、ＣＶＤ法により１０００℃以下の温度で第一のポリシリコン層を成膜する工程、（２）前記第一のポリシリコン層上に、ＣＶＤ法により１０００℃より高い温度で第二のポリシリコン層を成膜する工程、を有し、かつ、前記工程（１）において、成膜する前記第一のポリシリコン層の面内膜厚分布の値（％）を、予め定めた範囲内に制御するようにし、かつ、前記予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）以内とすることを特徴とするポリシリコンウェーハの製造方法。
［２］：前記工程（１）において、前記予め定めた範囲の最大値（％）を、１．５％以下に制御することを特徴とする請求項１に記載のポリシリコンウェーハの製造方法。
［３］：前記工程（１）において、前記シリコン単結晶基板の面内温度分布を制御することによって、成膜する前記第一のポリシリコン層の面内膜厚分布を制御することを特徴とする上記［１］に記載のポリシリコンウェーハの製造方法。
［４］：前記工程（１）において、前記シリコン単結晶基板の面内温度分布を制御することによって、成膜する前記第一のポリシリコン層の面内膜厚分布を制御することを特徴とする上記［２］に記載のポリシリコンウェーハの製造方法。
［５］：２以上の異なる製造設備を用いてポリシリコンウェーハを製造するためのポリシリコンウェーハの製造方法であって、前記２以上の異なる製造設備の各々において、上記［１］、上記［２］、上記［３］、又は上記［４］に記載のポリシリコンウェーハの製造方法を用いてポリシリコンウェーハを製造することを特徴とするポリシリコンウェーハの製造方法。 This specification includes the following inventions.
[1]: A method for manufacturing a polysilicon wafer in which a polysilicon layer is formed on a silicon single crystal substrate, the method comprising: (1) forming a first film on a silicon single crystal substrate at a temperature of 1000°C or less by CVD method; (2) forming a second polysilicon layer on the first polysilicon layer at a temperature higher than 1000° C. by a CVD method; In step (1), the value (%) of the in-plane film thickness distribution of the first polysilicon layer to be formed is controlled within a predetermined range, and the maximum value in the predetermined range A method for manufacturing a polysilicon wafer, characterized in that the difference between (%) and a minimum value (%) is within 5.2 (%).
[2]: The method for manufacturing a polysilicon wafer according toclaim 1, wherein in the step (1), the maximum value (%) of the predetermined range is controlled to 1.5% or less.
[3]: In the step (1), the in-plane thickness distribution of the first polysilicon layer to be formed is controlled by controlling the in-plane temperature distribution of the silicon single crystal substrate. The method for manufacturing a polysilicon wafer according to the above [1].
[4]: In the step (1), the in-plane thickness distribution of the first polysilicon layer to be formed is controlled by controlling the in-plane temperature distribution of the silicon single crystal substrate. The method for manufacturing a polysilicon wafer according to the above [2].
[5]: A polysilicon wafer manufacturing method for manufacturing polysilicon wafers using two or more different manufacturing equipment, wherein the above [1] and the above [2] are performed in each of the two or more different manufacturing equipment. A method for manufacturing a polysilicon wafer, comprising manufacturing a polysilicon wafer using the method for manufacturing a polysilicon wafer described in [3], or [4] above.
［１］：シリコン単結晶基板上にポリシリコン層が成膜されたポリシリコンウェーハの製造方法であって、（１）シリコン単結晶基板上に、ＣＶＤ法により１０００℃以下の温度で第一のポリシリコン層を成膜する工程、（２）前記第一のポリシリコン層上に、ＣＶＤ法により１０００℃より高い温度で第二のポリシリコン層を成膜する工程、を有し、かつ、前記工程（１）において、成膜する前記第一のポリシリコン層の面内膜厚分布の値（％）を、予め定めた範囲内に制御するようにし、かつ、前記予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）以内とすることを特徴とするポリシリコンウェーハの製造方法。
［２］：前記工程（１）において、前記予め定めた範囲の最大値（％）を、１．５％以下に制御することを特徴とする請求項１に記載のポリシリコンウェーハの製造方法。
［３］：前記工程（１）において、前記シリコン単結晶基板の面内温度分布を制御することによって、成膜する前記第一のポリシリコン層の面内膜厚分布を制御することを特徴とする上記［１］に記載のポリシリコンウェーハの製造方法。
［４］：前記工程（１）において、前記シリコン単結晶基板の面内温度分布を制御することによって、成膜する前記第一のポリシリコン層の面内膜厚分布を制御することを特徴とする上記［２］に記載のポリシリコンウェーハの製造方法。
［５］：２以上の異なる製造設備を用いてポリシリコンウェーハを製造するためのポリシリコンウェーハの製造方法であって、前記２以上の異なる製造設備の各々において、上記［１］、上記［２］、上記［３］、又は上記［４］に記載のポリシリコンウェーハの製造方法を用いてポリシリコンウェーハを製造することを特徴とするポリシリコンウェーハの製造方法。 This specification includes the following inventions.
[1]: A method for manufacturing a polysilicon wafer in which a polysilicon layer is formed on a silicon single crystal substrate, the method comprising: (1) forming a first film on a silicon single crystal substrate at a temperature of 1000°C or less by CVD method; (2) forming a second polysilicon layer on the first polysilicon layer at a temperature higher than 1000° C. by a CVD method; In step (1), the value (%) of the in-plane film thickness distribution of the first polysilicon layer to be formed is controlled within a predetermined range, and the maximum value in the predetermined range A method for manufacturing a polysilicon wafer, characterized in that the difference between (%) and a minimum value (%) is within 5.2 (%).
[2]: The method for manufacturing a polysilicon wafer according to
[3]: In the step (1), the in-plane thickness distribution of the first polysilicon layer to be formed is controlled by controlling the in-plane temperature distribution of the silicon single crystal substrate. The method for manufacturing a polysilicon wafer according to the above [1].
[4]: In the step (1), the in-plane thickness distribution of the first polysilicon layer to be formed is controlled by controlling the in-plane temperature distribution of the silicon single crystal substrate. The method for manufacturing a polysilicon wafer according to the above [2].
[5]: A polysilicon wafer manufacturing method for manufacturing polysilicon wafers using two or more different manufacturing equipment, wherein the above [1] and the above [2] are performed in each of the two or more different manufacturing equipment. A method for manufacturing a polysilicon wafer, comprising manufacturing a polysilicon wafer using the method for manufacturing a polysilicon wafer described in [3], or [4] above.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
Note that the present invention is not limited to the above embodiments. The above-mentioned embodiments are illustrative, and any embodiment that has substantially the same configuration as the technical idea stated in the claims of the present invention and has similar effects is the present invention. covered within the technical scope of.
Claims (5)
- シリコン単結晶基板上にポリシリコン層が成膜されたポリシリコンウェーハの製造方法であって、
（１）シリコン単結晶基板上に、ＣＶＤ法により１０００℃以下の温度で第一のポリシリコン層を成膜する工程、
（２）前記第一のポリシリコン層上に、ＣＶＤ法により１０００℃より高い温度で第二のポリシリコン層を成膜する工程、
を有し、かつ、
前記工程（１）において、成膜する前記第一のポリシリコン層の面内膜厚分布の値（％）を、予め定めた範囲内に制御するようにし、かつ、前記予め定めた範囲の最大値（％）と最小値（％）の差を５．２（％）以内とすることを特徴とするポリシリコンウェーハの製造方法。 A method for manufacturing a polysilicon wafer in which a polysilicon layer is formed on a silicon single crystal substrate, the method comprising:
(1) A step of forming a first polysilicon layer on a silicon single crystal substrate at a temperature of 1000°C or less by CVD method,
(2) forming a second polysilicon layer on the first polysilicon layer by a CVD method at a temperature higher than 1000°C;
has, and
In the step (1), the value (%) of the in-plane film thickness distribution of the first polysilicon layer to be formed is controlled within a predetermined range, and the maximum value in the predetermined range is A method for manufacturing a polysilicon wafer, characterized in that the difference between a value (%) and a minimum value (%) is within 5.2 (%). - 前記工程（１）において、前記予め定めた範囲の最大値（％）を、１．５％以下に制御することを特徴とする請求項１に記載のポリシリコンウェーハの製造方法。 The method for manufacturing a polysilicon wafer according to claim 1, wherein in the step (1), the maximum value (%) of the predetermined range is controlled to 1.5% or less.
- 前記工程（１）において、前記シリコン単結晶基板の面内温度分布を制御することによって、成膜する前記第一のポリシリコン層の面内膜厚分布を制御することを特徴とする請求項１に記載のポリシリコンウェーハの製造方法。 1. In the step (1), the in-plane thickness distribution of the first polysilicon layer to be formed is controlled by controlling the in-plane temperature distribution of the silicon single crystal substrate. The method for manufacturing a polysilicon wafer described in .
- 前記工程（１）において、前記シリコン単結晶基板の面内温度分布を制御することによって、成膜する前記第一のポリシリコン層の面内膜厚分布を制御することを特徴とする請求項２に記載のポリシリコンウェーハの製造方法。 2. In the step (1), the in-plane thickness distribution of the first polysilicon layer to be formed is controlled by controlling the in-plane temperature distribution of the silicon single crystal substrate. The method for manufacturing a polysilicon wafer described in .
- ２以上の異なる製造設備を用いてポリシリコンウェーハを製造するためのポリシリコンウェーハの製造方法であって、
前記２以上の異なる製造設備の各々において、請求項１から請求項４のいずれか一項に記載のポリシリコンウェーハの製造方法を用いてポリシリコンウェーハを製造することを特徴とするポリシリコンウェーハの製造方法。 A polysilicon wafer manufacturing method for manufacturing polysilicon wafers using two or more different manufacturing equipment, the method comprising:
A polysilicon wafer, characterized in that the polysilicon wafer is manufactured using the polysilicon wafer manufacturing method according to any one of claims 1 to 4 in each of the two or more different manufacturing facilities. Production method.
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Citations (5)
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|---|---|---|---|---|
| JPS57197834A (en) * | 1981-05-29 | 1982-12-04 | Toko Inc | Manufacture of insulated and isolated substrate |
| JP2000183153A (en) * | 1998-12-17 | 2000-06-30 | Mitsubishi Materials Silicon Corp | Dielectric isolation wafer and manufacture thereof |
| JP2004158685A (en) * | 2002-11-07 | 2004-06-03 | Canon Inc | Polycrystalline silicon thin film and its fabricating process |
| JP2014011178A (en) * | 2012-06-27 | 2014-01-20 | Tokyo Electron Ltd | Plasma processing method and plasma processing apparatus |
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-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197834A (en) * | 1981-05-29 | 1982-12-04 | Toko Inc | Manufacture of insulated and isolated substrate |
| JP2000183153A (en) * | 1998-12-17 | 2000-06-30 | Mitsubishi Materials Silicon Corp | Dielectric isolation wafer and manufacture thereof |
| JP2004158685A (en) * | 2002-11-07 | 2004-06-03 | Canon Inc | Polycrystalline silicon thin film and its fabricating process |
| JP2014011178A (en) * | 2012-06-27 | 2014-01-20 | Tokyo Electron Ltd | Plasma processing method and plasma processing apparatus |
| WO2017221563A1 (en) * | 2016-06-23 | 2017-12-28 | 信越半導体株式会社 | Bonded soi wafer manufacturing method |
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