WO2023189002A1 - 薄膜トランジスタ及び電子機器 - Google Patents

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WO2023189002A1
WO2023189002A1 PCT/JP2023/006035 JP2023006035W WO2023189002A1 WO 2023189002 A1 WO2023189002 A1 WO 2023189002A1 JP 2023006035 W JP2023006035 W JP 2023006035W WO 2023189002 A1 WO2023189002 A1 WO 2023189002A1
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oxide semiconductor
crystal orientation
thin film
film transistor
crystal
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PCT/JP2023/006035
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創 渡壁
将志 津吹
俊成 佐々木
尊也 田丸
絵美 川嶋
勇輝 霍間
大地 佐々木
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株式会社ジャパンディスプレイ
出光興産株式会社
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • One embodiment of the present invention relates to a thin film transistor including an oxide semiconductor film. Further, one embodiment of the present invention relates to an electronic device including a thin film transistor.
  • a thin film transistor including such an oxide semiconductor film has a simple structure and can be formed using a low-temperature process, like a thin film transistor including an amorphous silicon film. Further, it is known that a thin film transistor including an oxide semiconductor film has higher mobility than a thin film transistor including an amorphous silicon film.
  • JP 2021-141338 Publication Japanese Patent Application Publication No. 2014-099601 JP 2021-153196 Publication Japanese Patent Application Publication No. 2018-006730 Japanese Patent Application Publication No. 2016-184771 JP 2021-108405 Publication
  • one of the objects of an embodiment of the present invention is to provide a thin film transistor including an oxide semiconductor film having a novel crystal structure. Further, one embodiment of the present invention relates to an electronic device including a thin film transistor.
  • a thin film transistor includes a substrate, a metal oxide layer provided on the substrate, an oxide semiconductor layer provided in contact with the metal oxide layer and having crystallinity, and an oxide semiconductor layer.
  • the oxide semiconductor layer includes an overlapping gate electrode and an insulating layer provided between the oxide semiconductor layer and the gate electrode, and the oxide semiconductor layer is obtained by an EBSD (electron beam backscatter diffraction) method. , each including a plurality of crystal grains having at least one of crystal orientation ⁇ 001>, crystal orientation ⁇ 101>, and crystal orientation ⁇ 111>.
  • An electronic device includes the thin film transistor described above.
  • 1 is an IPF map of an oxide semiconductor film (Example 1) according to an embodiment of the present invention.
  • 1 is an IPF map of an oxide semiconductor film (Example 1) according to an embodiment of the present invention.
  • 1 is a map showing the distribution of GOS in an oxide semiconductor film (Example 1) according to an embodiment of the present invention.
  • 3 is an IPF map of an oxide semiconductor film (Example 2) according to an embodiment of the present invention.
  • 3 is an IPF map of an oxide semiconductor film (Example 2) according to an embodiment of the present invention.
  • 2 is a map showing the distribution of GOS in an oxide semiconductor film (Example 2) according to an embodiment of the present invention.
  • 1 is a cross-sectional view schematically showing a thin film transistor according to an embodiment of the present invention.
  • 1 is a plan view schematically showing a thin film transistor according to an embodiment of the present invention.
  • 1 is a flowchart illustrating a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional view showing a method for manufacturing a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional STEM image of a thin film transistor according to an embodiment of the present invention.
  • 1 is a cross-sectional STEM image of a thin film transistor according to an embodiment of the present invention.
  • 1 is a schematic diagram showing an electronic device according to an embodiment of the present invention. It is an IPF map of a conventional oxide semiconductor film (comparative example). It is an IPF map of a conventional oxide semiconductor film (comparative example). It is a map showing the distribution of GOS of a conventional oxide semiconductor film (
  • the direction from the substrate toward the oxide semiconductor layer is referred to as upward. Conversely, the direction from the oxide semiconductor layer toward the substrate is referred to as downward or downward.
  • the terms “upper” and “lower” are used in the description; however, for example, the substrate and the oxide semiconductor layer may be arranged so that the vertical relationship is reversed from that shown in the drawing.
  • the expression “an oxide semiconductor layer on a substrate” merely explains the vertical relationship between the substrate and the oxide semiconductor layer as described above; Other members may also be arranged.
  • Upper or lower refers to the stacking order in a structure in which multiple layers are stacked, and when expressed as a pixel electrode above a transistor, it means a positional relationship in which the transistor and pixel electrode do not overlap in plan view. It's okay. On the other hand, when expressed as a pixel electrode vertically above a transistor, it means a positional relationship in which the transistor and the pixel electrode overlap in plan view.
  • film and the term “layer” can be interchanged depending on the case.
  • Display device refers to a structure that displays images using an electro-optic layer.
  • the term display device may refer to a display panel that includes an electro-optic layer, or may refer to a structure in which display cells are equipped with other optical components (e.g., polarizing components, backlights, touch panels, etc.).
  • the "electro-optic layer” may include a liquid crystal layer, an electroluminescent (EL) layer, an electrochromic (EC) layer, and an electrophoretic layer, unless a technical contradiction arises. Therefore, the embodiments to be described later will be explained by exemplifying a liquid crystal display device including a liquid crystal layer and an organic EL display device including an organic EL layer as display devices. It can be applied to a display device including an optical layer.
  • ⁇ includes A, B, or C
  • ⁇ includes any one of A, B, and C
  • ⁇ includes one selected from the group consisting of A, B, and C
  • ⁇ includes multiple combinations of A to C, unless otherwise specified.
  • these expressions do not exclude cases where ⁇ includes other elements.
  • the oxide semiconductor film according to this embodiment includes an indium (In) element and a metal (M) element other than indium element.
  • the composition ratio of the oxide semiconductor film it is preferable that the atomic ratio of indium element and metal elements other than indium element satisfies formula (1).
  • the ratio of indium element to all metal elements including indium element in the oxide semiconductor film is preferably 50% or more.
  • the crystal structure of the oxide semiconductor film preferably has a bixbite structure. By increasing the ratio of indium element, an oxide semiconductor film having a bixbite structure can be formed.
  • metal elements other than the indium element are not limited to one type of metal element.
  • the elements other than the indium element may include multiple types of metal elements.
  • the oxide semiconductor film can be formed using a sputtering method.
  • the composition of an oxide semiconductor film formed by sputtering depends on the composition of a sputtering target.
  • the sputtering target having the above-described composition, an oxide semiconductor film without any deviation in the composition of metal elements can be formed by sputtering. Therefore, the composition of the metal elements (for example, indium element and other metal elements) of the oxide semiconductor film may be the same as the composition of the metal elements of the sputtering target.
  • the composition of the metal element of the oxide semiconductor film can be specified based on the composition of the metal element of the sputtering target. Note that the oxygen element contained in the oxide semiconductor film changes depending on the sputtering process conditions and the like, so this is not the case.
  • composition of the metal element of the oxide semiconductor film can also be specified by fluorescent X-ray analysis, EPMA (Electron Probe Micro Analyzer) analysis, or the like. Furthermore, since the oxide semiconductor film has crystallinity, the composition of the metal element in the oxide semiconductor film can also be specified from the crystal structure and lattice constant using an XRD (X-ray diffraction) method.
  • XRD X-ray diffraction
  • the oxide semiconductor film according to this embodiment has crystallinity.
  • the crystal structure of the oxide semiconductor film is not particularly limited, but preferably has a bixbite structure.
  • the crystal structure of the oxide semiconductor film can be specified using an XRD method or an electron beam diffraction method.
  • the oxide semiconductor film according to this embodiment includes a plurality of crystal grains.
  • the present inventors discovered that the crystal grains of the oxide semiconductor film according to this embodiment have different characteristics from the crystal grains of conventional oxide semiconductor films. Specifically, the present inventors discovered an oxide semiconductor film having a novel crystal structure including crystal grains different from conventional crystal grains. An oxide semiconductor film having such a novel crystal structure can be measured using an electron beam backscatter diffraction (EBSD) method. Therefore, measurement of an oxide semiconductor film using the EBSD method will be described below.
  • EBSD electron beam backscatter diffraction
  • the EBSD method involves irradiating an object to be measured with an electron beam, analyzing the electron beam backscatter diffraction generated on each crystal plane of the crystal structure of the object, and determining the crystal structure in the measurement area of the object. It is an analytical method to measure The EBSD method analyzes data acquired from an EBSD detector attached to a scanning electron microscope (SEM) or transmission electron microscope (TEM) to determine the crystal grains or crystal orientation of an oxide semiconductor film in a measurement area. information can be obtained.
  • SEM scanning electron microscope
  • TEM transmission electron microscope
  • IPF map An IPF (Inverse Pole Figure) map is an image in which crystal orientations are color-coded according to a predetermined color key. In measurement using the EBSD method, information on crystal orientation can be acquired, so an IPF map can be created based on the acquired information on crystal orientation. In the IPF map, it is also possible to acquire the area of each color-coded region of multiple crystal orientations, calculate the ratio to the area of the entire measurement region (hereinafter referred to as "occupancy rate”), and compare quantitatively. .
  • the IPF map may be an image obtained by extracting data of measurement points where the crystal orientation difference with respect to the normal direction of the surface of the substrate (or the surface of the oxide semiconductor film) is within a predetermined range.
  • the predetermined range is 0° or more and 15° or less.
  • measurement points with crystal orientations that are significantly tilted from the normal direction of the substrate surface are excluded, so it is possible to exclude measurement points that have crystal orientations that are highly inclined from the normal direction of the substrate surface. Crystal orientation can be revealed. Therefore, in the IPF map from which data of specific measurement points are extracted, the occupancy of each of a plurality of crystal orientations can be compared, and the crystal orientation that is easily oriented can be specified more clearly.
  • the occupancy rate of the crystal orientation ⁇ 101> and the The occupancy rate of orientation ⁇ 111> is larger than the occupancy rate of crystal orientation ⁇ 001>.
  • the occupancy of crystal orientation ⁇ 001> is significantly small at 5% or less, which is a feature not found in conventional oxide semiconductor films.
  • each of the occupancy rate of crystal orientation ⁇ 101> and the occupancy rate of crystal orientation ⁇ 111> is 4 times or more of the occupancy rate of crystal orientation ⁇ 001>, and preferably 10 It is at least twice as large, more preferably at least 15 times.
  • the occupancy rate of crystal orientation ⁇ 101> and the occupancy rate of crystal orientation ⁇ 111> each do not exceed four times the occupancy rate of crystal orientation ⁇ 001>.
  • the total occupancy of crystal orientation ⁇ 101> and crystal orientation ⁇ 111> is 10 times or more, preferably 20 times, the occupancy of crystal orientation ⁇ 001>. or more, and more preferably 30 times or more.
  • the total occupancy rate of crystal orientation ⁇ 101> and crystal orientation ⁇ 111> is less than 10 times the occupancy rate of crystal orientation ⁇ 001>.
  • the ratio of the occupancy rate of the crystal orientation ⁇ 101> to the occupancy rate of the crystal orientation ⁇ 111> is 0.7 or more and 1.5 or less.
  • the crystal orientation ⁇ 001> represents [001] and equivalent [100] and [010].
  • the crystal orientation ⁇ 101> represents [101] and equivalent [110] and [011].
  • the crystal orientation ⁇ 111> represents [111].
  • "1" may be "-1", and the axis is considered to be equivalent to each direction.
  • crystal orientations include ⁇ hk0> (h ⁇ k, h and k are natural numbers), ⁇ hhl> (h ⁇ l, h and l are natural numbers), and ⁇ hhl> (h ⁇ l, h and l are natural numbers). natural numbers), and ⁇ hkl> (h ⁇ k ⁇ l, h, k, and l are natural numbers).
  • a grain is a crystalline region surrounded by grain boundaries.
  • grain boundaries can be defined based on the crystal orientation. Generally, when the crystal orientation difference between two adjacent measurement points exceeds 5°, it is defined that a grain boundary exists between them. Therefore, the above definition is also applied to the oxide semiconductor film according to this embodiment.
  • the oxide semiconductor film according to this embodiment includes multiple regions with different crystal orientations within the crystal grains.
  • the oxide semiconductor film according to this embodiment has a bixbite structure
  • the crystal grain size is a value indicating the size of crystal grains.
  • the diameter of a circle corresponding to the area S is defined as the crystal grain diameter d.
  • the average crystal grain size is the average value of the crystal grain sizes of a plurality of crystal grains. Since the oxide semiconductor film according to this embodiment includes a plurality of crystal grains, the oxide semiconductor film can be evaluated using the average crystal grain size.
  • the average crystal grain size dAVE is calculated using equation (2).
  • a j is the area ratio of the j-th crystal grain (the ratio of the area of the crystal grain to the area of the entire EBSD measurement region (measurement region)), and d j is the crystal grain size of the j-th crystal grain.
  • N is the number of crystal grains.
  • the average crystal grain size d AVE is an area average within the measurement region weighted by the area of the crystal grains. When the average crystal grain size dAVE is large, it can be said that the oxide semiconductor film contains many crystal grains with large crystal grain sizes.
  • the crystal grains of the oxide semiconductor film according to this embodiment have a larger average crystal grain size than the crystal grains of a conventional oxide semiconductor film.
  • the average crystal grain size of the plurality of crystal grains included in the oxide semiconductor film according to this embodiment is, for example, 1 ⁇ m or more, preferably 1.3 ⁇ m or more, and more preferably 1.5 ⁇ m or more.
  • the maximum crystal grain size is the maximum value of the crystal grain sizes of a plurality of crystal grains.
  • the crystal grains of the oxide semiconductor film according to this embodiment have a larger maximum crystal grain size than the crystal grains of a conventional oxide semiconductor film.
  • the maximum crystal grain size of the crystal grains included in the oxide semiconductor film according to this embodiment is, for example, 1 ⁇ m or more, preferably 2 ⁇ m or more, and more preferably 3 ⁇ m or more.
  • GOS Gram Orientation Spread
  • GOS is a value indicating a crystal orientation difference within a crystal grain.
  • GOS is calculated using equation (3). In other words, GOS calculates the difference between the crystal orientation ⁇ i at the i-th measurement point within the crystal grain and the average crystal orientation ⁇ AVE at the n measurement points within the crystal grain. This is the value divided by . In other words, GOS is a value obtained by averaging crystal orientations within crystal grains.
  • GOS represents the magnitude of strain within crystal grains, and it can be said that the larger GOS is, the greater the strain within crystal grains.
  • the GOS average value is the average value of GOS of a plurality of crystal grains. Since the oxide semiconductor film according to this embodiment includes a plurality of crystal grains, the oxide semiconductor film can be evaluated using the GOS average value.
  • the GOS average value GOS AVE is calculated using equation (4).
  • a j is the area ratio of the j-th crystal grain
  • GOS j is the GOS of the j-th crystal grain
  • N is the number of crystal grains.
  • the GOS average value GOS AVE is an area average within the measurement region weighted by the area of the crystal grain. When the GOS average value GOS AVE is large, it can be said that the oxide semiconductor film contains many crystal grains whose crystal orientation changes significantly.
  • the oxide semiconductor film according to this embodiment includes crystal grains whose crystal orientation changes significantly, and the number of such crystal grains is reflected as the GOS average value.
  • the average GOS value is 5° or more.
  • the average GOS value of a conventional oxide semiconductor film is 1° or less, and one of the characteristics of the oxide semiconductor film according to this embodiment is that the average GOS value is large.
  • the oxide semiconductor film In conventional oxide semiconductor films, if the crystal orientation within the crystal grains changes significantly, the distortion of the crystal grains becomes large and the crystal growth of the crystal grains is inhibited. Therefore, in the conventional oxide semiconductor film, changes in crystal orientation within crystal grains are small, and the average crystal grain size or maximum crystal grain size is also small. In contrast, in the oxide semiconductor film according to this embodiment, large crystal grains are formed despite the large change in the crystal orientation within the crystal grains, and the oxide semiconductor film according to this embodiment is different from the conventional oxide semiconductor film. The average crystal grain size or maximum crystal grain size is larger than that of the semiconductor film.
  • the oxide semiconductor film according to this embodiment the amount of oxygen vacancies in the film after heat treatment is suppressed by generating crystal nuclei with a specific crystal orientation by optimizing the sputtering film formation conditions, and the insulation properties deteriorate.
  • a thin film transistor using an oxide semiconductor film as a channel has high mobility and excellent electrical characteristics.
  • the measurement of the crystal structure of the oxide semiconductor film according to this embodiment is not limited to the EBSD method. Crystal orientation or change in crystal orientation within a crystal grain, etc. may be measured using a measurement method other than the EBSD method.
  • the oxide semiconductor film according to this embodiment is manufactured by a sputtering process and an annealing process.
  • an oxide semiconductor film is formed in contact with the metal oxide film.
  • the oxide semiconductor film according to this embodiment can improve crystallinity by being formed in contact with a metal oxide film. Therefore, for example, over a substrate on which a metal oxide film is formed, an oxide semiconductor film is formed in contact with the metal oxide film.
  • an oxide semiconductor film is formed in contact with the metal oxide film.
  • aluminum oxide can be used as the metal oxide film.
  • the oxide semiconductor film after the sputtering process is preferably a film with few crystalline components, and is particularly preferably amorphous.
  • ions generated in the plasma and atoms recoil by the sputtering target collide with the substrate, so even if the substrate temperature at the start of sputtering is room temperature, the substrate temperature rises during film formation. .
  • the oxide semiconductor film be formed while controlling the substrate temperature.
  • the substrate temperature is, for example, 100°C or lower, preferably 70°C or lower, and more preferably 50°C or lower.
  • the substrate temperature may be 30° C. or lower.
  • Substrate temperature can be controlled, for example, by cooling the substrate.
  • the oxide semiconductor film may be deposited at a deposition rate that does not cause the substrate temperature to exceed a predetermined temperature.
  • the substrate temperature may be controlled by increasing the distance between the target and the substrate so that the substrate is not affected by the sputtering target.
  • the substrate on which the oxide semiconductor film is formed a rigid substrate such as a glass substrate, a quartz substrate, and a sapphire substrate, or a flexible substrate such as a polyimide substrate, an acrylic substrate, a siloxane substrate, and a fluororesin substrate is used.
  • the substrate on which the oxide semiconductor film is formed is a silicon oxide (SiO x ) film, a silicon oxynitride (SiO x N y ) film, a silicon nitride (SiN x ) film, or a silicon nitride oxide (SiN x O y ) film.
  • the substrate may be a substrate on which a film, an aluminum oxide (AlO x ) film, an aluminum oxynitride (AlO x N y ), an aluminum nitride oxide (AlN x O y ), or an aluminum nitride (AlN x ) is formed.
  • AlO x aluminum oxide
  • AlO x N y aluminum oxynitride
  • AlN x O y aluminum nitride oxide
  • AlN x aluminum nitride
  • the oxide semiconductor film is formed under conditions where the oxygen partial pressure is 10% or less.
  • the oxygen partial pressure is, for example, 2% or more and 10% or less, preferably 3% or more and 8% or less, and more preferably 3% or more and 6% or less.
  • the oxide semiconductor film is crystallized.
  • Annealing is performed by maintaining a predetermined temperature at a predetermined temperature for a predetermined time.
  • the predetermined attained temperature is 300°C or more and 500°C or less, preferably 350°C or more and 450°C or less.
  • the holding time at the final temperature is 15 minutes or more and 120 minutes or less, preferably 30 minutes or more and 60 minutes or less.
  • Example 10 The oxide semiconductor film according to this embodiment will be described in more detail based on specific examples. Note that the example described below is an example of the oxide semiconductor film according to this embodiment, and the structure of the oxide semiconductor according to this embodiment is not limited to the structure of the example described below. .
  • Example 1 As Example 1, the oxide semiconductor film according to this embodiment was fabricated on a substrate on which an aluminum oxide film was formed using the sputtering process and annealing process described above.
  • the sputtering process an oxide semiconductor film was formed on a glass substrate using a sputtering target in which the atomic ratio of indium to all metal elements contained in the sintered body was 70% or more.
  • the oxygen partial pressure during film formation was 5.1 (%), and the substrate temperature was controlled so that the substrate temperature during film formation was 100° C. or less.
  • the oxide semiconductor film was subjected to an annealing process in an air atmosphere. In the annealing process, the final temperature was controlled to be 400° C. and maintained at the final temperature for 30 minutes.
  • the chemical composition of the oxide semiconductor film was similar to that of the sputtering target.
  • Example 2 As Example 2, the oxide semiconductor film according to this embodiment was manufactured in the same manner as Example 1, except that only the conditions of the annealing process were changed. In the annealing process, the final temperature was controlled to be 450° C., and the final temperature was maintained for 60 minutes.
  • a conventional oxide semiconductor film was formed on a substrate on which an aluminum oxide film was not formed using a conventional sputtering process and an annealing process.
  • a sputtering process an oxide semiconductor film was formed on a quartz substrate using a sputtering target in which the atomic ratio of indium to all metal elements contained in the sintered body was 70% or more.
  • the oxygen partial pressure during film formation was 10.0 (%), and the substrate temperature was not controlled during film formation.
  • the oxide semiconductor film was subjected to an annealing process in an air atmosphere. In the annealing process, the final temperature was controlled to be 450° C., and the final temperature was maintained for 60 minutes.
  • the chemical composition of the oxide semiconductor film was similar to that of the sputtering target.
  • Table 1 shows the manufacturing conditions (film forming conditions and annealing conditions) of Example 1, Example 2, and Comparative Example. There is a difference in the film thickness of the oxide semiconductor film between Example 1 and Example 2 and the comparative example, but the major difference is whether or not an aluminum oxide (AlOx) film is formed on the substrate, and the thickness of the substrate during film formation. These are the presence or absence of temperature control and the oxygen partial pressure.
  • AlOx aluminum oxide
  • Crystal orientation analysis using EBSD method Crystal orientation analysis of the oxide semiconductor films of Example 1 and Example 2 and the oxide semiconductor film of Comparative Example was performed using the EBSD method.
  • the measurement conditions of the EBSD method are as shown in Table 2. Further, the crystal orientation was analyzed using OIM-Analysis (ver. 7.1) manufactured by TSL Solutions Co., Ltd.
  • OIM-Analysis ver. 7.1
  • ICSD Inorganic Crystal Structure Database: Chemical Information Association
  • IPF maps of the oxide semiconductor film of Example 1 are shown in FIGS. 1 and 2. Further, IPF maps of the oxide semiconductor film of Example 2 are shown in FIGS. 4 and 5. Further, IPF maps of the oxide semiconductor film of the comparative example are shown in FIGS. 21 and 22.
  • black lines represent grain boundaries. That is, a plurality of crystal grains surrounded by black lines can be confirmed in both the oxide semiconductor films of Examples 1 and 2 and the oxide semiconductor film of the comparative example.
  • the IPF maps shown in FIGS. 1, 2, 4, 5, 21, and 22 are color-coded according to the color key shown in each figure. Mainly, crystal orientation ⁇ 001> is colored red, crystal orientation ⁇ 101> is colored green, and crystal orientation ⁇ 111> is colored blue. 2, FIG.
  • FIGS. 2, 5, and 22 are crystal orientation ⁇ 001>, crystal orientation ⁇ 101>, or crystal orientation with respect to the normal direction of the surface of the substrate in FIGS. 1, 4, and 21, respectively. This is an image in which measurement points where the ⁇ 111> crystal orientation difference exceeds 15° are excluded.
  • the average crystal grain sizes of the oxide semiconductor films of Example 1 and Example 2 were calculated to be 1.94 ( ⁇ m) and 1.96 ( ⁇ m), respectively.
  • the average crystal grain size of the oxide semiconductor film of the comparative example was calculated to be 0.65 ( ⁇ m).
  • the average crystal grain size of the oxide semiconductor films of Example 1 and Example 2 was more than 2.5 times the average crystal grain size of the oxide semiconductor film of the comparative example.
  • the IPF map shown in FIG. 22 has many areas colored in green, whereas the IPF map shown in FIGS. There are many areas that are color-coded not only in green but also in blue.
  • the crystal orientation of the oxide semiconductor film of Example 1 in the measurement region is When the occupancy rates of crystal orientation ⁇ 001>, crystal orientation ⁇ 101>, and crystal orientation ⁇ 111> were calculated, they were 1.1 (%), 29.1 (%), and 29.3 (%), respectively. Furthermore, based on FIG.
  • the crystal orientation of the oxide semiconductor film of the comparative example in the measurement region When the occupancy rates of ⁇ 001>, crystal orientation ⁇ 101>, and crystal orientation ⁇ 111> were calculated, they were 5.6 (%), 23.3 (%), and 19.8 (%), respectively. .
  • the maximum crystal grain sizes of the oxide semiconductor films of Example 1 and Example 2 were 3.1 ( ⁇ m) and 3.3 ( ⁇ m), respectively.
  • the maximum crystal grain size of the oxide semiconductor film of the comparative example was 1.1 ( ⁇ m).
  • the maximum crystal grain size of the oxide semiconductor films of Examples 1 and 2 was about three times the maximum crystal grain size of the oxide semiconductor film of the comparative example.
  • the occupancy rate of crystal orientation ⁇ 001> is lower than the occupancy rate of crystal orientation ⁇ 101> and crystal orientation ⁇ 111>. In other words, the occupancy rates of crystal orientation ⁇ 101> and ⁇ 111> are higher than the occupancy rate of crystal orientation ⁇ 001>.
  • the occupancy rate of crystal orientation ⁇ 101> and the occupancy rate of crystal orientation ⁇ 111> were 26.5 times and 26.6 times the occupancy rate of crystal orientation ⁇ 001>, respectively. be.
  • the occupancy rate of crystal orientation ⁇ 101> and the occupancy rate of crystal orientation ⁇ 111> are 20.4 times and 19.6 times the occupancy rate of crystal orientation ⁇ 001>, respectively. It's double.
  • the occupancy rate of crystal orientation ⁇ 101> and the occupancy rate of crystal orientation ⁇ 111> are 4.2 times and 3.5 times the occupancy rate of crystal orientation ⁇ 001>, respectively. It is.
  • FIG. 3 shows a GOS distribution map in which multiple crystal grains are color-coded based on the GOS of each of the multiple crystal grains included in the oxide semiconductor film of Example 1.
  • FIG. 6 shows a GOS distribution map in which a plurality of crystal grains are color-coded based on the GOS of each of the plurality of crystal grains included in the oxide semiconductor film of Example 2.
  • FIG. 23 shows a GOS distribution map in which a plurality of crystal grains are color-coded based on the GOS of each of the plurality of crystal grains included in the oxide semiconductor film of the comparative example.
  • FIGS. 3, 6, and 23 are distribution maps showing the magnitude of crystal orientation difference within a crystal grain.
  • FIGS. 3, 6, and 23 are distribution maps showing the magnitude of crystal orientation difference within a crystal grain.
  • the GOS of each of a plurality of crystal grains is color-coded based on the color bar shown in the figures, and the color of the crystal grains changes from blue to red, that is, the wavelength of visible light changes. As the grain size increases, the crystal orientation difference within the crystal grains increases.
  • the average GOS values of the oxide semiconductor films of Example 1 and Example 2 were 20.26° and 19.28°, respectively.
  • the average GOS value of the oxide semiconductor film of the comparative example was 0.71°. It can also be seen from the GOS average value that the oxide semiconductor films of Examples 1 and 2 have significantly larger changes in crystal orientation within crystal grains than the oxide semiconductor films of Comparative Examples.
  • Table 3 shows information regarding the crystal structures of the oxide semiconductor films of Examples 1 and 2 and the oxide semiconductor films of Comparative Examples. As shown in Table 3, the oxide semiconductor films of Examples 1 and 2 and the oxide semiconductor film of the comparative example have the same bixbite structure, but the crystal grains contained in each are the same. The characteristics of crystal orientation are significantly different.
  • the oxide semiconductor film according to the present embodiment has remarkable characteristics in the crystal orientation of crystal grains, and has a novel crystal structure different from that of conventional oxide semiconductors.
  • the thin film transistor using the oxide semiconductor film according to this embodiment has higher field effect mobility than the thin film transistor using the conventional oxide semiconductor film. Therefore, it is presumed that the oxide semiconductor film itself according to this embodiment also has high mobility.
  • a thin film transistor according to an embodiment of the present invention will be described with reference to FIGS. 7 to 17.
  • the thin film transistor according to this embodiment can be used for, for example, a display device, an integrated circuit (IC) such as a microprocessor (Micro-Processing Unit: MPU), or a memory circuit.
  • IC integrated circuit
  • MPU Micro-Processing Unit
  • FIG. 7 is a cross-sectional view schematically showing a thin film transistor 10 according to an embodiment of the present invention.
  • FIG. 8 is a plan view schematically showing a thin film transistor 10 according to an embodiment of the present invention.
  • the thin film transistor 10 is provided on a substrate 100.
  • the thin film transistor 10 includes a gate electrode 105, gate insulating layers 110 and 120, a metal oxide layer 130, an oxide semiconductor layer 140, a gate insulating layer 150, a gate electrode 160, insulating layers 170 and 180, a source electrode 201, and a drain electrode 203.
  • a source electrode 201 and the drain electrode 203 are not particularly distinguished, they may be collectively referred to as the source/drain electrode 200.
  • the gate electrode 105 is provided on the substrate 100. Gate insulating layer 110 and gate insulating layer 120 are provided on substrate 100 and gate electrode 105. A metal oxide layer 130 is provided on the gate insulating layer 120. Metal oxide layer 130 is in contact with gate insulating layer 120. The oxide semiconductor layer 140 is provided on the metal oxide layer 130. The oxide semiconductor layer 140 is in contact with the metal oxide layer 130. Among the main surfaces of the oxide semiconductor layer 140, the surface in contact with the metal oxide layer 130 is referred to as a lower surface 142. The end of the metal oxide layer 130 and the end of the oxide semiconductor layer 140 substantially coincide with each other.
  • no semiconductor layer or oxide semiconductor layer is provided between the metal oxide layer 130 and the substrate 100.
  • the thin film transistor 10 according to the present embodiment has a configuration in which the metal oxide layer 130 is in contact with the gate insulating layer 120, the present invention is not limited to this configuration. Other layers may be provided between the gate insulating layer 120 and the metal oxide layer 130.
  • the sidewalls of the metal oxide layer 130 and the sidewalls of the oxide semiconductor layer 140 are aligned on a straight line, but the configuration is not limited to this.
  • the angle of the sidewall of the metal oxide layer 130 with respect to the main surface of the substrate 100 may be different from the angle of the sidewall of the oxide semiconductor layer 140.
  • the cross-sectional shape of the sidewall of at least one of the metal oxide layer 130 and the oxide semiconductor layer 140 may be curved.
  • the gate electrode 160 faces the oxide semiconductor layer 140.
  • Gate insulating layer 150 is provided between oxide semiconductor layer 140 and gate electrode 160.
  • the gate insulating layer 150 is in contact with the oxide semiconductor layer 140.
  • the surface in contact with the gate insulating layer 150 is referred to as an upper surface 141.
  • the surface between the upper surface 141 and the lower surface 142 is referred to as a side surface 143.
  • Insulating layers 170 and 180 are provided on gate insulating layer 150 and gate electrode 160.
  • the insulating layers 170 and 180 are provided with openings 171 and 173 through which the oxide semiconductor layer 140 is exposed.
  • the source electrode 201 is provided so as to fill the inside of the opening 171.
  • the source electrode 201 is in contact with the oxide semiconductor layer 140 at the bottom of the opening 171.
  • the drain electrode 203 is provided so as to fill the inside of the opening 173.
  • the drain electrode 203 is in contact with the oxide semiconductor layer 140 at the bottom of the opening 173.
  • the gate electrode 105 has a function as a bottom gate of the thin film transistor 10 and a function as a light shielding film for the oxide semiconductor layer 140.
  • the gate insulating layer 110 has a function as a barrier film that blocks impurities that diffuse from the substrate 100 toward the oxide semiconductor layer 140.
  • the gate insulating layers 110 and 120 have a function as a gate insulating layer for the bottom gate.
  • the metal oxide layer 130 is a layer containing metal oxide mainly composed of aluminum, and not only improves the crystallinity of the oxide semiconductor layer 140 but also functions as a gas barrier film that blocks gases such as oxygen and hydrogen. Be prepared.
  • the oxide semiconductor layer 140 is divided into a source region S, a drain region D, and a channel region CH.
  • the channel region CH is a region of the oxide semiconductor layer 140 that is vertically below the gate electrode 160.
  • the source region S is a region of the oxide semiconductor layer 140 that does not overlap with the gate electrode 160 and is a region closer to the source electrode 201 than the channel region CH.
  • the drain region D is a region of the oxide semiconductor layer 140 that does not overlap with the gate electrode 160 and is a region closer to the drain electrode 203 than the channel region CH.
  • the oxide semiconductor layer 140 in the channel region CH has physical properties as a semiconductor.
  • the oxide semiconductor layer 140 in the source region S and drain region D has physical properties as a conductor.
  • the gate electrode 160 has a function as a light shielding film for the top gate of the thin film transistor 10 and the oxide semiconductor layer 140.
  • the gate insulating layer 150 has a function as a gate insulating layer for the top gate, and has a function of releasing oxygen through heat treatment in the manufacturing process.
  • the insulating layers 170 and 180 have the function of insulating the gate electrode 160 and the source/drain electrode 200 and reducing the parasitic capacitance between them.
  • the operation of the thin film transistor 10 is mainly controlled by the voltage supplied to the gate electrode 160.
  • An auxiliary voltage is supplied to the gate electrode 105.
  • the gate electrode 105 is simply used as a light shielding film, a specific voltage may not be supplied to the gate electrode 105, and the gate electrode 105 may be floating. In other words, the gate electrode 105 may simply be called a "light shielding film".
  • a dual-gate transistor in which the gate electrode is provided both above and below the oxide semiconductor layer is used as the thin film transistor 10, but the structure is not limited to this.
  • the thin film transistor 10 a bottom gate transistor in which the gate electrode is provided only below the oxide semiconductor layer 140 or a top gate transistor in which the gate electrode is provided only above the oxide semiconductor layer 140 is used. Good too.
  • the above configuration is just one embodiment, and the present invention is not limited to the above configuration.
  • the planar pattern of the metal oxide layer 130 is substantially the same as the planar pattern of the oxide semiconductor layer 140 in plan view.
  • the lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130.
  • the entire lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130.
  • the width of the gate electrode 105 is larger than the width of the gate electrode 160.
  • the D1 direction is a direction that connects the source electrode 201 and the drain electrode 203, and is a direction that indicates the channel length L of the thin film transistor 10.
  • the length of the region (channel region CH) where the oxide semiconductor layer 140 and the gate electrode 160 overlap in the D1 direction is the channel length L
  • the width of the channel region CH in the D2 direction is the channel width W. be.
  • the present embodiment illustrates a configuration in which the entire lower surface 142 of the oxide semiconductor layer 140 is covered with the metal oxide layer 130
  • the present invention is not limited to this configuration.
  • a portion of the lower surface 142 of the oxide semiconductor layer 140 does not need to be in contact with the metal oxide layer 130.
  • the entire lower surface 142 of the oxide semiconductor layer 140 in the channel region CH is covered with the metal oxide layer 130, and all or part of the lower surface 142 of the oxide semiconductor layer 140 in the source region S and the drain region D is covered with the metal oxide layer. 130 may not be covered. That is, all or part of the lower surface 142 of the oxide semiconductor layer 140 in the source region S and drain region D does not need to be in contact with the metal oxide layer 130.
  • a part of the lower surface 142 of the oxide semiconductor layer 140 in the channel region CH is not covered with the metal oxide layer 130, and the other part of the lower surface 142 is in contact with the metal oxide layer 130. Good too.
  • Gate insulating layer 150 may be patterned.
  • the gate insulating layer 150 may be patterned so that not only the top surface of the oxide semiconductor layer 140 but also the side surfaces of the oxide semiconductor layer 140 are exposed.
  • FIG. 8 illustrates a configuration in which the source/drain electrodes 200 do not overlap the gate electrodes 105 and 160 in plan view
  • the configuration is not limited to this.
  • the source/drain electrode 200 may overlap with at least one of the gate electrodes 105 and 160 in plan view.
  • the above configuration is just one embodiment, and the present invention is not limited to the above configuration.
  • a rigid substrate having light-transmitting properties is used, such as a glass substrate, a quartz substrate, a sapphire substrate, or the like. If the substrate 100 needs to have flexibility, a substrate containing resin, such as a polyimide substrate, an acrylic substrate, a siloxane substrate, a fluororesin substrate, etc., is used as the substrate 100. When a substrate containing a resin is used as the substrate 100, impurities may be introduced into the resin in order to improve the heat resistance of the substrate 100.
  • the substrate 100 does not need to be transparent, so an impurity that reduces the transparency of the substrate 100 may be used.
  • the substrate 100 may be a semiconductor substrate such as a silicon substrate, a silicon carbide substrate, or a compound semiconductor substrate, or a conductive substrate such as a stainless steel substrate, which does not have light-transmitting properties. used.
  • General metal materials are used for the gate electrode 105, the gate electrode 160, and the source/drain electrodes 200.
  • these materials include aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum (Mo), hafnium (Hf), tantalum (Ta), and tungsten. (W), bismuth (Bi), silver (Ag), copper (Cu), and alloys or compounds thereof.
  • the above materials may be used in a single layer or in a stacked layer.
  • General insulating material is used for the gate insulating layers 110 and 120 and the insulating layers 170 and 180.
  • these insulating layers include silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride (SiN x ), silicon nitride oxide (SiN x O y ), aluminum oxide (AlO x ), and silicon oxide.
  • Inorganic insulating layers such as aluminum nitride (AlO x N y ), aluminum nitride oxide (AlN x O y ), and aluminum nitride (AlN x ) are used.
  • an insulating layer containing oxygen among the above insulating layers is used.
  • an inorganic insulating layer such as silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ) is used.
  • the gate insulating layer 120 an insulating layer having a function of releasing oxygen through heat treatment is used.
  • the temperature of the heat treatment at which the gate insulating layer 120 releases oxygen is, for example, 600° C. or less, 500° C. or less, 450° C. or less, or 400° C. or less. That is, the gate insulating layer 120 releases oxygen at a heat treatment temperature performed in the manufacturing process of the thin film transistor 10 when a glass substrate is used as the substrate 100, for example.
  • the gate insulating layer 150 an insulating layer with few defects is used.
  • the gate insulating layer The oxygen composition ratio in 150 is closer to the stoichiometric ratio for the insulating layer than the oxygen composition ratio in the other insulating layer.
  • silicon oxide ( SiOx ) is used for each of the gate insulating layer 150 and the insulating layer 180
  • the composition ratio of oxygen in the silicon oxide used as the gate insulating layer 150 is the same as that of the oxide used as the insulating layer 180.
  • a layer in which no defects are observed when evaluated by electron spin resonance (ESR) may be used as the gate insulating layer 150.
  • SiO x N y and AlO x N y are silicon compounds and aluminum compounds containing nitrogen (N) in a smaller proportion (x>y) than oxygen (O).
  • SiN x O y and AlN x O y are silicon and aluminum compounds containing a smaller proportion of oxygen than nitrogen (x>y).
  • a metal oxide containing aluminum as a main component is used as the metal oxide layer 130.
  • an inorganic insulating layer such as aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), aluminum nitride oxide (AlN x O y ), or aluminum nitride (AlN x ) is used.
  • AlO x aluminum oxide
  • AlO x N y aluminum oxynitride
  • AlN x O y aluminum nitride oxide
  • AlN x aluminum nitride
  • a metal oxide layer containing aluminum as a main component means that the ratio of aluminum contained in the metal oxide layer 130 is 1% or more of the entire metal oxide layer 130.
  • the proportion of aluminum contained in the metal oxide layer 130 may be 5% or more and 70% or less, 10% or more and 60% or less, or 30% or more and 50% or less of the entire metal oxide layer 130.
  • the above ratio may be a mass ratio or a weight ratio.
  • the oxide semiconductor film according to the first embodiment can be used as the oxide semiconductor layer 140.
  • the oxide semiconductor layer 140 has crystallinity. Oxygen vacancies are less likely to be formed in a crystalline oxide semiconductor than in an amorphous oxide semiconductor. However, the grain boundaries of the oxide semiconductor layer 140 may include an amorphous region.
  • the metal oxide layer 130 and the oxide semiconductor layer 140 may contain a common metal element. That is, a metal oxide containing a metal element other than the indium element included in the oxide semiconductor layer 140 may be used for the metal oxide layer 130.
  • FIG. 9 is a flowchart showing a method for manufacturing the thin film transistor 10 according to an embodiment of the present invention.
  • 10 to 17 are cross-sectional views showing a method of manufacturing a thin film transistor 10 according to an embodiment of the present invention.
  • a gate electrode 105 is formed as a bottom gate on the substrate 100, and gate insulating layers 110 and 120 are formed on the gate electrode 105 ("Bottom" in step S3001 in FIG. 9).
  • GI/GE formation For example, silicon nitride is formed as the gate insulating layer 110.
  • silicon oxide is formed as the gate insulating layer 120.
  • the gate insulating layers 110 and 120 are formed by a CVD (Chemical Vapor Deposition) method.
  • the gate insulating layer 110 can block impurities that diffuse toward the oxide semiconductor layer 140 from the substrate 100 side, for example.
  • the silicon oxide used as the gate insulating layer 120 is a physical silicon oxide that releases oxygen by heat treatment.
  • a metal oxide layer 130 and an oxide semiconductor layer 140 are formed on the gate insulating layer 120 ("OS/AlOx film formation" in step S3002 in FIG. 9).
  • the metal oxide layer 130 is formed by sputtering or atomic layer deposition (ALD).
  • the oxide semiconductor layer 140 is formed by a sputtering method.
  • the thickness of the metal oxide layer 130 is, for example, 1 nm or more and 100 nm or less, 1 nm or more and 50 nm or less, 1 nm or more and 30 nm or less, or 1 nm or more and 10 nm or less.
  • aluminum oxide is used as the metal oxide layer 130.
  • Aluminum oxide has high gas barrier properties.
  • aluminum oxide used as the metal oxide layer 130 blocks hydrogen and oxygen released from the gate insulating layer 120 and suppresses the released hydrogen and oxygen from reaching the oxide semiconductor layer 140. do. Further, the metal oxide layer 130 improves the crystallinity of the oxide semiconductor layer 140.
  • the thickness of the oxide semiconductor layer 140 is, for example, 10 nm or more and 100 nm or less, 15 nm or more and 70 nm or less, or 20 nm or more and 40 nm or less.
  • the oxide semiconductor layer 140 before heat treatment (OS annealing) described below is amorphous.
  • the oxide semiconductor layer 140 after film formation and before OS annealing is preferably amorphous (a state in which the crystalline component of the oxide semiconductor is small).
  • the conditions for forming the oxide semiconductor layer 140 are preferably such that the oxide semiconductor layer 140 immediately after being formed does not crystallize as much as possible.
  • the oxide semiconductor layer 140 is formed by a sputtering method, the oxide semiconductor layer 140 is is deposited. Further, the oxide semiconductor layer 140 is formed under conditions where the oxygen partial pressure is 10% or less.
  • a pattern of the oxide semiconductor layer 140 is formed ("OS pattern formation" in step S3003 in FIG. 9).
  • a resist mask is formed over the oxide semiconductor layer 140, and the oxide semiconductor layer 140 is etched using the resist mask.
  • Wet etching may be used to etch the oxide semiconductor layer 140, or dry etching may be used.
  • Wet etching can be performed using an acidic etchant. For example, oxalic acid or hydrofluoric acid can be used as the etchant.
  • oxide semiconductor layer 140 After patterning the oxide semiconductor layer 140, heat treatment (OS annealing) is performed on the oxide semiconductor layer 140 ("OS annealing" in step S3004 in FIG. 9). In this embodiment, the oxide semiconductor layer 140 is crystallized by this OS annealing.
  • a pattern of the metal oxide layer 130 is formed ("AlOx pattern formation" in step S3005 in FIG. 9).
  • the metal oxide layer 130 is etched using the oxide semiconductor layer 140 patterned in the above process as a mask. Wet etching or dry etching may be used to etch the metal oxide layer 130. For example, diluted hydrofluoric acid (DHF) is used for wet etching.
  • DHF diluted hydrofluoric acid
  • a gate insulating layer 150 is formed ("GI formation" in step S3006 in FIG. 9).
  • silicon oxide is formed as the gate insulating layer 150.
  • Gate insulating layer 150 is formed by a CVD method.
  • the gate insulating layer 150 may be formed at a film forming temperature of 350° C. or higher.
  • the thickness of the gate insulating layer 150 is, for example, 50 nm or more and 300 nm or less, 60 nm or more and 200 nm or less, or 70 nm or more and 150 nm or less.
  • oxidation annealing heat treatment (oxidation annealing) is performed to supply oxygen to the oxide semiconductor layer 140 ("oxidation annealing" in step S3007 in FIG. 9). ”).
  • Oxygen deficiency occurs.
  • oxygen released from the gate insulating layers 120 and 150 is supplied to the oxide semiconductor layer 140, and oxygen vacancies are repaired.
  • a gate electrode 160 is formed ("GE formation" in step S3008 in FIG. 9).
  • the gate electrode 160 is formed by a sputtering method or an atomic layer deposition method, and is patterned through a photolithography process.
  • the resistance of the source region S and drain region D of the oxide semiconductor layer 140 is reduced (“SD resistance reduction” in step S3009 in FIG. 9).
  • impurities are implanted into the oxide semiconductor layer 140 from the gate electrode 160 side through the gate insulating layer 150 by ion implantation.
  • argon (Ar), phosphorus (P), and boron (B) are implanted into the oxide semiconductor layer 140 by ion implantation.
  • Oxygen vacancies are formed in the oxide semiconductor layer 140 by ion implantation, so that the resistance of the oxide semiconductor layer 140 is reduced. Since the gate electrode 160 is provided above the oxide semiconductor layer 140 functioning as the channel region CH of the thin film transistor 10, no impurity is implanted into the oxide semiconductor layer 140 in the channel region CH.
  • insulating layers 170 and 180 are formed as interlayer films on the gate insulating layer 150 and gate electrode 160 ("interlayer film formation" in step S3010 in FIG. 9).
  • Insulating layers 170 and 180 are formed by CVD.
  • silicon nitride is formed as the insulating layer 170
  • silicon oxide is formed as the insulating layer 180.
  • the materials used for the insulating layers 170 and 180 are not limited to those described above.
  • the thickness of the insulating layer 170 is 50 nm or more and 500 nm or less.
  • the thickness of the insulating layer 180 is 50 nm or more and 500 nm or less.
  • openings 171 and 173 are formed in the gate insulating layer 150 and the insulating layers 170 and 180 ("contact opening” in step S3011 in FIG. 9).
  • the oxide semiconductor layer 140 in the source region S is exposed through the opening 171.
  • the oxide semiconductor layer 140 in the drain region D is exposed through the opening 173.
  • the electrodes shown in FIG. 7 are formed.
  • Thin film transistor 10 is completed.
  • the mobility is 30 [cm 2 /Vs ] or more, 35 [cm 2 /Vs] or more, or 40 [cm 2 /Vs] or more can be obtained.
  • the mobility in this embodiment refers to the field effect mobility in the saturation region of the thin film transistor 10, where the potential difference (Vd) between the source electrode and the drain electrode is equal to the voltage (Vg) supplied to the gate electrode. It means the maximum value of the field effect mobility in a region larger than the value (Vg ⁇ Vth) obtained by subtracting the threshold voltage (Vth) of the thin film transistor 10 from the threshold voltage (Vth) of the thin film transistor 10.
  • FIG. 18 and 19 are cross-sectional STEM images of the thin film transistor 10 according to one embodiment of the present invention. Regions (a) and (b) surrounded by rectangles in FIG. 18 are regions including the oxide semiconductor layer OS, and FIG. 19 is a cross-sectional STEM image of the regions (a) and (b) enlarged.
  • the oxide semiconductor layer OS in both regions (a) and (b), grain boundaries can be confirmed in the oxide semiconductor layer OS in the in-plane direction, but in the film thickness direction, Crystal grain boundaries in the oxide semiconductor layer OS cannot be confirmed. That is, in at least a portion of the oxide semiconductor layer OS, a portion of the top surface and a portion of the bottom surface of the oxide semiconductor layer OS are formed by one crystal grain. In other words, the oxide semiconductor layer OS has a continuous crystal structure in the thickness direction.
  • FIG. 20 is a schematic diagram showing an electronic device 1000 according to an embodiment of the present invention.
  • FIG. 20 shows a smartphone that is an example of the electronic device 1000.
  • Electronic device 1000 includes a display device 1100 with curved sides.
  • the display device 1100 includes a plurality of pixels for displaying images, and the plurality of pixels are controlled by a pixel circuit, a driving circuit, and the like.
  • the pixel circuit and the drive circuit include the thin film transistor 10 described in the second embodiment. Since the thin film transistor 10 has high field effect mobility, it can improve the responsiveness of the pixel circuit and the drive circuit, and as a result, the performance of the electronic device 1000 can be improved.
  • the electronic device 1000 is not limited to a smartphone.
  • the electronic device 1000 includes, for example, a watch, a tablet, a notebook computer, a car navigation system, or an electronic device having a display device such as a television.
  • the oxide semiconductor film described in the first embodiment or the thin film transistor 10 described in the second embodiment can be applied to any electronic device, regardless of whether or not it includes a display device.

Landscapes

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Abstract

薄膜トランジスタは、基板と、基板の上に設けられた酸化金属層と、酸化金属層と接して設けられ、結晶性を有する酸化物半導体層と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層とゲート電極との間に設けられた絶縁層と、を含み、酸化物半導体層は、ＥＢＳＤ（電子線後方散乱回折）法によって取得される、それぞれが結晶方位＜００１＞、結晶方位＜１０１＞、及び結晶方位＜１１１＞の少なくとも１つを含む複数の結晶粒を含む。

Description

薄膜トランジスタ及び電子機器
　本発明の一実施形態は、酸化物半導体膜を含む薄膜トランジスタに関する。また、本発明の一実施形態は、薄膜トランジスタを含む電子機器に関する。
　近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンなどのシリコン半導体膜に替わり、酸化物半導体膜をチャネルとして用いる薄膜トランジスタの開発が進められている（例えば、特許文献１～６参照）。このような酸化物半導体膜を含む薄膜トランジスタは、アモルファスシリコン膜を含む薄膜トランジスタと同様に、単純な構造かつ低温プロセスで形成することができる。また、酸化物半導体膜を含む薄膜トランジスタは、アモルファスシリコン膜を含む薄膜トランジスタよりも高い移動度を有することが知られている。
特開２０２１－１４１３３８号公報 特開２０１４－０９９６０１号公報 特開２０２１－１５３１９６号公報 特開２０１８－００６７３０号公報 特開２０１６－１８４７７１号公報 特開２０２１－１０８４０５号公報
　しかしながら、従来の酸化物半導体膜を含む薄膜トランジスタの電界効果移動度は、結晶性を有する酸化物半導体膜を用いた場合であってもそれ程大きくはない。そのため、薄膜トランジスタに用いられる酸化物半導体膜の結晶構造を改良し、薄膜トランジスタの電界効果移動度の向上が望まれていた。
　本発明の一実施形態は、上記問題に鑑み、新規結晶構造を有する酸化物半導体膜を含む薄膜トランジスタを提供することを目的の一つとする。また、本発明の一実施形態は、薄膜トランジスタを含む電子機器に関する。
　本発明の一実施形態に係る薄膜トランジスタは、基板と、基板の上に設けられた酸化金属層と、酸化金属層と接して設けられ、結晶性を有する酸化物半導体層と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層とゲート電極との間に設けられた絶縁層と、を含み、酸化物半導体層は、ＥＢＳＤ（電子線後方散乱回折）法によって取得される、それぞれが結晶方位＜００１＞、結晶方位＜１０１＞、及び結晶方位＜１１１＞の少なくとも１つを含む複数の結晶粒を含む。
　本発明の一実施形態に係る電子機器は、上記薄膜トランジスタを含む。
本発明の一実施形態に係る酸化物半導体膜（実施例１）のＩＰＦマップである。 本発明の一実施形態に係る酸化物半導体膜（実施例１）のＩＰＦマップである。 本発明の一実施形態に係る酸化物半導体膜（実施例１）のＧＯＳの分布を示すマップである。 本発明の一実施形態に係る酸化物半導体膜（実施例２）のＩＰＦマップである。 本発明の一実施形態に係る酸化物半導体膜（実施例２）のＩＰＦマップである。 本発明の一実施形態に係る酸化物半導体膜（実施例２）のＧＯＳの分布を示すマップである。 本発明の一実施形態に係る薄膜トランジスタの概要を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの概要を示す平面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示すフローチャートである。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 本発明の一実施形態に係る薄膜トランジスタの断面ＳＴＥＭ像である。 本発明の一実施形態に係る薄膜トランジスタの断面ＳＴＥＭ像である。 本発明の一実施形態に係る電子機器を示す模式図である。 従来の酸化物半導体膜（比較例）のＩＰＦマップである。 従来の酸化物半導体膜（比較例）のＩＰＦマップである。 従来の酸化物半導体膜（比較例）のＧＯＳの分布を示すマップである。
　以下に、本発明の各実施形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。
　本明細書において、「膜」という用語と、「層」という用語とは、場合により、互いに入れ替えることができる。
　「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
　本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ、Ｂ及びＣのいずれかを含む」、「αはＡ、Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
＜第１実施形態＞
　図１～図６を参照して、本発明の一実施形態に係る酸化物半導体膜について説明する。
［１．酸化物半導体膜の組成］
　本実施形態に係る酸化物半導体膜は、インジウム（Ｉｎ）元素と、インジウム元素以外の金属（Ｍ）元素と、を含む。酸化物半導体膜の組成比において、インジウム元素及びインジウム元素以外の金属元素の原子比が式（１）を満たすことが好ましい。換言すると、酸化物半導体膜におけるインジウム元素を含む全金属元素に対するインジウム元素の比率は、５０％以上であることが好ましい。インジウム元素の比率を高くすることにより、結晶性を有する酸化物半導体膜を形成することができる。また、酸化物半導体膜の結晶構造は、ビックスバイト型構造を有することが好ましい。インジウム元素の比率を高くすることにより、ビックスバイト型構造を有する酸化物半導体膜を形成することができる。
Figure JPOXMLDOC01-appb-M000001
　なお、インジウム元素以外の金属元素は、１種類の金属元素に限られない。インジウム元素以外の元素には、複数の種類の金属元素が含まれていてもよい。
　酸化物半導体膜の詳細な製造方法は後述するが、酸化物半導体膜は、スパッタリング法を用いて成膜することができる。スパッタリングによって形成される酸化物半導体膜の組成は、スパッタリングターゲットの組成に依存する。上述した組成を有するスパッタリングターゲットでは、スパッタリングによって金属元素の組成ずれのない酸化物半導体膜を形成することができる。そのため、酸化物半導体膜の金属元素（例えば、インジウム元素及びその他の金属元素）の組成が、スパッタリングターゲットの金属元素の組成と同等であるとしてもよい。例えば、酸化物半導体膜の金属元素の組成は、スパッタリングターゲットの金属元素の組成に基づき特定することができる。なお、酸化物半導体膜に含まれる酸素元素は、スパッタリングのプロセス条件などによって変化するため、この限りではない。
　その他にも、酸化物半導体膜の金属元素の組成は、蛍光Ｘ線分析又はＥＰＭＡ（Ｅｌｅｃｔｒｏｎ　Ｐｒｏｂｅ　Ｍｉｃｒｏ　Ａｎａｌｙｚｅｒ）分析などによって特定することもできる。さらに、酸化物半導体膜は結晶性を有するため、ＸＲＤ（Ｘ－ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）法を用いて、結晶構造及び格子定数から酸化物半導体膜の金属元素の組成を特定することもできる。
［２．酸化物半導体膜の結晶構造］
　本実施形態に係る酸化物半導体膜は結晶性を有する。酸化物半導体膜の結晶構造は特に限定されないが、好ましくはビックスバイト型構造である。酸化物半導体膜の結晶構造は、ＸＲＤ法又は電子線回折法を用いて特定することができる。
　また、本実施形態に係る酸化物半導体膜は、複数の結晶粒を含む。本発明者らは、本実施形態に係る酸化物半導体膜の結晶粒が、従来の酸化物半導体膜の結晶粒と異なる特徴があることを見出した。具体的には、本発明者らは、従来の結晶粒とは異なる結晶粒を含む新規な結晶構造を有する酸化物半導体膜を見出した。このような新規な結晶構造を有する酸化物半導体膜は、電子線後方散乱回折（ＥＢＳＤ）法を用いて測定することができる。そこで、以下、ＥＢＳＤ法による酸化物半導体膜の測定について説明する。
［２－１．ＥＢＳＤ法］
　ＥＢＳＤ法とは、被測定対象物に電子線を照射し、被測定対象物が有する結晶構造の各結晶面で生じた電子線後方散乱回折を解析し、被測定対象物の測定領域における結晶構造を測定する分析方法である。ＥＢＳＤ法は、走査電子顕微鏡（ＳＥＭ）又は透過型電子顕微鏡（ＴＥＭ）に装着されたＥＢＳＤ検出器から取得されたデータを解析することにより、測定領域における酸化物半導体膜の結晶粒又は結晶方位などの情報を取得することができる。
［２－２．ＩＰＦマップ］
　ＩＰＦ（Ｉｎｖｅｒｓｅ　Ｐｏｌｅ　Ｆｉｇｕｒｅ）マップは、所定のカラーキーに従って結晶方位が色分けされた像である。ＥＢＳＤ法を用いた測定では、結晶方位の情報を取得することができるため、取得された結晶方位の情報に基づき、ＩＰＦマップを作成することができる。ＩＰＦマップでは、複数の結晶方位の色分けされた領域の各々の面積を取得し、測定領域全体の面積に対する比率（以下、「占有率」という。）を算出し、定量的に比較することもできる。
　ＩＰＦマップは、基板の表面（又は酸化物半導体膜の表面）の法線方向に対する結晶方位差が所定の範囲内にある測定点のデータを抽出した像であってもよい。例えば、所定の範囲は、０°以上１５°以下である。このように特定の測定点のデータが抽出されたＩＰＦマップでは、基板の表面の法線方向から大きく傾斜した結晶方位を有する測定点が除外されるため、複数の結晶方位のうちの配向しやすい結晶方位を顕在化させることができる。そのため、特定の測定点のデータが抽出されたＩＰＦマップにおいて、複数の結晶方位の各々の占有率を比較し、配向しやすい結晶方位をより明確に特定することができる。
　本実施形態に係る酸化物半導体膜がビックスバイト型構造を有する場合、基板の表面の法線方向に対する結晶方位差が０°以上１５°以下の範囲において、結晶方位＜１０１＞の占有率及び結晶方位＜１１１＞の占有率は、結晶方位＜００１＞の占有率よりも大きい。換言すると、本実施形態に係る酸化物半導体膜では、結晶方位＜００１＞の占有率が５％以下と大幅に小さく、これは、従来の酸化物半導体膜には見られなかった特徴である。本実施形態に係る酸化物半導体膜では、結晶方位＜１０１＞の占有率及び結晶方位＜１１１＞の占有率の各々は、結晶方位＜００１＞の占有率の４倍以上であり、好ましくは１０倍以上であり、さらに好ましくは１５倍以上である。一方、従来の酸化物半導体膜では、結晶方位＜１０１＞の占有率及び結晶方位＜１１１＞の占有率の各々が、結晶方位＜００１＞の占有率の４倍を超えない。また、本実施形態に係る酸化物半導体膜では、結晶方位＜１０１＞及び結晶方位＜１１１＞の合計の占有率は、結晶方位＜００１＞の占有率の１０倍以上であり、好ましくは２０倍以上であり、さらに好ましくは３０倍以上である。一方、従来の酸化物半導体膜では、結晶方位＜１０１＞及び結晶方位＜１１１＞の合計の占有率は、結晶方位＜００１＞の占有率の１０倍未満である。
　また、結晶方位＜１１１＞の占有率に対する結晶方位＜１０１＞の占有率の比率は０．７以上１．５以下である。
　ここで、結晶方位＜００１＞は、［００１］並びにこれに等価な［１００］及び［０１０］を表す。また、結晶方位＜１０１＞は、［１０１］並びにこれに等価な［１１０］及び［０１１］を表す。また、結晶方位＜１１１＞は、［１１１］を表す。さらに、各方位においては、「１」が「－１」であってもよく、各方位と等価な軸とみなされる。
　なお、結晶方位には、＜００１＞、＜１０１＞、及び＜１１１＞以外にも、＜ｈｋ０＞（ｈ≠ｋ、ｈ及びｋは自然数）、＜ｈｈｌ＞（ｈ≠ｌ、ｈ及びｌは自然数）、及び＜ｈｋｌ＞（ｈ≠ｋ≠ｌ、ｈ、ｋ、及びｌは自然数）などがある。
［２－３．結晶粒］
　結晶粒は、結晶粒界によって囲まれる結晶領域である。ＥＢＳＤ法では、結晶方位に関する情報が得られるため、結晶方位に基づいて結晶粒界を定義することができる。一般的に、隣接する２つの測定点における結晶方位差が５°を超えるとき、その間に結晶粒界が存在すると定義される。そのため、本実施形態に係る酸化物半導体膜においても、上記定義を適用する。
　本実施形態に係る酸化物半導体膜は、結晶粒内に結晶方位の異なる複数の領域を含む。例えば、本実施形態に係る酸化物半導体膜がビックスバイト型構造を有する場合、結晶方位＜００１＞、結晶方位＜１０１＞、及び結晶方位＜１１１＞のうちの少なくとも２つを含む結晶粒が存在する。これは、結晶粒内で結晶方位が大きく変化していると考えられ、従来の酸化物半導体膜には見られなかった特徴である。
［２－４．結晶粒径］
　結晶粒径は、結晶粒の大きさを示す値である。ＥＢＳＤ法では、結晶粒の面積Ｓを算出することができるため、面積Ｓに相当する円の直径を結晶粒径ｄとして定義する。
［２－５．平均結晶粒径］
　平均結晶粒径は、複数の結晶粒の結晶粒径の平均値である。本実施形態に係る酸化物半導体膜は複数の結晶粒を含むため、平均結晶粒径を用いて、酸化物半導体膜を評価することができる。平均結晶粒径ｄＡＶＥは、式（２）で算出される。ここで、Ａｊはｊ番目の結晶粒の面積比（ＥＢＳＤ測定領域全体（測定領域）の面積に対する結晶粒の面積の比）であり、ｄｊはｊ番目の結晶粒の結晶粒径であり、Ｎは結晶粒の個数である。式（２）に示すように、平均結晶粒径ｄＡＶＥは、結晶粒の面積によって重み付けされた測定領域内における面積平均である。平均結晶粒径ｄＡＶＥが大きいと、酸化物半導体膜には、結晶粒径の大きい結晶粒が多く存在しているということができる。
Figure JPOXMLDOC01-appb-M000002
　本実施形態に係る酸化物半導体膜の結晶粒は、従来の酸化物半導体膜の結晶粒よりも、平均結晶粒径が大きい。本実施形態に係る酸化物半導体膜に含まれる複数の結晶粒の平均結晶粒径は、例えば、１μｍ以上であり、好ましくは１．３μｍ以上であり、さらに好ましくは１．５μｍ以上である。
［２－６．最大結晶粒径］
　最大結晶粒径は、複数の結晶粒の結晶粒径の最大値である。本実施形態に係る酸化物半導体膜の結晶粒は、従来の酸化物半導体膜の結晶粒よりも、最大結晶粒径が大きい。本実施形態に係る酸化物半導体膜に含まれる結晶粒の最大結晶粒径は、例えば、１μｍ以上であり、好ましくは２μｍ以上であり、さらに好ましくは３μｍ以上である。
［２－７．ＧＯＳ］
　ＧＯＳ（Ｇｒａｉｎ　Ｏｒｉｅｎｔａｔｉｏｎ　Ｓｐｒｅａｄ）は、結晶粒内の結晶方位差を示す値である。ＧＯＳは、式（３）で算出される。すなわち、ＧＯＳは、結晶粒内のｉ番目の測定点の結晶方位θｉと、結晶粒内のｎ個の測定点の平均結晶方位θＡＶＥとの差分を、結晶粒内のｎ個の測定点で除した値である。換言すると、ＧＯＳは、結晶粒内の結晶方位が平均化された値である。ＧＯＳは、結晶粒内の歪みの大きさを表し、ＧＯＳが大きいと、結晶粒内の歪みが大きいということができる。
Figure JPOXMLDOC01-appb-M000003
［２－７．ＧＯＳ平均値］
　ＧＯＳ平均値は、複数の結晶粒のＧＯＳの平均値である。本実施形態に係る酸化物半導体膜は複数の結晶粒を含むため、ＧＯＳ平均値を用いて、酸化物半導体膜を評価することができる。ＧＯＳ平均値ＧＯＳＡＶＥは、式（４）で算出される。ここで、Ａｊはｊ番目の結晶粒の面積比であり、ＧＯＳｊはｊ番目の結晶粒のＧＯＳであり、Ｎは結晶粒の個数である。式（４）に示すように、ＧＯＳ平均値ＧＯＳＡＶＥは、結晶粒の面積によって重み付けされた測定領域内における面積平均である。ＧＯＳ平均値ＧＯＳＡＶＥが大きいと、酸化物半導体膜には、結晶方位が大きく変化する結晶粒が多く存在しているということができる。
Figure JPOXMLDOC01-appb-M000004
　本実施形態に係る酸化物半導体膜には、上述したように、結晶方位が大きく変化する結晶粒が含まれており、そのような結晶粒の数がＧＯＳ平均値として反映されている。本実施形態に係る酸化物半導体膜では、ＧＯＳ平均値は、５°以上である。従来の酸化物半導体膜のＧＯＳ平均値は１°以下であり、ＧＯＳ平均値が大きいことも、本実施形態に係る酸化物半導体膜の特徴の１つである。
　従来の酸化物半導体膜では、結晶粒内の結晶方位が大きく変化してしまうと、結晶粒の歪みが大きくなり、結晶粒の結晶成長が阻害される。そのため、従来の酸化物半導体膜では、結晶粒内の結晶方位の変化が小さく、平均結晶粒径又は最大結晶粒径も小さい。これに対し、本実施形態に係る酸化物半導体膜では、結晶粒内の結晶方位が大きく変化するにもかかわらず大きな結晶粒が形成され、本実施形態に係る酸化物半導体膜は、従来の酸化物半導体膜よりも平均結晶粒径又は最大結晶粒径が大きい。また、一般的に、結晶粒内の結晶方位の変化が大きいと、格子欠陥が生成されやすく、酸化物半導体膜の絶縁特性（又は半導体特性）が低下する。しかしながら、本実施形態に係る酸化物半導体膜では、スパッタリング成膜条件の最適化によって特定の結晶方位の結晶核を生成することで熱処理後の膜中の酸素欠損量を抑制し、絶縁特性が低下することなく、例えば、酸化物半導体膜をチャネルとして用いた薄膜トランジスタは、高移動度の優れた電気特性を有する。
　なお、本実施形態に係る酸化物半導体膜の結晶構造の測定は、ＥＢＳＤ法に限定されるものではない。ＥＢＳＤ法以外の他の測定方法を用いて、結晶方位又は結晶粒内の結晶方位の変化などが測定されてもよい。
［３．酸化物半導体膜の作製方法］
　本実施形態に係る酸化物半導体膜は、スパッタリングプロセス及びアニールプロセスによって作製される。
　スパッタリングプロセスでは、酸化金属膜と接して酸化物半導体膜を成膜する。本実施形態に係る酸化物半導体膜は、酸化金属膜と接して成膜されることにより、結晶性を改善することができる。そのため、例えば、酸化金属膜が形成された基板上に、酸化金属膜と接して酸化物半導体膜を成膜する。酸化金属膜の詳細は後述するが、例えば、酸化金属膜として、酸化アルミニウムを用いることができる。
　スパッタリングプロセス後の酸化物半導体膜は、結晶成分の少ない膜であることが好ましく、アモルファスであることが特に好ましい。スパッタリングによる成膜では、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が基板に衝突するため、スパッタリングの開始時の基板温度が室温であっても、成膜中に基板温度が上昇する。成膜中に基板温度が上昇すると、成膜直後の酸化物半導体膜に微結晶が含まれ、その後のアニールプロセスによって結晶方位＜００１＞の結晶粒が生成されやすくなる。そのため、基板温度を制御しながら酸化物半導体膜の成膜が行われることが好ましい。基板温度は、例えば、１００℃以下であり、好ましくは７０℃以下であり、さらに好ましくは５０℃以下である。基板温度は、３０℃以下であってもよい。基板温度は、例えば、基板を冷却することによって制御することができる。また、基板温度が所定の温度を超えない成膜レートで、酸化物半導体膜を成膜してもよい。また、ターゲット－基板間の距離を大きくし、基板がスパッタリングターゲットの影響を受けないように調整して基板温度を制御してもよい。
　酸化物半導体膜が成膜される基板として、ガラス基板、石英基板、及びサファイア基板などの剛性基板、又はポリイミド基板、アクリル基板、シロキサン基板、及びフッ素樹脂基板などの可撓性基板が用いられる。また、酸化物半導体膜が成膜される基板は、酸化シリコン（ＳｉＯｘ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）膜、窒化シリコン（ＳｉＮｘ）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）膜、酸化アルミニウム（ＡｌＯｘ）膜、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、又は窒化アルミニウム（ＡｌＮｘ）が形成された基板であってもよい。
　また、スパッタリングプロセスでは、酸素分圧１０％以下の条件下で酸化物半導体膜を成膜される。酸素分圧が高いと、酸化物半導体膜に過剰な酸素によって成膜直後の酸化物半導体膜に微結晶が含まれ、その後のアニールプロセスによって結晶方位＜００１＞の結晶粒が生成されやすくなる。そのため、酸素分圧の低い条件の下で酸化物半導体膜の成膜が行われることが好ましい。酸素分圧は、例えば、２％以上１０％以下であり、好ましくは３％以上８％以下であり、さらに好ましくは３％以上６％以下である。
　アニールプロセスでは、酸化物半導体膜を結晶化させる。アニールは、所定の到達温度で所定の時間保持される。所定の到達温度は、３００℃以上５００℃以下であり、好ましくは３５０℃以上４５０℃以下である。また、到達温度での保持時間は、１５分以上１２０分以下であり、好ましくは３０分以上６０分以下である。
［４．実施例］
　具体的な実施例に基づき、本実施形態に係る酸化物半導体膜をさらに詳細に説明する。なお、以下で説明する実施例は、本実施形態に係る酸化物半導体膜の一実施例であって、本実施形態に係る酸化物半導体の構成は、以下で説明する実施例の構成に限定されない。
［４－１．作製方法］
（実施例１）
　実施例１として、上述したスパッタリングプロセス及びアニールプロセスを用いて、酸化アルミニウム膜が形成された基板上に本実施形態に係る酸化物半導体膜を作製した。スパッタリングプロセスでは、焼結体中に含まれるすべての金属元素に対しインジウム元素が原子比率で７０％以上であるスパッタリングターゲットを用いて、ガラス基板上に酸化物半導体膜を成膜した。成膜時の酸素分圧は５．１（％）であり、成膜中の基板温度が１００℃以下となるように基板温度を制御した。その後、酸化物半導体膜を、大気雰囲気の下でアニールプロセスを行った。アニールプロセスでは、到達温度が４００℃となるように制御し、到達温度で３０分保持した。酸化物半導体膜の化学組成は、スパッタリングターゲットの化学組成と同様であった。
（実施例２）
　実施例２として、アニールプロセスの条件のみ変更し、実施例１と同様に、本実施形態に係る酸化物半導体膜を作製した。アニールプロセスでは、到達温度が４５０℃となるように制御し、到達温度で６０分保持した。
（比較例）
　比較例として、従来のスパッタリングプロセス及びアニールプロセスを用いて、酸化アルミニウム膜が形成されていない基板上に従来の酸化物半導体膜を作製した。スパッタリングプロセスでは、焼結体中に含まれるすべての金属元素に対しインジウム元素が原子比率で７０％以上であるスパッタリングターゲットを用いて、石英基板上に酸化物半導体膜を成膜した。成膜時の酸素分圧は１０．０（％）であり、成膜中の基板温度の制御は行わなかった。その後、酸化物半導体膜を、大気雰囲気の下でアニールプロセスを行った。アニールプロセスでは、到達温度が４５０℃となるように制御し、到達温度で６０分保持した。酸化物半導体膜の化学組成は、スパッタリングターゲットの化学組成と同様であった。
　実施例１、実施例２、及び比較例の作製条件（成膜条件及びアニール条件）を表１に示す。実施例１及び実施例２と比較例とでは、酸化物半導体膜の膜厚に違いはあるが、大きな違いは、基板上の酸化アルミニウム（ＡｌＯｘ）膜の形成の有無、並びに成膜時における基板温度の制御の有無及び酸素分圧である。
Figure JPOXMLDOC01-appb-T000005
［４－２．ＸＲＤ法による結晶構造解析］
　ＸＲＤ法を用いて、実施例１及び実施例２の酸化物半導体膜並びに比較例の酸化物半導体膜の結晶構造解析を行った。実施例１及び実施例２の酸化物半導体膜並びに比較例の酸化物半導体膜ともに結晶性を有し、結晶構造はビックスバイト型構造であった。
［４－３．ＥＢＳＤ法による結晶方位解析］
　ＥＢＳＤ法を用いて、実施例１及び実施例２の酸化物半導体膜並びに比較例の酸化物半導体膜の結晶方位解析を行った。ＥＢＳＤ法の測定条件は、表２のとおりである。また、結晶方位の解析は、（株）ＴＳＬソリューションズ製ＯＩＭ－Ａｎａｌｙｓｉｓ（ｖｅｒ．７．１）を用いた。結晶構造の方位付けには、ＩＣＳＤ（Ｉｎｏｒｇａｎｉｃ　Ｃｒｙｓｔａｌ　Ｓｔｒｕｃｔｕｒｅ　Ｄａｔａｂａｓｅ：化学情報協会）の１４３８８のビックスバイト型構造の結晶構造ファイルを用いた。測定・解析の結果、ＣＩ値０．６以上となった場合に得られたパターンが十分に鮮明であり、ビックスバイト型構造として結晶方位が同定されたと判断した。
Figure JPOXMLDOC01-appb-T000006
　実施例１の酸化物半導体膜のＩＰＦマップを図１及び図２に示す。また、実施例２の酸化物半導体膜のＩＰＦマップを図４及び図５に示す。また、比較例の酸化物半導体膜のＩＰＦマップを図２１及び図２２に示す。図１、図２、図４、図５、図２１、及び図２２では、黒色の線が結晶粒界を表している。すなわち、実施例１及び実施例２の酸化物半導体膜並びに比較例の酸化物半導体膜ともに、黒色の線によって囲まれた複数の結晶粒を確認することができる。図１、図２、図４、図５、図２１、及び図２２に示すＩＰＦマップは、それぞれの図に示されたカラーキーに従って色分けされている。主に、結晶方位＜００１＞は赤色により、結晶方位＜１０１＞は緑色により、結晶方位＜１１１＞は青色により色分けされている。図２、図５、及び図２２では、基板の表面（又は酸化物半導体膜の表面）の法線方向に対する結晶方位＜００１＞、結晶方位＜１０１＞、又は結晶方位＜１１１＞の結晶方位差が０°以上１５°以下の範囲内にある測定点が抽出され、色分けされている。換言すると、図２、図５、及び図２２は、それぞれ、図１、図４、及び図２１において、基板の表面の法線方向に対する結晶方位＜００１＞、結晶方位＜１０１＞、又は結晶方位＜１１１＞の結晶方位差が１５°超の測定点が除外された像である。
　実施例１及び実施例２の酸化物半導体膜の平均結晶粒径は、それぞれ、１．９４（μｍ）及び１．９６（μｍ）と算出された。一方、比較例の酸化物半導体膜の平均結晶粒径は、０．６５（μｍ）と算出された。実施例１及び実施例２の酸化物半導体膜の平均結晶粒径は、比較例の酸化物半導体膜の平均結晶粒径の２．５倍超であった。
　図２及び図５に示すＩＰＦマップと図２２に示すＩＰＦマップとを比較すると、図２２に示すＩＰＦマップは緑色により色分けされた領域が多いのに対し、図２及び図５に示すＩＰＦマップは緑色だけでなく青色により色分けされた領域も多い。図２（すなわち、基板の表面の法線方向に対する結晶方位差が０°以上１５°以下の結晶方位を有する測定点）に基づき、測定領域内における実施例１の酸化物半導体膜の結晶方位＜００１＞、結晶方位＜１０１＞、及び結晶方位＜１１１＞の占有率を算出したところ、それぞれ、１．１（％）、２９．１（％）、及び２９．３（％）であった。また、図５（すなわち、基板の表面の法線方向に対する結晶方位差が０°以上１５°以下の結晶方位を有する測定点）に基づき、測定領域内における実施例２の酸化物半導体膜の結晶方位＜００１＞、結晶方位＜１０１＞、及び結晶方位＜１１１＞の占有率を算出したところ、それぞれ、１．４（％）、２８．５（％）、及び２７．５（％）であった。一方、図２２（すなわち、基板の表面の法線方向に対する結晶方位差が０°以上１５°以下の結晶方位を有する測定点）に基づき、測定領域内における比較例の酸化物半導体膜の結晶方位＜００１＞、結晶方位＜１０１＞、及び結晶方位＜１１１＞の占有率を算出したところ、それぞれ、５．６（％）、２３．３（％）、及び１９．８（％）であった。
　また、実施例１及び実施例２の酸化物半導体膜の最大結晶粒径は、それぞれ、３．１（μｍ）及び３．３（μｍ）であった。一方、比較例の酸化物半導体膜の最大結晶粒径は、１．１（μｍ）であった。実施例１及び実施例２の酸化物半導体膜の最大結晶粒径は、比較例の酸化物半導体膜の最大結晶粒径の約３倍であった。
　実施例１及び実施例２の酸化物半導体膜は、結晶方位＜１０１＞及び結晶方位＜１１１＞の占有率に比べて、結晶方位＜００１＞の占有率が低い。換言すると、結晶方位＜００１＞の占有率に対して、結晶方位＜１０１＞及び結晶方位＜１１１＞の占有率が高い。実施例１の酸化物半導体膜では、結晶方位＜１０１＞の占有率及び結晶方位＜１１１＞の占有率は、それぞれ、結晶方位＜００１＞の占有率の２６．５倍及び２６．６倍である。また、実施例２の酸化物半導体膜では、結晶方位＜１０１＞の占有率及び結晶方位＜１１１＞の占有率は、それぞれ、結晶方位＜００１＞の占有率の２０．４倍及び１９．６倍である。一方、比較例の酸化物半導体膜では、結晶方位＜１０１＞の占有率及び結晶方位＜１１１＞の占有率は、それぞれ、結晶方位＜００１＞の占有率の４．２倍及び３．５倍である。
　実施例１の酸化物半導体膜に含まれる複数の結晶粒のそれぞれのＧＯＳに基づき、複数の結晶粒を色分けしたＧＯＳの分布マップを図３に示す。実施例２の酸化物半導体膜に含まれる複数の結晶粒のそれぞれのＧＯＳに基づき、複数の結晶粒を色分けしたＧＯＳの分布マップを図６に示す。また、比較例の酸化物半導体膜に含まれる複数の結晶粒のそれぞれのＧＯＳに基づき、複数の結晶粒を色分けしたＧＯＳの分布マップを図２３に示す。換言すると、図３、図６、及び図２３は、結晶粒内における結晶方位差の大きさが表された分布マップである。図３、図６、及び図２３では、図に示されたカラーバーに基づいて複数の結晶粒の各々のＧＯＳが色分けされ、結晶粒の色が青色から赤色になる、すなわち、可視光波長が大きくなるにしたがって、結晶粒内における結晶方位差が大きくなる。
　図３及び図６に示すＧＯＳ分布マップと図２３に示すＧＯＳ分布マップとを比較すると、図２３に示すＧＯＳ分布マップでは、複数の結晶粒がいずれも青色により色分けされているのに対し、図３及び図６に示すＧＯＳ分布マップでは、緑色、黄色、及び赤色により色分けされた結晶粒が多く存在し、青色により色分けされた結晶粒はほとんど存在しない。そのため、実施例１及び実施例２の酸化物半導体膜には、比較例の酸化物半導体膜よりも、結晶方位の変化が大きい結晶粒が多く含まれていることがわかった。図２及び図５に示すＩＰＦマップにおいても、結晶粒内での色のグラデーションを確認することができ、結晶方位の変化が大きい結晶粒が多く含まれていることがわかる。また、図２及び図５に示すＩＰＦマップでは、２つの結晶方位を含む結晶粒が含まれていることが確認された。
　測定領域内のＧＯＳ平均値を算出したところ、実施例１及び実施例２の酸化物半導体膜のＧＯＳ平均値は、それぞれ、２０．２６°及び１９．２８°であった。一方、比較例の酸化物半導体膜のＧＯＳ平均値は、０．７１°であった。ＧＯＳ平均値からも、比較例の酸化物半導体膜と比べて、実施例１及び実施例２の酸化物半導体膜は、結晶粒内における結晶方位の変化が大幅に大きいことがわかる。
　実施例１及び実施例２の酸化物半導体膜並びに比較例の酸化物半導体膜の結晶構造に関する情報を表３に示す。表３に示すように、実施例１及び実施例２の酸化物半導体膜と比較例の酸化物半導体膜とでは、結晶構造はビックスバイト型構造で同一であるが、それぞれに含まれる結晶粒の結晶方位の特徴が大きく異なっている。
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　以上説明したように、本実施形態に係る酸化物半導体膜は、結晶粒の結晶方位に顕著な特徴を有し、従来の酸化物半導体とは異なる新規結晶構造を有する。詳細は後述するが、本実施形態に係る酸化物半導体膜を用いた薄膜トランジスタは、従来の酸化物半導体膜を用いた薄膜トランジスタよりも高い電界効果移動度を有する。そのため、本実施形態に係る酸化物半導体膜自体も、高い移動度を有するものと推測される。
＜第２実施形態＞
　図７～図１７を参照して、本発明の一実施形態に係る薄膜トランジスタについて説明する。本実施形態に係る薄膜トランジスタは、例えば、表示装置、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いることができる。
［１．薄膜トランジスタ１０の構成］
　図７は、本発明の一実施形態に係る薄膜トランジスタ１０の概要を示す断面図である。図８は、本発明の一実施形態に係る薄膜トランジスタ１０の概要を示す平面図である。
　図７に示すように、薄膜トランジスタ１０は、基板１００の上に設けられている。薄膜トランジスタ１０は、ゲート電極１０５、ゲート絶縁層１１０及び１２０、酸化金属層１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０及び１８０、ソース電極２０１、並びにドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００という場合がある。
　ゲート電極１０５は基板１００の上に設けられている。ゲート絶縁層１１０及びゲート絶縁層１２０は、基板１００及びゲート電極１０５の上に設けられている。酸化金属層１３０はゲート絶縁層１２０の上に設けられている。酸化金属層１３０はゲート絶縁層１２０に接している。酸化物半導体層１４０は酸化金属層１３０の上に設けられている。酸化物半導体層１４０は酸化金属層１３０に接している。酸化物半導体層１４０の主面のうち、酸化金属層１３０に接する面を下面１４２という。酸化金属層１３０の端部と酸化物半導体層１４０の端部は略一致している。
　本実施形態に係る薄膜トランジスタ１０では、酸化金属層１３０と基板１００との間に、半導体層又は酸化物半導体層は設けられていない。
　本実施形態に係る薄膜トランジスタ１０では、酸化金属層１３０がゲート絶縁層１２０に接している構成が例示されているが、この構成に限定されない。ゲート絶縁層１２０と酸化金属層１３０との間に他の層が設けられていてもよい。
　図７では、酸化金属層１３０の側壁と酸化物半導体層１４０の側壁とが直線上に並んでいるが、この構成に限定されない。基板１００の主面に対する酸化金属層１３０の側壁の角度が酸化物半導体層１４０の側壁の角度と異なっていてもよい。酸化金属層１３０及び酸化物半導体層１４０の少なくともいずれか一方の側壁の断面形状が湾曲していてもよい。
　ゲート電極１６０は、酸化物半導体層１４０に対向している。ゲート絶縁層１５０は、酸化物半導体層１４０とゲート電極１６０との間に設けられている。ゲート絶縁層１５０は、酸化物半導体層１４０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１５０に接する面を上面１４１という。上面１４１と下面１４２との間の面を側面１４３という。絶縁層１７０及び１８０は、ゲート絶縁層１５０及びゲート電極１６０の上に設けられている。絶縁層１７０及び１８０には、酸化物半導体層１４０が露出される開口１７１及び１７３が設けられている。ソース電極２０１は、開口１７１の内部を充填するように設けられている。ソース電極２０１は、開口１７１の底部で酸化物半導体層１４０に接している。ドレイン電極２０３は、開口１７３の内部を充填するように設けられている。ドレイン電極２０３は、開口１７３の底部で酸化物半導体層１４０に接している。
　ゲート電極１０５は、薄膜トランジスタ１０のボトムゲートとしての機能及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１１０は、基板１００から酸化物半導体層１４０に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。ゲート絶縁層１１０及び１２０は、ボトムゲートに対するゲート絶縁層としての機能を備える。酸化金属層１３０は、アルミニウムを主成分とする酸化金属を含む層であり、酸化物半導体層１４０の結晶性を改善するだけでなく、酸素や水素などのガスを遮蔽するガスバリア膜としての機能を備える。
　酸化物半導体層１４０は、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネル領域ＣＨに区分される。チャネル領域ＣＨは、酸化物半導体層１４０のうちゲート電極１６０の鉛直下方の領域である。ソース領域Ｓは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもソース電極２０１に近い側の領域である。ドレイン領域Ｄは、酸化物半導体層１４０のうちゲート電極１６０と重ならない領域であって、チャネル領域ＣＨよりもドレイン電極２０３に近い側の領域である。チャネル領域ＣＨにおける酸化物半導体層１４０は、半導体としての物性を備えている。ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０は、導電体としての物性を備えている。
　ゲート電極１６０は、薄膜トランジスタ１０のトップゲート及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１５０は、トップゲートに対するゲート絶縁層としての機能を備え、製造プロセスにおける熱処理によって酸素を放出する機能を備える。絶縁層１７０及び１８０は、ゲート電極１６０とソース・ドレイン電極２００とを絶縁し、両者間の寄生容量を低減する機能を備える。薄膜トランジスタ１０の動作は、主にゲート電極１６０に供給される電圧によって制御される。ゲート電極１０５には補助的な電圧が供給される。但し、ゲート電極１０５を単に遮光膜として用いる場合、ゲート電極１０５に特定の電圧が供給されず、フローティングであってもよい。つまり、ゲート電極１０５は単に「遮光膜」と呼ばれてもよい。
　本実施形態では、薄膜トランジスタ１０として、ゲート電極が酸化物半導体層の上方及び下方の両方に設けられたデュアルゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、薄膜トランジスタ１０として、ゲート電極が酸化物半導体層１４０の下方のみに設けられたボトムゲート型トランジスタ、又はゲート電極が酸化物半導体層１４０の上方のみに設けられたトップゲート型トランジスタが用いられてもよい。上記の構成は、あくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
　図８に示すように、平面視において、酸化金属層１３０の平面パターンは、酸化物半導体層１４０の平面パターンと略同一である。図７及び図８を参照すると、酸化物半導体層１４０の下面１４２は酸化金属層１３０によって覆われている。特に、本実施形態に係る薄膜トランジスタ１０では、酸化物半導体層１４０の下面１４２の全てが、酸化金属層１３０によって覆われている。Ｄ１方向において、ゲート電極１０５の幅はゲート電極１６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、薄膜トランジスタ１０のチャネル長Ｌを示す方向である。具体的には、酸化物半導体層１４０とゲート電極１６０とが重なる領域（チャネル領域ＣＨ）のＤ１方向の長さがチャネル長Ｌであり、当該チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
　本実施形態では、酸化物半導体層１４０の下面１４２の全てが酸化金属層１３０によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層１４０の下面１４２の一部が酸化金属層１３０と接していなくてもよい。例えば、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の全てが酸化金属層１３０によって覆われ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が酸化金属層１３０によって覆われていなくてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が酸化金属層１３０と接していなくてもよい。但し、上記の構成において、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の一部が酸化金属層１３０によって覆われておらず、当該下面１４２のその他の部分が酸化金属層１３０と接していてもよい。
　本実施形態では、ゲート絶縁層１５０が全面に形成され、ゲート絶縁層１５０に開口１７１及び１７３が設けられた構成を例示したが、この構成に限定されない。ゲート絶縁層１５０がパターニングされていてもよい。例えば、酸化物半導体層１４０の上面だけでなく、酸化物半導体層１４０の側面も露出されるようにゲート絶縁層１５０がパターニングされていてもよい。
　図８では、平面視において、ソース・ドレイン電極２００が、ゲート電極１０５及び１６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース・ドレイン電極２００が、ゲート電極１０５及び１６０の少なくとも一方と重なっていてもよい。上記の構成は、あくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
［２．薄膜トランジスタ１０の各部材の材質］
　基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。薄膜トランジスタ１０が、トップエミッション型ＯＬＥＤのような表示装置に含まれる画素トランジスタである場合、基板１００が透明である必要はないため、基板１００の透明度が低下する不純物が用いられてもよい。表示装置ではない集積回路に薄膜トランジスタ１０が用いられる場合、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又はステンレス基板などの導電性基板など、透光性を備えない基板が用いられる。
　ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、一般的な金属材料が用いられる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又は化合物が用いられる。ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
　ゲート絶縁層１１０及び１２０並びに絶縁層１７０及び１８０として、一般的な絶縁層性材料が用いられる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。
　ゲート絶縁層１５０として、上記の絶縁層のうち酸素を含む絶縁層が用いられる。例えば、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。
　ゲート絶縁層１２０として、熱処理によって酸素を放出する機能を備える絶縁層が用いられる。ゲート絶縁層１２０が酸素を放出する熱処理の温度は、例えば、６００℃以下、５００℃以下、４５０℃以下、又は４００℃以下である。つまり、ゲート絶縁層１２０は、例えば、基板１００としてガラス基板が用いられた場合の薄膜トランジスタ１０の製造工程で行われる熱処理温度で酸素を放出する。
　ゲート絶縁層１５０として、欠陥が少ない絶縁層が用いられる。例えば、ゲート絶縁層１５０における酸素の組成比と、ゲート絶縁層１５０と同様の組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比と、を比較した場合、ゲート絶縁層１５０における酸素の組成比が、当該他の絶縁層における酸素の組成比よりも当該絶縁層に対する化学量論比に近い。具体的には、ゲート絶縁層１５０及び絶縁層１８０の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、ゲート絶縁層１５０として用いられる酸化シリコンにおける酸素の組成比は、絶縁層１８０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
　上記のＳｉＯｘＮｙ及びＡｌＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮｘＯｙ及びＡｌＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
　酸化金属層１３０として、アルミニウムを主成分とする酸化金属が用いられる。例えば、酸化金属層１３０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。「アルミニウムを主成分とする酸化金属層」とは、酸化金属層１３０に含まれるアルミニウムの比率が、酸化金属層１３０全体の１％以上であることを意味する。酸化金属層１３０に含まれるアルミニウムの比率は、酸化金属層１３０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
　酸化物半導体層１４０として、第１実施形態に係る酸化物半導体膜を用いることができる。酸化物半導体層１４０は、結晶性を有する。結晶性の酸化物半導体は、アモルファスの酸化物半導体に比べて酸素欠損が形成されにくい。但し、酸化物半導体層１４０の結晶粒界には、アモルファス領域が含まれている場合がある。
　なお、酸化金属層１３０及び酸化物半導体層１４０に共通の金属元素が含まれていてもよい。すなわち、酸化金属層１３０には、酸化物半導体層１４０に含まれるインジウム元素以外の金属元素を含む酸化金属が用いられてもよい。
［３．薄膜トランジスタ１０の製造方法］
　図９は、本発明の一実施形態に係る薄膜トランジスタ１０の製造方法を示すフローチャートである。図１０～図１７は、本発明の一実施形態に係る薄膜トランジスタ１０の製造方法を示す断面図である。
　図９及び図１０に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０及び１２０が形成される（図９のステップＳ３００１の「Ｂｏｔｔｏｍ　ＧＩ／ＧＥ形成」）。ゲート絶縁層１１０として、例えば、窒化シリコンが形成される。ゲート絶縁層１２０として、例えば、酸化シリコンが形成される。ゲート絶縁層１１０及び１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。
　ゲート絶縁層１１０として窒化シリコンが用いられることで、ゲート絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性の酸化シリコンである。
　図９及び図１１に示すようにゲート絶縁層１２０の上に酸化金属層１３０及び酸化物半導体層１４０を形成する（図９のステップＳ３００２の「ＯＳ／ＡｌＯｘ成膜」）。酸化金属層１３０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。酸化物半導体層１４０は、スパッタリング法によって成膜される。
　酸化金属層１３０の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下である。本実施形態では、酸化金属層１３０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、酸化金属層１３０として用いられた酸化アルミニウムは、ゲート絶縁層１２０から放出された水素及び酸素をブロックし、放出された水素及び酸素が酸化物半導体層１４０に到達することを抑制する。また、酸化金属層１３０は、酸化物半導体層１４０の結晶性を改善する。
　酸化物半導体層１４０の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は２０ｎｍ以上４０ｎｍ以下である。後述する熱処理（ＯＳアニール）前の酸化物半導体層１４０はアモルファスである。
　後述するＯＳアニールによって、酸化物半導体層１４０を結晶化する場合、成膜後かつＯＳアニール前の酸化物半導体層１４０はアモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の成膜条件は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０が成膜される場合、被成膜対象物（基板１００及びその上に形成された構造物）の温度を１００℃以下に制御しながら酸化物半導体層１４０が成膜される。また、酸素分圧が１０％以下の条件の下で、酸化物半導体層１４０が成膜される。
　図９及び図１２に示すように、酸化物半導体層１４０のパターンを形成する（図９のステップＳ３００３の「ＯＳパターン形成」）。図示しないが、酸化物半導体層１４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸又はフッ酸を用いることができる。
　酸化物半導体層１４０のパターン形成の後に酸化物半導体層１４０に対して熱処理（ＯＳアニール）が行われる（図９のステップＳ３００４の「ＯＳアニール」）。本実施形態では、このＯＳアニールによって、酸化物半導体層１４０が結晶化する。
　図９及び図１３に示すように、酸化金属層１３０のパターンを形成する（図９のステップＳ３００５の「ＡｌＯｘパターン形成」）。酸化金属層１３０は、上記の工程でパターニングされた酸化物半導体層１４０をマスクとしてエッチングされる。酸化金属層１３０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。上記のように、酸化物半導体層１４０をマスクとして酸化金属層１３０をエッチングすることで、フォトリソグラフィ工程を省略することができる。
　図９及び図１４に示すように、ゲート絶縁層１５０を成膜する（図９のステップＳ３００６の「ＧＩ形成」）。ゲート絶縁層１５０として、例えば、酸化シリコンが形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層１５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。ゲート絶縁層１５０の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の一部に酸素を打ち込む処理を行ってもよい。
　酸化物半導体層１４０の上にゲート絶縁層１５０が成膜された状態で、酸化物半導体層１４０へ酸素を供給するための熱処理（酸化アニール）が行われる（図９のステップＳ３００７の「酸化アニール」）。酸化物半導体層１４０が成膜されてから酸化物半導体層１４０の上にゲート絶縁層１５０が成膜されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には多くの酸素欠損が発生する。上記の酸化アニールによって、ゲート絶縁層１２０及び１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。
　図９及び図１５に示すように、ゲート電極１６０を成膜する（図９のステップＳ３００８の「ＧＥ形成」）。ゲート電極１６０は、スパッタリング法又は原子層堆積法によって成膜され、フォトリソグラフィ工程を経てパターニングされる。
　ゲート電極１６０がパターニングされた状態で、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄの低抵抗化が行われる（図９のステップＳ３００９の「ＳＤ低抵抗化」）。具体的には、イオン注入によって、ゲート電極１６０側からゲート絶縁層１５０を介して酸化物半導体層１４０に不純物が注入される。イオン注入によって、例えば、アルゴン（Ａｒ）、リン（Ｐ）、ボロン（Ｂ）が酸化物半導体層１４０に注入される。イオン注入によって酸化物半導体層１４０に酸素欠損が形成されることで、酸化物半導体層１４０が低抵抗化する。薄膜トランジスタ１０のチャネル領域ＣＨとして機能する酸化物半導体層１４０の上方にはゲート電極１６０が設けられているため、チャネル領域ＣＨの酸化物半導体層１４０には不純物は注入されない。
　図９及び図１６に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に層間膜として絶縁層１７０及び１８０を成膜する（図９のステップＳ３０１０の「層間膜成膜」）。絶縁層１７０及び１８０は、ＣＶＤ法によって成膜される。例えば、絶縁層１７０として窒化シリコンが形成され、絶縁層１８０として酸化シリコンが形成される。絶縁層１７０及び１８０として用いられる材料は上記に限定されない。絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層１８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
　図９及び図１７に示すように、ゲート絶縁層１５０及び絶縁層１７０及び１８０に開口１７１及び１７３を形成する（図９のステップＳ３０１１の「コンタクト開孔」）。開口１７１によってソース領域Ｓの酸化物半導体層１４０が露出されている。開口１７３によってドレイン領域Ｄの酸化物半導体層１４０が露出されている。開口１７１及び１７３によって露出された酸化物半導体層１４０の上及び絶縁層１８０の上に、ソース・ドレイン電極２００を形成することで（図９のステップＳ３０１２の「ＳＤ形成」）、図７に示す薄膜トランジスタ１０が完成する。
　上記の製造方法で作製した薄膜トランジスタ１０では、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が３０［ｃｍ２／Ｖｓ］以上、３５［ｃｍ２／Ｖｓ］以上、又は４０［ｃｍ２／Ｖｓ］以上の電気特性を得ることができる。なお、本実施形態における移動度とは、薄膜トランジスタ１０の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差（Ｖｄ）が、ゲート電極に供給される電圧（Ｖｇ）から薄膜トランジスタ１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域における電界効果移動度の最大値を意味する。
　また、上記の製造方法で作製した薄膜トランジスタ１０の断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）観察を行った。図１８及び図１９は、本発明の一実施形態に係る薄膜トランジスタ１０の断面ＳＴＥＭ像である。図１８の矩形で囲まれた領域（ａ）及び（ｂ）は、酸化物半導体層ＯＳを含む領域であり、図１９は、領域（ａ）及び（ｂ）を拡大した断面ＳＴＥＭ像である。
　図１９に示すように、領域（ａ）及び（ｂ）のいずれの領域においても、面内方向において、酸化物半導体層ＯＳ中に結晶粒界を確認することができるが、膜厚方向において、酸化物半導体層ＯＳ中の結晶粒界を確認することができない。すなわち、酸化物半導体層ＯＳの少なくとも一部の領域では、１つの結晶粒によって酸化物半導体層ＯＳの上面の一部及び下面の一部が形成されている。換言すると、酸化物半導体層ＯＳは、膜厚方向において、連続的な結晶構造を有する。
＜第３実施形態＞
　図２０を参照して、本発明の一実施形態に係る電子機器について説明する。
　図２０は、本発明の一実施形態に係る電子機器１０００を示す模式図である。具体的には、図２０には、電子機器１０００の一例であるスマートフォンが示されている。電子機器１０００は、側面が湾曲した表示装置１１００を含む。表示装置１１００は、画像を表示するための複数の画素を含み、複数の画素は、画素回路及び駆動回路などによって制御される。画素回路及び駆動回路には、第２実施形態で説明した薄膜トランジスタ１０が含まれる。薄膜トランジスタ１０は、高い電界効果移動度を有するため、画素回路及び駆動回路の応答性を向上し、結果として、電子機器１０００の性能を向上させることができる。
　なお、本実施形態に係る電子機器１０００は、スマートフォンに限られない。電子機器１０００には、例えば、時計、タブレット、ノートパソコン、カーナビゲーションシステム、又はテレビなどの表示装置を有する電子機器も含まれる。また、第１実施形態で説明した酸化物半導体膜又は第２実施形態で説明した薄膜トランジスタ１０は、表示装置の有無に依らず、あらゆる電子機器に適用することができる。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：薄膜トランジスタ、　１００：基板、　１０５、１６０：ゲート電極、　１１０、１２０、１５０：ゲート絶縁層、　１３０：酸化金属層、　１４０：酸化物半導体層、　１４１：上面、　１４２：下面、　１４３：側面、　１７０、１８０：絶縁層、　１７１、１７３：開口、　２００：ソース・ドレイン電極、　２０１：ソース電極、　２０３：ドレイン電極、　１０００：電子機器、　１１００：表示装置

Claims (17)

  1. 　基板と、
    　前記基板の上に設けられた酸化金属層と、
    　前記酸化金属層と接して設けられ、結晶性を有する酸化物半導体層と、
    　前記酸化物半導体層と重畳して設けられたゲート電極と、
    　前記酸化物半導体層と前記ゲート電極との間に設けられた絶縁層と、を含み、
    　前記酸化物半導体層は、ＥＢＳＤ（電子線後方散乱回折）法によって取得される、それぞれが結晶方位＜００１＞、結晶方位＜１０１＞、及び結晶方位＜１１１＞の少なくとも１つを含む複数の結晶粒を含む、薄膜トランジスタ。
  2. 　前記基板の表面の法線方向に対する結晶方位差が０°以上１５°以下の結晶方位を有する測定点に基づき算出される前記結晶方位の占有率において、前記結晶方位＜００１＞の占有率が５％以下である、請求項１に記載の薄膜トランジスタ。
  3. 　前記基板の表面の法線方向に対する結晶方位差が０°以上１５°以下の結晶方位を有する測定点に基づき算出される前記結晶方位の占有率において、前記結晶方位＜１０１＞の占有率は、前記結晶方位＜００１＞の占有率の４倍以上である、請求項１に記載の薄膜トランジスタ。
  4. 　前記基板の表面の法線方向に対する結晶方位差が０°以上１５°以下の結晶方位を有する測定点に基づき算出される前記結晶方位の占有率において、前記結晶方位＜１１１＞の占有率は、前記結晶方位＜００１＞の占有率の４倍以上である、請求項１に記載の薄膜トランジスタ。
  5. 　前記基板の表面の法線方向に対する結晶方位差が０°以上１５°以下の結晶方位を有する測定点に基づき算出される前記結晶方位の占有率において、前記結晶方位＜１１１＞の占有率に対する前記結晶方位＜１０１＞の占有率の比率は、０．７以上１．５以下である、請求項１に記載の薄膜トランジスタ。
  6. 　前記複数の結晶粒の少なくとも１つは、前記結晶方位＜００１＞、前記結晶方位＜１０１＞、及び前記結晶方位＜１１１＞のうちの少なくとも２つを含む、請求項１乃至請求項５のいずれか一項に記載の薄膜トランジスタ。
  7. 　前記複数の結晶粒のＧＯＳ平均値は、５°以上である、請求項１に記載の薄膜トランジスタ。
  8. 　前記複数の結晶粒の平均結晶粒径は、１μｍ以上である、請求項１に記載の薄膜トランジスタ。
  9. 　前記複数の結晶粒の最大結晶粒径は、２μｍ以上である、請求項１に記載の薄膜トランジスタ。
  10. 　前記酸化物半導体層は、インジウム元素及び少なくとも１つ以上の金属元素を含み、
    　前記酸化物半導体層中のインジウム元素を含む全金属元素に対する前記インジウム元素の比率は、５０％以上である、請求項１に記載の薄膜トランジスタ。
  11. 　前記酸化金属層は、前記少なくとも１つ以上の金属元素のうちの１つを含む、請求項１０に記載の薄膜トランジスタ。
  12. 　前記酸化金属層は、酸化アルミニウムを含む、請求項１に記載の薄膜トランジスタ。
  13. 　前記酸化物半導体層は、成膜時の基板温度が５０℃以下になるように制御されて成膜される、請求項１乃至請求項１２のいずれか一項に記載の薄膜トランジスタ。
  14. 　前記酸化物半導体層は、酸素分圧が１０％以下の条件下で成膜される、請求項１３に記載の薄膜トランジスタ。
  15. 　前記酸化物半導体層は、成膜後のアニールによって結晶化される、請求項１４に記載の薄膜トランジスタ。
  16. 　前記酸化物半導体層は、３５０℃以上の４５０℃以下の到達温度でアニールされる、請求項１５に記載の薄膜トランジスタ。
  17. 　請求項１乃至請求項１６のいずれか一項に記載の薄膜トランジスタを含む、電子機器。
     
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WO2018143073A1 (ja) * 2017-02-01 2018-08-09 出光興産株式会社 結晶質酸化物半導体薄膜、積層体の製造方法、薄膜トランジスタ、薄膜トランジスタの製造方法、電子機器、車載用表示装置

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