WO2023127512A1 - 撮像装置、電子機器 - Google Patents

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WO2023127512A1
WO2023127512A1 PCT/JP2022/046141 JP2022046141W WO2023127512A1 WO 2023127512 A1 WO2023127512 A1 WO 2023127512A1 JP 2022046141 W JP2022046141 W JP 2022046141W WO 2023127512 A1 WO2023127512 A1 WO 2023127512A1
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WO
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pixel
region
semiconductor region
type semiconductor
layer
Prior art date
Application number
PCT/JP2022/046141
Other languages
English (en)
French (fr)
Inventor
勇也 北村
勇樹 宮波
千種 山根
徹 丸山
尚 小島
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present technology relates to imaging devices and electronic devices, and, for example, to imaging devices and electronic devices capable of suppressing deterioration in image quality due to the occurrence of white spots.
  • imaging devices such as CCD (Charge Coupled Device) and CMOS (Complementary Metal Oxide Semiconductor) image sensors are used. , see Patent Document 1).
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • Patent Document 2 proposes a structure that prevents the weakening of charge pinning, the generation of white spots, and the generation of dark current in an image sensor.
  • This technology has been developed in view of this situation, and is capable of suppressing the occurrence of white spots and dark current.
  • An imaging device includes a photoelectric conversion region including a first semiconductor region containing a first impurity and a second semiconductor region containing a second impurity, and a light incident surface of the photoelectric conversion region. and a layer region including at least a first layer having a high first impurity concentration and a second layer made of a predetermined material.
  • An electronic device includes a photoelectric conversion region including a first semiconductor region containing a first impurity and a second semiconductor region containing a second impurity, and a light incident surface of the photoelectric conversion region.
  • an imaging device having a layer region including at least a first layer having a high concentration of the first impurity and a second layer formed of a predetermined material on the side thereof; and processing a signal from the imaging device. and a processing unit.
  • a photoelectric conversion region including a first semiconductor region containing a first impurity and a second semiconductor region containing a second impurity;
  • a layer region including at least a first layer having a high concentration of the first impurity and a second layer made of a predetermined material is provided on the face side.
  • An electronic device configured to include the imaging device.
  • imaging device and the electronic device may be independent devices, or may be internal blocks forming one device.
  • FIG. 1 is a diagram showing a schematic configuration of an imaging device according to the present disclosure
  • FIG. FIG. 4 is a diagram for explaining a pixel and a pixel peripheral portion
  • 3A and 3B are diagrams illustrating a cross-sectional configuration example of a pixel in the first embodiment
  • FIG. It is a figure for demonstrating the 1st manufacturing process of a pixel. It is a figure for demonstrating the 1st manufacturing process of a pixel. It is a figure for demonstrating the 1st manufacturing process of a pixel. It is a figure for demonstrating the 1st manufacturing process of a pixel. It is a figure for demonstrating the 2nd manufacturing process of a pixel. It is a figure for demonstrating the 2nd manufacturing process of a pixel. It is a figure for demonstrating the 2nd manufacturing process of a pixel.
  • FIG. 13 is a diagram showing a cross-sectional configuration example of a pixel in the fifth embodiment
  • FIG. 14 is a diagram showing another cross-sectional configuration example of a pixel in the fifth embodiment
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit
  • FIG. 1 shows a schematic configuration of an imaging device according to the present disclosure.
  • the imaging device 1 shown in FIG. 1 has a semiconductor substrate 12 made of, for example, silicon (Si) as a semiconductor, a pixel array section 3 in which pixels 2 are arranged in a two-dimensional array, and a peripheral circuit section therearound.
  • the peripheral circuit section includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8 and the like.
  • the pixel 2 has a photodiode as a photoelectric conversion element and a plurality of pixel transistors.
  • the plurality of pixel transistors are composed of, for example, four MOS transistors, ie, a transfer transistor, a selection transistor, a reset transistor, and an amplification transistor.
  • the pixel 2 can also have a shared pixel structure.
  • This pixel-sharing structure consists of multiple photodiodes, multiple transfer transistors, one shared floating diffusion (floating diffusion region), and one shared other pixel transistor. That is, in the shared pixel, the photodiodes and transfer transistors that constitute a plurality of unit pixels share another pixel transistor each.
  • the control circuit 8 receives an input clock and data instructing the operation mode, etc., and outputs data such as internal information of the imaging device 1 . That is, the control circuit 8 generates a clock signal and a control signal that serve as a reference for the operation of the vertical driving circuit 4, the column signal processing circuit 5, the horizontal driving circuit 6, etc. based on the vertical synchronizing signal, the horizontal synchronizing signal, and the master clock. do. The control circuit 8 outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the vertical drive circuit 4 is composed of, for example, a shift register, selects the pixel drive wiring 10, supplies a pulse for driving the pixels 2 to the selected pixel drive wiring 10, and drives the pixels 2 row by row. That is, the vertical driving circuit 4 sequentially selectively scans the pixels 2 of the pixel array section 3 in the vertical direction row by row, and pixel signals based on signal charges generated in the photoelectric conversion regions of the pixels 2 according to the amount of light received. is supplied to the column signal processing circuit 5 through the vertical signal line 9 .
  • the column signal processing circuit 5 is arranged for each column of the pixels 2, and performs signal processing such as noise removal on the signals output from the pixels 2 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) for removing pixel-specific fixed pattern noise and AD conversion.
  • the horizontal driving circuit 6 is composed of, for example, a shift register, and sequentially outputs horizontal scanning pulses to select each of the column signal processing circuits 5 in turn, and outputs pixel signals from each of the column signal processing circuits 5 to the horizontal signal line. 11 to output.
  • the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 11 and outputs the processed signals.
  • the output circuit 7 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input/output terminal 13 exchanges signals with the outside.
  • the imaging device 1 configured as described above is a CMOS image sensor called a column AD system in which a column signal processing circuit 5 that performs CDS processing and AD conversion processing is arranged for each pixel column.
  • the imaging device 1 is a back-illuminated MOS-type imaging device in which light is incident from the back side opposite to the front side of a semiconductor substrate 12 on which pixel transistors are formed.
  • FIG. 2 is a diagram showing a planar configuration example of the imaging device 1. As shown in FIG. FIG. 2A shows a schematic configuration example of the non-stacked imaging device 1 .
  • the imaging device 1 has one semiconductor substrate 12 as shown in FIG. 2A.
  • the semiconductor substrate 12 is mounted with a pixel array section 3, a control circuit 21 for driving the pixels 2 and various other controls, and a logic circuit 22 for signal processing.
  • the control circuit 21 and the logic circuit 22 are provided around the pixel array section 3 on the semiconductor substrate 12 .
  • the control circuit 21 and the logic circuit 22 provided around the pixel array section 3 are collectively referred to as a pixel peripheral section 20 as appropriate.
  • the stacked imaging device 1 shown in FIG. 2B is configured as one semiconductor chip by stacking and electrically connecting two semiconductor substrates, a semiconductor substrate 12-1 and a semiconductor substrate 12-2. ing.
  • the semiconductor substrate 12-1 is mounted with the pixel array section 3 and the control circuit 21, and the semiconductor substrate 12-2 is mounted with the logic circuit 22 including the signal processing circuit for signal processing.
  • the control circuit 21 since the control circuit 21 is arranged around the pixel array section 3 , the control circuit 21 constitutes the pixel peripheral section 20 .
  • FIG. 3 is a diagram showing a cross-sectional configuration example of the pixel 2a according to the first embodiment.
  • FIG. 3 shows the configuration of the pixels 2a arranged in an array in the pixel array section 3 and the pixel peripheral section 20.
  • the left side of the drawing shows the pixel 2a of the pixel array section 3, and the right side of the drawing shows the pixel peripheral section 20.
  • FIG. 3 shows the configuration of the pixels 2a arranged in an array in the pixel array section 3 and the pixel peripheral section 20.
  • the imaging device 1 includes a semiconductor substrate 12, a multilayer wiring layer formed on the surface side thereof, and a support substrate (none of which is shown).
  • the semiconductor substrate 12 is made of silicon (Si), for example.
  • an N-type semiconductor region 42 containing N-type impurities (second impurities) is formed in a P-type semiconductor region 41 containing P-type impurities (first impurities) for each pixel 2a.
  • a photodiode PD photoelectric conversion region
  • the P-type semiconductor regions 41 provided on both the front and back surfaces of the semiconductor substrate 12 also serve as hole charge accumulation regions for suppressing dark current.
  • the region described as the P-type may be the N-type, and the region described as the N-type may be the P-type.
  • the P-type is replaced with the N-type in the following description.
  • N-type can be read as P-type.
  • the imaging device 1 is configured by stacking an antireflection film 61 and a transparent insulating film 46 on a semiconductor substrate 12 in which an N-type semiconductor region 42 forming a photodiode PD is formed for each pixel 2a. be done.
  • a configuration in which a color filter layer and an on-chip lens are laminated on the transparent insulating film 46 may be employed.
  • the interface (light-receiving surface side interface) of the P-type semiconductor region 41 above the N-type semiconductor region 42 serving as a charge accumulation region is an anti-reflection film that prevents reflection of incident light by means of a concave-convex region 48 having a fine concave-convex structure. 61 are formed.
  • the antireflection film 61 has, for example, a laminated structure in which a fixed charge film and an oxide film are laminated.
  • a high dielectric constant (High-k) insulating thin film obtained by the ALD (Atomic Layer Deposition) method can be used.
  • hafnium oxide (HfO2), aluminum oxide (Al2O3), titanium oxide (TiO2), STO (Strontium Titanium Oxide), and the like can be used.
  • the antireflection film 61 has a structure in which an aluminum oxide film 62, a tantalum oxide film 63, and a silicon oxide film 64 are laminated.
  • a P+ type semiconductor region 71 is formed between the antireflection film 61 and the P type semiconductor region 41 .
  • the P + -type semiconductor region 71 is a region having a higher P-type impurity concentration than the P-type semiconductor region 41 .
  • the P+ type semiconductor region 71 is a thin layer formed below the aluminum oxide film 62 constituting the antireflection film 61 in the figure, and is a semiconductor layer with a steep and high concentration of P-type impurities. Since the P + -type semiconductor region 71 is formed along the antireflection film 61 , it is formed with a fine uneven structure like the antireflection film 61 .
  • a layer including the antireflection film 61 and the P+ type semiconductor region 71 is provided on the light incident surface side of the photodiode PD.
  • the antireflection film 61 has a three-layer structure in the example shown in FIG. 3, it may have two layers, one layer, or more than three layers.
  • the layers formed on the light incident surface side of the photodiode PD include at least one layer forming the P+ type semiconductor region 71 and the antireflection film 61 .
  • the P+ type semiconductor region 71 By providing the P+ type semiconductor region 71, it is possible to strengthen the pinning on the light incident surface side and the side where the antireflection film 61 is formed, thereby suppressing the occurrence of white spots and dark current.
  • a light shielding film 49 is formed between the pixels 2 a so as to be laminated on the antireflection film 61 .
  • the transparent insulating film 46 is formed on the entire rear surface side (light incident surface side) of the P-type semiconductor region 41 .
  • a color filter layer may be formed on the upper side of the transparent insulating film 46 including the light shielding film 49 . For example, a configuration in which a Red, Green, or Blue color filter layer is formed for each pixel may be employed.
  • the inter-pixel separation portion 54 (trench constituting the inter-pixel separation portion 54) separating the pixels 2a in the semiconductor substrate 12 may be configured to pass through the semiconductor substrate 12 or may be non-penetrating. good.
  • a concave portion formed in the concave-convex region 48 (hereinafter referred to as a concave portion 48 when representing one concave portion among a plurality of concave portions formed in the concave-convex region 48) is as shown in FIG. It is formed in a triangular shape.
  • the recess 48 has a depth that does not reach the N-type semiconductor region 42 and is formed within the P-type semiconductor region 41 .
  • the recessed portion 48 is the interface between the antireflection film 61 and the transparent insulating film 46, and is described as a recessed portion because it has a shape having a recess in the depth direction when the surface on which the light shielding film 49 is formed is used as a reference. I do.
  • the uneven region 48 has a convex portion 248 formed in a convex shape.
  • the surface on which the light shielding film 49 is formed is used as a reference surface, and the recess is described as being formed in a concave shape in the depth direction from the reference surface.
  • the optical path length of the light incident on the pixel 2a can be increased.
  • the light that has entered the pixel 2a hits the side surface of the recess 48 and is reflected, hits the side surface of the recess 48 at the opposite position, and is reflected. . Since the optical path length is lengthened by repeated reflection, for example, even light with a long wavelength such as near-infrared light can be efficiently absorbed.
  • a description of the pixel peripheral portion 20 shown in FIG. 3 will be added.
  • the antireflection film 61 is also formed in the pixel peripheral portion 20, it is formed in a linear shape instead of an uneven shape.
  • a region corresponding to the P+ type semiconductor region 71 is not formed in the pixel peripheral portion 20 .
  • the circuit characteristics provided in the pixel peripheral portion 20 may deteriorate.
  • the P+ type semiconductor region 71 is not provided in the region of the pixel peripheral portion 20, it is possible to prevent deterioration of the circuit characteristics formed in the pixel peripheral portion 20.
  • the P+ type semiconductor region 71 By providing the P+ type semiconductor region 71 in the uneven region 48 of the pixel 2a, the pinning can be strengthened, and the occurrence of white spots and dark current can be suppressed. On the other hand, by adopting a configuration in which the P+ type semiconductor region 71 is not provided in the pixel peripheral portion 20, deterioration of circuit characteristics can be prevented.
  • step S11 the semiconductor substrate 12 is prepared in which the N-type semiconductor region 42 is formed in the P-type semiconductor region 41 of the semiconductor substrate 12, and the oxide film 101 is filled in the trench of the region to be the inter-pixel isolation section 54. be.
  • step S12 the semiconductor substrate 12 is thinned. During thinning, the portion of the oxide film 101 is recessed due to the difference in selectivity.
  • step S13 uneven regions 48 are formed.
  • a hard mask is formed, and the hard mask is processed by dry etching to open a portion to be formed as a concave portion, and then alkali wet processing is performed to form a portion to be a concave portion. .
  • processing is performed so that the uneven region 48 is formed in the region of the pixel array section 3 and not formed in the pixel peripheral section 20 .
  • step S14 the oxide film 101 filling the trench that will become the inter-pixel isolation portion 54 is removed. At this time, a portion of the oxide film 101 is left on the side walls of the trench as a protective film for the trench.
  • a SiO2 film 81 is formed on the semiconductor substrate 12 in step S15 (FIG. 5).
  • the SiO2 film 81 is also filled in the trench that will become the inter-pixel isolation portion 54 .
  • step S16 a resist 103 is formed on the SiO2 film 81 formed in the pixel peripheral portion 20. As shown in FIG. After forming the resist 103, the SiO2 film 81 in the region other than the region where the resist 103 is formed is removed.
  • the SiO2 film 81 formed on the pixel array section 3 is removed.
  • the SiO2 film 81 in the trench that will become the inter-pixel isolation part 54 and the partially remaining oxide film 101 are also removed.
  • the resist 103 is removed.
  • step S17 the P+ type semiconductor region 71 is deposited.
  • the P+ type semiconductor region 71 is formed on the oxide film (on the SiO2 film 81) under the condition that it does not selectively grow, so that it is formed on the uneven region 48 and is not formed on the SiO2 film 81. can be processed into
  • the P+ type semiconductor region 71 is also formed on the sidewalls inside the trench that will become the inter-pixel isolation section 54 .
  • step S18 an aluminum oxide film 62 is formed.
  • the aluminum oxide film 62 is formed on the P + -type semiconductor region 71 formed in the uneven region 48 , on the SiO 2 film 81 in the pixel peripheral portion 20 , and on the side walls of the trench that will become the inter-pixel isolation portion 54 .
  • step S ⁇ b>19 a tantalum oxide film 63 is formed on the aluminum oxide film 62 .
  • a silicon oxide film 64 is formed on the tantalum oxide film 63 .
  • the antireflection film 61 is formed.
  • the silicon oxide film 64 is also filled in the trench that will become the inter-pixel isolation portion 54 .
  • the transparent insulating film 46 is formed, thereby forming the imaging device 1 including the pixel 2a having the structure shown in FIG. 3 and the pixel peripheral portion 20. manufactured.
  • step S31 the semiconductor substrate 12 is prepared in which the N-type semiconductor region 42 is formed in the P-type semiconductor region 41 of the semiconductor substrate 12 and the oxide film 101 is filled in the region that will become the inter-pixel isolation section 54 .
  • step S32 the semiconductor substrate 12 is thinned.
  • step S33 uneven regions 48 are formed. Steps S31 to S33 are performed in the same manner as steps S11 to S13 (FIG. 4).
  • a SiO2 film 81 is formed on the semiconductor substrate 12 in step S34. Since the SiO2 film 81 is formed while the inter-pixel isolation portion 54 is filled with the oxide film 101 , the SiO2 film 81 is also formed on the oxide film 101 .
  • step S35 (FIG. 8), a resist 103 is formed on the SiO2 film 81 formed on the pixel peripheral portion 20. As shown in FIG. A region other than the region where the resist 103 is formed, that is, the SiO2 film 81 formed in the region of the pixel array section 3 is removed. After the SiO2 film 81 is removed, the resist 103 is also removed.
  • step S36 the P+ type semiconductor region 71 is deposited.
  • the P + -type semiconductor region 71 is deposited on the oxide film 101 under the condition that it does not selectively grow, it can be formed on the uneven region 48 and not formed on the oxide film 101 .
  • the P+ type semiconductor region 71 is also not formed on the SiO2 film 81, the P+ type semiconductor region 71 can be prevented from being formed in the pixel peripheral portion 20. Since the inter-pixel isolation portion 54 is filled with the oxide film 101, among the sidewalls in the trench of the inter-pixel isolation portion 54, the side walls without the oxide film 101 (the oxide film 101 is removed by the recess at the time of thinning) A P+ type semiconductor region 71 is formed in the portion).
  • step S37 the oxide film 101 filling the region (trench) that will become the inter-pixel isolation portion 54 is removed.
  • the P+ type semiconductor region 71 is formed only on part of the side wall of the trench.
  • step S38 an aluminum oxide film 62 is formed.
  • the aluminum oxide film 62 is formed on the P + -type semiconductor region 71 formed in the uneven region 48 , on the SiO 2 film 81 in the pixel peripheral portion 20 , and on the side walls of the trench that will become the inter-pixel isolation portion 54 .
  • a tantalum oxide film 63 is formed on the aluminum oxide film 62 . Further, a silicon oxide film 64 is formed on the tantalum oxide film 63 . Thus, the antireflection film 61 is formed. The silicon oxide film 64 is also filled in the trench that becomes the inter-pixel isolation portion 54 .
  • step S39 the light shielding film 49 is formed on the inter-pixel separation portion 54.
  • the transparent insulating film 46 is formed, thereby manufacturing the imaging device 1 including the pixel 2a and the pixel peripheral portion 20 having the structure shown in FIG.
  • the pixel 2a manufactured in the second manufacturing process has the P+ type semiconductor region 71 formed on a part of the side walls of the inter-pixel isolation section 54, as shown in step S39 of FIG. configuration.
  • the provision of the P + -type semiconductor region 71 in the uneven region 48 of the pixel 2a can strengthen the pinning and suppress the occurrence of white spots and dark current. . Further, since the P+ type semiconductor region 71 is not provided in the pixel peripheral portion 20, deterioration of circuit characteristics can be prevented.
  • FIG. 10 is a diagram showing a cross-sectional configuration example of a pixel 2b according to the second embodiment.
  • the same parts as the pixels 2a in the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.
  • 10 to 12 illustrate the pixel 2 manufactured in the second manufacturing process.
  • the N-type semiconductor region 201 forming the photoelectric conversion region is formed up to the uneven region 48, which is different from the first embodiment shown in FIG. Unlike the pixel 2a in the embodiment, other parts are the same.
  • the pixel 2a in the first embodiment has a configuration in which the N-type semiconductor region 42 is surrounded by the P-type semiconductor region 41, and the uneven region 48 is formed by the P-type semiconductor region 41. formed.
  • the pixel 2b according to the second embodiment shown in FIG. 10 has no P-type semiconductor region 41 on the side of the N-type semiconductor region 42 where the uneven region 48 is located, and the three sides of the left, right, and lower sides in the figure are are surrounded by the P-type semiconductor region 41 . Also, the uneven region 48 is formed in the N-type semiconductor region 42 .
  • the pixel 2 b includes a P + -type semiconductor region 71 between the antireflection film 61 and the N-type semiconductor region 42 .
  • the P+ type semiconductor region 71 is not formed in the pixel peripheral portion 20 of the pixel 2b as well.
  • the P+ type semiconductor region 71 By providing the P+ type semiconductor region 71 in the uneven region 48 of the pixel 2b, the pinning can be strengthened, and the occurrence of white spots and dark current can be suppressed. On the other hand, by adopting a configuration in which the P+ type semiconductor region 71 is not provided in the pixel peripheral portion 20, deterioration of circuit characteristics can be prevented.
  • the pixel 2b in the second embodiment can be manufactured by applying the first manufacturing process or the second manufacturing process described above.
  • step S11 when the second manufacturing process is applied, in step S31 (FIG. 7), the N-type semiconductor region 201 formed in the semiconductor substrate 12
  • step S31 FIG. 7
  • the step of preparing the semiconductor substrate 12 formed up to the region to be the uneven region 48 is different, and the subsequent steps can be performed in the same manner.
  • FIG. 11 is a diagram showing a cross-sectional configuration example of a pixel 2c according to the third embodiment.
  • the same parts as the pixels 2a in the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.
  • the shape of the anti-reflection film 61 is not formed in the concave-convex region 48, but in the flat region 221 having a flat shape. It is different from the pixel 2a in the first embodiment shown in FIG. 3 except for one point, and the other parts are the same.
  • the antireflection film 61 is formed on the uneven region 48 in an uneven shape.
  • the antireflection film 61 is formed in a flat region 221 in a flat shape (linear shape).
  • the pixel 2 c has a P+ type semiconductor region 71 between the antireflection film 61 and the P type semiconductor region 41 .
  • the P+ type semiconductor region 71 is not formed in the pixel peripheral portion 20 of the pixel 2c as well.
  • the P+ type semiconductor region 71 between the antireflection film 61 of the pixel 2c and the P type semiconductor region 41, the pinning can be strengthened, and the occurrence of white spots and dark current can be suppressed.
  • the P+ type semiconductor region 71 is not provided in the pixel peripheral portion 20, deterioration of circuit characteristics can be prevented.
  • the pixel 2c in the third embodiment can be manufactured by applying the first manufacturing process or the second manufacturing process described above.
  • step S13 when the first manufacturing process is applied, in step S13 (FIG. 4), when the second manufacturing process is applied, the step of forming the uneven region 48 is omitted in step S33 (FIG. 7).
  • Other steps can be performed in the same way to manufacture.
  • FIG. 12 is a diagram showing a cross-sectional configuration example of a pixel 2d according to the fourth embodiment. Among the pixels 2d shown in FIG. 12, the same parts as the pixels 2c in the third embodiment shown in FIG.
  • the N-type semiconductor region 201 forming the photoelectric conversion region is formed up to the flat region 221, which is different from the third embodiment shown in FIG. Unlike the pixel 2c in the embodiment, other parts are the same.
  • the pixel 2c in the third embodiment has a configuration in which the N-type semiconductor region 42 is surrounded by the P-type semiconductor region 41, and the antireflection film formed on the flat region 221 61 is formed in the P-type semiconductor region 41 .
  • the side of the flat region 221 of the N-type semiconductor region 42 does not have the P-type semiconductor region 41. are surrounded by the P-type semiconductor region 41 . Also, the antireflection film 61 formed on the flat region 221 is formed on the N-type semiconductor region 201 .
  • the pixel 2 d includes a P+ type semiconductor region 71 between the antireflection film 61 and the N type semiconductor region 42 .
  • the P+ type semiconductor region 71 is not formed in the pixel peripheral portion 20 of the pixel 2d as well.
  • the pixel 2d in the fourth embodiment can be manufactured by applying the first manufacturing process or the second manufacturing process described above.
  • step S11 when the second manufacturing process is applied, in step S31 (FIG. 7), the N-type semiconductor region 201 formed in the semiconductor substrate 12
  • step S31 FIG. 7
  • the semiconductor substrate 12 formed up to the area that becomes the flat area 221 is prepared.
  • step S33 when the first manufacturing process is applied, the step of forming the uneven region 48 is omitted in step S33 (FIG. 7) when the second manufacturing step is applied in step S13 (FIG. 4).
  • the process can be manufactured by performing the same.
  • FIG. 13 is a diagram showing a cross-sectional configuration example of a pixel 2e according to the fifth embodiment.
  • FIG. 13 shows the configuration of the pixels 2e arranged in an array in the pixel array section 3 and the pixel peripheral section 20.
  • the left side of the drawing shows the pixel 2e of the pixel array section 3, and the right side of the drawing shows the pixel peripheral section 20.
  • FIG. 13 shows the configuration of the pixels 2e arranged in an array in the pixel array section 3 and the pixel peripheral section 20.
  • the semiconductor substrate 240 is made of silicon (Si), for example.
  • an N-type semiconductor region 242 is formed in a P-type semiconductor region 241 for each pixel 2e, thereby forming a photodiode PD (photoelectric conversion region) for each pixel.
  • the P-type semiconductor regions 241 provided on both front and back surfaces of the semiconductor substrate 240 also serve as hole charge accumulation regions for suppressing dark current.
  • the imaging device 1 includes a semiconductor substrate 240 in which an N-type semiconductor region 242 forming a photodiode PD is formed for each pixel 2e.
  • a film 253 is laminated.
  • a silicon oxide film 252 having a fine uneven structure is formed at the interface (light-receiving surface side interface) of the P-type semiconductor region 241 above the N-type semiconductor region 242 serving as a charge accumulation region, thereby preventing reflection of incident light. It functions as an antireflection film.
  • a P+ type semiconductor region 251 is formed between the silicon oxide film 252 and the P type semiconductor region 241 .
  • the P+ type semiconductor region 251 is a region having a higher P-type impurity concentration than the P-type semiconductor region 241 .
  • the P + -type semiconductor region 251 is a thin layer formed on the lower side of the silicon oxide film 252 in the drawing, and is a semiconductor layer with a steep and high concentration of P-type impurities. Since the P + -type semiconductor region 251 is formed along the silicon oxide film 252 formed in the uneven region 248 having fine unevenness, it is formed with a fine uneven structure like the silicon oxide film 252 .
  • a light shielding film 249 is formed between the pixels 2e so as to be laminated on the silicon oxide film 252.
  • the transparent insulating film 253 is formed on the entire rear surface side (light incident surface side) of the P-type semiconductor region 241 .
  • a color filter layer may be formed on the upper side of the transparent insulating film 253 including the light shielding film 249 .
  • a configuration in which a Red, Green, or Blue color filter layer is formed for each pixel may be employed.
  • a configuration in which an on-chip lens is laminated on the color filter layer may be employed.
  • the pixel 2e shown in FIG. 13 has an inter-pixel isolation portion 245 formed on a semiconductor substrate 240 for isolating the pixels 2e. It may be configured to penetrate the substrate 240, or may be configured to not penetrate the substrate 240. FIG.
  • the pixel 2e shown in FIG. 13 has a silicon oxide film 252 as an antireflection film.
  • the pixel 2a in the first embodiment shown in FIG. 3 described above has a structure in which an aluminum oxide film 62, a tantalum oxide film 63, and a silicon oxide film 64 are laminated as the antireflection film 61.
  • FIG. 1 A structure in which an aluminum oxide film 62, a tantalum oxide film 63, and a silicon oxide film 64 are laminated as the antireflection film 61.
  • the aluminum oxide film 62 may be damaged by UV (ultraviolet) light, and its function as a pinning film may deteriorate.
  • the tantalum oxide film 63 may absorb light in the wavelength region of UV light, and less light may reach the photodiode PD. For this reason, when the imaging apparatus 1 is applied to a sensor that handles UV light, the device characteristics, such as dark current, may deteriorate.
  • the pixel 2e shown in FIG. 13 does not have the aluminum oxide film 62, damage caused by UV light can be reduced. Since the pixel 2e does not have the tantalum oxide film 63, even light in the wavelength range of UV light can be prevented from being attenuated and can reach the photodiode PD. In addition, since the pixel 2e has the P+ type semiconductor region 251, it is possible to prevent deterioration of the pinning function. For this reason, deterioration of device characteristics can be suppressed in the pixel 2e.
  • the pixel 2e can be applied to a UV sensor that handles UV light.
  • a description of the pixel peripheral portion 20 shown in FIG. 13 will be added.
  • a silicon oxide film 252 is also formed in the pixel peripheral portion 20, but it is formed in a linear shape instead of an uneven shape.
  • a region corresponding to the P+ type semiconductor region 251 is not formed in the pixel peripheral portion 20 . If the P+ type semiconductor region 251 is also formed in the pixel peripheral portion 20, the characteristics of the circuit formed in the pixel peripheral portion 20 may deteriorate.
  • the pixel 2e can be manufactured by applying the first manufacturing process described with reference to FIGS. 4 to 6 or the second manufacturing process described with reference to FIGS.
  • steps S18 and S19 are performed.
  • the silicon oxide film 252 is formed, the light shielding film 249 is formed, and the transparent insulating film 253 is formed.
  • steps S38 and S39 are performed.
  • the silicon oxide film 252 is formed, the light shielding film 249 is formed, and the transparent insulating film 253 is formed.
  • the P+ type semiconductor region 251 is formed only on a portion of the side wall of the inter-pixel isolation portion 245, in FIG. configuration.
  • the provision of the P + -type semiconductor region 251 in the uneven region 248 of the pixel 2e can strengthen the pinning, resulting in white spots and dark current. Its occurrence can be suppressed. Further, since the P+ type semiconductor region 251 is not provided in the pixel peripheral portion 20, deterioration of circuit characteristics can be prevented.
  • FIG. 15 is a diagram showing a cross-sectional configuration example of a pixel 2f according to the sixth embodiment.
  • the same parts as the pixels 2e (FIG. 13) in the fifth embodiment are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.
  • the N-type semiconductor region 301 forming the photoelectric conversion region is formed up to the uneven region 248, which is different from the fifth embodiment shown in FIG. Unlike the pixel 2e in the embodiment, other parts are the same.
  • the N-type semiconductor region 242 is surrounded by the P-type semiconductor region 241, and the uneven region 248 is surrounded by the P-type semiconductor region 241. formed.
  • the pixel 2f according to the sixth embodiment shown in FIG. 15 has no P-type semiconductor region 241 on the side of the N-type semiconductor region 242 where the uneven region 248 is located, and the three sides of the left, right and bottom sides in the figure are are surrounded by the P-type semiconductor region 241 . Also, the uneven region 248 is formed in the N-type semiconductor region 242 .
  • the pixel 2f includes a P+ type semiconductor region 251 between the silicon oxide film 252 and the N type semiconductor region 301.
  • the P+ type semiconductor region 251 is not formed in the pixel peripheral portion 20 of the pixel 2f as well.
  • the P+ type semiconductor region 251 By providing the P+ type semiconductor region 251 in the uneven region 248 of the pixel 2f, the pinning can be strengthened, and the occurrence of white spots and dark current can be suppressed. On the other hand, by adopting a configuration in which the P+ type semiconductor region 251 is not provided in the pixel peripheral portion 20, deterioration of circuit characteristics can be prevented.
  • FIG. 16 is a diagram showing a cross-sectional configuration example of a pixel 2g according to the seventh embodiment.
  • the same parts as the pixels 2e (FIG. 13) in the fifth embodiment are denoted by the same reference numerals, and the description thereof will be omitted as appropriate.
  • the pixel 2g in the seventh embodiment shown in FIG. 16 is different from the fifth embodiment shown in FIG.
  • the other parts are identical, unlike the pixel 2e in the form of
  • the silicon oxide film 252 is formed in the uneven region 248 in an uneven shape.
  • the silicon oxide film 252 is formed in the flat region 321 in a flat shape (linear shape).
  • the pixel 2 g includes a P + -type semiconductor region 251 between the silicon oxide film 252 and the P-type semiconductor region 241 .
  • the P+ type semiconductor region 251 is not formed in the pixel peripheral portion 20 of the pixel 2g as well.
  • the P+ type semiconductor region 251 between the silicon oxide film 252 and the P type semiconductor region 241 of the pixel 2g By providing the P+ type semiconductor region 251 between the silicon oxide film 252 and the P type semiconductor region 241 of the pixel 2g, pinning can be strengthened, and the generation of white spots and dark current can be suppressed. On the other hand, by adopting a configuration in which the P+ type semiconductor region 251 is not provided in the pixel peripheral portion 20, deterioration of circuit characteristics can be prevented.
  • FIG. 17 is a diagram showing a cross-sectional configuration example of a pixel 2h according to the eighth embodiment. Among the pixels 2h shown in FIG. 17, the same parts as the pixels 2g in the seventh embodiment shown in FIG.
  • the pixel 2h according to the eighth embodiment shown in FIG. 17 is similar to the seventh embodiment shown in FIG. Unlike the pixel 2g in the embodiment, other parts are the same.
  • the pixel 2g in the seventh embodiment has a configuration in which the N-type semiconductor region 242 is surrounded by the P-type semiconductor region 241, and the flat region 321 is surrounded by the P-type semiconductor region 241. formed.
  • the side of the flat region 321 of the N-type semiconductor region 301 does not have the P-type semiconductor region 241. are surrounded by the P-type semiconductor region 241 . Also, the silicon oxide film 252 formed in the flat region 321 is formed in the N-type semiconductor region 242 .
  • the pixel 2h includes a P+ type semiconductor region 251 between the silicon oxide film 252 and the N type semiconductor region 42.
  • the P+ type semiconductor region 251 is not formed in the pixel peripheral portion 20 of the pixel 2h as well.
  • the pinning can be strengthened and the generation of white spots and dark current can be suppressed.
  • the P+ type semiconductor region 251 is not provided in the pixel peripheral portion 20, deterioration of circuit characteristics can be prevented.
  • the present technology is not limited to application to imaging devices. That is, the present technology can be applied to an image capture unit (photoelectric conversion unit) such as an image capturing device such as a digital still camera or a video camera, a mobile terminal device having an image capturing function, or a copier using an image sensor as an image reading unit. It is applicable to electronic devices in general that use elements.
  • the imaging element may be formed as a single chip, or may be in the form of a module having an imaging function in which an imaging section and a signal processing section or an optical system are packaged together.
  • FIG. 18 is a block diagram showing a configuration example of an imaging device as an electronic device to which the present technology is applied.
  • the imaging element 1000 in FIG. 18 includes an optical unit 1001 including a lens group, an imaging element (imaging device) 1002 adopting the configuration of the imaging apparatus 1 in FIG. 1, and a DSP (Digital Signal Processor) that is a camera signal processing circuit.
  • a circuit 1003 is provided.
  • the imaging device 1000 also includes a frame memory 1004 , a display section 1005 , a recording section 1006 , an operation section 1007 and a power supply section 1008 .
  • DSP circuit 1003 , frame memory 1004 , display section 1005 , recording section 1006 , operation section 1007 and power supply section 1008 are interconnected via bus line 1009 .
  • the optical unit 1001 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 1002 .
  • the imaging element 1002 converts the amount of incident light imaged on the imaging surface by the optical unit 1001 into an electric signal for each pixel, and outputs the electric signal as a pixel signal.
  • the imaging device 1002 the imaging apparatus 1 in FIG. 1 can be used.
  • a display unit 1005 is composed of a thin display such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display, and displays moving images or still images captured by the imaging device 1002 .
  • a recording unit 1006 records a moving image or still image captured by the image sensor 1002 in a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 1007 issues operation commands for various functions of the imaging device 1000 under the user's operation.
  • a power supply unit 1008 appropriately supplies various power supplies as operating power supplies for the DSP circuit 1003, frame memory 1004, display unit 1005, recording unit 1006, and operation unit 1007 to these supply targets.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 19 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging unit 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 20 is a diagram showing an example of the installation position of the imaging unit 12031.
  • FIG. 20 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 20 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle autonomously travels without depending on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the system represents an entire device composed of multiple devices.
  • a photoelectric conversion region comprising a first semiconductor region containing a first impurity and a second semiconductor region containing a second impurity
  • An imaging device comprising: a layer region including at least a first layer having a high concentration of the first impurity and a second layer formed of a predetermined material, on the light incident surface side of the photoelectric conversion region.
  • a pixel array section in which the photoelectric conversion regions are arranged in an array; a pixel peripheral section in which a processing section for processing signals from the pixel array section is arranged;
  • the imaging device according to (1) wherein a layer region that does not include the first layer is provided in the pixel peripheral portion.
  • the first impurity is an N-type impurity and the second impurity is a P-type impurity, or the first impurity is a P-type impurity and the second impurity is , and an N-type impurity.
  • a photoelectric conversion region comprising a first semiconductor region containing a first impurity and a second semiconductor region containing a second impurity; an imaging device comprising: a layer region including at least a first layer having a high concentration of the first impurity and a second layer formed of a predetermined material on a light incident surface side of the photoelectric conversion region;
  • An electronic device comprising: a processing unit that processes a signal from the imaging device.
  • 1 Imaging device 2 pixels, 3 pixel array unit, 4 vertical drive circuit, 5 column signal processing circuit, 6 horizontal drive circuit, 7 output circuit, 8 control circuit, 9 vertical signal line, 10 pixel drive wiring, 11 horizontal signal line , 12 Semiconductor substrate, 13 Input/output terminal, 20 Pixel peripheral part, 21 Control circuit, 22 Logic circuit, 41 P-type semiconductor region, 42 N-type semiconductor region, 46 Transparent insulating film, 48 Concavo-convex region, 49 Light shielding film, 54 Pixel Inter-separation portion, 61 antireflection film, 62 aluminum oxide film, 63 tantalum oxide film, 64 silicon oxide film, 71 type semiconductor region, 81 SiO2 film, 101 oxide film, 103 resist, 201 N-type semiconductor region, 221 flat region, 240 semiconductor substrate, 241 P-type semiconductor region, 242 N-type semiconductor region, 245 inter-pixel separation portion, 248 uneven region, 249 light shielding film, 251 type semiconductor region, 252 silicon oxide film, 253 transparent insulating film, 301

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Abstract

本技術は、白点や暗電流の発生をより抑制することができるようにする撮像装置、電子機器に関する。 第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、光電変換領域の光入射面側に、第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域とを備える。光電変換領域がアレイ状に配置されている画素アレイ部と、画素アレイ部からの信号を処理する処理部が配置されている画素周辺部とをさらに備え、画素周辺部には、第１の層を含まない層領域が設けられている。本技術は、例えば、イメージセンサなどの撮像装置に適用できる。

Description

撮像装置、電子機器
　本技術は撮像装置、電子機器に関し、例えば、白点が発生することによる画質の劣化を抑制することができるようにした撮像装置、電子機器に関する。
　従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの撮像素子が使用されている（例えば、特許文献１参照）。
　特許文献２では、イメージセンサにおいて電荷のピニングが弱体化すること、白点が生じること、暗電流が発生することを防ぐ構造についての提案がなされている。
特開2021-15957号公報 特開2018-148116号公報
　ピニングの弱体化を防ぎ、白点や暗電流が発生するようなことをさらに抑制することが望まれている。
　本技術は、このような状況に鑑みてなされたものであり、白点や暗電流が発生するようなことを抑制することができるようにするものである。
　本技術の一側面の撮像装置は、第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域とを備える撮像装置である。
　本技術の一側面の電子機器は、第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域とを備える撮像装置と、前記撮像装置からの信号を処理する処理部とを備える電子機器である。
　本技術の一側面の撮像装置においては、第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域とが備えられる。
　本技術の一側面の電子機器は、前記撮像装置を備える構成とされている。
　なお、撮像装置および電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本開示に係る撮像装置の概略構成を示す図である。 画素と画素周辺部について説明するための図である。 第１の実施の形態における画素の断面構成例を示す図である。 画素の第１の製造工程について説明するための図である。 画素の第１の製造工程について説明するための図である。 画素の第１の製造工程について説明するための図である。 画素の第２の製造工程について説明するための図である。 画素の第２の製造工程について説明するための図である。 画素の第２の製造工程について説明するための図である。 第２の実施の形態における画素の断面構成例を示す図である。 第３の実施の形態における画素の断面構成例を示す図である。 第４の実施の形態における画素の断面構成例を示す図である。 第５の実施の形態における画素の断面構成例を示す図である。 第５の実施の形態における画素の他の断面構成例を示す図である。 第６の実施の形態における画素の断面構成例を示す図である。 第７の実施の形態における画素の断面構成例を示す図である。 第８の実施の形態における画素の断面構成例を示す図である。 電子機器の構成について説明するための図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
　＜撮像装置の概略構成例＞
　図１は、本開示に係る撮像装置の概略構成を示している。
　図１の撮像装置１は、半導体として例えばシリコン（Ｓｉ）を用いた半導体基板１２に、画素２が２次元アレイ状に配列された画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
　画素２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、及び、増幅トランジスタの４つのMOSトランジスタで構成される。
　画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン（浮遊拡散領域）、および共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
　制御回路８は、入力クロックと、動作モードなどを指令するデータを受取、撮像装置１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
　垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線１０を選択し、選択された画素駆動配線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換領域において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling：相関２重サンプリング）およびAD変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１３は、外部と信号のやりとりをする。
　以上のように構成される撮像装置１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
　撮像装置１は、画素トランジスタが形成される半導体基板１２の表面側と反対側の裏面側から光が入射される裏面照射型のMOS型撮像装置である。
　図２は、撮像装置１の平面構成例を示す図である。図２のＡは、非積層型の撮像装置１の概略構成例を示している。撮像装置１は、図２のＡに示すように、１枚の半導体基板１２を有する。この半導体基板１２には、画素アレイ部３と、画素２の駆動、その他の各種の制御を行う制御回路２１と、信号処理するためのロジック回路２２とが搭載されている。
　制御回路２１とロジック回路２２は、半導体基板１２上に、画素アレイ部３の周りに設けられている。以下、適宜、画素アレイ部３の周りに設けられている制御回路２１とロジック回路２２をまとめて画素周辺部２０と記載する。
　図２のＢに示した積層型の撮像装置１は、半導体基板１２－１と半導体基板１２－２の２枚の半導体基板が積層され、電気的に接続されて、１つの半導体チップとして構成されている。
　図２のＢでは、半導体基板１２－１には、画素アレイ部３と制御回路２１が搭載され、半導体基板１２－２には、信号処理を行う信号処理回路を含むロジック回路２２が搭載されている。この構成の場合、画素アレイ部３の周囲には、制御回路２１が配置されているため、制御回路２１が画素周辺部２０を構成する。
　＜第１の実施の形態＞
　図３は、第１の実施の形態に係る画素２ａの断面構成例を示す図である。図３には、画素アレイ部３にアレイ状に配置されている画素２ａと画素周辺部２０の構成を示す。図中左側は画素アレイ部３の画素２ａを示し、図中右側は画素周辺部２０を示す。
　撮像装置１は、半導体基板１２と、その表面側に形成された多層配線層と支持基板（いずれも不図示）とを備える。半導体基板１２は、例えばシリコン（Ｓｉ）で構成されている。半導体基板１２では、例えば、Ｐ型の不純物（第１の不純物）を含むＰ型半導体領域４１に、Ｎ型の不純物（第２の不純物）のＮ型半導体領域４２が画素２ａ毎に形成されることにより、フォトダイオードＰＤ(光電変換領域)が画素単位に形成されている。半導体基板１２の表裏両面に設けられているＰ型半導体領域４１は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。
　なお、Ｐ型として説明する領域をＮ型とし、Ｎ型として説明する領域をＰ型とした構成とすることもでき、そのような構成とした場合、以下の説明においてＰ型をＮ型と読み替え、Ｎ型をＰ型と読み替えることで実施することができる。
　図３に示すように、撮像装置１は、フォトダイオードＰＤを構成するＮ型半導体領域４２が画素２ａごとに形成された半導体基板１２に、反射防止膜６１と透明絶縁膜４６が積層されて構成される。図示はしていないが、透明絶縁膜４６上にカラーフィルタ層やオンチップレンズが積層される構成とすることもできる。
　電荷蓄積領域となるＮ型半導体領域４２の上側のＰ型半導体領域４１の界面（受光面側界面）は、微細な凹凸構造を形成した凹凸領域４８により、入射光の反射を防止する反射防止膜６１が形成されている。
　反射防止膜６１は、例えば、固定電荷膜および酸化膜が積層された積層構造とされ、例えば、ALD（Atomic Layer Deposition）法による高誘電率（High-k）の絶縁薄膜を用いることができる。具体的には、酸化ハフニウム（ＨｆＯ2）や、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、ＳＴＯ（Strontium Titan Oxide）などを用いることができる。図３の例では、反射防止膜６１は、酸化アルミニウム膜６２、酸化タンタル膜６３、および酸化シリコン膜６４が積層された構成とされている。
　反射防止膜６１とＰ型半導体領域４１との間には、Ｐ＋型半導体領域７１が成膜されている。Ｐ＋型半導体領域７１は、Ｐ型半導体領域４１よりもＰ型の不純物濃度が高い領域である。Ｐ＋型半導体領域７１は、反射防止膜６１を構成する酸化アルミニウム膜６２の図中下側に形成された薄い層であり、Ｐ型の不純物濃度が急峻で高濃度な半導体層である。Ｐ＋型半導体領域７１は、反射防止膜６１に沿って形成されているため、反射防止膜６１と同じく、微細な凹凸構造で形成されている。
　このように、フォトダイオードＰＤの光入射面側に、反射防止膜６１とＰ＋型半導体領域７１を含む層が設けられている。反射防止膜６１は、図３に示した例では３層構造とされているが、２層、または１層でも良いし、３層よりも多い層であっても良い。フォトダイオードＰＤの光入射面側に形成されている層は、少なくとも、Ｐ＋型半導体領域７１と反射防止膜６１を構成する少なくとも１層を含む構成とされている。
　Ｐ＋型半導体領域７１を設けることで、光入射面側であり、反射防止膜６１が形成されている側のピニングを強化することができ、白点や暗電流の発生を抑制することができる。
　反射防止膜６１に積層するように画素２ａの間に遮光膜４９が形成される。透明絶縁膜４６は、Ｐ型半導体領域４１の裏面側（光入射面側）全面に形成されている。遮光膜４９を含む透明絶縁膜４６の上側に、カラーフィルタ層が形成されているようにしても良い。例えば、Red（赤）、Green（緑）、またはBlue（青）のカラーフィルタ層が画素毎に形成されている構成としても良い。
　半導体基板１２に画素２ａ同士の間を分離する画素間分離部５４（画素間分離部５４を構成するトレンチ）は、半導体基板１２を貫通した構成としても良いし、非貫通の構成であっても良い。
　凹凸領域４８に形成されている凹部（以下、凹凸領域４８に形成されている複数の凹部のうちの１つの凹部を表す場合、凹部４８と記載する）は、断面視において図３に示すように三角形状で形成されている。凹部４８の深さは、Ｎ型半導体領域４２に達しない位置までであり、Ｐ型半導体領域４１内に形成されている。
　凹部４８は、反射防止膜６１と透明絶縁膜４６の界面であり、遮光膜４９が形成されている面を基準とした場合に、深さ方向に窪みを有する形状であるため、凹部との記載を行う。基準となる面により、例えば、Ｎ型半導体領域４２の上面を基準となる面とした場合、凹凸領域４８には、凸形状に形成されている凸部２４８が形成されていると言い換えることもできる。ここでは、遮光膜４９が形成されている面を基準の面とし、基準の面から深さ方向に凹形状で形成されているとして凹部との記載を行う。
　凹部４８を設けることで、画素２ａに入射してきた光の光路長を稼ぐことができる。画素２ａに入射してきた光は凹部４８の側面にあたり、反射し、対向した位置にある凹部４８の側面にあたり、反射し、といった反射を繰り返しながら、Ｎ型半導体領域４２（フォトダイオード）に入射される。反射が繰り返されることで、光路長が長くなるため、例えば、近赤外光のような波長が長い光であっても効率良く吸収することができる構成とすることができる。
　図３に示した画素周辺部２０について説明を加える。画素周辺部２０にも、反射防止膜６１は形成されているが、凹凸形状ではなく、直線形状で形成されている。画素周辺部２０には、Ｐ＋型半導体領域７１に該当する領域は形成されていない。
　画素周辺部２０にもＰ＋型半導体領域７１を設けた構成とした場合、画素周辺部２０に設けられている回路特性を悪化させる可能性がある。画素周辺部２０の領域には、Ｐ＋型半導体領域７１を設けない構成とすることで、画素周辺部２０に形成されている回路特性を悪化させるようなこと防ぐことができる。
　画素２ａの凹凸領域４８にＰ＋型半導体領域７１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。
　＜画素の第１の製造工程について＞
　図３に示した画素２ａの第１の製造工程に関して、図４乃至６を参照して説明する。
　工程Ｓ１１において、半導体基板１２のＰ型半導体領域４１内に、Ｎ型半導体領域４２が形成され、画素間分離部５４となる領域のトレンチ内に酸化膜１０１が充填された半導体基板１２が用意される。
　工程Ｓ１２において、半導体基板１２が薄肉化される。薄肉化の際に、選択比の違いにより、酸化膜１０１の部分はリセスされる。
　工程Ｓ１３において、凹凸領域４８が形成される。凹凸領域４８は、例えばハードマスクが形成され、凹部として形成したい部分を開口するドライエッチングによる加工がハードマスクに対して行われ、アルカリウェット加工が行われることで、凹部となる部分が形成される。このとき、凹凸領域４８は、画素アレイ部３の領域に形成され、画素周辺部２０には形成されないような加工が行われる。
　工程Ｓ１４において、画素間分離部５４となるトレンチ内に充填されていた酸化膜１０１が除去される。このとき、トレンチの側壁には、トレンチの保護膜として酸化膜１０１の一部が残される。
　工程Ｓ１５（図５）において、半導体基板１２上に、ＳｉＯ２膜８１が成膜される。画素間分離部５４となるトレンチ内にもＳｉＯ２膜８１は充填される。
　工程Ｓ１６において、画素周辺部２０に成膜されているＳｉＯ２膜８１上に、レジスト１０３が成膜される。レジスト１０３の成膜後、レジスト１０３が成膜された領域以外の領域にあるＳｉＯ２膜８１が除去される。
　すなわち、画素アレイ部３に成膜されていたＳｉＯ２膜８１が除去される。画素間分離部５４となるトレンチ内のＳｉＯ２膜８１と、一部残されていた酸化膜１０１も除去される。ＳｉＯ２膜８１が除去された後、レジスト１０３は除去される。
　工程Ｓ１７において、Ｐ＋型半導体領域７１が成膜される。酸化膜上（ＳｉＯ２膜８１上）には、選択的に成長しない条件で、Ｐ＋型半導体領域７１が形成されることで、凹凸領域４８上には形成され、ＳｉＯ２膜８１上には形成されないように加工することができる。Ｐ＋型半導体領域７１は、画素間分離部５４となるトレンチ内の側壁にも形成される。
　工程Ｓ１８（図６）において、酸化アルミニウム膜６２が成膜される。酸化アルミニウム膜６２は、凹凸領域４８に形成されたＰ＋型半導体領域７１上、画素周辺部２０のＳｉＯ２膜８１上、および画素間分離部５４となるトレンチの側壁に成膜される。
　工程Ｓ１９において、酸化アルミニウム膜６２上に、酸化タンタル膜６３が成膜される。酸化タンタル膜６３上に、酸化シリコン膜６４が成膜される。このようにして、反射防止膜６１が形成される。
　酸化シリコン膜６４は、画素間分離部５４となるトレンチ内にも充填される。画素間分離部５４上に、遮光膜４９が形成されたあと、透明絶縁膜４６が成膜されることで、図３に示した構造を有する画素２ａと画素周辺部２０を含む撮像装置１が製造される。
　＜画素の第２の製造工程について＞
　図３に示した画素２ａの第２の製造工程に関して、図７乃至９を参照して説明する。
　工程Ｓ３１において、半導体基板１２のＰ型半導体領域４１内に、Ｎ型半導体領域４２が形成され、画素間分離部５４となる領域に酸化膜１０１が充填された半導体基板１２が用意される。工程Ｓ３２において、半導体基板１２が薄肉化される。工程Ｓ３３において、凹凸領域４８が形成される。工程Ｓ３１乃至Ｓ３３は、工程Ｓ１１乃至Ｓ１３（図４）と同様に行われる。
　工程Ｓ３４において、半導体基板１２上に、ＳｉＯ２膜８１が成膜される。画素間分離部５４には酸化膜１０１が充填されている状態で、ＳｉＯ２膜８１が成膜されるため、酸化膜１０１上にも、ＳｉＯ２膜８１が成膜される。
　工程Ｓ３５（図８）において、画素周辺部２０に成膜されているＳｉＯ２膜８１上にレジスト１０３が成膜される。レジスト１０３が成膜された領域以外の領域、すなわち画素アレイ部３の領域に成膜されているＳｉＯ２膜８１は、除去される。ＳｉＯ２膜８１が除去された後、レジスト１０３も除去される。
　工程Ｓ３６において、Ｐ＋型半導体領域７１が成膜される。酸化膜１０１上には、選択的に成長しない条件で、Ｐ＋型半導体領域７１を形成することで、凹凸領域４８上には形成され、酸化膜１０１上には形成されないようにすることができる。
　Ｐ＋型半導体領域７１は、ＳｉＯ２膜８１上にも成膜されないため、画素周辺部２０にはＰ＋型半導体領域７１は成膜されないようにすることができる。画素間分離部５４には酸化膜１０１が充填されているため、画素間分離部５４のトレンチ内の側壁のうち、酸化膜１０１がない側壁（薄肉化時のリセスにより酸化膜１０１が除去された部分）にＰ＋型半導体領域７１が成膜される。
　工程Ｓ３７において、画素間分離部５４となる領域（トレンチ）内に充填されていた酸化膜１０１が除去される。第２の製造工程によると、トレンチの側壁の一部のみにＰ＋型半導体領域７１が形成される。
　工程Ｓ３８（図９）において、酸化アルミニウム膜６２が成膜される。酸化アルミニウム膜６２は、凹凸領域４８に形成されたＰ＋型半導体領域７１上、画素周辺部２０のＳｉＯ２膜８１上、画素間分離部５４となるトレンチの側壁に成膜される。
　酸化アルミニウム膜６２上に、酸化タンタル膜６３が成膜される。さらに酸化タンタル膜６３上に、酸化シリコン膜６４が成膜される。このようにして、反射防止膜６１が形成される。酸化シリコン膜６４は、画素間分離部５４となるトレンチ内にも充填される。
　工程Ｓ３９において、画素間分離部５４上に、遮光膜４９が形成される。遮光膜４９が形成されたあと、透明絶縁膜４６が成膜されることで、図３に示した構造を有する画素２ａと画素周辺部２０を含む撮像装置１が製造される。
　ただし、第２の製造工程にて製造される画素２ａは、図９の工程Ｓ３９のところに示したように、画素間分離部５４の側壁のうちの一部にＰ＋型半導体領域７１が形成されている構成となる。
　このような構成であっても、画素２ａの凹凸領域４８にＰ＋型半導体領域７１が設けられていることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。また画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とされているため、回路特性が悪化するようなことを防ぐことができる。
　＜第２の実施の形態＞
　図１０は、第２の実施の形態に係る画素２ｂの断面構成例を示す図である。図１０に示した画素２ｂのうち、第１の実施の形態における画素２ａと同一の部分には同一の符号を付し、その説明は適宜省略する。図１０乃至図１２には、第２の製造工程で製造された画素２を図示する。
　図１０に示した第２の実施の形態における画素２ｂは、光電変換領域を構成するＮ型半導体領域２０１が、凹凸領域４８のところまで形成されている点が、図３に示した第１の実施の形態における画素２ａと異なり、他の部分は同一である。
　再度図３を参照するに、第１の実施の形態における画素２ａは、Ｎ型半導体領域４２が、Ｐ型半導体領域４１に囲まれた構成とされ、凹凸領域４８は、Ｐ型半導体領域４１に形成されている。
　図１０に示した第２の実施の形態における画素２ｂは、Ｎ型半導体領域４２の凹凸領域４８がある側は、Ｐ型半導体領域４１がなく、図中左側、右側、および下側の３辺がＰ型半導体領域４１に囲まれている構成とされている。また凹凸領域４８は、Ｎ型半導体領域４２に形成されている。
　画素２ｂは、反射防止膜６１とＮ型半導体領域４２との間にＰ＋型半導体領域７１を備える。画素２ｂにおいても、画素周辺部２０には、Ｐ＋型半導体領域７１は形成されていない。
　画素２ｂの凹凸領域４８にＰ＋型半導体領域７１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。
　第２の実施の形態における画素２ｂは、上述した第１の製造工程または第２の製造工程を適用することで製造することができる。第１の製造工程を適用した場合、工程Ｓ１１（図４）において、第２の製造工程を適用した場合、工程Ｓ３１（図７）において、半導体基板１２内に形成されているＮ型半導体領域２０１が、凹凸領域４８となる領域まで形成されている半導体基板１２が用意される工程が異なり、後の工程は同様に行われることで製造することができる。
　＜第３の実施の形態＞
　図１１は、第３の実施の形態に係る画素２ｃの断面構成例を示す図である。図１１に示した画素２ｃのうち、第１の実施の形態における画素２ａと同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１１に示した第３の実施の形態における画素２ｃは、反射防止膜６１の形状が凹凸形状の凹凸領域４８に形成されているのではなく、平坦な形状の平坦領域２２１に形成されている点が、図３に示した第１の実施の形態における画素２ａと異なり、他の部分は同様である。
　再度図３を参照するに、第１の実施の形態における画素２ａは、反射防止膜６１が凹凸領域４８に凹凸形状で形成されている。図１１に示した第３の実施の形態における画素２ｃは、反射防止膜６１が、平坦領域２２１に、平坦な形状（直線形状）で形成されている。
　画素２ｃは、反射防止膜６１とＰ型半導体領域４１との間にＰ＋型半導体領域７１を備える。画素２ｃにおいても、画素周辺部２０には、Ｐ＋型半導体領域７１は形成されていない。
　画素２ｃの反射防止膜６１とＰ型半導体領域４１との間にＰ＋型半導体領域７１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。
　第３の実施の形態における画素２ｃは、上述した第１の製造工程または第２の製造工程を適用することで製造することができる。第１の製造工程を適用した場合、工程Ｓ１３（図４）において、第２の製造工程を適用した場合、工程Ｓ３３（図７）において、凹凸領域４８を形成する工程を省略する点が異なり、他の工程は同様に行われることで製造することができる。
　＜第４の実施の形態＞
　図１２は、第４の実施の形態に係る画素２ｄの断面構成例を示す図である。図１２に示した画素２ｄのうち、図１１に示した第３の実施の形態における画素２ｃと同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１２に示した第４の実施の形態における画素２ｄは、光電変換領域を構成するＮ型半導体領域２０１が、平坦領域２２１のところまで形成されている点が、図１１に示した第３の実施の形態における画素２ｃと異なり、他の部分は同一である。
　再度図１１を参照するに、第３の実施の形態における画素２ｃは、Ｎ型半導体領域４２が、Ｐ型半導体領域４１に囲まれた構成とされ、平坦領域２２１に形成されている反射防止膜６１は、Ｐ型半導体領域４１に形成されている。
　図１２に示した第４の実施の形態における画素２ｄは、Ｎ型半導体領域４２の平坦領域２２１がある側は、Ｐ型半導体領域４１がなく、図中左側、右側、および下側の３辺がＰ型半導体領域４１に囲まれている構成とされている。また平坦領域２２１に形成されている反射防止膜６１は、Ｎ型半導体領域２０１に形成されている。
　画素２ｄは、反射防止膜６１とＮ型半導体領域４２との間にＰ＋型半導体領域７１を備える。画素２ｄにおいても、画素周辺部２０には、Ｐ＋型半導体領域７１は形成されていない。
　画素２ｄの反射防止膜６１とＰ型半導体領域４１との間にＰ＋型半導体領域７１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域７１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。
　第４の実施の形態における画素２ｄは、上述した第１の製造工程または第２の製造工程を適用することで製造することができる。第１の製造工程を適用した場合、工程Ｓ１１（図４）において、第２の製造工程を適用した場合、工程Ｓ３１（図７）において、半導体基板１２内に形成されているＮ型半導体領域２０１が、平坦領域２２１となる領域まで形成されている半導体基板１２が用意される。また第１の製造工程を適用した場合、工程Ｓ１３（図４）において、第２の製造工程を適用した場合、工程Ｓ３３（図７）において、凹凸領域４８を形成する工程が省略され、他の工程は同様に行われることで製造することができる。
　＜第５の実施の形態＞
　図１３は、第５の実施の形態に係る画素２ｅの断面構成例を示す図である。図１３には、画素アレイ部３にアレイ状に配置されている画素２ｅと画素周辺部２０の構成を示す。図中左側は画素アレイ部３の画素２ｅを示し、図中右側は画素周辺部２０を示す。
　半導体基板２４０は、例えばシリコン（Ｓｉ）で構成されている。半導体基板２４０では、例えば、Ｐ型半導体領域２４１に、Ｎ型半導体領域２４２が画素２ｅ毎に形成されることにより、フォトダイオードＰＤ(光電変換領域)が画素単位に形成されている。半導体基板２４０の表裏両面に設けられているＰ型半導体領域２４１は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。
　図１３に示すように、撮像装置１は、フォトダイオードＰＤを構成するＮ型半導体領域２４２が画素２ｅごとに形成された半導体基板２４０に、Ｐ＋型半導体領域２５１、酸化シリコン膜２５２、および透明絶縁膜２５３が積層されて構成される。
　電荷蓄積領域となるＮ型半導体領域２４２の上側のＰ型半導体領域２４１の界面（受光面側界面）は、微細な凹凸構造を形成した酸化シリコン膜２５２が形成され、入射光の反射を防止する反射防止膜として機能する。
　酸化シリコン膜２５２とＰ型半導体領域２４１との間には、Ｐ＋型半導体領域２５１が成膜されている。Ｐ＋型半導体領域２５１は、Ｐ型半導体領域２４１よりもＰ型の不純物濃度が高い領域である。Ｐ＋型半導体領域２５１は、酸化シリコン膜２５２の図中下側に形成された薄い層であり、Ｐ型の不純物濃度が急峻で高濃度な半導体層である。Ｐ＋型半導体領域２５１は、微細な凹凸形状の凹凸領域２４８に形成されている酸化シリコン膜２５２に沿って形成されているため、酸化シリコン膜２５２と同じく、微細な凹凸構造で形成されている。
　Ｐ＋型半導体領域２５１を設けることで、光入射面側であり、酸化シリコン膜２５２が形成されている側のピニングを強化することができ、白点や暗電流の発生を抑制することができる。
　酸化シリコン膜２５２に積層するように画素２ｅの間に遮光膜２４９が形成される。透明絶縁膜２５３は、Ｐ型半導体領域２４１の裏面側（光入射面側）全面に形成されている。遮光膜２４９を含む透明絶縁膜２５３の上側に、カラーフィルタ層が形成されているようにしても良い。例えば、Red（赤）、Green（緑）、またはBlue（青）のカラーフィルタ層が画素毎に形成されている構成としても良い。カラーフィルタ層上にオンチップレンズを積層した構成としても良い。
　図１３に示した画素２ｅは、半導体基板２４０に画素２ｅ同士の間を分離する画素間分離部２４５が形成されている画素間分離部２４５（画素間分離部２４５を構成するトレンチ）は、半導体基板２４０を貫通した構成としても良いし、非貫通の構成であっても良い。
　図１３に示した画素２ｅは、反射防止膜として酸化シリコン膜２５２を有する。上述した図３に示した第１の実施の形態における画素２ａは、反射防止膜６１として、酸化アルミニウム膜６２、酸化タンタル膜６３、および酸化シリコン膜６４が積層された構成を有する。
　酸化アルミニウム膜６２は、ＵＶ（紫外線）光によりダメージを受ける可能性があり、ピニング膜としての機能が低下してしまう可能性がある。酸化タンタル膜６３は、ＵＶ光の波長領域では光を吸収してしまう可能性があり、フォトダイオードＰＤに届く光が少なくなってしまう可能性がある。このようなことから、撮像装置１を、ＵＶ光を扱うセンサなどに適用した場合、デバイス特性、例えば暗電流が悪化してしまう可能性がある。
　図１３に示した画素２ｅは、酸化アルミニウム膜６２を有さないため、ＵＶ光によりダメージを低減させることができる。画素２ｅは、酸化タンタル膜６３を有さないため、ＵＶ光の波長領域の光であっても、減衰してしまうようなことを抑制し、フォトダイオードＰＤに光を届けることができる。また、画素２ｅは、Ｐ＋型半導体領域２５１を有するため、ピニングの機能が低下するようなことを防ぐことができる。このようなことから、画素２ｅにおいては、デバイス特性が悪化するようなことを抑制することができる。
　画素２ｅは、ＵＶ光を扱うＵＶセンサに適用することができる。
　図１３に示した画素周辺部２０について説明を加える。画素周辺部２０にも、酸化シリコン膜２５２が形成されているが、凹凸形状ではなく、直線形状で形成されている。画素周辺部２０には、Ｐ＋型半導体領域２５１に該当する領域は形成されていない。画素周辺部２０のところにもＰ＋型半導体領域２５１を形成した構成とした場合、画素周辺部２０に形成されている回路特性を悪化させる可能性がある。画素周辺部２０のところには、Ｐ＋型半導体領域２５１を形成しない構成とすることで、画素周辺部２０に形成されている回路特性を悪化させるようなこと防ぐことができる。
　＜第５の実施の形態における画素の製造について＞
　図１３に示した画素２ｅの製造工程に関して説明を加える。画素２ｅは、図４乃至図６を参照して説明した第１の製造工程、または図７乃至図９を参照して説明した第２の製造工程を適用して製造することができる。
　画素２ｅを、第１の製造工程を適用して製造する場合、工程Ｓ１７（図５）でＰ＋型半導体領域２５１（図５ではＰ＋型半導体領域７１）を形成した後、工程Ｓ１８，Ｓ１９（図６）に該当する処理として、酸化シリコン膜２５２を成膜し、遮光膜２４９を形成し、透明絶縁膜２５３を成膜することで製造することができる。
　画素２ｅを、第２の製造工程を適用して製造する場合、工程Ｓ３７（図８）でＰ＋型半導体領域２５１（図８ではＰ＋型半導体領域７１）を形成した後、工程Ｓ３８，Ｓ３９（図９）に該当する処理として、酸化シリコン膜２５２を成膜し、遮光膜２４９を形成し、透明絶縁膜２５３を成膜することで製造することができる。
　第２の製造工程を適用して画素２ｅを製造した場合、図１４に示すように、Ｐ＋型半導体領域２５１は、画素間分離部２４５の側壁の一部、図１４では上側にのみ成膜された構成となる。
　図１４に示した画素２ｅのような構成であっても、画素２ｅの凹凸領域２４８にＰ＋型半導体領域２５１が設けられていることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。また画素周辺部２０にはＰ＋型半導体領域２５１を設けない構成とされているため、回路特性が悪化するようなことを防ぐことができる。
　＜第６の実施の形態＞
　図１５は、第６の実施の形態に係る画素２ｆの断面構成例を示す図である。図１５に示した画素２ｆのうち、第５の実施の形態における画素２ｅ（図１３）と同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１５に示した第６の実施の形態における画素２ｆは、光電変換領域を構成するＮ型半導体領域３０１が、凹凸領域２４８のところまで形成されている点が、図１３に示した第５の実施の形態における画素２ｅと異なり、他の部分は同一である。
　再度図１３を参照するに、第５の実施の形態における画素２ｅは、Ｎ型半導体領域２４２が、Ｐ型半導体領域２４１に囲まれた構成とされ、凹凸領域２４８が、Ｐ型半導体領域２４１に形成されている。
　図１５に示した第６の実施の形態における画素２ｆは、Ｎ型半導体領域２４２の凹凸領域２４８がある側は、Ｐ型半導体領域２４１がなく、図中左側、右側、および下側の３辺がＰ型半導体領域２４１に囲まれている構成とされている。また凹凸領域２４８は、Ｎ型半導体領域２４２に形成されている。
　画素２ｆは、酸化シリコン膜２５２とＮ型半導体領域３０１との間にＰ＋型半導体領域２５１を備える。画素２ｆにおいても、画素周辺部２０には、Ｐ＋型半導体領域２５１は形成されていない。
　画素２ｆの凹凸領域２４８にＰ＋型半導体領域２５１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域２５１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。
　＜第７の実施の形態＞
　図１６は、第７の実施の形態に係る画素２ｇの断面構成例を示す図である。図１６に示した画素２ｇのうち、第５の実施の形態における画素２ｅ（図１３）と同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１６に示した第７の実施の形態における画素２ｇは、酸化シリコン膜２５２が凹凸形状ではなく、平坦な形状の平坦領域３２１に形成されている点が、図１３に示した第５の実施の形態における画素２ｅと異なり、他の部分は同一である。
　再度図１３を参照するに、第５の実施の形態における画素２ｅは、酸化シリコン膜２５２は凹凸領域２４８に凹凸形状で形成されている。図１６に示した第７の実施の形態における画素２ｇは、酸化シリコン膜２５２が、平坦領域３２１に平坦な形状（直線形状）で形成されている。
　画素２ｇは、酸化シリコン膜２５２とＰ型半導体領域２４１との間にＰ＋型半導体領域２５１を備える。画素２ｇにおいても、画素周辺部２０には、Ｐ＋型半導体領域２５１は形成されていない。
　画素２ｇの酸化シリコン膜２５２とＰ型半導体領域２４１との間にＰ＋型半導体領域２５１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域２５１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。
　＜第８の実施の形態＞
　図１７は、第８の実施の形態に係る画素２ｈの断面構成例を示す図である。図１７に示した画素２ｈのうち、図１６に示した第７の実施の形態における画素２ｇと同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１７に示した第８の実施の形態における画素２ｈは、光電変換領域を構成するＮ型半導体領域３０１が、平坦領域３２１のところまで形成されている点が、図１６に示した第７の実施の形態における画素２ｇと異なり、他の部分は同一である。
　再度図１６を参照するに、第７の実施の形態における画素２ｇは、Ｎ型半導体領域２４２が、Ｐ型半導体領域２４１に囲まれた構成とされ、平坦領域３２１は、Ｐ型半導体領域２４１に形成されている。
　図１７に示した第８の実施の形態における画素２ｈは、Ｎ型半導体領域３０１の平坦領域３２１がある側は、Ｐ型半導体領域２４１がなく、図中左側、右側、および下側の３辺がＰ型半導体領域２４１に囲まれている構成とされている。また平坦領域３２１に形成されている酸化シリコン膜２５２は、Ｎ型半導体領域２４２に形成されている。
　画素２ｈは、酸化シリコン膜２５２とＮ型半導体領域４２との間にＰ＋型半導体領域２５１を備える。画素２ｈにおいても、画素周辺部２０には、Ｐ＋型半導体領域２５１は形成されていない。
　画素２ｈの酸化シリコン膜２５２とＰ型半導体領域２４１との間にＰ＋型半導体領域２５１を設けることで、ピニングを強化することができ、白点や暗電流の発生を抑制することができる。一方で、画素周辺部２０にはＰ＋型半導体領域２５１を設けない構成とすることで、回路特性が悪化するようなことを防ぐことができる。
　＜電子機器への適用例＞
　本技術は、撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機など、画像取込部（光電変換部）に撮像素子を用いる電子機器全般に対して適用可能である。撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図１８は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図１８の撮像素子１０００は、レンズ群などからなる光学部１００１、図１の撮像装置１の構成が採用される撮像素子（撮像デバイス）１００２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路１００３を備える。撮像素子１０００は、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８も備える。DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７および電源部１００８は、バスライン１００９を介して相互に接続されている。
　光学部１００１は、被写体からの入射光（像光）を取り込んで撮像素子１００２の撮像面上に結像する。撮像素子１００２は、光学部１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１００２として、図１の撮像装置１を用いることができる。
　表示部１００５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、撮像素子１００２で撮像された動画または静止画を表示する。記録部１００６は、撮像素子１００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部１００７は、ユーザによる操作の下に、撮像素子１０００が持つ様々な機能について操作指令を発する。電源部１００８は、DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６および操作部１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２０は、撮像部１２０３１の設置位置の例を示す図である。
　図２０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、
　前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域と
　を備える撮像装置。
（２）
　前記光電変換領域がアレイ状に配置されている画素アレイ部と、
　前記画素アレイ部からの信号を処理する処理部が配置されている画素周辺部と
　をさらに備え、
　前記画素周辺部には、前記第１の層を含まない層領域が設けられている
　前記（１）に記載の撮像装置。
（３）
　前記層領域は、凹凸を有する形状である
　前記（１）または（２）に記載の撮像装置。
（４）
　前記層領域は、平坦な形状である
　前記（１）または（２）に記載の撮像装置。
（５）
　前記第２の層は、酸化シリコンを材料とする層である
　前記（１）乃至（４）のいずれかに記載の撮像装置。
（６）
　前記層領域は、酸化シリコン、酸化アルミニウム、酸化タンタルをそれぞれ材料とする層を含む
　前記（１）乃至（４）のいずれかに記載の撮像装置。
（７）
　前記層領域は、前記第１の半導体領域に形成されている
　前記（１）乃至（６）のいずれかに記載の撮像装置。
（８）
　前記層領域は、前記第２の半導体領域に形成されている
　前記（１）乃至（６）のいずれかに記載の撮像装置。
（９）
　前記第１の不純物は、Ｎ型の不純物であり、前記第２の不純物は、Ｐ型の不純物であるか、または前記第１の不純物は、Ｐ型の不純物であり、前記第２の不純物は、Ｎ型の不純物である
　前記（１）乃至（８）のいずれかに記載の撮像装置。
（１０）
　第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、
　前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域と
　を備える撮像装置と、
　前記撮像装置からの信号を処理する処理部と
　を備える電子機器。
　１　撮像装置，　２　画素，　３　画素アレイ部，　４　垂直駆動回路，　５　カラム信号処理回路，　６　水平駆動回路，　７　出力回路，　８　制御回路，　９　垂直信号線，　１０　画素駆動配線，　１１　水平信号線，　１２　半導体基板，　１３　入出力端子，　２０　画素周辺部，　２１　制御回路，　２２　ロジック回路，　４１　Ｐ型半導体領域，　４２　Ｎ型半導体領域，　４６　透明絶縁膜，　４８　凹凸領域，　４９　遮光膜，　５４　画素間分離部，　６１　反射防止膜，　６２　酸化アルミニウム膜，　６３　酸化タンタル膜，　６４　酸化シリコン膜，　７１　型半導体領域，　８１　ＳｉＯ２膜，　１０１　酸化膜，　１０３　レジスト，　２０１　Ｎ型半導体領域，　２２１　平坦領域，　２４０　半導体基板，　２４１　Ｐ型半導体領域，　２４２　Ｎ型半導体領域，　２４５　画素間分離部，　２４８　凹凸領域，　２４９　遮光膜，　２５１　型半導体領域，　２５２　酸化シリコン膜，　２５３　透明絶縁膜，　３０１　Ｎ型半導体領域，　３２１　平坦領域

Claims (10)

  1. 　第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、
    　前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域と
    　を備える撮像装置。
  2. 　前記光電変換領域がアレイ状に配置されている画素アレイ部と、
    　前記画素アレイ部からの信号を処理する処理部が配置されている画素周辺部と
    　をさらに備え、
    　前記画素周辺部には、前記第１の層を含まない層領域が設けられている
    　請求項１に記載の撮像装置。
  3. 　前記層領域は、凹凸を有する形状である
    　請求項１に記載の撮像装置。
  4. 　前記層領域は、平坦な形状である
    　請求項１に記載の撮像装置。
  5. 　前記第２の層は、酸化シリコンを材料とする層である
    　請求項１に記載の撮像装置。
  6. 　前記層領域は、酸化シリコン、酸化アルミニウム、酸化タンタルをそれぞれ材料とする層を含む
    　請求項１に記載の撮像装置。
  7. 　前記層領域は、前記第１の半導体領域に形成されている
    　請求項１に記載の撮像装置。
  8. 　前記層領域は、前記第２の半導体領域に形成されている
    　請求項１に記載の撮像装置。
  9. 　前記第１の不純物は、Ｎ型の不純物であり、前記第２の不純物は、Ｐ型の不純物であるか、または前記第１の不純物は、Ｐ型の不純物であり、前記第２の不純物は、Ｎ型の不純物である
    　請求項１に記載の撮像装置。
  10. 　第１の不純物を含む第１の半導体領域と、第２の不純物を含む第２の半導体領域とからなる光電変換領域と、
    　前記光電変換領域の光入射面側に、前記第１の不純物の濃度が高い第１の層と、所定の材料で形成された第２の層を少なくとも含む層領域と
    　を備える撮像装置と、
    　前記撮像装置からの信号を処理する処理部と
    　を備える電子機器。
PCT/JP2022/046141 2021-12-28 2022-12-15 撮像装置、電子機器 WO2023127512A1 (ja)

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