WO2023105688A1 - 積層体の作製方法、及び、積層体 - Google Patents

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inorganic oxide
oxide particles
support substrate
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裕貴 今津
一行 満倉
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Definitions

  • the present disclosure relates to a method of manufacturing a laminate and a laminate, for example, a method of manufacturing a laminate (semiconductor device) including a semiconductor chip and a laminate including a semiconductor chip.
  • connection terminals in which metal connection terminals are directly bonded to each other, have been introduced as a method of connecting connection terminals when connecting vertically stacked semiconductor chips or when connecting a semiconductor package such as a silicon interposer to a semiconductor chip.
  • Patent Documents 1 to 3 have been proposed (see, for example, Patent Documents 1 to 3).
  • connection method using the direct bonding technique not only the connection terminals but also the insulating layers arranged around the connection terminals are adhered to each other.
  • An inorganic insulating material such as silicon oxide is used as the insulating layer.
  • the adhesion between the insulating layers may be defective due to the effects of cutting debris (debris) generated in processes such as dicing or unevenness on the surface.
  • use of an inorganic insulating material as an insulating layer requires the application of expensive semiconductor processing processes for wiring formation, via formation, and the like, which tends to increase the manufacturing cost of the semiconductor device. Therefore, by using a direct bonding technique using an organic insulating material such as a resin material that is softer and cheaper than an inorganic material as an insulating layer, it is possible to embed debris in the organic resin material and suppress unevenness on the surface during heat molding. It is considered to On the other hand, the adhesive strength between organic insulating resin materials may be lower than the adhesive strength between inorganic insulating materials, and it is desired to increase the adhesive strength between organic insulating layers while suppressing manufacturing costs.
  • the present disclosure provides a method for producing a laminate.
  • the method for producing this laminate includes steps of forming a first organic insulating layer containing a first thermosetting resin and first inorganic oxide particles on a first support substrate; polishing and planarizing the first surface of the second organic insulating layer comprising a second thermosetting resin and second inorganic oxide particles; and a step of bonding to the surface of.
  • the first and second organic insulating layers contain a thermosetting resin and inorganic oxide particles, and the first and second organic insulating layers are bonded together. They are glued together.
  • the thermosetting resins contained in the first and second organic insulating layers are bonded together, and the inorganic oxide particles contained in the first and second organic insulating layers are bonded together.
  • inorganic oxide particles are included in each organic insulating layer, the surface roughness may become rough.
  • at least one of the organic insulating layers is polished before bonding. As a result, sufficient accuracy and adhesive strength are ensured during bonding.
  • the first organic insulating layer in the step of polishing the first organic insulating layer, may be polished so that the arithmetic mean roughness of the first surface is 50 nm or less. In this case, it is possible to more reliably improve the accuracy and adhesive strength when bonding the first organic insulating layer to the second organic insulating layer.
  • the arithmetic mean roughness used here is the arithmetic mean roughness (Ra) specified in JIS B 0601 2001.
  • the content of the first inorganic oxide particles with respect to the total volume of the first organic insulating layer may be 15% by volume to 70% by volume. In this case, it is possible to further increase the adhesive strength between the first organic insulating layer and the second organic insulating layer.
  • the method for manufacturing the laminate described above may further include a step of grinding the first organic insulating layer, and in the step of grinding the first organic insulating layer, the ground first organic insulating layer of the first organic insulating layer is ground. surface may be polished. When inorganic oxide particles are included in each organic insulating layer, the surface roughness of the insulating layer may become rough when the insulating layer is ground to a predetermined thickness. at least one of the As a result, sufficient accuracy and adhesive strength are ensured during bonding.
  • the above-described method for producing a laminate includes steps of forming a second organic insulating layer containing a second thermosetting resin and second inorganic oxide particles on a second support substrate; polishing the second surface of the layer to planarize it.
  • the bonding step the planarized first surface is bonded to the planarized second surface. In this case, it is possible to further increase the adhesive strength between the first organic insulating layer and the second organic insulating layer.
  • the second organic insulating layer in the step of polishing the second organic insulating layer, may be polished so that the arithmetic mean roughness of the second surface is 50 nm or less. In this case, it is possible to more reliably improve the precision and adhesive strength when bonding the second organic insulating layer to the first organic insulating layer.
  • the arithmetic mean roughness used here is the arithmetic mean roughness (Ra) specified in JIS B 0601 2001.
  • the content of the second inorganic oxide particles with respect to the total volume of the second organic insulating layer may be 15% by volume to 70% by volume. In this case, it is possible to further increase the adhesive strength between the first organic insulating layer and the second organic insulating layer.
  • the method for manufacturing the laminate described above may further include a step of grinding the second organic insulating layer, and in the step of grinding the second organic insulating layer, the ground second organic insulating layer of the second organic insulating layer is ground. surface may be polished. When inorganic oxide particles are included in each organic insulating layer, the surface roughness of the insulating layer may become rough when the insulating layer is ground to a predetermined thickness. is polished. As a result, sufficient accuracy and adhesive strength are ensured during bonding.
  • the method for manufacturing the laminate described above may further include a step of forming the first wiring electrode on the first support substrate.
  • the first wiring electrode in the step of forming the first organic insulating layer, is sealed with the first organic insulating material containing the first thermosetting resin and the first inorganic oxide particles. may Thereby, the first wiring electrode is protected by the first organic insulating material.
  • the first wiring electrode is polished so that the connecting terminal of the first wiring electrode is exposed from the first surface of the first organic insulating layer. of the organic insulating layer may be ground. As a result, the first wiring electrode can be more reliably connected to other wiring electrodes or the like.
  • the method for producing the laminate described above includes the step of forming the second wiring electrode on the second supporting substrate, and the second organic insulating material containing the second thermosetting resin and the second inorganic oxide particles. forming a second organic insulating layer containing a second thermosetting resin and a second inorganic oxide on the second support substrate so as to seal the second wiring electrode.
  • the bonding step when the first surface of the first organic insulating layer is bonded to the second surface of the second organic insulating layer, the connecting terminal of the first wiring electrode is connected to the second surface of the second organic insulating layer. may be joined to the connection terminals of the wiring electrodes. In this case, the first connection terminal and the second connection terminal can be joined more reliably.
  • the above method for manufacturing a laminate may further include the step of placing the first semiconductor chip on the first support substrate.
  • the first semiconductor chip in the step of forming the first organic insulating layer, the first semiconductor chip is sealed with a first organic insulating material containing a first thermosetting resin and first inorganic oxide particles. may Thereby, the first semiconductor chip is protected by the first organic insulating material.
  • the first semiconductor chip is polished so that the connection terminals of the first semiconductor chip are exposed from the first surface of the first organic insulating layer. of the organic insulating layer may be ground. As a result, the first semiconductor chip can be more reliably connected to another semiconductor chip or the like.
  • the above-described method for manufacturing a laminate comprises the steps of disposing a second semiconductor chip on a second support substrate, and a second organic insulating material containing a second thermosetting resin and second inorganic oxide particles. forming a second organic insulating layer containing a second thermosetting resin and a second inorganic oxide on the second support substrate so as to encapsulate the second semiconductor chip.
  • the bonding step when the first surface of the first organic insulating layer is bonded to the second surface of the second organic insulating layer, the connection terminals of the first semiconductor chip are connected to the second surface of the second organic insulating layer. may be joined to the connection terminals of the semiconductor chip. In this case, the first semiconductor chip and the second semiconductor chip can be more reliably bonded.
  • the present disclosure provides a laminate as another aspect.
  • This laminate includes a first supporting substrate, a first organic insulating layer containing a cured product of a first thermosetting resin and first inorganic oxide particles, and formed on the first supporting substrate. , a second organic insulating layer including a cured product of a second thermosetting resin and second inorganic oxide particles and bonded to the first organic insulating layer.
  • the first and second organic insulating layers contain the thermosetting resin and the inorganic oxide particles, and the first and second organic insulating layers are laminated and bonded together. are doing.
  • the thermosetting resins contained in the first and second organic insulating layers are bonded together, and the inorganic oxide particles contained in the first and second organic insulating layers are bonded together.
  • the bonding strength between the first organic insulating layer and the second organic insulating layer is increased while suppressing the manufacturing cost.
  • the above laminate may further include a semiconductor chip arranged either on or within the first support substrate.
  • the laminate at least a portion of the laminate is disposed in the first organic insulating layer, and the first organic insulating layer has a first surface bonded to the second organic insulating layer, and the connecting terminal is exposed from the first surface.
  • a second wiring electrode having a connection terminal exposed from a second surface bonded to the wiring electrode may further be provided.
  • the connection terminal of the first wiring electrode and the connection terminal of the second wiring electrode may be joined. As a result, it is possible to obtain a laminate in which the connection terminals protected by the organic insulating layer are connected to each other.
  • the semiconductor chip is disposed on the first support substrate and at least partially in the first organic insulating layer, and the connection terminals of the semiconductor chip are located in the first organic insulating layer. It may be exposed from the first surface bonded to the two organic insulating layers.
  • the content of the first inorganic oxide particles with respect to the total volume of the first organic insulating layer may be 15% by volume to 70% by volume. In this case, it is possible to obtain a laminate in which the adhesive strength between the first organic insulating layer and the second organic insulating layer is further increased. In this laminate, the content of the second inorganic oxide particles may be 15% by volume to 70% by volume with respect to the total volume of the second organic insulating layer.
  • the first inorganic oxide particles and the second inorganic oxide particles may be bonded to each other on the surface where the first organic insulating layer and the second organic insulating layer are bonded. .
  • the connection strength between the first organic insulating layer and the second organic insulating layer is increased more reliably.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present disclosure
  • FIG. 2A to 2C are diagrams showing a method of manufacturing the semiconductor device shown in FIG. 3(a) to 3(c) are diagrams showing the method of manufacturing the semiconductor device shown in FIG. 1, and show the steps following
  • FIG. 4(a) to 4(c) are diagrams showing the method of manufacturing the semiconductor device shown in FIG. 1, and show the steps following FIG.
  • FIG. 5 is a plan view showing the surface of the organic insulating layer after being polished in the step shown in FIG. 4(c).
  • FIG. 6(a) is a cross-sectional view showing an organic insulating layer formed in the step shown in FIG. 4(a), and FIG.
  • FIG. 10 is a cross-sectional view showing the organic insulating layer after being coated; 7A and 7B are diagrams showing the method of manufacturing the semiconductor device shown in FIG. 1, and show the steps following FIG. 8 is a cross-sectional view showing a cross-section of a semiconductor device in which the organic insulating layers are connected to each other in the process shown in FIG. 7.
  • FIG. (a) to (c) of FIG. 9 are diagrams showing a method of manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • 10A and 10B are diagrams showing the method for manufacturing the semiconductor device according to the second embodiment, and show the steps following FIG. FIG.
  • FIG. 11 is a cross-sectional view showing the semiconductor device according to the second embodiment.
  • (a) to (c) of FIG. 12 are diagrams showing a method of manufacturing a semiconductor device according to the third embodiment of the present disclosure.
  • FIG. 13 is a cross-sectional view showing the semiconductor device according to the third embodiment.
  • the term “layer” includes not only a shape structure formed over the entire surface but also a shape structure formed partially when observed as a plan view.
  • the term “step” as used herein refers not only to an independent step, but also to the term if the desired action of the step is achieved even if it cannot be clearly distinguished from other steps. included. Further, a numerical range indicated using “-” indicates a range including the numerical values described before and after "-" as the minimum and maximum values, respectively.
  • a semiconductor device 1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present disclosure
  • a semiconductor device 1 (laminate) includes a support substrate 2 (first support substrate), wiring electrodes 3, an organic insulating layer 4 (first organic insulating layer), a support substrate 5 (second support substrate), wiring electrodes 6, and an organic insulating layer 7 (second organic insulating layer).
  • the support substrate 2 and the support substrate 5 are not particularly limited, but are, for example, silicon plates, glass plates, SUS plates, substrates containing glass cloth, sealing resin substrates containing semiconductor chips, etc., and are substrates with high rigidity. At least one of the support substrate 2 and the support substrate 5 may be a substrate in which a semiconductor chip is embedded, or both the support substrate 2 and the support substrate 5 may be semiconductor chip embedded substrates.
  • the thickness of the support substrate 2 and the support substrate 5 is not particularly limited, but is, for example, 0.2 to 2.0 mm. When the support substrate 2 and the support substrate 5 are 0.2 mm or more, the handleability of the substrates can be improved. Moreover, since the support substrate 2 and the support substrate 5 are 2.0 mm or less, the material cost can be suppressed.
  • the support substrate 2 and the support substrate 5 may be wafer-shaped or panel-shaped.
  • the size of the support substrate 2 and the support substrate 5 is not particularly limited, but may be, for example, a wafer with a diameter of 200 mm, a diameter of 300 mm, or a diameter of 450 mm, or a rectangular panel with a side of 300 to 700 mm.
  • the wiring electrodes 3 are minute electrodes formed on the support substrate 2 .
  • the wiring electrode 3 may include a seed layer portion 3a and a plated portion 3b.
  • the wiring electrodes 3 are made of a conductive material such as copper (Cu), for example.
  • the wiring electrodes 3 may be electrode pins. Although only two electrode pins are shown in FIG. 1, the number of electrode pins may be 500 or more. may be 1000 to 10000 or more. In this case, the gap between the electrode pins may be 100 ⁇ m or less, and if it is finer, the gap between the electrode pins may be 20 to 100 ⁇ m.
  • the organic insulating layer 4 includes a thermosetting resin cured product 4a (first thermosetting resin cured product) and inorganic oxide particles 4b (first inorganic oxide particles), and is formed on the support substrate 2. is an insulating layer (see FIG. 8).
  • the thickness of the organic insulating layer 4 may be, for example, 10-300 ⁇ m. When the thickness of the organic insulating layer 4 is 10 ⁇ m or more, it is possible to secure the insulation of the wiring electrode 3 and to secure the adhesive force when the organic insulating layer 4 is bonded to the organic insulating layer 7 . In addition, by setting the thickness of the organic insulating layer 4 to 300 ⁇ m or less, the thickness of the entire semiconductor device 1 can be reduced.
  • the wiring electrode 3 described above is embedded in the organic insulating layer 4 so that the connection terminal 3c is exposed from the surface 4c (first surface) of the organic insulating layer 4 on the side bonded to the organic insulating layer 7. and protected.
  • thermosetting resin used for the organic insulating layer 4 is not particularly limited, and may be a known thermosetting resin such as epoxy resin, acrylic resin, methacrylic resin, maleimide resin, phenol resin, Thermosetting resins such as unsaturated imide resins, cyanate resins, isocyanate resins, benzoxazine resins, oxetane resins, amino resins, unsaturated polyester resins, allyl resins, dicyclopentadiene resins, silicone resins, triazine resins, and melamine resins. .
  • the thermosetting resin used for the organic insulating layer 4 is preferably an epoxy resin.
  • the inorganic oxide particles contained in the organic insulating layer 4 are not particularly limited, and known inorganic oxide particles can be used, such as silica (SiO 2 ), alumina (Al 2 O 3 ), Titania (TiO 2 ), tantalum oxide (Ta 2 O 5 ), zirconia (ZrO 2 ), zinc oxide (ZnO) and the like.
  • the inorganic oxide particles may be used singly or in combination of two or more.
  • the inorganic oxide particles contained in the organic insulating layer 4 are silica.
  • the content of the inorganic oxide particles contained in the organic insulating layer 4 is, for example, 15% by volume to 70% by volume with respect to the total volume of the organic insulating layer 4 . Since the content of the inorganic oxide particles is 15% by volume or more of the total volume, the proportion of the cured thermosetting resin contained in the organic insulating layer 4 is reduced, and the thermal expansion coefficient of the organic insulating layer 4 ( CTE) can be suppressed, and warping when heat is applied to the semiconductor device 1 can be reduced. In addition, since the content of the inorganic oxide particles is 70% or less of the total volume, the adhesion region between the thermosetting resins is sufficiently secured, and the adhesion strength between the organic insulating layer 4 and the organic insulating layer 7 can be increased.
  • the wiring electrodes 6 are minute electrodes formed on the support substrate 5 .
  • the wiring electrode 6 may include a seed layer portion 6a and a plated portion 6b.
  • the wiring electrodes 6 are made of a conductive material such as copper, like the wiring electrodes 3 .
  • the wiring electrode 6 is an electrode provided corresponding to the wiring electrode 3 and may be an electrode pin like the wiring electrode 3 .
  • the number of electrode pins may be 500 or more, and in the case of finer electrodes, the number of electrode pins may be 1000 to 10000 or more. may be In this case, the gap between the electrode pins may be 100 ⁇ m or less, and if it is finer, the gap between the electrode pins may be 20 to 100 ⁇ m.
  • the organic insulating layer 7 includes a thermosetting resin cured product 7a (second thermosetting resin cured product) and inorganic oxide particles 7b (second inorganic oxide particles), and is formed on the support substrate 5. is an insulating layer (see FIG. 8). As with the organic insulating layer 4, the thickness of the organic insulating layer 7 may be, for example, 10 to 300 ⁇ m.
  • the wiring electrode 6 described above is embedded in the organic insulating layer 7 so that the connection terminal 6c is exposed from the surface 7c (second surface) of the organic insulating layer 7 on the side bonded to the organic insulating layer 4. state and protected.
  • the wiring electrodes 3 and the wiring electrodes 6 are provided in the organic insulating layers 4 and 7 so as to correspond to each other, and the connection terminals 3c and 6c are joined.
  • the cured products 4a and 7a of the thermosetting resin contained in the organic insulating layers 4 and 7 are also bonded together, and the inorganic oxide particles 4b and 7b contained in the organic insulating layers 4 and 7 are also bonded together. ing.
  • the inorganic oxide particles 4b and 7b are bonded to each other, the inorganic oxide particles 4b and 7b are strongly bonded to each other, which makes the connection between the organic insulating layers 4 and 7 more reliable in the semiconductor device 1. .
  • FIG. 2A to 2C are diagrams showing a method of manufacturing the semiconductor device shown in FIG. 3(a) to 3(c) are diagrams showing the method of manufacturing the semiconductor device shown in FIG. 1, and show the steps following FIG. 4(a) to 4(c) are diagrams showing the method of manufacturing the semiconductor device shown in FIG. 1, and show the steps following FIG.
  • FIG. 5 is a plan view showing the surface of the organic insulating layer after being polished in the step shown in FIG. 4(c).
  • FIG. 6(a) is a cross-sectional view showing an organic insulating layer formed in the step shown in FIG.
  • FIG. 10 is a cross-sectional view showing the organic insulating layer after being coated; 7A and 7B are diagrams showing the method of manufacturing the semiconductor device shown in FIG. 1, and show the steps following FIG. 8 is a cross-sectional view showing a cross-section of a semiconductor device in which the organic insulating layers are connected to each other in the process shown in FIG. 7.
  • FIG. 8 In order to facilitate the explanation, illustration of the wiring electrodes is omitted in FIGS.
  • a seed layer 21 is formed on a support substrate 20 (first support substrate, second support substrate).
  • the seed layer 21 is a portion that serves as a seed for forming electrolytic copper plating, which will be described later, and is made of nickel or the like, for example.
  • the support substrate 20 is not particularly limited, but may be, for example, a silicon plate, a glass plate, a SUS plate, a substrate containing glass cloth, a sealing resin substrate containing a semiconductor chip, or the like, and is a highly rigid substrate.
  • the thickness of the support substrate 20 is not particularly limited, but is, for example, 0.2 to 2.0 mm.
  • the support substrate 20 has a thickness of 0.2 mm or more, the handleability of the support substrate 20 can be improved. Moreover, since the support substrate 20 is 2.0 mm or less, it is possible to suppress the material cost and reduce the cost.
  • the support substrate 20 may be wafer-shaped or panel-shaped.
  • the size of the support substrate 20 is not particularly limited, but may be, for example, a wafer with a diameter of 200 mm, 300 mm or 450 mm, or a rectangular panel with a side of 300 to 700 mm.
  • a resist layer 22 is formed by applying a photosensitive resist onto the seed layer 21.
  • a known material can be appropriately used for the photosensitive resist.
  • exposure is performed to form vias 23 in the regions corresponding to the wiring electrodes. As a result, vias 23 in which the seed layer 21 is exposed are formed.
  • wiring electrodes 24 are formed on the seed layer 21 in the via 23 by electrolytic copper plating.
  • the resist layer 22 is peeled off and removed, and the seed layer 21 other than the wiring electrodes 24 is removed by etching.
  • the wiring electrodes 24 are formed on the support substrate 20 .
  • the method of forming the wiring electrodes 24 is not limited to this, and the wiring electrodes 24 may be formed by other methods.
  • the wiring electrodes 24 formed in this manner can function as wiring pads, electrode pads, connection bumps, pillars, or the like.
  • thermosetting resins first thermosetting resin, second thermosetting resin
  • inorganic oxide particles first inorganic oxide particles, second
  • An organic insulating layer 25 is formed on the support substrate 20 so that the wiring electrodes 24 are sealed with an organic insulating material (first organic insulating material, second organic insulating material) containing inorganic oxide particles of No. 2). do.
  • the wiring electrodes 24 may be completely covered with the organic insulating material.
  • the organic insulating layer 25 containing the thermosetting resin and the inorganic oxide particles may be sealed by being formed in a mold using a compression-type or transfer-type molding machine.
  • the organic insulating layer 25 containing a thermosetting resin and inorganic oxide particles formed into a film may be sealed by a roll-type or pressure-type laminate molding machine.
  • This sealed support substrate 20 is heated using an oven, a hot plate, or the like.
  • an organic insulating layer 25 containing a thermosetting resin and inorganic oxide particles is formed on the support substrate 20 .
  • the thermosetting resin of the organic insulating layer 25 may be in a completely cured state, or may be in an incompletely cured state (for example, semi-cured, B-stage).
  • the material of the thermosetting resin and inorganic oxide particles constituting the organic insulating layer 25 is not particularly limited, but from the viewpoint of high rigidity and embeddability, for example, a compression type or transfer type molding machine is used. is an encapsulant that can be formed in a mold by Alternatively, the material forming the organic insulating layer 25 may be a sealing material molded into a film, a build-up material, or a solder resist material. In that case, from the viewpoint of preventing entrainment of air bubbles, a film-like material may be laminated on the support substrate 20 under reduced pressure.
  • thermosetting resin constituting the organic insulating layer 25 is not particularly limited, and known thermosetting resins can be used. Imide resins, cyanate resins, isocyanate resins, benzoxazine resins, oxetane resins, amino resins, unsaturated polyester resins, allyl resins, dicyclopentadiene resins, silicone resins, triazine resins, melamine resins, and the like can be used.
  • the thermosetting resin used for the organic insulating layer 25 is preferably an epoxy resin.
  • the thermosetting resin may contain a cross-linking agent that cross-links with heat.
  • a cross-linking agent that cross-links with heat.
  • known cross-linking agents can be used.
  • a polyamide resin, a vinyl ester resin, a diallyl phthalate resin, or the like may be used, or two or more of them may be used in combination.
  • the inorganic oxide particles constituting the organic insulating layer 25 are not particularly limited, and known inorganic oxide particles can be used .
  • (TiO 2 ), tantalum oxide (Ta 2 O 5 ), zirconia (ZrO 2 ), zinc oxide (ZnO), and the like can be used.
  • the inorganic oxide particles may be used singly or in combination of two or more.
  • the inorganic oxide particles contained in the organic insulating layer 4 are silica.
  • the content of the inorganic oxide particles contained in the organic insulating layer 25 is, for example, 15% by volume to 70% by volume of the total volume of the organic insulating layer 25 . Since the content of the inorganic oxide particles is 15% by volume or more of the total volume, the coefficient of thermal expansion (CTE) of the entire organic insulating layer 25 is suppressed from increasing, and warping after the sealing process and the laminating process is suppressed. can be reduced. In addition, since the content of the inorganic oxide particles is 70% by volume or less of the total volume, in the bonding step described later, when the surfaces of the polished substrates are heated and pressed together, the thermosetting resins are not mixed with each other. A sufficient bonding strength can be obtained by securing a bonding area.
  • the materials of the thermosetting resin and the inorganic oxide particles that constitute the organic insulating layer 25 are not particularly limited, but may be selected according to the semiconductor package structure to be applied.
  • the sealing materials are laminated by applying the manufacturing method described above.
  • the thickness of such an organic insulating layer 25 is, for example, 10 to 400 ⁇ m.
  • the thickness of the organic insulating layer 25 is, for example, 10 to 400 ⁇ m.
  • the thickness of the organic insulating layer 25 is 400 ⁇ m or less, the warping of the entire substrate can be reduced, and the substrate can be easily adsorbed to the apparatus in the subsequent grinding process.
  • the surface 25c of the organic insulating layer 25 formed on the support substrate 20 is ground so that the organic insulating layer 25 has a predetermined thickness.
  • this grinding step the surface 25c of the organic insulating layer 25 containing the thermosetting resin 25a and the inorganic oxide particles 25b is exposed by grinding (see FIGS. 5 and 6). This grinding is performed, for example, by a method of grinding using a grindstone rotating at high speed. Through this grinding step, the surface 24a of the wiring electrode 24 is exposed from the surface 25d of the organic insulating layer 25A.
  • the surface roughness of the organic insulating layer 25A containing the thermosetting resin 25a and the inorganic oxide particles 25b subjected to the grinding process was measured with a laser microscope at a magnification of 20 from the viewpoint of grinding variations in the subsequent polishing process.
  • Arithmetic mean roughness Ra is 0.5 ⁇ m or less when measured at a magnification.
  • the arithmetic mean roughness Ra used here is the arithmetic mean roughness (Ra) specified in JIS B 0601 2001.
  • the surface 25d of the organic insulating layer 25A containing the thermosetting resin 25a and the inorganic oxide particles 25b is polished and planarized by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the surface 25d of the organic insulating layer 25A containing the thermosetting resin 25a and the inorganic oxide particles 25b is flattened.
  • This polishing step is carried out, for example, by polishing the portion to be polished while supplying a polishing liquid between the polishing pad (polishing cloth) and the portion to be polished (organic insulating layer 25A) on the support substrate 20. be.
  • polishing liquids can be used for CMP.
  • Polishing liquids for CMP are classified according to the type of abrasive grains (abrasive particles) contained, for example, cerium oxide (ceria) particles, silicon oxide (silica) particles, aluminum oxide (alumina) particles, or organic resin particles, etc. From the viewpoint of polishing speed, ceria-based particles, for example, are used as abrasive grains.
  • abrasive particles contained, for example, cerium oxide (ceria) particles, silicon oxide (silica) particles, aluminum oxide (alumina) particles, or organic resin particles, etc.
  • ceria-based particles for example, are used as abrasive grains.
  • the surface 25d of the organic insulating layer 25A may be polished so that the surface 25e has an arithmetic mean roughness Ra of 50 nm or less.
  • the arithmetic mean roughness Ra of the surface 25e of the organic insulating layer 25A may be set to 50 nm or less.
  • shedding of the filler particles in the organic insulating layer 25A and insufficient grinding of the filler surface can be suppressed.
  • the polished organic insulating layer 25A may have an arithmetic mean roughness Ra of 50 nm or less, and may be polished or ground by a method other than CMP. For example, grinding by the fly-cut method is applicable. Alternatively, the fly-cut method and etching may be combined.
  • the thickness of the organic insulating layer 25A subjected to the grinding and polishing steps described above is, for example, 1 to 300 ⁇ m. Since the thickness of the organic insulating layer 25A is 1 ⁇ m or more, the yield can be increased without excessive grinding of the embedded wiring and electrodes. In addition, since the thickness of the organic insulating layer 25A is 300 ⁇ m or less, it is possible to suppress the warping of the entire substrate, thereby preventing the occurrence of voids at the contact interface in the crimping process described below, which makes it impossible to crimp.
  • FIG. 5 shows an example of a plan view of the surface 25e of the organic insulating layer 25A after the polishing process described above has been performed.
  • the organic insulating layer 25A contains a thermosetting resin 25a and inorganic oxide particles 25b.
  • the ratio of the area occupied by the inorganic oxide particles 25b on the polished surface of the organic insulating layer 25A is, for example, 15% to 75% of the total area. Since the ratio of the area occupied by the inorganic oxide particles 25b is 15% or more of the total area, the increase in the coefficient of thermal expansion (CTE) of the organic insulating layer 25A is suppressed, and after the sealing structure and lamination process warpage can be suppressed.
  • CTE coefficient of thermal expansion
  • the ratio of the area occupied by the inorganic oxide particles 25b is 70% or less of the total area of the organic insulating layer 25A, in the bonding process described later, the polished surfaces of the organic insulating layers are heated and pressed together. When doing so, it is possible to secure a bonding area between the thermosetting resins and obtain sufficient bonding strength.
  • FIG. 6(a) is a cross-sectional view showing the organic insulating layer 25 when the organic insulating material is formed on the support substrate 20, and FIG. 6(b) is an organic insulating layer 25 after being ground and polished. It is a sectional view showing insulating layer 25A.
  • the surface 25c of the organic insulating layer 25 is scraped and polished by the grinding and polishing process to obtain a desired thickness.
  • Inorganic oxide particles in the organic insulating layer 25 are also appropriately ground and polished.
  • the organic substrate 26 having a polished surface is formed. For example, a pair of organic substrates 26 having such a structure are formed and bonded as shown in the following steps.
  • the heating temperature when the flattened organic insulating layers 25A are pressure-bonded is, for example, 200.degree. C. to 400.degree.
  • the heating temperature is 200° C. or more during pressure bonding, insufficient melting of the resin and poor adhesion between the wiring layers can be prevented, and the adhesion strength between the organic insulating layers 25A can be increased.
  • the heating temperature at the time of crimping is 400° C. or less, decomposition of the thermosetting resin or the like in the organic insulating layer 25A can be prevented, and adhesion between the thermosetting resins can be made more reliable.
  • the pressure applied when the organic insulating layers 25A flattened in the polishing process are pressed together is, for example, 5.0 to 100 MPa.
  • the applied pressure is 5.0 MPa or more, the organic insulating layers 25A flattened by CMP can be brought into sufficient contact with each other even if there is an influence such as warpage, and sufficient adhesive strength can be obtained. .
  • the applied pressure is 100 MPa or less, it is possible to prevent damage to the substrate planarized by CMP.
  • the heating temperature after pressure bonding is, for example, 250 to 400° C.
  • the heating time after pressure bonding is, for example, 30 minutes to 180 minutes.
  • the materials constituting the thermosetting resin and the inorganic oxide particles of the pair of organic insulating layers 25A to be bonded in the bonding process described above may be the same. can easily increase the adhesive strength of On the other hand, the materials constituting the thermosetting resin and the inorganic oxide particles of the organic insulating layer 25A which are bonded together in the bonding step described above may be different.
  • the two substrates to be bonded contain the thermosetting resin and the inorganic oxide particles.
  • the combination of materials constituting the organic insulating layer is not particularly limited, but may be selected according to the semiconductor package structure to be applied.
  • the semiconductor chips mounted on the substrate are highly interconnected.
  • the solder resist material or buildup material on the organic substrate side and the sealing material that covers the semiconductor chip are laminated by applying the above manufacturing method.
  • each organic insulating layer 25A to be bonded together contains the thermosetting resin 25a and the inorganic oxide particles 25b. 25A are pasted together and adhered.
  • the thermosetting resin 25a contained in each organic insulation layer 25A is bonded together, and the inorganic oxide particles 25b contained in each organic insulation layer 25A are bonded together (see FIG. 8).
  • the inorganic oxide particles 25b are included in each organic insulating layer 25A, the surface roughness may become rough when the insulating layer is ground to a predetermined thickness. At least one of the organic insulating layers 25, 25A is polished. As a result, sufficient accuracy and adhesive strength are ensured during bonding.
  • the organic insulating layer 25A is polished so that the surface 25e of the organic insulating layer 25A has an arithmetic mean roughness Ra of 50 nm or less. You may In this case, it is possible to more reliably improve the precision and adhesive strength when bonding the organic insulating layer 25A to another corresponding organic insulating layer 25A.
  • the content of the inorganic oxide particles 25b may be 15% by volume to 70% by volume with respect to the total volume of the organic insulating layer 25A. In this case, it is possible to further increase the adhesive strength between the organic insulating layers 25A.
  • the wiring electrode 24 is sealed with an organic insulating material containing the thermosetting resin 25a and the inorganic oxide particles 25b. . As a result, the wiring electrodes 24 are protected by the organic insulating material.
  • the organic insulating layer 25A is ground so that the connection terminal 24c of the wiring electrode 24 is exposed from the surface 25d of the organic insulating layer 25A. are doing. As a result, the wiring electrode 24 can be more reliably connected to other wiring electrodes 24 and the like.
  • FIG. 9 are diagrams showing a method of manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • 10A and 10B are diagrams showing the method for manufacturing the semiconductor device according to the second embodiment, and show the steps following FIG.
  • FIG. 11 is a cross-sectional view showing the semiconductor device according to the second embodiment.
  • a member provided with a wiring electrode 24 on a supporting substrate 20 is mounted at a predetermined location on the supporting substrate 20 (see FIG. 9A).
  • a semiconductor chip 30 (first semiconductor chip, second semiconductor chip) is arranged between the wiring electrodes 24 in the example. More specifically, the semiconductor chip 30 is arranged on the support substrate 20 with the adhesive 32 so that the connection terminals 31 of the semiconductor chip 30 face upward, that is, face the opposite side of the support substrate 20 . . At this time, the connection terminals 31 of the semiconductor chip 30 and the connection terminals 24c of the wiring electrodes 24 may be arranged so that the heights thereof substantially match.
  • the organic insulating layer 25 is formed so that the wiring electrodes 24 and the semiconductor chip 30 are sealed with an organic insulating material containing the thermosetting resin 25a and the inorganic oxide particles 25b. are formed on the support substrate 20 . At this time, the wiring electrodes 24 and the semiconductor chip 30 may be completely covered with the organic insulating material.
  • the organic insulating layer 25 preferably has a thickness sufficient to arrange the body of the semiconductor chip 30 and the wiring within the organic insulating layer 25 .
  • the grinding process and the polishing process of the first embodiment are performed.
  • Various conditions for the grinding process and the polishing process can be the same as in the first embodiment.
  • the connection terminals 24c of the wiring electrodes 24 but also the connection terminals 31 of the semiconductor chip 30 are exposed from the organic insulating layer 25A during the grinding process.
  • the arithmetic mean roughness Ra of the organic insulating layer 25A at this time may be 50 nm or less as in the first embodiment.
  • the content of the inorganic oxide particles 25b contained in the organic insulating layers 25, 25A subjected to the grinding process and the polishing process is, like the first embodiment, 15% of the total volume of the organic insulating layers 25, 25A, for example. % to 70% by volume. Also, the ratio of the area occupied by the inorganic oxide particles 25b on the surface 25e of the organic insulating layer 25A is, for example, 15% to 75% of the total area, as in the first embodiment. As described above, the organic substrate 27 in which the semiconductor chip 30 is arranged on the support substrate 20 can be obtained.
  • the surfaces 27a of the respective organic substrates 27 are bonded together by pressure bonding, as shown in FIG.
  • the bonding conditions can be the same as those in the first embodiment.
  • the organic insulating layers 25A are connected to each other, and the connection terminals 24c of the wiring electrodes 24 are connected to each other, as in the first embodiment.
  • the connection terminals 31 of the semiconductor chip 30 are further joined together.
  • the semiconductor device 1A includes a supporting substrate 2A, wiring electrodes 3A, an organic insulating layer 4A, a supporting substrate 5A, wiring electrodes 6A, an organic insulating layer 7A, and a semiconductor chip 30, as shown in FIG.
  • each organic insulating layer 25A to be bonded together contains the thermosetting resin 25a and the inorganic oxide particles 25b.
  • the organic insulating layers 25A are laminated and bonded together.
  • the thermosetting resin 25a contained in each organic insulation layer 25A is bonded together, and the inorganic oxide particles 25b contained in each organic insulation layer 25A are bonded together (see FIG. 8). This makes it possible to increase the bonding strength between the organic insulating layers 25A while suppressing the manufacturing cost.
  • Other functions and effects are the same as those of the first embodiment.
  • FIGS. 12 and 13 a method for manufacturing a semiconductor device (method for manufacturing a laminate) and a semiconductor device (laminate) according to the third embodiment of the present disclosure will be described. In the following description, differences from the first embodiment will be mainly described, and descriptions that are the same as or redundant with the first embodiment may be omitted.
  • FIG. 12 are diagrams showing a method of manufacturing a semiconductor device according to the third embodiment of the present disclosure.
  • FIG. 13 is a cross-sectional view showing the semiconductor device according to the third embodiment.
  • an organic insulating layer 25 is formed on a support substrate 20 using an organic insulating material containing a thermosetting resin 25a and inorganic oxide particles 25b. to form.
  • the grinding process and the polishing process of the first embodiment are performed.
  • Various conditions for the grinding process and the polishing process can be the same as in the first embodiment.
  • the arithmetic mean roughness Ra of the organic insulating layer 25A at this time may be 50 nm or less as in the first embodiment.
  • the content of the inorganic oxide particles 25b contained in the organic insulating layers 25, 25A subjected to the grinding process and the polishing process is, like the first embodiment, 15% of the total volume of the organic insulating layers 25, 25A, for example. % to 70% by volume.
  • the ratio of the area occupied by the inorganic oxide particles 25b on the surface 25e of the organic insulating layer 25A is, for example, 15% to 75% of the total area, as in the first embodiment.
  • the organic substrate 28 in which the organic insulating layer 25A containing the inorganic oxide particles is arranged on the supporting substrate 20 can be obtained.
  • the surfaces 28a of the respective organic substrates 28 are bonded together by pressure bonding, as shown in FIG. 12(c).
  • the bonding conditions can be the same as those in the first embodiment.
  • the semiconductor device 1B is manufactured as shown in FIG. As shown in FIG. 13, the semiconductor device 1B includes a supporting substrate 2B, an organic insulating layer 4B, a supporting substrate 5B, and an organic insulating layer 7B.
  • a semiconductor chip may be embedded inside at least one of the support substrates 2B and 5B, or a semiconductor chip may be mounted outside at least one of the support substrates 2B and 5B.
  • each organic insulating layer 25A to be bonded together contains the thermosetting resin 25a and the inorganic oxide particles 25b.
  • the organic insulating layers 25A are laminated and bonded together.
  • the thermosetting resin 25a contained in each organic insulation layer 25A is bonded together, and the inorganic oxide particles 25b contained in each organic insulation layer 25A are bonded together (see FIG. 8). This makes it possible to increase the bonding strength between the organic insulating layers 25A while suppressing the manufacturing cost.
  • Other functions and effects are the same as those of the first embodiment.
  • both organic substrates 27 are configured to include semiconductor chips 30, but one organic substrate 27 includes semiconductor chips 30 and the other organic substrate 27 does not include semiconductor chips 30.
  • the configurations of the first to third embodiments may be combined as appropriate.
  • 1, 1A, 1B... semiconductor device laminate
  • 2, 2A, 2B... support substrate first support substrate
  • 3, 3A... wiring electrode first wiring electrode
  • 4c... surface first surface
  • 5, 5A, 5B... supporting substrate second supporting substrate
  • 6, 6A... wiring electrode second 2 wiring electrodes
  • 6c... connection terminals 7, 7A, 7B... organic insulating layer (second organic insulating layer), 7c... surface (second surface), 20...
  • support substrate first support substrate, second support substrate
  • 24 wiring electrodes first wiring electrode, second wiring electrode
  • 24c connection terminals 25, 25A organic insulating layer, 25a thermosetting resin (first thermosetting resin, second thermosetting resin), 25b... inorganic oxide particles (first inorganic oxide particles, second inorganic oxide particles), 25c, 25d, 25e... surfaces (first surface, second 2 surface), 30... semiconductor chip, 31... connection terminal.

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Abstract

積層体の製造方法は、第１の熱硬化性樹脂及び第１の無機酸化物粒子を含む第１の有機絶縁層を第１の支持基板上に形成する工程と、第１の有機絶縁層の第１の表面を研磨して平坦化する工程と、研磨された第１の表面を、第２の熱硬化性樹脂及び第２の無機酸化物粒子を含む第２の有機絶縁層の第２の表面に貼り合わせる工程と、を備える。

Description

積層体の作製方法、及び、積層体
　本開示は、積層体の作製方法、及び、積層体に関し、例えば、半導体チップを備えた積層体（半導体装置）の作製方法、及び、半導体チップを備えた積層体に関する。
　縦方向に積層した半導体チップ同士の接続又はシリコンインターポーザ―などの半導体パッケージと半導体チップとの接続において接続端子を接続させる方法として、金属の接続端子同士を直接接着させるダイレクトボンディング技術の各種方法が近年、提案されている（例えば、特許文献１～３を参照）。ダイレクトボンディング技術による接続方法では、接続端子同士だけでなく、接続端子の周りに配置される絶縁層同士も接着される。絶縁層としては、酸化ケイ素などの無機絶縁材料が使用されている。
米国特許出願公開第２０２０／０１３５６３６号明細書 米国特許出願公開第２０２０／０１３５６８３号明細書 米国特許出願公開第２０２０／０１３５６８４号明細書
　絶縁層として無機絶縁材料を用いたダイレクトボンディング技術では、ダイシングなどの工程で生じる切削くず（デブリ）又は表面上の凹凸などの影響で絶縁層同士の接着において不良が生じることがある。また、無機絶縁材料を絶縁層として使用するには、配線形成及びビア形成などで高価な半導体加工プロセスを適用する必要があり、半導体装置の製造コストが高くなる傾向がある。そこで、絶縁層として、無機材料よりも柔らかくて安価な樹脂材料等の有機絶縁材料を用いたダイレクトボンディング技術により、デブリ等を有機樹脂材料中に埋め込んだり、表面の凹凸を加熱成型時に抑制したりすることが考えられている。一方、有機絶縁樹脂材料同士の接着強度が無機絶縁材料同士の接着強度よりも低い場合もあり、製造コストを抑えつつ、有機絶縁層同士の接着強度を高めることが望まれている。
　本開示は、一側面として、積層体の作製方法を提供する。この積層体の作製方法は、第１の熱硬化性樹脂及び第１の無機酸化物粒子を含む第１の有機絶縁層を第１の支持基板上に形成する工程と、第１の有機絶縁層の第１の表面を研磨して平坦化する工程と、研磨された第１の表面を、第２の熱硬化性樹脂及び第２の無機酸化物粒子を含む第２の有機絶縁層の第２の表面に貼り合わせる工程と、を備える。
　この積層体の作製方法では、第１及び第２の有機絶縁層が熱硬化性樹脂及び無機酸化物粒子を含むようになっており、このような第１及び第２の有機絶縁層同士を貼り合わせて接着している。この場合、第１及び第２の有機絶縁層に含まれる熱硬化性樹脂同士が接着されることに加え、第１及び第２の有機絶縁層に含まれる無機酸化物粒子同士が接合する。これにより、製造コストを抑えつつ、第１の有機絶縁層と第２の有機絶縁層との接着強度をより高めることが可能となる。なお、各有機絶縁層に無機酸化物粒子を含める場合、その表面粗さが粗くなってしまうことがあるが、本作製方法では、貼り合わせる前に少なくとも一方の有機絶縁層を研磨している。これにより、貼り合わせる際の精度及び接着強度は十分に確保される。
　上記の積層体の作製方法において、第１の有機絶縁層を研磨する工程では、第１の表面の算術平均粗さが５０ｎｍ以下となるように第１の有機絶縁層を研磨してもよい。この場合、第１の有機絶縁層を第２の有機絶縁層に貼り合わせる際の精度及び接着強度をより確実に高めることが可能となる。なお、ここで用いる算術平均粗さは、ＪＩＳ　Ｂ　０６０１　２００１で規定される算術平均粗さ（Ｒａ）である。
　上記の積層体の作製方法において、第１の有機絶縁層の総体積に対する第１の無機酸化物粒子の含有量は１５体積％～７０体積％であってもよい。この場合、第１の有機絶縁層と第２の有機絶縁層との接着強度を更に高めることが可能となる。
　上記の積層体の作製方法は、第１の有機絶縁層を研削する工程を更に備えてもよく、第１の有機絶縁層を研磨する工程では、第１の有機絶縁層の研削された第１の表面を研磨してもよい。各有機絶縁層に無機酸化物粒子を含める場合、絶縁層を所定の厚さまで研削すると、その表面粗さが粗くなってしまうことがあるが、本作製方法では、貼り合わせる前に研削された表面の少なくとも一方を研磨している。これにより、貼り合わせる際の精度及び接着強度は十分に確保される。
　上記の積層体の作製方法は、第２の熱硬化性樹脂及び第２の無機酸化物粒子を含む第２の有機絶縁層を第２の支持基板上に形成する工程と、第２の有機絶縁層の第２の表面を研磨して平坦化する工程と、を更に備えてもよい。この作製方法では、貼り合わせる工程では、平坦化された第１表面を、平坦化された第２の表面に貼り合わせる。この場合、第１の有機絶縁層と第２の有機絶縁層との接着強度をより高めることが可能となる。
　上記の積層体の作製方法において、第２の有機絶縁層を研磨する工程では、第２の表面の算術平均粗さが５０ｎｍ以下となるように第２の有機絶縁層を研磨してもよい。この場合、第２の有機絶縁層を第１の有機絶縁層に貼り合わせる際の精度及び接着強度をより確実に高めることが可能となる。なお、ここで用いる算術平均粗さは、ＪＩＳ　Ｂ　０６０１　２００１で規定される算術平均粗さ（Ｒａ）である。
　上記の積層体の作製方法において、第２の有機絶縁層の総体積に対する第２の無機酸化物粒子の含有量は１５体積％～７０体積％であってもよい。この場合、第１の有機絶縁層と第２の有機絶縁層との接着強度を更に高めることが可能となる。
　上記の積層体の作製方法は、第２の有機絶縁層を研削する工程を更に備えてもよく、第２の有機絶縁層を研磨する工程では、第２の有機絶縁層の研削された第２の表面を研磨してもよい。各有機絶縁層に無機酸化物粒子を含める場合、絶縁層を所定の厚さまで研削すると、その表面粗さが粗くなってしまうことがあるが、本作製方法では、貼り合わせる前に研削された表面を研磨している。これにより、貼り合わせる際の精度及び接着強度は十分に確保される。
　上記の積層体の作製方法は、第１の支持基板上に第１の配線電極を形成する工程を更に備えてもよい。この作製方法において、第１の有機絶縁層を形成する工程では、第１の配線電極が第１の熱硬化性樹脂及び第１の無機酸化物粒子を含む第１の有機絶縁材料によって封止されてもよい。これにより、第１の配線電極が第１有機絶縁材料によって保護される。
　上記の積層体の作製方法において、第１の有機絶縁層を研磨する工程の前に、第１の配線電極の接続端子が第１の有機絶縁層の第１の表面から露出するように第１の有機絶縁層を研削してもよい。これにより、第１の配線電極をより確実に他の配線電極等に接続することができる。
　上記の積層体の作製方法は、第２の支持基板上に第２の配線電極を形成する工程と、第２の熱硬化性樹脂及び第２の無機酸化物粒子を含む第２有機絶縁材料によって第２の配線電極を封止するように、第２の熱硬化性樹脂及び第２の無機酸化物を含む第２の有機絶縁層を第２の支持基板上に形成する工程と、を更に備えてもよい。この作製方法において、貼り合わせる工程では、第１の有機絶縁層の第１の表面を第２の有機絶縁層の第２の表面に貼り合わせる際に、第１の配線電極の接続端子を第２の配線電極の接続端子に接合してもよい。この場合、第１の接続端子と第２の接続端子とをより確実に接合することができる。
　上記の積層体の作製方法は、第１の支持基板上に第１の半導体チップを配置する工程を更に備えてもよい。この作製方法において、第１の有機絶縁層を形成する工程では、第１の半導体チップが第１の熱硬化性樹脂及び第１の無機酸化物粒子を含む第１の有機絶縁材料で封止されてもよい。これにより、第１の半導体チップが第１の有機絶縁材料によって保護される。
　上記の積層体の作製方法において、第１の有機絶縁層を研磨する工程の前に、第１の半導体チップの接続端子が第１の有機絶縁層の第１の表面から露出するように第１の有機絶縁層を研削してもよい。これにより、第１の半導体チップをより確実に他の半導体チップ等に接続することができる。
　上記の積層体の作製方法は、第２の支持基板上に第２の半導体チップを配置する工程と、第２の熱硬化性樹脂及び第２の無機酸化物粒子を含む第２有機絶縁材料によって第２の半導体チップを封止するように、第２の熱硬化性樹脂及び第２の無機酸化物を含む第２の有機絶縁層を第２の支持基板上に形成する工程と、を更に備えてもよい。この作製方法において、貼り合わせる工程では、第１の有機絶縁層の第１の表面を第２の有機絶縁層の第２の表面に貼り合わせる際に、第１の半導体チップの接続端子を第２の半導体チップの接続端子に接合してもよい。この場合、第１の半導体チップと第２の半導体チップとをより確実に接合することができる。
　本開示は、別の側面として、積層体を提供する。この積層体は、第１の支持基板と、第１の熱硬化性樹脂の硬化物及び第１の無機酸化物粒子を含み、第１の支持基板上に形成された第１の有機絶縁層と、第２の熱硬化性樹脂の硬化物及び第２の無機酸化物粒子を含み、第１の有機絶縁層に貼り合わされた第２の有機絶縁層と、を備える。
　この積層体では、第１及び第２の有機絶縁層が熱硬化性樹脂及び無機酸化物粒子を含むようになっており、このような第１及び第２の有機絶縁層同士が貼り合わされて接着している。この場合、第１及び第２の有機絶縁層に含まれる熱硬化性樹脂同士が接着されることに加え、第１及び第２の有機絶縁層に含まれる無機酸化物粒子同士が接合する。これにより、製造コストを抑えつつ、第１の有機絶縁層と第２の有機絶縁層との接着強度を高めた積層体とすることができる。
　上記の積層体は、第１の支持基板上及び第１の支持基板内の何れかに配置される半導体チップを更に備えてもよい。
　上記の積層体は、第１の有機絶縁層中に少なくとも一部が配置され、第１の有機絶縁層の第２の有機絶縁層に貼り合わされる第１の表面から接続端子が露出する第１の配線電極であって、半導体チップと接続されている、第１の配線電極と、第２の有機絶縁層中に少なくとも一部が配置され、第２の有機絶縁層の第１の有機絶縁層に貼り合わされる第２の表面から接続端子が露出する第２の配線電極と、を更に備えてもよい。この積層体では、第１の配線電極の接続端子と第２の配線電極の接続端子とが接合されていてもよい。これにより、有機絶縁層によって保護された接続端子同士を接続した積層体を得ることができる。
　上記の積層体において、半導体チップは、第１の支持基板上であって、第１の有機絶縁層中に少なくとも一部が配置され、半導体チップの接続端子が、第１の有機絶縁層の第２の有機絶縁層に貼り合わされる第１の表面から露出してもよい。
　上記の積層体において、第１の有機絶縁層の総体積に対する第１の無機酸化物粒子の含有量は１５体積％～７０体積％であってもよい。この場合、第１の有機絶縁層と第２の有機絶縁層との接着強度を更に高めた積層体とすることができる。なお、この積層体において、第２の有機絶縁層の総体積に対する第２の無機酸化物粒子の含有量が１５体積％～７０体積％であってもよい。
　上記の積層体において、第１の有機絶縁層と第２の有機絶縁層とが貼り合わされる面において、第１の無機酸化物粒子と第２の無機酸化物粒子とが接合していてもよい。これにより、第１の有機絶縁層と第２の有機絶縁層との接続強度をより確実に高めた積層体とすることができる。
　本開示によれば、製造コストを抑えつつ、有機絶縁層同士の接着強度を高めた積層体を提供することができる。
図１は、本開示の第１実施形態に係る半導体装置を示す断面図である。 図２の（ａ）～（ｃ）は、図１に示す半導体装置の製造方法を示す図である。 図３の（ａ）～（ｃ）は、図１に示す半導体装置の製造方法を示す図であり、図２に続く工程を示す。 図４の（ａ）～（ｃ）は、図１に示す半導体装置の製造方法を示す図であり、図３に続く工程を示す。 図５は、図４の（ｃ）に示す工程において研磨された後の有機絶縁層の表面を示す平面図である。 図６の（ａ）は、図４の（ａ）に示す工程において形成された有機絶縁層を示す断面図であり、図６の（ｂ）は、図４の（ｃ）に示す工程において研磨された後の有機絶縁層を示す断面図である。 図７は、図１に示す半導体装置の製造方法を示す図であり、図４に続く工程を示す。 図８は、図７に示す工程において有機絶縁層が互いに接続された半導体装置の断面を示す断面図である。 図９の（ａ）～（ｃ）は、本開示の第２実施形態に係る半導体装置の製造方法を示す図である。 図１０は、第２実施形態に係る半導体装置の製造方法を示す図であり、図９に続く工程を示す。 図１１は、第２実施形態に係る半導体装置を示す断面図である。 図１２の（ａ）～（ｃ）は、本開示の第３実施形態に係る半導体装置の製造方法を示す図である。 図１３は、第３実施形態に係る半導体装置を示す断面図である。
　以下、図面を参照しながら本発明に係る実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。本明細書の記載及び請求項において「左」、「右」、「正面」、「裏面」、「上」、「下」、「上方」、「下方」等の用語が利用されている場合、これらは、説明を意図したものであり、必ずしも永久にこの相対位置である、という意味ではない。更に、図面の寸法比率は図示の比率に限られるものではない。
　本明細書において「層」との語は、平面図として観察したときに、全面に形成されている形状の構造に加え、一部に形成されている形状の構造も包含される。また、本明細書において「工程」との語は、独立した工程だけではなく、他の工程と明確に区別できない場合であってもその工程の所期の作用が達成されれば、本用語に含まれる。また、「～」を用いて示された数値範囲は、「～」の前後に記載される数値をそれぞれ最小値及び最大値として含む範囲を示す。
（半導体装置の構成）
　図１は、本開示の第１実施形態に係る半導体装置を示す断面図である。図１に示すように、半導体装置１（積層体）は、支持基板２（第１の支持基板）、配線電極３、有機絶縁層４（第１の有機絶縁層）、支持基板５（第２の支持基板）、配線電極６、及び、有機絶縁層７（第２の有機絶縁層）を備えている。
　支持基板２及び支持基板５は、特に限定されないが、例えば、シリコン板、ガラス板、ＳＵＳ板、ガラスクロス入り基板、半導体チップ入り封止樹脂基板などであり、高剛性からなる基板である。支持基板２及び支持基板５の少なくとも一方は、半導体チップが内蔵された基板であってもよく、支持基板２及び支持基板５の両方が半導体チップの内蔵基板であってもよい。
　支持基板２及び支持基板５の厚さは、特に限定されないが、例えば０．２～２．０ｍｍである。支持基板２及び支持基板５が０．２ｍｍ以上であることにより、基板のハンドリング性を向上することができる。また、支持基板２及び支持基板５が２．０ｍｍ以下であることにより、材料費を抑えることができる。支持基板２及び支持基板５は、ウェハ形状であってもよく、パネル形状であってもよい。支持基板２及び支持基板５のサイズは、特に限定されないが、例えば、直径２００ｍｍ、直径３００ｍｍ若しくは直径４５０ｍｍのウェハ、又は、一辺が３００～７００ｍｍの矩形パネルであってもよい。
　配線電極３は、支持基板２上に形成された微小な電極である。配線電極３は、めっき等により形成される場合には、シード層部分３ａとめっき部分３ｂとを含んで構成されてもよい。配線電極３は、例えば、銅（Ｃｕ）等の導電性材料から形成される。配線電極３は、電極ピンであってもよく、図１では２つの電極ピンのみ示されているが、電極ピンの本数が５００本以上であってもよく、より微細な場合には、電極ピンの本数が１０００～１００００本以上であってもよい。この場合、電極ピンの間隙が１００μｍ以下であってもよく、より微細な場合には、電極ピンの間隙が２０～１００μｍであってもよい。
　有機絶縁層４は、熱硬化性樹脂の硬化物４ａ（第１の熱硬化性樹脂の硬化物）及び無機酸化物粒子４ｂ（第１の無機酸化物粒子）を含み、支持基板２上に形成された絶縁層である（図８を参照）。有機絶縁層４の厚みは、例えば、１０～３００μｍであってもよい。有機絶縁層４の厚みが１０μｍ以上であることにより、配線電極３の絶縁性を確保すると共に、有機絶縁層４を有機絶縁層７に貼り合わせる際の接着力を確保することが可能となる。また、有機絶縁層４の厚みが３００μｍ以下であることにより、半導体装置１全体の厚みを薄くすることができる。上述した配線電極３は、有機絶縁層４において有機絶縁層７に貼り合わされる側の表面４ｃ（第１の表面）から接続端子３ｃが露出するように、有機絶縁層４内に埋め込まれた状態となり、保護されている。
　有機絶縁層４に用いられる熱硬化性樹脂は、特に限定されるものではなく、公知の熱硬化性樹脂であってもよく、例えば、エポキシ樹脂、アクリル樹脂、メタクリル樹脂、マレイミド樹脂、フェノール樹脂、不飽和イミド樹脂、シアネート樹脂、イソシアネート樹脂、ベンゾオキサジン樹脂、オキセタン樹脂、アミノ樹脂、不飽和ポリエステル樹脂、アリル樹脂、ジシクロペンタジエン樹脂、シリコーン樹脂、トリアジン樹脂、メラミン樹脂等の熱硬化性樹脂である。有機絶縁層４に用いられる熱硬化性樹脂は、これらの中でも、エポキシ樹脂であることが好ましい。
　有機絶縁層４に含まれる無機酸化物粒子は、特に限定されるものでなく、公知の無機酸化物粒子を使用することができ、例えば、シリカ（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、チタニア（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、ジルコニア（ＺｒＯ２）、酸化亜鉛（ＺｎＯ）等である。無機酸化物粒子は、１種単独で用いてもよく、２種以上を併用してもよい。一例として、有機絶縁層４に含まれる無機酸化物粒子は、シリカである。
　有機絶縁層４に含まれる無機酸化物粒子が占める含有量は、有機絶縁層４の総体積に対して、例えば、１５体積％～７０体積％である。無機酸化物粒子の含有量が総体積の１５体積％以上であることにより、有機絶縁層４に含まれる熱硬化性樹脂の硬化物が占める割合を低減して有機絶縁層４の熱膨張係数（ＣＴＥ）を抑え、半導体装置１に熱が加わった際の反りを低減することが可能となる。また、無機酸化物粒子の含有量が総体積の７０％体積以下であることにより、熱硬化性樹脂同士の接着領域を十分に確保して、有機絶縁層４と有機絶縁層７との接着強度を高めることが可能となる。
　配線電極６は、支持基板５上に形成された微小な電極である。配線電極６は、めっき等により形成される場合には、シード層部分６ａとめっき部分６ｂとを含んで構成されてもよい。配線電極６は、配線電極３と同様に、例えば、銅等の導電性材料から形成される。配線電極６は、配線電極３に対応して設けられた電極であり、配線電極３と同様に、電極ピンであってもよい。図１では、配線電極６として、２つの電極のみ示されているが、電極ピンの本数が５００本以上であってもよく、より微細な場合には、電極ピンの本数が１０００～１００００本以上であってもよい。この場合、電極ピンの間隙が１００μｍ以下であってもよく、より微細な場合には、電極ピンの間隙が２０～１００μｍであってもよい。
　有機絶縁層７は、熱硬化性樹脂の硬化物７ａ（第２の熱硬化性樹脂の硬化物）及び無機酸化物粒子７ｂ（第２の無機酸化物粒子）を含み、支持基板５上に形成された絶縁層である（図８を参照）。有機絶縁層７の厚みは、有機絶縁層４と同様に、例えば、１０～３００μｍであってもよい。上述した配線電極６は、有機絶縁層７内において有機絶縁層４に貼り合わされる側の表面７ｃ（第２の表面）から接続端子６ｃが露出するように、有機絶縁層７内に埋め込まれた状態となり、保護されている。
　このような半導体装置１では、配線電極３と配線電極６とは互いに対応するように各有機絶縁層４，７中に設けられており、接続端子３ｃと接続端子６ｃとが接合されている。また、有機絶縁層４，７に含まれる熱硬化性樹脂の硬化物４ａ，７ａ同士も接着されており、且つ、有機絶縁層４，７に含まれる無機酸化物粒子４ｂ，７ｂ同士も接合されている。特に、無機酸化物粒子４ｂ，７ｂ同士は、無機酸化物同士の接合であることから強固な接合となっており、半導体装置１において有機絶縁層４，７同士の接続をより確実なものとしている。
（半導体装置の製造方法）
　続いて、半導体装置１の製造方法（積層体の作製方法）について、図２～図８を参照して順に説明する。図２の（ａ）～（ｃ）は、図１に示す半導体装置の製造方法を示す図である。図３の（ａ）～（ｃ）は、図１に示す半導体装置の製造方法を示す図であり、図２に続く工程を示す。図４の（ａ）～（ｃ）は、図１に示す半導体装置の製造方法を示す図であり、図３に続く工程を示す。図５は、図４の（ｃ）に示す工程において研磨された後の有機絶縁層の表面を示す平面図である。図６の（ａ）は、図４の（ａ）に示す工程において形成された有機絶縁層を示す断面図であり、図６の（ｂ）は、図４の（ｃ）に示す工程において研磨された後の有機絶縁層を示す断面図である。図７は、図１に示す半導体装置の製造方法を示す図であり、図４に続く工程を示す。図８は、図７に示す工程において有機絶縁層が互いに接続された半導体装置の断面を示す断面図である。説明を容易にするため、図５、図６及び図８では、配線電極の記載を省略している。
　まず、図２の（ａ）に示すように、支持基板２０（第１の支持基板、第２の支持基板）上にシード層２１を形成する。シード層２１は、後述する電解銅めっきを形成する際のシードとなる部分であり、例えばニッケル等から形成されている。支持基板２０は、特に限定されないが、例えば、シリコン板、ガラス板、ＳＵＳ板、ガラスクロス入り基板、半導体チップ入り封止樹脂基板などであり、高剛性の基板である。また、支持基板２０の厚さは、特に限定されないが、例えば０．２～２．０ｍｍである。支持基板２０が０．２ｍｍ以上であることにより、支持基板２０のハンドリング性を向上することができる。また、支持基板２０が２．０ｍｍ以下であることにより、材料費を抑えてコストを低減することができる。支持基板２０は、ウェハ形状であってもよく、パネル形状であってもよい。支持基板２０のサイズは、特に限定されないが、例えば、直径２００ｍｍ、直径３００ｍｍ若しくは直径４５０ｍｍのウェハ、又は、一辺が３００～７００ｍｍの矩形パネルであってもよい。
　続いて、図２の（ｂ）に示すように、シード層２１上に感光性レジストを塗布してレジスト層２２を形成する。感光性レジストは、公知の材料を適宜用いることができる。その後、図２の（ｃ）に示すように、配線電極に対応する領域にビア２３を形成するため、露光を行う。これにより、シード層２１が露出したビア２３が形成される。
　続いて、図３の（ａ）に示すように、ビア２３内のシード層２１の上に電解銅めっきにより、配線電極２４（第１の配線電極、第２の配線電極）を形成する。その後、図３の（ｂ）及び（ｃ）に示すように、レジスト層２２を剥離して除去すると共に、配線電極２４以外の部分のシード層２１をエッチングにより除去する。以上により、支持基板２０上に配線電極２４が形成される。なお、配線電極２４の形成方法はこれに限られず、他の方法で配線電極２４を形成してもよい。このように形成された配線電極２４は、配線パッド、電極パッド、接続バンプ又はピラーなどとして機能させることが可能である。
　続いて、図４の（ａ）に示すように、熱硬化性樹脂（第１の熱硬化性樹脂、第２の熱硬化性樹脂）及び無機酸化物粒子（第１の無機酸化物粒子、第２の無機酸化物粒子）を含む有機絶縁材料（第１の有機絶縁材料、第２の有機絶縁材料）によって配線電極２４が封止されるように、有機絶縁層２５を支持基板２０上に形成する。この際、配線電極２４は、有機絶縁材料によって完全に覆われる状態となってもよい。この形成の際、熱硬化性樹脂及び無機酸化物粒子を含む有機絶縁層２５を、コンプレッション方式又はトランスファー方式の成形機によって、金型内で形成することで封止してもよい。または、フィルム状に成型した熱硬化性樹脂及び無機酸化物粒子を含む有機絶縁層２５をロール方式又は加圧方式のラミネート成型機によって封止してもよい。この封止形成された支持基板２０をオーブン又はホットプレート等を用いて加熱する。これにより、支持基板２０上に熱硬化性樹脂及び無機酸化物粒子を含む有機絶縁層２５が形成される。この加熱により、有機絶縁層２５の熱硬化性樹脂は、完全に硬化した状態となってもよく、または、完全に硬化していない状態（例えば、半硬化、Ｂステージ）であってもよい。
　有機絶縁層２５を構成する熱硬化性樹脂及び無機酸化物粒子の材料は、特に限定はされるものではないが、高剛性及び埋込性の観点から、例えば、コンプレッション方式又はトランスファー方式の成形機によって、金型内で形成することができる封止材である。あるいは、有機絶縁層２５を構成する材料は、フィルム状に成型した封止材、ビルドアップ材、又は、ソルダーレジスト材でもよい。その場合、気泡の巻き込み防止の観点から、フィルム状の材料を減圧下で支持基板２０上に積層してもよい。
　有機絶縁層２５を構成する熱硬化性樹脂は、特に限定されるものではなく、公知の熱硬化性樹脂を使用でき、例えば、エポキシ樹脂、アクリル樹脂、メタクリル樹脂、マレイミド樹脂、フェノール樹脂、不飽和イミド樹脂、シアネート樹脂、イソシアネート樹脂、ベンゾオキサジン樹脂、オキセタン樹脂、アミノ樹脂、不飽和ポリエステル樹脂、アリル樹脂、ジシクロペンタジエン樹脂、シリコーン樹脂、トリアジン樹脂、メラミン樹脂等を用いることができる。有機絶縁層２５に用いられる熱硬化性樹脂は、上記の熱硬化性樹脂の中でも、エポキシ樹脂であることが好ましい。
　熱硬化性樹脂は、熱によって架橋する架橋剤を含有してもよい。特に限定はしないが、公知の架橋剤を使用でき、例えば、エポキシ化合物、イソシアネート化合物、フェノール樹脂、フェノキシ樹脂、不飽和ポリエステル樹脂、アルキド樹脂、ウレタン樹脂、メラミン樹脂、尿素樹脂、グアナミン樹脂、ポリイミド樹脂、ポリアミド樹脂、ビニルエステル樹脂、ジアリルフタレート樹脂等を用いてもよく、２種類以上を併用してもよい。
　また、有機絶縁層２５を構成する無機酸化物粒子は、特に限定されるものではなく、公知の無機酸化物粒子を使用でき、例えば、シリカ（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、チタニア（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、ジルコニア（ＺｒＯ２）、酸化亜鉛（ＺｎＯ）等を用いることができる。無機酸化物粒子は、１種単独で用いてもよいし、２種以上を併用してもよい。一例として、有機絶縁層４に含まれる無機酸化物粒子は、シリカである。
　有機絶縁層２５に含まれる無機酸化物粒子の含有量は、有機絶縁層２５の総体積の例えば１５体積％～７０体積％である。無機酸化物粒子の含有量が総体積の１５体積％以上であることにより、有機絶縁層２５全体の熱膨張率（ＣＴＥ）が高くなることを抑制して、封止工程及び積層工程後の反りを低減することが可能となる。また、無機酸化物粒子の含有量が総体積の７０体積％以下であることにより、後述する貼り合わせ工程において、研磨した基板同士の表面を加熱しながら圧着する際に、熱硬化性樹脂同士の接着面積を確保して、十分な接着強度を得ることができる。
　また、有機絶縁層２５を構成する熱硬化性樹脂及び無機酸化物粒子の材料は、特に限定されるものではないが、適用する半導体パッケージ構造によって選定されてもよい。例えば、封止材を適用したインターポーザ基板上にメモリを積層する半導体パッケージの場合、上記インターポーザを構成する封止材と、メモリチップを覆うように形成された封止材とを積層する際に、上記製造方法を適用することで封止材同士を積層させる。
　このような有機絶縁層２５の厚さは、例えば１０～４００μｍである。有機絶縁層２５の厚みが１０μｍ以上であることにより、有機絶縁層２５を他の有機絶縁層に貼り合わせる際の接着力を確保することができる。また、有機絶縁層２５の厚みが４００μｍ以下であることにより、基板全体の反りを小さくして、後の研削工程で、装置に吸着しやすくできる。
　続いて、図４の（ｂ）に示すように、支持基板２０上に形成した有機絶縁層２５の表面２５ｃを研削して有機絶縁層２５を所定の厚さにする。この研削工程では、熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含む有機絶縁層２５の表面２５ｃをグラインドによって露出させる（図５及び図６を参照）。この研削は、例えば、高速回転する砥石を用いて研削する手法により実施される。この研削工程により、配線電極２４の表面２４ａが有機絶縁層２５Ａの表面２５ｄから露出する。この研削処理が施された熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含む有機絶縁層２５Ａの表面粗さとしては、後の研磨処理での研削ばらつきの観点から、レーザー顕微鏡を用いて倍率２０倍で測定した場合の算術平均粗さＲａが０．５μｍ以下である。図４の（ｂ）では、表面２５ｄがある程度の粗さを有している状態を強調して示している。なお、ここで用いる算術平均粗さＲａは、ＪＩＳ　Ｂ　０６０１　２００１で規定される算術平均粗さ（Ｒａ）である。
　続いて、図４の（ｃ）に示すように、熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含む有機絶縁層２５Ａの表面２５ｄを化学的機械研磨（ＣＭＰ）により研磨して平坦化する。この研磨工程では、熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含む有機絶縁層２５Ａの表面２５ｄを平坦化させる。この研磨工程は、たとえば、研磨パッド（研磨布）と、支持基板２０上の被研磨部（有機絶縁層２５Ａ）との間に研磨液を供給しながら、被研磨部を研磨することによって実施される。ＣＭＰ用の研磨液としては、種々のものを用いることができる。ＣＭＰ用の研磨液は、含有する砥粒（研磨粒子）の種類によって分類され、たとえば、砥粒として酸化セリウム（セリア）粒子、酸化ケイ素（シリカ）粒子、酸化アルミニウム（アルミナ）粒子、または有機樹脂粒子などがある。研磨速度の観点から、砥粒としては、例えば、セリア系粒子を適用する。
　このような研磨により、有機絶縁層２５Ａの表面２５ｄの表面が研磨されて、表面２５ｅの算術平均粗さＲａが５０ｎｍ以下となってもよい。有機絶縁層２５Ａの表面２５ｅの算術平均粗さＲａが５０ｎｍ以下となることにより、有機絶縁層２５Ａ中のフィラーの脱粒及びフィラー表面の研削不足を抑制することができる。また、有機絶縁層２５Ａの表面２５ｅの摩耗などによって有機絶縁層間の接着界面に空隙が生じることを防止し、後述する有機絶縁層同士の接着をより確実なものとすることができる。研磨処理が施された有機絶縁層２５Ａの算術平均粗さＲａは５０ｎｍ以下であればよく、ＣＭＰ以外の方法で研磨または研削してもよい。例えば、フライカット法による研削が適用可能である。また、フライカット法とエッチング等を組み合わせてもよい。
　また、上述した研削及び研磨工程が行われた有機絶縁層２５Ａの厚さは、例えば、１～３００μｍである。有機絶縁層２５Ａの厚みが１μｍ以上であることにより、埋めこまれた配線および電極を過剰に研削することなく、歩留まりを高めることができる。また、有機絶縁層２５Ａの厚みが３００μｍ以下であることにより、基板全体の反りを抑制して、後述する圧着工程で、接触界面にボイドが生じ、圧着できなくなるといったことを防止できる。
　図５に、上述した研磨工程が行われた後の有機絶縁層２５Ａの表面２５ｅの平面図の一例を示す。図５に示すように、有機絶縁層２５Ａには、熱硬化性樹脂２５ａと無機酸化物粒子２５ｂとが含まれている。研磨工程において、研磨処理が施された有機絶縁層２５Ａの表面における無機酸化物粒子２５ｂが占める面積の割合は、例えば、総面積の１５％～７５％である。無機酸化物粒子２５ｂが占める面積の割合が、総面積の１５％以上であることにより、有機絶縁層２５Ａの熱膨張率（ＣＴＥ）が高くなることを抑制して、封止構成及び積層工程後の反りを抑えることが可能となる。また、無機酸化物粒子２５ｂが占める面積の割合が、有機絶縁層２５Ａの総面積の７０％以下であることにより、後述する貼り合わせ工程において、研磨した有機絶縁層同士の表面を加熱しながら圧着する際に、熱硬化性樹脂同士の接着面積を確保して、十分な接着強度を得ることが可能となる。
　なお、図６の（ａ）は、有機絶縁材料を支持基板２０上に形成した際の有機絶縁層２５を示す断面図であり、図６の（ｂ）は、研削及び研磨された後の有機絶縁層２５Ａを示す断面図である。図６の（ａ）及び（ｂ）に示すように、研削及び研磨工程により、有機絶縁層２５の表面２５ｃが削られ且つ研磨され、所望の厚さとすることができる。また、有機絶縁層２５中の無機酸化物粒子も適切に研削及び研磨されている。以上の工程により、表面が研磨された有機基板２６が形成される。なお、このような構成の有機基板２６を例えば一対形成して、以下の工程で示すように貼り合わせを行う。
　続いて、研磨工程で表面が平坦化された一対の有機基板２６が準備されると、図７に示すように、各有機基板２６の表面２６ａ同士を、圧着により、貼り合わせる。この貼り合わせの際、窒素雰囲気下で圧着させてもよい。この圧着を行う際の酸素濃度を１０００ｐｐｍ以下とすることにより、研磨工程によって露出した有機基板２６の表面２６ａの配線電極、熱硬化性樹脂、および無機酸化物粒子の表面が酸化することを防止でき、これにより、接着不良を低減することが可能となる。
　この貼り合わせ工程では、平坦化した有機絶縁層２５Ａ同士を圧着する際の加熱温度は、例えば、２００℃～４００℃である。圧着する際の加熱温度が２００℃以上であることにより、樹脂の溶融不足及び配線層同士の接着不良を防止して、有機絶縁層２５Ａ同士の接着強度を高めることができる。また、圧着する際の加熱温度が４００℃以下であることにより、有機絶縁層２５Ａ内の熱硬化性樹脂等が分解してしまうことを防止でき、熱硬化性樹脂同士の接着をより確実なものとすることができる。
　この貼り合わせ工程では、研磨工程で平坦化した有機絶縁層２５Ａ同士を圧着する際の印加圧力は、例えば、５．０～１００ＭＰａである。印加圧力が５．０ＭＰａ以上であることにより、反りなどの影響があってもＣＭＰで平坦化した有機絶縁層２５Ａ同士を十分に接触させることができ、十分な接着強度を得ることが可能となる。また、印加圧力が１００ＭＰａ以下であることにより、ＣＭＰで平坦化した基板を破損させてしまうといったことを防止できる。
　この貼り合わせ工程では、圧着後、必要に応じて窒素雰囲気下で追加の加熱を更に行ってもよい。圧着後の加熱温度は、例えば２５０～４００℃であり、圧着後の加熱時間は、例えば３０分～１８０分である。２５０℃以上の温度で加熱することで、埋めこんだ配線電極２４同士を、金属結合によって互いに強固に接合することができる。加熱温度を４００℃以下とすることにより、有機絶縁層２５Ａの樹脂成分が熱によって分解することを防止できる。なお、この追加の加熱又は圧着の際の加熱により、有機絶縁層２５Ａ中の熱硬化性樹脂が完全に硬化することになる。以上により、図１に示す構成の半導体装置１が形成される。
　なお、上述した貼り合わせ工程で貼り合わせる一対の有機絶縁層２５Ａの熱硬化性樹脂及び無機酸化物粒子を構成する材料は同一であってもよく、同一の場合、有機絶縁層２５Ａを貼り合わせる際の接着強度を容易に高めることができる。一方、上述した貼り合わせ工程で貼り合わせる有機絶縁層２５Ａの熱硬化性樹脂及び無機酸化物粒子を構成する材料は異ならせてもよい。熱硬化性樹脂及び無機酸化物粒子を含む有機絶縁層をＣＭＰで平坦化した有機絶縁層２５Ａの表面同士を接着させる場合、接着させる２つの基板における、熱硬化性樹脂及び無機酸化物粒子を含む有機絶縁層を構成する材料の組み合わせは、特に限定はしないが、適用する半導体パッケージ構造によって選定され得る。例えば、有機絶縁層２５Ａ上に微細配線層を形成する２．１Ｄパッケージ構造、又は、有機絶縁層２５Ａ中に形成したキャビティに埋め込んだブリッジチップを用いて、基板上に搭載した半導体チップ同士を高密度に接続することができる構造を想定した半導体パッケージに適用する場合、有機基板側のソルダーレジスト材またはビルドアップ材と、半導体チップを覆う封止材とを、上記製造方法を適用することで積層させる。
　以上、本実施形態に係る半導体装置の製造方法によれば、互いに貼り合わせる各有機絶縁層２５Ａが熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含むようになっており、このような有機絶縁層２５Ａ同士を貼り合わせて接着している。この場合、各有機絶縁層２５Ａに含まれる熱硬化性樹脂２５ａ同士が接着されることに加え、各有機絶縁層２５Ａに含まれる無機酸化物粒子２５ｂ同士が接合する（図８を参照）。これにより、製造コストを抑えつつ、有機絶縁層２５Ａ同士の接着強度をより高めることが可能となる。なお、各有機絶縁層２５Ａに無機酸化物粒子２５ｂを含める場合、絶縁層を所定の厚さまで研削すると、その表面粗さが粗くなってしまうことがあるが、本製造方法では、貼り合わせる前に少なくとも一方の有機絶縁層２５，２５Ａを研磨するようにしている。これにより、貼り合わせる際の精度及び接着強度は十分に確保される。
　また、本実施形態に係る半導体装置の製造方法では、有機絶縁層２５Ａを研磨する工程において、有機絶縁層２５Ａの表面２５ｅの算術平均粗さＲａが５０ｎｍ以下となるように有機絶縁層２５Ａを研磨してもよい。この場合、有機絶縁層２５Ａを対応する別の有機絶縁層２５Ａに貼り合わせる際の精度及び接着強度をより確実に高めることが可能となる。
　また、本実施形態に係る半導体装置の製造方法では、有機絶縁層２５Ａの総体積に対する無機酸化物粒子２５ｂの含有量は１５体積％～７０体積％であってもよい。この場合、有機絶縁層２５Ａ同士の接着強度を更に高めることが可能となる。
　また、本実施形態に係る半導体装置の製造方法では、有機絶縁層２５Ａを形成する工程において、配線電極２４が熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含む有機絶縁材料によって封止されている。これにより、配線電極２４が有機絶縁材料によって保護される。
　また、本実施形態に係る半導体装置の製造方法では、有機絶縁層２５Ａを研削する工程において、配線電極２４の接続端子２４ｃが有機絶縁層２５Ａの表面２５ｄから露出するように有機絶縁層２５Ａを研削している。これにより、配線電極２４をより確実に他の配線電極２４等に接続することができる。
（第２実施形態）
　次に、図９～図１１を参照して、本開示の第２実施形態に係る半導体装置の製造方法（積層体の作製方法）、及び、半導体装置（積層体）について説明する。以下の説明では、第１実施形態と異なる点を主に説明し、第１実施形態と同様又は重複する説明については省略することがある。図９の（ａ）～（ｃ）は、本開示の第２実施形態に係る半導体装置の製造方法を示す図である。図１０は、第２実施形態に係る半導体装置の製造方法を示す図であり、図９に続く工程を示す。図１１は、第２実施形態に係る半導体装置を示す断面図である。
　図９の（ａ）に示すように、第２実施形態に係る半導体装置の製造方法では、支持基板２０上に配線電極２４が設けられた部材において、支持基板２０上における所定の箇所（図の例では配線電極２４の間）に、半導体チップ３０（第１の半導体チップ、第２の半導体チップ）を配置する。より具体的には、半導体チップ３０の接続端子３１が上方に向くように、即ち、支持基板２０とは逆側に向くように、接着剤３２により半導体チップ３０が支持基板２０上に配置される。この際、半導体チップ３０の接続端子３１と、配線電極２４の接続端子２４ｃとの高さが略一致するように配置されていてもよい。
　続いて、図９の（ｂ）に示すように、熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含む有機絶縁材料によって配線電極２４及び半導体チップ３０が封止されるように、有機絶縁層２５を支持基板２０上に形成する。この際、配線電極２４及び半導体チップ３０は、有機絶縁材料によって完全に覆われる状態となってもよい。有機絶縁層２５は、有機絶縁層２５内に半導体チップ３０の本体及び配線を配置するのに十分は厚さを有していることが好ましい。
　続いて、図９の（ｃ）に示すように、第１実施形態の研削工程及び研磨工程を行う。研削工程及び研磨工程の各種の条件は第１実施形態と同様のものを用いることができる。但し、第２実施形態では、研削工程の際、配線電極２４の接続端子２４ｃだけでなく、半導体チップ３０の接続端子３１が有機絶縁層２５Ａから外に露出する。この際の有機絶縁層２５Ａの算術平均粗さＲａは、第１実施形態と同様に、５０ｎｍ以下であってもよい。また、研削工程及び研磨処理が施された有機絶縁層２５，２５Ａに含まれる無機酸化物粒子２５ｂの含有量は、第１実施形態と同様に、有機絶縁層２５，２５Ａの総体積の例えば１５体積％～７０体積％である。また、有機絶縁層２５Ａの表面２５ｅにおける無機酸化物粒子２５ｂが占める面積の割合は、第１実施形態と同様に、例えば、総面積の１５％～７５％である。以上により、半導体チップ３０が支持基板２０上に配置された有機基板２７を得ることができる。
　続いて、研磨工程で表面が平坦化された一対の有機基板２７が準備されると、図１０に示すように、各有機基板２７の表面２７ａ同士を、圧着により、貼り合わせる。この貼り合わせの条件は、第１実施形態と同様のものとすることができる。この貼り合わせの際、第１実施形態と同様に、有機絶縁層２５Ａ同士が接続されると共に、配線電極２４の接続端子２４ｃ同士が接合される。これに加え、第２実施形態に係る製造方法では、更に半導体チップ３０の接続端子３１同士が更に接合される。
　以上により、図１１に示すように、半導体チップ３０を内蔵する半導体装置１Ａが作製される。半導体装置１Ａは、図１１に示すように、支持基板２Ａ、配線電極３Ａ、有機絶縁層４Ａ、支持基板５Ａ、配線電極６Ａ、有機絶縁層７Ａ、及び、半導体チップ３０を備えている。
　以上、本実施形態に係る半導体装置の製造方法では、第１実施形態と同様に、互いに貼り合わせる各有機絶縁層２５Ａが熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含むようになっており、このような有機絶縁層２５Ａ同士を貼り合わせて接着している。この場合、各有機絶縁層２５Ａに含まれる熱硬化性樹脂２５ａ同士が接着されることに加え、各有機絶縁層２５Ａに含まれる無機酸化物粒子２５ｂ同士が接合する（図８を参照）。これにより、製造コストを抑えつつ、有機絶縁層２５Ａ同士の接着強度をより高めることが可能となる。その他の作用効果についても第１実施形態と同様である。
（第３実施形態）
　次に、図１２及び図１３を参照して、本開示の第３実施形態に係る半導体装置の製造方法（積層体の作製方法）、及び、半導体装置（積層体）について説明する。以下の説明では、第１実施形態と異なる点を主に説明し、第１実施形態と同様又は重複する説明については省略することがある。図１２の（ａ）～（ｃ）は、本開示の第３実施形態に係る半導体装置の製造方法を示す図である。図１３は、第３実施形態に係る半導体装置を示す断面図である。
　図１２の（ａ）に示すように、第３実施形態に係る半導体装置の製造方法では、熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含む有機絶縁材料によって有機絶縁層２５を支持基板２０上に形成する。
　続いて、図１２の（ｂ）に示すように、第１実施形態の研削工程及び研磨工程を行う。研削工程及び研磨工程の各種の条件は第１実施形態と同様のものを用いることができる。この際の有機絶縁層２５Ａの算術平均粗さＲａは、第１実施形態と同様に、５０ｎｍ以下であってもよい。また、研削工程及び研磨処理が施された有機絶縁層２５，２５Ａに含まれる無機酸化物粒子２５ｂの含有量は、第１実施形態と同様に、有機絶縁層２５，２５Ａの総体積の例えば１５体積％～７０体積％である。また、有機絶縁層２５Ａの表面２５ｅにおける無機酸化物粒子２５ｂが占める面積の割合は、第１実施形態と同様に、例えば、総面積の１５％～７５％である。以上により、無機酸化物粒子を含む有機絶縁層２５Ａが支持基板２０上に配置された有機基板２８を得ることができる。
　続いて、研磨工程で表面が平坦化された一対の有機基板２８が準備されると、図１２の（ｃ）に示すように、各有機基板２８の表面２８ａ同士を、圧着により、貼り合わせる。この貼り合わせの条件は、第１実施形態と同様のものとすることができる。
　以上により、図１３に示すように、半導体装置１Ｂが作製される。半導体装置１Ｂは、図１３に示すように、支持基板２Ｂ、有機絶縁層４Ｂ、支持基板５Ｂ、及び、有機絶縁層７Ｂを備えている。なお、半導体装置１Ｂでは、支持基板２Ｂ及び支持基板５Ｂの少なくとも一方の内部に半導体チップが内蔵されていてもよいし、支持基板２Ｂ及び支持基板５Ｂの少なくとも一方の外側に半導体チップが実装されていてもよい。
　以上、本実施形態に係る半導体装置の製造方法では、第１実施形態と同様に、互いに貼り合わせる各有機絶縁層２５Ａが熱硬化性樹脂２５ａ及び無機酸化物粒子２５ｂを含むようになっており、このような有機絶縁層２５Ａ同士を貼り合わせて接着している。この場合、各有機絶縁層２５Ａに含まれる熱硬化性樹脂２５ａ同士が接着されることに加え、各有機絶縁層２５Ａに含まれる無機酸化物粒子２５ｂ同士が接合する（図８を参照）。これにより、製造コストを抑えつつ、有機絶縁層２５Ａ同士の接着強度をより高めることが可能となる。その他の作用効果についても第１実施形態と同様である。
　以上、本開示の実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。例えば、第２実施形態では、両方の有機基板２７が半導体チップ３０を備える構成であるが、一方の有機基板２７が半導体チップ３０を備え、他方の有機基板２７が半導体チップ３０を備えない構成であってもよい。また、第１実施形態～第３実施形態の構成を適宜組み合わせてもよい。
　１，１Ａ，１Ｂ…半導体装置（積層体）、２，２Ａ，２Ｂ…支持基板（第１の支持基板）、３，３Ａ…配線電極（第１の配線電極）、３ｃ…接続端子、４，４Ａ，４Ｂ…有機絶縁層（第１の有機絶縁層）、４ｃ…表面（第１の表面）、５，５Ａ，５Ｂ…支持基板（第２の支持基板）、６，６Ａ…配線電極（第２の配線電極）、６ｃ…接続端子、７，７Ａ，７Ｂ…有機絶縁層（第２の有機絶縁層）、７ｃ…表面（第２の表面）、２０…支持基板（第１の支持基板、第２の支持基板）、２４…配線電極（第１の配線電極、第２の配線電極）、２４ｃ…接続端子、２５，２５Ａ…有機絶縁層、２５ａ…熱硬化性樹脂（第１の熱硬化性樹脂、第２の熱硬化性樹脂）、２５ｂ…無機酸化物粒子（第１の無機酸化物粒子、第２の無機酸化物粒子）、２５ｃ，２５ｄ，２５ｅ…表面（第１の表面、第２の表面）、３０…半導体チップ、３１…接続端子。

Claims (20)

  1. 　第１の熱硬化性樹脂及び第１の無機酸化物粒子を含む第１の有機絶縁層を第１の支持基板上に形成する工程と、
    　前記第１の有機絶縁層の第１の表面を研磨して平坦化する工程と、
    　研磨された前記第１の表面を、第２の熱硬化性樹脂及び第２の無機酸化物粒子を含む第２の有機絶縁層の第２の表面に貼り合わせる工程と、
    を備える、積層体の作製方法。
  2. 　前記第１の有機絶縁層を研磨する工程では、前記第１の表面の算術平均粗さが５０ｎｍ以下となるように前記第１の有機絶縁層を研磨する、
    請求項１に記載の積層体の作製方法。
  3. 　前記第１の有機絶縁層の総体積に対する前記第１の無機酸化物粒子の含有量は１５体積％～７０体積％である、
    請求項１又は２に記載の積層体の作製方法。
  4. 　前記第１の有機絶縁層を研削する工程を更に備え、
    　前記第１の有機絶縁層を研磨する工程では、前記第１の有機絶縁層の研削された前記第１の表面を研磨する、
    請求項１～３の何れか一項に記載の積層体の作製方法。
  5. 　前記第２の熱硬化性樹脂及び前記第２の無機酸化物粒子を含む前記第２の有機絶縁層を第２の支持基板上に形成する工程と、
    　前記第２の有機絶縁層の前記第２の表面を研磨して平坦化する工程と、を更に備え、
    　前記貼り合わせる工程では、平坦化された前記第１の表面を、平坦化された前記第２の表面に貼り合わせる、
    請求項１～４の何れか一項に記載の積層体の作製方法。
  6. 　前記第２の有機絶縁層を研磨する工程では、前記第２の表面の算術平均粗さが５０ｎｍ以下となるように前記第２の有機絶縁層を研磨する、
    請求項５に記載の積層体の作製方法。
  7. 　前記第２の有機絶縁層の総体積に対する前記第２の無機酸化物粒子の含有量は１５体積％～７０体積％である、
    請求項５又は６に記載の積層体の作製方法。
  8. 　前記第２の有機絶縁層を研削する工程を更に備え、
    　前記第２の有機絶縁層を研磨する工程では、前記第２の有機絶縁層の研削された前記第２の表面を研磨する、
    請求項５～７の何れか一項に記載の積層体の作製方法。
  9. 　前記第１の支持基板上に第１の配線電極を形成する工程を更に備え、
    　前記第１の有機絶縁層を形成する工程では、前記第１の配線電極が前記第１の熱硬化性樹脂及び前記第１の無機酸化物粒子を含む第１の有機絶縁材料によって封止される、
    請求項１～８の何れか一項に記載の積層体の作製方法。
  10. 　前記第１の有機絶縁層を研磨する工程の前に、前記第１の配線電極の接続端子が前記第１の有機絶縁層の前記第１の表面から露出するように前記第１の有機絶縁層を研削する、
    請求項９に記載の積層体の作製方法。
  11. 　第２の支持基板上に第２の配線電極を形成する工程と、
    　前記第２の熱硬化性樹脂及び前記第２の無機酸化物粒子を含む第２の有機絶縁材料によって前記第２の配線電極を封止するように、前記第２の熱硬化性樹脂及び前記第２の無機酸化物を含む前記第２の有機絶縁層を前記第２の支持基板上に形成する工程と、を更に備え、
    　前記貼り合わせる工程では、前記第１の有機絶縁層の前記第１の表面を前記第２の有機絶縁層の前記第２の表面に貼り合わせる際に、前記第１の配線電極の接続端子を前記第２の配線電極の接続端子に接合する、
    請求項９又は１０に記載の積層体の作製方法。
  12. 　前記第１の支持基板上に第１の半導体チップを配置する工程を更に備え、
    　前記第１の有機絶縁層を形成する工程では、前記第１の半導体チップが前記第１の熱硬化性樹脂及び前記第１の無機酸化物粒子を含む第１の有機絶縁材料で封止される、
    請求項１～１１の何れか一項に記載の積層体の作製方法。
  13. 　前記第１の有機絶縁層を研磨する工程の前に、前記第１の半導体チップの接続端子が前記第１の有機絶縁層の前記第１の表面から露出するように前記第１の有機絶縁層を研削する、
    請求項１２に記載の積層体の作製方法。
  14. 　第２の支持基板上に第２の半導体チップを配置する工程と、
    　前記第２の熱硬化性樹脂及び前記第２の無機酸化物粒子を含む第２の有機絶縁材料によって前記第２の半導体チップを封止するように、前記第２の熱硬化性樹脂及び前記第２の無機酸化物を含む前記第２の有機絶縁層を前記第２の支持基板上に形成する工程と、を更に備え、
    　前記貼り合わせる工程では、前記第１の有機絶縁層の前記第１の表面を前記第２の有機絶縁層の前記第２の表面に貼り合わせる際に、前記第１の半導体チップの接続端子を前記第２の半導体チップの接続端子に接合する、
    請求項１２又は１３に記載の積層体の作製方法。
  15. 　第１の支持基板と、
    　第１の熱硬化性樹脂の硬化物及び第１の無機酸化物粒子を含み、前記第１の支持基板上に形成された第１の有機絶縁層と、
    　第２の熱硬化性樹脂の硬化物及び第２の無機酸化物粒子を含み、前記第１の有機絶縁層に貼り合わされた第２の有機絶縁層と、
    を備える、積層体。
  16. 　前記第１の支持基板上及び前記第１の支持基板内の何れかに配置される半導体チップを更に備える、
    請求項１５に記載の積層体。
  17. 　前記第１の有機絶縁層中に少なくとも一部が配置され、前記第１の有機絶縁層の前記第２の有機絶縁層に貼り合わされる第１の表面から接続端子が露出する第１の配線電極であって、前記半導体チップと接続されている、第１の配線電極と、
    　前記第２の有機絶縁層中に少なくとも一部が配置され、前記第２の有機絶縁層の前記第１の有機絶縁層に貼り合わされる第２の表面から接続端子が露出する第２の配線電極と、を更に備え、
    　前記第１の配線電極の接続端子と前記第２の配線電極の接続端子とが接合されている、
    請求項１６に記載の積層体。
  18. 　前記半導体チップは、前記第１の支持基板上であって、前記第１の有機絶縁層中に少なくとも一部が配置され、前記半導体チップの接続端子が、前記第１の有機絶縁層の前記第２の有機絶縁層に貼り合わされる第１の表面から露出する、
    請求項１６又は１７に記載の積層体。
  19. 　前記第１の有機絶縁層の総体積に対する前記第１の無機酸化物粒子の含有量は１５体積％～７０体積％である、
    請求項１５～１８の何れか一項に記載の積層体。
  20. 　前記第１の有機絶縁層と前記第２の有機絶縁層とが貼り合わされる面において、前記第１の無機酸化物粒子と前記第２の無機酸化物粒子とが接合している、
    請求項１５～１９の何れか一項に記載の積層体。
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Citations (4)

* Cited by examiner, † Cited by third party
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JP2013179189A (ja) * 2012-02-28 2013-09-09 Kyocera Corp 部品内蔵基板
JP2015149313A (ja) * 2014-02-04 2015-08-20 日立化成株式会社 電子デバイス用接着剤及び電子デバイスの接着方法
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
WO2016035821A1 (ja) * 2014-09-05 2016-03-10 日立化成株式会社 仮固定用樹脂組成物、仮固定用樹脂フィルム、仮固定用樹脂フィルムシート及び半導体ウェハの加工方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013179189A (ja) * 2012-02-28 2013-09-09 Kyocera Corp 部品内蔵基板
JP2015149313A (ja) * 2014-02-04 2015-08-20 日立化成株式会社 電子デバイス用接着剤及び電子デバイスの接着方法
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
WO2016035821A1 (ja) * 2014-09-05 2016-03-10 日立化成株式会社 仮固定用樹脂組成物、仮固定用樹脂フィルム、仮固定用樹脂フィルムシート及び半導体ウェハの加工方法

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