WO2023103307A1 - 一种服务器时序检测方法、装置及*** - Google Patents

一种服务器时序检测方法、装置及*** Download PDF

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WO2023103307A1
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宁辰
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苏州浪潮智能科技有限公司
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    • G06F11/30—Monitoring
    • G06F11/3058—Monitoring arrangements for monitoring environmental properties or parameters of the computing system or of the computing system component, e.g. monitoring of power, currents, temperature, humidity, position, vibrations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/30—Monitoring
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
    • G06F11/323—Visualisation of programs or trace data

Definitions

  • the present application relates to the field of computer technology, in particular to a server timing detection method.
  • fault diagnosis function refers to server-based BMC (Baseboard Management Controller, baseboard management controller) and CPLD (Complex Programmable Logic Device, complex programmable logic device), which define a series of items. The log is recorded under the BMC web interface, so as to achieve the effect of remote analysis and real-time fault location. Starting from Intel's Whitley platform, the "fault diagnosis function" has been introduced, but the expected effect has not been achieved. The inventor realized that when encountering a server downtime problem, the customer will still be questioned by the customer that there is a problem with the timing of the server, and he is required to signal one by one. Measuring timing is not only a heavy workload, but also leads to a waste of human resources.
  • An embodiment of the present application provides a server timing detection method, including:
  • the process of obtaining the actual output voltage sequence of the VR when the server is powered on according to the effective time stamp of each PG includes:
  • each first actual output voltage timestamp the sequence of the actual output voltage of the VR when the server is powered on is obtained.
  • the process of obtaining the actual output voltage sequence of the VR when the server is powered off according to the time stamps from each PG to invalid includes:
  • the process of compensating the time stamps when each PG becomes effective, and obtaining the first actual output voltage time stamp corresponding to when each PG becomes effective includes:
  • the process of compensating the time stamps when each PG becomes invalid, and obtaining the second actual output voltage time stamp corresponding to each PG when it becomes invalid includes:
  • the corresponding PG to invalid time stamp is compensated according to the second time deviation corresponding to each VR respectively, to obtain the second actual output voltage time stamp corresponding to each PG to invalid time.
  • each first time offset or each second time offset is acquired from a flash memory.
  • it also includes:
  • it also includes:
  • the time information sent by the BMC is received through I2C.
  • the process of receiving the time information sent by the BMC is:
  • the embodiment of the present application also provides a server timing detection device, including:
  • the identification module is used to identify the state of the server when the power-on/off signal of the server is detected
  • the first recording module is used to respectively record the PG of each VR to a valid time stamp when the server is in a power-on state;
  • the first calculation module is used to obtain the actual output voltage sequence of the VR when the server is powered on according to the effective time stamp of each PG;
  • the second recording module is used to respectively record the PG of each VR to an invalid time stamp when the server is in a power-off state;
  • the second calculation module is configured to obtain the actual output voltage sequence of the VR when the server is powered off according to the time stamps from each PG to invalid.
  • the embodiment of the present application also provides a server timing detection system, including a BMC and a CPLD, and the CPLD is used to implement the steps of the above server timing detection method.
  • the embodiment of the present application further provides a computer device, including a memory and one or more processors, where computer-readable instructions are stored in the memory, and when the computer-readable instructions are executed by the one or more processors, the The one or more processors execute the steps of any one of the server timing detection methods described above.
  • the embodiment of the present application also provides one or more non-volatile computer-readable storage media storing computer-readable instructions.
  • the computer-readable instructions are executed by one or more processors, the one or more A plurality of processors execute the steps of any one of the above server timing detection methods.
  • FIG. 1 is an architecture diagram of a fault diagnosis function of a timing part in an existing server
  • FIG. 2 is a schematic diagram of a VR PG signal when a server is powered on and off according to one or more embodiments of the present application;
  • FIG. 3 is a schematic flowchart of a server timing detection method provided by the present application according to one or more embodiments
  • Fig. 4 is a fault diagnosis function architecture diagram of a timing part in a server according to one or more embodiments of the present application;
  • FIG. 5 is a sequence diagram provided by the present application according to one or more embodiments.
  • FIG. 6 is a schematic structural diagram of a server timing detection device according to one or more embodiments of the present application.
  • FIG. 7 is a schematic diagram of the internal structure of a computer device provided by the present application according to one or more embodiments.
  • Fig. 8 is a schematic diagram of an internal structure of a computer device provided by the present application according to one or more embodiments.
  • the embodiment of the present application provides a server timing detection method, device and system, which can automatically obtain the actual VR output voltage timing during use, which has high efficiency, reduces the workload of staff, saves human resources, and is beneficial to the server. maintenance management.
  • the fault diagnosis function architecture of the timing part in the server wherein the CPLD is responsible for the timing control of the entire server, and the Enable (enabling) signal of the VR (that is, the power control chip) is connected with the PG (Power Good, indicating that the voltage output by VR has been stabilized) the signals are all connected to the CPLD.
  • CPLD can distinguish two kinds of faults and record them in the register.
  • the CPLD triggers an interrupt to the BMC, and the BMC reads the registers of the CPLD through I2C, forms a log and displays it on the web page, and at the same time permanently solidifies it into the Flash for backup.
  • CPLD recognizes that VR Enable is valid at this time, but the PG signal of VR is suddenly pulled down, thinking that there is a short circuit problem, and will record the abnormal power failure log.
  • Power-on timeout CPLD starts timing from pressing the Power Button. After a period of time, if the last VR PG is still not received, the power-on timeout log will be recorded.
  • CPLD only identified abnormal power-off and power-on timeout faults, but the server still has downtime problems other than the two faults.
  • the current fault diagnosis shows the customer whether a single VR body is faulty, but Customers and Intel are more concerned about whether the overall timing of the server is completely designed according to Intel's PDG. If there is no valid proof, they can only measure signals one by one with an oscilloscope.
  • a server timing detection method is proposed in the embodiment of the present application. The method is applied to CPLD. Please refer to FIG. 4 for the specific architecture. Compared with the timing analysis system architecture in the prior art (as shown in FIG.
  • the BMC in this application will read the time information sent by the RTC, and send the time information to the CPLD, so that the CPLD can synchronize its own time information according to the time information, and a time stamp module is added in the CPLD (such as Shown in Fig. 4 includes register and UFM), for the same part as in Fig. 1, this application no longer repeats, the specific introduction for the improved part is as follows:
  • FIG. 3 is a schematic flowchart of a server timing detection method provided in the embodiment of the present application.
  • the method is applied to computer equipment as an example for illustration.
  • the method includes:
  • the power-on/off signal is identified to determine the state of the server, for example, the server is in the power-on state when the power-on signal is detected, and the The server is in the power-off state when the power-off signal is issued.
  • the actual output voltage sequence of the VR when the server corresponding to each VR is powered on is obtained.
  • each first actual output voltage timestamp the sequence of the actual output voltage of the VR when the server is powered on is obtained.
  • the timing in Intel's PDG design refers to the difference between different VR output voltages.
  • the timing not the timing between PG.
  • the CPLD can only receive the PG signal of VR, and cannot monitor the actual voltage signal.
  • the above-mentioned process of compensating each PG to effective time stamp to obtain the first actual output voltage time stamp corresponding to each PG to effective time may specifically be:
  • the first time deviation between the time stamp when the PG of each VR becomes valid and the actual output voltage of the VR can be pre-recorded during the power-on process of the server, so as to determine the difference with each VR.
  • the first time deviation corresponding to each VR can be stored in the UFM in advance, as shown in Figure 4, where the UFM is the Flash area provided by the CPLD to the user and can be used to store some important information , after the CPLD is powered off, the stored data will not be lost.
  • each first time deviation is obtained from the flash memory, and then the PG corresponding to each VR is obtained to a valid time stamp, and the corresponding first time deviation is used.
  • the time offset is compensated for the time stamp when PG becomes effective, and the first actual output voltage time stamp when PG becomes effective corresponding to VR can be obtained.
  • the process can specifically be:
  • Each PG is compensated for the invalid time stamp, and the second actual output voltage time stamp corresponding to each PG when it is invalid is obtained;
  • the corresponding PG to invalid time stamp is compensated according to the second time deviation corresponding to each VR respectively, to obtain the second actual output voltage time stamp corresponding to each PG to invalid time.
  • the second time deviation between the time stamp when the PG of each VR becomes invalid and the actual output voltage of the VR during the power-off process of the server can also be recorded in advance, so as to determine the difference with the actual output voltage of the VR.
  • the second time offset corresponding to each VR can be specifically stored in the flash memory in advance, and each second time offset can be obtained from the flash memory when needed, and then the PG to invalid corresponding to each VR can be obtained.
  • the corresponding second time deviation is used to compensate the time stamp when PG becomes invalid, so as to obtain the second actual output voltage time stamp when PG becomes invalid of the corresponding VR.
  • the VR actual output voltage sequence can be stored in the register Register (as shown in Figure 4) in the CPLD abnormal record, and the BMC can obtain the VR actual output voltage sequence from the CPLD abnormal record register.
  • the timing diagram shown in the Web interface is shown in Figure 5, where P5V_STBY_DSW in Figure 5 represents the timing corresponding to 5V VR, P3V3_STBY_DSW represents the timing corresponding to 3V3 VR, and 5V VR 10ms after the output voltage is normal, the output voltage of the 3V3 VR is normal.
  • the method also includes:
  • the BMC reads the time information sent by the RTC (real-time clock), it sends the time information to the CPLD in the form of "year, month, day, hour, minute, second". Specifically, the time information can be sent to the CPLD through I2C , the CPLD parses the time information sent by the BMC, and generates time information below the second level, then updates and synchronizes the time of the CPLD itself, and stores the updated time into the register of the time stamp module in Figure 4.
  • the BMC can send time information to the BMC every preset time interval (for example, 200ms), and the BMC updates its own time after receiving the time information, so as to ensure that the time of the BMC is synchronized with the real time.
  • the embodiment of the present application recognizes the state of the server when the power-on/off signal is detected, and when the server is in the power-on state, respectively records the PG of each VR to the valid time stamp, and according to each PG to the valid time stamp Obtain the actual VR output voltage sequence when the server is powered on.
  • the server is powered off, record the PG to invalid time stamps of each VR, and obtain the VR actual output voltage when the server is powered off according to the time stamps from each PG to invalid.
  • Output voltage sequence This application can automatically obtain the actual output voltage sequence of VR during use, which has high efficiency, reduces the workload of staff, saves human resources, and is beneficial to the maintenance and management of the server.
  • the embodiment of the present application also provides a server timing detection device, please refer to Figure 6, the device includes:
  • the identification module 21 is used to identify the state of the server when the power-on/off signal is detected
  • the first recording module 22 is used to respectively record the PG of each VR to a valid time stamp when the server is in a power-on state;
  • the first calculation module 23 is used to obtain the actual output voltage sequence of VR when the server is powered on according to the effective time stamp of each PG;
  • the second recording module 24 is used to record the PG of each VR to an invalid time stamp when the server is in a power-off state;
  • the second calculation module 25 is configured to obtain the actual output voltage sequence of the VR when the server is powered off according to the time stamps from each PG to invalid.
  • server timing detection device in the embodiment of the present application has the same beneficial effects as the server timing detection method provided in the above-mentioned embodiments, and the specific details of the server timing detection method involved in the embodiment of the present application For the introduction, please refer to the foregoing embodiments, and the present application will not repeat them here.
  • an embodiment of the present application further provides a server timing detection system, including a BMC and a CPLD, and the CPLD is used to implement the steps of the above server timing detection method.
  • the CPLD can be used to identify the state of the server when the power-on/off signal is detected; when the server is in the power-on state, record the PG of each VR to a valid time stamp; according to each PG to a valid time stamp, Obtain the actual output voltage sequence of the VR when the server is powered on; when the server is powered off, record the PG of each VR to the invalid time stamp; according to the time stamp of each PG to the invalid, get the VR when the server is powered off steps of the actual output voltage timing.
  • a computer device is provided.
  • the computer device may be a server, and its internal structure may be as shown in FIG. 7 .
  • the computer device includes a processor, memory and a network interface connected by a system bus. Wherein, the processor of the computer device is used to provide calculation and control capabilities.
  • the memory of the computer device includes a non-volatile storage medium and an internal memory.
  • the non-volatile storage medium stores an operating system and computer readable instructions.
  • the internal memory provides an environment for the execution of the operating system and computer readable instructions in the non-volatile storage medium.
  • the network interface of the computer device is used to communicate with an external terminal via a network connection. When the computer-readable instructions are executed by the processor, a server timing detection method is implemented.
  • a computer device is provided.
  • the computer device may be a terminal, and its internal structure may be as shown in FIG. 8 .
  • the computer device includes a processor, a memory, a network interface, a display screen and an input device connected through a system bus. Wherein, the processor of the computer device is used to provide calculation and control capabilities.
  • the memory of the computer device includes a non-volatile storage medium and an internal memory.
  • the non-volatile storage medium stores an operating system and computer readable instructions.
  • the internal memory provides an environment for the execution of the operating system and computer readable instructions in the non-volatile storage medium.
  • the network interface of the computer device is used to communicate with an external terminal via a network connection.
  • the display screen of the computer device may be a liquid crystal display screen or an electronic ink display screen
  • the input device of the computer device may be a touch layer covered on the display screen, or a button, a trackball or a touch pad provided on the casing of the computer device , and can also be an external keyboard, touchpad, or mouse.
  • non-volatile computer-readable storage medium According to a non-volatile computer-readable storage medium provided by an embodiment of the present application, computer-readable instructions are stored in the non-volatile computer-readable storage medium, and when the computer-readable instructions are executed by one or more processors, The steps of the server timing detection method in any one of the above embodiments can be implemented.
  • Nonvolatile memory can include read only memory (ROM), programmable ROM (PROM), electrically programmable ROM (EPROM), electrically erasable programmable ROM (EEPROM), or flash memory.
  • Volatile memory can include random access memory (RAM) or external cache memory.
  • RAM random access memory
  • RAM is available in many forms such as Static RAM (SRAM), Dynamic RAM (DRAM), Synchronous DRAM (SDRAM), Double Data Rate SDRAM (DDRSDRAM), Enhanced SDRAM (ESDRAM), Synchronous Chain Synchlink DRAM (SLDRAM), memory bus (Rambus) direct RAM (RDRAM), direct memory bus dynamic RAM (DRDRAM), and memory bus dynamic RAM (RDRAM), etc.

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Abstract

一种服务器时序检测方法、装置及***，该方法包括：在检测到服务器的上下电信号时，识别服务器的状态（S110）；当服务器为上电状态时，分别记录各个VR的PG至有效的时间戳（S120）；根据各个PG至有效的时间戳，得到在服务器上电时的VR实际输出电压时序（S130）；当服务器为下电状态时，分别记录各个VR的PG至无效的时间戳（S140）；根据各个PG至无效的时间戳，得到在服务器下电时的VR实际输出电压时序（S150）。

Description

一种服务器时序检测方法、装置及***
相关申请的交叉引用
本申请要求于2021年12月06日提交中国专利局，申请号为202111472295.9，申请名称为“一种服务器时序检测方法、装置及***”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及计算机技术领域，特别是涉及一种服务器时序检测方法。
背景技术
目前，服务器行业日趋成熟，涌现出越来越多的服务器生产厂商。同时，由于客户越来越多，遍布全国各地乃至国外，一旦服务器出现问题，出差维护成本随之增加；甚至许多问题只会复现一次，如果不能实时监控并分析，可能永远不会复现并解决，也就无法给客户一个满意的答复。基于此，服务器中导入“故障诊断功能”已迫在眉睫。
“故障诊断功能”是指基于服务器的BMC(Baseboard Management Controller，基板管理控制器)及CPLD(Complex Programmable Logic Device,复杂可编程逻辑器件)，定义一系列的事项，当服务器出现问题时，可以在BMC的Web界面下进行日志记录，从而达到远程分析及实时定位故障的效果。从Intel的Whitley平台开始，“故障诊断功能”已经导入，但并未达到预期的效果，发明人意识到，遇到服务器宕机问题时，仍然会被客户质疑服务器时序存在问题，被要求逐个信号量测时序，不仅工作量大，还会导致人力资源的浪费。
鉴于此，如何提供一种解决上述技术问题的服务器时序检测方法、装置及***成为本申请需要解决的问题。
发明内容
本申请实施例提供了一种服务器时序检测方法，包括：
在检测服务器的到上下电信号时，识别服务器的状态；
当服务器为上电状态时，分别记录各个VR的PG至有效的时间戳；
根据各个PG至有效的时间戳，得到在服务器上电时的VR实际输出电压时序；
当服务器为下电状态时，分别记录各个VR的PG至无效的时间戳；和
根据各个PG至无效的时间戳，得到在服务器下电时的VR实际输出电压时序。
在其中一个实施例中，根据各个PG至有效的时间戳，得到在服务器上电时的VR实际输出电压时序的过程包括：
对各个PG至有效的时间戳进行补偿，得到与每个PG至有效时对应的第一实际输出电压时间戳；和
根据每个第一实际输出电压时间戳，得到在服务器上电时的VR实际输出电压时序。
在其中一个实施例中，根据各个PG至无效的时间戳，得到在服务器下电时的VR实际输出电压时序的过程包括：
对各个PG至无效的时间戳进行补偿，得到与每个PG至无效时对应的第二实际输出电压时间戳；和
根据每个第二实际输出电压时间戳，得到在服务器下电时的VR实际输出电压时序。
在其中一个实施例中，对各个PG至有效的时间戳进行补偿，得到与每个PG至有效时对应的第一实际输出电压时间戳的过程包括：
获取预先记录的、在服务器上电过程中每个VR的PG信号与相应的实际输出电压的第一时间偏差；和
分别根据与每个VR各自对应的第一时间偏差对相应的PG至有效的时间戳进行补偿，得到与每个PG至有效时对应的第一实际输出电压时间戳；
在其中一个实施例中，对各个PG至无效的时间戳进行补偿，得到与每个PG至无效时对应的第二实际输出电压时间戳的过程包括：
获取预先记录的、在服务器下电过程中每个VR的PG信号与相应的实际输出电压的第二时间偏差；和
分别根据与每个VR各自对应的第二时间偏差对相应的PG至无效的时间戳进行补偿，得到与每个PG至无效时对应的第二实际输出电压时间戳。
在其中一个实施例中，从闪存中获取各个第一时间偏差或各个第二时间偏差。
在其中一个实施例中，还包括：
将VR实际输出电压时序存储至寄存器中，以便BMC在获取到VR实际输出电压时序后以时序图的形式进行展示。
在其中一个实施例中，还包括：
接收BMC发送的时间信息；和
对时间信息进行解析，生成秒级以下的时间信息并进行时间同步。
在其中一个实施例中，通过I2C接收BMC发送的时间信息。
在其中一个实施例中，接收BMC发送的时间信息的过程为：
接收BMC按照预设时间间隔发送的时间信息。
本申请实施例还提供了一种服务器时序检测装置，包括：
识别模块，用于在检测到服务器的上下电信号时，识别服务器的状态；
第一记录模块，用于当服务器为上电状态时，分别记录各个VR的PG至有效的时间戳；
第一计算模块，用于根据各个PG至有效的时间戳，得到在服务器上电时的VR实际输出电压时序；
第二记录模块，用于当服务器为下电状态时，分别记录各个VR的PG至无效的时间戳；和
第二计算模块，用于根据各个PG至无效的时间戳，得到在服务器下电时的VR实际输出电压时序。
本申请实施例还提供了一种服务器时序检测***，包括BMC和CPLD，CPLD用于实现如上述服务器时序检测方法的步骤。
本申请实施例又提供了一种计算机设备，包括存储器及一个或多个处理器，存储器中储存有计算机可读指令，所述计算机可读指令被所述一个或多个处理器执行时，使得所述一个或多个处理器执行上述任意一项服务器时序检测方法的步骤。
本申请实施例最后还提供了一个或多个存储有计算机可读指令的非易失性计算机可读存储介质，所述计算机可读指令被一个或多个处理器执行时，使得所述一个或多个处理器执行上述任意一项服务器时序检测方法的步骤。
本申请的一个或多个实施例的细节在下面的附图和描述中提出。本申请的其它特征和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有的一种服务器中时序部分的故障诊断功能架构图；
图2为本申请根据一个或多个实施例提供的一种服务器上电下电时的VR的PG信号示意图；
图3为本申请根据一个或多个实施例提供的一种服务器时序检测方法的流程示意图；
图4为本申请根据一个或多个实施例提供的一种服务器中时序部分的故障诊断功能架构图；
图5为本申请根据一个或多个实施例提供的一种时序图；
图6为本申请根据一个或多个实施例提供的一种服务器时序检测装置的结构示意图；
图7为本申请根据一个或多个实施例提供的计算机设备的内部结构示意图；
图8为本申请根据一个或多个实施例提供的计算机设备的内部结构示意图。
具体实施方式
本申请实施例提供了服务器时序检测方法、装置及***，在使用过程中在使用过程中能够自动得到VR实际输出电压时序，效率高、减少工作人员的工作量，节约人力资源，有利于对服务器的维护管理。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，如图1所示的服务器中时序部分的故障诊断功能架构，其中，CPLD负责整个服务器的时序控制，VR(也即电源控制芯片)的Enable(使能)信号与PG(Power Good，表示VR输出的电压已经稳定)信号都接给了CPLD。CPLD可以判别两种故障并记录到寄存器中。同时，CPLD触发中断给BMC，由BMC通过I2C来读取 CPLD的寄存器，形成日志并展示到Web页面，同时永久固化到Flash中备用。
如图2所示，其中，异常掉电情况：CPLD识别此时VR Enable有效，但VR的PG信号突然拉低，认为存在短路问题，会记录异常掉电日志。
上电超时：CPLD从按下Power Button开始计时，超过一段时间后，仍然没有接收到最后一个VR的PG，会记录上电超时日志。
由于针对上述情况，CPLD只识别了异常掉电与上电超时故障，但是服务器仍然存在两种故障以外的宕机问题，其次，目前故障诊断展示给客户的，只是单个VR本体是否出现故障，但客户以及Intel更加关心服务器整体时序是否是完全按照Intel的PDG设计的，如果没有有效的查看证明，则只能用示波器逐个信号进行测量。针对这些问题，本申请实施例中提出一种服务器时序检测方法，该方法应用于CPLD，具体架构请参照图4，其中，相比于现有技术中的时序分析***架构(如图1所示)，本申请中的BMC会读取RTC发出的时间信息，并将该时间信息发送至CPLD，以便CPLD根据该时间信息对自身的时间信息进行同步，并且在CPLD中增设了时间戳模块(如图4所示包括寄存器和UFM)，对于与图1中相同的部分，本申请不再赘述，对于所改进的部分的具体介绍如下：
请参照图3，图3为本申请实施例提供的一种服务器时序检测方法的流程示意图，以该方法应用于计算机设备为例进行说明，该方法包括：
S110：在检测到服务器的上下电信号时，识别服务器的状态；
需要说明的是，本申请实施例中在CPLD检测到服务器的上下电信号时，对该上下电信号进行识别，确定出服务器的状态，例如检测到上电信号时服务器为上电状态，检测到下电信号时服务器为下电状态。
S120：当服务器为上电状态时，分别记录各个VR的PG至有效的时间戳；
具体的，在服务器为上电状态时，针对每个VR记录与每个VR各自对应的PG至有效时的时间戳。
S130：根据各个PG至有效的时间戳，得到在服务器上电时的VR实际输出电压时序；
具体的，根据与每个VR各自对应的PG至有效时的时间戳，得到与每个VR对应的服务器上电时的VR实际输出电压时序。
需要说明的是，该过程具体可以为：
对各个PG至有效的时间戳进行补偿，得到与每个PG至有效时对应的第一实际输出电压时间戳；
根据每个第一实际输出电压时间戳，得到在服务器上电时的VR实际输出电压时序。
具体的，由于服务器的整体时序需要完全按照Intel的PDG(Platform Design Guide，指Intel提供给客户的参考设计)设计执行，其中，Intel的PDG设计中的时序，指的是不同VR输出电压之间的时序，而不是PG之间的时序。主板的设计中CPLD只能接收VR的PG信号，并无法监控实际电压信号。本申请实施例中，为了对齐Intel PDG的时序，需要对PG至有效的时间戳进行补偿，从而得到对应的VR在PG至有效时的第一实际输出电压时间戳，然后根据各个VR的第一实际输出电压时间戳得到在服务器上电时的VR实际输出电压时序。
其中，上述对各个PG至有效的时间戳进行补偿，得到与每个PG至有效时对应的第一实际输出电压时间戳的过程，具体可以为：
获取预先记录的、在服务器上电过程中每个VR的PG信号与相应的实际输出电压的第一时间偏差；
分别根据与每个VR各自对应的第一时间偏差对相应的PG至有效的时间戳进行补偿，得到与每个PG至有效时对应的第一实际输出电压时间戳；
可以理解的是，本申请实施例中可以预先记录在服务器上电过程中每个VR的PG至有效时的时间戳与该VR的实际输出电压之间的第一时间偏差，从而确定出与每个VR各自对应的第一时间偏差，具体可以将该对应关系预先存储至UFM中，具体如图4所示，其中，该UFM为CPLD提供给用户使用的Flash区域，可以用来存储一些重要信息，CPLD断电后，所存储的数据不会丢失，在需要时从闪存中获取各个第一时间偏差，然后再得到与每个VR各自对应的PG至有效的时间戳后，采用对应的第一时间偏差对PG至有效的时间戳进行补偿，即可得到对应的VR的PG至有效时的第一实际输出电压时间戳。
S140：当服务器为下电状态时，分别记录各个VR的PG至无效的时间戳；
需要说明的是，在服务器为下电状态时，针对每个VR记录与每个VR各自对应的PG至无效时的时间戳。
S150：根据各个PG至无效的时间戳，得到在服务器下电时的VR实际输出电压时序。
具体的，根据与每个VR各自对应的PG至无效时的时间戳，得到与每个VR对应的服务器下电时的VR实际输出电压时序。需要说明的是，该过程具体可以为：
对各个PG至无效的时间戳进行补偿，得到与每个PG至无效时对应的第二实际输出 电压时间戳；
根据每个第二实际输出电压时间戳，得到在服务器下电时的VR实际输出电压时序。
同样，本申请实施例中为了对齐Intel PDG的时序，需要对PG至无效的时间戳进行补偿，从而得到对应的VR在PG至无效时的第二实际输出电压时间戳，然后根据各个VR的第二实际输出电压时间戳得到在服务器下电时的VR实际输出电压时序。其中，对各个PG至无效的时间戳进行补偿，得到与每个PG至无效时对应的第二实际输出电压时间戳的过程为：
获取预先记录的、在服务器下电过程中每个VR的PG信号与相应的实际输出电压的第二时间偏差；
分别根据与每个VR各自对应的第二时间偏差对相应的PG至无效的时间戳进行补偿，得到与每个PG至无效时对应的第二实际输出电压时间戳。
可以理解的是，本申请实施例中还可以预先记录在服务器下电过程中每个VR的PG至无效时的时间戳与该VR的实际输出电压之间的第二时间偏差，从而确定出与每个VR各自对应的第二时间偏差，具体可以将该对应关系预先存储至闪存中，在需要时从闪存中获取各个第二时间偏差，然后再得到与每个VR各自对应的PG至无效的时间戳后，采用对应的第二时间偏差对PG至无效的时间戳进行补偿，即可得到对应的VR的PG至无效时的第二实际输出电压时间戳。
进一步的，该方法还可以包括：
将VR实际输出电压时序存储至寄存器中，以便BMC在获取到VR实际输出电压时序后以时序图的形式进行展示。
也即，在得到VR实际输出电压时序后，可以将该VR实际输出电压时序存储至CPLD异常记录中的寄存器Register(如图4所示)中，BMC可以从CPLD异常记录的寄存器中获取VR实际输出电压时序，并提取其中的时间戳信息、VR名称、VR先后顺序、延时等信息，并根据这些信息将VR实际输出电压时序信号以时序图的形式展示，具体可以展示在Web界面下，以便客户能够方便的查看VR实际输出电压时序图，尤其是在服务器出现故障时，可以通过调用所记录的VR实际输出电压时序来确定是否是时序出现问题，无需再使用示波器依次测量时序，节约了大量的人力资源。例如，在Web界面下展示的时序图如图5所示，其中，图5中的P5V_STBY_DSW表示的是与5V的VR对应的时序，P3V3_STBY_DSW表示的是与3V3的VR对应的时序，并且5V的VR在输出电压正常之后10ms时，3V3的VR的输出电压才正常。
进一步的，该方法还包括：
接收BMC发送的时间信息；
对时间信息进行解析，生成秒级以下的时间信息并进行时间同步。
需要说明的是，由于BMC记录日志的时间戳，只能精确到秒级，可能1秒记录多条日志，远远达不到故障分析的精确度要求，因此，请参照图4，本申请实施例中BMC读取RTC(实时时钟)发出的时间信息后，将该时间信息按照“年，月，日，时，分，秒”的形式发送至CPLD，具体可以通过I2C将时间信息发送至CPLD，CPLD解析BMC发送的时间信息，并生成秒级以下的时间信息，然后对CPLD自身的时间进行更新同步，并将更新后的时间存储至图4中的时间戳模块的寄存器中。其中，BMC可以每间隔预设时间间隔(例如200ms)向BMC发送一次时间信息，BMC接收到时间信息后更新自身的时间，以便能够保证BMC的时间与实时时间同步。
可见，本申请实施例在检测到上下电信号时，识别出服务器的状态，并且在服务器处于上电状态时，分别记录各个VR的PG至有效的时间戳，并根据各个PG至有效的时间戳得到服务器上电时的VR实际输出电压时序，在服务器处于下电状态时，分别记录各个VR的PG至无效的时间戳，并根据各个PG至无效的时间戳，得到服务器下电时的VR实际输出电压时序；本申请在使用过程中能够自动得到VR实际输出电压时序，效率高、减少工作人员的工作量，节约人力资源，有利于对服务器的维护管理。
在上述实施例的基础上，本申请实施例还提供了一种服务器时序检测装置，请参照图6，该装置包括：
识别模块21，用于在检测到上下电信号时，识别服务器的状态；
第一记录模块22，用于当服务器为上电状态时，分别记录各个VR的PG至有效的时间戳；
第一计算模块23，用于根据各个PG至有效的时间戳，得到在服务器上电时的VR实际输出电压时序；
第二记录模块24，用于当服务器为下电状态时，分别记录各个VR的PG至无效的时间戳；
第二计算模块25，用于根据各个PG至无效的时间戳，得到在服务器下电时的VR实际输出电压时序。
需要说明的是，本申请实施例中的服务器时序检测装置具有与上述实施例中所提供的服务器时序检测方法相同的有益效果，并且对于本申请实施例中所涉及到的服务器时 序检测方法的具体介绍请参照上述实施例，本申请在此不再赘述。
在上述实施例的基础上，本申请实施例还提供了一种服务器时序检测***，包括BMC和CPLD，CPLD用于实现如上述服务器时序检测方法的步骤。
例如，CPLD具体可以用于实现在检测到上下电信号时，识别服务器的状态；当服务器为上电状态时，分别记录各个VR的PG至有效的时间戳；根据各个PG至有效的时间戳，得到在服务器上电时的VR实际输出电压时序；当服务器为下电状态时，分别记录各个VR的PG至无效的时间戳；根据各个PG至无效的时间戳，得到在服务器下电时的VR实际输出电压时序的步骤。
在一个实施例中，提供了一种计算机设备，该计算机设备可以是服务器，其内部结构图可以如图7所示。该计算机设备包括通过***总线连接的处理器、存储器和网络接口。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作***和计算机可读指令。该内存储器为非易失性存储介质中的操作***和计算机可读指令的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机可读指令被处理器执行时以实现一种服务器时序检测方法。
在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图8所示。该计算机设备包括通过***总线连接的处理器、存储器、网络接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作***和计算机可读指令。该内存储器为非易失性存储介质中的操作***和计算机可读指令的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机可读指令被处理器执行时以实现一种服务器时序检测方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
本申请实施例提供的一种非易失性计算机可读存储介质，该非易失性计算机可读存储介质中存储有计算机可读指令，该计算机可读指令被一个或多个处理器执行时可实现上述任意一个实施例的服务器时序检测方法的步骤。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一 个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机可读指令来指令相关的硬件来完成，所述的计算机可读指令可存储于一非易失性计算机可读取存储介质中，该计算机可读指令在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (11)

  1. 一种服务器时序检测方法，其特征在于，包括：
    在检测到服务器的上下电信号时，识别服务器的状态；
    当所述服务器为上电状态时，分别记录各个VR的PG至有效的时间戳；
    根据各个所述PG至有效的时间戳，得到在所述服务器上电时的VR实际输出电压时序；
    当所述服务器为下电状态时，分别记录各个VR的PG至无效的时间戳；和
    根据各个所述PG至无效的时间戳，得到在所述服务器下电时的VR实际输出电压时序。
  2. 根据权利要求1所述的服务器时序检测方法，其特征在于，所述根据各个所述PG至有效的时间戳，得到在所述服务器上电时的VR实际输出电压时序的过程包括：
    对各个所述PG至有效的时间戳进行补偿，得到与每个所述PG至有效时对应的第一实际输出电压时间戳；和
    根据每个所述第一实际输出电压时间戳，得到在所述服务器上电时的VR实际输出电压时序；
    所述根据各个所述PG至无效的时间戳，得到在所述服务器下电时的VR实际输出电压时序的过程包括：
    对各个所述PG至无效的时间戳进行补偿，得到与每个所述PG至无效时对应的第二实际输出电压时间戳；和
    根据每个所述第二实际输出电压时间戳，得到在所述服务器下电时的VR实际输出电压时序。
  3. 根据权利要求2所述的服务器时序检测方法，其特征在于，所述对各个所述PG至有效的时间戳进行补偿，得到与每个所述PG至有效时对应的第一实际输出电压时间戳的过程包括：
    获取预先记录的、在服务器上电过程中每个所述VR的PG信号与相应的实际输出电压的第一时间偏差；和
    分别根据与每个所述VR各自对应的第一时间偏差对相应的PG至有效的时间戳进行补偿，得到与每个所述PG至有效时对应的第一实际输出电压时间戳；
    所述对各个所述PG至无效的时间戳进行补偿，得到与每个所述PG至无效时对 应的第二实际输出电压时间戳的过程为：
    获取预先记录的、在服务器下电过程中每个所述VR的PG信号与相应的实际输出电压的第二时间偏差；和
    分别根据与每个所述VR各自对应的第二时间偏差对相应的PG至无效的时间戳进行补偿，得到与每个所述PG至无效时对应的第二实际输出电压时间戳。
  4. 根据权利要求3所述的服务器时序检测方法，其特征在于，从闪存中获取各个所述第一时间偏差或各个所述第二时间偏差。
  5. 根据权利要求1至4任意一项所述的服务器时序检测方法，其特征在于，还包括：
    将所述VR实际输出电压时序存储至寄存器中，以便BMC在获取到所述VR实际输出电压时序后以时序图的形式进行展示。
  6. 根据权利要求5所述的服务器时序检测方法，其特征在于，还包括：
    接收BMC发送的时间信息；和
    对所述时间信息进行解析，生成秒级以下的时间信息并进行时间同步。
  7. 根据权利要求6所述的服务器时序检测方法，其特征在于，通过I2C接收所述BMC发送的时间信息。
  8. 根据权利要求6所述的服务器时序检测方法，其特征在于，所述接收BMC发送的时间信息的过程包括：
    接收BMC按照预设时间间隔发送的时间信息。
  9. 一种服务器时序检测装置，其特征在于，包括：
    识别模块，用于在检测到服务器的上下电信号时，识别服务器的状态；
    第一记录模块，用于当所述服务器为上电状态时，分别记录各个VR的PG至有效的时间戳；
    第一计算模块，用于根据各个所述PG至有效的时间戳，得到在所述服务器上电时的VR实际输出电压时序；
    第二记录模块，用于当所述服务器为下电状态时，分别记录各个VR的PG至无效的时间戳；和
    第二计算模块，用于根据各个所述PG至无效的时间戳，得到在所述服务器下电时的VR实际输出电压时序。
  10. 一种服务器时序检测***，其特征在于，包括BMC和CPLD，所述CPLD 用于实现如权利要求1至8任一项所述服务器时序检测方法的步骤。
  11. 一种计算机设备，其特征在于，包括存储器及一个或多个处理器，所述存储器中储存有计算机可读指令，所述计算机可读指令被所述一个或多个处理器执行时，使得所述一个或多个处理器执行如权利要求1-8任意一项所述的方法的步骤。12、一个或多个存储有计算机可读指令的非易失性计算机可读存储介质，其特征在于，所述计算机可读指令被一个或多个处理器执行时，使得所述一个或多个处理器执行如权利要求1-8任意一项所述的方法的步骤。
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