WO2022230578A1 - 表示装置及び電子機器 - Google Patents

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WO2022230578A1
WO2022230578A1 PCT/JP2022/015941 JP2022015941W WO2022230578A1 WO 2022230578 A1 WO2022230578 A1 WO 2022230578A1 JP 2022015941 W JP2022015941 W JP 2022015941W WO 2022230578 A1 WO2022230578 A1 WO 2022230578A1
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capacitor
display device
transistor
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尭之 坂口
圭 木村
一樹 横山
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • Embodiments according to the present disclosure relate to display devices and electronic devices.
  • a plurality of capacitors may be provided in a pixel circuit, for example, for correcting variations in transistor characteristics and assisting the capacitance of organic EL elements (see Patent Document 1).
  • the present disclosure provides a display device and an electronic device capable of further reducing manufacturing processes and improving display characteristics.
  • a light emitting element a first capacitor having a first electrode and a second electrode; a second capacitor having a third electrode and a fourth electrode; a driving transistor that supplies a current corresponding to the voltage accumulated in the first capacitor and the voltage accumulated in the second capacitor to the light emitting element, the second electrode is electrically connected to the third electrode;
  • a display device is provided, wherein the second electrode and the third electrode are arranged in different layers, respectively.
  • the second electrode and the third capacitor are arranged in a different layer from the first capacitor and the second capacitor so as to overlap the first electrode and the second electrode.
  • the metal layer may be arranged so as to cover the first electrode and the second electrode when viewed from the stacking direction.
  • the metal layer may be arranged so as to overlap with the first electrode arranged to cover the second electrode when viewed from the stacking direction.
  • the first electrode is electrically connected to the gate of the drive transistor;
  • the second electrode, the third electrode and the metal layer may be electrically connected to the source of the drive transistor.
  • the first electrode is electrically connected to a voltage supply wiring that supplies a predetermined voltage;
  • the second electrode, the third electrode and the metal layer may be electrically connected to the gate of the drive transistor.
  • the metal layer may be arranged so as to overlap a voltage supply wiring that supplies a predetermined voltage when viewed from the stacking direction.
  • the fourth electrode may be electrically connected to the voltage supply wiring.
  • the metal layer may be arranged so as to overlap the first electrode electrically connected to the gate of the driving transistor when viewed from the stacking direction.
  • the metal layer may be arranged in a layer between a layer in which the first electrode is arranged and a layer in which the signal line is arranged.
  • the metal layer may be arranged to electrically connect the second electrode and the third electrode via the plurality of columnar electrode portions.
  • the first capacitor stores a first voltage associated with operation of the drive transistor;
  • the second capacitor may store a second voltage different from the first voltage.
  • the plurality of capacitors may be at least one or more of MIM (Metal-Insulator-Metal) capacitors, MOM (Metal-Oxide-Metal) capacitors, and MOS (Metal-Oxide-Semiconductor) capacitors.
  • MIM Metal-Insulator-Metal
  • MOM Metal-Oxide-Metal
  • MOS Metal-Oxide-Semiconductor
  • a light emitting element a first capacitor having a first electrode and a second electrode; a second capacitor having a third electrode and a fourth electrode; a driving transistor that supplies a current corresponding to the voltage accumulated in the first capacitor and the voltage accumulated in the second capacitor to the light emitting element, the second electrode is electrically connected to the third electrode;
  • An electronic device is provided in which the second electrode and the third electrode are arranged in different layers.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device according to a first embodiment of the present disclosure
  • FIG. 2 is a circuit diagram showing an example of the internal configuration of a pixel circuit according to the first embodiment
  • FIG. 4 is a timing chart showing an example of the operation of the pixel circuit 11 according to the first embodiment
  • 3 is a cross-sectional view showing an example of the configuration of a first capacitor and a second capacitor according to the first embodiment
  • FIG. 4 is a plan view showing an example of the configuration of a first capacitor and a second capacitor according to the first embodiment
  • FIG. FIG. 4 is a cross-sectional view showing an example of the configuration of a first capacitor and a second capacitor according to a first comparative example
  • FIG. 11 is a cross-sectional view showing an example of the configuration of a first capacitor and a second capacitor according to a second comparative example
  • FIG. 5 is a circuit diagram showing an example of the internal configuration of a pixel circuit according to a modification of the first embodiment
  • FIG. 7 is a circuit diagram showing an example of the internal configuration of a pixel circuit according to a second embodiment
  • FIG. 11 is a circuit diagram showing an example of the internal configuration of a pixel circuit according to a third embodiment
  • FIG. 11 is a cross-sectional view showing an example of a capacitor and a configuration of the capacitor according to a third embodiment
  • FIG. 10 is a plan view showing an example of a capacitor and a configuration of the capacitor according to a third embodiment
  • FIG. 11 is a circuit diagram showing an example of the internal configuration of a pixel circuit according to a fourth embodiment;
  • FIG. 11 is a circuit diagram showing an example of the internal configuration of a pixel circuit according to a fifth embodiment;
  • FIG. 11 is a circuit diagram showing an example of the internal configuration of a pixel circuit according to a sixth embodiment; It is a figure which shows the state inside a vehicle from the back of a vehicle to the front. It is a figure which shows the state inside a vehicle from the diagonal back of a vehicle to the diagonal front.
  • FIG. 10 is a front view of a digital camera, which is a second application example of the electronic device; 2 is a rear view of the digital camera;
  • FIG. 10 is an external view of an HMD, which is a third application example of the electronic device; 1 is an external view of smart glasses; FIG. FIG. 11 is an external view of a TV, which is a fourth application example of the electronic device; FIG. 12 is an external view of a smartphone, which is a fifth application example of the electronic device;
  • Embodiments of a display device and an electronic device will be described below with reference to the drawings.
  • the main components of the display device and the electronic device will be mainly described below, the display device and the electronic device may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of a display device 1 according to the first embodiment of the present disclosure.
  • the display device 1 in FIG. 1 can be exemplified by an organic EL display device, a liquid crystal display device, a plasma display device, and the like.
  • the organic EL display device utilizes electroluminescence of an organic material, and an organic EL element (hereinafter referred to as OLED: Organic Light Emitting Device) using a phenomenon of light emission when an electric field is applied to an organic thin film is used as a pixel. is used as a light-emitting element (electro-optical element) for
  • OLED Organic Light Emitting Device
  • a display device 1 in FIG. 1 A display device 1 in FIG. 1
  • the pixel array section 2 has a plurality of pixels 8 arranged in row and column directions. Each pixel 8 has a plurality of sub-pixels 8a.
  • the plurality of sub-pixels 8a includes, for example, three sub-pixels 8a of red, blue and green.
  • the plurality of sub-pixels 8a may include sub-pixels 8a of colors other than red, blue and green (for example, white).
  • the sub-pixels 8a may be collectively referred to as pixels 8 herein.
  • Each sub-pixel 8a in the pixel 8 has a display element and a pixel circuit, as will be described later.
  • the display element is, for example, an OLED.
  • the display element may be a liquid crystal element or a self-luminous element other than an OLED.
  • the pixel array section 2 has a plurality of scanning lines WSL arranged for each pixel group in the row direction, and a plurality of signal lines SIG arranged for each pixel group in the column direction. Pixels 8 are provided near each intersection of these scanning lines WSL and signal lines SIG.
  • the row direction is sometimes called the horizontal line direction
  • the column direction is sometimes called the vertical line direction.
  • the scanning line driving section 3 sequentially drives the scanning lines WSL.
  • the signal line driving unit 4 drives the plurality of signal lines SIG in the horizontal line direction at the same timing in synchronization with the timing at which the scanning line WSL drives each horizontal line.
  • Driving the signal lines SIG means supplying a grayscale signal corresponding to each signal line SIG.
  • the video signal processing unit 5 performs predetermined signal processing on a video signal supplied from the outside (for example, a processor) to generate a gradation signal.
  • the predetermined signal processing is, for example, gamma correction, overdrive correction, or the like.
  • the timing generation unit 6 supplies timing control signals to the scanning line driving unit 3 and the signal line driving unit 4 based on the synchronization signal supplied from the outside, and the scanning line driving unit 3 and the signal line driving unit 4 are operated. operate synchronously.
  • the number of pixels in the pixel array section 2 in FIG. 1 is not particularly limited.
  • the scanning line driving section 3 may be arranged at both ends in the horizontal line direction. Further, in order to divide and drive the plurality of signal lines SIG in the horizontal line direction, a plurality of signal line driving units 4 may be provided.
  • FIG. 2 is a circuit diagram showing an example of the internal configuration of the pixel circuit 11 according to the first embodiment.
  • FIG. 2 shows an example of the pixel circuit 11 that controls light emission of the OLED 12 when the OLED 12 is used as a display element.
  • the pixel circuit 11 of FIG. 2 has four transistors Q1-Q4 called 4Tr2C and two capacitors (a first capacitor Cs and a second capacitor Csub).
  • the four transistors Q1-Q4 in the pixel circuit 11 are called drive transistor Q1, sampling transistor Q2, drive scan transistor Q3, and auto-zero transistor Q4.
  • the drive transistor Q1 may be abbreviated as Drv transistor Q1, the sampling transistor Q2 as WS transistor Q2, the drive scan transistor Q3 as DS transistor Q3, and the auto-zero transistor Q4 as AZ transistor Q4.
  • the pixel circuit 11 of FIG. 2 shows an example in which the Drv transistor Q1, the WS transistor Q2, the DS transistor Q3, and the AZ transistor Q4 are composed of P-type MOS (Metal-Oxide-Semiconductor) transistors. , N-type MOS transistors.
  • P-type MOS Metal-Oxide-Semiconductor
  • the DS transistor Q3 and the Drv transistor Q1 are cascode-connected between the power supply voltage node VCCP and the anode of the OLED12.
  • the WS transistor Q2 is connected between the signal line SIG and the gate of the Drv transistor Q1.
  • a signal input to the gate of the WS transistor Q2 is called a WS signal
  • a signal input to the gate of the DS transistor Q3 is called a DS signal.
  • a gradation signal and an offset signal are supplied to the signal line SIG at different timings.
  • the AZ transistor Q4 is connected between the anode of the OLED 12 and the ground voltage node VSSP. An AZ signal is supplied to the gate of the AZ transistor Q4. If the AZ transistor Q4 is a P-type MOS transistor, the source-drain current of the Drv transistor Q1 flows through the AZ transistor Q4 to the ground voltage node VSSP when the AZ signal is low. Therefore, while the AZ transistor Q4 is on, the anode voltage of the OLED 12 is suppressed from rising, and no current flows through the OLED 12.
  • a first capacitor Cs is connected between the gate and source of the Drv transistor Q1.
  • a second capacitor Csub is connected between the source and drain of the DS transistor Q3. That is, the first capacitor Cs and the second capacitor Csub are connected in series between the power supply voltage node VCCP and the gate of the Drv transistor Q1.
  • the first capacitor Cs is sometimes called a pixel capacitance
  • the second capacitor Csub is sometimes called an auxiliary capacitance.
  • the first capacitor Cs and the second capacitor Csub are, for example, MIM (Metal-Insulator-Metal) capacitors.
  • MIM Metal-Insulator-Metal
  • at least one electrode of the capacitor is arranged in the wiring layer.
  • the cathode of the OLED 12 is fixed at a predetermined voltage (eg ground voltage).
  • FIG. 3 is a timing chart showing an example of the operation of the pixel circuit 11 according to the first embodiment.
  • the signal line driving section 4 generates driving voltages for all the signal lines SIG each time the scanning line driving section 3 drives one scanning line WSL.
  • a plurality of scanning lines WSL are provided in one frame, and a plurality of pixels connected to one scanning line WSL is called one horizontal line (1H).
  • FIG. 3 shows a timing chart of typical signals in the pixel circuit when all pixels in one frame are driven in turn for each horizontal line.
  • a signal DS is a gate signal of the DS transistor Q3.
  • Signal AZ is the gate signal of AZ transistor Q4.
  • Signal WS is the gate signal of WS transistor Q2.
  • the operation of the pixel circuit in FIG. 2 will be described below based on the timing chart in FIG. First, at time t1, the signal AZ transitions from high to low, so that the AZ transistor Q4 turns on and the OLED 12 stops emitting light. Also, the WS transistor Q2 is turned on, and the offset voltage Vofs on the signal line SIG is supplied to one end of the first capacitor Cs. At this time, the DS transistor Q3 is on, and the power supply voltage VCCP is supplied to the other end of the first capacitor Cs. Therefore, a voltage of (VCCP-Vofs) is applied across the first capacitor Cs.
  • the DS transistor Q3 is turned off. As a result, part of the charge accumulated in the first capacitor Cs moves to the second capacitor Csub, and the charge is distributed. Specifically, electric charges corresponding to the threshold voltage of the Drv transistor Q1 are accumulated in the first capacitor Cs.
  • the WS transistor Q2 is turned off.
  • the signal line voltage Vsig is supplied to the signal line SIG.
  • the WS transistor Q2 is turned on, and the signal line voltage Vsig is supplied to the gate of the Drv transistor Q1. Since the threshold voltage of the Drv transistor Q1 is corrected by the first capacitor Cs, a voltage obtained by performing offset correction and threshold correction with respect to the signal line voltage Vsig is applied between the gate and source of the Drv transistor Q1. be.
  • the first capacitor Cs and the second capacitor Csub are used for offset correction and threshold correction, for example.
  • the threshold value correction it is possible to correct variations in the threshold voltage of the Drv transistor Q1, thereby suppressing deterioration in image quality of the display image.
  • surface roughness can be corrected by threshold correction.
  • the larger the capacitance of the first capacitor Cs and the second capacitor Csub the more appropriately the correction can be performed.
  • FIG. 4 is a cross-sectional view showing an example of the configuration of the first capacitor Cs and the second capacitor Csub according to the first embodiment.
  • FIG. 5 is a plan view showing an example of the configuration of the first capacitor Cs and the second capacitor Csub according to the first embodiment.
  • Layers L1, L2, and L3 are wiring layers, and are layers in which, for example, wiring and one electrode part of a capacitor are arranged.
  • the layer L1 is the lowest layer and the layer L3 is the uppermost layer.
  • the layer L11 is a layer between the layer L1 and the layer L2, and is a layer in which, for example, the other electrode portion of the capacitor is arranged.
  • the layers L1, L2, and L3 may be layers between wiring layers, and the layer L11 may be a wiring layer. Wirings arranged in different layers, and wirings and electrode portions arranged in different layers are partially electrically connected by vias V (columnar electrodes), for example.
  • the pixel circuit 11 shown in FIGS. 4 and 5 includes a first capacitor Cs, a second capacitor Csub, a metal layer ML, and a via V.
  • the first capacitor Cs has two electrode portions and holds a first voltage for operation of the OLED 12 . More specifically, the first capacitor Cs has a first electrode portion E1 and a second electrode portion E2. The first electrode portion E1 and the second electrode portion E2 are arranged with an insulating layer interposed therebetween.
  • the second capacitor Csub is arranged in the same layer as the first capacitor Cs.
  • a second capacitor Csub has two electrodes and holds a second voltage for operation of the OLED 12 .
  • the second voltage is, for example, different than the first voltage. That is, the first capacitor Cs and the second capacitor Csub have different functions. However, the second voltage may be the same as the first voltage.
  • the two electrode portions of the second capacitor Csub are arranged in the same layer as the two electrode portions of the first capacitor Cs. More specifically, the second capacitor Csub has a third electrode portion E3 and a fourth electrode portion E4.
  • the third electrode portion E3 and the fourth electrode portion E4 are arranged with an insulating layer interposed therebetween.
  • the first electrode part E1 (first electrode) is arranged on the layer L1, for example.
  • the second electrode part E2 (second electrode) is arranged on the layer L11, for example.
  • the lower first electrode portion E1 is formed larger than the upper second electrode portion E2 by the manufacturing process. That is, the second electrode portion E2 is included in the first electrode portion E1 when viewed from the stacking direction.
  • the stacking direction is the vertical direction along the paper surface of FIG. 4 and the vertical direction of the paper surface of FIG.
  • the third electrode portion E3 (third electrode) is arranged on the layer L1, which is the same layer as the first electrode portion E1.
  • the fourth electrode portion E4 (fourth electrode) is arranged on the layer L11, which is the same layer as the second electrode portion E2.
  • the lower third electrode portion E3 is formed larger than the upper fourth electrode portion E4 by the manufacturing process. That is, the fourth electrode portion E4 is included in the third electrode portion E3 when viewed from the stacking direction.
  • one electrode portion of the first capacitor Cs and one electrode portion of the second capacitor Csub are common electrode portions.
  • a common electrode portion is one electrode portion of a certain capacitor, and is an electrode portion electrically connected between a plurality of capacitors.
  • the common electrode portion is arranged in each of the two layers in which the two electrode portions of the capacitor are arranged.
  • the second electrode portion E2 arranged on the layer L11 and the third electrode portion E3 arranged on the layer L1 are common electrode portions.
  • the source DRs of the Drv transistor Q1 is connected to the node between the first capacitor Cs and the second capacitor Csub. Therefore, the source DRs is electrically connected to one electrode portion (one end) of each capacitor electrically connected between the first capacitor Cs and the second capacitor Csub. In the examples shown in FIGS. 4 and 5, the source DRs is electrically connected to the common electrode portion, that is, the second electrode portion E2 and the third electrode portion E3.
  • the gate DRg of the Drv transistor Q1 is connected to the other end of the first capacitor Cs.
  • the gate DRg is electrically connected to the first electrode portion E1.
  • the power supply voltage node VCCP is connected to the other end of the second capacitor Csub.
  • the power supply voltage VCCP is input to the fourth electrode portion E4 via the wiring of the layer L2.
  • the metal layer ML is arranged in a layer different from the first capacitor Cs and the second capacitor Csub.
  • the metal layer ML is arranged, for example, on the layer L2.
  • the metal layer ML is electrically connected to the common electrode portion, that is, the second electrode portion E2 and the third electrode portion E3. Therefore, the metal layer ML is also electrically connected to the source DRs.
  • the metal layer ML is arranged so as to overlap at least one electrode portion of at least one capacitor when viewed from the stacking direction.
  • “overlapping” indicates that the outer edge of the metal layer ML does not necessarily have to be located outside the outer edge of the electrode portion in plan view.
  • the metal layer ML is arranged to cover at least one electrode portion of at least one capacitor when viewed from the stacking direction.
  • “cover” indicates that the outer edge of the metal layer ML is located outside the outer edge of the electrode portion in plan view.
  • the metal layer ML covers the first electrode portion E1 in plan view. More preferably, the metal layer ML is arranged to cover the first electrode portion E1. However, the metal layer ML does not necessarily have to be arranged so as to cover the first electrode portion E1.
  • the metal layer ML is arranged so as to cover the first electrode portion E1 electrically connected to the gate DRg when viewed from the stacking direction. Moreover, the metal layer ML is arranged so that at least a part thereof overlaps with the third electrode part E3 when viewed from the stacking direction. This is for connecting the metal layer ML and the third electrode portion E3 through the via V (via V2).
  • the via V is provided so as to extend in the stacking direction.
  • a plurality of vias V electrically connect each common electrode portion and the metal layer ML.
  • the metal layer ML is arranged through a plurality of vias V to electrically connect the respective common electrode portions. More specifically, the via V electrically connects the second electrode portion E2 and the third electrode portion E3 arranged in different layers through the metal layer ML.
  • the via V has a via V1 and a via V2.
  • the via V1 electrically connects the second electrode portion E2 and the metal layer ML.
  • the via V2 electrically connects the third electrode portion E3 and the metal layer ML.
  • the capacitance of the first capacitor Cs is usually determined by the overlapping area of the first electrode portion E1 and the second electrode portion E2 when viewed from the stacking direction. However, increasing the overlapping area is limited by layout and area restrictions. Here, the capacitance of the first capacitor Cs can be improved by using the parasitic capacitance in the circuit.
  • the first electrode portion E1 is larger than the second electrode portion E2, and the metal layer ML is larger than the first electrode portion E1. Therefore, as shown in FIG. 5, part of the metal layer ML faces part of the first electrode portion E1. That is, the metal layer ML is arranged to cover the first electrode portion E1, which is arranged to cover the common electrode portion (second electrode portion E2) and is different from the common electrode portion, when viewed from the stacking direction. As a result, as shown in FIG. 4, a parasitic capacitance Cp1 is generated between the metal layer ML and the first electrode portion E1 facing each other. Note that the parasitic capacitance Cp1 does not occur in the region of the second electrode portion E2 in plan view.
  • the second electrode portion E2, the third electrode portion E3, and the metal layer ML are electrically connected to the source DRs.
  • a first electrode portion E1 covered with the metal layer ML and different from the common electrode portion (second electrode portion E2) is electrically connected to the gate DRg. Therefore, the parasitic capacitance Cp1 is the parasitic capacitance Cgs between the gate and source of the Drv transistor Q1, and can improve the capacitance of the first capacitor Cs.
  • a signal line SIG is arranged on a layer L3 above the layers L1 and L2.
  • parasitic capacitance is generated between the first electrode portion E1 and the signal line SIG.
  • the first electrode portion E1 is electrically connected to the gate DRg. Therefore, the parasitic capacitance may adversely affect the operation of the Drv transistor Q1 and increase noise.
  • the metal layer ML is arranged so as to cover the first electrode portion E1 electrically connected to the gate DRg and different from the common electrode portion when viewed from the stacking direction. be.
  • the metal layer ML is arranged in the layer L2 between the layer L1 in which the first electrode portion E1 is arranged and the layer L3 in which the signal line SIG is arranged. Therefore, the metal layer ML is arranged between the first electrode portion E1 and the signal line SIG to shield the first electrode portion E1. As a result, the influence of parasitic capacitance in the first electrode portion E1 (gate DRg) can be suppressed, and noise can be suppressed.
  • the voltage supply wiring and the signal line SIG are arranged on the same layer L3, they may be arranged on separate layers.
  • the capacitance of the second capacitor Csub is usually determined by the overlapping area of the third electrode portion E3 and the fourth electrode portion E4 when viewed from the stacking direction.
  • increasing the overlapping area is limited by layout and area restrictions.
  • the effective capacitance of the second capacitor Csub can be improved by using the parasitic capacitance within the circuit.
  • a voltage supply wiring for supplying a predetermined voltage (power supply voltage VCCP) is arranged on a layer L3 above the layers L1 and L2.
  • a parasitic capacitance Cp2 is generated between the power supply wiring and the metal layer ML, as shown in FIG.
  • the third electrode portion E3 and the metal layer ML are electrically connected to the source DRs.
  • a fourth electrode portion E4 different from the common electrode portion in at least one capacitor (second capacitor Csub) is electrically connected to the voltage supply wiring. Therefore, the parasitic capacitance Cp2 can improve the effective capacitance of the second capacitor Csub.
  • the overlapping area with the metal layer ML may be increased by enlarging the voltage supply wiring or the like. Thereby, the parasitic capacitance Cp2 can be further increased. As a result, the second capacitor Csub can be made even larger.
  • the first capacitor Cs and the second capacitor Csub are arranged in the same layer. As a result, two capacitors can be formed at once, so the number of steps and costs can be reduced.
  • FIG. 6 is a cross-sectional view showing an example of the configuration of the first capacitor Cs and the second capacitor Csub according to the first comparative example.
  • the first comparative example differs from the first embodiment in that two first capacitors Cs and two second capacitors Csub are arranged in different layers.
  • the third electrode portion E3 is arranged on the layer L2, and the fourth electrode portion E4 is arranged on the layer L21.
  • Layer L21 is a layer between layer L2 and layer L3. In this case, since the first capacitor Cs and the second capacitor Csub are separately formed, the number of steps is increased and the cost is increased.
  • the first capacitor Cs and the second capacitor Csub can be formed at once, and the number of steps and cost can be reduced.
  • the second electrode portion E2 and the third electrode portion E3, which are common electrode portions, are arranged in two layers different from each other.
  • the capacitance of the first capacitor Cs and the second capacitor Csub can be increased by the parasitic capacitance in the circuit.
  • the increase in capacitance can make correction such as threshold value correction more advantageous, and for example, surface roughness can be suppressed and image quality can be improved.
  • the first electrode portion E1 electrically connected to the gate DRg can be shielded. As a result, the influence of noise due to the parasitic capacitance from the signal line SIG to the gate DRg can be suppressed, and the image quality can be improved.
  • FIG. 7 is a cross-sectional view showing an example of the configuration of the first capacitor Cs and the second capacitor Csub according to the second comparative example.
  • the second comparative example differs from the first embodiment in that the common electrodes of the two capacitors are arranged in the same layer.
  • the first electrode portion E1 and the third electrode portion E3 are electrically connected.
  • the first electrode portion E1 and the third electrode portion E3 are electrically connected to the source DRs.
  • the second electrode portion E2 is electrically connected to the gate DRg. In this case, the influence of noise due to parasitic capacitance from the signal line SIG to the second electrode portion E2 may increase.
  • the first electrode portion E1 electrically connected to the gate DRg is arranged on the lower layer L1.
  • the common electrode portion (metal layer ML) is arranged so as to cover the first electrode portion E11 when viewed from the stacking direction.
  • the first electrode portion E1 can be shielded, and the generation of parasitic capacitance and noise can be suppressed.
  • image quality can be improved.
  • the parasitic capacitance in the circuit can improve the effective capacitance of the first capacitor Cs and the second capacitor Csub. As a result, threshold value correction and the like can be performed more appropriately, and image quality can be improved.
  • first capacitors Cs and second capacitors Csub have been described. However, three or more capacitors may be provided. In this case, the multiple capacitors are arranged in the same layer. A plurality of capacitors each hold a voltage (charge) associated with the operation of OLED 12 . Also, a plurality of sets of the first capacitor Cs and the second capacitor Csub may be provided. In this case, the layers arranged between each set may be different.
  • the first capacitor Cs and the second capacitor Csub are electrically connected to the Drv transistor Q1 for threshold correction of the Drv transistor Q1.
  • the Drv transistor Q1 is a transistor that drives the OLED 12 based on the signal voltage held in the first capacitor Cs. However, depending on the purpose of providing the capacitor, it is not necessarily limited to the Drv transistor Q1.
  • the first capacitor Cs and the second capacitor Csub may be electrically connected to other transistors involved in the operation of the OLED 12, such as WS transistor Q2, DS transistor Q3 or AZ transistor Q4.
  • the common electrode portion of the two first capacitors Cs and second capacitors Csub is electrically connected to the source of the transistor (Drv transistor Q1).
  • terminals other than the source of the transistor may be electrically connected to the common electrode portion.
  • the first capacitor Cs and the second capacitor Csub are MIM capacitors.
  • other capacitors are possible, as will be explained later with reference to the third and fourth embodiments.
  • the embodiment of the present disclosure can be applied when a plurality of capacitors having common electrodes are provided without being limited to the first embodiment.
  • FIG. 8 is a circuit diagram showing an example of the internal configuration of the pixel circuit 11a according to the modification of the first embodiment.
  • the modified example of the first embodiment differs from the first embodiment in the conductivity type of the transistors in the pixel circuit. Differences will be mainly described below.
  • the pixel circuit 11 in FIG. 2 has four transistors Q1 to Q4 made up of P-type MOS transistors, but may be made up of N-type MOS transistors.
  • FIG. 8 is a circuit diagram of a modified pixel circuit 11a in which the transistors Q1 to Q4 in the pixel circuit 11 of FIG. 2 are composed of N-type MOS transistors Q1a, Q2a, Q3a and Q4a.
  • the pixel circuit 11a in FIG. 8 performs the same operation as the pixel circuit 11 in FIG. 2, although the conductivity type is different.
  • the transistors may have different conductivity types as in the modification of the first embodiment. Also in this case, an effect equivalent to that of the first embodiment can be obtained.
  • FIG. 9 is a circuit diagram showing an example of the internal configuration of the pixel circuit 11a according to the second embodiment. 2nd Embodiment is provided with the capacitor Coled compared with 1st Embodiment. Differences will be mainly described below.
  • a capacitor Coled is arranged in parallel with the OLED 12 in the pixel circuit 11b of FIG.
  • Capacitor Coled is an auxiliary capacitance.
  • a capacitor Coled may be provided as in the second embodiment. Also in this case, an effect equivalent to that of the first embodiment can be obtained.
  • FIG. 10 is a circuit diagram showing an example of the internal configuration of the pixel circuit 11c according to the third embodiment.
  • the third embodiment differs from the first embodiment in the common electrodes of the two capacitors. Differences will be mainly described below.
  • a capacitor C1 and a capacitor C2 are provided instead of the first capacitor Cs and the second capacitor Csub. Although only one capacitor is shown in the circuit diagram shown in FIG. 10, two capacitors C1 and C2 connected in parallel are provided.
  • Capacitor C1 and capacitor C2 are connected between gate DRg and ground voltage node VSSP. Capacitor C1 and capacitor C2 are connected in parallel with each other. Therefore, capacitor C1 and capacitor C2 have a common electrode. A common electrode of the capacitor C1 and the capacitor C2 is electrically connected to the gate DRg of the Drv transistor Q1.
  • Capacitor C1 and capacitor C2 are, for example, an MIM capacitor and a MOM (Metal-Oxide-Metal) capacitor, respectively.
  • the WS transistor Q2 is CMOS, and the AZ transistor Q4 is not provided.
  • the WS transistor Q2 has a WS transistor Q2n and a WS transistor Q2p connected in parallel to form a transfer gate.
  • WS transistor Q2n is an N-type MOS transistor, and receives signal WSn at its gate.
  • the WS transistor W2p is a P-type MOS transistor and has a gate to which a signal WSp is input.
  • the on/off timings of the WS transistor W2n and the WS transistor W2p are controlled to have a predetermined phase difference. As a result, regardless of the amplitude level of signals to other pixels in the same row, it is possible to reduce the influence of waveform blunting of the write scanning pulse on the mobility correction period, and to reduce display unevenness.
  • FIG. 11 is a cross-sectional view showing an example of the configuration of capacitors C1 and C2 according to the third embodiment.
  • FIG. 12 is a plan view showing an example of the configuration of capacitors C1 and C2 according to the third embodiment.
  • the capacitor C1 has a first electrode portion E1 and a second electrode portion E2.
  • the capacitor C2 has a third electrode portion E3 and a fourth electrode portion E4.
  • the common electrode portions are the second electrode portion E2 and the third electrode portion E3.
  • the first electrode portion E1 is larger than the second electrode portion E2, and the metal layer ML is larger than the first electrode portion E1. Therefore, as shown in FIG. 12, part of the metal layer ML faces part of the first electrode portion E1. As a result, as shown in FIG. 11, a parasitic capacitance Cp1 is generated between the metal layer ML and the first electrode portion E1.
  • the second electrode portion E2, the third electrode portion E3, and the metal layer ML are electrically connected to the gate DRg.
  • the first electrode portion E1 covered with the metal layer ML and different from the common electrode portion (second electrode portion E2) is electrically connected to the voltage supply wiring.
  • the first electrode portion E1 is electrically connected to the ground voltage node VSSP, and the potential is fixed.
  • the fourth electrode portion E4 is also electrically connected to the ground voltage node VSSP and fixed in potential. Therefore, the parasitic capacitance Cp1 can improve the capacitance of the capacitors C1 and C2.
  • the common electrode portion of the two capacitors C1 and C2 may be electrically connected to the gate DRg of the transistor (Drv transistor Q1). Also in this case, an effect equivalent to that of the first embodiment can be obtained.
  • FIG. 13 is a circuit diagram showing an example of the internal configuration of the pixel circuit 11d according to the fourth embodiment.
  • the fourth embodiment differs in circuit configuration from the third embodiment. Differences will be mainly described below.
  • the Drv transistor Q1 and the DS transistor Q3 are N-type MOS transistors.
  • the capacitor C1 and the capacitor C2 are, for example, a MOM capacitor and a MOS capacitor, respectively.
  • the fourth embodiment as in the third embodiment, the common electrode portion of the two capacitors C1 and C2 is electrically connected to the gate DRg of the Drv transistor Q1. Therefore, the fourth embodiment can obtain the same effect as the third embodiment.
  • FIG. 14 is a circuit diagram showing an example of the internal configuration of the pixel circuit 11e according to the fifth embodiment.
  • the fifth embodiment differs in circuit configuration from the third embodiment. Differences will be mainly described below.
  • the capacitors C1 and C2 are connected between the power supply voltage node VCCP and the gate DRg of the Drv transistor Q1.
  • the capacitor C1 and the capacitor C2 are, for example, an MIM capacitor and a MOM capacitor, respectively.
  • a signal relay line is arranged between the signal line SIG and the gate DRg (WS transistor Q2) of the Drv transistor Q1.
  • AZ transistors Q41, Q42, Q43 and a capacitor Ca are also provided.
  • AZ1 signal, AZ2 signal and AZ3 signal are input to the gates of AZ transistors Q41, Q42 and Q43, which are P-type MOS transistors, respectively.
  • the common electrode portion of the two capacitors C1 and C2 is electrically connected to the gate DRg of the Drv transistor Q1. Therefore, the fifth embodiment can obtain the same effect as the third embodiment.
  • FIG. 15 is a circuit diagram showing an example of the internal configuration of the pixel circuit 11f according to the sixth embodiment.
  • the sixth embodiment differs in circuit configuration from the third embodiment.
  • the capacitors C1 and C2 are connected between the power supply voltage node VCCP and the gate DRg of the Drv transistor Q1.
  • the common electrode portion of the two capacitors C1 and C2 is electrically connected to the gate DRg of the Drv transistor Q1. Therefore, the sixth embodiment can obtain the same effect as the third embodiment.
  • FIG. 16A and 16B are diagrams showing the internal configuration of a vehicle 100 that is a first application example of an electronic device 50 that includes the display device 1 according to the present disclosure.
  • 16A is a view showing the interior of vehicle 100 from the rear to the front of vehicle 100
  • FIG. 16B is a view showing the interior of vehicle 100 from the oblique rear to oblique front of vehicle 100.
  • FIG. 16A is a view showing the interior of vehicle 100 from the rear to the front of vehicle 100
  • FIG. 16B is a view showing the interior of vehicle 100 from the oblique rear to oblique front of vehicle 100.
  • a vehicle 100 in FIGS. 16A and 16B has a center display 101, a console display 102, a head-up display 103, a digital rear mirror 104, a steering wheel display 105, and a rear entertainment display 106.
  • the center display 101 is arranged on the dashboard 107 at a location facing the driver's seat 108 and the passenger's seat 109 .
  • FIG. 16 shows an example of a horizontally elongated center display 101 extending from the driver's seat 108 side to the front passenger's seat 109 side, but the screen size and layout of the center display 101 are arbitrary.
  • Information detected by various sensors can be displayed on the center display 101 .
  • the center display 101 displays images captured by an image sensor, images of distances to obstacles in front of and to the sides of the vehicle measured by a ToF sensor, body temperature of passengers detected by an infrared sensor, and the like. Displayable.
  • Center display 101 can be used, for example, to display at least one of safety-related information, operation-related information, lifelogs, health-related information, authentication/identification-related information, and entertainment-related information.
  • the safety-related information includes information such as the detection of dozing off, the detection of looking away, the detection of mischief by a child riding in the same vehicle, the presence or absence of a seatbelt being worn, the detection of an abandoned passenger, and the like. It is information detected by The operation-related information uses a sensor to detect a gesture related to the operation of the passenger. Detected gestures may include manipulation of various equipment within vehicle 100 . For example, it detects the operation of an air conditioner, a navigation device, an AV device, a lighting device, or the like.
  • the lifelog includes lifelogs of all crew members. For example, the lifelog includes a record of each occupant's behavior during the ride.
  • the health-related information detects the body temperature of the occupant using a temperature sensor, and infers the health condition of the occupant based on the detected body temperature.
  • an image sensor may be used to capture an image of the occupant's face, and the occupant's health condition may be estimated from the captured facial expression.
  • an automated voice conversation may be conducted with the passenger, and the health condition of the passenger may be estimated based on the content of the passenger's answers.
  • Authentication/identification-related information includes a keyless entry function that performs face authentication using a sensor, and a function that automatically adjusts seat height and position by face recognition.
  • the entertainment-related information includes a function of detecting operation information of the AV device by the passenger using a sensor, a function of recognizing the face of the passenger with the sensor, and providing content suitable for the passenger with the AV device.
  • the console display 102 can be used, for example, to display lifelog information.
  • Console display 102 is located near shift lever 111 on center console 110 between driver's seat 108 and passenger's seat 109 .
  • Information detected by various sensors can also be displayed on the console display 102 .
  • the console display 102 may display an image of the surroundings of the vehicle captured by an image sensor, or may display an image of the distance to obstacles around the vehicle.
  • the head-up display 103 is virtually displayed behind the windshield 112 in front of the driver's seat 108 .
  • the heads-up display 103 can be used to display at least one of safety-related information, operation-related information, lifelogs, health-related information, authentication/identification-related information, and entertainment-related information, for example.
  • the heads-up display 103 is often placed virtually in front of the driver's seat 108 and is therefore used to display information directly related to the operation of the vehicle 100, such as vehicle 100 speed and fuel (battery) level. Are suitable.
  • the digital rear mirror 104 can display not only the rear of the vehicle 100 but also the state of the occupants in the rear seats. be able to.
  • the steering wheel display 105 is arranged near the center of the steering wheel 113 of the vehicle 100 .
  • the steering wheel display 105 can be used, for example, to display at least one of safety-related information, operational-related information, lifelogs, health-related information, authentication/identification-related information, and entertainment-related information.
  • lifelog information such as the driver's body temperature and information regarding the operation of AV equipment, air conditioning equipment, and the like.
  • the rear entertainment display 106 is attached to the rear side of the driver's seat 108 and the passenger's seat 109, and is intended for viewing by passengers in the rear seats.
  • Rear entertainment display 106 can be used, for example, to display at least one of safety-related information, operation-related information, lifelogs, health-related information, authentication/identification-related information, and entertainment-related information.
  • information relevant to the rear seat occupants is displayed. For example, information about the operation of an AV device or an air conditioner may be displayed, or the results obtained by measuring the body temperature of passengers in the rear seats with a temperature sensor may be displayed.
  • the display device 1 can be applied to the center display 101, console display 102, head-up display 103, digital rear mirror 104, steering wheel display 105, and rear entertainment display 106.
  • the display device 1 according to the present disclosure can be applied not only to various displays used in vehicles, but also to displays mounted on various electronic devices 50 .
  • FIG. 17A is a front view of a digital camera 120 as a second application example of the electronic device 50
  • FIG. 17B is a rear view of the digital camera 120.
  • the digital camera 120 in FIGS. 17A and 17B shows an example of a single-lens reflex camera with an interchangeable lens 121, it can also be applied to a camera in which the lens 121 is not interchangeable.
  • FIGS. 17A and 17B when the photographer holds the grip 123 of the camera body 122, looks through the electronic viewfinder 124, determines the composition, adjusts the focus, and presses the shutter 125,
  • the shooting data is saved in the memory of the On the rear side of the camera, as shown in FIG. 17B, a monitor screen 126 for displaying photographed data and the like, a live image and the like, and an electronic viewfinder 124 are provided.
  • a sub-screen for displaying setting information such as shutter speed and exposure value is provided on the upper surface of the camera.
  • the display device 1 By applying the display device 1 according to the present disclosure to the monitor screen 126, electronic viewfinder 124, sub-screen, etc. used in cameras, it is possible to reduce costs and improve display quality.
  • the display device 1 according to the present disclosure can also be applied to a head-mounted display (hereinafter referred to as HMD).
  • HMD head-mounted display
  • the HMD can be used for VR (Virtual Reality), AR (Augmented Reality), MR (Mixed Reality), SR (Substitutional Reality), or the like.
  • FIG. 18A is an external view of the HMD 130, which is a third application example of the electronic device 50.
  • FIG. The HMD 130 of FIG. 18A has a wearing member 131 for wearing so as to cover human eyes. This mounting member 131 is fixed by being hooked on a human ear, for example.
  • a display device 132 is provided inside the HMD 130 , and the wearer of the HMD 130 can view a stereoscopic image or the like on the display device 132 .
  • the HMD 130 has, for example, a wireless communication function and an acceleration sensor, and can switch stereoscopic images and the like displayed on the display device 132 according to the posture and gestures of the wearer.
  • the display device 1 shown in FIG. 1 can be applied to the display device 132 of FIG. 18A.
  • the HMD 130 may be provided with a camera to capture an image of the wearer's surroundings, and the display device 132 may display an image obtained by synthesizing the image captured by the camera and an image generated by a computer.
  • a camera is placed on the back side of the display device 132 that is visually recognized by the wearer of the HMD 130, and the surroundings of the wearer's eyes are photographed with this camera. By displaying it on the display, people around the wearer can grasp the wearer's facial expressions and eye movements in real time.
  • FIG. 18B the display device 1 according to the present disclosure can also be applied to smart glasses 130a that display various information on glasses 134.
  • FIG. A smart glass 130 a in FIG. 18B has a body portion 135 , an arm portion 136 and a barrel portion 137 .
  • the body portion 135 is connected to the arm portion 136 .
  • the body portion 135 is detachable from the glasses 134 .
  • the body portion 135 incorporates a control board and a display portion for controlling the operation of the smart glasses 130a.
  • the body portion 135 and the lens barrel are connected to each other via an arm portion 136 .
  • the lens barrel portion 137 emits the image light emitted from the main body portion 135 via the arm portion 136 to the lens 138 side of the glasses 134 .
  • This image light enters the human eye through lens 138 .
  • the wearer of the smart glasses 130a in FIG. 18B can visually recognize not only the surrounding situation but also various information emitted from the lens barrel 137 in the same manner as ordinary glasses.
  • the display device 1 according to the present disclosure can also be applied to a television device (hereinafter referred to as TV).
  • TV television device
  • FIG. 19 is an external view of a TV 330, which is a fourth application example of the electronic device 50.
  • the TV 330 has an image display screen portion 331 including, for example, a front panel 332 and a filter glass 333 .
  • the display device 1 according to the present disclosure can be applied to the video display screen section 331 .
  • the TV 330 with low cost and excellent display quality can be realized.
  • FIG. 20 is an external view of a smartphone 600 that is a fifth application example of the electronic device 50.
  • the smartphone 600 includes a display unit 602 that displays various types of information, and an operation unit that includes buttons and the like for accepting scanning input by the user.
  • the display device 1 according to the present disclosure can be applied to the display unit 602 .
  • this technique can take the following structures.
  • a light emitting element a first capacitor having a first electrode and a second electrode; a second capacitor having a third electrode and a fourth electrode; a driving transistor that supplies a current corresponding to the voltage accumulated in the first capacitor and the voltage accumulated in the second capacitor to the light emitting element, the second electrode is electrically connected to the third electrode;
  • the display device wherein the second electrode and the third electrode are arranged in different layers.
  • the display device according to (1) further comprising a metal layer electrically connected to the third electrode.
  • the display device wherein the metal layer is arranged to cover the first electrode and the second electrode when viewed from the stacking direction.
  • the metal layer is arranged so as to overlap with the first electrode arranged to cover the second electrode when viewed from the stacking direction.
  • the first electrode is electrically connected to the gate of the drive transistor;
  • the display device wherein the second electrode, the third electrode and the metal layer are electrically connected to the source of the drive transistor.
  • the first electrode is electrically connected to a voltage supply wiring that supplies a predetermined voltage;
  • the display device according to (4), wherein the second electrode, the third electrode and the metal layer are electrically connected to the gate of the drive transistor.
  • the first electrode electrically connected to the gate is arranged so as to overlap the signal line when viewed from the stacking direction;
  • (11) further comprising a plurality of columnar electrode portions extending in the stacking direction and electrically connecting each of the second electrode and the third electrode to the metal layer; any one of (2) to (10), wherein the metal layer is arranged to electrically connect the second electrode and the third electrode via the plurality of columnar electrode portions;
  • each of the first capacitor and the second capacitor is a MIM (Metal-Insulator-Metal) capacitor, a MOM (Metal-Oxide-Metal) capacitor, or a MOS (Metal-Oxide-Semiconductor) capacitor;
  • MIM Metal-Insulator-Metal
  • MOM Metal-Oxide-Metal
  • MOS Metal-Oxide-Semiconductor
  • a light emitting element a first capacitor having a first electrode and a second electrode; a second capacitor having a third electrode and a fourth electrode; a driving transistor that supplies a current corresponding to the voltage accumulated in the first capacitor and the voltage accumulated in the second capacitor to the light emitting element, the second electrode is electrically connected to the third electrode;
  • the electronic device wherein the second electrode and the third electrode are arranged in different layers.

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Abstract

［課題］製造工程をより削減し、かつ、表示特性を向上させる。 ［解決手段］表示装置は、発光素子と、第１の電極および第２の電極を有する第１のキャパシタと、第３の電極および第４の電極を有する第２のキャパシタと、前記第１のキャパシタに蓄積された電圧と、第２のキャパシタに蓄積された電圧と、に応じた電流を前記発光素子に供給する駆動トランジスタと、を備え、前記第２の電極は、前記第３の電極と電気的に接続され、前記第２の電極と前記第３の電極は、それぞれ異なる層に配置される。

Description

表示装置及び電子機器
　本開示による実施形態は、表示装置及び電子機器に関する。
　近年、画像表示を行う表示装置の分野では、発光素子を含む画素（画素回路）が行列状に配置された平面型の表示装置が急速に普及している。平面型の表示装置としては、画素の発光素子として、デバイスに流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(Electro Luminescence)素子を用いた有機ＥＬ表示装置が開発され、商品化が進められている。
　画素回路内に、例えば、トランジスタの特性ばらつきの補正、及び、有機ＥＬ素子の容量の補助等に用いられる複数のキャパシタが設けられる場合がある（特許文献１参照）。
特開２００９－４７７６５号公報
　しかしながら、複数のキャパシタを複数の層に分けて配置すると、工程数が多くコストが高くまってしまう。また、レイアウト上の制約等により、キャパシタの静電容量を大きくすることが困難な場合がある。この場合、例えば、トランジスタの特性ばらつきの補正等を適切に行うことができなくなり、画質等の表示特性の向上が困難になってしまう可能性がある。
　そこで、本開示では、製造工程をより削減することができ、かつ、表示特性を向上させることができる表示装置及び電子機器を提供するものである。
　上記の課題を解決するために、本開示によれば、
　発光素子と、
　第１の電極および第２の電極を有する第１のキャパシタと、
　第３の電極および第４の電極を有する第２のキャパシタと、
　前記第１のキャパシタに蓄積された電圧と、第２のキャパシタに蓄積された電圧と、に応じた電流を前記発光素子に供給する駆動トランジスタと、を備え、
　前記第２の電極は、前記第３の電極と電気的に接続され、
　前記第２の電極と前記第３の電極は、それぞれ異なる層に配置される、表示装置が提供される。
　積層方向から見て、前記第１の電極および前記第２の電極と重なるように、前記第１のキャパシタおよび前記第２のキャパシタとは異なる層に配置され、前記第２の電極および前記第３の電極と電気的に接続される金属層をさらに備えてもよい。
　前記金属層は、積層方向から見て、前記第１の電極および前記第２の電極を覆うように配置されてもよい。
　前記金属層は、積層方向から見て、前記第２の電極を覆うように配置された前記第１の電極と重なるように配置されてもよい。
　前記第１の電極は、前記駆動トランジスタのゲートと電気的に接続され、
　前記第２の電極、前記第３の電極及び前記金属層は、前記駆動トランジスタのソースと電気的に接続されてもよい。
　前記第１の電極は、所定の電圧を供給する電圧供給配線と電気的に接続され、
　前記第２の電極、前記第３の電極及び前記金属層は、前記駆動トランジスタのゲートと電気的に接続されてもよい。
　前記金属層は、積層方向から見て、所定の電圧を供給する電圧供給配線と重なるように配置されてもよい。
　前記第４の電極は、前記電圧供給配線と電気的に接続されてもよい。
　前記金属層は、積層方向から見て、前記駆動トランジスタのゲートと電気的に接続される前記第１の電極と重なるように配置されてもよい。
　前記ゲートと電気的に接続される前記第１の電極は、積層方向から見て、信号線と重なるように配置され、
　前記金属層は、前記第１の電極が配置される層と、前記信号線が配置される層と、の間の層に配置されてもよい。
　積層方向に延伸するように設けられ、前記第２の電極および前記第３の電極のそれぞれと、前記金属層と、を電気的に接続させる複数の柱状電極部をさらに備え、
　前記金属層は、複数の前記柱状電極部を介して、前記第２の電極と前記第３の電極とを電気的に接続させるように配置されてもよい。
　前記第１のキャパシタは、前記駆動トランジスタの動作に関する第１電圧を蓄積し、
　前記第２のキャパシタは、前記第１電圧とは異なる第２電圧を蓄積してもよい。
　複数の前記キャパシタは、ＭＩＭ（Metal-Insulator-Metal）キャパシタ、ＭＯＭ（Metal-Oxide-Metal）キャパシタ及びＭＯＳ（Metal-Oxide-Semiconductor）キャパシタのうちの少なくとも１つ以上のキャパシタであってもよい。
　本開示によれば、発光素子と、
　第１の電極および第２の電極を有する第１のキャパシタと、
　第３の電極および第４の電極を有する第２のキャパシタと、
　前記第１のキャパシタに蓄積された電圧と、第２のキャパシタに蓄積された電圧と、に応じた電流を前記発光素子に供給する駆動トランジスタと、を備え、
　前記第２の電極は、前記第３の電極と電気的に接続され、
　前記第２の電極と前記第３の電極は、それぞれ異なる層に配置される、電子機器が提供される。
本開示の第１実施形態による表示装置の概略構成を示すブロック図である。 第１実施形態による画素回路の内部構成の一例を示す回路図である。 第１実施形態による画素回路１１の動作の一例を示すタイミングチャートである。 第１実施形態による第１キャパシタ及び第２キャパシタの構成の一例を示す断面図である。 第１実施形態による第１キャパシタ及び第２キャパシタの構成の一例を示す平面図である。 第１比較例による第１キャパシタ及び第２キャパシタの構成の一例を示す断面図である。 第２比較例による第１キャパシタ及び第２キャパシタの構成の一例を示す断面図である。 第１実施形態の変形例による画素回路の内部構成の一例を示す回路図である。 第２実施形態による画素回路の内部構成の一例を示す回路図である。 第３実施形態による画素回路の内部構成の一例を示す回路図である。 第３実施形態によるキャパシタ及びキャパシタの構成の一例を示す断面図である。 第３実施形態によるキャパシタ及びキャパシタの構成の一例を示す平面図である。 第４実施形態による画素回路の内部構成の一例を示す回路図である。 第５実施形態による画素回路の内部構成の一例を示す回路図である。 第６実施形態による画素回路の内部構成の一例を示す回路図である。 乗物の後方から前方にかけての乗物の内部の様子を示す図である。 乗物の斜め後方から斜め前方にかけての乗物の内部の様子を示す図である。 電子機器の第２適用例であるデジタルカメラの正面図である。 デジタルカメラの背面図である。 電子機器の第３適用例であるＨＭＤの外観図である。 スマートグラスの外観図である。 電子機器の第４適用例であるＴＶの外観図である。 電子機器の第５適用例であるスマートフォンの外観図である。
　以下、図面を参照して、表示装置及び電子機器の実施形態について説明する。以下では、表示装置及び電子機器の主要な構成部分を中心に説明するが、表示装置及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１実施形態）
　図１は本開示の第１実施形態による表示装置１の概略構成を示すブロック図である。図１の表示装置１は、有機ＥＬ表示装置、液晶表示装置、プラズマ表示装置などを例示することができる。これらの表示装置のうち、有機ＥＬ表示装置は、有機材料のエレクトロルミネッセンスを利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子（以下、ＯＬＥＤ：Organic Light Emitting Devise）を画素の発光素子（電気光学素子）として用いている。
　図１の表示装置１は、画素アレイ部２と、走査線駆動部３と、信号線駆動部４と、映像信号処理部５と、タイミング生成部６とを備えている。
　画素アレイ部２は、行方向及び列方向に複数個ずつ配置された画素８を有する。各画素８は、複数のサブ画素８ａを有する。複数のサブ画素８ａは、例えば、赤青緑の３つのサブ画素８ａを含む。複数のサブ画素８ａは、赤青緑以外の色（例えば白色）のサブ画素８ａを含んでいてもよい。本明細書では、サブ画素８ａを総称して画素８と呼ぶ場合もある。
　画素８内の各サブ画素８ａは、後述するように、表示素子と画素回路を有する。表示素子は、例えばＯＬＥＤである。なお、表示素子は、液晶素子でもよいし、ＯＬＥＤ以外の自発光素子でもよい。
　画素アレイ部２は、行方向の画素群ごとに配置される複数の走査線ＷＳＬと、列方向の画素群ごとに配置される複数の信号線ＳＩＧとを有する。これら走査線ＷＳＬと信号線ＳＩＧの各交点付近に画素８が設けられている。本明細書では、行方向を水平ライン方向と呼び、列方向を垂直ライン方向と呼ぶことがある。
　走査線駆動部３は、複数の走査線ＷＳＬを順繰りに駆動する。信号線駆動部４は、走査線ＷＳＬが各水平ラインを駆動するタイミングに同期させて、水平ライン方向の複数の信号線ＳＩＧを同タイミングで駆動する。信号線ＳＩＧの駆動とは、各信号線ＳＩＧに対応する階調信号を供給することを意味する。
　映像信号処理部５は、外部（例えばプロセッサなど）から供給される映像信号に対して所定の信号処理を行って、階調信号を生成する。所定の信号処理は、例えば、ガンマ補正やオーバードライブ補正などの処理である。
　タイミング生成部６は、外部から供給される同期信号に基づいて、走査線駆動部３と信号線駆動部４に対してタイミング制御信号を供給し、走査線駆動部３と信号線駆動部４を同期して動作させる。
　図１の画素アレイ部２内の画素数には特に制限はない。画素数が多い高精細の表示装置１では、走査線駆動部３が水平ライン方向の両端側に配置される場合がありうる。また、水平ライン方向の複数の信号線ＳＩＧをいくつかに分けて駆動するために、複数の信号線駆動部４を設ける場合もありうる。
　図２は第１実施形態による画素回路１１の内部構成の一例を示す回路図である。図２は、表示素子としてＯＬＥＤ１２を用いた場合のＯＬＥＤ１２の発光を制御する画素回路１１の一例を示している。図２の画素回路１１は、４Ｔｒ２Ｃと呼ばれる４つのトランジスタＱ１～Ｑ４と、２つのキャパシタ（第１キャパシタＣsと第２キャパシタＣsub）とを有する。本明細書では、画素回路１１内の４つのトランジスタＱ１～Ｑ４を、ドライブトランジスタＱ１、サンプリングトランジスタＱ２、ドライブスキャントランジスタＱ３、オートゼロトランジスタＱ４と呼ぶ。ドライブトランジスタＱ１を略してＤｒｖトランジスタＱ１、サンプリングトランジスタＱ２をＷＳトランジスタＱ２、ドライブスキャントランジスタＱ３をＤＳトランジスタＱ３、オートゼロトランジスタＱ４をＡＺトランジスタＱ４と呼ぶこともある。
　図２の画素回路１１では、ＤｒｖトランジスタＱ１、ＷＳトランジスタＱ２、ＤＳトランジスタＱ３、及びＡＺトランジスタＱ４をＰ型ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタで構成する例を示しているが、後述するように、Ｎ型ＭＯＳトランジスタで構成することも可能である。
　ＤＳトランジスタＱ３とＤｒｖトランジスタＱ１は、電源電圧ノードＶＣＣＰとＯＬＥＤ１２のアノードとの間にカスコード接続されている。ＷＳトランジスタＱ２は、信号線ＳＩＧとＤｒｖトランジスタＱ１のゲートとの間に接続されている。図２では、ＷＳトランジスタＱ２のゲートに入力される信号をＷＳ信号と呼び、ＤＳトランジスタＱ３のゲートに入力される信号をＤＳ信号と呼ぶ。信号線ＳＩＧには、階調信号とオフセット信号とがタイミングをずらして供給される。
　ＡＺトランジスタＱ４は、ＯＬＥＤ１２のアノードと接地電圧ノードＶＳＳＰとの間に接続されている。ＡＺトランジスタＱ４のゲートにはＡＺ信号が供給される。ＡＺトランジスタＱ４がＰ型ＭＯＳトランジスタの場合、ＡＺ信号がローのときに、ＤｒｖトランジスタＱ１のソース－ドレイン間電流が、ＡＺトランジスタＱ４を通過して接地電圧ノードＶＳＳＰに流れる。よって、ＡＺトランジスタＱ４がオンの期間は、ＯＬＥＤ１２のアノード電圧の上昇が抑制され、ＯＬＥＤ１２に電流が流れなくなる。
　ＤｒｖトランジスタＱ１のゲートとソースとの間には第１キャパシタＣsが接続されている。また、ＤＳトランジスタＱ３のソースとドレインとの間には第２キャパシタＣsubが接続されている。すなわち、第１キャパシタＣsと第２キャパシタＣsubは、電源電圧ノードＶＣＣＰとＤｒｖトランジスタＱ１のゲートとの間に直列に接続されている。第１キャパシタＣsは画素容量、第２キャパシタＣsubは補助容量と呼ばれることもある。
　第１キャパシタＣs及び第２キャパシタＣsubは、例えば、ＭＩＭ（Metal-Insulator-Metal）キャパシタである。この場合、例えば、キャパシタの少なくとも一方の電極は、配線層に配置される。
　ＯＬＥＤ１２のカソードは、所定電圧（例えば接地電圧）に固定されている。
　次に、図２に示す画素回路１１の動作について説明する。
　図３は、第１実施形態による画素回路１１の動作の一例を示すタイミングチャートである。
　信号線駆動部４は、走査線駆動部３が１本の走査線ＷＳＬを駆動するたびに、全信号線ＳＩＧの駆動電圧を生成する。１フレームには、複数の走査線ＷＳＬが設けられており、１本の走査線ＷＳＬに接続された複数の画素を１水平ライン（１Ｈ）と呼ぶ。図３は、１フレーム内の全画素を、１水平ラインごとに順繰りに駆動する場合の画素回路内の代表的な信号のタイミングチャートを示している。信号ＤＳは、ＤＳトランジスタＱ３のゲート信号である。信号ＡＺは、ＡＺトランジスタＱ４のゲート信号である。信号ＷＳはＷＳトランジスタＱ２のゲート信号である。
　以下、図３のタイミングチャートに基づいて、図２の画素回路の動作を説明する。まず、時刻ｔ１で、信号ＡＺがハイからローに遷移するため、ＡＺトランジスタＱ４はオンし、ＯＬＥＤ１２の発光は停止される。また、ＷＳトランジスタＱ２がオンし、信号線ＳＩＧ上のオフセット電圧Ｖofsが第１キャパシタＣsの一端に供給される。このとき、ＤＳトランジスタＱ３はオンしており、第１キャパシタＣsの他端には電源電圧ＶＣＣＰが供給されている。よって、第１キャパシタＣsの両端には、（ＶＣＣＰ－Ｖofs）の電圧が印加されている。
　その後、時刻ｔ２になると、ＤＳトランジスタＱ３はオフする。これにより、第１キャパシタＣsに蓄積されていた電荷の一部は、第２キャパシタＣsubに移動し、電荷の分配が行われる。具体的には、ＤｒｖトランジスタＱ１の閾値電圧に応じた電荷が第１キャパシタＣsに蓄積される。
　その後、時刻ｔ３になると、ＷＳトランジスタＱ２がオフする。その後、時刻ｔ４になると、信号線ＳＩＧ上には、信号線電圧Ｖsigが供給される。その後、時刻ｔ５になると、ＷＳトランジスタＱ２がオンし、ＤｒｖトランジスタＱ１のゲートには、信号線電圧Ｖsigが供給される。第１キャパシタＣsによりＤｒｖトランジスタＱ１の閾値電圧分の補正が行われているため、ＤｒｖトランジスタＱ１のゲート－ソース間には、信号線電圧Ｖsigに対してオフセット補正及び閾値補正された電圧が印加される。
　このように、第１キャパシタＣs及び第２キャパシタＣsubは、例えば、オフセット補正及び閾値補正に用いられる。閾値補正を行うことにより、ＤｒｖトランジスタＱ１の閾値電圧のばらつきを補正することができ、表示画像の画質の劣化を抑制することができる。閾値補正により、例えば、面ザラを補正することができる。また、第１キャパシタＣs及び第２キャパシタＣsubの容量が大きいほど、補正をより適切に行うことができる。
　次に、第１キャパシタＣs及び第２キャパシタＣsub、並びに、その周辺の構成について説明する。
　図４は、第１実施形態による第１キャパシタＣs及び第２キャパシタＣsubの構成の一例を示す断面図である。図５は、第１実施形態による第１キャパシタＣs及び第２キャパシタＣsubの構成の一例を示す平面図である。
　図４及び図５は、第１キャパシタＣsおよび第２キャパシタＣsubの周辺における画素回路１１の積層構造の一部を示す。レイヤＬ１、Ｌ２、Ｌ３は、配線層であり、例えば、配線及びキャパシタの一方の電極部が配置される層である。レイヤＬ１、Ｌ２、Ｌ３のうち、レイヤＬ１が最下層であり、レイヤＬ３が最上層である。また、レイヤＬ１１は、レイヤＬ１とレイヤＬ２との間の層であり、例えば、キャパシタの他方の電極部が配置される層である。しかし、これに限られず、レイヤＬ１、Ｌ２、Ｌ３が配線層の間の層であってもよく、レイヤＬ１１が配線層であってもよい。また、異なる層に配置される配線同士、並びに、異なる層に配置される配線及び電極部は、例えば、ビアＶ（柱状電極）により、一部において電気的に接続されている。
　図４及び図５に示す画素回路１１は、第１キャパシタＣsと、第２キャパシタＣsubと、金属層ＭＬと、ビアＶと、を備える。
　第１キャパシタＣsは、２つの電極部を有し、ＯＬＥＤ１２の動作に関する第１電圧を保持する。より詳細には、第１キャパシタＣsは、第１電極部Ｅ１と、第２電極部Ｅ２と、を有する。第１電極部Ｅ１及び第２電極部Ｅ２は、絶縁層を間に挟むように配置される。
　第２キャパシタＣsubは、第１キャパシタＣsと同層に配置される。第２キャパシタＣsubは、２つの電極部を有し、ＯＬＥＤ１２の動作に関する第２電圧を保持する。第２電圧は、例えば、第１電圧とは異なる。すなわち、第１キャパシタＣsと第２キャパシタＣsubとは、互いに異なる機能を有する。しかし、第２電圧は、第１電圧と同じであってもよい。第２キャパシタＣsubの２つの電極部は、第１キャパシタＣsの２つの電極部のそれぞれと同層に配置される。より詳細には、第２キャパシタＣsubは、第３電極部Ｅ３と、第４電極部Ｅ４と、を有する。第３電極部Ｅ３及び第４電極部Ｅ４は、絶縁層を間に挟むように配置される。
　第１電極部Ｅ１（第１の電極）は、例えば、レイヤＬ１に配置される。第２電極部Ｅ２（第２の電極）は、例えば、レイヤＬ１１に配置される。図５に示す例では、製造プロセスによって、下側の第１電極部Ｅ１は、上側の第２電極部Ｅ２よりも大きく形成される。すなわち、第２電極部Ｅ２は、積層方向から見て、第１電極部Ｅ１に含まれる。積層方向は、図４の紙面に沿った上下方向であり、図５の紙面垂直方向である。
　第３電極部Ｅ３（第３の電極）は、第１電極部Ｅ１と同層であるレイヤＬ１に配置される。第４電極部Ｅ４（第４の電極）は、第２電極部Ｅ２と同層であるレイヤＬ１１に配置される。図５に示す例では、製造プロセスによって、下側の第３電極部Ｅ３は、上側の第４電極部Ｅ４よりも大きく形成される。すなわち、第４電極部Ｅ４は、積層方向から見て、第３電極部Ｅ３に含まれる。
　また、第１キャパシタＣsの一方の電極部、及び、第２キャパシタＣsubの一方の電極部は、共通電極部である。共通電極部は、或るキャパシタの一方の電極部であり、複数のキャパシタの間で電気的に接続される電極部である。また、共通電極部は、キャパシタの２つの電極部が配置される２つの層のそれぞれに配置される。図４及び図５に示す例では、レイヤＬ１１に配置される第２電極部Ｅ２、及び、レイヤＬ１に配置される第３電極部Ｅ３が、共通電極部である。
　また、図２に示すように、ＤｒｖトランジスタＱ１のソースＤＲsは、第１キャパシタＣsと第２キャパシタＣsubとの間のノードに接続される。従って、ソースＤＲsは、第１キャパシタＣsと第２キャパシタＣsubとの間で互いに電気的に接続される、それぞれのキャパシタの一方の電極部（一端）と電気的に接続される。図４及び図５に示す例では、ソースＤＲsは、共通電極部、すなわち、第２電極部Ｅ２及び第３電極部Ｅ３と電気的に接続される。
　また、図２に示すように、ＤｒｖトランジスタＱ１のゲートＤＲgは、第１キャパシタＣsの他端と接続される。図４及び図５に示す例では、ゲートＤＲgは、第１電極部Ｅ１と電気的に接続される。
　また、図２に示すように、電源電圧ノードＶＣＣＰは、第２キャパシタＣsubの他端と接続される。図４及び図５に示す例では、電源電圧ＶＣＣＰは、レイヤＬ２の配線を介して、第４電極部Ｅ４に入力される。
　金属層ＭＬは、第１キャパシタＣs及び第２キャパシタＣsubとは異なる層に配置される。金属層ＭＬは、例えば、レイヤＬ２に配置される。金属層ＭＬは、共通電極部、すなわち、第２電極部Ｅ２及び第３電極部Ｅ３と電気的に接続される。従って、金属層ＭＬは、ソースＤＲsとも電気的に接続されている。
　また、金属層ＭＬは、積層方向から見て、少なくとも１つのキャパシタの少なくとも一方の電極部と重なるように配置される。ここで、「重なる」は、平面視において、金属層ＭＬの外縁が必ずしも電極部の外縁よりも外側に位置しなくてもよいことを示す。より詳細には、金属層ＭＬは、積層方向から見て、少なくとも１つのキャパシタの少なくとも一方の電極部を覆うように配置される。ここで、「覆う」は、平面視において、金属層ＭＬの外縁が電極部の外縁よりも外側に位置することを示す。以下では、金属層ＭＬが平面視で第１電極部Ｅ１を覆うとして説明する。金属層ＭＬは、第１電極部Ｅ１を覆うように配置されることがより好ましい。しかし、金属層ＭＬは、必ずしも第１電極部Ｅ１を覆うように配置されなくてもよい。
　図５に示す例では、金属層ＭＬは、積層方向から見て、ゲートＤＲgと電気的に接続される第１電極部Ｅ１を覆うように配置される。また、金属層ＭＬは、積層方向からみて、少なくとも一部が第３電極部Ｅ３と重なるように配置される。これは、ビアＶ（ビアＶ２）を介して金属層ＭＬと第３電極部Ｅ３とを接続するためである。
　ビアＶは、積層方向に延伸するように設けられる。複数のビアＶは、それぞれの共通電極部と金属層ＭＬとを電気的に接続させる。金属層ＭＬは、複数のビアＶを介して、それぞれの共通電極部を電気的に接続させるように配置される。より詳細には、ビアＶは、金属層ＭＬを介して、互いに異なる層に配置される第２電極部Ｅ２と第３電極部Ｅ３とを電気的に接続させる。
　また、ビアＶは、ビアＶ１と、ビアＶ２と、を有する。
　ビアＶ１は、第２電極部Ｅ２と金属層ＭＬとを電気的に接続する。ビアＶ２は、第３電極部Ｅ３と金属層ＭＬとを電気的に接続する。
　次に、第１キャパシタＣs及び第２キャパシタＣsubの静電容量について説明する。
　第１キャパシタＣsの容量は、通常、積層方向から見た、第１電極部Ｅ１と第２電極部Ｅ２とが重なる面積によって決まる。しかし、重なりの面積を広くすることは、レイアウト上の配置及び面積の制約による限界がある。ここで、回路内で寄生容量を利用することにより、第１キャパシタＣsの静電容量を向上させることができる。
　上記のように、第１電極部Ｅ１は第２電極部Ｅ２よりも大きく、金属層ＭＬは第１電極部Ｅ１よりも大きい。従って、図５に示すように、金属層ＭＬの一部は、第１電極部Ｅ１の一部と対向する。すなわち、金属層ＭＬは、積層方向から見て、共通電極部（第２電極部Ｅ２）を覆うように配置された、共通電極部とは異なる第１電極部Ｅ１を覆うように配置される。この結果、図４に示すように、互いに対向する金属層ＭＬと第１電極部Ｅ１との間で寄生容量Ｃｐ１が生じる。なお、平面視で第２電極部Ｅ２の領域には、寄生容量Ｃｐ１は生じない。また、上記のように、第２電極部Ｅ２、第３電極部Ｅ３及び金属層ＭＬは、ソースＤＲsと電気的に接続される。金属層ＭＬに覆われ、かつ、共通電極部（第２電極部Ｅ２）とは異なる第１電極部Ｅ１は、ゲートＤＲgと電気的に接続される。従って、寄生容量Ｃｐ１は、ＤｒｖトランジスタＱ１のゲートソース間の寄生容量Ｃgsであり、第１キャパシタＣsの静電容量を向上させることができる。
　また、レイヤＬ１、Ｌ２の上方のレイヤＬ３には、信号線ＳＩＧが配置される。積層方向から見て、信号線ＳＩＧと第１電極部Ｅ１とが重なる場合、第１電極部Ｅ１と信号線ＳＩＧとの間で寄生容量が生じてしまう。上記のように、第１電極部Ｅ１は、ゲートＤＲgと電気的に接続される。従って、寄生容量によってＤｒｖトランジスタＱ１の動作に悪影響を与え、ノイズが増大してしまう可能性がある。しかし、図４及び図５に示すように、金属層ＭＬは、積層方向から見て、ゲートＤＲgと電気的に接続される、共通電極部とは異なる第１電極部Ｅ１を覆うように配置される。また、金属層ＭＬは、第１電極部Ｅ１が配置されるレイヤＬ１と、信号線ＳＩＧが配置されるレイヤＬ３と、の間のレイヤＬ２に配置される。従って、金属層ＭＬは、第１電極部Ｅ１と信号線ＳＩＧとの間に配置され、第１電極部Ｅ１をシールドする。これにより、第１電極部Ｅ１（ゲートＤＲg）における寄生容量の影響を抑制することができ、ノイズを抑制することができる。なお、電圧供給配線及び信号線ＳＩＧは同じレイヤＬ３に配置されているが、それぞれ別の層に配置されていてもよい。
　第２キャパシタＣsubの静電容量は、通常、積層方向から見た、第３電極部Ｅ３と第４電極部Ｅ４とが重なる面積によって決まる。しかし、重なりの面積を広くすることは、レイアウト上の配置及び面積の制約による限界がある。ここで、回路内で寄生容量を利用することにより、第２キャパシタＣsubの実効的な静電容量を向上させることができる。
　レイヤＬ１、Ｌ２の上方のレイヤＬ３には、所定の電圧（電源電圧ＶＣＣＰ）を供給する電圧供給配線が配置される。積層方向から見て、金属層ＭＬが電圧供給配線と重なると、図４に示すように、電源供給配線と金属層ＭＬとの間で寄生容量Ｃｐ２が生じる。また、上記のように、第３電極部Ｅ３及び金属層ＭＬは、ソースＤＲsと電気的に接続される。少なくとも１つのキャパシタ（第２キャパシタＣsub）における共通電極部とは異なる第４電極部Ｅ４は、電圧供給配線と電気的に接続される。従って、寄生容量Ｃｐ２は、第２キャパシタＣsubの実効的な静電容量を向上させることができる。また、電圧供給配線を大きくする等により、金属層ＭＬとの重なり面積を大きくしてもよい。これにより、寄生容量Ｃｐ２をさらに増大させることができる。この結果、第２キャパシタＣsubをさらに大きくすることができる。
　以上のように、第１実施形態によれば、第１キャパシタＣs及び第２キャパシタＣsubが同層に配置される。これにより、２つのキャパシタを一度で形成することができるため、工程数及びコストを低減することができる。
　図６は、第１比較例による第１キャパシタＣs及び第２キャパシタＣsubの構成の一例を示す断面図である。第１比較例は、２つの第１キャパシタＣs及び第２キャパシタＣsubがそれぞれ別の層に配置される点で、第１実施形態とは異なっている。
　図６に示す例では、第３電極部Ｅ３は、レイヤＬ２に配置され、第４電極部Ｅ４は、レイヤＬ２１に配置される。レイヤＬ２１は、レイヤＬ２とレイヤＬ３との間の層である。この場合、第１キャパシタＣs及び第２キャパシタＣsubを分けて形成することになるため、工程数が多くコストが高くなってしまう。
　これに対して、第１実施形態では、上記のように、第１キャパシタＣs及び第２キャパシタＣsubを一度に形成することができ、工程数及びコストを低減することができる。
　また、第１実施形態では、共通電極部である第２電極部Ｅ２及び第３電極部Ｅ３が、互いに異なる２つの層に配置される。これにより、回路内の寄生容量によって第１キャパシタＣs及び第２キャパシタＣsubの静電容量を増大させることができる。静電容量の増大により、発光中のリークに伴う輝度変動の耐性を向上させることができ、画質を向上させることができる。また、静電容量の増大により、閾値補正等の補正をより有利にすることができ、例えば、面ザラ等を抑制して画質を向上させることができる。また、ゲートＤＲgと電気的に接続される第１電極部Ｅ１をシールドすることができる。この結果、信号線ＳＩＧからゲートＤＲgへの寄生容量によるノイズの影響を抑制することができ、画質を向上させることができる。
　図７は、第２比較例による第１キャパシタＣs及び第２キャパシタＣsubの構成の一例を示す断面図である。第２比較例は、２つのキャパシタの共通電極が同層に配置される点で、第１実施形態とは異なっている。
　図７に示す例では、第１電極部Ｅ１及び第３電極部Ｅ３は、電気的に接続されている。第１電極部Ｅ１及び第３電極部Ｅ３は、ソースＤＲsと電気的に接続されている。第２電極部Ｅ２は、ゲートＤＲgと電気的に接続されている。この場合、信号線ＳＩＧから第２電極部Ｅ２への寄生容量によるノイズの影響が増大してしまう可能性がある。
　これに対して、第１実施形態では、ゲートＤＲgと電気的に接続される第１電極部Ｅ１が下層のレイヤＬ１に配置される。また、共通電極部（金属層ＭＬ）は、積層方向から見て、第１電極部Ｅ１１を覆うように配置される。これにより、第１電極部Ｅ１をシールドすることができ、寄生容量の発生及びノイズを抑制することができる。この結果、画質を向上させることができる。また、回路内の寄生容量により、第１キャパシタＣs及び第２キャパシタＣsubの実効的な静電容量を向上させることができる。この結果、より適切に閾値補正等を行うことができ、画質を向上させることができる。
　なお、第１実施形態では、２つの第１キャパシタＣs、第２キャパシタＣsubについて説明した。しかし、キャパシタが３つ以上設けられてもよい。この場合、複数のキャパシタは、互いに同層に配置される。複数のキャパシタは、ＯＬＥＤ１２の動作に関する電圧（電荷）をそれぞれ保持する。また、第１キャパシタＣs及び第２キャパシタＣsubの１セットが複数セット設けられてもよい。この場合、各セット間で配置される層が異なっていてもよい。
　また、第１実施形態では、第１キャパシタＣs及び第２キャパシタＣsubは、ＤｒｖトランジスタＱ１の閾値補正のため、ＤｒｖトランジスタＱ１と電気的に接続される。ＤｒｖトランジスタＱ１は、第１キャパシタＣsに保持される信号電圧に基づいて、ＯＬＥＤ１２を駆動するトランジスタである。しかし、キャパシタを設ける目的によっては、必ずしもＤｒｖトランジスタＱ１に限られない。第１キャパシタＣs及び第２キャパシタＣsubは、例えば、ＷＳトランジスタＱ２、ＤＳトランジスタＱ３又はＡＺトランジスタＱ４等の、ＯＬＥＤ１２の動作に関する他のトランジスタと電気的に接続されてもよい。
　また、第１実施形態では、２つの第１キャパシタＣs及び第２キャパシタＣsubの共通電極部は、トランジスタ（ＤｒｖトランジスタＱ１）のソースと電気的に接続される。しかし、第３実施形態を参照して後で説明するように、トランジスタのソース以外の端子が、共通電極部と電気的に接続されてもよい。
　また、第１実施形態では、第１キャパシタＣs及び第２キャパシタＣsubは、ＭＩＭキャパシタである。しかし、第３実施形態及び第４実施形態を参照して後で説明するように、他のキャパシタであってもよい。
　また、第１実施形態に限られず、共通の電極を有する複数のキャパシタが設けられる場合、本開示の実施形態を適用することができる。
　（第１実施形態の変形例）
　図８は、第１実施形態の変形例による画素回路１１ａの内部構成の一例を示す回路図である。第１実施形態の変形例は、第１実施形態と比較して、画素回路内のトランジスタの導電型が異なっている。以下では、相違点を中心に説明する。
　図２の画素回路１１は、Ｐ型ＭＯＳトランジスタからなる４つのトランジスタＱ１～Ｑ４を有するが、Ｎ型ＭＯＳトランジスタで構成してもよい。図８は図２の画素回路１１内のトランジスタＱ１～Ｑ４をＮ型ＭＯＳトランジスタＱ１ａ、Ｑ２ａ、Ｑ３ａ、Ｑ４ａで構成した変形例による画素回路１１ａの回路図である。図８の画素回路１１ａは、導電型が異なるものの、図２の画素回路１１と同様の動作を行う。
　第１実施形態の変形例のように、トランジスタの導電型が異なっていてもよい。この場合にも、第１実施形態と同等の効果を得ることができる。
　（第２実施形態）
　図９は、第２実施形態による画素回路１１ａの内部構成の一例を示す回路図である。第２実施形態は、第１実施形態と比較して、キャパシタＣoledが設けられている。以下では、相違点を中心に説明する。
　図９の画素回路１１ｂは、ＯＬＥＤ１２と並列にキャパシタＣoledが配置される。キャパシタＣoledは、補助容量である。キャパシタＣoledを設けることにより、ＯＬＥＤ１２の容量不足分を補い、保持容量である第１キャパシタＣsに対する映像信号の書き込みゲインを高めることができる。
　第２実施形態のように、キャパシタＣoledが設けられていてもよい。この場合にも、第１実施形態と同等の効果を得ることができる。
　（第３実施形態）
　図１０は、第３実施形態による画素回路１１ｃの内部構成の一例を示す回路図である。第３実施形態は、第１実施形態と比較して、２つのキャパシタの共通電極が異なっている。以下では、相違点を中心に説明する。
　第１キャパシタＣs、第２キャパシタＣsubに代えて、キャパシタＣ１及びキャパシタＣ２を有する。なお、図１０に示す回路図では、１つのキャパシタしか示されていないが、並列に接続された２つのキャパシタＣ１及びキャパシタＣ２が設けられている。
　キャパシタＣ１及びキャパシタＣ２は、ゲートＤＲgと接地電圧ノードＶＳＳＰとの間に接続される。キャパシタＣ１及びキャパシタＣ２は、互いに並列に接続されている。従って、キャパシタＣ１及びキャパシタＣ２は、共通電極を有している。また、キャパシタＣ１及びキャパシタＣ２の共通電極は、ＤｒｖトランジスタＱ１のゲートＤＲgと電気的に接続される。
　キャパシタＣ１及びキャパシタＣ２は、例えば、それぞれＭＩＭキャパシタ及びＭＯＭ（Metal-Oxide-Metal）キャパシタである。
　次に、キャパシタ以外の他の構成について説明する。
　図１０では、第１実施形態の図２と比較して、ＷＳトランジスタＱ２がＣＭＯＳ化され、また、ＡＺトランジスタＱ４が設けられない。ＷＳトランジスタＱ２は、トランスファーゲートを構成するように並列接続された、ＷＳトランジスタＱ２ｎ及びＷＳトランジスタＱ２ｐを有する。ＷＳトランジスタＱ２ｎは、Ｎ型ＭＯＳトランジスタであり、ゲートに信号ＷＳｎが入力される。ＷＳトランジスタＷ２ｐは、Ｐ型ＭＯＳトランジスタであり、ゲートに信号ＷＳｐが入力される。例えば、ＷＳトランジスタＷ２ｎとＷＳトランジスタＷ２ｐとの間でオンオフのタイミングが所定の位相差を持つように制御される。これにより、同一行の他画素への信号振幅レベルに関わらず、書込走査パルスの波形鈍りが移動度補正期間に与える影響を緩和でき、表示むらを緩和できる。
　次に、キャパシタＣ１及びキャパシタＣ２、並びに、その周辺の構成について説明する。
　図１１は、第３実施形態によるキャパシタＣ１及びキャパシタＣ２の構成の一例を示す断面図である。図１２は、第３実施形態によるキャパシタＣ１及びキャパシタＣ２の構成の一例を示す平面図である。
　図１１に示す例では、キャパシタＣ１は、第１電極部Ｅ１と、第２電極部Ｅ２と、を有する。キャパシタＣ２は、第３電極部Ｅ３と、第４電極部Ｅ４と、を有する。第１実施形態と同様に、共通電極部は、第２電極部Ｅ２及び第３電極部Ｅ３である。
　第１実施形態と同様に、第１電極部Ｅ１は第２電極部Ｅ２よりも大きく、金属層ＭＬは第１電極部Ｅ１よりも大きい。従って、図１２に示すように、金属層ＭＬの一部は、第１電極部Ｅ１の一部と対向する。この結果、図１１に示すように、金属層ＭＬと第１電極部Ｅ１との間で寄生容量Ｃｐ１が生じる。
　また、第２電極部Ｅ２、第３電極部Ｅ３及び金属層ＭＬは、ゲートＤＲgと電気的に接続される。金属層ＭＬに覆われ、かつ、共通電極部（第２電極部Ｅ２）とは異なる第１電極部Ｅ１は、電圧供給配線と電気的に接続される。図１０及び図１１に示す例では、第１電極部Ｅ１は、接地電圧ノードＶＳＳＰと電気的に接続され、電位が固定される。なお、第４電極部Ｅ４も、接地電圧ノードＶＳＳＰと電気的に接続され、電位が固定される。従って、寄生容量Ｃｐ１は、キャパシタＣ１及びキャパシタＣ２の静電容量を向上させることができる。
　第３実施形態のように、２つのキャパシタＣ１及びキャパシタＣ２の共通電極部は、トランジスタ（ＤｒｖトランジスタＱ１）のゲートＤＲgと電気的に接続されてもよい。この場合にも、第１実施形態と同等の効果を得ることができる。
　（第４実施形態）
　図１３は、第４実施形態による画素回路１１ｄの内部構成の一例を示す回路図である。第４実施形態は、第３実施形態と比較して、回路構成が異なっている。以下では、相違点を中心に説明する。
　図１３に示す例では、ＤｒｖトランジスタＱ１及びＤＳトランジスタＱ３はＮ型ＭＯＳトランジスタである。また、Ｎ型ＭＯＳトランジスタであるＡＺトランジスタＱ４が設けられている。
　また、キャパシタＣ１及びキャパシタＣ２は、例えば、それぞれＭＯＭキャパシタ及びＭＯＳキャパシタである。
　第４実施形態では、第３実施形態と同様に、２つのキャパシタＣ１及びキャパシタＣ２の共通電極部は、ＤｒｖトランジスタＱ１のゲートＤＲgと電気的に接続される。従って、第４実施形態は、第３実施形態と同等の効果を得ることができる。
　（第５実施形態）
　図１４は、第５実施形態による画素回路１１ｅの内部構成の一例を示す回路図である。第５実施形態は、第３実施形態と比較して、回路構成が異なっている。以下では、相違点を中心に説明する。
　図１４に示す例では、キャパシタＣ１及びキャパシタＣ２は、電源電圧ノードＶＣＣＰと、ＤｒｖトランジスタＱ１のゲートＤＲgと、の間に接続される。
　また、キャパシタＣ１及びキャパシタＣ２は、例えば、それぞれＭＩＭキャパシタ及びＭＯＭキャパシタである。
　また、信号線ＳＩＧと、ＤｒｖトランジスタＱ１のゲートＤＲg（ＷＳトランジスタＱ２）と、の間に信号中継線中継線が配置される。また、ＡＺトランジスタＱ４１、Ｑ４２、Ｑ４３及びキャパシタＣａが設けられる。Ｐ型ＭＯＳトランジスタであるＡＺトランジスタＱ４１、Ｑ４２、Ｑ４３のゲートには、それぞれＡＺ１信号、ＡＺ２信号及びＡＺ３信号が入力される。
　第５実施形態では、第３実施形態と同様に、２つのキャパシタＣ１及びキャパシタＣ２の共通電極部は、ＤｒｖトランジスタＱ１のゲートＤＲgと電気的に接続される。従って、第５実施形態は、第３実施形態と同等の効果を得ることができる。
　（第６実施形態）
　図１５は、第６実施形態による画素回路１１ｆの内部構成の一例を示す回路図である。第６実施形態は、第３実施形態と比較して、回路構成が異なっている。
　図１５に示す例では、図１４と同様に、キャパシタＣ１及びキャパシタＣ２は、電源電圧ノードＶＣＣＰと、ＤｒｖトランジスタＱ１のゲートＤＲgと、の間に接続される。
　第６実施形態では、第３実施形態と同様に、２つのキャパシタＣ１及びキャパシタＣ２の共通電極部は、ＤｒｖトランジスタＱ１のゲートＤＲgと電気的に接続される。従って、第６実施形態は、第３実施形態と同等の効果を得ることができる。
　（本開示による表示装置１及び電子機器５０の適用例）
　（第１適用例）
　本開示による表示装置１は種々の電子機器に搭載可能である。図１６Ａ及び図１６Ｂは本開示による表示装置１を備えた電子機器５０の第１適用例である乗物１００の内部の構成を示す図である。図１６Ａは乗物１００の後方から前方にかけての乗物１００の内部の様子を示す図、図１６Ｂは乗物１００の斜め後方から斜め前方にかけての乗物１００の内部の様子を示す図である。
　図１６Ａ及び図１６Ｂの乗物１００は、センターディスプレイ１０１と、コンソールディスプレイ１０２と、ヘッドアップディスプレイ１０３と、デジタルリアミラー１０４と、ステアリングホイールディスプレイ１０５と、リアエンタテイメントディスプレイ１０６とを有する。
　センターディスプレイ１０１は、ダッシュボード１０７上の運転席１０８及び助手席１０９に対向する場所に配置されている。図１６では、運転席１０８側から助手席１０９側まで延びる横長形状のセンターディスプレイ１０１の例を示すが、センターディスプレイ１０１の画面サイズや配置場所は任意である。センターディスプレイ１０１には、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ１０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された乗物前方や側方の障害物までの距離画像、赤外線センサで検出された乗客の体温などを表示可能である。センターディスプレイ１０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報であり、例えばセンターディスプレイ１０１の裏面側に重ねて配置されたセンサにて検知される情報である。操作関連情報は、センサを用いて乗員の操作に関するジェスチャを検知する。検知されるジェスチャは、乗物１００内の種々の設備の操作を含んでいてもよい。例えば、空調設備、ナビゲーション装置、ＡＶ装置、照明装置等の操作を検知する。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、乗車中の各乗員の行動記録を含む。ライフログを取得及び保存することで、事故時に乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて乗員の体温を検知し、検知した体温に基づいて乗員の健康状態を推測する。あるいは、イメージセンサを用いて乗員の顔を撮像し、撮像した顔の表情から乗員の健康状態を推測してもよい。さらに、乗員に対して自動音声で会話を行って、乗員の回答内容に基づいて乗員の健康状態を推測してもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などを含む。エンタテイメント関連情報は、センサを用いて乗員によるＡＶ装置の操作情報を検出する機能や、センサで乗員の顔を認識して、乗員に適したコンテンツをＡＶ装置にて提供する機能などを含む。
　コンソールディスプレイ１０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ１０２は、運転席１０８と助手席１０９の間のセンターコンソール１１０のシフトレバー１１１の近くに配置されている。コンソールディスプレイ１０２にも、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ１０２には、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ１０３は、運転席１０８の前方のフロントガラス１１２の奥に仮想的に表示される。ヘッドアップディスプレイ１０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ１０３は、運転席１０８の正面に仮想的に配置されることが多いため、乗物１００の速度や燃料（バッテリ）残量などの乗物１００の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー１０４は、乗物１００の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、デジタルリアミラー１０４の裏面側に重ねてセンサを配置することで、例えばライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ１０５は、乗物１００のハンドル１１３の中心付近に配置されている。ステアリングホイールディスプレイ１０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ１０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。
　リアエンタテイメントディスプレイ１０６は、運転席１０８や助手席１０９の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ１０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ１０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。
　センターディスプレイ１０１、コンソールディスプレイ１０２、ヘッドアップディスプレイ１０３、デジタルリアミラー１０４、ステアリングホイールディスプレイ１０５、及び、リアエンタテイメントディスプレイ１０６に、本開示による表示装置１を適用することができる。
　（第２適用例）
　本開示による表示装置１は、乗物で用いられる種々のディスプレイに適用されるだけでなく、種々の電子機器５０に搭載されるディスプレイにも適用可能である。
　図１７Ａは電子機器５０の第２適用例であるデジタルカメラ１２０の正面図、図１７Ｂはデジタルカメラ１２０の背面図である。図１７Ａ及び図１７Ｂのデジタルカメラ１２０は、レンズ１２１を交換可能な一眼レフカメラの例を示しているが、レンズ１２１を交換できないカメラにも適用可能である。
　図１７Ａ及び図１７Ｂのカメラは、撮影者がカメラボディ１２２のグリップ１２３を把持した状態で電子ビューファインダ１２４を覗いて構図を決めて、焦点調節を行った状態でシャッタ１２５を押すと、カメラ内のメモリに撮影データが保存される。カメラの背面側には、図１７Ｂに示すように、撮影データ等やライブ画像等を表示するモニタ画面１２６と、電子ビューファインダ１２４とが設けられている。また、カメラの上面には、シャッタ速度や露出値などの設定情報を表示するサブ画面が設けられる場合もある。
　カメラに用いられるモニタ画面１２６、電子ビューファインダ１２４、サブ画面等に、本開示による表示装置１を適用することで、低コスト化及び表示品質の向上が可能になる。
　（第３適用例）
　本開示による表示装置１は、ヘッドマウントディスプレイ（以下、ＨＭＤと呼ぶ）にも適用可能である。ＨＭＤは、ＶＲ（Virtual Reality）、ＡＲ（Augmented Reality）、ＭＲ（Mixed Reality）、又はＳＲ（Substitutional Reality）等に利用されることができる。
　図１８Ａは電子機器５０の第３適用例であるＨＭＤ１３０の外観図である。図１８ＡのＨＭＤ１３０は、人間の目を覆うように装着するための装着部材１３１を有する。この装着部材１３１は例えば人間の耳に引っ掛けて固定される。ＨＭＤ１３０の内側には表示装置１３２が設けられており、ＨＭＤ１３０の装着者はこの表示装置１３２にて立体映像等を視認できる。ＨＭＤ１３０は例えば無線通信機能と加速度センサなどを備えており、装着者の姿勢やジェスチャなどに応じて、表示装置１３２に表示される立体映像等を切り換えることができる。図１に示す表示装置１を図１８Ａの表示装置１３２に適用可能である。
　また、ＨＭＤ１３０にカメラを設けて、装着者の周囲の画像を撮影し、カメラの撮影画像とコンピュータで生成した画像とを合成した画像を表示装置１３２で表示してもよい。例えば、ＨＭＤ１３０の装着者が視認する表示装置１３２の裏面側に重ねてカメラを配置して、このカメラで装着者の目の周辺を撮影し、その撮影画像をＨＭＤ１３０の外表面に設けた別のディスプレイに表示することで、装着者の周囲にいる人間は、装着者の顔の表情や目の動きをリアルタイムに把握可能となる。
　なお、ＨＭＤ１３０には種々のタイプが考えられる。例えば、図１８Ｂのように、本開示による表示装置１は、メガネ１３４に種々の情報を映し出すスマートグラス１３０ａにも適用可能である。図１８Ｂのスマートグラス１３０ａは、本体部１３５と、アーム部１３６と、鏡筒部１３７とを有する。本体部１３５はアーム部１３６に接続されている。本体部１３５は、メガネ１３４に着脱可能とされている。本体部１３５は、スマートグラス１３０ａの動作を制御するための制御基板や表示部を内蔵している。本体部１３５と鏡筒は、アーム部１３６を介して互いに連結されている。鏡筒部１３７は、本体部１３５からアーム部１３６を介して出射される画像光を、メガネ１３４のレンズ１３８側に出射する。この画像光は、レンズ１３８を通して人間の目に入る。図１８Ｂのスマートグラス１３０ａの装着者は、通常のメガネと同様に、周囲の状況だけでなく、鏡筒部１３７から出射された種々の情報を合わせて視認できる。
　（第４適用例）
　本開示による表示装置１は、テレビジョン装置（以下、ＴＶ）にも適用可能である。
　図１９は電子機器５０の第４適用例であるＴＶ３３０の外観図である。このＴＶ３３０は、例えば、フロントパネル３３２及びフィルターガラス３３３を含む映像表示画面部３３１を有する。この映像表示画面部３３１には、本開示による表示装置１が適用可能である。
　上述したように、本開示の表示装置１によれば、低コストかつ優れた表示品質のＴＶ３３０を実現できる。
　（第５適用例）
　本開示による表示装置１は、スマートフォンや携帯電話にも適用可能である。図２０は電子機器５０の第５適用例であるスマートフォン６００の外観図である。スマートフォン６００は、各種情報を表示する表示部６０２、及び、ユーザによる走査入力を受け付けるボタン等を含む操作部等を有する。上記表示部６０２には、本開示による表示装置１が適用可能である。
　なお、本技術は以下のような構成を取ることができる。
　（１）発光素子と、
　第１の電極および第２の電極を有する第１のキャパシタと、
　第３の電極および第４の電極を有する第２のキャパシタと、
　前記第１のキャパシタに蓄積された電圧と、第２のキャパシタに蓄積された電圧と、に応じた電流を前記発光素子に供給する駆動トランジスタと、を備え、
　前記第２の電極は、前記第３の電極と電気的に接続され、
　前記第２の電極と前記第３の電極は、それぞれ異なる層に配置される、表示装置。
　（２）積層方向から見て、前記第１の電極および前記第２の電極と重なるように、前記第１のキャパシタおよび前記第２のキャパシタとは異なる層に配置され、前記第２の電極および前記第３の電極と電気的に接続される金属層をさらに備える、（１）に記載の表示装置。
　（３）前記金属層は、積層方向から見て、前記第１の電極および前記第２の電極を覆うように配置される、（２）に記載の表示装置。
　（４）前記金属層は、積層方向から見て、前記第２の電極を覆うように配置された前記第１の電極と重なるように配置される、（２）又は（３）に記載の表示装置。
　（５）前記第１の電極は、前記駆動トランジスタのゲートと電気的に接続され、
　前記第２の電極、前記第３の電極及び前記金属層は、前記駆動トランジスタのソースと電気的に接続される、（４）に記載の表示装置。
　（６）前記第１の電極は、所定の電圧を供給する電圧供給配線と電気的に接続され、
　前記第２の電極、前記第３の電極及び前記金属層は、前記駆動トランジスタのゲートと電気的に接続される、（４）に記載の表示装置。
　（７）前記金属層は、積層方向から見て、所定の電圧を供給する電圧供給配線と重なるように配置される、（２）乃至（６）のいずれか一項に記載の表示装置。
　（８）前記第４の電極は、前記電圧供給配線と電気的に接続される、（７）に記載の表示装置。
　（９）前記金属層は、積層方向から見て、前記駆動トランジスタのゲートと電気的に接続される前記第１の電極と重なるように配置される、（２）乃至（８）のいずれか一項に記載の表示装置。
　（１０）前記ゲートと電気的に接続される前記第１の電極は、積層方向から見て、信号線と重なるように配置され、
　前記金属層は、前記第１の電極が配置される層と、前記信号線が配置される層と、の間の層に配置される、（９）に記載の表示装置。
　（１１）積層方向に延伸するように設けられ、前記第２の電極および前記第３の電極のそれぞれと、前記金属層と、を電気的に接続させる複数の柱状電極部をさらに備え、
　前記金属層は、複数の前記柱状電極部を介して、前記第２の電極と前記第３の電極とを電気的に接続させるように配置される、（２）乃至（１０）のいずれか一項に記載の表示装置。
　（１２）前記第１のキャパシタは、前記駆動トランジスタの動作に関する第１電圧を蓄積し、
　前記第２のキャパシタは、前記第１電圧とは異なる第２電圧を蓄積する、（１）乃至（１１）に記載の表示装置。
　（１３）前記第１のキャパシタ及び前記第２のキャパシタのそれぞれは、ＭＩＭ（Metal-Insulator-Metal）キャパシタ、ＭＯＭ（Metal-Oxide-Metal）キャパシタまたはＭＯＳ（Metal-Oxide-Semiconductor）キャパシタである、（１）乃至（１２）のいずれか一項に記載の表示装置。
　（１４）発光素子と、
　第１の電極および第２の電極を有する第１のキャパシタと、
　第３の電極および第４の電極を有する第２のキャパシタと、
　前記第１のキャパシタに蓄積された電圧と、第２のキャパシタに蓄積された電圧と、に応じた電流を前記発光素子に供給する駆動トランジスタと、を備え、
　前記第２の電極は、前記第３の電極と電気的に接続され、
　前記第２の電極と前記第３の電極は、それぞれ異なる層に配置される、電子機器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　表示装置、１２　ＯＬＥＤ、５０　電子機器、Ｃs　第１キャパシタ、Ｃsub　第２キャパシタ、Ｃ１　キャパシタ、Ｃ２　キャパシタ、ＶＣＣＰ　電源電圧ノード、Ｑ１　Ｄｒｖトランジスタ、Ｑ２　ＷＳトランジスタ、Ｑ３　ＤＳトランジスタ、Ｑ４　ＡＺトランジスタ

Claims (14)

  1. 　発光素子と、
    　第１の電極および第２の電極を有する第１のキャパシタと、
    　第３の電極および第４の電極を有する第２のキャパシタと、
    　前記第１のキャパシタに蓄積された電圧と、第２のキャパシタに蓄積された電圧と、に応じた電流を前記発光素子に供給する駆動トランジスタと、を備え、
    　前記第２の電極は、前記第３の電極と電気的に接続され、
    　前記第２の電極と前記第３の電極は、それぞれ異なる層に配置される、表示装置。
  2. 　積層方向から見て、前記第１の電極および前記第２の電極と重なるように、前記第１のキャパシタおよび前記第２のキャパシタとは異なる層に配置され、前記第２の電極および前記第３の電極と電気的に接続される金属層をさらに備える、請求項１に記載の表示装置。
  3. 　前記金属層は、積層方向から見て、前記第１の電極および前記第２の電極を覆うように配置される、請求項２に記載の表示装置。
  4. 　前記金属層は、積層方向から見て、前記第２の電極を覆うように配置された前記第１の電極と重なるように配置される、請求項２に記載の表示装置。
  5. 　前記第１の電極は、前記駆動トランジスタのゲートと電気的に接続され、
    　前記第２の電極、前記第３の電極及び前記金属層は、前記駆動トランジスタのソースと電気的に接続される、請求項４に記載の表示装置。
  6. 　前記第１の電極は、所定の電圧を供給する電圧供給配線と電気的に接続され、
    　前記第２の電極、前記第３の電極及び前記金属層は、前記駆動トランジスタのゲートと電気的に接続される、請求項４に記載の表示装置。
  7. 　前記金属層は、積層方向から見て、所定の電圧を供給する電圧供給配線と重なるように配置される、請求項２に記載の表示装置。
  8. 　前記第４の電極は、前記電圧供給配線と電気的に接続される、請求項７に記載の表示装置。
  9. 　前記金属層は、積層方向から見て、前記駆動トランジスタのゲートと電気的に接続される前記第１の電極と重なるように配置される、請求項２に記載の表示装置。
  10. 　前記ゲートと電気的に接続される前記第１の電極は、積層方向から見て、信号線と重なるように配置され、
    　前記金属層は、前記第１の電極が配置される層と、前記信号線が配置される層と、の間の層に配置される、請求項９に記載の表示装置。
  11. 　積層方向に延伸するように設けられ、前記第２の電極および前記第３の電極のそれぞれと、前記金属層と、を電気的に接続させる複数の柱状電極部をさらに備え、
    　前記金属層は、複数の前記柱状電極部を介して、前記第２の電極と前記第３の電極とを電気的に接続させるように配置される、請求項２に記載の表示装置。
  12. 　前記第１のキャパシタは、前記駆動トランジスタの動作に関する第１電圧を蓄積し、
    　前記第２のキャパシタは、前記第１電圧とは異なる第２電圧を蓄積する、請求項１に記載の表示装置。
  13. 　前記第１のキャパシタ及び前記第２のキャパシタのそれぞれは、ＭＩＭ（Metal-Insulator-Metal）キャパシタ、ＭＯＭ（Metal-Oxide-Metal）キャパシタまたはＭＯＳ（Metal-Oxide-Semiconductor）キャパシタである、請求項１に記載の表示装置。
  14. 　発光素子と、
    　第１の電極および第２の電極を有する第１のキャパシタと、
    　第３の電極および第４の電極を有する第２のキャパシタと、
    　前記第１のキャパシタに蓄積された電圧と、第２のキャパシタに蓄積された電圧と、に応じた電流を前記発光素子に供給する駆動トランジスタと、を備え、
    　前記第２の電極は、前記第３の電極と電気的に接続され、
    　前記第２の電極と前記第３の電極は、それぞれ異なる層に配置される、電子機器。
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