WO2022182150A1 - 디지타이저 및 이를 포함하는 화상 표시 장치 - Google Patents

디지타이저 및 이를 포함하는 화상 표시 장치 Download PDF

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WO2022182150A1
WO2022182150A1 PCT/KR2022/002689 KR2022002689W WO2022182150A1 WO 2022182150 A1 WO2022182150 A1 WO 2022182150A1 KR 2022002689 W KR2022002689 W KR 2022002689W WO 2022182150 A1 WO2022182150 A1 WO 2022182150A1
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WO
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layer
digitizer
conductive
circuit connection
conductive layer
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Application number
PCT/KR2022/002689
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English (en)
French (fr)
Inventor
박민혁
유성우
최병진
Original Assignee
동우화인켐 주식회사
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices

Definitions

  • the present invention relates to a digitizer and an image display device including the same. More particularly, it relates to a digitizer including a multilayer conductive structure and an image display device including the same.
  • an image display device is implemented in the form of, for example, a smartphone.
  • electronic devices in which a touch panel or a touch sensor is attached to a display panel of the image display device to select a menu displayed on a window surface to implement an information input function are being developed.
  • a digitizer that converts analog coordinate information into a digital signal by an electromagnetic method is disposed on the back side of the image display device.
  • the digitizer can use electromagnetic induction to convert the current flowing through the conductive line into a magnetic field to transmit the frequency to the input pen. Therefore, it is desirable to increase the thickness of the conductive line to generate a sufficient magnetic field.
  • a flexible printed circuit board may be bonded onto the pads of the digitizer and to connect the digitizer with a driving integrated circuit chip. Accordingly, the thickness of the structure including the digitizer may be further increased. In this case, the foldable and bending characteristics of the digitizer may be deteriorated, and the flexible characteristics of the image display device may also be deteriorated.
  • resistance may be generated between the flexible printed circuit board and the digitizer, so that electromagnetic induction efficiency may also be reduced.
  • One object of the present invention is to provide a digitizer having improved mechanical and electrical efficiency.
  • An object of the present invention is to provide an image display device including a digitizer having improved mechanical and electrical efficiency.
  • a base layer comprising a main part and an extension part protruding from one end of the main part; a lower conductive layer disposed on the upper surface of the base layer; an interlayer insulating layer formed on the upper surface of the base layer and covering the lower conductive layer; an upper conductive layer disposed on the interlayer insulating layer; a contact penetrating the interlayer insulating layer and electrically connecting the lower conductive layer and the upper conductive layer; a pad disposed on the upper surface of the base layer together with the lower conductive layer and electrically connected to the lower conductive layer or the upper conductive layer; and a circuit connection pattern directly connected to the pad on the extension portion of the base layer.
  • the digitizer according to 4 above further comprising a passivation layer formed on the interlayer insulating layer to cover the upper conductive layer, wherein the circuit connection pattern is exposed from the passivation layer.
  • circuit connection pattern comprises: a first circuit connection pattern directly connected to the pad on the extension part; and a second circuit connection pattern disposed on the interlayer insulating layer and electrically connected to the first circuit connection pattern.
  • the lower conductive layer includes a plurality of first lower conductive lines and a plurality of second lower conductive lines extending in a second direction parallel to the upper surface of the base layer
  • the upper conductive layer is parallel to the upper surface of the base layer and includes a plurality of first upper conductive lines and a plurality of second upper conductive lines extending in a first direction perpendicular to the second direction, the digitizer.
  • the contact includes: first contacts electrically connecting the first upper conductive lines and the second lower conductive lines to form a first conductive coil; and second contacts electrically connecting the first lower conductive lines and the second upper conductive lines to form a second conductive coil.
  • the first conductive coil extends in the first direction, and a plurality of the first conductive coils are arranged on the main portion of the base layer along the second direction,
  • the second conductive coil extends in the second direction, and a plurality of the second conductive coils are arranged on the main portion of the base layer along the first direction.
  • the digitizer of 11 above further comprising traces extending from the first conductive coils and the second conductive coils, the pad including a plurality of pads each connected to the ends of the traces.
  • circuit connection pattern includes a plurality of circuit connection patterns that are directly connected to each of the plurality of pads to form an array on the extension part.
  • the touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.
  • the pad included in the lower conductive layer may be formed on the upper surface of the base layer to be directly connected to the circuit connection pattern.
  • the lower conductive layer may be thicker than the upper conductive layer, and may form a conductive coil.
  • the pattern for direct circuit connection can be connected to the pad of the digitizer while omitting a separate circuit board by using the lower conductive layer having a low resistance characteristic. Accordingly, it is possible to further increase the power supply to the digitizer and the current magnitude, and improve the electromagnetic induction efficiency.
  • FIG. 1 is a schematic cross-sectional view showing a digitizer according to exemplary embodiments.
  • FIGS. 2 and 3 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
  • FIG. 4 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
  • FIG. 5 is a schematic cross-sectional view illustrating a digitizer according to some exemplary embodiments.
  • FIG. 6 is a schematic cross-sectional view illustrating a digitizer according to a comparative example.
  • FIG. 7 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
  • SUMMARY Embodiments of the present invention provide a digitizer including conductive patterns having a multilayer structure and having improved electrical characteristics and bending reliability. Also provided is an image display device including a digitizer.
  • first direction and second direction are defined as a first direction and a second direction.
  • first direction and the second direction may cross each other perpendicularly.
  • the first direction may correspond to a width direction, a row direction, or an X-direction of the digitizer 100 .
  • the second direction may correspond to a longitudinal direction, a column direction, or a Y-direction of the digitizer 100 .
  • FIG. 1 is a schematic cross-sectional view showing a digitizer according to exemplary embodiments.
  • 2 and 3 are schematic plan views illustrating conductive coils included in a digitizer according to example embodiments.
  • FIG. 1 includes a cross-section cut in the thickness direction along the line I-I' shown in FIG. 2 and a cross-section at the circuit connection part CC.
  • the digitizer 100 may include a lower conductive layer 110 and an upper conductive layer 130 formed on a base layer 105 .
  • the lower conductive layer 110 and the upper conductive layer 130 may be separated in different layers with the interlayer insulating layer 120 interposed therebetween.
  • the substrate layer 105 is used to encompass a support layer or a film-type substrate for forming the conductive layers 110 and 130 and the interlayer insulating layer 120 .
  • the base layer 105 may include a polymer applicable to a flexible display.
  • the polymer include cyclic olefin polymer (COP), polyethylene terephthalate (PET), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), poly Allylate (polyallylate), polyimide (PI), cellulose acetate propionate (CAP), polyethersulfone (PES), cellulose triacetate (TAC), polycarbonate (PC), cyclic olefin copolymer (COC), poly Methyl methacrylate (PMMA), etc. are mentioned.
  • COP cyclic olefin polymer
  • PET polyethylene terephthalate
  • PAR polyacrylate
  • PEI polyetherimide
  • the base layer 105 may include polyimide to secure stable bending properties.
  • the lower conductive layer 110 and the upper conductive layer 130 may each include a low-resistance metal.
  • the lower conductive layer 110 and the upper conductive layer 130 are silver (Ag), gold (Au), copper (Cu), aluminum (Al), platinum (Pt), palladium (Pd), chromium ( Cr), titanium (Ti), tungsten (W), niobium (Nb), tantalum (Ta), vanadium (V), iron (Fe), manganese (Mn), cobalt (Co), nickel (Ni), zinc ( Zn), tin (Sn), molybdenum (Mo), calcium (Ca), or an alloy containing at least two of them.
  • the lower conductive layer 110 and the upper conductive layer 130 may include copper or a copper alloy to realize low resistance.
  • the interlayer insulating layer 120 may be formed on the upper surface of the base layer 105 to cover the lower conductive layer 110 .
  • the interlayer insulating layer 120 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride.
  • the interlayer insulating layer 120 may be formed using an organic insulating material to improve flexible properties.
  • the upper conductive layer 130 may be formed on the interlayer insulating layer 120 .
  • the passivation layer 140 may be formed on the interlayer insulating layer 120 to cover the upper conductive layer 130 .
  • the passivation layer 140 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride.
  • the passivation layer 140 may be formed using an organic insulating material to improve flexible properties.
  • Each of the interlayer insulating layer 120 and the passivation layer 140 may have a thickness in the range of about 1.5 to 20 ⁇ m to improve bending properties.
  • a circuit connection part CC may be disposed at one end of the base layer 105 .
  • the pad 150 may be disposed in the circuit connection part CC.
  • the pad 150 may be connected to the circuit connection pattern 160 .
  • circuit connection pattern 160 and the pad 150 may directly contact each other. In some embodiments, the circuit connection pattern 160 and the pad 150 may be a single member substantially integrally connected.
  • the circuit connection pattern 160 and the pad 150 may be located on the same layer or on the same level. According to example embodiments, the circuit connection pattern 160 and the pad 150 may be positioned on the same layer or at the same level on the upper surface of the base layer 105 together with the lower conductive layer 110 .
  • the pad 150 may be at least partially covered by the interlayer insulating layer 120 , and may also be at least partially covered by the passivation layer 140 .
  • a top surface of the circuit connection pattern 160 may be exposed from the interlayer insulating layer 120 and the passivation layer 140 .
  • a portion of the conductive pattern not covered by the interlayer insulating layer 120 and the passivation layer 140 is It may be provided as a circuit connection pattern 160 .
  • the pad 150 and the circuit connection pattern 160 may include the above-described metal or alloy. The arrangement of the pad 150 and the circuit connection pattern 160 will be described later in more detail with reference to FIG. 4 .
  • the digitizer 100 may include a first conductive coil 50 and a second conductive coil 70 .
  • the first conductive coil 50 and the second conductive coil 70 may be defined by combining the lower conductive layer 110 and the upper conductive layer 130 by the contacts 135 and 137 .
  • the lower conductive layer 110 may include a first lower conductive line 112 (see FIG. 3 ) and a second lower conductive line 114 (see FIG. 2 ).
  • the upper conductive layer 130 may include a first upper conductive line 132 (see FIG. 2 ) and a second upper conductive line 134 (see FIG. 3 ).
  • the first lower conductive line 112 and the second lower conductive line 114 may extend in the second direction.
  • the length of the second lower conductive line 114 may be smaller than the length of the first lower conductive line 112 .
  • the first upper conductive line 132 and the second upper conductive line 134 may extend in a first direction.
  • the length of the second upper conductive line 134 may be smaller than the length of the first upper conductive line 132 .
  • the first upper conductive line 132 of the upper conductive layer 130 and the second lower conductive line 114 of the lower conductive layer 110 are coupled to each other to form a first conductive coil 50 . can form.
  • the first upper conductive line 132 and the second lower conductive line 114 may together form a first conductive coil 50 to serve as a sensing line for an input pen through electromagnetic induction.
  • first upper conductive line 132 and the second lower conductive line 114 may be electrically connected to each other through the first contact 135 .
  • a plurality of first upper conductive lines 132 and a plurality of second lower conductive lines 114 are electrically connected to each other through a plurality of first contacts 135 to form a single first conductive coil 50 .
  • a plurality of conductive loops may be included. For example, four first conductive loops may be included in one first conductive coil 50 .
  • the first conductive loops may have different sizes or areas in a planar direction.
  • the first contact 135 may pass through the interlayer insulating layer 120 to be formed substantially integrally with the first upper conductive line 132 .
  • a first trace 60 may be connected to any one of the first conductive loops.
  • the first trace 60 may include a first input line 62 and a first output line 64 .
  • the first trace 60 may extend in the second direction, for example.
  • a first input line 62 is connected to a first conductive loop of any one of the first conductive loops, and a first output line 64 is connected to a first conductive loop of the other of the first conductive loops.
  • the first input line 62 may be connected to an innermost first conductive loop among the first conductive loops.
  • the first output line 64 may be connected to an outermost first conductive loop among the first conductive loops.
  • the current input from the first input line 62 may alternately cycle through the lower conductive layer 110 and the upper conductive layer 130 through the first conductive loops, and may be discharged through the first output line 64 . have.
  • the first input line 62 and the first output line 64 may be included in the lower conductive layer 110 .
  • the lower conductive layer 110 may further include a first internal connection line 114a.
  • the first internal connection line 114a may connect adjacent first conductive loops to each other.
  • the first lower conductive line 112 of the lower conductive layer 110 and the second upper conductive line 134 of the upper conductive layer 130 are coupled to each other to form a second conductive coil 70 . can form.
  • the first lower conductive line 112 and the second upper conductive line 134 may be provided together as a sensing line for an input pen through electromagnetic induction by forming a second conductive coil 70 together.
  • first lower conductive line 112 and the second upper conductive line 134 may be electrically connected to each other through the second contact 137 .
  • a plurality of first lower conductive lines 112 and a plurality of second upper conductive lines 134 are electrically connected to each other through a plurality of second contacts 137 to form a single second conductive coil 70 .
  • a plurality of conductive loops may be included. For example, four second conductive loops may be included in one second conductive coil 70 .
  • the second conductive loops may have different sizes or areas in a planar direction.
  • the second contact 137 may be formed substantially integrally with the second upper conductive line 134 through the interlayer insulating layer 120 .
  • a second trace 80 may be connected to any one of the second conductive loops.
  • the second trace 80 may include a second input line 82 and a second output line 84 .
  • the second trace 80 may extend in the second direction.
  • the second input line 82 may be connected to an innermost second conductive loop among the second conductive loops.
  • the second output line 84 may be connected to an outermost second conductive loop among the second conductive loops.
  • the current input from the second input line 82 may alternately cycle through the lower conductive layer 110 and the upper conductive layer 130 through the second conductive loops, and may be discharged through the second output line 84 . have.
  • the second input line 82 and the second output line 84 may be included in the lower conductive layer 110 .
  • the upper conductive layer 130 may further include an external connection line 134a.
  • the second input line 82 and the second output line 84 may be connected to the second conductive loop and the second contact 137 by the external connection line 134a.
  • the external connection line 134a may be connected to two different second conductive coils.
  • the second output line 84 connected to one of the second conductive coils 70 may be connected to the second input line 82 of the other second conductive coil 70 through the external connection line 134a. may be
  • the upper conductive layer 130 may further include a second internal connection line 134b.
  • a second internal connection line 134b For example, adjacent second conductive loops in the second conductive coil 70 may be connected to each other by the second internal connection line 134b.
  • the number of conductive loops in the conductive coil may be adjusted in consideration of the size and resolution of the image display device.
  • the first conductive coil 50 and the second conductive coil 70 may each include a plurality of conductive loops having different sizes.
  • the conductive loop is formed by connecting the lower conductive layer 110 and the upper conductive layer 130 through the contacts 135 and 137 , the number of loops of the conductive coil in a limited space is efficiently increased and electromagnetic induction efficiency is achieved. can improve
  • both the lower conductive layer 110 and the upper conductive layer 130 may be disposed on the upper surface of the base layer 105 . Accordingly, when bending or folding through the base layer 105 , the stress direction for the lower conductive layer 110 and the upper conductive layer 130 may be adjusted in the same manner.
  • tensile stress when tensile stress is applied to the bottom surface of the base layer 105 , compressive stress may be applied to the lower conductive layer 110 and the upper conductive layer 130 . Accordingly, a neutral plane in which stress is canceled may be easily generated to be adjacent to the conductive layers 110 and 130 . Accordingly, stress applied to the conductive layers 110 and 130 may be relieved, thereby reducing or preventing electrode cracking due to bending.
  • the thickness of the lower conductive layer 110 may be greater than the thickness of the upper conductive layer 130 .
  • the thickness of the first lower conductive line 112 may be greater than the thickness of the first upper conductive line 132 .
  • the first upper conductive line 132 may extend in a first direction (eg, a row direction or a width direction) and intersect a bending axis.
  • first direction eg, a row direction or a width direction
  • first lower conductive line 112 may extend in a second direction (a column direction or a length direction) and may be substantially parallel to the bending axis.
  • the thickness of the first upper conductive line 132 to which bending stress is easily transmitted as it intersects the bending axis, prevention of cracks in the conductive line may be reduced or suppressed. Since the first lower conductive line 112, which is parallel to the bending axis and is relatively free from bending stress, is formed to have a large thickness, a sufficient electromagnetic induction effect may be realized by expanding a current path through the conductive coil.
  • the second lower conductive line 114 may also have a greater thickness than the second upper conductive line 134 .
  • the thickness of the lower conductive layer 110 may be about 5 to 20 ⁇ m, preferably 10 ⁇ m or more, for example 10 to 10 ⁇ m. It may be 20 ⁇ m.
  • the thickness of the upper conductive layer 130 may be 6 ⁇ m or less, preferably about 1 to 6 ⁇ m.
  • FIG. 4 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
  • the detailed structure/configuration of the conductive coil and the illustration of the traces 60 and 80 are omitted in FIG. 4 .
  • a plurality of first conductive coils 50 and second conductive coils 70 may be arranged on the upper surface of the base layer 105 .
  • the first conductive coil 50 may extend in the first direction or the row direction.
  • the plurality of first conductive coils 50 may be arranged along the second direction or the column direction.
  • first conductive coils 50 - 1 to 50 - n may be sequentially arranged along the second direction (n is a natural number).
  • the first conductive coils 50 may partially overlap each other and may be arranged in the second direction.
  • the second conductive coil 70 may extend in the second direction or the column direction.
  • the plurality of second conductive coils 70 may be arranged along the first direction or the row direction.
  • m second conductive coils 70 - 1 to 70 - m may be sequentially arranged in the first direction.
  • the second conductive coils 70 may partially overlap each other and may be arranged along the first direction.
  • the substrate layer 105 includes a main portion 102 , and the conductive coils 50 and 70 may be arranged on the main portion 102 of the substrate layer 105 .
  • the main unit 102 may include an active area in which sensing of the input pen is substantially performed.
  • the circuit connection unit CC may be disposed at one end of the base layer 105 .
  • the circuit connection part CC may include an extension part 107 protruding from one end of the main part 102 .
  • a circuit connection pattern 160 may be disposed on the extension part 107 .
  • the circuit connection pattern 160 may directly contact and be connected to the pad 150 .
  • the pad 150 may be connected to the traces 60 and 80 described with reference to FIGS. 2 and 3 .
  • a plurality of pads 150 may be respectively connected to the traces 60 and 80 .
  • an array of circuit connection patterns 160 connected to each of the plurality of pads 150 may be formed on the extension portion 107 .
  • the circuit connection unit CC may be provided as an intermediary structure for connecting an integrated circuit (IC) chip included in the image display device and the digitizer 100 .
  • IC integrated circuit
  • the circuit connection unit CC may be provided as an intermediary structure for connecting an integrated circuit (IC) chip included in the image display device and the digitizer 100 .
  • IC integrated circuit
  • an electrical connection with a digitizer IC chip mounted on a main board or a rigid circuit board included in the image display device may be implemented.
  • the electrical connection with the digitizer IC chip is implemented using the circuit connection unit CC integrated into the digitizer 100, the amount of current to the conductive coils 50 and 70 can be further increased by reducing the driving signal and power loss. . Accordingly, the magnetic field induction through the digitizer 100 is amplified and strengthened, so that sensing sensitivity can be further improved.
  • circuit connection pattern 160 is disposed on the same layer or the same level as the lower conductive layer 110 , electrical connection with an external circuit can be implemented without an additional increase in thickness.
  • a bending area BA may be included in the central portion of the base layer 105 .
  • a bending axis BX extending in the second direction may be positioned in the bending area BA.
  • the digitizer 100 according to example embodiments may be bent or folded around the bending axis BX.
  • the thickness of the first upper conductive line 132 or the second upper conductive line 134 crossing the bending axis BX may be relatively small. Accordingly, it is possible to prevent cracking of the upper conductive layer 130 to which bending stress is directly applied and to increase flexibility.
  • the resistance is reduced and the magnetic field generation efficiency through the conductive coil is improved. can do it
  • FIG. 5 is a schematic cross-sectional view illustrating a digitizer according to some exemplary embodiments.
  • the circuit connection pattern 160 may include a lower circuit connection pattern 163 and an upper circuit connection pattern 165 .
  • the lower circuit connection pattern 163 may be positioned on the same layer or the same level as the lower conductive layer 110
  • the upper circuit connection pattern 165 may be positioned on the same layer or the same level as the upper conductive layer 130 .
  • the interlayer insulating layer 120 may extend to the circuit connection part CC to cover the lower circuit connection pattern 163 .
  • the upper circuit connection pattern 165 is disposed on the interlayer insulating layer 120 , and may be electrically connected to the lower circuit connection pattern 163 through the via structure 167 penetrating the interlayer insulating layer 120 .
  • the via structure 167 may be formed as a member substantially integral with the upper circuit connection pattern 165 .
  • circuit connection pattern 160 in a multi-layer structure, it is possible to improve circuit connection easiness according to the wiring structure and arrangement of the external circuit structure/IC chip connected to the circuit connection pattern 160 .
  • FIG. 6 is a schematic cross-sectional view illustrating a digitizer according to a comparative example.
  • the pad 155 is disposed on the same layer as the upper conductive layer 130 , and a flexible printed circuit board (FPCB) 190 is formed as a circuit connection structure and an anisotropic conductive film 180 is formed. It may be bonded to the pad 155 through the pad 155 .
  • FPCB flexible printed circuit board
  • a bonding process including a heat compression process of the flexible printed circuit board 190 is added.
  • mechanical damage eg, electrode cracks
  • thickness increase, contact resistance increase, etc. may be caused by the addition of the anisotropic conductive film 180 .
  • the flexible printed circuit board 190 and the anisotropic conductive film 180 are omitted, and the circuit connection pattern 160 is directly applied to the pad 150 included in the digitizer 100 . can be connected together.
  • a connection path with an external circuit structure/IC chip is reduced, and power/current supply amount of the conductive coils 50 and 70 included in the digitizer 100 can be efficiently increased.
  • the flexible printed circuit board 190 is also omitted, it is possible to easily implement a thin flexible digitizer.
  • FIG. 7 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
  • the image display apparatus may include the display panel 360 , the touch sensor 200 , and the digitizer 100 according to the above-described exemplary embodiments.
  • the digitizer 100 may be disposed under the display panel 360 .
  • the digitizer 100 may be disposed between the display panel 360 and the rear cover 380 .
  • the digitizer 100 includes relatively thick conductive lines for efficiency in generating a magnetic field using electromagnetic induction, and may include a plurality of conductive coils. Accordingly, the digitizer 100 may be disposed under the display panel 360 so as not to be recognized by a user of the image display apparatus.
  • the main board 370 may be disposed between the digitizer 100 and the rear cover 380 .
  • a digitizer driving IC chip 375 may be mounted on the main board 370 .
  • the circuit connection pattern 160 is directly connected to the main board 370 through the circuit connection unit CC integrally formed with the digitizer 100 , so that the current from the digitizer driving IC chip 375 to the digitizer 100 . Supply and signal control may be performed.
  • the touch sensor IC chip 374 may be mounted on the main board 370 .
  • the touch sensor 200 to be described later may be electrically connected to the touch sensor IC chip 374 by being connected to the main board 370 through a flexible printed circuit board.
  • an application processor (AP) chip 372 may be mounted on the main board 370 to control the operation of the display panel 360 .
  • the display panel 360 may include a pixel electrode 310 , a pixel defining layer 320 , a display layer 330 , a counter electrode 340 , and an encapsulation layer 350 disposed on the panel substrate 300 .
  • a pixel circuit including a thin film transistor (TFT) may be formed on the panel substrate 300 , and an insulating layer covering the pixel circuit may be formed.
  • the pixel electrode 310 may be electrically connected to, for example, a drain electrode of a TFT on the insulating layer.
  • the pixel defining layer 320 may be formed on the insulating layer to expose the pixel electrode 310 to define a pixel area.
  • a display layer 330 is formed on the pixel electrode 310 , and the display layer 330 may include, for example, a liquid crystal layer or an organic light emitting layer.
  • a counter electrode 340 may be disposed on the pixel defining layer 320 and the display layer 330 .
  • the opposing electrode 340 may be provided as a common electrode or a cathode of the image display device, for example.
  • An encapsulation layer 350 for protecting the display panel 360 may be stacked on the opposite electrode 340 .
  • the touch sensor 200 may be stacked on the display panel 360 and disposed toward the window substrate 230 .
  • the touch sensor 200 may generate capacitance by a user's touch input through the surface of the window substrate 230 .
  • the touch sensor 200 may include a sensing electrode or sensing channels having a thickness smaller than that of the conductive layer included in the digitizer 100 so as not to be recognized by the user.
  • the thickness of the sensing electrode or the sensing channel may be less than 1 ⁇ m or less than 0.5 ⁇ m.
  • Each of the sensing electrodes or the sensing channels may be independently disposed in one single layer to interact with an adjacent sensing electrode or sensing channel to generate capacitance.
  • the touch sensor 200 may be coupled to the display panel 360 through the adhesive layer 260 .
  • the window substrate 230 includes, for example, a hard coating film and thin glass, and in an embodiment, a light blocking pattern 235 may be formed on a peripheral portion of one surface of the window substrate 230 .
  • the light blocking pattern 235 may include, for example, a color printing pattern.
  • a bezel part or a non-display area of the image display device may be defined by the light blocking pattern 235 .
  • a polarization layer 210 may be disposed between the window substrate 230 and the touch sensor 200 .
  • the polarizing layer 210 may include a coated polarizer or a polarizing plate.
  • the polarization layer 210 may be directly bonded to the one surface of the window substrate 230 or may be attached through the first adhesive layer 220 .
  • the touch sensor 200 may be coupled to the polarization layer 210 through the second adhesive layer 225 .
  • the window substrate 230 , the polarization layer 210 , and the touch sensor 200 may be sequentially disposed from the user's viewing side.
  • the sensing electrodes of the touch sensor 200 are disposed under the polarization layer 210 , it is possible to more effectively prevent the sensing electrode from being viewed.
  • the touch sensor 200 may be directly transferred onto the window substrate 230 or the polarization layer 210 .
  • the window substrate 230 , the touch sensor 200 , and the polarization layer 210 may be disposed in the order from the user's viewing side.

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Abstract

디지타이저는 메인 부 및 상기 메인 부의 일 단으로부터 돌출된 연장부를 포함하는 기재층, 기재층의 상면 상에 배치된 하부 도전층, 기재층의 상면 상에 형성되어 하부 도전층을 덮는 층간 절연층, 층간 절연층 상에 배치되는 상부 도전층, 층간 절연층을 관통하며 하부 도전층 및 상부 도전층을 전기적으로 연결시키는 콘택, 기재층의 상면 상에 하부 도전층과 함께 배치되며 하부 도전층 또는 상부 도전층과 전기적으로 연결되는 패드, 및 기재층의 연장부 상에서 패드와 직접 연결되는 회로 연결 패턴을 포함한다.

Description

디지타이저 및 이를 포함하는 화상 표시 장치
본 발명은 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다.
최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다.
또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,
디지타이저는 전자기 유도 현상을 이용하여 도전 라인에 흐르는 전류를 자기장으로 변환하여 입력 펜으로 주파수를 전송할 수 있다. 따라서, 충분한 자기장 생성을 위해 도전 라인의 두께를 증가시키는 것이 바람직하다.
또한, 상기 디지타이저를 구동 집적 회로 칩과 연결시키기 위해 연성 인쇄 회로 기판이 및 디지타이저의 패드들 상에 접합될 수 있다. 이에 따라, 디지타이저를 포함하는 구조체의 두께가 추가적으로 증가될 수 있다. 이 경우, 디지타이저의 폴더블, 벤딩 특성이 저하되며 화상 표시 장치의 플렉시블 특성도 저하될 수 있다.
또한, 연성 인쇄 회로기판 및 디지타이저 사이에서 저항이 발생하여 전자기 유도 효율 역시 저하될 수 있다.
본 발명의 일 과제는 향상된 기계적, 전기적 효율성을 갖는 디지타이저를 제공하는 것이다.
본 발명의 일 과제는 향상된 기계적, 전기적 효율성을 갖는 디지타이저를 포함하는 화상 표시 장치를 제공하는 것이다.
1. 메인 부 및 상기 메인 부의 일 단으로부터 돌출된 연장부를 포함하는 기재층; 상기 기재층의 상면 상에 배치된 하부 도전층; 상기 기재층의 상면 상에 형성되어 상기 하부 도전층을 덮는 층간 절연층; 상기 층간 절연층 상에 배치되는 상부 도전층; 상기 층간 절연층을 관통하며 상기 하부 도전층 및 상기 상부 도전층을 전기적으로 연결시키는 콘택; 상기 기재층의 상기 상면 상에 상기 하부 도전층과 함께 배치되며 상기 하부 도전층 또는 상기 상부 도전층과 전기적으로 연결되는 패드; 및 상기 기재층의 상기 연장부 상에서 상기 패드와 직접 연결되는 회로 연결 패턴을 포함하는, 디지타이저.
2. 위 1에 있어서, 상기 하부 도전층, 상기 패드 및 상기 회로 연결 패턴은 동일 레벨에 배치되는, 디지타이저.
3. 위 1에 있어서, 상기 패드는 상기 연장부와 인접한 상기 기재층의 상기 일 단에 배치된, 디지타이저.
4. 위 1에 있어서, 상기 층간 절연층은 상기 패드를 덮고, 상기 회로 연결 패턴은 상기 층간 절연층으로부터 노출된, 디지타이저.
5. 위 4에 있어서, 상기 층간 절연층 상에 형성되어 상기 상부 도전층을 덮는 패시베이션 층을 더 포함하며, 상기 회로 연결 패턴은 상기 패시베이션 층으로부터 노출된, 디지타이저.
6. 위 1에 있어서, 상기 하부 도전층, 상기 패드 및 상기 회로 연결 패턴의 각각의 두께는 상기 상부 도전층의 두께보다 큰, 디지타이저.
7. 위 6에 있어서, 상기 하부 도전층, 상기 패드 및 상기 회로 연결 패턴의 각각의 두께는 10㎛ 이상인, 디지타이저.
8. 위 1에 있어서, 상기 회로 연결 패턴은 상기 연장부 상에서 상기 패드와 직접 연결되는 제1 회로 연결 패턴; 및 상기 층간 절연층 상에 배치되며 상기 제1 회로 연결 패턴과 전기적으로 연결되는 제2 회로 연결 패턴을 포함하는, 디지타이저.
9. 위 1에 있어서, 상기 하부 도전층은 상기 기재층의 상기 상면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,
상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.
10. 위 9에 있어서, 상기 콘택은 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 포함하는, 디지타이저.
11. 위 상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 상기 기재층의 상기 메인 부 상에서 복수의 상기 제1 도전 코일들이 배열되고,
상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 상기 기재층의 상기 메인 부 상에서 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.
12. 위 11에 있어서, 상기 제1 도전 코일들 및 상기 제2 도전 코일들로부터 연장하는 트레이스들을 더 포함하며, 상기 패드는 상기 트레이스들의 말단들과 각각 연결된 복수의 패드들을 포함하는, 디지타이저.
13. 위 12에 있어서, 상기 회로 연결 패턴은 상기 복수의 패드들 각각과 직접 연결되어 상기 연장부 상에서 어레이를 형성하는 복수의 회로 연결 패턴들을 포함하는, 디지타이저.
14. 표시 패널; 및 상기 표시 패널 아래에 배치된 상술한 실시예들에 따른 디지타이저를 포함하는, 화상 표시 장치.
15. 위 14에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.
16. 위 15에 있어서, 리어 커버 및 윈도우 기판을 더 포함하고,
상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.
17. 위 16에 있어서, 상기 디지타이저 및 상기 리어 커버 사이에 배치된 메인 보드를 더 포함하며, 상기 디지타이저의 상기 연장부가 직접 벤딩되어 상기 회로 연결 패턴이 상기 메인 보드로 연결되는, 화상 표시 장치.
본 발명의 실시예들에 따르면, 기재층의 상면 상에 하부 도전층에 포함되는 패드를 회로 연결용 패턴과 직접 연결되도록 형성할 수 있다. 상기 하부 도전층은 상부 도전층보다 두껍게 형성되며, 도전 코일을 형성할 수 있다.
이에 따라, 저저항 특성을 갖는 하부 도전층을 사용하여 별도의 회로 기판을 생략하면서 직접 회로 연결용 패턴을 디지타이저의 패드에 연결시킬 수 있다. 따라서, 디지타이저로의 전력 공급, 전류 크기를 추가적으로 증가시키며 전자기 유도 효율을 향상시킬 수 있다.
또한, 회로 기판의 생략을 통해 디지타이저를 포함하는 구조체의 두께 증가를 억제할 수 있다. 따라서, 디지타이저 및 이를 포함하는 화상 표시 장치의 유연성, 벤딩 특성도 향상될 수 있다.
도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다.
도 4는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.
도 5는 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 6은 비교예에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.
본 발명의 실시예들은 복층 구조의 도전 패턴들을 포함하며 향상된 전기적 특성 및 벤딩 신뢰성을 갖는 디지타이저를 제공한다. 또한, 디지타이저를 포함하는 화상 표시 장치를 제공한다.
이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
이하 도면들에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.
상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.
도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 2 및 도 3은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다. 예를 들면, 도 1은 도 2에 표시된 I-I' 라인을 따라 두께 방향으로 절단한 단면 및 회로 연결부(CC)에서의 단면을 함께 포함한다.
도 1을 참조하면, 디지타이저(100)는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(120)을 사이에 두고 서로 다른 층에 분리될 수 있다.
기재층(105)은 도전층들(110, 130) 및 층간 절연층(120)의 형성을 위한 지지층 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다.
바람직하게는, 기재층(105)은 안정적인 벤딩 특성 확보를 위해 폴리이미드를 포함할 수 있다.
하부 도전층(110) 및 상부 도전층(130)은 각각 저저항 금속을 포함할 수 있다. 예를 들면, 하부 도전층(110) 및 상부 도전층(130)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다.
바람직하게는, 하부 도전층(110) 및 상부 도전층(130)은 저저항 구현을 위해 구리 혹은 구리 합금을 포함할 수 있다.
층간 절연층(120)은 기재층(105) 상면 상에 형성되어 하부 도전층(110)을 덮을 수 있다. 층간 절연층(120)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 층간 절연층(120)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.
상부 도전층(130)은 층간 절연층(120) 상에 형성될 수 있다. 일부 실시예들에 있어서, 층간 절연층(120) 상에 패시베이션 층(140)이 형성되어 상부 도전층(130)을 덮을 수 있다. 패시베이션 층(140)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 패시베이션 층(140)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.
층간 절연층(120) 및 패시베이션 층(140) 각각은 벤딩 특성 향상을 위해 약 1.5 내지 20㎛ 범위의 두께를 가질 수 있다.
예시적인 실시예들에 따르면, 기재층(105)의 일 단부에는 회로 연결부(CC)가 배치될 수 있다. 회로 연결부(CC) 내에는 패드(150)가 배치될 수 있다. 패드(150)는 회로 연결 패턴(160)과 연결될 수 있다.
일부 실시예들에 있어서, 회로 연결 패턴(160) 및 패드(150)는 직접 접촉할 수 있다. 일부 실시예들에 있어서, 회로 연결 패턴(160) 및 패드(150)는 실질적으로 일체로 연결된 단일 부재일 수 있다.
회로 연결 패턴(160) 및 패드(150)는 동일 층 또는 동일 레벨에 위치할 수 있다. 예시적인 실시예들에 따르면, 회로 연결 패턴(160) 및 패드(150)는 하부 도전층(110)과 함께 기재층(105)의 상면 상에서 동일 층 또는 동일 레벨에 위치할 수 있다.
도 1에 도시된 바와 같이, 패드(150)는 층간 절연층(120)에 의해 적어도 부분적으로 덮일 수 있으며, 패시베이션 층(140)에 의해서도 적어도 부분적으로 덮일 수 있다. 회로 연결 패턴(160)의 상면은 층간 절연층(120) 및 패시베이션 층(140)으로부터 노출될 수 있다.
예를 들면, 패드(150) 및 회로 연결 패턴(160)이 실질적으로 일체의 도전 패턴을 형성하는 경우, 상기 도전 패턴 중 층간 절연층(120) 및 패시베이션 층(140)에 의해 덮이지 않은 부분이 회로 연결 패턴(160)으로 제공될 수 있다.
패드(150) 및 회로 연결 패턴(160)은 상술한 금속 또는 합금을 포함할 수 있다. 패드(150) 및 회로 연결 패턴(160)의 배열에 대해서는 도 4를 참조로 보다 상세히 후술한다.
도 2 및 도 3을 참조하면, 예시적인 실시예들에 따른 디지타이저(100)는 제1 도전 코일(50) 및 제2 도전 코일(70)을 포함할 수 있다.
제1 도전 코일(50) 및 제2 도전 코일(70)은 하부 도전층(110) 및 상부 도전층(130)이 콘택들(135, 137)에 의해 조합되어 정의될 수 있다.
하부 도전층(110)은 제1 하부 도전 라인(112)(도 3 참조) 및 제2 하부 도전 라인(114)(도 2 참조)을 포함할 수 있다. 상부 도전층(130)은 제1 상부 도전 라인(132)(도 2 참조) 및 제2 상부 도전 라인(134)(도 3 참조)을 포함할 수 있다.
제1 하부 도전 라인(112)은 및 제2 하부 도전 라인(114)은 제2 방향으로 연장할 수 있다. 제2 하부 도전 라인(114)의 길이는 제1 하부 도전 라인(112)의 길이보다 작을 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다. 제2 상부 도전 라인(134)의 길이는 제1 상부 도전 라인(132)의 길이보다 작을 수 있다.
도 2에 도시된 바와 같이, 상부 도전층(130)의 제1 상부 도전 라인(132) 및 하부 도전층(110)의 제2 하부 도전 라인(114)이 서로 결합되어 제1 도전 코일(50)을 형성할 수 있다.
제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.
예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 제1 도전 루프들이 포함될 수 있다.
일부 실시예들에 있어서, 상기 제1 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제1 콘택(135)은 층간 절연층(120)을 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.
상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에는 제1 트레이스(60)가 연결될 수 있다. 예시적인 실시예들에 따르면, 제1 트레이스(60)는 제1 입력 라인(62) 및 제1 출력 라인(64)을 포함할 수 있다. 제1 트레이스(60)는 예를 들면, 상기 제2 방향으로 연장할 수 있다.
제1 입력 라인(62)은 상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에 연결되며, 제1 출력 라인(64)은 상기 제1 도전 루프들 중 다른 하나의 제1 도전 루프에 연결될 수 있다.
예를 들면, 제1 입력 라인(62)은 상기 제1 도전 루프들 중 최내측의 제1 도전 루프에 연결될 수 있다. 제1 출력 라인(64)은 상기 제1 도전 루프들 중 최외곽의 제1 도전 루프에 연결될 수 있다.
제1 입력 라인(62)으로부터 입력된 전류는 상기 제1 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제1 출력 라인(64)을 통해 배출될 수 있다.
일부 실시예들에 있어서, 제1 입력 라인(62) 및 제1 출력 라인(64)은 하부 도전층(110)에 포함될 수 있다.
일부 실시예들에 있어서, 하부 도전층(110)은 제1 내부 연결 라인(114a)을 더 포함할 수 있다. 예를 들면, 제1 내부 연결 라인(114a)은 이웃하는 제1 도전 루프들을 서로 연결시킬 수 있다.
도 3에 도시된 바와 같이, 하부 도전층(110)의 제1 하부 도전 라인(112) 및 상부 도전층(130)의 제2 상부 도전 라인(134)이 서로 결합되어 제2 도전 코일(70)을 형성할 수 있다.
제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.
예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(137)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(137)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 제2 도전 루프들이 포함될 수 있다.
일부 실시예들에 있어서, 상기 제2 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제2 콘택(137)은 층간 절연층(120)을 관통하여 제2 상부 도전 라인(134)과 실질적으로 일체로 형성될 수 있다.
상기 제2 도전 루프들 중 어느 하나의 제2 도전 루프에는 제2 트레이스(80)가 연결될 수 있다. 예시적인 실시예들에 따르면, 제2 트레이스(80)는 제2 입력 라인(82) 및 제2 출력 라인(84)을 포함할 수 있다. 예를 들면, 제2 트레이스(80)는 상기 제2 방향으로 연장할 수 있다.
예를 들면, 제2 입력 라인(82)은 상기 제2 도전 루프들 중 최내측의 제2 도전 루프에 연결될 수 있다. 제2 출력 라인(84)은 상기 제2 도전 루프들 중 최외곽의 제2 도전 루프에 연결될 수 있다.
제2 입력 라인(82)으로부터 입력된 전류는 상기 제2 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제2 출력 라인(84)을 통해 배출될 수 있다.
일부 실시예들에 있어서, 제2 입력 라인(82) 및 제2 출력 라인(84)은 하부 도전층(110)에 포함될 수 있다.
일부 실시예들에 있어서, 상부 도전층(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(82) 및 제2 출력 라인(84)이 제2 도전 루프와 제2 콘택(137)을 통해 연결될 수 있다.
일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 제2 출력 라인(84)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 제2 입력 라인(82)에 연결될 수도 있다.
일부 실시예들에 있어서, 상부 도전층(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 제2 도전 루프들이 서로 연결될 수 있다.
도 2 및 도 3에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.
도 2 및 도 3을 참조로 설명한 바와 같이, 제1 도전 코일(50) 및 제2 도전 코일(70)은 각각 복수의 서로 다른 사이즈의 도전 루프들을 포함할 수 있다.
이에 따라, 디지타이저(100)를 통해 생성되는 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 면에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.
또한, 하부 도전층(110) 및 상부 도전층(130)을 콘택(135, 137)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.
예시적인 실시예들에 따르면, 하부 도전층(110) 및 상부 도전층(130)은 모두 기재층(105)의 상면 상에 배치될 수 있다. 따라서, 기재층(105)을 통한 벤딩 혹은 폴딩 시 하부 도전층(110) 및 상부 도전층(130)에 대한 스트레스 방향이 동일하게 조절될 수 있다.
예를 들면, 기재층(105)의 저면에 인장 스트레스가 인가되는 경우, 하부 도전층(110) 및 상부 도전층(130)에는 압축 스트레스가 인가될 수 있다. 이에 따라, 스트레스가 상쇄되는 중립면(Neutral Plane)이 도전층들(110, 130)에 인접하도록 용이하게 생성될 수 있다. 따라서, 도전층들(110, 130)에 대한 인가되는 스트레스가 완화되어 벤딩에 의한 전극 크랙을 감소 또는 방지할 수 있다.
예시적인 실시예들에 따르면, 하부 도전층(110)의 두께는 상부 도전층(130)의 두께보다 클 수 있다. 예를 들면, 제1 하부 도전 라인(112)의 두께는 제1 상부 도전 라인(132)의 두께보다 클 수 있다.
도 4를 참조로 후술하는 바와 같이, 제1 상부 도전 라인(132)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 벤딩 축과 교차할 수 있다. 예를 들면, 제1 상부 도전 라인(132)은 상기 벤딩 축과 수직할 수 있다. 제1 하부 도전 라인(112)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 벤딩 축과 평행할 수 있다.
예시적인 실시예들에 따르면, 상기 벤딩 축과 교차함에 따라 벤딩 스트레스가 쉽게 전달되는 제1 상부 도전 라인(132)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. 상기 벤딩 축과 평행하여 벤딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(112)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.
일 실시예에 있어서, 제2 하부 도전 라인(114) 역시 제2 상부 도전 라인(134) 보다 큰 두께를 가질 수 있다.
일부 실시예들에 있어서, 하부 도전층(110)(제1 하부 도전 라인 또는 제2 하부 도전 라인)의 두께는 약 5 내지 20㎛일 수 있으며, 바람직하게는 10㎛ 이상, 예를 들면 10 내지 20㎛일 수 있다. 상부 도전층(130)(제1 상부 도전 라인 또는 제2 상부 도전 라인)의 두께는 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛일 수 있다.
도 4는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다. 설명의 편의를 위해, 도 4에서는 도전 코일의 상세 구조/구성, 및 트레이스들(60, 80)의 도시는 생략되었다.
도 4를 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.
제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.
예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수). 일 실시예에 있어서, 제1 도전 코일들(50)은 서로 부분적으로 중첩되며 상기 제2 방향을 따라 배열될 수 있다.
제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.
예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)(m은 자연수)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다. 일 실시예에 있어서, 제2 도전 코일들(70)은 서로 부분적으로 중첩되며 상기 제1 방향을 따라 배열될 수 있다.
기재층(105)은 메인 부(main portion)(102)을 포함하며, 도전 코일들(50, 70)은 기재층(105)의 메인 부(102) 상에 배열될 수 있다. 메인 부(102)는 입력 펜에 대한 센싱이 실질적으로 수행되는 활성 영역을 포함할 수 있다.
상술한 바와 같이, 기재층(105)의 일 단부에 회로 연결부(CC)가 배치될 수 있다. 예를 들면, 회로 연결부(CC)는 메인 부(102)의 일 단부로부터 돌출된 연장부(107)를 포함할 수 있다.
도 1을 참조로 설명한 바와 같이, 연장부(107) 상에는 회로 연결 패턴(160)이 배치될 수 있다. 회로 연결 패턴(160)은 패드(150)와 직접 접촉하며 연결될 수 있다.
패드(150)는 도 2 및 도 3을 참조로 설명한 트레이스들(60, 80)과 연결될 수 있다. 예를 들면, 복수의 패드들(150)이 각각 트레이스들(60, 80)과 연결될 수 있다. 이에 따라, 연장부(107) 상에는 복수의 패드들(150) 각각과 연결된 회로 연결 패턴들(160)의 어레이(array)가 형성될 수 있다.
회로 연결부(CC)는 화상 표시 장치에 포함된 집적 회로(IC) 칩과 디지타이저(100)를 연결하기 위한 중개 구조로 제공될 수 있다. 예를 들면, 회로 연결부(CC)를 벤딩시켜 화상 표시 장치 내에 포함된 메인 보드 혹은 리지드(rigid) 회로 기판 상에 실장된 디지타이저 IC 칩과의 전기적 연결을 구현할 수 있다.
디지타이저(100)에 일체화된 회로 연결부(CC)를 사용하여 디지타이저 IC 칩과의 전기적 연결이 구현되므로, 구동 신호 및 전력 손실을 감소시켜 도전 코일들(50, 70)로의 전류량을 더욱 증가시킬 수 있다. 따라서, 디지타이저(100)를 통한 자기장 유도가 증폭, 강화되어 센싱 감도가 보다 증진될 수 있다.
또한, 도 1에 도시된 바와 같이, 회로 연결 패턴(160)은 하부 도전층(110)과 동일 층 또는 동일 레벨에 배치되므로, 추가적인 두께 증가 없이 외부 회로와의 전기적 연결을 구현할 수 있다.
일부 실시예들에 있어서, 기재층(105)의 중앙부에는 벤딩 영역(BA)이 포함될 수 있다. 벤딩 영역(BA) 내에는 상기 제2 방향으로 연장하는 벤딩 축(BX)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 벤딩 축(BX) 주변으로 굴곡되거나 접힐 수 있다.
상술한 바와 같이, 벤딩 축(BX)과 교차하는 제1 상부 도전 라인(132) 또는 제2 상부 도전 라인(134)의 두께는 상대적으로 작을 수 있다. 따라서, 벤딩 스트레스가 직접적으로 인가되는 상부 도전층(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다.
벤딩 축(BX)과 평행하며 벤딩 스트레스가 상대적으로 작은 제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.
도 5는 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 5를 참조하면, 회로 연결 패턴(160)은 하부 회로 연결 패턴(163) 및 상부 회로 연결 패턴(165)을 포함할 수 있다.
하부 회로 연결 패턴(163)은 하부 도전층(110)과 동일 층 또는 동일 레벨에 위치하며, 상부 회로 연결 패턴(165)은 상부 도전층(130)과 동일 층 또는 동일 레벨에 위치할 수 있다.
예를 들면, 층간 절연층(120)은 회로 연결부(CC)로 연장되어 하부 회로 연결 패턴(163)을 덮을 수 있다. 상부 회로 연결 패턴(165)은 층간 절연층(120) 상에 배치되며, 층간 절연층(120)을 관통하는 비아 구조(167)를 통해 하부 회로 연결 패턴(163)과 전기적으로 연결될 수 있다. 비아 구조(167)는 상부 회로 연결 패턴(165)과 실질적으로 일체의 부재로서 형성될 수 있다.
상술한 바와 같이, 회로 연결 패턴(160)을 복층 구조로 형성하여 회로 연결 패턴(160)과 연결되는 외부 회로 구조/IC 칩의 배선 구조, 배열 구조에 따라 회로 연결 용이성을 증진시킬 수 있다.
도 6은 비교예에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 6을 참조하면, 비교예의 디지타이저는 패드(155)가 상부 도전층(130)과 동일 층에 배치되며, 회로 연결 구조로서 연성 인쇄 회로 기판(FPCB)(190)을 이방성 도전 필름(180)을 통해 패드(155)와 접합시킬 수 있다.
이 경우, 연성 인쇄 회로 기판(190)의 가열 압착 공정을 포함하는 본딩 공정이 추가된다. 또한, 두께가 상대적으로 얇은 상부 도전층(130)과 함께 형성되는 패드(155)에 본딩 공정에 의한 기계적 손상(예를 들면, 전극 크랙)이 발생할 수 있다.
또한, 이방성 도전 필름(180) 추가에 따른 두께 증가, 접촉 저항 증가 등이 초래될 수 있다.
그러나, 상술한 예시적인 실시예들에 따르면, 연성 인쇄 회로 기판(190) 및 이방성 도전 필름(180)을 생략하고, 회로 연결 패턴(160)을 디지타이저(100)에 포함된 패드(150)에 직접 일체로 연결시킬 수 있다.
상대적으로 두꺼운 하부 도전층(110)과 함께 형성된 패드(150)를 활용하므로 별도의 이방성 도전 필름(180)과 같은 중개 구조를 생략하고 회로 연결 패턴(160)을 일체로 패드(150)에 연결시킬 수 있다.
따라서, 외부 회로 구조/IC 칩과의 연결 경로가 감소되며, 디지타이저(100)에 포함된 도전 코일들(50, 70)의 전력/전류 공급량을 효율적으로 증가시킬 수 있다. 또한, 연성 인쇄 회로 기판(190)도 함께 생략되므로 박형 플렉시블 디지타이저를 용이하게 구현할 수 있다.
도 7은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.
도 7을 참조하면, 화상 표시 장치는 표시 패널(360), 터치 센서(200) 및 상술한 예시적인 실시예들에 따른 디지타이저(100)를 포함할 수 있다.
디지타이저(100)는 표시 패널(360) 아래에 배치될 수 있다. 예를 들면, 디지타이저(100)는 표시 패널(360) 및 리어 커버(rear cover)(380) 사이에 배치될 수 있다.
디지타이저(100)는 전자기 유도 현상을 이용한 자기장 생성 효율을 위해 상대적으로 두꺼운 도전 라인들을 포함하며, 복수의 도전 코일들을 포함할 수 있다. 따라서, 디지타이저(100)는 화상 표시 장치의 사용자에게 시인되지 않도록 표시 패널(360) 아래에 배치될 수 있다.
일부 실시예들에 있어서, 디지타이저(100) 및 리어 커버(380) 사이에는 메인 보드(370)가 배치될 수 있다. 메인 보드(370) 상에는 디지타이저 구동 IC 칩(375)이 실장될 수 있다.
상술한 바와 같이, 디지타이저(100)에 일체로 형성된 회로 연결부(CC)를 통해 회로 연결 패턴(160)을 메인 보드(370)에 바로 연결시켜 디지타이저 구동 IC 칩(375)으로부터 디지타이저(100)로의 전류 공급 및 신호 제어가 수행될 수 있다.
일부 실시예들에 있어서, 메인 보드(370) 상에는 터치 센서 IC 칩(374)이 실장될 수 있다. 예를 들면, 후술하는 터치 센서(200)는 연성 인쇄 회로 기판을 통해 메인 보드(370)와 연결되어 터치 센서 IC 칩(374)과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 메인 보드(370) 상에는 AP(Application Processor) 칩(372)이 실장되어 표시 패널(360)의 동작 제어가 수행될 수 있다.
표시 패널(360)은 패널 기판(300) 상에 배치된 화소 전극(310), 화소 정의막(320), 표시층(330), 대향 전극(340) 및 인캡슐레이션 층(350)을 포함할 수 있다.
패널 기판(300) 상에는 박막 트랜지스터(TFT)를 포함하는 화소 회로가 형성되며, 상기 화소 회로를 덮는 절연막이 형성될 수 있다. 화소 전극(310)은 상기 절연막 상에서 예를 들면 TFT의 드레인 전극과 전기적으로 연결될 수 있다.
화소 정의막(320)은 상기 절연막 상에 형성되어 화소 전극(310)을 노출시켜 화소 영역을 정의할 수 있다. 화소 전극(310) 상에는 표시층(330)이 형성되며, 표시층(330)은 예를 들면, 액정층 또는 유기 발광층을 포함할 수 있다.
화소 정의막(320) 및 표시층(330) 상에는 대향 전극(340)이 배치될 수 있다. 대향 전극(340)은 예를 들면, 화상 표시 장치의 공통 전극 또는 캐소드로 제공될 수 있다. 대향 전극(340) 상에 표시 패널(360) 보호를 위한 인캡슐레이션 층(350)이 적층될 수 있다.
터치 센서(200)는 표시 패널(360) 상에 적층되어 윈도우 기판(230)을 향해 배치될 수 있다. 터치 센서(200)는 윈도우 기판(230) 표면을 통해 입력된 사용자의 터치에 의해 정전 용량을 생성시킬 수 있다. 이에 따라, 터치 센서(200)는 사용자에게 시인되지 않도록 디지타이저(100)에 포함된 도전층보다 작은 두께의 센싱 전극 또는 센싱 채널들을 포함할 수 있다. 예를 들면, 상기 센싱 전극 또는 센싱 채널의 두께는 1 ㎛ 미만, 또는 0.5㎛ 이하일 수 있다.
상기 센싱 전극 또는 상기 센싱 채널들은 각각 하나의 단일 층 내에 독립적으로 배치되어 인접하는 센싱 전극 또는 센싱 채널과 상호 작용하여 정전 용량을 생성시킬 수 있다.
터치 센서(200)는 점접착층(260)을 통해 표시 패널(360)과 결합될 수 있다.
윈도우 기판(230)은 예를 들면 하드 코팅 필름, 박형 글래스를 포함하며, 일 실시예에 있어서, 윈도우 기판(230)의 일면의 주변부 상에 차광 패턴(235)이 형성될 수 있다. 차광 패턴(235)은 예를 들면 컬러 인쇄 패턴을 포함할 수 있다. 차광 패턴(235)에 의해 화상 표시 장치의 베젤부 혹은 비표시 영역이 정의될 수 있다.
윈도우 기판(230) 및 터치 센서(200) 사이에는 편광층(210) 배치될 수 있다. 편광층(210)은 코팅형 편광자 또는 편광판을 포함할 수 있다
편광층(210)은 윈도우 기판(230)의 상기 일면과 직접 접합되거나, 제1 점접착층(220)을 통해 부착될 수도 있다. 터치 센서(200)는 제2 점접착층(225)을 통해 편광층(210)과 결합될 수 있다.
도 7에 도시된 바와 같이, 사용자의 시인측으로부터 윈도우 기판(230), 편광층(210) 및 터치 센서(200) 순으로 배치될 수 있다. 이 경우, 터치 센서(200)의 센싱 전극들이 편광층(210) 아래에 배치되므로 센싱 전극의 시인 현상을 보다 효과적으로 방지할 수 있다.
일 실시예에 있어서, 터치 센서(200)는 윈도우 기판(230) 또는 편광층(210) 상에 직접 전사될 수도 있다. 일 실시예에 있어서, 사용자의 시인측으로부터 윈도우 기판(230), 터치 센서(200) 및 편광층(210) 순으로 배치될 수도 있다.

Claims (17)

  1. 메인 부 및 상기 메인 부의 일 단으로부터 돌출된 연장부를 포함하는 기재층;
    상기 기재층의 상면 상에 배치된 하부 도전층;
    상기 기재층의 상면 상에 형성되어 상기 하부 도전층을 덮는 층간 절연층;
    상기 층간 절연층 상에 배치되는 상부 도전층;
    상기 층간 절연층을 관통하며 상기 하부 도전층 및 상기 상부 도전층을 전기적으로 연결시키는 콘택;
    상기 기재층의 상기 상면 상에 상기 하부 도전층과 함께 배치되며 상기 하부 도전층 또는 상기 상부 도전층과 전기적으로 연결되는 패드; 및
    상기 기재층의 상기 연장부 상에서 상기 패드와 직접 연결되는 회로 연결 패턴을 포함하는, 디지타이저.
  2. 청구항 1에 있어서, 상기 하부 도전층, 상기 패드 및 상기 회로 연결 패턴은 동일 레벨에 배치되는, 디지타이저.
  3. 청구항 1에 있어서, 상기 패드는 상기 연장부와 인접한 상기 기재층의 상기 일 단에 배치된, 디지타이저.
  4. 청구항 1에 있어서, 상기 층간 절연층은 상기 패드를 덮고, 상기 회로 연결 패턴은 상기 층간 절연층으로부터 노출된, 디지타이저.
  5. 청구항 4에 있어서, 상기 층간 절연층 상에 형성되어 상기 상부 도전층을 덮는 패시베이션 층을 더 포함하며,
    상기 회로 연결 패턴은 상기 패시베이션 층으로부터 노출된, 디지타이저.
  6. 청구항 1에 있어서, 상기 하부 도전층, 상기 패드 및 상기 회로 연결 패턴의 각각의 두께는 상기 상부 도전층의 두께보다 큰, 디지타이저.
  7. 청구항 6에 있어서, 상기 하부 도전층, 상기 패드 및 상기 회로 연결 패턴의 각각의 두께는 10㎛ 이상인, 디지타이저.
  8. 청구항 1에 있어서, 상기 회로 연결 패턴은,
    상기 연장부 상에서 상기 패드와 직접 연결되는 제1 회로 연결 패턴; 및
    상기 층간 절연층 상에 배치되며, 상기 제1 회로 연결 패턴과 전기적으로 연결되는 제2 회로 연결 패턴을 포함하는, 디지타이저.
  9. 청구항 1에 있어서, 상기 하부 도전층은 상기 기재층의 상기 상면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,
    상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.
  10. 청구항 9에 있어서, 상기 콘택은,
    상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및
    상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 포함하는, 디지타이저.
  11. 청구항 10에 있어서, 상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 상기 기재층의 상기 메인 부 상에서 복수의 상기 제1 도전 코일들이 배열되고,
    상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 상기 기재층의 상기 메인 부 상에서 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.
  12. 청구항 11에 있어서, 상기 제1 도전 코일들 및 상기 제2 도전 코일들로부터 연장하는 트레이스들을 더 포함하며,
    상기 패드는 상기 트레이스들의 말단들과 각각 연결된 복수의 패드들을 포함하는, 디지타이저.
  13. 청구항 12에 있어서, 상기 회로 연결 패턴은 상기 복수의 패드들 각각과 직접 연결되어 상기 연장부 상에서 어레이를 형성하는 복수의 회로 연결 패턴들을 포함하는, 디지타이저.
  14. 표시 패널; 및
    상기 표시 패널 아래에 배치된 청구항 1에 따른 디지타이저를 포함하는, 화상 표시 장치.
  15. 청구항 14에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.
  16. 청구항 15에 있어서, 리어 커버 및 윈도우 기판을 더 포함하고,
    상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.
  17. 청구항 16에 있어서, 상기 디지타이저 및 상기 리어 커버 사이에 배치된 메인 보드를 더 포함하며,
    상기 디지타이저의 상기 연장부가 직접 벤딩되어 상기 회로 연결 패턴이 상기 메인 보드로 연결되는, 화상 표시 장치.
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