WO2022080672A1 - 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치 - Google Patents

프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치 Download PDF

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김태현
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes

Definitions

  • the present invention relates to a display device capable of selectively driving progressive scan and interlaced scan, and more particularly, selective driving of progressive scan and interlaced scan capable of selectively driving progressive scan and interlaced scan according to user needs. It relates to possible display devices.
  • AMOLED screens are increasing according to the demands for high contrast and flexibility in mobile phones.
  • PPI pixels per inch
  • SPR subpixel rendering
  • the output of the source line changes the luminance voltage of the red pixel once and the luminance voltage of the blue once again. Since it is necessary to output the luminance voltage of the pixel, there is a problem in that power consumption increases as the voltage is repeatedly changed.
  • An object of the present invention is to provide a display device capable of selectively driving progressive scan and interlaced scan, which can selectively drive progressive scan and interlaced scan according to user needs.
  • a display device capable of selectively driving progressive scan and interlaced scan includes a plurality of sub-pixels arranged along a plurality of rows and columns, and sub-pixels along the rows;
  • a display panel including a plurality of scan lines connected to each other and a plurality of source lines connected to the sub-pixels along a column, any one of a first mode or a second mode different from the first mode according to a user input
  • scan signals are sequentially output to a plurality of scan lines
  • the second mode is selected by the mode selector, the scan lines in odd rows from among the plurality of scan lines
  • a driving unit that sequentially outputs a scan signal first to any one of the scan lines of even rows and sequentially outputs a scan signal to the other one is included.
  • the scan driving unit is configured with a relatively small number of gates, there is an advantage in that progressive scan and interlaced scan can be selectively driven in a display having a narrow bezel.
  • a display panel in which sub-pixels in each row are respectively connected to at least two scan lines, and at least one red sub-pixel, blue sub-pixel, and green sub-pixels are connected to each scan line, respectively.
  • FIG. 1 is a diagram illustrating a display device capable of selectively driving progressive scan and interlaced scan according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a display panel of a display device capable of selectively driving progressive scan and interlaced scan according to an embodiment of the present invention.
  • FIG. 3 is a block diagram illustrating a scan driving circuit unit according to an embodiment of the present invention.
  • FIG. 4 is a block diagram illustrating a scan driving circuit unit according to another embodiment of the present invention.
  • FIG. 5A shows the configuration of the scan driving unit as a logic circuit when the display panel is a PMOS type according to embodiments of the present invention.
  • 5B is a circuit diagram illustrating a configuration of a scan driving unit when a display panel is a PMOS type according to embodiments of the present invention.
  • 6A is a timing diagram for explaining the operation of the scan driving unit when the first mode is selected when the display panel is a PMOS type according to embodiments of the present invention.
  • 6B is a timing diagram for explaining the operation of the scan driving unit when the second mode is selected when the display panel is a PMOS type according to embodiments of the present invention.
  • FIG. 7A is a timing diagram for explaining the operation of the scan driving circuit unit when the first mode is selected when the display panel is a PMOS type according to embodiments of the present invention.
  • 7B is a timing diagram for explaining the operation of the scan driving circuit unit when the second mode is selected when the display panel is a PMOS type according to embodiments of the present invention.
  • FIG. 8A is a diagram illustrating a configuration of a scan driving unit as a logic circuit when the display panel is an NMOS type according to embodiments of the present invention.
  • 8B is a circuit diagram illustrating a configuration of a scan driving unit when the display panel is an NMOS type according to embodiments of the present invention.
  • 9A is a timing diagram for explaining an operation of a scan driving unit when a first mode is selected when a display panel is an NMOS type according to embodiments of the present invention.
  • 9B is a timing diagram for explaining the operation of the scan driving unit when the second mode is selected when the display panel is an NMOS type according to embodiments of the present invention.
  • 10, 11, and 12 are block diagrams illustrating the arrangement of a scan driving unit in a display device capable of selectively driving progressive scan and interlaced scan according to embodiments of the present invention.
  • a display device capable of selectively driving progressive scan and interlaced scan includes a plurality of subpixels disposed along a plurality of rows and columns, and a plurality of scan lines connected to the subpixels along the rows. and a display panel including a plurality of source lines connected to the subpixels along a column, a mode selection in which any one of a first mode or a second mode different from the first mode is selected according to a user input
  • scan signals are sequentially output to the plurality of scan lines
  • odd rows are scanned from among the plurality of scan lines and a driver sequentially outputting a scan signal first to any one of the lines or scan lines in an even row and sequentially outputting a scan signal to the other one.
  • the driver generates a first odd clock, a second odd clock, a first even clock, and a second even clock each having a falling edge time point or a rising edge time point corresponding to the mode selected by the mode selector.
  • a generator for generating a first start signal and a second start signal having a high level or a low level state for a preset time, but having different times of a falling edge or a rising edge, and the first odd clock, the first odd clock; a plurality of clock input terminals for receiving a second odd clock, the first even clock, and the second even clock, and a start signal input terminal for receiving the first start signal or the second start signal; In the high level or low level state of the first start signal or the second start signal at the time of a falling edge or a rising edge of the clock, the second odd clock, the first even clock, and the second even clock, respectively. and a scan driving circuit unit including a plurality of scan driving units each outputting a scan signal accordingly.
  • the clock generator When the first mode is selected by the mode selector, the clock generator has different falling edge timing or rising edge timing, but having the same duty ratio. remind generating a first odd clock, the second odd clock, the first even clock, and the second even clock, respectively
  • the second start signal has a high level or a low level state for a preset time as a starting point when the high level or low level state of the first start signal ends, and the scan driving circuit unit A scan signal is sequentially output to a plurality of scan lines according to the first start signal, the second start signal, the first odd clock, the second odd clock, the first even clock, and the second even clock.
  • the clock generator When the second mode is selected by the mode selector, the clock generator has different falling edge timing or rising edge timing, but having the same duty ratio. remind generating a first odd-numbered clock and the second odd-numbered clock, and generating the first even-numbered clock identical to the second odd-numbered clock and the second even-numbered clock identical to the first odd-numbered clock;
  • the first start signal is made to have a high level or a low level state for a predetermined time
  • the second start signal is set for a predetermined time after a predetermined time when the high level or low level state of the first start signal ends.
  • the scan driving circuit unit sequentially outputs a scan signal to the scan lines of odd rows according to the first start signal, the first odd clock, and the second odd clock. Thereafter, the scan signals are sequentially output to the scan lines of even rows according to the second start signal, the first even clock, and the second even clock.
  • the plurality of scan driving units receive the first start signal as a start signal input terminal, receive the first odd clock as a first clock input terminal, and receive the second odd clock as a second clock input terminal to receive the display panel a first scan driving unit for outputting a scan signal for driving a first scan line among a plurality of scan lines connected to the subpixels of the display panel to a first scan line of the display panel; a second scan line among a plurality of scan lines connected to the subpixels of the display panel by receiving an input, receiving the first even clock as a first clock input, and receiving the second even clock as a second clock input a second scan driving unit for outputting a scan signal for driving to a second scan line of the display panel, and a scan signal output to a first odd scan line that is any one of scan lines in an odd row of the display panel as a start signal It receives an input through an input terminal, receives either one of the first odd clock and the second odd clock as a first clock input terminal, and receives the other one as a second clock
  • An output scan signal is input to a start signal input terminal, any one of the first even clocks and the second even clocks is input to a first clock input terminal, and the other is input to a second clock input terminal in an even row of the display panel. and a plurality of even scan driving units outputting a scan signal to a second even line corresponding to a next even row of the first even scan line in row order among the scan lines.
  • At least one of the first scan driving unit, the second scan driving unit, the odd scan driving unit, and the even scan driving unit receives the start signal input from the start signal input terminal from the second clock input terminal.
  • a first buffer for outputting the output with a delay of a predetermined time according to a second clock; and an arithmetic unit outputting a scan signal obtained by performing OR or ORing a signal output from the second buffer and the first clock.
  • At least one of the first scan driving unit, the second scan driving unit, the odd scan driving unit, and the even scan driving unit receives a third clock different from the first clock and the second clock from a gate A switching operation transistor, and one end is connected to the source of the transistor, a capacitor having the other end connected to the drain of the transistor, wherein the capacitor performs a charging/discharging operation according to a switching operation of the transistor and an output of the operation unit, and a scan signal is output from a node to which the drain of the transistor is connected.
  • the clock generator further generates a clock signal having an opposite phase with respect to each of the first odd clock, the second odd clock, the first even clock, and the second even clock, the first scan driving unit, and the first scan driving unit; At least one of the two-scan driving unit, the odd-numbered scan driving unit, and the even-numbered scan driving unit receives, from the clock generator, a third clock having a phase opposite to that of the clock inputted to the first clock input terminal.
  • FIG. 1 is a view showing a display device capable of selectively driving progressive scan and interlaced scan according to an embodiment of the present invention.
  • progressive scan and interlaced scan are selectively performed according to an embodiment of the present invention;
  • the display device 10 capable of being driven may include a display panel 100 , a mode selection unit 200 , and a driving unit 300 .
  • FIG. 2 is a diagram illustrating a display panel of a display device capable of selectively driving progressive scan and interlaced scan according to an embodiment of the present invention.
  • a display panel 100 includes a plurality of subpixels disposed along a plurality of rows and columns, and a plurality of subpixels connected to the subpixels along the rows. It may include scan lines scan1, scan2, ..., scanM and a plurality of source lines source1, source2, ..., sourceN connected to sub-pixels along a column.
  • the sub-pixels may each correspond to any one of the first color, the second color, and the third color.
  • the first color is any one of red, blue, and green
  • the second color is any one of red, blue, and green except for the first color
  • the third color is a first color and a second color among red, blue, and green. It may be any one other than the color, but is not limited thereto.
  • the mode selector 200 may receive selection of either the first mode or a second mode different from the first mode according to a user's input.
  • the driving unit 300 sequentially outputs a scan signal to the plurality of scan lines scan1 , scan2 , ..., scanM, and the mode selector 200 selects the second mode.
  • a scan signal is first sequentially output to any one of the scan lines in odd rows or scan lines in even rows, and the scan signals are sequentially applied to the other one. It may be output.
  • the driving unit 300 performs progressive scan driving for sequentially outputting scan signals to a plurality of scan lines according to the mode selected by the mode selector 200 , or one of odd-numbered scan lines or even-numbered scan lines. Interlaced scan driving in which a scan signal is sequentially output to one of them first and then a scan signal is sequentially output to the other one may be performed.
  • the driving unit 300 may include a clock generating unit 310 , a start signal generating unit 320 , and a scan driving circuit unit 330 .
  • the clock generator 310 includes a first odd clock CLKO1 , a second odd clock CLKO2 , and a first even clock each having a falling edge time or a rising edge time point corresponding to the mode selected by the mode selector 200 .
  • CLKE1 and the second even clock (CLKE2) may be generated, respectively.
  • the clock generator 310 When the first mode is selected by the mode selector 200 , the clock generator 310 has different falling edge timing or rising edge timing, but having the same duty ratio as the first odd clock CLKO1 and the second odd clock CLKO2 . ), the first even-numbered clock CLKE1 and the second even-numbered clock CLKE2 may be generated, respectively.
  • the clock generator 310 When the second mode is selected by the mode selection unit 200, the clock generator 310 has different falling edge timing or rising edge timing, but having the same duty ratio. A first odd clock CLKO1 and a second odd clock CLKO2 are generated, and a first even clock CLKE1 identical to the second odd clock CLKO2 and a second even clock identical to the first odd clock CLKO1 are generated. CLKE2).
  • the clock generator 310 generates a clock signal /CLKO1 whose phase is opposite to each of the first odd clock CLKO1, the second odd clock CLKO2, the first even clock CLKE1, and the second even clock CLKE2. , /CLKO2, /CLKE1, /CLKE2) may be further created.
  • the start signal generator 320 generates a first start signal STV_O and a second start signal STV_E that have a high level or a low level state for a preset period of time, but have different timings of a falling edge or a rising edge.
  • the start signal generator 320 causes the first start signal STV_O to have a high level or a low level state for a preset time, but the second start signal STV_E.
  • a point at which the high-level or low-level state of the first start signal STV_O ends is the start time to have the high-level or low-level state for a preset time.
  • the start signal generator 320 causes the first start signal STV_O to have a high level or a low level state for a preset time when the second mode is selected by the mode selector 200, but the first start signal STV_O
  • the second start signal STV_E may be made to have a high level or a low level state for a preset time after a preset time when the high-level or low-level state of is ended.
  • the preset time means a time required to sequentially drive any one of the scanlines in odd rows or scanlines in even rows among the plurality of scanlines.
  • the scan driving circuit unit 330 includes a plurality of clock input terminals for receiving the first odd clock, the second odd clock, the first even clock, and the second even clock, and the start for receiving the first start signal or the second start signal. High level or low level of the first start signal or the second start signal at the time of the falling edge or the rising edge of the first odd clock, the second odd clock, the first even clock, and the second even clock having a signal input terminal, respectively It may include a plurality of scan driving units each outputting a scan signal according to a state.
  • FIG. 3 is a block diagram illustrating a scan driving circuit unit according to an embodiment of the present invention
  • FIG. 4 is a block diagram showing a scan driving circuit unit according to another embodiment of the present invention.
  • scan driving circuit units 330a and 330b include a first scan driving unit SDU1, a second scan driving unit SDU2, and a plurality of odd scan driving units. (SDU3, ..., SDU(2n-1), n ⁇ 2), and may include a plurality of even scan driving units SDU4, ..., SDU(2n), n ⁇ 2.
  • the first scan driving unit SDU1 receives a first start signal STV_O as a start signal input terminal, receives a first odd clock CLKO1 as a first clock input terminal, and receives a second odd clock signal CLKO2 as a second input terminal.
  • a scan signal for driving a first scan line Scan1 among a plurality of scan lines connected to sub-pixels of the display panel 100 by being input through a clock input terminal is transmitted to the first scan line Scan1 of the display panel 100 . It may be output.
  • the second scan driving unit SDU2 receives the second start signal STV_E as a start signal input terminal, receives the first even clock CLKE1 as a first clock input terminal, and receives the second even clock CLKE2 as a second input terminal.
  • a second scan line (Scan2) of the display panel 100 receives a scan signal for driving to a second scan line (Scan2) among a plurality of scan lines connected to sub-pixels of the display panel (100) by being input through a clock input terminal It may be output as .
  • Each of the plurality of odd scan driving units SDU3, ..., SDU(2n-1), n ⁇ 2 is the scan line Scan1, ..., Scan(2n-3), n ⁇ 2 of the odd row of the display panel 100 .
  • the scan signal output to the first odd scan line is inputted through the start signal input terminal, and any one of the first odd clock CLKO1 and the second odd clock CLKO2 is inputted to the first clock input terminal.
  • the next hole of the first odd scan line in row order among the scan lines (Scan1, ..., Scan(2n-1), n ⁇ 2) of the odd row of the display panel 100 by receiving the other one as input to the second clock input terminal
  • the scan signal may be output to the second odd line corresponding to the execution.
  • Each of the plurality of even-numbered scan driving units SDU4, ..., SDU(2n), n ⁇ 2 is any one of the scanlines Scan2, ..., Scan(2n), n ⁇ 2 of the even-numbered row of the display panel 100 .
  • a scan signal output from one of the first even scan lines is received as a start signal input terminal, any one of the first even clocks CLKE1 and the second even clocks CLKE2 is input to the first clock input terminal, and the other
  • the second clock input terminal may output the scan signal to the second even line corresponding to the next even number of the first even scan line among the scan lines in the even row of the display panel 100 in row order.
  • the plurality of odd scan driving units SDU3, ..., SDU(2n-1), n ⁇ 2 receives the second odd clock CLKO2 as the first clock input terminal and receives the first odd clock CLKO1 as the second clock input terminal.
  • a plurality of first odd scan driving units SDU3, ..., SDU(4n-1), n ⁇ 2 and a first odd-numbered clock CLKO1 received through may include a plurality of second odd scan driving units (SDU5, ..., SDU(4n-3), n ⁇ 2) that are input to the second clock input terminal.
  • the plurality of first odd scan driving units SDU3, ..., SDU(4n-1), n ⁇ 2 and the plurality of second odd scan driving units SDU5, ..., SDU(4n-3), n ⁇ 2 are They may be alternately arranged along rows.
  • the plurality of even-numbered scan driving units SDU4, ..., SDU(2n), n ⁇ 2 receives the second even-numbered clock CLKE2 as a first clock input and inputs the first even-numbered clock CLKE1 as a second clock input. It receives the plurality of first even-numbered scan driving units SDU4, ..., SDU(4n), n ⁇ 2 and the first even-numbered clock CLKE1 as input to the first clock input terminal, and receives the second even-numbered clock CLKE2 as the second clock It may include a plurality of second even-numbered scan driving units SDU6, ..., SDU(4n-2), n ⁇ 2 received through the input terminal.
  • a plurality of first even scan driving units SDU4, ..., SDU(4n), n ⁇ 2 and a plurality of second even scan driving units SDU6, ..., SDU(4n-2), n ⁇ 2 are configured to generate a row They may be alternately arranged according to each other.
  • the first scan driving unit SDU1 receives the first even clock CLKE1 as the third clock
  • the second scan driving unit SDU2 inputs the second odd clock CLKO2 as the third clock.
  • the first odd-numbered scan driving units SDU3, ..., SDU(4n-1), n ⁇ 2 receive the second even-numbered clock CLKE2 as the third clock
  • SDU(4n), n ⁇ 2 receives the first odd clock CLKO1 as the third clock, and the second odd scan driving units SDU5, ..., SDU(4n-3), n ⁇ 2
  • the first even-numbered clock CLKE1 is input as the third clock
  • the second even-numbered scan driving units SDU6, ..., SDU(4n-2, n ⁇ 2) input the second odd-numbered clock CLKO2 as the third clock.
  • a first scan driving unit SDU1, a second scan driving unit SDU2, a plurality of odd scan driving units SDU3, ..., SDU(2n-1), n ⁇ 2, a plurality of even scan driving units At least one of the units SDU4, ..., SDU(2n), n ⁇ 2 may receive, from the clock signal generator 310 , a third clock having a phase opposite to that of a clock input to the first clock input terminal.
  • the first scan driving unit SDU1 receives the clock signal /CLKO1 having a phase opposite to that of the first odd-numbered clock CLKO1 as the third clock
  • the second scan driving unit SDU2 receives the first even-numbered clock signal /CLKO1.
  • the clock signal /CLKE1 having a phase opposite to that of the clock CLKE1 may be input as the third clock.
  • the first odd scan driving unit SDU3, ..., SDU(4n-1), n ⁇ 2 receives the clock signal /CLKO2 out of phase with the second odd-numbered clock CLKO2 as the third clock
  • the first even-numbered scan driving unit SDU4, ..., SDU(4n), n ⁇ 2 receives a clock signal /CLKE2 out of phase with the second even-numbered clock CLKE2 as a third clock
  • the scan driving units SDU5, ..., SDU(4n-3), n ⁇ 2 receive the clock signal /CLKO1 out of phase with the first odd-numbered clock CLKO1 as the third clock, and perform a second even-numbered scan
  • the driving units SDU6, ..., SDU(4n-2), n ⁇ 2 may receive a clock signal /CLKE1 having a phase opposite to that of the first even clock CLKE1 as the third clock.
  • the plurality of scan driving units SDU1, ..., SDUM of the scan driving circuit unit 330, 330a, 330b outputs scan signals according to the first clock, the second clock, and the third clock, respectively.
  • a plurality of scan lines scan1, scan2, ..., scanM of the display panel 100 is sequentially driven, or a scan line corresponding to any one of odd-numbered or even-numbered rows is first sequentially driven and the other The corresponding scan lines are sequentially driven.
  • the plurality of scan driving units SDU1 , ..., SDUM of the scan driving circuit unit 330 , 330a , 330b is one of the plurality of clocks generated according to the mode selected by the mode selector 200 .
  • the progressive scan or the interlaced scan can be selectively performed with a relatively simple configuration there is.
  • FIG. 5A is a diagram illustrating the configuration of a scan driving unit as a logic circuit when the display panel is of the PMOS type according to the embodiments of the present invention
  • FIG. 5B is the scan driving unit when the display panel is of the PMOS type according to the embodiments of the present invention.
  • It is a circuit diagram showing the configuration of the unit
  • FIG. 6A is a timing diagram for explaining the operation of the scan driving unit when the first mode is selected when the display panel is a PMOS type in embodiments of the present invention
  • FIG. 6B is this
  • when the display panel is of the PMOS type it is a timing diagram for explaining the operation of the scan driving unit when the second mode is selected
  • FIG. 7A is the display panel of the PMOS type in the embodiments of the present invention
  • a timing diagram for explaining the operation of the scan driving circuit unit when the first mode is selected in the case of It is a timing diagram for explaining the operation of
  • FIG. 8A shows the configuration of the scan driving unit as a logic circuit when the display panel is of the NMOS type in the embodiments of the present invention
  • FIG. 8B is the embodiment of the present invention.
  • it is a circuit diagram showing the configuration of the scan driving unit when the display panel is an NMOS type
  • FIG. 9A explains the operation of the scan driving unit when the first mode is selected when the display panel is an NMOS type in embodiments of the present invention
  • 9B is a timing diagram for explaining the operation of the scan driving unit when the second mode is selected when the display panel is an NMOS type according to embodiments of the present invention.
  • the scan driving units SDU1, ..., SDUM delay the start signal input to the start signal input terminal for a predetermined time according to the second clock CLK2 input from the second clock input terminal and output the first output signal.
  • the buffers 501 and 801 and the second buffer 503 outputting the signal out1 output from the first buffers 501 and 801 are delayed for a predetermined time according to the first clock CLK1 input from the first clock input terminal. , 803) and the operation units 505 and 805 that output a scan signal obtained by ORing or ORing the signal out2 output from the second buffers 503 and 803 and the first clock CLK1. there is.
  • the scan driving units SDU1 , ..., SDUM receive the third clock CLK3 as a gate and perform a switching operation of transistors 507 and 807 and one end of the transistors 507 and 807 . It may further include capacitors 509 and 809 connected to the source and the other end connected to the drain of the transistors 507 and 807 .
  • the scan driving units SDU1, ..., SDUM receive the signals out2 output from the second buffers 503 and 803 and the first clock according to the switching operation of the transistor 507.807 by the third clock CLK3.
  • CLK1 can be switched to a high level or a low level state of the scan signal generated by the logical product or OR.
  • the capacitors 509 and 809 perform charging/discharging operations according to the switching operation of the transistors 507 and 807 and the outputs of the operation units 505 and 805, and the scan driving units SDU1, ..., SDUM are drains of the transistors 507 and 807. It may be to output a scan signal from this connected node.
  • Each of the scan driving units SDU1 , ..., SDUM according to embodiments of the present invention is different from the first clock CLK1 and the second clock CLK2 and the timing of the falling edge (or the timing of the rising edge) of the first clock CLK1 ), by further receiving the third clock CLK3 having a rising edge time (or a falling edge time) from the clock generator 310 , progressive and interlaced driving is selectively possible even with a simple configuration.
  • the scan driving units SDU1, ..., SDUM are respectively the start signal S, the first clock CLK1, the second clock CLK 2 , and the third clock CLK 3 . outputs a scan signal according to the low level state of CLK 2 ) and the third clock CLK 3 , respectively, output scan signals according to high level states.
  • the start signal generator 320 when the display panel 100 is a PMOS type, when the first mode is selected by the mode selector 200, the start signal generator 320 generates the first start signal STV_O for a preset time (eg, For example, the low-level state is maintained during ⁇ t 1 ), and the second start signal STV_E is made to have a low-level state for a preset time when the low-level state of the first start signal STV_O ends.
  • a preset time eg, For example, the low-level state is maintained during ⁇ t 1
  • the second start signal STV_E is made to have a low-level state for a preset time when the low-level state of the first start signal STV_O ends.
  • the start signal generator 320 causes the first start signal STV_O to have a high level state for a preset time.
  • the second start signal STV_E has the high-level state for a preset time.
  • the clock generator 310 When the display panel 100 is a PMOS type (or NMOS type), when the first mode is selected by the mode selector 200, the clock generator 310 generates a preset number from each falling edge time (or a rising edge time). A predetermined multiple of a first time ( ⁇ t 1 ) from a rising edge time (or a falling edge time) having a low level (or high level) state for 1 time ( ⁇ t 1 ) and ending the low level (or high level) state The first odd clock CLKO1, the second odd clock CLKO2, the first even clock CLKE1 having a high level (or low level) state for the second time ⁇ t 2 according to (for example 3), Each of the second even-numbered clocks CLKE2 may be generated.
  • the signal out1 output from the first buffer 501 of the scan driving units SDU1, ..., SDUM is the start signal S and It has a low level state from the first time point t1 which is the time of the falling edge of the second clock CLK2 to the fifth time point t5 which is the time point of the next falling edge of the second clock CLK2, and in the second buffer 503
  • the output signal out2 is synchronized with the signal out1 output from the first buffer 501 at a third time point t3 when the first clock CLK1 is the falling edge point of the first clock CLK1 following the polling of the first clock CLK1 .
  • the edge time point is maintained until the seventh time point t7 , and has a low level state from the third time point t3 to the seventh time point t7 , and the operation unit 505 outputs the signal out2 output from the second buffer 503 .
  • the scan signal Scan having a low level state is output from the third time point t3 to the fourth time point t4 .
  • the first scan driving unit SDU 1 receives the first start signal STV_O as the start signal S, and delays the time according to the second odd clock CLKO2 which is the second clock CLK2. and output as a scan signal in synchronization with the first odd clock CLKO1 which is the first clock CLK1.
  • the second scan driving unit SDU 2 receives the second start signal STV_E as the start signal S, and delays the time according to the second even clock CLKE2 that is the second clock CLK2, and the first clock By outputting a scan signal to the scan line Scan2 of the second row in synchronization with the first even clock CLKE1 which is (CLK1), the low level state of the scan signal output to the scan line Scan1 of the first row is terminated
  • the scan signal output to the scan line Scan2 of the second row from the time point is set to a low level state for a preset time.
  • the scan driving unit SDU 3 which receives the scan signal Scan 1 output to the scan line Scan1 of the first row as a start signal, is time delayed according to the first odd clock CLKO1 which is the second clock CLK2 .
  • the scan signal is output as a scan signal to the third scan line Scan3 in synchronization with the second odd clock CLKO2 that is the first clock CLK1, and the low level of the scan signal output to the scan line Scan2 in the second row
  • the scan signal output to the scan line Scan3 in the third row from the time when the state ends is made to be in the low level state for a preset time.
  • the scan driving circuit units 330 , 330a , 330b sequentially output scan signals to the plurality of scan lines scan1 , scan2 , ..., scanM according to the above process.
  • the start signal generator 320 causes the first start signal STV_O to have a low level state for a preset time ⁇ t1, but the first When the low-level state of the start signal STV_O ends, after a preset time Timing A, the second start signal STV_E has a low-level state for a preset time.
  • the clock generator 310 When the second mode is selected by the mode selector 200, the clock generator 310 generates first odd clocks CLKO1 and second odd clocks CLKO2 having different falling edge timings but having the same duty ratio, , a first even clock CLKE1 identical to the second odd clock CLKO2 and a second even clock CLKE2 identical to the first odd clock CLKO1 may be generated.
  • the first odd clock CLKO1, the second odd clock CLKO2, and the second have the same waveform as when the first mode is selected by the mode selector 200
  • the first even clock CLKE1 and the second even clock CLKE2 are generated by the clock generator 310, interlaced driving is possible, but the first odd clock CLKO1, the second odd clock CLKO2, and the first even clock
  • an unnecessary time delay occurs due to a time difference between the low-level or high-level states of the clock CLKE1 and the second even clock CLKE2 .
  • the clock generator 310 when the display panel 100 is a PMOS type (or an NMOS type), the clock generator 310 according to embodiments of the present invention performs a preset first time ( Has a low level (or high level) state during ⁇ t 1 ) ) state, the first odd clock CLKO1 , the second odd clock CLKO2 , the first even clock CLKE1 , and the second even clock CLKE2 may be generated, respectively.
  • the clock generator 310 repeats the high-level or low-level state for the same time when the second mode is selected by the mode selector 200, and the first odd-numbered clocks having opposite phases An unnecessary time delay may be minimized by generating the CLKO1, the second odd-numbered clock CLKO2, the first even-numbered clock CLKE1, and the second even-numbered clock CLKE2, respectively.
  • the signal out1 output from the first buffer 501 of the scan driving units SDU1, ..., SDUM starts
  • the signal S and the second clock CLK2 may have a low level state from a first time point t1 to a third time point t3 which is the next falling edge point of the second clock CLK2. .
  • the signal out2 output from the second buffer 503 is synchronized with the signal out1 output from the first buffer 501 at the second time t2 , which is the time of the falling edge of the first clock CLK1 .
  • the first clock CLK1 is maintained until the fourth time t4, which is the time of the next falling edge, and has a low level state from the second time t2 to the fourth time t4, and the operation unit 505 operates the second buffer
  • a scan signal Scan having a low level state is output from the second time point t2 to the third time point t3 according to the logical OR of the signal out2 output at step 503 and the first clock CLK1 .
  • the first scan driving unit SDU 1 receives the first start signal STV_O as the start signal S and delays the time according to the second odd clock CLKO2 that is the second clock CLK2 . and output as a scan signal in synchronization with the first odd clock CLKO1 which is the first clock CLK1.
  • the scan driving unit SDU 3 receiving the scan signal Scan 1 output to the scan line Scan1 of the first row as a start signal delays the time according to the first odd clock CLKO1 which is the second clock CLK2, , output as a scan signal to the third scan line Scan3 in synchronization with the second odd clock CLKO2, which is the first clock CLK1, low level state of the scan signal output to the scan line Scan1 in the first row
  • the scan signal output to the scan line Scan3 in the third row is set to a low level state for a preset time from the point in time when ?
  • the second start signal STV_E is in the low-level state for a preset time, so that the second scan driving unit SDU 2 is Receives the second start signal STV_E as the start signal S, delays the time according to the second even clock CLKE2 that is the second clock CLK2, and the first even clock CLKE1 that is the first clock CLK1 ) and output as a scan signal to the scan line Scan2 of the second row, after the low-level state of the last scan line Scan 2n-1 of the odd-numbered row is terminated, The output scan signal is set to a low level state for a preset period of time.
  • the scan driving circuit units 330 , 330a , 330b sequentially apply first, sequentially scan signals to the scan lines of odd rows among the plurality of scan lines scan1 , scan2 , ..., scanM according to the above process. , and sequentially outputting scan signals to scan lines of even rows.
  • the scan lines of odd rows are first sequentially driven and the scan lines of even rows are sequentially driven as an example.
  • the scan signal may be sequentially outputted to the scan lines of odd rows.
  • the first buffer 801 of the scan driving units SDU1, ..., SDUM The signal out1 output from the start signal S and the first time t1 which is the rising edge time of the second clock CLK2 to the fifth time t5 which is the next rising edge time of the second clock CLK2 Until the high level state, the signal out2 output from the second buffer 803 is the signal output from the first buffer 801 ( out1) and maintained until the seventh time point t7, which is the time of the next rising edge of the first clock CLK1, and has a high level state from the third time point t3 to the seventh time point t7, and the operation unit ( 805 is a scan signal ( ) having a high level state from the third time point t3 to the fourth time point t4 according to the logical product of the signal out2 output from the second buffer 803 and the first clock CLK1 . Scan) is printed.
  • the first buffer 801 of the scan driving units SDU1, ..., SDUM is the start signal S and the first time t1 that is the rising edge of the second clock CLK2 and the third time t3 that is the next rising time of the second clock CLK2.
  • the signal out2 output from the second buffer 803 is the signal output from the first buffer 801 ( out1) and maintained until the fourth time t4, which is the time of the next rising edge of the first clock CLK1, has a high level state from the second time t2 to the fourth time t4, and the operation unit 805 ) is the scan signal Scan having a high level state from the second time point t2 to the third time point t3 according to the logical product of the signal out2 output from the second buffer 803 and the first clock CLK1 . ) is output.
  • a first start signal STV_O When the display panel 100 is an NMOS type, a first start signal STV_O, a second start signal STV_E, a first odd clock CLKO 1 , a second odd clock CLKO 2 , and a first even clock CLKE 1) and outputting the scan signal Scan according to the high level state of the second even clock CLKE 2 and driving a plurality of subpixels of the display panel 100 according to the high level state of the scan signal Scan it could be
  • the first start signal STV_O and the second start signal STV_E generated by the start signal generator 320 and the first odd number generated by the clock generator 310 .
  • Each of the scan signals output from the clock CLKO 1 , the second odd clock CLKO 2 , the first even clock CLKE 1 and the second even clock CLKE 2 , and the scan driving circuit units 330 , 330a and 330b is
  • one and the other are complementary, which means that while one is in a high-level state, the other has a low-level state, when one is synchronized at the rising edge time, the other is synchronized at the time of the falling edge, which This means that when one operates by the high-level state, the other operates by the low-level state.
  • the display device 10 capable of selectively driving progressive scan and interlaced scan according to embodiments of the present invention sequentially outputs a scan signal to a plurality of scan lines according to a user input, or either an odd row or an even row First, a scan signal may be sequentially output to one scan line, and a scan signal may be sequentially outputted to the other one.
  • 10, 11, and 12 are block diagrams illustrating the arrangement of a scan driving unit in a display device capable of selectively driving progressive scan and interlaced scan according to embodiments of the present invention.
  • a plurality of scan driving units of the scan driving circuit unit 330 may be disposed on one side of the display panel 100 .
  • the plurality of scan driving units of the scan driving circuit unit 330 may be equally disposed on both sides of the display panel 100 to enhance the output signal.
  • an odd-numbered plurality of scan driving units 331 among a plurality of scan driving units of the scan driving circuit unit 330 are disposed on one side of the display panel 100 and , the even-numbered plurality of scan driving units 333 may be disposed on the other side of the display panel 100 .
  • the display device capable of selectively driving progressive scan and interlaced scan according to the present invention can be used in a technical field such as a display.

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Abstract

본 발명은 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치에 관한 것으로 본 발명의 일면에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치는 복수 개의 행과 열을 따라 배치되는 복수 개의 서브픽셀들과, 행을 따라 서브픽셀들과 연결되는 복수 개의 스캔라인들과, 열을 따라 상기 서브픽셀들과 연결되는 복수 개의 소스라인을 포함하는 디스플레이 패널, 사용자의 입력에 따라 제1 모드 또는 제2 모드 중 어느 하나를 선택받는 모드 선택부 및 모드 선택부에서 제1 모드가 선택되면 복수 개의 스캔라인에 순차적으로 스캔신호를 출력하고, 모드 선택부에서 제2 모드가 선택되면 복수 개의 스캔라인 중에서 홀수 행의 스캔라인 또는 짝수 행의 스캔라인 중 어느 하나에 먼저 순차적으로 스캔신호를 출력하고 나머지 하나에 순차적으로 스캔신호를 출력하는 구동부를 포함한다.

Description

프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치
본 발명은 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치에 관한 것으로, 더욱 상세하게는 사용자의 필요에 따라 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치에 관한 것이다.
모바일 폰에서의 고대비(High Contrast), 플렉서블(Flexible)등의 요구에 따라 AMOLED 화면의 수요가 증가하고 있다. AMOLED 화면에 있어서 PPI(Pixels per inch)를 증가시키기 위해, 수직 방향으로 적색 및 청색 픽셀이 지그재그로 배열되는 SPR(Subpixel Rendering) 구조가 사용된다.
SPR 구조의 디스플레이 패널에서 복수 개의 스캔라인에 순차적으로 활성화(Active) 신호를 인가시키는 종래의 프로그레시브(Progressive) 스캔 구동방식을 단순 적용하는 경우 소스라인의 출력이 한번은 적색 픽셀의 휘도 전압을 또 한번은 청색 픽셀의 휘도전압을 출력해야 하므로 전압이 반복적으로 변화함에 따라 소비전력이 증가하는 문제점이 있다.
이러한 문제를 해결하기 위해 인터레이스드(Interlaced) 구동방식이 적용된 디스플레이 기술이 개시되고 있으나, 인터레이스드 구동의 경우 연속된 두 프레임간의 영상차이로 인해 컬러 손실 현상이 발생하는 어려움이 있었다.
이에 순차 주사 동작 및 비월 주사 동작을 선택적으로 수행할 수 있는 스캔 드라이버에 관한 기술이 제시되고 있지만, 이러한 종래의 기술은 순차 주사 동작 및 비월 주사 동작을 선택적으로 수행하기 위해 요구되는 게이트수가 많고 배선이 복잡하여 실제 패널의 베젤(Bezel)에 적용하기 어려우며 특히 모바일에서 네로우 베젤(Narrow Bezel)을 형성하는데 문제가 있다.
본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 사용자의 필요에 따라 프로그레시브 및 인터레이스드 스캔을 선택적으로 구동할 수 있는 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치를 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
전술한 목적을 달성하기 위한 본 발명의 일면에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치는 복수 개의 행과 열을 따라 배치되는 복수 개의 서브픽셀들과, 행을 따라 서브픽셀들과 연결되는 복수 개의 스캔라인들과, 열을 따라 상기 서브픽셀들과 연결되는 복수 개의 소스라인을 포함하는 디스플레이 패널, 사용자의 입력에 따라 제1 모드 또는 제1 모드와는 다른 제2 모드 중 어느 하나를 선택받는 모드 선택부 및 모드 선택부에서 제1 모드가 선택되면 복수 개의 스캔라인에 순차적으로 스캔신호를 출력하고, 모드 선택부에서 제2 모드가 선택되면 복수 개의 스캔라인 중에서 홀수 행의 스캔라인 또는 짝수 행의 스캔라인 중 어느 하나에 먼저 순차적으로 스캔신호를 출력하고 나머지 하나에 순차적으로 스캔신호를 출력하는 구동부를 포함한다.
본 발명에 따르면 사용자의 입력에 따라 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치를 제공하는 효과를 가진다.
또한 본 발명에 따르면 스캔 구동 유닛이 비교적 적은 수의 게이트로 구성되어, 좁은 베젤의 디스플레이에서 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능하도록 하는 이점이 있다.
본 발명에 따르면 서브 픽셀 렌더링 구조에서 각 행의 서브 픽셀들이 적어도 두 개의 스캔라인에 각각 연결되되 각 스캔라인에는 각각 적어도 하나의 적색 서브 픽셀, 청색 서브 픽셀, 녹색 서브 픽셀들이 연결되는 디스플레이 패널을 사용자의 입력에 따라 인터레이스드 스캔하여 영상차이로 인한 컬러 손실 현상이 발생하지 않으며, 동영상을 출력하는데 있어 가로줄 현상을 방지하도록 하는 효과를 기대할 수 있다.
본 발명의 효과는 상기에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치의 디스플레이 패널을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 스캔구동회로부를 나타낸 블록도이다.
도 4는 본 발명의 다른 실시예에 따른 스캔구동회로부를 나타낸 블록도이다.
도 5a는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 스캔구동유닛의 구성을 논리 회로로 나타낸 것이다.
도 5b는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 스캔구동유닛의 구성을 나타낸 회로도이다.
도 6a는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 제1 모드가 선택되었을 때 스캔구동유닛의 동작을 설명하기 위한 타이밍도이다.
도 6b는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 제2 모드가 선택되었을 때 스캔구동유닛의 동작을 설명하기 위한 타이밍도이다.
도 7a는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 제1 모드가 선택되었을 때 스캔구동회로부의 동작을 설명하기 위한 타이밍도이다.
도 7b는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 제2 모드가 선택되었을 때 스캔구동회로부의 동작을 설명하기 위한 타이밍도이다.
도 8a는 본 발명의 실시예들에 있어서 디스플레이 패널이 NMOS 타입인 경우 스캔구동유닛의 구성을 논리 회로로 나타낸 것이다.
도 8b는 본 발명의 실시예들에 있어서 디스플레이 패널이 NMOS 타입인 경우 스캔구동유닛의 구성을 나타낸 회로도이다.
도 9a는 본 발명의 실시예들에 있어서 디스플레이 패널이 NMOS 타입인 경우 제1 모드가 선택되었을 때 스캔구동유닛의 동작을 설명하기 위한 타이밍도이다.
도 9b는 본 발명의 실시예들에 있어서 디스플레이 패널이 NMOS 타입인 경우 제2 모드가 선택되었을 때 스캔구동유닛의 동작을 설명하기 위한 타이밍도이다.
도 10, 11, 12는 본 발명의 실시예들에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치에 있어서 스캔구동유닛의 배치를 나타낸 블록도이다.
본 발명의 일면에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치는 복수 개의 행과 열을 따라 배치되는 복수 개의 서브픽셀들과, 행을 따라 상기 서브픽셀들과 연결되는 복수 개의 스캔라인들과, 열을 따라 상기 서브픽셀들과 연결되는 복수 개의 소스라인을 포함하는 디스플레이 패널, 사용자의 입력에 따라 제1 모드 또는 상기 제1 모드와는 다른 제2 모드 중 어느 하나를 선택받는 모드 선택부 및 상기 모드 선택부에서 상기 제1 모드가 선택되면 상기 복수 개의 스캔라인에 순차적으로 스캔신호를 출력하고, 상기 모드 선택부에서 상기 제2 모드가 선택되면 상기 복수 개의 스캔라인 중에서 홀수 행의 스캔라인 또는 짝수 행의 스캔라인 중 어느 하나에 먼저 순차적으로 스캔신호를 출력하고 나머지 하나에 순차적으로 스캔신호를 출력하는 구동부를 포함한다.
여기서, 상기 구동부는 상기 모드 선택부에서 선택된 모드에 대응되는 각각의 폴링 에지 시점 또는 라이징 에지 시점을 가지는 제1 홀수클록, 제2 홀수클록, 제1 짝수클록, 제2 짝수클록을 각각 생성하는 클록 생성부, 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지되 폴링 에지 시점 또는 라이징 에지 시점이 서로 다른 제1 시작신호 및 제2 시작신호를 생성하는 시작신호 생성부 및 상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록을 입력받기 위한 복수 개의 클록 입력단들과 상기 제1 시작신호 또는 상기 제2 시작신호를 입력받기 위한 시작신호 입력단을 가지고 상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록이 각각 가지는 폴링 에지 시점 또는 라이징 에지 시점에서의 상기 제1 시작신호 또는 상기 제2 시작신호의 하이레벨 또는 로우레벨 상태에 따라 스캔신호를 각각 출력하는 복수 개의 스캔 구동 유닛들을 포함하는 스캔구동회로부를 포함한다.
상기 모드 선택부에서 상기 제1 모드가 선택되면, 상기 클록 생성부는 서로 다른 폴링 에지 시점 또는 라이징 에지 시점을 가지되 듀티비가 서로 동일한 상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록을 각각 생성하는 것이고, 상기 시작신호 생성부는 상기 제1 시작신호를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하되 상기 제1 시작신호의 하이레벨 또는 로우레벨 상태가 종료되는 시점을 시작 시점으로 상기 제2 시작신호를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하는 것이며, 상기 스캔구동회로부는 상기 제1 시작신호, 상기 제2 시작신호, 상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록에 따라 복수 개의 스캔라인에 순차적으로 스캔신호를 출력한다.
상기 모드 선택부에서 상기 제2모드가 선택되면, 상기 클록 생성부는 서로 다른 폴링 에지 시점 또는 라이징 에지 시점을 가지되 듀티비가 서로 동일한 상기 제1 홀수클록 및 상기 제2 홀수클록을 생성하며, 상기 제2 홀수클록과 동일한 상기 제1 짝수클록 및 상기 제1 홀수클록과 동일한 상기 제2 짝수클록을 생성하는 것이고, 상기 시작신호 생성부는 상기 제1 시작신호를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하되 상기 제1 시작신호의 하이레벨 또는 로우레벨 상태가 종료되는 시점에서 기설정된 시간 이후에 상기 제2 시작신호를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하는 것이며, 상기 스캔구동회로부는 상기 제1 시작신호, 상기 제1 홀수클록, 상기 제2 홀수클록에 따라 홀수 행의 스캔라인에 순차적으로 스캔신호를 출력한 후에, 상기 제2 시작신호, 상기 제1 짝수클록, 상기 제2 짝수클록에 따라 짝수 행의 스캔라인에 순차적으로 스캔신호를 출력한다.
상기 복수 개의 스캔 구동 유닛은 상기 제1 시작신호를 시작신호 입력단으로 입력받고, 상기 제1 홀수클록을 제1 클록 입력단으로 입력받으며, 상기 제2 홀수클록을 제2 클록 입력단으로 입력받아 상기 디스플레이 패널의 서브픽셀들과 연결되는 복수 개의 스캔라인들 중 첫 번째 스캔라인의 구동을 위한 스캔신호를 상기 디스플레이 패널의 첫번째 스캔라인으로 출력하는 제1 스캔 구동 유닛, 상기 제2 시작신호를 시작신호 입력단으로 입력받고, 상기 제1 짝수클록을 제1 클록 입력단으로 입력받으며, 상기 제2 짝수클록을 제2 클록 입력단으로 입력받아 상기 디스플레이 패널의 서브픽셀들과 연결되는 복수 개의 스캔라인들 중 두 번째 스캔라인에 구동을 위한 스캔신호를 상기 디스플레이 패널의 두번째 스캔라인으로 출력하는 제2 스캔 구동 유닛, 상기 디스플레이 패널의 홀수 행의 스캔라인들 중 어느 하나인 제1 홀수 스캔라인에 출력되는 스캔신호를 시작신호 입력단을 통해 입력받고, 상기 제1 홀수클록 및 상기 제2 홀수클록 중 어느 하나를 제1 클록 입력단으로 입력받고 나머지 하나를 제2 클록 입력단으로 입력받아 상기 디스플레이 패널의 홀수 행의 스캔라인들 중 행순으로 상기 제1 홀수 스캔라인의 다음 홀수행에 해당하는 제2 홀수라인에 스캔신호를 출력하는 복수 개의 홀수 스캔 구동 유닛 및 상기 디스플레이 패널의 짝수 행의 스캔라인 중 어느 하나인 제1 짝수 스캔라인에 출력되는 스캔신호를 시작신호 입력단으로 입력받고, 상기 제1 짝수클록 및 상기 제2 짝수클록 중 어느 하나를 제1 클록 입력단으로 입력받고 나머지 하나를 제2 클록 입력단으로 입력받아 상기 디스플레이 패널의 짝수 행의 스캔라인들 중 행순으로 상기 제1 짝수 스캔라인의 다음 짝수행에 해당하는 제2 짝수라인에 스캔신호를 출력하는 복수 개의 짝수 스캔 구동 유닛을 포함한다.
여기서, 상기 제1 스캔 구동 유닛, 상기 제2 스캔 구동 유닛, 상기 홀수 스캔 구동 유닛, 상기 짝수 스캔 구동 유닛 중 적어도 하나는, 상기 시작신호 입력단에서 입력되는 시작신호를 상기 제2 클록 입력단에서 입력되는 제2 클록에 따라 소정시간 지연시켜 출력하는 제1 버퍼와, 상기 제1 버퍼에서 출력되는 신호를 상기 제1 클록 입력단에서 입력되는 제1 클록에 따라 소정시간 지연시켜 출력하는 제2 버퍼와, 상기 제2 버퍼에서 출력되는 신호와 상기 제1 클록을 논리곱 또는 논리합 함에 따른 스캔신호를 출력하는 연산부를 포함한다.
상기 제1 스캔 구동 유닛, 상기 제2 스캔 구동 유닛, 상기 홀수 스캔 구동 유닛, 상기 짝수 스캔 구동 유닛 중 적어도 하나는, 게이트에서 상기 제1 클록 및 상기 제2 클록과는 다른 제3 클록을 입력받아 스위칭 동작하는 트랜지스터와, 일단이 상기 트랜지스터의 소스와 연결되고 타단이 상기 트랜지스터의 드레인과 연결되는 커패시터를 포함하되, 상기 커패시터는 상기 트랜지스터의 스위칭 동작 및 상기 연산부의 출력에 따라 충방전 동작하는 것이고, 스캔신호는 상기 트랜지스터의 드레인이 연결된 노드에서 출력된다.
상기 클록 생성부는 상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록 각각에 대해 위상이 반대인 클록신호를 더 생성하는 것이며 상기 제1 스캔 구동 유닛, 상기 제2 스캔 구동 유닛, 상기 홀수 스캔 구동 유닛, 상기 짝수 스캔 구동 유닛 중 적어도 하나는 제1 클록 입력단에 입력되는 클록과 위상이 반대인 제3 클록을 상기 클록 생성부로부터 입력받는다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로서, 본 발명은 청구항의 기재에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
도 1은 본 발명의 일 실시예에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치를 나타낸 도면으로, 도 1을 참조하면 본 발명의 일 실시예에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치(10)는 디스플레이 패널(100), 모드 선택부(200), 구동부(300)를 포함하는 것일 수 있다.
도 2는 본 발명의 일 실시예에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치의 디스플레이 패널을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 패널(100)은 복수 개의 행과 열을 따라 배치되는 복수 개의 서브픽셀(subpixel)들과, 행을 따라 서브픽셀들과 연결되는 복수 개의 스캔라인들(scan1, scan2, …, scanM)과, 열을 따라 서브픽셀들과 연결되는 복수 개의 소스라인들(source1, source2, …, sourceN)을 포함하는 것일 수 있다.
서브픽셀들은 제1색과 제2색과 제3색 중 어느 하나의 색에 각각 대응되는 것일 수 있다.
여기서 제1색은 적색, 청색, 녹색 중 어느 하나이고, 제2색은 적색, 청색, 녹색 중 제1색을 제외한 어느 하나이며, 제3색은 적색, 청색, 녹색 중 제1색과 제2색을 제외한 나머지 하나일 수 있으나, 이에 한정되는 것은 아니다.
모드 선택부(200)는 사용자의 입력에 따라 제1 모드 또는 제1 모드와는 다른 제2 모드 중 어느 하나를 선택받는 것일 수 있다.
구동부(300)는 모드 선택부(200)에서 제1 모드가 선택되면 복수 개의 스캔라인들(scan1, scan2, …, scanM)에 순차적으로 스캔신호를 출력하고, 모드 선택부(200)에서 제2 모드가 선택되면 복수 개의 스캔라인들(scan1, scan2, …, scanM) 중에서 홀수 행의 스캔라인 또는 짝수 행의 스캔라인 중 어느 하나에 먼저 순차적으로 스캔신호를 출력하고 나머지 하나에 순차적으로 스캔신호를 출력하는 것일 수 있다.
즉, 구동부(300)는 모드 선택부(200)에서 선택되는 모드에 따라 복수 개의 스캔라인에 순차적으로 스캔신호를 출력하는 프로그레시브 스캔 구동을 수행하거나, 홀수 행의 스캔라인 또는 짝수 행의 스캔라인 중 어느 하나에 먼저 순차적으로 스캔신호를 출력한 후 나머지 하나에 순차적으로 스캔신호를 출력하는 인터레이스드 스캔 구동을 수행할 수 있다.
구동부(300)는 클록 생성부(310), 시작신호 생성부(320), 스캔구동회로부(330)를 포함하는 것일 수 있다.
클록 생성부(310)는 모드 선택부(200)에서 선택된 모드에 대응되는 각각의 폴링 에지 시점 또는 라이징 에지 시점을 가지는 제1 홀수클록(CLKO1), 제2 홀수클록(CLKO2), 제1 짝수클록(CLKE1), 제2 짝수클록(CLKE2)을 각각 생성하는 것일 수 있다.
클록 생성부(310)는 모드 선택부(200)에서 제1 모드가 선택되면 서로 다른 폴링 에지 시점 또는 라이징 에지 시점을 가지되 듀티비가 서로 동일한 제1 홀수클록(CLKO1), 제2 홀수클록(CLKO2), 제1 짝수클록(CLKE1), 제2 짝수클록(CLKE2)을 각각 생성하는 것일 수 있다.
클록 생성부(310)는 모드 선택부(200)에서 제2 모드가 선택되면 서로 다른 폴링 에지 시점 또는 라이징 에지 시점을 가지되 듀티비가 서로 동일한 제1 홀수클록(CLKO1) 및 제2 홀수클록(CLKO2)을 생성하며, 제2 홀수클록(CLKO2)과 동일한 제1 짝수클록(CLKE1) 및 제1 홀수클록(CLKO1)과 동일한 제2 짝수클록(CLKE2)을 생성하는 것일 수 있다.
클록 생성부(310)는 제1 홀수클록(CLKO1), 제2 홀수클록(CLKO2), 제1 짝수클록(CLKE1), 제2 짝수클록(CLKE2) 각각에 대해 위상이 반대인 클록신호(/CLKO1, /CLKO2, /CLKE1, /CLKE2)를 더 생성하는 것일 수 있다.
시작신호 생성부(320)는 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지되 폴링 에지 시점 또는 라이징 에지 시점이 서로 다른 제1 시작신호(STV_O) 및 제2 시작신호(STV_E)를 생성하는 것일 수 있다.
시작신호 생성부(320)는 모드 선택부(200)에서 제1 모드가 선택되면 제1 시작신호(STV_O)를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하되 제2 시작신호(STV_E)를 제1 시작신호(STV_O)의 하이레벨 또는 로우레벨 상태가 종료되는 시점을 시작 시점으로 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하는 것일 수 있다.
시작신호 생성부(320)는 모드 선택부(200)에서 제2 모드가 선택되면 제1 시작신호(STV_O)를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하되 제1 시작신호(STV_O)의 하이레벨 또는 로우레벨 상태가 종료되는 시점에서 기설정된 시간 이후에 제2 시작신호(STV_E)를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하는 것일 수 있다.
여기서 기설정된 시간이란 복수 개의 스캔라인 중 홀수 행의 스캔라인들 또는 짝수 행의 스캔라인들 중 어느 하나를 순차적으로 구동하는데 소요되는 시간을 의미한다.
스캔구동회로부(330)는 제1 홀수클록, 제2 홀수클록, 제1 짝수클록, 제2 짝수클록을 입력받기 위한 복수 개의 클록 입력단들과 제1 시작신호 또는 제2 시작신호를 입력받기 위한 시작신호 입력단을 가지고 제1 홀수클록, 제2 홀수클록, 제1 짝수클록, 제2 짝수클록이 각각 가지는 폴링 에지 시점 또는 라이징 에지 시점에서의 제1 시작신호 또는 제2 시작신호의 하이레벨 또는 로우레벨 상태에 따라 스캔신호를 각각 출력하는 복수 개의 스캔 구동 유닛(Scan Driving Unit)들을 포함하는 것일 수 있다.
도 3은 본 발명의 일 실시예에 따른 스캔구동회로부를 나타낸 블록도이고, 도 4는 본 발명의 다른 실시예에 따른 스캔구동회로부를 나타낸 블록도이다.
도 3 내지 도 4를 참조하면, 본 발명의 실시예들에 따른 스캔구동회로부(330a, 330b)는 제1 스캔 구동 유닛(SDU1), 제2 스캔 구동 유닛(SDU2), 복수 개의 홀수 스캔 구동 유닛(SDU3, …, SDU(2n-1), n≥2), 복수 개의 짝수 스캔 구동 유닛(SDU4, …, SDU(2n), n≥2)을 포함하는 것일 수 있다.
제1 스캔 구동 유닛(SDU1)은 제1 시작신호(STV_O)를 시작신호 입력단으로 입력받고, 제1 홀수클록(CLKO1)을 제1 클록 입력단으로 입력받으며, 제2 홀수클록(CLKO2)을 제2 클록 입력단으로 입력받아 디스플레이 패널(100)의 서브픽셀들과 연결되는 복수 개의 스캔라인들 중 첫 번째 스캔라인(Scan1)의 구동을 위한 스캔신호를 디스플레이 패널(100)의 첫번째 스캔라인(Scan1)으로 출력하는 것일 수 있다.
제2 스캔 구동 유닛(SDU2)은 제2 시작신호(STV_E)를 시작신호 입력단으로 입력받고, 제1 짝수클록(CLKE1)을 제1 클록 입력단으로 입력받으며, 제2 짝수클록(CLKE2)을 제2 클록 입력단으로 입력받아 디스플레이 패널(100)의 서브픽셀들과 연결되는 복수 개의 스캔라인들 중 두 번째 스캔라인(Scan2)에 구동을 위한 스캔신호를 디스플레이 패널(100)의 두 번째 스캔라인(Scan2)으로 출력하는 것일 수 있다.
복수 개의 홀수 스캔 구동 유닛(SDU3, …, SDU(2n-1), n≥2) 각각은 디스플레이 패널(100)의 홀수 행의 스캔라인(Scan1, …, Scan(2n-3), n≥2)들 중 어느 하나인 제1 홀수 스캔라인에 출력되는 스캔신호를 시작신호 입력단을 통해 입력받고, 제1 홀수클록(CLKO1) 및 제2 홀수클록(CLKO2) 중 어느 하나를 제1 클록 입력단으로 입력받고 나머지 하나를 제2 클록 입력단으로 입력받아 디스플레이 패널(100)의 홀수 행의 스캔라인들(Scan1, …, Scan(2n-1), n≥2) 중 행순으로 제1 홀수 스캔라인의 다음 홀수행에 해당하는 제2 홀수라인에 스캔신호를 출력하는 것일 수 있다.
복수 개의 짝수 스캔 구동 유닛(SDU4, …, SDU(2n), n≥2) 각각은 디스플레이 패널(100)의 짝수 행의 스캔라인들(Scan2, …, Scan(2n), n≥2) 중 어느 하나인 제1 짝수 스캔라인에 출력되는 스캔신호를 시작신호 입력단으로 입력받고, 제1 짝수클록(CLKE1) 및 제2 짝수클록(CLKE2) 중 어느 하나를 제1 클록 입력단으로 입력받고 나머지 하나를 제2 클록 입력단으로 입력받아 디스플레이 패널(100)의 짝수 행의 스캔라인들 중 행순으로 제1 짝수 스캔라인의 다음 짝수행에 해당하는 제2 짝수라인에 스캔신호를 출력하는 것일 수 있다.
복수 개의 홀수 스캔 구동 유닛(SDU3, …, SDU(2n-1), n≥2)은 제2 홀수클록(CLKO2)을 제1 클록 입력단으로 입력받고 제1 홀수클록(CLKO1)을 제2 클록 입력단으로 입력받는 복수개의 제1 홀수 스캔 구동 유닛(SDU3, …, SDU(4n-1), n≥2)과 제1 홀수클록(CLKO1)을 제1 클록 입력단으로 입력받고 제2 홀수클록(CLKO2)을 제2 클록 입력단으로 입력받는 복수 개의 제2 홀수 스캔 구동 유닛(SDU5, …, SDU(4n-3), n≥2)을 포함하는 것일 수 있다.
복수개의 제1 홀수 스캔 구동 유닛(SDU3, …, SDU(4n-1), n≥2)과 복수 개의 제2 홀수 스캔 구동 유닛(SDU5, …, SDU(4n-3), n≥2)은 행을 따라 교대로 배치되는 것일 수 있다.
복수 개의 짝수 스캔 구동 유닛(SDU4, …, SDU(2n), n≥2)은 제2 짝수클록(CLKE2)을 제1 클록 입력단으로 입력받고 제1 짝수클록(CLKE1)을 제2 클록 입력단으로 입력받는 복수개의 제1 짝수 스캔 구동 유닛(SDU4, …, SDU(4n), n≥2)과 제1 짝수클록(CLKE1)을 제1 클록 입력단으로 입력받고 제2 짝수클록(CLKE2)을 제2 클록 입력단으로 입력받는 복수 개의 제2 짝수 스캔 구동 유닛(SDU6, …, SDU(4n-2), n≥2)을 포함하는 것일 수 있다.
복수개의 제1 짝수 스캔 구동 유닛(SDU4, …, SDU(4n), n≥2)과 복수 개의 제2 짝수 스캔 구동 유닛(SDU6, …, SDU(4n-2), n≥2)은 행을 따라 교대로 배치되는 것일 수 있다.
제1 스캔 구동 유닛(SDU1), 제2 스캔 구동 유닛(SDU2), 복수 개의 홀수 스캔 구동 유닛(SDU3, …, SDU(2n-1), n≥2), 복수 개의 짝수 스캔 구동 유닛(SDU4, …, SDU(2n), n≥2) 중 적어도 하나는 제1 클록 입력단과 제2 클록 입력단에 각각 입력되는 제1 클록 및 제2 클록과는 다른 제3 클록을 제3 클록 입력단으로 입력받는 것일 수 있다.
일 실시예에서 제1 스캔 구동 유닛(SDU1)은 제1 짝수클록(CLKE1)을 제3 클록으로 입력받고, 제2 스캔 구동 유닛(SDU2)은 제2 홀수클록(CLKO2)을 제3 클록으로 입력받으며, 제1 홀수 스캔 구동 유닛(SDU3, …, SDU(4n-1), n≥2)은 제2 짝수클록(CLKE2)을 제3 클록으로 입력받고, 제1 짝수 스캔 구동 유닛(SDU4, …, SDU(4n), n≥2)은 제1 홀수클록(CLKO1)을 제3 클록으로 입력받으며, 제2 홀수 스캔 구동 유닛(SDU5, …, SDU(4n-3), n≥2)은 제1 짝수클록(CLKE1)을 제3 클록으로 입력받고, 제2 짝수 스캔 구동 유닛(SDU6, …, SDU(4n-2), n≥2)은 제2 홀수클록(CLKO2)을 제3 클록으로 입력받는 것일 수 있다.
다른 실시예에서 제1 스캔 구동 유닛(SDU1), 제2 스캔 구동 유닛(SDU2), 복수 개의 홀수 스캔 구동 유닛(SDU3, …, SDU(2n-1), n≥2), 복수 개의 짝수 스캔 구동 유닛(SDU4, …, SDU(2n), n≥2) 중 적어도 하나는 제1 클록 입력단에 입력되는 클록과 위상이 반대인 제3 클록을 클록 신호 생성부(310)로부터 입력받는 것일 수 있다.
구체적으로는 제1 스캔 구동 유닛(SDU1)은 제1 홀수클록(CLKO1)과 위상이 반대인 클록신호(/CLKO1)를 제3 클록으로 입력받고, 제2 스캔 구동 유닛(SDU2)은 제1 짝수클록(CLKE1)과 위상이 반대인 클록신호(/CLKE1)를 제3 클록으로 입력받는 것일 수 있다. 또한 제1 홀수 스캔 구동 유닛(SDU3, …, SDU(4n-1), n≥2)은 제2 홀수클록(CLKO2)과 위상이 반대인 클록신호(/CLKO2)를 제3 클록으로 입력받고, 제1 짝수 스캔 구동 유닛(SDU4, …, SDU(4n), n≥2)은 제2 짝수클록(CLKE2)과 위상이 반대인 클록신호(/CLKE2)를 제3 클록으로 입력받으며, 제2 홀수 스캔 구동 유닛(SDU5, …, SDU(4n-3), n≥2)은 제1 홀수클록(CLKO1)과 위상이 반대인 클록신호(/CLKO1)를 제3 클록으로 입력받고, 제2 짝수 스캔 구동 유닛(SDU6, …, SDU(4n-2), n≥2)은 제1 짝수클록(CLKE1)과 위상이 반대인 클록신호(/CLKE1)를 제3 클록으로 입력받는 것일 수 있다.
본 발명의 실시예들에 따른 스캔구동회로부(330, 330a, 330b)의 복수 개의 스캔 구동 유닛(SDU1, …, SDUM)은 각각 제1 클록, 제2 클록 및 제3 클록에 따라 스캔신호를 출력함으로써, 디스플레이 패널(100)의 복수 개의 스캔라인(scan1, scan2, …, scanM)을 순차적으로 구동시키거나, 홀수 행 또는 짝수 행 중 어느 하나에 해당하는 스캔라인을 먼저 순차적으로 구동시키고 나머지 하나에 해당하는 스캔라인을 순차적으로 구동시키도록 한다.
본 발명의 실시예들에 따른 스캔구동회로부(330, 330a, 330b)의 복수 개의 스캔 구동 유닛(SDU1, …, SDUM)은 모드 선택부(200)에서 선택된 모드에 따라 생성되는 복수 개의 클록들 중 어느 하나를 각각 제1 클록, 제2 클록 및 제3 클록받아 제1 클록, 제2 클록 및 제3 클록에 따라 스캔신호를 출력함으로써 비교적 간략한 구성으로 프로그레시브 스캔 또는 인터레이스드 스캔을 선택적으로 수행할 수 있다.
이에 따라, 좁은 베젤에서 프로그레시브 스캔 또는 인터레이스드 스캔의 선택적 구동이 가능하도록 한다.
이하 도면을 참조하여 본 발명의 실시예들에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치(10)에 있어서 스캔구동회로부(330, 330a, 330b)의 구성과 동작을 더 구체적으로 설명하도록 한다.
도 5a는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 스캔구동유닛의 구성을 논리 회로로 나타낸 것이고, 도 5b는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 스캔구동유닛의 구성을 나타낸 회로도이며, 도 6a는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 제1 모드가 선택되었을 때 스캔구동유닛의 동작을 설명하기 위한 타이밍도이고, 도 6b는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 제2 모드가 선택되었을 때 스캔구동유닛의 동작을 설명하기 위한 타이밍도이며, 도 7a는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 제1 모드가 선택되었을 때 스캔구동회로부의 동작을 설명하기 위한 타이밍도이고, 도 7b는 본 발명의 실시예들에 있어서 디스플레이 패널이 PMOS 타입인 경우 제2 모드가 선택되었을 때 스캔구동회로부의 동작을 설명하기 위한 타이밍도이며, 도 8a는 본 발명의 실시예들에 있어서 디스플레이 패널이 NMOS 타입인 경우 스캔구동유닛의 구성을 논리 회로로 나타낸 것이고, 도 8b는 본 발명의 실시예들에 있어서 디스플레이 패널이 NMOS 타입인 경우 스캔구동유닛의 구성을 나타낸 회로도이며, 도 9a는 본 발명의 실시예들에 있어서 디스플레이 패널이 NMOS 타입인 경우 제1 모드가 선택되었을 때 스캔구동유닛의 동작을 설명하기 위한 타이밍도이고, 도 9b는 본 발명의 실시예들에 있어서 디스플레이 패널이 NMOS 타입인 경우 제2 모드가 선택되었을 때 스캔구동유닛의 동작을 설명하기 위한 타이밍도이다.
도 5a, 8a를 참조하면 스캔 구동 유닛(SDU1, …, SDUM)은 시작신호 입력단으로 입력되는 시작신호를 제2 클록 입력단에서 입력되는 제2 클록(CLK2)에 따라 소정시간 지연시켜 출력하는 제1 버퍼(501, 801)와, 제1 버퍼(501, 801)에서 출력되는 신호(out1)를 제1 클록 입력단에서 입력되는 제1 클록(CLK1)에 따라 소정시간 지연시켜 출력하는 제2 버퍼(503, 803)와, 제2 버퍼(503, 803)에서 출력되는 신호(out2)와 제1 클록(CLK1)을 논리곱 또는 논리합 함에 따른 스캔신호를 출력하는 연산부(505, 805)를 포함하는 것일 수 있다.
또한, 도 5b, 8b를 참조하면 스캔 구동 유닛(SDU1, …, SDUM)은 게이트로 제3 클록(CLK3)을 입력받아 스위칭 동작하는 트랜지스터(507, 807)와 일단이 트랜지스터(507, 807)의 소스와 연결되고 타단이 트랜지스터(507, 807)의 드레인과 연결되는 커패시터(509, 809)를 더 포함하는 것일 수 있다.
여기서 스캔 구동 유닛(SDU1, …, SDUM)은 제3 클록(CLK3)에 의한 트랜지스터(507. 807)의 스위칭 동작에 따라 제2 버퍼(503, 803)에서 출력되는 신호(out2)와 제1 클록(CLK1)을 논리곱 또는 논리합 함에 따른 스캔신호를 하이레벨 또는 로우레벨 상태로 스위칭할 수 있다.
커패시터(509, 809)는 트랜지스터(507, 807)의 스위칭 동작과 연산부(505, 805의 출력에 따라 충방전 동작하고, 스캔 구동 유닛(SDU1, …, SDUM)은 트랜지스터(507, 807)의 드레인이 연결된 노드에서 스캔신호를 출력하는 것일 수 있다.
본 발명의 실시예들에 따른 스캔 구동 유닛(SDU1, …, SDUM) 각각은 제1 클록(CLK1) 및 제2 클록(CLK2)과 다르며 제1 클록(CLK1)의 폴링 에지 시점(또는 라이징 에지 시점)에서 라이징 에지 시점(또는 폴링 에지 시점)을 가지는 제3 클록(CLK3)을 클록 생성부(310)로부터 더 입력받음으로써, 간략한 구성으로도 프로그레시브 및 인터레이스드 구동이 선택적으로 가능하도록 한다.
디스플레이 패널(100)이 PMOS 타입인 경우 스캔 구동 유닛(SDU1, …, SDUM)은 시작신호(S), 제1 클록(CLK1), 제2 클록(CLK 2), 제3 클록(CLK 3) 각각의 로우레벨 상태에 따라 스캔신호를 출력하며, 디스플레이 패널(100)이 NMOS 타입인 경우 스캔 구동 유닛(SDU1, …, SDUM)은 시작신호(S), 제1 클록(CLK1), 제2 클록(CLK 2), 제3 클록(CLK 3) 각각의 하이레벨 상태에 따라 스캔신호를 출력한다.
도 7a를 참고하면 디스플레이 패널(100)이 PMOS 타입인 경우 모드 선택부(200)에서 제1 모드가 선택되면 시작신호 생성부(320)는 제1 시작신호(STV_O)를 기설정된 시간(예를 들어 Δt1)동안 로우레벨 상태를 가지도록 하되 제1 시작신호(STV_O)의 로우레벨 상태가 종료되는 시점에서 제2 시작신호(STV_E)를 기설정된 시간동안 로우레벨 상태를 가지도록 한다.
디스플레이 패널(100)이 NMOS 타입인 경우 모드 선택부(200)에서 제1 모드가 선택되면 시작신호 생성부(320)는 제1 시작신호(STV_O)를 기설정된 시간동안 하이레벨 상태를 가지도록 하되 제1 시작신호(STV_O)의 하이레벨 상태가 종료되는 시점에서 제2 시작신호(STV_E)를 기설정된 시간동안 하이레벨 상태를 가지도록 한다.
디스플레이 패널(100)이 PMOS 타입(또는 NMOS 타입)인 경우 모드 선택부(200)에서 제1 모드가 선택되면 클록 생성부(310)는 각각의 폴링 에지 시점(또는 라이징 에지 시점)부터 기설정된 제1 시간(Δt1)동안 로우레벨(또는 하이레벨) 상태를 가지고, 로우레벨(또는 하이레벨) 상태가 종료되는 라이징 에지 시점(또는 폴링 에지 시점)부터 제1 시간(Δt1)의 기설정된 배수(예를 들어 3)에 따른 제2 시간(Δt2)동안 하이레벨(또는 로우레벨) 상태를 가지는 제1 홀수클록(CLKO1), 제2 홀수클록(CLKO2), 제1 짝수클록(CLKE1), 제2 짝수클록(CLKE2)을 각각 생성하는 것일 수 있다.
도 5 및 도 6a을 참고하면, 디스플레이 패널(100)이 PMOS 타입인 경우 스캔 구동 유닛(SDU1, …, SDUM)의 제1 버퍼(501)에서 출력되는 신호(out1)는 시작신호(S)와 제2 클록(CLK2)의 폴링 에지 시점인 제1 시점(t1)부터 제2 클록(CLK2)의 다음 폴링 에지 시점인 제5 시점(t5)까지 로우레벨 상태를 가지고, 제2 버퍼(503)에서 출력되는 신호(out2)는 제1 클록(CLK1)이 폴링 에지 시점인 제3 시점(t3)에서 제1 버퍼(501)에서 출력되는 신호(out1)에 동기되어 제1 클록(CLK1)의 다음 폴링 에지 시점인 제7 시점(t7)까지 유지시켜, 제3 시점(t3)부터 제7 시점(t7)까지 로우레벨 상태를 가지며, 연산부(505)는 제2 버퍼(503)에서 출력되는 신호(out2)와 제1 클록(CLK1)의 논리합에 따라 제3 시점(t3)부터 제4 시점(t4)까지 로우레벨 상태를 가지는 스캔신호(Scan)를 출력한다.
도 7a를 참조하면 제1 스캔 구동 유닛(SDU 1)은 제1 시작신호(STV_O)를 시작신호(S)로 입력받아, 제2 클록(CLK2)인 제2 홀수클록(CLKO2)에 따라 시간지연 시키고, 제1 클록(CLK1)인 제1 홀수클록(CLKO1)에 동기시켜 스캔신호로 출력한다.
제2 스캔 구동 유닛(SDU 2)은 제2 시작신호(STV_E)를 시작신호(S)로 입력받아, 제2 클록(CLK2)인 제2 짝수클록(CLKE2)에 따라 시간지연 시키고, 제1 클록(CLK1)인 제1 짝수클록(CLKE1)에 동기시켜 두 번째 행의 스캔라인(Scan2)에 스캔신호로 출력함으로써, 첫 행의 스캔라인(Scan1)에 출력되는 스캔신호의 로우레벨 상태가 종료되는 시점부터 두 번째 행의 스캔라인(Scan2)에 출력되는 스캔신호가 기설정된 시간동안 로우레벨 상태가 되도록 한다.
또한 첫 행의 스캔라인(Scan1)에 출력되는 스캔신호(Scan 1)를 시작신호로 입력받는 스캔 구동 유닛(SDU 3)은 제2 클록(CLK2)인 제1 홀수클록(CLKO1)에 따라 시간지연 시키고, 제1 클록(CLK1)인 제2 홀수클록(CLKO2)에 동기시켜 세 번째 스캔라인(Scan3)에 스캔신호로 출력하여, 두 번째 행의 스캔라인(Scan2)에 출력되는 스캔신호의 로우레벨 상태가 종료되는 시점부터 세 번째 행의 스캔라인(Scan3)에 출력되는 스캔신호가 기설정된 시간동안 로우레벨 상태가 되도록 한다.
본 발명의 실시예들에 따른 스캔구동회로부(330, 330a, 330b)는 상기와 같은 과정에 따라 복수 개의 스캔라인(scan1, scan2, …, scanM)에 순차적으로 스캔신호를 출력하도록 한다.
도 7b를 참고하면 모드 선택부(200)에서 제2 모드가 선택되면 시작신호 생성부(320)는 제1 시작신호(STV_O)를 기설정된 시간(Δt1)동안 로우레벨 상태를 가지도록 하되 제1 시작신호(STV_O)의 로우레벨 상태가 종료되는 시점에서 기설정된 시간(Timing A) 이후 제2 시작신호(STV_E)를 기설정된 시간동안 로우레벨 상태를 가지도록 한다.
클록 생성부(310)는 모드 선택부(200)에서 제2 모드가 선택되면 서로 다른 폴링 에지 시점을 가지되 듀티비가 서로 동일한 제1 홀수클록(CLKO1) 및 제2 홀수클록(CLKO2)을 생성하며, 제2 홀수클록(CLKO2)과 동일한 제1 짝수클록(CLKE1), 및 제1 홀수클록(CLKO1)과 동일한 제2 짝수클록(CLKE2)을 생성하는 것일 수 있다.
모드 선택부(200)에서 제2 모드가 선택되었을 때, 모드 선택부(200)에서 제1 모드가 선택되었을 때와 동일한 파형의 제1 홀수클록(CLKO1), 제2 홀수클록(CLKO2), 제1 짝수클록(CLKE1), 제2 짝수클록(CLKE2)을 클록 생성부(310)에서 생성하는 경우 인터레이스트 구동은 가능하나 제1 홀수클록(CLKO1), 제2 홀수클록(CLKO2), 제1 짝수클록(CLKE1), 제2 짝수클록(CLKE2) 각각의 로우레벨 또는 하이레벨 상태의 시간 차에 의해 불필요한 시간지연이 발생하는 문제점이 있다.
이에, 본 발명의 실시예들에 따른 클록 생성부(310)는 디스플레이 패널(100)이 PMOS 타입(또는 NMOS 타입)인 경우 각각의 폴링 에지 시점(또는 라이징 에지 시점)부터 기설정된 제1 시간(Δt1)동안 로우레벨(또는 하이레벨) 상태를 가지고, 로우레벨(또는 하이레벨) 상태가 종료되는 라이징 에지 시점(또는 폴링 에지 시점)부터 제1 시간(Δt1)동안 하이레벨(또는 로우레벨) 상태를 가지는 제1 홀수클록(CLKO1), 제2 홀수클록(CLKO2), 제1 짝수클록(CLKE1), 제2 짝수클록(CLKE2)을 각각 생성하는 것일 수 있다.
본 발명의 실시예들에 따른 클록 생성부(310)는 모드 선택부(200)에서 제2 모드가 선택되었을 때 동일한 시간 동안 하이레벨 또는 로우레벨 상태가 반복되며 서로 위상이 반대인 제1 홀수클록(CLKO1)과 제2 홀수클록(CLKO2), 제1 짝수클록(CLKE1)과 제2 짝수클록(CLKE2)을 각각 생성함으로써 불필요한 시간 지연을 최소화할 수 있다.
이하, 도 5, 6b를 참고하여 디스플레이 패널(100)이 PMOS 타입인 경우 모드 선택부(200)에서 제2 모드가 선택되었을 때 스캔 구동 유닛(SDU1, …, SDUM)의 구동을 더 구체적으로 설명하도록 한다.
디스플레이 패널(100)이 PMOS 타입인 경우 모드 선택부(200)에서 제2 모드가 선택되었을 때 스캔 구동 유닛(SDU1, …, SDUM)의 제1 버퍼(501)에서 출력되는 신호(out1)는 시작신호(S)와 제2 클록(CLK2)의 폴링 에지 시점인 제1 시점(t1)부터 제2 클록(CLK2)의 다음 폴링 에지 시점인 제3 시점(t3)까지 로우레벨 상태를 가지는 것일 수 있다.
또한, 제2 버퍼(503)에서 출력되는 신호(out2)는 제1 클록(CLK1)의 폴링 에지 시점인 제2 시점(t2)에서 제1 버퍼(501)에서 출력되는 신호(out1)에 동기되어 제1 클록(CLK1)의 다음 폴링 에지 시점인 제4 시점(t4)까지 유지시켜, 제2 시점(t2)부터 제4 시점(t4)까지 로우레벨 상태를 가지며, 연산부(505)는 제2 버퍼(503)에서 출력되는 신호(out2)와 제1 클록(CLK1)의 논리합에 따라 제2 시점(t2)부터 제3 시점(t3)까지 로우레벨 상태를 가지는 스캔신호(Scan)를 출력한다.
도 7b를 참조하면 제1 스캔 구동 유닛(SDU 1)은 제1 시작신호(STV_O)를 시작신호(S)로 입력받아, 제2 클록(CLK2)인 제2 홀수클록(CLKO2)에 따라 시간지연 시키고, 제1 클록(CLK1)인 제1 홀수클록(CLKO1)에 동기시켜 스캔신호로 출력한다.
첫 행의 스캔라인(Scan1)에 출력되는 스캔신호(Scan 1)를 시작신호로 입력받는 스캔 구동 유닛(SDU 3)은 제2 클록(CLK2)인 제1 홀수클록(CLKO1)에 따라 시간지연 시키고, 제1 클록(CLK1)인 제2 홀수클록(CLKO2)에 동기시켜 세 번째 스캔라인(Scan3)에 스캔신호로 출력하여, 첫 번째 행의 스캔라인(Scan1)에 출력되는 스캔신호의 로우레벨 상태가 종료되는 시점부터 세 번째 행의 스캔라인(Scan3)에 출력되는 스캔신호가 기설정된 시간동안 로우레벨 상태가 되도록 한다.
또한, 홀수 행의 마지막 스캔라인(Scan 2n-1)의 로우레벨 상태가 종료되는 시점에서 제2 시작신호(STV_E)가 기설정된 시간동안 로우레벨 상태가 되어 제2 스캔 구동 유닛(SDU 2)은 제2 시작신호(STV_E)를 시작신호(S)로 입력받아, 제2 클록(CLK2)인 제2 짝수클록(CLKE2)에 따라 시간지연 시키고, 제1 클록(CLK1)인 제1 짝수클록(CLKE1)에 동기시켜 두 번째 행의 스캔라인(Scan2)에 스캔신호로 출력함으로써, 홀수 행의 마지막 스캔라인(Scan 2n-1)의 로우레벨 상태가 종료된 후 두 번째 행의 스캔라인(Scan2)에 출력되는 스캔신호가 기설정된 시간동안 로우레벨 상태가 되도록 한다.
본 발명의 실시예들에 따른 스캔구동회로부(330, 330a, 330b)는 상기와 같은 과정에 따라 복수 개의 스캔라인(scan1, scan2, …, scanM) 중 홀수 행의 스캔라인에 먼저 순차적으로 스캔신호를 출력하고, 짝수 행의 스캔라인에 순차적으로 스캔신호를 출력하는 것일 수 있다.
상기에서는 홀수 행의 스캔라인을 먼저 순차적으로 구동하고 짝수 행의 스캔라인을 순차적으로 구동하는 것을 예로 들어 설명하였지만, 다른 실시예에서 스캔구동회로부(330, 330a, 330b)는 짝수 행의 스캔라인에 먼저 순차적으로 스캔신호를 출력한 후에 홀수 행의 스캔라인에 순차적으로 스캔신호를 출력하는 것일 수 있다.
도 8 내지 도 9a를 참조하면, 디스플레이 패널(100)이 NMOS 타입인 경우 모드 선택부(200)에서 제1 모드가 선택되었을 때 스캔 구동 유닛(SDU1, …, SDUM)의 제1 버퍼(801)에서 출력되는 신호(out1)는 시작신호(S)와 제2 클록(CLK2)의 라이징 에지 시점인 제1 시점(t1)부터 제2 클록(CLK2)의 다음 라이징 에지 시점인 제5 시점(t5)까지 하이레벨 상태를 가지고, 제2 버퍼(803)에서 출력되는 신호(out2)는 제1 클록(CLK1)의 라이징 에지 시점인 제3 시점(t3)에서 제1 버퍼(801)에서 출력되는 신호(out1)에 동기되어, 제1 클록(CLK1)의 다음 라이징 에지 시점인 제7 시점(t7)까지 유지시켜, 제3 시점(t3)부터 제7 시점(t7)까지 하이레벨 상태를 가지며, 연산부(805)는 제2 버퍼(803)에서 출력되는 신호(out2)와 제1 클록(CLK1)의 논리곱에 따라 제3 시점(t3)부터 제4 시점(t4)까지 하이레벨 상태를 가지는 스캔신호(Scan)를 출력한다.
또한 도 8 내지 도 9b를 참조하면, 디스플레이 패널(100)이 NMOS 타입인 경우 모드 선택부(200)에서 제2 모드가 선택되었을 때 스캔 구동 유닛(SDU1, …, SDUM)의 제1 버퍼(801)에서 출력되는 신호(out1)는 시작신호(S)와 제2 클록(CLK2)의 라이징 에지 시점인 제1 시점(t1)부터 제2 클록(CLK2)의 다음 라이징 시점인 제3 시점(t3)까지 하이레벨 상태를 가지고, 제2 버퍼(803)에서 출력되는 신호(out2)는 제1 클록(CLK1)의 라이징 에지 시점인 제2 시점(t2)에서 제1 버퍼(801)에서 출력되는 신호(out1)에 동기되어 제1 클록(CLK1)의 다음 라이징 에지 시점인 제4 시점(t4)까지 유지시켜, 제2 시점(t2)부터 제4 시점(t4)까지 하이레벨 상태를 가지며, 연산부(805)는 제2 버퍼(803)에서 출력되는 신호(out2)와 제1 클록(CLK1)의 논리곱에 따라 제2 시점(t2)부터 제3 시점(t3)까지 하이레벨 상태를 가지는 스캔신호(Scan)를 출력한다.
디스플레이 패널(100)이 NMOS 타입인 경우 제1 시작신호(STV_O), 제2 시작신호(STV_E), 제1 홀수클록(CLKO 1), 제2 홀수클록(CLKO 2), 제1 짝수클록(CLKE 1) 및 제2 짝수클록(CLKE 2)의 하이레벨 상태에 따라 스캔신호(Scan)를 출력하고, 스캔신호(Scan)의 하이레벨 상태에 따라 디스플레이 패널(100)의 복수 개의 서브픽셀들을 구동시키는 것일 수 있다.
즉, 디스플레이 패널(100)이 NMOS 타입인 경우 시작신호 생성부(320)에서 생성되는 제1 시작신호(STV_O)와 제2 시작신호(STV_E), 클록 생성부(310)에서 생성되는 제1 홀수클록(CLKO 1), 제2 홀수클록(CLKO 2), 제1 짝수클록(CLKE 1) 및 제2 짝수클록(CLKE 2), 스캔구동회로부(330, 330a, 330b)에서 출력되는 스캔신호 각각은 디스플레이 패널(100)이 PMOS 타입인 경우 시작신호 생성부(320)에서 생성되는 제1 시작신호(STV_O)와 제2 시작신호(STV_E), 클록 생성부(310)에서 생성되는 제1 홀수클록(CLKO 1), 제2 홀수클록(CLKO 2), 제1 짝수클록(CLKE 1) 및 제2 짝수클록(CLKE 2), 스캔구동회로부(330, 330a, 330b)에서 출력되는 스캔신호와 서로 상보적인 것일 수 있다.
여기서 어느 하나와 다른 하나가 상보적이란 것은, 어느 하나가 하이레벨 상태인 동안 다른 하나는 로우레벨 상태를 가지며, 어느 하나가 라이징 에지 시점에서 동기될 때 다른 하나는 폴링 에지 시점에서 동기되고, 어느 하나가 하이레벨 상태에 의해 동작할 때 다른 하나가 로우레벨 상태에 의해 동작하는 것을 의미한다.
본 발명의 실시예들에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치(10)는 사용자의 입력에 따라 복수 개의 스캔라인에 순차적으로 스캔신호를 출력하거나, 홀수 행 또는 짝수 행 중 어느 하나에 해당하는 스캔라인에 먼저 순차적으로 스캔신호를 출력하고 나머지 하나에 순차적으로 스캔신호를 출력할 수 있다.
도 10, 11, 12는 본 발명의 실시예들에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치에 있어서 스캔구동유닛의 배치를 나타낸 블록도이다.
도 10을 참조하면 본 발명의 일 실시예에 있어서 스캔구동회로부(330)의 복수 개의 스캔 구동 유닛은 디스플레이 패널(100)의 일측에 배치되는 것일 수 있다.
도 11을 참조하면 본 발명의 다른 실시예에 있어서 스캔구동회로부(330)의 복수 개의 스캔 구동 유닛은 디스플레이 패널(100)의 양측에 동일하게 배치되어, 출력신호를 강화하는 것일 수 있다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 있어서 스캔구동회로부(330)의 복수 개의 스캔 구동 유닛 중 홀수 번째의 복수개의 스캔 구동 유닛(331)은 디스플레이 패널(100)의 일측에 배치되고, 짝수 번째의 복수개의 스캔 구동 유닛(333)은 디스플레이 패널(100)의 타측에 배치되는 것일 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치는 디스플레이 등의 기술분야에 이용가능하다.

Claims (8)

  1. 복수 개의 행과 열을 따라 배치되는 복수 개의 서브픽셀들과, 행을 따라 상기 서브픽셀들과 연결되는 복수 개의 스캔라인들과, 열을 따라 상기 서브픽셀들과 연결되는 복수 개의 소스라인을 포함하는 디스플레이 패널;
    사용자의 입력에 따라 제1 모드 또는 상기 제1 모드와는 다른 제2 모드 중 어느 하나를 선택받는 모드 선택부; 및
    상기 모드 선택부에서 상기 제1 모드가 선택되면 상기 복수 개의 스캔라인에 순차적으로 스캔신호를 출력하고, 상기 모드 선택부에서 상기 제2 모드가 선택되면 상기 복수 개의 스캔라인 중에서 홀수 행의 스캔라인 또는 짝수 행의 스캔라인 중 어느 하나에 먼저 순차적으로 스캔신호를 출력하고 나머지 하나에 순차적으로 스캔신호를 출력하는 구동부;를 포함하는 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치.
  2. 제1항에 있어서,
    상기 구동부는
    상기 모드 선택부에서 선택된 모드에 대응되는 각각의 폴링 에지 시점 또는 라이징 에지 시점을 가지는 제1 홀수클록, 제2 홀수클록, 제1 짝수클록, 제2 짝수클록을 각각 생성하는 클록 생성부;
    기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지되 폴링 에지 시점 또는 라이징 에지 시점이 서로 다른 제1 시작신호 및 제2 시작신호를 생성하는 시작신호 생성부; 및
    상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록을 입력받기 위한 복수 개의 클록 입력단들과 상기 제1 시작신호 또는 상기 제2 시작신호를 입력받기 위한 시작신호 입력단을 가지고 상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록이 각각 가지는 폴링 에지 시점 또는 라이징 에지 시점에서의 상기 제1 시작신호 또는 상기 제2 시작신호의 하이레벨 또는 로우레벨 상태에 따라 스캔신호를 각각 출력하는 복수 개의 스캔 구동 유닛들을 포함하는 스캔구동회로부;를 포함하는 것
    인 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치.
  3. 제2항에 있어서,
    상기 모드 선택부에서 상기 제1 모드가 선택되면,
    상기 클록 생성부는 서로 다른 폴링 에지 시점 또는 라이징 에지 시점을 가지되 듀티비가 서로 동일한 상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록을 각각 생성하는 것이고,
    상기 시작신호 생성부는 상기 제1 시작신호를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하되 상기 제1 시작신호의 하이레벨 또는 로우레벨 상태가 종료되는 시점을 시작 시점으로 상기 제2 시작신호를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하는 것이며,
    상기 스캔구동회로부는 상기 제1 시작신호, 상기 제2 시작신호, 상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록에 따라 복수 개의 스캔라인에 순차적으로 스캔신호를 출력하는 것
    인 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치.
  4. 제2항에 있어서,
    상기 모드 선택부에서 상기 제2모드가 선택되면,
    상기 클록 생성부는 서로 다른 폴링 에지 시점 또는 라이징 에지 시점을 가지되 듀티비가 서로 동일한 상기 제1 홀수클록 및 상기 제2 홀수클록을 생성하며, 상기 제2 홀수클록과 동일한 상기 제1 짝수클록 및 상기 제1 홀수클록과 동일한 상기 제2 짝수클록을 생성하는 것이고,
    상기 시작신호 생성부는 상기 제1 시작신호를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하되 상기 제1 시작신호의 하이레벨 또는 로우레벨 상태가 종료되는 시점에서 기설정된 시간 이후에 상기 제2 시작신호를 기설정된 시간동안 하이레벨 또는 로우레벨 상태를 가지도록 하는 것이며,
    상기 스캔구동회로부는 상기 제1 시작신호, 상기 제1 홀수클록, 상기 제2 홀수클록에 따라 홀수 행의 스캔라인에 순차적으로 스캔신호를 출력한 후에, 상기 제2 시작신호, 상기 제1 짝수클록, 상기 제2 짝수클록에 따라 짝수 행의 스캔라인에 순차적으로 스캔신호를 출력하는 것
    인 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치.
  5. 제2항에 있어서,
    상기 복수 개의 스캔 구동 유닛은
    상기 제1 시작신호를 시작신호 입력단으로 입력받고, 상기 제1 홀수클록을 제1 클록 입력단으로 입력받으며, 상기 제2 홀수클록을 제2 클록 입력단으로 입력받아 상기 디스플레이 패널의 서브픽셀들과 연결되는 복수 개의 스캔라인들 중 첫 번째 스캔라인의 구동을 위한 스캔신호를 상기 디스플레이 패널의 첫번째 스캔라인으로 출력하는 제1 스캔 구동 유닛;
    상기 제2 시작신호를 시작신호 입력단으로 입력받고, 상기 제1 짝수클록을 제1 클록 입력단으로 입력받으며, 상기 제2 짝수클록을 제2 클록 입력단으로 입력받아 상기 디스플레이 패널의 서브픽셀들과 연결되는 복수 개의 스캔라인들 중 두 번째 스캔라인에 구동을 위한 스캔신호를 상기 디스플레이 패널의 두번째 스캔라인으로 출력하는 제2 스캔 구동 유닛;
    상기 디스플레이 패널의 홀수 행의 스캔라인들 중 어느 하나인 제1 홀수 스캔라인에 출력되는 스캔신호를 시작신호 입력단을 통해 입력받고, 상기 제1 홀수클록 및 상기 제2 홀수클록 중 어느 하나를 제1 클록 입력단으로 입력받고 나머지 하나를 제2 클록 입력단으로 입력받아 상기 디스플레이 패널의 홀수 행의 스캔라인들 중 행순으로 상기 제1 홀수 스캔라인의 다음 홀수행에 해당하는 제2 홀수라인에 스캔신호를 출력하는 복수 개의 홀수 스캔 구동 유닛; 및
    상기 디스플레이 패널의 짝수 행의 스캔라인 중 어느 하나인 제1 짝수 스캔라인에 출력되는 스캔신호를 시작신호 입력단으로 입력받고, 상기 제1 짝수클록 및 상기 제2 짝수클록 중 어느 하나를 제1 클록 입력단으로 입력받고 나머지 하나를 제2 클록 입력단으로 입력받아 상기 디스플레이 패널의 짝수 행의 스캔라인들 중 행순으로 상기 제1 짝수 스캔라인의 다음 짝수행에 해당하는 제2 짝수라인에 스캔신호를 출력하는 복수 개의 짝수 스캔 구동 유닛;을 포함하는 것
    인 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제1 스캔 구동 유닛, 상기 제2 스캔 구동 유닛, 상기 홀수 스캔 구동 유닛, 상기 짝수 스캔 구동 유닛 중 적어도 하나는,
    상기 시작신호 입력단에서 입력되는 시작신호를 상기 제2 클록 입력단에서 입력되는 제2 클록에 따라 소정시간 지연시켜 출력하는 제1 버퍼와, 상기 제1 버퍼에서 출력되는 신호를 상기 제1 클록 입력단에서 입력되는 제1 클록에 따라 소정시간 지연시켜 출력하는 제2 버퍼와, 상기 제2 버퍼에서 출력되는 신호와 상기 제1 클록을 논리곱 또는 논리합 함에 따른 스캔신호를 출력하는 연산부를 포함하는 것
    인 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1 스캔 구동 유닛, 상기 제2 스캔 구동 유닛, 상기 홀수 스캔 구동 유닛, 상기 짝수 스캔 구동 유닛 중 적어도 하나는,
    게이트에서 상기 제1 클록 및 상기 제2 클록과는 다른 제3 클록을 입력받아 스위칭 동작하는 트랜지스터와, 일단이 상기 트랜지스터의 소스와 연결되고 타단이 상기 트랜지스터의 드레인과 연결되는 커패시터를 포함하되, 상기 커패시터는 상기 트랜지스터의 스위칭 동작 및 상기 연산부의 출력에 따라 충방전 동작하는 것이고, 스캔신호는 상기 트랜지스터의 드레인이 연결된 노드에서 출력되는 것
    인 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치.
  8. 제7항에 있어서,
    상기 클록 생성부는 상기 제1 홀수클록, 상기 제2 홀수클록, 상기 제1 짝수클록, 상기 제2 짝수클록 각각에 대해 위상이 반대인 클록신호를 더 생성하는 것이며,
    상기 제1 스캔 구동 유닛, 상기 제2 스캔 구동 유닛, 상기 홀수 스캔 구동 유닛, 상기 짝수 스캔 구동 유닛 중 적어도 하나는 제1 클록 입력단에 입력되는 클록과 위상이 반대인 제3 클록을 상기 클록 생성부로부터 입력받는 것
    인 프로그레시브 스캔 및 인터레이스드 스캔의 선택적 구동이 가능한 디스플레이 장치.
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