WO2022070655A1 - フォトディテクタ、フォトディテクタアレイおよび駆動方法 - Google Patents

フォトディテクタ、フォトディテクタアレイおよび駆動方法 Download PDF

Info

Publication number
WO2022070655A1
WO2022070655A1 PCT/JP2021/030324 JP2021030324W WO2022070655A1 WO 2022070655 A1 WO2022070655 A1 WO 2022070655A1 JP 2021030324 W JP2021030324 W JP 2021030324W WO 2022070655 A1 WO2022070655 A1 WO 2022070655A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
photodetector
period
semiconductor layer
voltage
Prior art date
Application number
PCT/JP2021/030324
Other languages
English (en)
French (fr)
Inventor
暁登 井上
三佳 森
祐輔 坂田
基範 石井
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2022553536A priority Critical patent/JP7482447B2/ja
Priority to CN202180052077.1A priority patent/CN115989395A/zh
Publication of WO2022070655A1 publication Critical patent/WO2022070655A1/ja
Priority to US18/111,131 priority patent/US11860033B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/4406—Plural ranges in circuit, e.g. switchable ranges; Adjusting sensitivity selecting gain values
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/4413—Type
    • G01J2001/442—Single-photon detection or photon counting
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/4446—Type of detector
    • G01J2001/4453—PMT
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J2001/4446—Type of detector
    • G01J2001/446—Photodiode
    • G01J2001/4466—Avalanche

Definitions

  • the present disclosure relates to a photodetector, a photodetector array, and a driving method for detecting photons.
  • FIG. of Patent Document 1 a method is disclosed in which an APD and a power source are made conductive during a reset period by a switch, and an APD and a power source are insulated during an exposure period to accumulate an electric charge in the APD and read out a voltage fluctuation thereof.
  • the present disclosure provides a photodetector, a photodetector array, and a driving method with improved reliability.
  • the photodetector is connected to at least one avalanche photodiode including a first conductive type first semiconductor layer and a second conductive type second semiconductor layer, and the first semiconductor layer. It includes a first transistor having a second conductive type channel having a polarity opposite to that of the conductive type, and a second transistor connected to the first semiconductor layer and having a first conductive type channel.
  • the photodetector array according to one aspect of the present disclosure has two or more of the above photodetectors.
  • the method for driving the photodetector includes at least one avalanche photodiode including a first conductive type first semiconductor layer and a second conductive type second semiconductor layer, and the first semiconductor layer.
  • a photodetector comprising a first transistor connected and having a second conductive type channel having a polarity opposite to that of the first conductive type, and a second transistor connected to the first semiconductor layer and having a first conductive type channel.
  • the driving method during the reset period, the first semiconductor layer is reset to the first voltage by conducting the first transistor, and the second transistor is made non-conducting, and the exposure after the reset period is performed. During the period, the first transistor is made non-conducting and the second transistor is put into a half-on state.
  • a recording medium such as a system, method, integrated circuit, computer program or computer-readable CD-ROM, and the system, method, integrated circuit, computer program. And may be realized by any combination of recording media.
  • the reliability of the photodetector can be improved.
  • FIG. 1 is a circuit diagram showing a configuration example of a photodetector according to the first embodiment.
  • FIG. 2 is a timing chart showing an example of a method of driving the photodetector according to the first embodiment.
  • FIG. 3A is a potential diagram illustrating the operating principle of the photodetector according to the comparative example.
  • FIG. 3B is a potential diagram illustrating the operating principle of the photodetector according to the first embodiment.
  • FIG. 4 is a circuit diagram showing a configuration example of the photodetector according to the first modification of the first embodiment.
  • FIG. 5 is a timing chart showing an example of a method of driving the photodetector according to the first modification of the first embodiment.
  • FIG. 1 is a circuit diagram showing a configuration example of a photodetector according to the first embodiment.
  • FIG. 2 is a timing chart showing an example of a method of driving the photodetector according to the first embodiment.
  • FIG. 3A is a potential
  • FIG. 6 is a circuit diagram showing a configuration example of the photodetector according to the second modification of the first embodiment.
  • FIG. 7A is a timing chart showing an example of a method of driving the photodetector according to the second modification of the first embodiment.
  • FIG. 7B is a timing chart showing an example of another driving method of the photodetector according to the second modification of the first embodiment.
  • FIG. 8 is a diagram showing a simulation result of the photodetector according to the third modification of the first embodiment.
  • FIG. 9 is a circuit diagram showing a configuration example of the photodetector according to the third modification of the first embodiment.
  • FIG. 10 is a timing chart showing an example of a method of driving the photodetector according to the third modification of the first embodiment.
  • FIG. 11 is a plan view showing a configuration example of a semiconductor device having a photodetector according to the third modification of the first embodiment.
  • FIG. 12 is a cross-sectional view taken along the line XII-XII of FIG.
  • FIG. 13 is a plan view showing a modification 1 of the semiconductor device of FIG.
  • FIG. 14 is a plan view showing a modification 2 of the semiconductor device of FIG.
  • FIG. 15 is a plan view showing another example of the modification 2 of the semiconductor device of FIG.
  • FIG. 16 is a cross-sectional view showing a modification 3 of the semiconductor device of FIG.
  • the read time can be set sufficiently long and the circuit configuration can be simplified, which is advantageous for miniaturization.
  • the reset period is long, the amount of current flowing through the APD increases, while if the reset period is short, the electric charge generated by the dark current or the photocurrent cannot be discharged from the APD.
  • the switch is a transistor, and the charge accumulated in the APD may cause breakdown voltage of the gate oxide film, which causes a problem of circuit reliability.
  • the present disclosure provides a photodetector, a photodetector array, and a driving method with improved reliability.
  • the photodetector includes at least one avalanche photodiode including a first conductive type first semiconductor layer and a second conductive type second semiconductor layer, and the above-mentioned avalanche photodiode.
  • a first transistor connected to the first semiconductor layer and having a second conductive type channel having a polarity opposite to that of the first conductive type, and a second transistor connected to the first semiconductor layer and having a first conductive type channel.
  • the photodetector array according to one aspect of the present disclosure has two or more of the above photodetectors.
  • the method for driving the photodetector includes at least one avalanche photodiode including a first conductive type first semiconductor layer and a second conductive type second semiconductor layer, and the first semiconductor layer.
  • a photodetector comprising a first transistor connected and having a second conductive type channel having a polarity opposite to that of the first conductive type, and a second transistor connected to the first semiconductor layer and having a first conductive type channel.
  • the driving method during the reset period, the first semiconductor layer is reset to the first voltage by conducting the first transistor, and the second transistor is made non-conducting, and the exposure after the reset period is performed. During the period, the first transistor is made non-conducting and the second transistor is put into a half-on state.
  • the excess charge generated in the avalanche photodiode during the exposure period can be discharged via the second transistor, and the dielectric breakdown of the gate oxide film of the first transistor and the second transistor is less likely to occur, and the reliability is reduced. It is possible to improve the sex.
  • FIG. 1 is a circuit diagram showing a configuration example of a photodetector according to the first embodiment.
  • the photodetector of FIG. 1 includes an avalanche photodiode (hereinafter, may be abbreviated as APD), a first transistor 1 having a second conductive type channel, and a second transistor 2 having a first conductive type channel. ..
  • APD avalanche photodiode
  • the APD is a photoelectric conversion element including a first conductive type first semiconductor layer and a second conductive type second semiconductor layer.
  • the APD has a Geiger multiplication mode in which the charge is rapidly multiplied by the avalanche effect when a photon is detected, and a linear multiplication mode in which the charge is generated according to the amount of incident light.
  • the first conductive type and the second conductive type are conductive types having opposite polarities. That is, the first conductive type means one of N type and P type, and the second conductive type means the other of N type and P type.
  • FIG. 1 shows an example in which the first conductive type is N type and the second conductive type is P type.
  • Both the first transistor 1 and the second transistor 2 are connected to the end of the first conductive type of the avalanche photodiode, that is, the first semiconductor layer 11. That is, the drain of the first transistor 1 is connected to the cathode which is the first semiconductor layer of the APD. The source of the second transistor 2 is also connected to the cathode, which is the first semiconductor layer of the APD.
  • one end of the first transistor 1 is connected to the power line of the first voltage V1.
  • the source of the first transistor 1 is connected to the power line of the first voltage V1.
  • the anode of the APD that is, the second semiconductor layer is connected to the power line of the second voltage V2.
  • One end of the second transistor 2 is connected to the power line of the third voltage V3.
  • the drain of the second transistor 2 is connected to the power line of the third voltage V3.
  • the first conductive type is N type and the second conductive type is P type, but the type of conductive type is not limited, and the relationship may be maintained.
  • the voltage of the first voltage V1 and the second voltage V2 is set so as to apply a reverse bias to the APD, and the difference between the voltages may be equal to or larger than the breakdown voltage.
  • the voltage of the second voltage V2 and the third voltage V3 is set so as to apply a reverse bias to the APD, and the difference between the voltages may be equal to or larger than the breakdown voltage.
  • the first voltage V1 and the third voltage V3 may be the same voltage, and in this case, one ends of the first transistor 1 and the second transistor 2 that are not connected to the APD may be connected to each other.
  • FIG. 2 is a timing chart showing an example of the driving method of the photodetector of FIG.
  • the vertical axis of FIG. 2 shows the gate voltage Vg1 applied to the gate of the first transistor 1 and the gate voltage Vg2 applied to the gate of the second transistor 2.
  • H, L, and M in the vertical axis are abbreviations for high level, low level, and middle level. That is, H indicates a high voltage, L indicates a low voltage, and M indicates an intermediate voltage which is a voltage value between H and L.
  • the horizontal axis of FIG. 2 is the time axis. Since the first transistor 1 is a P-type channel MOS transistor in FIG.
  • the half-on state means that the on-resistance is larger than that of the full-on state.
  • the timing chart of FIG. 2 corresponds to the circuit diagram of FIG. 1 and describes the voltage value when the first transistor 1 is P type and the second transistor 2 is N type, but the conductive type is not limited and is conductive.
  • the gate voltages H and L may be inverted.
  • the gate voltage Vg1 of the first transistor 1 is set to L, and the first transistor 1 is made conductive.
  • the cathode voltage of the APD is reset to the first voltage V1.
  • the gate voltage Vg2 of the second transistor 2 is set to L, and the second transistor 2 becomes non-conducting.
  • the APD and the power line of the third voltage V3 are isolated from each other.
  • the gate voltage Vg1 of the first transistor 1 is set to H, and the first transistor 1 is made non-conducting. This insulates the APD from the power line of the first voltage V1. By reading the output at any time of the exposure period, the light incident on the APD can be detected.
  • the gate voltage Vg2 of the second transistor 2 is set to M during the exposure period. As a result, the second transistor 2 is in the half-on state.
  • the half-on state is an incomplete on state and an incomplete off state, and is a state having a resistance value determined corresponding to the voltage of M and the cathode voltage of APD.
  • the cathode voltage of the APD decreases, the resistance value between the source and drain of the second transistor 2 decreases, and the excess charge becomes the second via the second transistor 2. It is discharged to the power line of 3 voltage V3.
  • the excess charge can be a factor such as gate destruction of the first transistor 1 and the second transistor 2 connected to the APD, but according to the present disclosure, the excess charge can be discharged, the gate destruction can be prevented, and the reliability can be prevented.
  • High APD can be realized.
  • the gate voltage Vg2 of the second transistor 2 may be set to be set so that the APD and the third voltage V3 are isolated, and may be M.
  • This configuration is particularly effective when arranging a plurality of APDs in an array.
  • the amount of incident light may differ for each APD, or the dark current may be large due to crystal defects, and excessive charge may be generated only in some APDs.
  • the second transistor 2 If there is no second transistor 2, it is necessary to set a short exposure time or set a different exposure time for each APD according to the APD that generates the largest amount of charge, but the second transistor 2 should be provided. Therefore, it is possible to set a sufficiently long exposure time while setting all APDs to the same exposure time.
  • FIG. 2 only the exposure period and the reset period are described, but other periods may be provided.
  • FIG. 3A is a potential diagram illustrating the operating principle of the photodetector according to the comparative example.
  • the comparative example referred to here is a circuit in which the second transistor 2 is deleted in FIG.
  • FIG. 3A is a diagram schematically showing the potential during the exposure period.
  • the vertical axis shows the electrostatic potential of the electron, and the upper direction is the direction in which the electron energy is high, and the vertical axis corresponds to the direction in which the voltage is low.
  • Ec indicates the energy level at the lower end of the conduction band
  • Ev schematically indicates the energy level at the upper end of the valence band.
  • the channel of the first transistor 1 has the opposite polarity to the end of the connected APD.
  • the channel of the first transistor 1 is P-type.
  • a reverse bias is applied to the APD before the charge is generated in the APD, and the anode has a low potential and the cathode has a high potential.
  • the drain of the first transistor 1 is connected to the cathode of the APD.
  • the gate potential is set higher than the drain potential and source potential, and the source and drain are isolated.
  • FIG. 3B is a potential diagram illustrating the operating principle of the photodetector of FIG.
  • FIG. 3B schematically shows a potential diagram when the second transistor 2 is present, the upper potential diagram corresponds to the node connecting the first transistor 1 and the APD, and the lower potential diagram corresponds to the first transistor 1. Corresponds to the node connecting the second transistor 2 and the second transistor 2.
  • the states of the APD and the first transistor 1 are the same as those in FIG. 3A.
  • the source of the second transistor 2 is connected to the drain of the first transistor 1 and the cathode of the APD.
  • the gate potential of the second transistor 2 is set lower than the drain potential and the source potential, and the source and the drain are insulated from each other.
  • the difference between the gate voltage Vg2 of the second transistor 2 and the anode voltage of the APD may be set to be equal to or lower than the breakdown voltage of the APD.
  • the breakdown voltage is the voltage at which the Geiger multiplication mode and the linear multiplication mode of the APD are switched.
  • a transistor has a difference between the gate voltage Vg and the source voltage, which depends on the impurity concentration and the like.
  • the difference between the gate voltage Vg2 of the second transistor 2 and the anode voltage of the APD is determined by the difference in the voltage. Even if the voltage is not set below the breakdown voltage of, the problem may not occur in practice, but this case is also included in the present disclosure. Whether or not the above conditions are satisfied can be determined by the magnitude of the current flowing through the APD and the second transistor 2 during the exposure period. For example, it is determined as a point where the gate voltage Vg2 of the second transistor 2 is changed during the exposure period and the current flowing through the second transistor 2 increases.
  • the resistance of the first transistor 1 is sufficiently high even during the reset period and may be quenched.
  • the on-resistance of the transistor is in the range of about 10 kohm to 10 mohm.
  • the conductive type of the channel of the first transistor 1 and the conductive type of the first semiconductor layer may be opposite conductive types.
  • the conduction state of the first transistor 1 is not only the conduction state due to the complete ON of the first transistor 1, but also the conduction state due to the incomplete ON of the first transistor 1 in order to fulfill the quenching function. included.
  • the gate voltage Vg1 of the first transistor 1 may be set to a level slightly higher than the L level, that is, a level close to the M level. In this way, the first transistor 1 during the reset period is not completely turned on but is incompletely turned on, and can have a certain resistance value. As a result, the first transistor 1 can be provided with a quenching function (a function of suppressing excessive charge due to the avalanche).
  • the photodetector according to the first embodiment is connected to at least one APD including the first conductive type first semiconductor layer and the second conductive type second semiconductor layer, and the first semiconductor layer.
  • a first transistor 1 having a second conductive type channel having a polarity opposite to that of the first conductive type
  • a second transistor 2 connected to a first semiconductor layer and having a first conductive type channel.
  • the reliability of the photo detector can be improved. For example, even when an excess charge is generated in the avalanche photodiode, the charge can be discharged via the second transistor 2, and the resistance to dielectric breakdown of the gate oxide film can be improved.
  • the first transistor 1 may be non-conducting during the exposure period in which the first semiconductor layer is reset to the first voltage V1 by conducting in the reset period and the APD detects light.
  • the short exposure period to the long exposure period can be of any length.
  • the second transistor 2 may be non-conducting during the reset period and may be in the half-on state during the exposure period.
  • the excess charge generated in the avalanche photodiode can be discharged via the second transistor 2, and the dielectric breakdown of the gate oxide film of the first transistor 1 and the second transistor 2 is less likely to occur, and the reliability is reduced. It is possible to improve the sex.
  • the difference between the gate voltage of the second transistor 2 and the second voltage V2, which is the voltage of the second semiconductor layer 12 of the APD, may be smaller than the breakdown voltage of the APD.
  • the second transistor 2 can make it difficult to adversely affect the reverse bias voltage of the APD, that is, the difference between the second voltage and the first voltage.
  • the gate voltage of the second transistor 2 can suppress an erroneous mode transition between the Geiger multiplication mode and the linear multiplication mode as the operation mode of the APD.
  • the first transistor 1 has a first terminal connected to the first semiconductor layer and a second terminal connected to the power supply wiring, and the second transistor 2 is connected to the first semiconductor layer. It has a third terminal and a fourth terminal connected to the power supply wiring, and the second terminal and the fourth terminal may be electrically connected.
  • the power supply voltage of the first transistor 1 and the power supply voltage of the second transistor 2 are shared, it is suitable for miniaturization and small area of the circuit.
  • APD may be used in Geiger multiplication mode.
  • the method for driving the photodetector according to the first embodiment is a method of driving the photodetector with at least one avalanche photodiode (hereinafter referred to as APD) including the first conductive type first semiconductor layer and the second conductive type second semiconductor layer 12.
  • APD avalanche photodiode
  • a method of driving a photodetector comprising 2, resetting the first semiconductor layer to the first voltage V1 by conducting the first transistor 1 and making the second transistor 2 non-conducting during the reset period. In the exposure period after the reset period, the first transistor 1 is made non-conducting and the second transistor 2 is put into a half-on state.
  • the excess charge generated in the avalanche photodiode during the exposure period can be discharged via the second transistor 2. Further, it is possible to suppress the dielectric breakdown of the gate oxide film of the first transistor 1 and the second transistor 2.
  • FIG. 4 is a circuit diagram showing a configuration example of the photodetector according to the first modification of the first embodiment.
  • the photodetector of FIG. 4 includes a third transistor 3 in addition to the circuit of FIG. 1, the cathode of the APD and the second transistor 2 are connected via the third transistor 3, and the second transistor 2 and the third transistor 3 are connected. The part becomes an output node.
  • FIG. 5 is a timing chart showing an example of a method of driving the photodetector according to the first modification of the first embodiment. Compared to the timing chart in FIG.
  • the exposure period is changed to the exposure transfer period, and following the exposure transfer period, a read period for reading the output value of the output node and an output reset period for resetting the voltage of the output node are added. ..
  • the gate voltage Vg1 of the first transistor 1 is H in the exposure transfer period, the read period, and the output reset period, and L in the reset period.
  • the gate voltage Vg2 of the second transistor 2 is H in the output reset period, M in the exposure transfer period, and L in the read period, and L in the reset period.
  • the gate voltage Vg3 of the third transistor 3 is H in the exposure transfer period, M in the read period, M in the reset period, and L in the output reset period.
  • the electric charge generated in the APD during the exposure transfer period is transferred to the output node, and the APD and the output node are isolated during the read period, so that the length of the exposure transfer period is affected by the length of the read period. It is possible to set it as short as you like.
  • the third transistor 3 may have a first conductive type channel. If the first conductive type channel is used, the excess charge generated in the APD can be discharged by the same principle as the principle of discharging the excess charge generated in the APD via the second transistor 2. ..
  • the photodetector according to the first modification of the first embodiment further includes a third transistor 3 having a first conductive type channel, and the second transistor is a first semiconductor via a third transistor. Connected to the layer.
  • the exposure period and the period for outputting the electric charge can be separated, the length of each period can be arbitrarily determined, and the operation speed can be flexibly determined.
  • the third transistor 3 transfers the electric charge accumulated in the APD to one end of the second transistor 2 during the transfer period, and the exposure period and the transfer period may be the same period.
  • FIG. 6 is a circuit diagram showing a configuration example of the photodetector according to the second modification of the first embodiment.
  • the photodetector of FIG. 6 includes a fourth transistor 4 in addition to the circuit of FIG. 4, and one end of the fourth transistor 4 is connected to a connection portion between the second transistor 2 and the third transistor 3, and the fourth transistor 4 is further connected.
  • One end is connected to the storage capacity element C1.
  • the other end of the storage capacity element C1 is connected to the fourth voltage V4.
  • FIG. 7A is a timing chart showing an example of a method of driving the photodetector according to the second modification of the first embodiment.
  • the timing chart includes a reset period, a plurality of exposure transfer periods, a plurality of storage periods, a read period, and a capacity reset period.
  • the reset period is a period in which the cathode voltage of the APD is set to the first voltage V1, and the first transistor 1 is L, the second transistor 2 is L, the third transistor 3 is L, and the fourth transistor 4 is L.
  • the exposure transfer period is a period in which the light incident on the APD is detected, the generated charge is transferred to the output node, and temporarily stored.
  • the first transistor 1 is H
  • the second transistor 2 is M
  • the third transistor 3 is H.
  • the fourth transistor 4 becomes L.
  • the storage period is a period in which the electric charge transferred to the output node is further transferred to the storage capacitance element C1 and stored, and the first transistor 1 is L, the second transistor 2 is M, the third transistor 3 is L, and the fourth transistor 4 is stored. Is H.
  • the first transistor 1 is set to L, but it may be performed in a different period.
  • the exposure transfer period may be repeated any number of times.
  • the second transistor 2 may be M in the exposure transfer period.
  • the second transistor 2 By setting the second transistor 2 to M during the exposure transfer period, a part of the electric charge temporarily stored in the output node is discharged to the third voltage V3, so that the charge is transferred to the storage capacity element C1 during one storage period.
  • the amount of charge can be controlled.
  • the period for setting the second transistor 2 to M may be either an exposure transfer period or an accumulation period, and may be provided separately from the exposure transfer period or the accumulation period, and before the fourth transistor 4 is brought into a conductive state. You may go to.
  • the read period is a period for reading a signal due to the electric charge stored in the storage capacitance element C1, and the first transistor 1 is H, the second transistor 2 is L, the third transistor 3 is L, and the fourth transistor 4 is H.
  • the capacitance reset period is a period in which the electric charge accumulated in the storage capacitance element C1 is discharged and the output node and the storage capacitance element C1 are set to the third voltage V3.
  • the first transistor 1 is H
  • the second transistor 2 is H
  • the second transistor 2 is set.
  • the 3 transistor 3 is L and the 4th transistor 4 is H.
  • circuit diagram of FIG. 6 and the timing chart of FIG. 7A are particularly effective when the APD is used in the Geiger multiplication mode.
  • FIG. 8 is a diagram showing a simulation result of the photodetector according to the third modification of the first embodiment, and assumes a case where the APD is operated in the Geiger magnification mode.
  • the figure shows the voltage amplitude of the output relative to the number of times a photon is detected in Geiger multiplication mode during a single exposure period.
  • the dotted line B in FIG. 8 shows the simulation results in the circuit diagram of FIG. 6 and the timing chart of FIG. 7A, and the dotted line A shows the excess charge discharged in the timing chart of FIG. 7A.
  • This is a simulation result when there is no such case, and corresponds to, for example, a simulation result when the second transistor 2 is set to L during the exposure transfer period and the storage period.
  • the APD When the APD is used in Geiger multiplication mode, a large number of charges can be generated from one photon, the voltage amplitude of which is determined by the surplus voltage, which is the difference between the reverse bias of the APD and the breakdown voltage.
  • the larger the surplus voltage the larger the amplitude of the voltage.
  • the surplus bias may be increased, but in this case, the output becomes large as shown by the dotted line A in FIG. 8, and the saturation output of the circuit is exceeded, so that the number of repetitions cannot be increased.
  • the electric charge generated by the Geiger multiplication is discharged via the second transistor 2, so that the electric charge accumulated in the storage capacity element C1 in one storage period.
  • the exposure transfer period or It is effective to set the voltage of the second transistor 2 to a voltage intermediate between the respective voltages in the conductive state and the isolated state in one or both of the storage periods.
  • FIG. 7B shows a modified example of the timing chart of FIG. 7A.
  • an emission period is provided between the exposure transfer period and the accumulation period.
  • the second transistor 2 is set to L in the exposure transfer period
  • the first transistor is H
  • the second transistor 2 is M
  • the third transistor 3 is L
  • the fourth transistor 4 is in the discharge period. It is L. If the gate voltage Vg2 of the second transistor 2 is increased too much while the third transistor 3 is conducting, Geiger multiplication in APD cannot be quenched as described above, and the second voltage V2 and the third voltage V3 Excessive current may flow between them, causing heat generation.
  • the voltage of the second transistor 2 is lowered during the exposure transfer period in which the third transistor 3 conducts, and the voltage of the second transistor 2 is raised during the discharge period in which the third transistor 3 is insulated.
  • the voltage that can be applied to the anode of the transistor can be increased, and the reliability can be improved.
  • the withstand voltage of the first transistor 1 and the second transistor 2 is preferably higher than that of other transistors, whereby the voltage that can be applied to the anode of the APD can be further increased, and the reliability can be further improved. ..
  • the thickness of the oxide film may be thicker than that of the other transistors for one or both of the first transistor 1 and the second transistor 2.
  • the gate voltage Vg3 of the third transistor 3 is set to H during the exposure transfer period, but it does not have to be completely conductive, and is set to M as shown by a broken line, for example. May be. That is, at least in the exposure transfer period or at least one of the emission periods, the gate voltage Vg3 of the third transistor 3 is lower than the gate voltage Vg2 when the second transistor 2 is in a conductive state. Alternatively, the threshold voltage of the third transistor 3 is higher than the threshold voltage of the second transistor 2. As a result, it is possible to prevent backflow of electric charge from the output node to the APD and prevent erroneous counting.
  • the gate voltage Vg3 of the third transistor 3 is set to be about 1V lower than the third voltage V3.
  • the fourth transistor 4 is described as a first conductive type, but a second conductive type may also be used.
  • the capacitance value of the storage capacitance element C1 may be larger than the capacitance value of the parasitic capacitance of the output node. Further, since the capacitance value of the storage capacitance element C1 is large, it is desirable that the resistance values of the fourth transistor 4 and the second transistor 2 are larger than those of other transistors.
  • the photodetector according to the second modification of the first embodiment is connected to the connection portion between the second transistor 2 and the third transistor 3, and has a first conductive type or a second conductive type channel. It includes a 4-transistor 4 and a storage capacitance element C1 connected in series with the fourth transistor 4.
  • charges can be stored in the storage capacity element C1 by exposure and transfer a plurality of times, and the accuracy and sensitivity of photodetection can be improved.
  • the second transistor 2 and the fourth transistor 4 are simultaneously conducted during the capacitance reset period to reset one end of the storage capacitance element C1 to the third voltage V3, and the fourth transistor 4 has an exposure period during the storage period.
  • the charge transferred to one end of the second transistor 2 may be transferred to the storage capacity element C1, and the second transistor 2 may be in a half-on state during the exposure period and the storage period.
  • the excess charge during the exposure period and the accumulation period can be discharged from the second transistor 2 via the third transistor 3, and the reliability of the photodetector can be improved.
  • the second transistor 2 may be in the half-on state.
  • the second transistor 2 since the second transistor 2 is in the half-on state during the discharge period, the voltage applied to the anode of the APD can be increased. This makes it possible to improve the reliability of the photodetector.
  • the third transistor 3 may be in the half-on state in at least one of the exposure period, the transfer period, and the discharge period.
  • the reliability of the photodetector that can transfer the excess charge from the APD to the second transistor 2 can be improved by the half-on state of the third transistor 3.
  • the threshold voltage of the third transistor 3 may be larger than the threshold voltage of the second transistor 2.
  • the third transistor 3 can be put into the half-on state more easily than the second transistor 2.
  • FIG. 9 is a circuit diagram showing a configuration example of the photodetector according to the third modification of the first embodiment.
  • the photodetector of FIG. 9 includes a fifth voltage V5, a fifth transistor 5, a sixth transistor 6, and a signal line 7.
  • the fifth transistor 5 plays a part of the source follower circuit, and the fluctuation of the gate voltage Vg 5 of the fifth transistor 5 is output to the subsequent circuit via the sixth transistor 6 and the signal line 7.
  • a photodetector that reads out the output is selected by the sixth transistor 6.
  • FIG. 10 is a timing chart showing an example of a method of driving a photodetector according to a modification 3 of the first embodiment.
  • FIG. 10 shows that the sixth transistor 6 is H during the read-out period and L during the other periods. During the read period, the sixth transistor 6 is in a conductive state, so that the output is output to the subsequent circuit via the signal line 7.
  • the fifth voltage V5, the fifth transistor 5, the sixth transistor 6, and the signal line 7 of the modified example 3 of the circuit may be combined with any of the circuits of the present embodiment.
  • FIG. 11 is a plan view showing an example of the semiconductor device structure of the photodetector according to the third modification of the first embodiment.
  • FIG. 11 shows the semiconductor substrate 10, the first conductive type first semiconductor layer 11 formed in the semiconductor substrate 10, the second conductive type third semiconductor layer 13, the first conductive type first well 18, and the first.
  • the two conductive type second wells 19 are provided, and the first semiconductor layer 11 constitutes the cathode of the APD.
  • the first transistor 1 is arranged in the first well 18, and the second transistor 2, the third transistor 3, the fourth transistor 4, the fifth transistor 5, and the sixth transistor 6 are arranged in the second well 19.
  • the gate, source, and drain of the first transistor 1 are designated by G1, S1, and D1.
  • the wiring includes the first wiring 21 connecting the cathode of the APD, the drain D1 of the first transistor 1, the source S2 of the second transistor 2, the drain D2 of the second transistor 2, and the source S4 of the fourth transistor 4.
  • the second wiring 22 connecting the gate G5 of the fifth transistor 5 is described, and the other wirings are omitted.
  • the second well 19 is arranged so as to be surrounded by the first well 18.
  • FIG. 12 is a cross-sectional view taken along the line XII-XII of FIG.
  • the wiring layer, microlens, etc. are omitted except for the gate G4 of the fourth transistor 4.
  • the incident light is incident from the first main surface 16 side.
  • FIG. 12 includes a second conductive type second semiconductor layer 12 and a second conductive type fourth semiconductor layer 14.
  • the first semiconductor layer 11 is arranged so as to be in contact with the first main surface 16 side of the semiconductor substrate 10, and the PN junction between the first semiconductor layer 11 and the second semiconductor layer 12 forms a multiplying region 15.
  • the multiplying region 15 is shown by the inner dashed frame in FIG.
  • the APD is shown by the outer dashed frame in FIG.
  • a voltage is applied to the second semiconductor layer 12 from the second main surface 17 of the semiconductor substrate 10 via the fourth semiconductor layer 14.
  • the impurity concentration of each semiconductor layer is located in each semiconductor layer. May change depending on. Further, the impurity concentrations of the second semiconductor layer 12, the third semiconductor layer 13, and the fourth semiconductor layer 14 are not specified, and the impurity concentrations may be substantially the same. It is desirable that the electric field between the first well 18 and the fourth semiconductor layer 14 is sufficiently small, and the impurity concentration of the first well 18 at the junction between the first well 18 and the fourth semiconductor layer 14 is that of the first semiconductor layer 11.
  • the impurity concentration is smaller than the impurity concentration, or the impurity concentration of the fourth semiconductor layer 14 is smaller than the impurity concentration of the second semiconductor layer 12.
  • the second well 19 needs to be insulated from the second semiconductor layer 12, the third semiconductor layer 13, and the fourth semiconductor layer 14, and is arranged so as to be surrounded by the first well 18.
  • the first semiconductor layer 11 and the first well 18 need to be insulated, and the third semiconductor layer 13 is arranged between them.
  • at least a part of the portion where the third semiconductor layer 13 and the first main surface 16 are in contact with each other may be depleted. In this case, it is desirable not to arrange the contact or the trench 23 on the first main surface 16 side of the third semiconductor layer 13.
  • the photodetector as a semiconductor device has a semiconductor substrate 10, and the semiconductor substrate 10 includes a first well 18 of a first conductive type and a second conductive type.
  • the second well 19 is provided, the first transistor 1 is arranged in the first well 18, and the second transistor 2 is arranged in the second well 19.
  • At least one of the first well 18 and the second well 19 may be linear.
  • the APD can be arranged so as to be adjacent to the linear well in the lateral direction, which is suitable for miniaturization and efficient arrangement of the surface area of the semiconductor substrate 10.
  • FIG. 13 is a plan view showing a configuration example of a semiconductor device having a photodetector according to the third modification of the first embodiment.
  • the gate area of the first transistor 1 and the second transistor 2 is larger than the gate area of the other transistors. Both the case where the gate area of the first transistor 1 is larger than the gate area of the second transistor 2 and the case where the gate area of the second transistor 2 is larger than the gate area of the first transistor 1 are included in the present disclosure.
  • the photodetector is made into an array, it is necessary to reduce the variation in the resistance values of the first transistor 1 and the second transistor 2 included in the array.
  • the resistance value of the first transistor 1 is small, quenching cannot be performed, and if the resistance value is large, there is a trade-off that the dead time becomes long. Further, if the variation in the resistance value of the second transistor 2 is large, the variation in the amount of charge stored in the storage capacity element C1 in the modification 2 of the circuit becomes large.
  • the resistance value of the transistor changes depending on the threshold voltage of the transistor. Further, the threshold voltage depends on the gate area, and the larger the gate area, the smaller the variation of the threshold voltage. Therefore, by increasing the gate area of one or both of the first transistor 1 and the second transistor 2 as compared with the other transistors, the variation in the threshold voltage between the first transistor 1 and the second transistor 2 can be reduced. The yield of the photodetector array can be improved.
  • the first well 18 and the second well 19 are preferably arranged linearly in the row direction or the column direction, and the area of the well region can be reduced, which is advantageous for miniaturization.
  • the gate width of the first transistor 1 may be increased.
  • the gate width of the first transistor 1 is longer than that of the other transistors.
  • the second transistor 2 has a longer gate length than the third transistor 3, the fourth transistor 4, the fifth transistor 5, and the sixth transistor 6.
  • At least one of the gate area of the first transistor 1 and the gate area of the second transistor 2 is another transistor in the photodetector. It may be larger than the gate area of.
  • the dielectric breakdown of the gate oxide film of the first transistor 1 and the second transistor 2 is less likely to occur, and the reliability can be improved.
  • At least one of the gate oxide film of the first transistor 1 and the gate oxide film of the second transistor 2 may be thicker than the gate oxide film of the other transistor in the photodetector.
  • the dielectric breakdown of the gate oxide film of the first transistor 1 and the second transistor 2 is less likely to occur, and the reliability can be improved.
  • FIG. 14 is a plan view showing modification 1 of the semiconductor device of FIGS. 14 and 12.
  • the plan view of the photodetector of FIG. 14 shows the plan view of the first photodetector circuit 101 and the second photodetector circuit 102 as two adjacent photodetector circuits.
  • the well of the first transistor 1 is shared by the two adjacent first photodetector circuits 101 and the second photodetector circuit 102. Further, the two first transistors 1 share a source. As a result, the area of the transistor and the well can be reduced, which is advantageous for the miniaturization of the photodetector.
  • FIG. 15 is a plan view showing another example of the modification 2 of the semiconductor device of FIG.
  • the layout may be such that the gate is shared. As a result, the area of the transistor and the well can be reduced, which is advantageous for the miniaturization of the photodetector. Further, as shown in FIG. 14, the layout of the photodetector is mirror-symmetrical with respect to the boundary between the two first and second photodetector circuits 101 and 102, so that the variation in the characteristics of the transistor can be reduced.
  • the photodetector according to the second modification of the semiconductor device of the first embodiment is equivalent to the first photodetector circuit 101 including the APD, the first transistor 1 and the second transistor 2, and the first photodetector circuit 101.
  • a second photodetector circuit 102 including a configuration is provided, and at least one of the first well 18 and the second well 19 is shared by the first photodetector circuit and the second photodetector circuit.
  • the first photodetector circuit 101 and the second photodetector circuit 102 may share any of the gate, drain, and source of the first transistor 1.
  • the channel direction of the first transistor 1 may be orthogonal to the channel direction of the second conductive type transistor.
  • first photodetector circuit 101 and the second photodetector circuit 120 may be mirror-symmetrical in the plan view of the semiconductor substrate 10.
  • FIG. 16 is a cross-sectional view showing a modification 3 of the semiconductor device of the first embodiment.
  • the semiconductor device of FIG. 16 includes a first semiconductor substrate 20, a second semiconductor substrate 30, and a wiring layer 40, an APD is formed on the first semiconductor substrate 20, and a transistor is located on the third main surface side of the second semiconductor substrate 30. It is formed. Further, although the first transistor 1, the second transistor 2, and the third transistor 3 are shown in the drawings, the arrangement is not limited.
  • the cathode of the APD formed on the first main surface of the first semiconductor substrate 20, the drain of the first transistor 1 formed on the third main surface of the second semiconductor substrate 30, and the source of the third transistor 3 are the wiring layer 40. It is joined via the first wiring 21 inside. The incident light is emitted from the second main surface side of the first semiconductor substrate 20.
  • any one of the well, drain, and source of the first transistor 1 may be shared by two or more adjacent photodetector circuits.
  • a trench 23 may be provided on the second main surface side of the boundary region of the adjacent APD of the first semiconductor substrate 20 to reduce color mixing. In this case, it is preferable to protect the surface of the trench 23 so that the surface is not depleted, and the multiplication region 15 and the trench 23 do not have to be in contact with each other. Therefore, the trench 23 is preferably formed on the second main surface side of the multiplying region 15, and specifically, is formed on the second main surface side of the boundary between the first semiconductor layer 11 and the second semiconductor layer 12.
  • the photodetector according to the third modification of the semiconductor device of the first embodiment is the first semiconductor substrate 20 on which the APD is formed and the second semiconductor substrate 30 on which the first transistor and the second transistor are formed. And prepare.
  • the first semiconductor substrate 20 may further include a trench 23, and the trench 23 may be formed on the light irradiation surface side of the first semiconductor substrate 20 with respect to the multiplying region of the APD.
  • the photodetector array according to the first embodiment has two or more of the above photodetectors.
  • a separation region may be provided between adjacent APDs or between the APD and the first transistor 1, and at least a part of the separation region may be a depletion layer.
  • neither the trench 23 nor the contact may be arranged in the separation region.
  • the photodetector, the photodetector array and the tree working method thereof have been described above based on the embodiment, the present disclosure is not limited to this embodiment. As long as it does not deviate from the gist of the present disclosure, various modifications that can be conceived by those skilled in the art are applied to this embodiment, and a form constructed by combining components in different embodiments is also within the scope of one or more embodiments. May be included within.
  • the present disclosure can be used for a photodetector, a photodetector array, and a driving method thereof, and can be used for, for example, a solid-state image sensor, a distance measuring device, a camera, and the like.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

フォトディテクタは、第１導電型の第１半導体層（１１）および第２導電型の第２半導体層（１２）を含む少なくとも１つのアバランシェフォトダイオードと、第１半導体層（１１）に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタ（１）と、第１半導体層（１１）に接続され、第１導電型のチャネルを有する第２トランジスタ（２）とを備える。

Description

フォトディテクタ、フォトディテクタアレイおよび駆動方法
　本開示は、光子を検出するフォトディテクタ、フォトディテクタアレイおよび駆動方法に関する。
　特許文献１のＦＩＧ．１において、スイッチにより、リセット期間にＡＰＤと電源を導通させ、露光期間にＡＰＤと電源を絶縁することで、ＡＰＤに電荷を蓄積し、その電圧変動を読み出す方法が開示されている。
国際公開第２００６／１２６０２６号公報
　本開示は、信頼性を向上させたフォトディテクタ、フォトディテクタアレイおよび駆動方法を提供する。
　本開示の一態様に係るフォトディテクタは、第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備える。
　また、本開示の一態様に係るフォトディテクタアレイは、上記フォトディテクタを２以上有する。
　また、本開示の一態様に係るフォトディテクタの駆動方法は、第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備えるフォトディテクタの駆動方法であって、リセット期間において、前記第１トランジスタを導通することにより前記第１半導体層を第１電圧にリセットし、かつ、前記第２トランジスタを非導通にし、前記リセット期間の後の露光期間において、前記第１トランジスタを非導通にし、かつ、前記第２トランジスタをハーフオン状態にする。
　なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
　本開示によれば、フォトディテクタの信頼性を向上させることができる。
図１は、実施の形態１に係るフォトディテクタの構成例を示す回路図である。 図２は、実施の形態１に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。 図３Ａは、比較例に係るフォトディテクタの動作原理を説明するポテンシャル図である。 図３Ｂは、実施の形態１に係るフォトディテクタの動作原理を説明するポテンシャル図である。 図４は、実施の形態１の変形例１に係るフォトディテクタの構成例を示す回路図である。 図５は、実施の形態１の変形例１に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。 図６は、実施の形態１の変形例２に係るフォトディテクタの構成例を示す回路図である。 図７Ａは、実施の形態１の変形例２に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。 図７Ｂは、実施の形態１の変形例２に係るフォトディテクタの他の駆動方法の例を示すタイミングチャートである。 図８は、実施の形態１の変形例３に係るフォトディテクタのシミュレーション結果を示す図である。 図９は、実施の形態１の変形例３に係るフォトディテクタの構成例を示す回路図である。 図１０は、実施の形態１の変形例３に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。 図１１は、実施の形態１の変形例３に係るフォトディテクタを有する半導体デバイスの構成例を示す平面図である。 図１２は、図１１のＸＩＩ－ＸＩＩ線における断面図である。 図１３は、図１１の半導体デバイスの変形例１を示す平面図である。 図１４は、図１１の半導体デバイスの変形例２を示す平面図である。 図１５は、図１１の半導体デバイスの変形例２の他の例を示す平面図である。 図１６は、図１１の半導体デバイスの変形例３を示す断面図である。
　（本開示の基礎となった知見）
　本発明者は、「背景技術」の欄において記載した先行技術に関し、以下の問題が生じることを見出した。
　特許文献１によれば、ＡＰＤの電圧変動は任意の露光期間で一定となるため、読み出し時間を十分長く設定でき、回路構成が簡素化できるため、微細化に有利である。しかし、リセット期間を長くすると、ＡＰＤに流れる電流量が大きくなる一方、リセット期間が短いと、暗電流または光電流によって発生する電荷がＡＰＤから排出できなくなる。特に微細なＡＰＤアレイでは、スイッチはトランジスタであり、ＡＰＤに蓄積した電荷によって、ゲート酸化膜の耐圧破壊が発生する可能性があり、回路の信頼性の問題がある。
　そこで、本開示は、信頼性を向上させたフォトディテクタ、フォトディテクタアレイおよび駆動方法を提供する。
　このような問題を解決するために、本開示の一態様に係るフォトディテクタは、第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備える。
　また、本開示の一態様に係るフォトディテクタアレイは、上記フォトディテクタを２以上有する。
　また、本開示の一態様に係るフォトディテクタの駆動方法は、第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備えるフォトディテクタの駆動方法であって、リセット期間において、前記第１トランジスタを導通することにより前記第１半導体層を第１電圧にリセットし、かつ、前記第２トランジスタを非導通にし、前記リセット期間の後の露光期間において、前記第１トランジスタを非導通にし、かつ、前記第２トランジスタをハーフオン状態にする。
　これによれば、露光期間にアバランシェフォトダイオードに発生した過剰電荷を、第２トランジスタを介して排出することができ、第１トランジスタおよび第２トランジスタのゲート酸化膜の絶縁破壊を生じにくくし、信頼性を向上させることができる。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。
　（実施の形態１）
　図１～図３Ｂにより、実施の形態１に係るフォトディテクタとその駆動方法を説明する。
　図１は、実施の形態１に係るフォトディテクタの構成例を示す回路図である。図１のフォトディテクタは、アバランシェフォトダイオード（以下、ＡＰＤと略すことがある）と、第２導電型のチャネルを有する第１トランジスタ１と、第１導電型のチャネルを有する第２トランジスタ２とを備える。
　ＡＰＤは、第１導電型の第１半導体層および第２導電型の第２半導体層を含む光電変換素子である。ＡＰＤは、光子を検出するとアバランシェ効果により電荷を急激に増倍するガイガー増倍モードと、入射光量に応じた電荷を発生するリニア増倍モードを有する。なお、第１導電型と第２導電型とは逆極性の導電型である。つまり、第１導電型はＮ型およびＰ型の一方であり、第２導電型はＮ型およびＰ型の他方を意味する。図１では、第１導電型はＮ型であり、第２導電型はＰ型である例を示している。
　第１トランジスタ１および第２トランジスタ２はいずれもアバランシェフォトダイオードの第１導電型の端つまり第１半導体層１１に接続される。つまり、第１トランジスタ１のドレインは、ＡＰＤの第１半導体層であるカソードに接続される。第２トランジスタ２のソースも、ＡＰＤの第１半導体層であるカソードに接続される。
　また、第１トランジスタ１の一端が第１電圧Ｖ１の電源線に接続される。図１では、第１トランジスタ１のソースが第１電圧Ｖ１の電源線に接続される。
　ＡＰＤのアノードつまり第２半導体層が第２電圧Ｖ２の電源線に接続される。
　第２トランジスタ２の一端が第３電圧Ｖ３の電源線に接続される。図１では、第２トランジスタ２のドレインが第３電圧Ｖ３の電源線に接続される。
　図１では、第１導電型がＮ型、第２導電型がＰ型であるが、導電型の種類は限定されず、関係性が保たれればよい。また、第１電圧Ｖ１と第２電圧Ｖ２は、ＡＰＤに逆バイアスを印加するように、電圧が設定され、電圧の差はブレークダウン電圧以上であっても良い。また、第２電圧Ｖ２と第３電圧Ｖ３は、ＡＰＤに逆バイアスを印加するように、電圧が設定され、電圧の差はブレークダウン電圧以上であっても良い。第１電圧Ｖ１と第３電圧Ｖ３は同一の電圧であっても良く、この場合、第１トランジスタ１と第２トランジスタ２のＡＰＤと接続しない一端を、互いに接続させても良い。
　図２は、図１のフォトディテクタの駆動方法の例を示すタイミングチャートである。図２の縦軸に示されているのは、第１トランジスタ１のゲートに印加されるゲート電圧Ｖｇ１、および第２トランジスタ２のゲートに印加されるゲート電圧Ｖｇ２である。縦軸中のＨ、Ｌ、Ｍは、ハイレベル、ローレベル、ミドルレベルの略である。つまり、Ｈが高電圧、Ｌが低電圧、ＭがＨとＬの間の電圧値である中間電圧を示している。図２の横軸は時間軸である。第１トランジスタ１は、図１ではＰ型チャネルＭＯＳトランジスタであるので、ゲート電圧Ｖｇ１がＬのときオン状態であり、ゲート電圧Ｖｇ１がＨのときオフ状態である。また、第２トランジスタ２は、図１ではＮ型チャネルＭＯＳトランジスタであるので、ゲート電圧Ｖｇ２がＬのときオフ状態であり、ゲート電圧Ｖｇ２がＨのときオン状態であり、ゲート電圧Ｖｇ２がＭのときハーフオン状態である。ここで、ハーフオン状態とは、オン抵抗がフルオンに較べて大きい状態であることをいう。
　図２のタイミングチャートでは図１の回路図に対応し、第１トランジスタ１がＰ型、第２トランジスタ２がＮ型の場合の電圧値を記載しているが、導電型は限定せず、導電型が逆になる場合には、ゲート電圧のＨとＬを反転させればよい。図２に示すように、リセット期間には、第１トランジスタ１のゲート電圧Ｖｇ１をＬに設定し、第１トランジスタ１を導通させる。これにより、ＡＰＤのカソード電圧が第１電圧Ｖ１にリセットされる。一方、リセット期間において第２トランジスタ２のゲート電圧Ｖｇ２はＬに設定し、第２トランジスタ２は非導通になる。これにより、ＡＰＤと第３電圧Ｖ３の電源線とが絶縁されるようにする。
　露光期間には、第１トランジスタ１のゲート電圧Ｖｇ１をＨに設定し、第１トランジスタ１を非導通にする。これにより、ＡＰＤと第１電圧Ｖ１の電源線とを絶縁させる。露光期間のいずれかの時間において、出力を読み出すことで、ＡＰＤ入射した光を検出できる。一方、露光期間において第２トランジスタ２のゲート電圧Ｖｇ２はＭに設定する。これにより、第２トランジスタ２はハーフオン状態になる。ハーフオン状態は、不完全オン状態であり、不完全オフ状態でもあり、Ｍの電圧、およびAPDのカソード電圧に対応して定まる抵抗値を有する状態である。露光期間中にＡＰＤにて過剰に電荷が発生した場合には、APDのカソード電圧が低下し、第２トランジスタ２のソースドレイン間の抵抗値が下がり、第２トランジスタ２を介して過剰電荷が第３電圧Ｖ３の電源線に排出される。ＡＰＤにて発生する電荷の量が少ない場合には、第２トランジスタ２のソースドレイン間の抵抗値は大きく、ＡＰＤのカソードに蓄積される電子は第３電源に排出されない。過剰電荷はＡＰＤに接続される第１トランジスタ１および第２トランジスタ２のゲート破壊などの要因になり得るが、本開示によれば、過剰電荷を排出でき、ゲート破壊を防ぐことができ、信頼性の高いＡＰＤを実現できる。ここで、露光期間において、第２トランジスタ２のゲート電圧Ｖｇ２は、ＡＰＤと第３電圧Ｖ３が絶縁されるように設定されていればよく、Ｍでも良い。
　本構成は複数のＡＰＤをアレイ化する場合に特に効果的である。複数のＡＰＤをアレイ化する場合、入射光量がＡＰＤごとに異なる場合や、結晶欠陥により暗電流が多い場合があり、一部のＡＰＤのみ過剰な電荷が発生する場合がある。第２トランジスタ２がない場合には、発生電荷量が最も多いＡＰＤに合わせて、露光時間を短く設定するか、あるいはごとに異なる露光時間を設定する必要があるが、第２トランジスタ２を設けることで、すべてのＡＰＤを同一の露光時間としつつ、十分長い露光時間を設定できる。ここで、図２においては、露光期間とリセット期間のみの場合を記載したが、それ以外の期間を設けても良い。
　次に、図１のフォトディテクタの動作原理をポテンシャル図を用いて説明する。
　図３Ａは、比較例に係るフォトディテクタの動作原理を説明するポテンシャル図である。ここでいう比較例は、図１において第２トランジスタ２が削除された回路としている。図３Ａは、露光期間中のポテンシャルを模式的に示す図である。縦軸は電子の静電ポテンシャルを示しており、上方が電子のエネルギーが高くなる方向であり、電圧が低い方向に相当する。Ｅｃは伝導帯下端のエネルギー準位を示し、Ｅｖは価電子帯上端のエネルギー準位を模式的に示している。まず、第１トランジスタ１のチャネルは、接続されるＡＰＤの端と逆極性である。図３Ａでは第１トランジスタ１のチャネルはＰ型となる。
　図３Ａの「（Ａ）電荷発生前」に示す通り、ＡＰＤで電荷が発生する前には、ＡＰＤには逆バイアスが印加され、アノードが低電位、カソードが高電位となる。第１トランジスタ１は、ドレインがＡＰＤのカソードと接続される。ドレイン電位およびソース電位より、ゲート電位が高く設定され、ソースとドレイン間は絶縁される。
　図３Ａの「（Ｂ）電荷発生後」に示す通り、ＡＰＤで電荷が発生すると、ＡＰＤのカソードの接合容量およびカソードに接続された寄生容量などに電子が蓄積される。これに伴いＡＰＤのカソード電圧および、第１トランジスタ１のドレイン電圧が低下する。これに伴い、第１トランジスタ１のゲートとドレインの間の電位差が大きくなるため、露光時間が比較的長い場合においては耐圧破壊が発生することがある。
　一方、図３Ｂは、図１のフォトディテクタの動作原理を説明するポテンシャル図である。図３Ｂは、第２トランジスタ２がある場合のポテンシャル図を模式的に示しており、上段のポテンシャル図が第１トランジスタ１とＡＰＤを接続するノードに対応し、下段のポテンシャル図が第１トランジスタ１と第２トランジスタ２を接続するノードに対応する。
　図３Ｂの「（Ｃ）電荷発生前」に示す通り、ＡＰＤ、第１トランジスタ１の状態は図３Ａと同じである。図１では第２トランジスタ２のソースが第１トランジスタ１のドレイン、ＡＰＤのカソードと接続されている。第２トランジスタ２は、ドレイン電位およびソース電位より、ゲート電位が低く設定され、ソースとドレイン間は絶縁される。
　図３Ｂの「（Ｄ）電荷発生後」に示す通り、ＡＰＤで電荷が発生すると、ＡＰＤのカソード電圧が変動し、第２トランジスタ２のソース電位が変化する。これに伴い第２トランジスタ２のゲート・ソース間の電圧差が低下し、第２トランジスタ２に流れる電流量が大きくなる。このため、ＡＰＤで過剰電荷が発生しても、第２トランジスタ２を介して排出でき、第１トランジスタ１のドレイン・ゲート間電圧を低く保つことができ、第１トランジスタ１の耐圧破壊を防ぐことができる。
　ここで、ＡＰＤをガイガー増倍モードで利用する場合には、第２トランジスタ２のゲート電圧Ｖｇ２が高すぎると、ガイガー増倍がクエンチングできず、第２電圧Ｖ２と第３電圧Ｖ３の間で過剰な電流が流れ、発熱などの問題が引き起こされる場合がある。これを防ぐために、第２トランジスタ２のゲート電圧Ｖｇ２とＡＰＤのアノード電圧の差をＡＰＤのブレークダウン電圧以下に設定してもよい。ここで、ブレークダウン電圧はＡＰＤのガイガー増倍モードとリニア増倍モードの切り替わりの電圧である。ただし、一般的にトランジスタにはゲート電圧Ｖｇとソース電圧に差分があり、不純物濃度などに依存するため、この電圧の差分によって、第２トランジスタ２のゲート電圧Ｖｇ２とＡＰＤのアノード電圧の差をＡＰＤのブレークダウン電圧以下に設定されなくとも、実用上課題が発生しない場合があるが、この場合も本開示に含まれる。上記の条件が満たされているか否かは、露光期間における、ＡＰＤおよび第２トランジスタ２に流れる電流の大きさにより判定できる。例えば、露光期間において、第２トランジスタ２のゲート電圧Ｖｇ２を変化し、第２トランジスタ２に流れる電流が増加する点として判定される。
　ＡＰＤをガイガー増倍モードで利用する場合には、第１トランジスタ１の抵抗はリセット期間においても十分高く、クエンチングしてもよい。典型的には、トランジスタのオン抵抗が１０ｋｏｈｍから１０Ｍｏｈｍ程度の範囲である。特に、第１トランジスタ１のチャネルの導電型と、第１半導体層の導電型を逆の導電型としてもよい。これにより、アバランシェ増倍で発生した電荷によって第１半導体層の電圧が変動しても、第１トランジスタのチャネル抵抗が大きく変動しないようになり、クエンチングが実現しやすい。
　なお、図２のリセット期間において第１トランジスタ１の導通状態は、第１トランジスタ１の完全オンによる導通状態だけでなく、クエンチング機能を果たすために第１トランジスタ１の不完全オンによる導通状態も含まれる。具体的には、図２のリセット期間において第１トランジスタ１のゲート電圧Ｖｇ１は、Ｌレベルより少し高いレベル、つまりＭレベルに近いレベルにしてもよい。こうすれば、リセット期間中の第１トランジスタ１は完全オンでなく不完全オン状態になり、ある抵抗値を有することができる。これにより、第１トランジスタ１にクエンチング機能（アバランシェによる過剰電荷を抑制する機能）を持たせることができる。
　以上説明してきたように、実施の形態１に係るフォトディテクタは、第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのＡＰＤと、第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタ１と、第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタ２と、を備える。
　これによれば、フォトディテクタの信頼性を向上させることができる。例えば、アバランシェフォトダイオードに過剰電荷が発生した場合でも、第２トランジスタ２を介して電荷を排出可能であり、ゲート酸化膜の絶縁破壊に対する耐性を向上させることができる。
　ここで、第１トランジスタ１は、リセット期間において導通することにより第１半導体層を第１電圧Ｖ１にリセットし、ＡＰＤが光を検出する露光期間において非導通であってもよい。
　これによれば、第１トランジスタ１は、ＡＰＤの第１半導体層とは逆極性の第２導電型のチャネルを有し、かつ、露光期間の非導通であるので、短い露光期間から長い露光期間まで、任意の長さの露光期間にすることができる。
　ここで、第２トランジスタ２は、リセット期間において非導通であり、露光期間においてハーフオン状態であってもよい。
　これによれば、アバランシェフォトダイオードに発生した過剰電荷を、第２トランジスタ２を介して排出することができ、第１トランジスタ１および第２トランジスタ２のゲート酸化膜の絶縁破壊を生じにくくし、信頼性を向上させることができる。
　ここで、露光期間において、第２トランジスタ２のゲート電圧と、ＡＰＤの第２半導体層１２の電圧である第２電圧Ｖ２との差が、ＡＰＤのブレークダウン電圧より小さくてもよい。
　これによれば、第２トランジスタ２がＡＰＤの逆バイアス電圧つまり第２電圧と第１電圧の差分に悪影響を与えにくくすることができる。例えば、第２トランジスタ２のゲート電圧によって、ＡＰＤの動作モードとしてのガイガー増倍モードとリニア増倍モードとが誤ってモード遷移することを抑制することができる。
　ここで、第１トランジスタ１は、第１半導体層に接続される第１端子と、電源配線に接続される第２端子とを有し、第２トランジスタ２は、第１半導体層に接続される第３端子と、電源配線に接続される第４端子とを有し、第２端子と第４端子とは電気的に接続されてもよい。
　これによれば、第１トランジスタ１の電源電圧と第２トランジスタ２の電源電圧とが共通化されるので、回路の小型化および小面積化に適している。
　ここで、ＡＰＤはガイガー増倍モードで使用されてもよい。
　また、実施の形態１に係るフォトディテクタの駆動方法は、第１導電型の第１半導体層および第２導電型の第２半導体層１２を含む少なくとも１つのアバランシェフォトダイオード（以下、ＡＰＤと記す）と、第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタ１と、第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタ２と、を備えるフォトディテクタの駆動方法であって、リセット期間において、第１トランジスタ１を導通することにより第１半導体層を第１電圧Ｖ１にリセットし、かつ、第２トランジスタ２を非導通にし、リセット期間の後の露光期間において、第１トランジスタ１を非導通にし、かつ、第２トランジスタ２をハーフオン状態にする。
　これによれば、露光期間にアバランシェフォトダイオードに発生した過剰電荷を、第２トランジスタ２を介して排出することができる。また、第１トランジスタ１および第２トランジスタ２のゲート酸化膜の絶縁破壊を抑制できる。
　［回路の変形例１］
　図４、図５で、実施の形態１の回路の変形例を説明する。図４は、実施の形態１の変形例１に係るフォトディテクタの構成例を示す回路図である。図４のフォトディテクタは、図１の回路に加え、第３トランジスタ３を備え、ＡＰＤのカソードと第２トランジスタ２が第３トランジスタ３を介して接続され、第２トランジスタ２と第３トランジスタ３の接続部が出力ノードとなる。図５は実施の形態１の変形例１に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。図２のタイミングチャートに比べ、露光期間が露光転送期間に変更され、露光転送期間に引き続き、出力ノードの出力値を読みだす読出し期間、および出力ノードの電圧をリセットする出力リセット期間が追加される。第１トランジスタ１のゲート電圧Ｖｇ１は、露光転送期間、読出し期間、および出力リセット期間においてＨ、リセット期間においてＬである。第２トランジスタ２のゲート電圧Ｖｇ２は、出力リセット期間においてＨ、露光転送期間、および読出し期間においてＭ、リセット期間においてＬである。第３トランジスタ３のゲート電圧Ｖｇ３は露光転送期間においてＨ、読出し期間、リセット期間においてＭ、出力リセット期間においてＬである。この回路により、露光転送期間にＡＰＤで発生した電荷は出力ノードに転送され、読出し期間には、ＡＰＤと出力ノードが絶縁されるため、露光転送期間の長さを読出し期間の長さに影響されず、任意に短く設定することが可能になる。
　ここで、第３トランジスタ３は第１導電型のチャネルを有してもよい。第１導電型のチャネルとすれば、上述のＡＰＤで発生した過剰電荷を、第２トランジスタ２を介して排出する原理と同様の原理によって、ＡＰＤで発生した過剰電荷を排出することが可能になる。
　以上説明してきたように、実施の形態１の変形例１に係るフォトディテクタは、さらに第１導電型のチャネルを有する第３トランジスタ３を備え、第２トランジスタは、第３トランジスを介して第１半導体層に接続される。
　これによれば、露光期間と電荷を出力する期間とを分離することができ、それぞれの期間の長さを任意に定め、動作速度を柔軟に決定できる。
　ここで、第３トランジスタ３は、転送期間においてＡＰＤに蓄積された電荷を第２トランジスタ２の一端に転送し、露光期間と、転送期間とは同じ期間であってもよい。
　これによれば、異なる期間で行なう場合に対し、全ての駆動を行なうことができるため処理速度を向上させることができる。なお、同じ期間とは実質的に同じ期間を含むことを意味する。
　［回路の変形例２］
　図６、図７Ａで、実施の形態１の回路の異なる変形例を説明する。図６は、実施の形態１の変形例２に係るフォトディテクタの構成例を示す回路図である。図６のフォトディテクタは、図４の回路に加え、第４トランジスタ４を備え、第４トランジスタ４の一端は、第２トランジスタ２と第３トランジスタ３の接続部に接続され、第４トランジスタ４のもう一端は蓄積容量素子Ｃ１に接続される。蓄積容量素子Ｃ１のもう一端は第４電圧Ｖ４に接続される。図７Ａは、実施の形態１の変形例２に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。タイミングチャートはリセット期間と、複数の露光転送期間と、複数の蓄積期間と、読出し期間と、容量リセット期間とからなる。リセット期間はＡＰＤのカソード電圧を第１電圧Ｖ１に設定する期間で、第１トランジスタ１がＬ、第２トランジスタ２がＬ、第３トランジスタ３がＬ、第４トランジスタ４がＬとなる。露光転送期間はＡＰＤに入射した光を検出し、発生した電荷を出力ノードに転送、一時的に蓄積する期間で、第１トランジスタ１がＨ、第２トランジスタ２がＭ、第３トランジスタ３がＨ、第４トランジスタ４がＬとなる。蓄積期間は出力ノードに転送された電荷をさらに蓄積容量素子Ｃ１に転送し、蓄積させる期間で、第１トランジスタ１がＬ、第２トランジスタ２がＭ、第３トランジスタ３がＬ、第４トランジスタ４がＨとなる。特に、図７Ａのタイミングチャートでは、蓄積時間中にＡＰＤのカソード電圧をリセットしているため、第１トランジスタ１をＬとしているが、異なる期間に実施しても良い。露光転送期間は任意の回数を繰り返してよい。特に、露光転送期間では第２トランジスタ２をＭとしてもよい。露光転送期間に、第２トランジスタ２をＭとすることで、出力ノードに一時蓄積される電荷の一部を第３電圧Ｖ３に排出することで、一度の蓄積期間に蓄積容量素子Ｃ１に転送される電荷量を制御できる。また、第２トランジスタ２をＭに設定する期間は露光転送期間と蓄積期間のいずれか一方でもよく、露光転送期間あるいは蓄積期間とは別途設けてもよく、第４トランジスタ４を導通状態とする以前に行ってもよい。読出し期間は蓄積容量素子Ｃ１に蓄積した電荷による信号を読み出す期間で、第１トランジスタ１がＨ、第２トランジスタ２がＬ、第３トランジスタ３がＬ、第４トランジスタ４がＨとなる。容量リセット期間は蓄積容量素子Ｃ１に蓄積された電荷を排出し、出力ノードおよび蓄積容量素子Ｃ１を第３電圧Ｖ３に設定する期間で、第１トランジスタ１がＨ、第２トランジスタ２がＨ、第３トランジスタ３がＬ、第４トランジスタ４がＨとなる。これらの一連の動作により、ＡＰＤで発生した電荷を蓄積容量素子Ｃ１に蓄積し、蓄積した電荷を読み出すことができ、ダイナミックレンジを拡大することができる。
　ここで、図６の回路図、図７ＡのタイミングチャートはＡＰＤをガイガー増倍モードで利用する場合に特に効果的である。
　図８は、実施の形態１の変形例３に係るフォトディテクタのシミュレーション結果を示す図であり、ＡＰＤをガイガー増倍モードで動作させた場合を想定している。同図は、一度の露光期間内にガイガー増倍モードで光子を検出した回数に対する出力の電圧振幅を示している。図８の点線Ｂで示されているのは図６の回路図および図７Ａのタイミングチャートでのシミュレーション結果であり、点線Ａで示されているのは図７Ａのタイミングチャートにおいて過剰電荷を排出しなかった場合のシミュレーション結果であり、例えば、露光転送期間および蓄積期間に第２トランジスタ２をＬとしたときのシミュレーション結果に相当する。ＡＰＤをガイガー増倍モードで利用する場合には、一つの光子から多数の電荷が発生させることができ、その電圧振幅はＡＰＤの逆バイアスとブレークダウン電圧の差である余剰電圧によって決まる。余剰電圧が大きいほど、電圧の振幅が大きい。光子の検出確率を高めるためには余剰バイアスを高めてもよいが、この場合には図８の点線Ａのように出力が大きくなり、回路の飽和出力を超過するため、繰り返し数を増やせない。一方、図６および図７Ａに示す方法によれば、ガイガー増倍により発生した電荷を、第２トランジスタ２を介して排出することによって、一度の蓄積期間において、蓄積容量素子Ｃ１に蓄積される電荷量を減らすことができ、繰り返し数を増やすことができる。このように、第２導電型の第１トランジスタ１、第１導電型の第２トランジスタ２、第３トランジスタ３、第４トランジスタ４、および、蓄積容量素子Ｃ１を備えた回路で、露光転送期間あるいは蓄積期間の一方、あるいは両方で、第２トランジスタ２の電圧を導通状態と絶縁状態のそれぞれの電圧の中間の電圧に設定することは効果的である。
　ここで、図７Ｂに図７Ａのタイミングチャートの変形例を示す。図７Ｂでは、露光転送期間と蓄積期間の間に排出期間を設けている。図７Ａに対して、露光転送期間において、第２トランジスタ２がＬに設定され、排出期間において、第１トランジスはＨ、第２トランジスタ２はＭ、第３トランジスタ３はＬ、第４トランジスタ４はＬである。第３トランジスタ３が導通しているときに、第２トランジスタ２のゲート電圧Ｖｇ２を高めすぎると、前述のとおり、ＡＰＤでのガイガー増倍がクエンチングできず、第２電圧Ｖ２と第３電圧Ｖ３の間で過剰な電流が流れ、発熱がる場合がある。図７Ｂのタイミングチャートでは、第３トランジスタ３が導通する露光転送期間に、第２トランジスタ２の電圧を下げ、第３トランジスタ３が絶縁する排出期間に、第２トランジスタ２の電圧を上げるため、ＡＰＤのアノードに印加できる電圧を大きくすることができ、信頼性を高められる。また、第１トランジスタ１および第２トランジスタ２の耐圧は、他のトランジスタに比べて高いことが好ましく、これにより、さらにＡＰＤのアノードに印加できる電圧を大きくすることができ、信頼性をさらに高められる。例えば、第１トランジスタ１および第２トランジスタ２の一方あるいは両方について、酸化膜の厚みを他のトランジスタより厚くしてもよい。
　ここで、図７Ａ、図７Ｂのタイミングチャートでは、露光転送期間に第３トランジスタ３のゲート電圧Ｖｇ３をＨとしたが、完全に導通させなくても良く、例えば破線で示すようにＭに設定しても良い。つまり、少なくとも露光転送期間あるいは、排出期間の少なくとも一つにおいて、第３トランジスタ３のゲート電圧Ｖｇ３は、第２トランジスタ２を導通状態とするときのゲート電圧Ｖｇ２よりも低い。あるいは、第３トランジスタ３の閾値電圧は、第２トランジスタ２の閾値電圧よりも高い。これにより、出力ノードからＡＰＤへの電荷の逆流を防ぎ、誤カウントを防止できる。典型的には、第３トランジスタ３のゲート電圧Ｖｇ３を第３電圧Ｖ３に比べて１Ｖ程度低く設定する。また、図６では、第４トランジスタ４を第１導電型で記載したが、第２導電型でも良い。蓄積容量素子Ｃ１の容量値は出力ノードの寄生容量の容量値より大きくてもよい。また、蓄積容量素子Ｃ１の容量値は大きいので、第４トランジスタ４および第２トランジスタ２の抵抗値は他のトランジスタに比べて大きいことが望ましい。
　以上説明してきたように実施の形態１の変形例２に係るフォトディテクタは、第２トランジスタ２と第３トランジスタ３との接続部に接続され、第１導電型または第２導電型のチャネルを有する第４トランジスタ４と、第４トランジスタ４に直列に接続された蓄積容量素子Ｃ１を備える。
　これによれば、蓄積容量素子Ｃ１に、複数回の露光および転送による電荷を蓄積することができ、光検出の精度および感度を向上させることができる。
　ここで、第２トランジスタ２および第４トランジスタ４は、容量リセット期間において同時に導通することにより蓄積容量素子Ｃ１の一端を第３電圧Ｖ３にリセットし、第４トランジスタ４は、蓄積期間において、露光期間に第２トランジスタ２の一端に転送された電荷を蓄積容量素子Ｃ１に転送し、露光期間および蓄積期間での第２トランジスタ２は、ハーフオン状態であってもよい。
　これによれば、露光期間および蓄積期間での過剰電荷を、第３トランジスタ３を介して第２トランジスタ２から排出することができ、フォトディテクタの信頼性を向上させることができる。
　ここで、さらに、転送期間の後に第２トランジスタ２の一端に蓄積された過剰電荷を排出する排出期間において、第２トランジスタ２は、ハーフオン状態であってもよい。
　これによれば、排出期間において第２トランジスタ２がハーフオン状態であるため、ＡＰＤのアノードに印加される電圧を大きくすることができる。これにより、フォトディテクタの信頼性を向上させることができる。
　ここで、露光期間、転送期間、排出期間の少なくとも１つにおいて、第３トランジスタ３は、ハーフオン状態であってもよい。
　これによれば、第３トランジスタ３のハーフオン状態により、ＡＰＤから過剰電荷を第２トランジスタ２に転送できる、フォトディテクタの信頼性を向上させることができる。
　ここで、第３トランジスタ３の閾値電圧は、第２トランジスタ２の閾値電圧より大きくてよもよい。
　これによれば、第３トランジスタ３を第２トランジスタ２よりも容易にハーフオン状態にすることができる。
　［回路の変形例３］
　図９、図１０で、実施の形態１の回路の異なる変形例を説明する。図９は、実施の形態１の変形例３に係るフォトディテクタの構成例を示す回路図である。図９のフォトディテクタは、図１の回路に加え、第５電圧Ｖ５、第５トランジスタ５、第６トランジスタ６、信号線７を備える。第５トランジスタ５はソースフォロワ回路の一部を担い、第５トランジスタ５のゲート電圧Ｖｇ５の変動が第６トランジスタ６と信号線７を介して後段の回路に出力される。第６トランジスタ６により出力を読み出すフォトディテクタが選択される。
　図１０は、実施の形態１の変形例３に係るフォトディテクタの駆動方法の例を示すタイミングチャートである。図１０は図７Ａのタイミングチャートにおいて、第６トランジスタ６が、読出し期間にＨ、それ以外の期間にＬとなる。読出し期間には、第６トランジスタ６は導通状態となるので、出力が信号線７を介して後段の回路に出力される。なお、回路の変形例３の第５電圧Ｖ５、第５トランジスタ５、第６トランジスタ６、信号線７は本実施の形態のいずれの回路と組み合わせても良い。
　［回路の変形例３の半導体デバイス構造］
　図１１は、実施の形態１の変形例３に係るフォトディテクタの半導体デバイス構造の例を示す平面図である。図１１は半導体基板１０と、半導体基板１０内に形成された、第１導電型の第１半導体層１１、第２導電型の第３半導体層１３、第１導電型の第１ウェル１８、第２導電型の第２ウェル１９を備え、第１半導体層１１はＡＰＤのカソードを構成する。第１トランジスタ１は第１ウェル１８内に、第２トランジスタ２、第３トランジスタ３、第４トランジスタ４、第５トランジスタ５、第６トランジスタ６は第２ウェル１９内に配置される。なお、第１トランジスタ１のゲート、ソース、ドレインは、Ｇ１、Ｓ１、Ｄ１の符号が付されている。第２～第５トランジスタについても同様である。図１１で配線は、ＡＰＤのカソードと第１トランジスタ１のドレインＤ１、第２トランジスタ２のソースＳ２を接続する第１配線２１と、第２トランジスタ２のドレインＤ２、第４トランジスタ４のソースＳ４、第５トランジスタ５のゲートＧ５を接続する第２配線２２を記載し、他の配線は省略している。第２ウェル１９は周囲を第１ウェル１８に囲まれるように配置される。
　図１２は図１１のＸＩＩ－ＸＩＩ線における断面図である。配線層やマイクロレンズなどは第４トランジスタ４のゲートＧ４以外は省略している。入射光は第１主面１６側から入射する。図１２は図１１の構成に加え、第２導電型の第２半導体層１２、第２導電型の第４半導体層１４を備える。第１半導体層１１は半導体基板１０の第１主面１６側に接するように配置され、第１半導体層１１と第２半導体層１２のＰＮ接合が増倍領域１５を形成する。増倍領域１５は、図１２中の内側の破線枠で示されている。ＡＰＤは、図１２中の外側の破線枠で示されている。第２半導体層１２には、半導体基板１０の第２主面１７から第４半導体層１４を介して電圧が印加される。第１半導体層１１、第２半導体層１２、第３半導体層１３、第４半導体層１４、第１ウェル１８、第２ウェル１９について、各々の半導体層の不純物濃度が各々の半導体層内で位置によって変化しても良い。また、第２半導体層１２と第３半導体層１３と第４半導体層１４の不純物濃度について規定されず、不純物濃度がほぼ同一となっていても良い。第１ウェル１８と第４半導体層１４の間の電界が十分小さいことが望ましく、第１ウェル１８と第４半導体層１４の接合部において、第１ウェル１８の不純物濃度が第１半導体層１１の不純物濃度より小さい、あるいは、第４半導体層１４の不純物濃度が第２半導体層１２の不純物濃度より小さいことが望ましい。また、第２ウェル１９は第２半導体層１２、第３半導体層１３、第４半導体層１４と絶縁される必要があり、第１ウェル１８に周囲を囲まれて配置される。第１半導体層１１と第１ウェル１８は絶縁される必要があり、第３半導体層１３が間に配置される。特に、第１半導体層１１と第１ウェル１８の間の分離幅を狭めるために、第３半導体層１３と第１主面１６とが接する部分の少なくとも一部が空乏化されてもよい。この場合、第３半導体層１３の第１主面１６側には、コンタクトやトレンチ２３を配置しないことが望ましい。
　以上説明してきたように実施の形態１の変形例３に係る半導体デバイスとしてのフォトディテクタは、半導体基板１０を有し、半導体基板１０は、第１導電型の第１ウェル１８と、第２導電型の第２ウェル１９を備え、第１トランジスタ１は第１ウェル１８に配置され、第２トランジスタ２は第２ウェル１９に配置される。
　これによれば、フォトディテクタの微細化に適している。
　ここで、第１ウェル１８および第２ウェル１９の少なくとも一方は直線状であってもよい。
　これによれば、フォトディテクタの微細化に適している。また、直線状のウェルの短手方向に隣接するようにＡＰＤを配置可能であり、微細化および半導体基板１０の表面積の効率的な配置に適している。
　［半導体デバイスの変形例１］
　図１３は、実施の形態１の変形例３に係るフォトディテクタを有する半導体デバイスの構成例を示す平面図である。図１３のフォトディテクタの平面図では、第１トランジスタ１、第２トランジスタ２のゲート面積が他のトランジスタのゲート面積に比べて大きい。第１トランジスタ１のゲート面積が第２トランジスタ２のゲート面積より大きい場合も、第２トランジスタ２のゲート面積が第１トランジスタ１のゲート面積より大きい場合も、本開示に包含される。フォトディテクタをアレイ化する場合には、アレイに含まれる第１トランジスタ１、および第２トランジスタ２の抵抗値のばらつきを小さくすることが必要になる。第１トランジスタ１の抵抗値が小さいとクエンチングができず、抵抗値が大きいとデッドタイムが長くなるトレードオフがある。また、第２トランジスタ２の抵抗値のばらつきが大きいと、回路の変形例２での蓄積容量素子Ｃ１に蓄積される電荷量のばらつきが大きくなる。ここで、トランジスタの抵抗値はトランジスタの閾値電圧に依存して変化する。また、閾値電圧はゲート面積に依存し、ゲート面積が大きいほど、閾値電圧のばらつきが小さくなる。このため、第１トランジスタ１と第２トランジスタ２の一方、または両方のゲート面積を他のトランジスタに比べて大きくすることで、第１トランジスタ１と第２トランジスタ２の閾値電圧のばらつきを低減し、フォトディテクタアレイの歩留まりを向上できる。
　また、図１３のように、第１ウェル１８および第２ウェル１９は行方向、あるいは列方向に直線状に配置することが好ましく、ウェル領域の面積を縮小でき、微細化に有利である。この場合、第１ウェル１８の幅は第２ウェル１９の幅より広いので、第１トランジスタ１のゲート幅を長くしてもよい。図１３では、第１トランジスタ１のゲート幅が他のトランジスタに比べて長い。一方、第２トランジスタ２は、第３トランジスタ３、第４トランジスタ４、第５トランジスタ５、第６トランジスタ６に比べてゲート長が長い。
　以上説明してきたように実施の形態１の半導体デバイスの変形例１に係るフォトディテクタにおいて、第１トランジスタ１のゲート面積、および、第２トランジスタ２のゲート面積の少なくとも一方は、フォトディテクタ内の他のトランジスタのゲート面積に比べて大きくてもよい。
　これによれば、第１トランジスタ１および第２トランジスタ２のゲート酸化膜の絶縁破壊を生じにくくし、信頼性を向上させることができる。
　ここで、第１トランジスタ１のゲート酸化膜、および、第２トランジスタ２のゲート酸化膜の少なくとも一方は、フォトディテクタ内の他のトランジスタのゲート酸化膜に比べて厚くてもよい。
　これによれば、第１トランジスタ１および第２トランジスタ２のゲート酸化膜の絶縁破壊を生じにくくし、信頼性を向上させることができる。
　［半導体デバイスの変形例２］
　図１４、図１２の半導体デバイスの変形例１を示す平面図である。図１４のフォトディテクタの平面図は、隣接する二つのフォトディテクタ回路として、第１フォトディテクタ回路１０１および第２フォトディテクタ回路１０２の平面図を示している。図１４の平面図では、隣接する二つの第１フォトディテクタ回路１０１と第２フォトディテクタ回路１０２とで第１トランジスタ１のウェルを共有している。さらに、二つの第１トランジスタ１はソースを共有している。これにより、トランジスタおよびウェルの領域を縮小でき、フォトディテクタの微細化に有利である。また、図１５は、図１２の半導体デバイスの変形例２の他の例を示す平面図である。図１５のように、ゲートを共有するレイアウトとしても良い。これにより、トランジスタおよびウェルの領域を縮小でき、フォトディテクタの微細化に有利である。また、図１４のように、フォトディテクタのレイアウトは二つの第１および第２フォトディテクタ回路１０１および１０２の境界に対して、鏡面対称とすることで、トランジスタの特性ばらつきを低減できる。
　以上説明してきたように実施の形態１の半導体デバイスの変形例２に係るフォトディテクタは、ＡＰＤ、第１トランジスタ１および第２トランジスタ２を含む第１フォトディテクタ回路１０１と、第１フォトディテクタ回路１０１と同等の構成を含む第２フォトディテクタ回路１０２とを備え、第１ウェル１８および第２ウェル１９の少なくとも一方は、第１フォトディテクタ回路と第２フォトディテクタ回路とで共通化される。
　これによれば、フォトディテクタの微細化に適している。
　ここで、第１フォトディテクタ回路１０１と第２フォトディテクタ回路１０２とは、第１トランジスタ１のゲート、ドレインおよびソースのうちのいずれかを共有してもよい。
　ここで、第１トランジスタ１のチャネル方向が第２導電型のトランジスタのチャネル方向と直交してもよい。
　ここで、第１フォトディテクタ回路１０１と第２フォトディテクタ回路１２０とは、半導体基板１０の平面視において鏡面対称であってもよい。
　［半導体デバイスの変形例３］
　図１６は、実施の形態１の半導体デバイスの変形例３を示す断面図である。
　図１６の半導体デバイスは、第１半導体基板２０と第２半導体基板３０、配線層４０を含み、ＡＰＤは第１半導体基板２０に形成され、トランジスタは第２半導体基板３０の第３主面側に形成される。また、図面上は、第１トランジスタ１、第２トランジスタ２、第３トランジスタ３を記載しているが、配置を限定するわけではない。第１半導体基板２０の第１主面に形成されるＡＰＤのカソードと、第２半導体基板３０の第３主面に形成される第１トランジスタ１のドレイン、第３トランジスタ３のソースが配線層４０内の第１配線２１を介して接合される。入射光は第１半導体基板２０の第２主面側から照射される。これにより、第１半導体基板２０からウェル領域がなくなるため、微細化に有利である。この場合にも、隣接する二つ以上のフォトディテクタ回路で第１トランジスタ１のウェル、ドレイン、ソースのいずれかを共通化してもよい。また、図１６のように、第１半導体基板２０の隣接するＡＰＤの境界領域の第２主面側にトレンチ２３を設け、混色を低減しても良い。この場合に、トレンチ２３表面が空乏化しないように、表面を保護することが好ましく、増倍領域１５とトレンチ２３が接しなくてもよい。そのため、トレンチ２３は増倍領域１５より第２主面側に形成されることが好ましく、具体的には、第１半導体層１１と第２半導体層１２の境界より第２主面側に形成されてもよい
　以上説明してきたように実施の形態１の半導体デバイスの変形例３に係るフォトディテクタは、ＡＰＤが形成される第１半導体基板２０と、第１トランジスタおよび第２トランジスタが形成される第２半導体基板３０とを備える。
　ここで、第１半導体基板２０はさらにトレンチ２３を備え、トレンチ２３はＡＰＤの増倍領域に対し、第１半導体基板２０の光照射面側に形成されてもよい。
　また、実施の形態１に係るフォトディテクタアレイは、上記のフォトディテクタを２以上有する。
　ここで、隣り合うＡＰＤ同士の間、あるいはＡＰＤと第１トランジスタ１との間に分離領域を備え、分離領域の少なくとも一部は空乏層になっていてもよい。
　ここで、分離領域には、トレンチ２３、およびコンタクトのいずれも配置されなくてもよい。
　以上、一つまたは複数の態様に係るフォトディテクタ、フォトディテクタアレイおよびその木有働方法について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、フォトディテクタ、フォトディテクタアレイおよびその駆動方法に利用可能であり、例えば、固体撮像装置、測距装置、カメラ等に利用可能である。
１　第１トランジスタ
２　第２トランジスタ
３　第３トランジスタ
４　第４トランジスタ
５　第５トランジスタ
６　第６トランジスタ
７　信号線
１０　半導体基板
１１　第１半導体層
１２　第２半導体層
１３　第３半導体層
１４　第４半導体層
１５　増倍領域
１６　第１主面
１７　第２主面
１８　第１ウェル
１９　第２ウェル
２０　第１半導体基板
２１　第１配線
２２　第２配線
２３　トレンチ
３０　第２半導体基板
４０　配線層
１０１　第１フォトディテクタ回路
１０２　第２フォトディテクタ回路
Ａ　アノード
ＡＰＤ　アバランシェフォトダイオード
Ｃ１　蓄積容量素子
Ｄ１　ドレイン
Ｄ２　ドレイン
ＦＤ　浮遊拡散層
Ｇ１　ゲート
Ｇ２　ゲート
Ｋ　カソード
Ｓ１　ソース
Ｓ２　ソース
Ｖ１　第１電圧
Ｖ２　第２電圧
Ｖ３　第３電圧
Ｖ４　第４電圧
Ｖ５　第５電圧
Ｖ６　第６電圧
Ｖｇ１～Ｖｇ６　ゲート電圧

Claims (27)

  1. 　第１導電型の第１半導体層と、第２導電型の第２半導体層と、を含む少なくとも１つのアバランシェフォトダイオード（以下、ＡＰＤと記す）と、
    　前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、
    　前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備える、
    フォトディテクタ。
  2. 　前記第１トランジスタは、
    　前記第１半導体層を第１電圧にリセットするリセット期間において導通し、
    　前記ＡＰＤが光を検出する露光期間において非導通である、
    請求項１に記載のフォトディテクタ。
  3. 　前記第２トランジスタは、
    　前記リセット期間において非導通であり、
    　前記露光期間においてハーフオン状態である、
    請求項２に記載のフォトディテクタ。
  4. 　前記露光期間において、前記第２トランジスタのゲート電圧と、前記ＡＰＤの前記第２半導体層の電圧である第２電圧との差が、前記ＡＰＤのブレークダウン電圧より小さい、
    請求項３に記載のフォトディテクタ。
  5. 　前記第１トランジスタは、前記第１半導体層に接続される第１端子と、電源配線に接続される第２端子とを有し、
    　前記第２トランジスタは、前記第１半導体層に接続される第３端子と、電源配線に接続される第４端子とを有し、
    　前記第２端子と前記第４端子とは電気的に接続されている、
    請求項１～４のいずれか１項に記載のフォトディテクタ。
  6. 　さらに前記第１導電型のチャネルを有する第３トランジスタを備え、
    　前記第２トランジスタは、前記第３トランジスを介して前記第１半導体層に接続される、
    請求項２～４のいずれか１項に記載のフォトディテクタ。
  7. 　前記第３トランジスタは、転送期間において前記ＡＰＤに蓄積された電荷を前記第２トランジスタの一端に転送し、
    　前記露光期間と、前記転送期間とは同じ期間である、
    請求項６に記載のフォトディテクタ。
  8. 　前記第２トランジスタと前記第３トランジスタとの接続部に接続され、
    　前記第１導電型または前記第２導電型のチャネルを有する第４トランジスタと、
    　前記第４トランジスタに直列に接続された蓄積容量素子を備える、
    請求項７に記載のフォトディテクタ。
  9. 　前記第２トランジスタおよび前記第４トランジスタは、容量リセット期間において同時に導通することにより前記蓄積容量素子の一端を第３電圧Ｖ３にリセットし、
    　前記第４トランジスタは、蓄積期間において、前記露光期間に前記第２トランジスタの一端に転送された電荷を前記蓄積容量素子に転送し、
    　前記露光期間および前記蓄積期間での前記第２トランジスタは、ハーフオン状態である、
    請求項８に記載のフォトディテクタ。
  10. 　さらに、前記転送期間の後に前記第２トランジスタの一端に蓄積された過剰電荷を排出する排出期間において、
    　前記第２トランジスタは、ハーフオン状態である、
    請求項９に記載のフォトディテクタ。
  11. 　前記露光期間、前記転送期間、前記排出期間の少なくとも１つにおいて、
    　前記第３トランジスタは、ハーフオン状態である、
    請求項１０に記載のフォトディテクタ。
  12. 　前記第３トランジスタの閾値電圧は、
    　前記第２トランジスタの閾値電圧より高い、
    請求項９～１１のいずれか１項に記載のフォトディテクタ。
  13. 　前記第１トランジスタのゲート面積、および、前記第２トランジスタのゲート面積の少なくとも一方は、
    　前記フォトディテクタ内の他のトランジスタのゲート面積に比べて大きい、
    請求項１～１２のいずれか１項に記載のフォトディテクタ。
  14. 　前記第１トランジスタのゲート酸化膜、および、前記第２トランジスタのゲート酸化膜の少なくとも一方は、
    　前記フォトディテクタ内の他のトランジスタのゲート酸化膜に比べて厚い、
    請求項１～１３のいずれか１項に記載のフォトディテクタ。
  15. 　前記フォトディテクタは、半導体基板を有し、
    　前記半導体基板は、
    　前記第１導電型の第１ウェルと、
    　前記第２導電型の第２ウェルを備え、
    　前記第１トランジスタは第１ウェルに配置され、
    　前記第２トランジスタは第２ウェルに配置される、
    請求項１～１４のいずれか１項に記載のフォトディテクタ。
  16. 　前記第１ウェルおよび前記第２ウェルの少なくとも一方は直線状である、
    請求項１５に記載のフォトディテクタ。
  17. 　前記フォトディテクタは、
    　前記ＡＰＤ、前記第１トランジスタおよび前記第２トランジスタを含む第１フォトディテクタ回路と、
    　前記第１フォトディテクタ回路と同等の構成を含む第２フォトディテクタ回路とを備え、
    　前記第１ウェルおよび前記第２ウェルの少なくとも一方は、
    　前記第１フォトディテクタ回路と前記第２フォトディテクタ回路とで共通化される、
    請求項１５または１６に記載のフォトディテクタ。
  18. 　前記第１フォトディテクタ回路と前記第２フォトディテクタ回路とは、前記第１トランジスタのゲート、ドレインおよびソースのうちのいずれかを共有する、
    請求項１７に記載のフォトディテクタ。
  19. 　前記第１トランジスタのチャネル方向が前記第２導電型のトランジスタのチャネル方向と直交する、
    請求項１５～１８のいずれか１項に記載のフォトディテクタ。
  20. 　前記第１フォトディテクタ回路と前記第２フォトディテクタ回路とは、前記半導体基板の平面視において鏡面対称である、
    請求項１７または１８に記載のフォトディテクタ。
  21. 　前記ＡＰＤが形成される第１半導体基板と、
    　前記第１トランジスタおよび前記第２トランジスタが形成される第２半導体基板とを備える、
    請求項１～１４のいずれか１項に記載のフォトディテクタ。
  22. 　前記第１半導体基板はさらにトレンチを備え、
    　前記トレンチは前記ＡＰＤの増倍領域に対し、
    　前記第１半導体基板の光照射面側に形成される、
    請求項２１に記載のフォトディテクタ。
  23. 　前記ＡＰＤはガイガー増倍モードで使用される、
    請求項１～２２のいずれか１項に記載のフォトディテクタ。
  24. 　請求項１～２３のいずれか１項に記載のフォトディテクタを２以上有する、
    フォトディテクタアレイ。
  25. 　隣り合う前記ＡＰＤ同士の間、あるいは前記ＡＰＤと前記第１トランジスタとの間に分離領域を備え、
    　前記分離領域の少なくとも一部は空乏層になっている、
    請求項２４に記載のフォトディテクタアレイ。
  26. 　前記分離領域には、
    トレンチ、およびコンタクトのいずれも配置されない、
    請求項２５に記載のフォトディテクタアレイ。
  27. 　第１導電型の第１半導体層および第２導電型の第２半導体層を含む少なくとも１つのアバランシェフォトダイオードと、前記第１半導体層に接続され、第１導電型と逆極性の第２導電型のチャネルを有する第１トランジスタと、前記第１半導体層に接続され、第１導電型のチャネルを有する第２トランジスタと、を備えるフォトディテクタの駆動方法であって、
    　リセット期間において、前記第１トランジスタを導通することにより前記第１半導体層を第１電圧にリセットし、かつ、前記第２トランジスタを非導通にし、
    　前記リセット期間の後の露光期間において、前記第１トランジスタを非導通にし、かつ、前記第２トランジスタをハーフオン状態にする、
    駆動方法。
PCT/JP2021/030324 2020-09-29 2021-08-19 フォトディテクタ、フォトディテクタアレイおよび駆動方法 WO2022070655A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022553536A JP7482447B2 (ja) 2020-09-29 2021-08-19 フォトディテクタ、フォトディテクタアレイおよび駆動方法
CN202180052077.1A CN115989395A (zh) 2020-09-29 2021-08-19 光电探测器、光电探测器阵列以及驱动方法
US18/111,131 US11860033B2 (en) 2020-09-29 2023-02-17 Photodetector, photodetector array, and drive method comprising a second transistor including a channel of first conductivity type and a first transistor including a channel of second conductivity type that has polarity opposite to polarity of the first conductivity type

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-164097 2020-09-29
JP2020164097 2020-09-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/111,131 Continuation US11860033B2 (en) 2020-09-29 2023-02-17 Photodetector, photodetector array, and drive method comprising a second transistor including a channel of first conductivity type and a first transistor including a channel of second conductivity type that has polarity opposite to polarity of the first conductivity type

Publications (1)

Publication Number Publication Date
WO2022070655A1 true WO2022070655A1 (ja) 2022-04-07

Family

ID=80949909

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/030324 WO2022070655A1 (ja) 2020-09-29 2021-08-19 フォトディテクタ、フォトディテクタアレイおよび駆動方法

Country Status (4)

Country Link
US (1) US11860033B2 (ja)
JP (1) JP7482447B2 (ja)
CN (1) CN115989395A (ja)
WO (1) WO2022070655A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023042583A1 (ja) * 2021-09-17 2023-03-23 浜松ホトニクス株式会社 光検出装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024017294A (ja) * 2022-07-27 2024-02-08 キヤノン株式会社 光電変換装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018148097A (ja) * 2017-03-07 2018-09-20 パナソニックＩｐマネジメント株式会社 固体撮像素子
WO2018216400A1 (ja) * 2017-05-25 2018-11-29 パナソニックＩｐマネジメント株式会社 固体撮像素子、及び撮像装置
US20190302242A1 (en) * 2018-03-30 2019-10-03 Tower Semiconductor Ltd. Active Quenching For Single-Photon Avalanche Diode Using One-Shot Circuit
JP2020034523A (ja) * 2018-08-31 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 受光素子および測距システム
JP2020141012A (ja) * 2019-02-27 2020-09-03 キヤノン株式会社 光電変換装置、光電変換システム、及び移動体

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282521B2 (ja) * 2004-03-26 2009-06-24 株式会社東芝 固体撮像装置及び画像処理機能を有する携帯電話機
GB2426575A (en) 2005-05-27 2006-11-29 Sensl Technologies Ltd Photon detector using controlled sequences of reset and discharge of a capacitor to sense photons
WO2019189700A1 (ja) 2018-03-30 2019-10-03 パナソニックＩｐマネジメント株式会社 光検出器
CN112640432A (zh) 2018-08-28 2021-04-09 松下知识产权经营株式会社 光电传感器、图像传感器以及光电传感器的驱动方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018148097A (ja) * 2017-03-07 2018-09-20 パナソニックＩｐマネジメント株式会社 固体撮像素子
WO2018216400A1 (ja) * 2017-05-25 2018-11-29 パナソニックＩｐマネジメント株式会社 固体撮像素子、及び撮像装置
US20190302242A1 (en) * 2018-03-30 2019-10-03 Tower Semiconductor Ltd. Active Quenching For Single-Photon Avalanche Diode Using One-Shot Circuit
JP2020034523A (ja) * 2018-08-31 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 受光素子および測距システム
JP2020141012A (ja) * 2019-02-27 2020-09-03 キヤノン株式会社 光電変換装置、光電変換システム、及び移動体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023042583A1 (ja) * 2021-09-17 2023-03-23 浜松ホトニクス株式会社 光検出装置

Also Published As

Publication number Publication date
US20230204415A1 (en) 2023-06-29
JPWO2022070655A1 (ja) 2022-04-07
JP7482447B2 (ja) 2024-05-14
US11860033B2 (en) 2024-01-02
CN115989395A (zh) 2023-04-18

Similar Documents

Publication Publication Date Title
US8018515B2 (en) Solid-state image pickup device
JP3891126B2 (ja) 固体撮像装置
WO2022070655A1 (ja) フォトディテクタ、フォトディテクタアレイおよび駆動方法
WO2012160802A1 (ja) 固体撮像装置
CN111063702B (zh) 一种utbb光电探测器像素单元、阵列和方法
JP2004259733A (ja) 固体撮像装置
WO2020196083A1 (ja) 光検出器
JP4165250B2 (ja) 固体撮像装置
JP5814818B2 (ja) 固体撮像装置
KR20110019675A (ko) 이미지 센서 및 그 구동 방법
JP5517503B2 (ja) 固体撮像装置
CN110581190B (zh) 一种适应亚微米像素的utbb光电探测器、阵列和方法
US8039916B2 (en) CMOS pixel sensor with depleted photocollectors and a depleted common node
JP4130307B2 (ja) 固体撮像装置
JP2004221586A (ja) デュアルゲートｐｍｏｓ付きｃｍｏｓ画素
JP2004289134A (ja) 電荷検出装置
JP2006041189A (ja) 固体撮像素子
KR100790587B1 (ko) 커플링 캐패시터를 사용하는 핀드 포토다이오드를 포함하는이미지 센서 픽셀 및 그의 신호 감지 방법
KR100738516B1 (ko) 커플링 캐패시터를 사용하는 핀드 포토다이오드를 포함하는액티브 픽셀 및 그의 신호 감지 방법
JP3891125B2 (ja) 固体撮像装置
JP2006074063A (ja) 電荷検出装置の製造方法
KR100749097B1 (ko) 커플링 캐패시터를 사용하는 포토다이오드를 포함하는이미지 센서 픽셀 및 그의 신호 감지 방법
WO2019180898A1 (ja) 固体撮像素子
WO2010024799A1 (en) Cmos pixel sensor with depleted photocollectors and a depleted common node
Suess et al. Adaptive Readout Circuit for Pinned and Lateral Drift-Field Photo Diodes

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21874958

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022553536

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21874958

Country of ref document: EP

Kind code of ref document: A1