WO2022064900A1 - 光検出装置及び電子機器 - Google Patents
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Definitions
- the technology according to the present disclosure (the present technology) relates to a photodetector and an electronic device equipped with a photodetector.
- a method of connecting a capacitive element to the FD (floating diffusion) section for the purpose of expanding the dynamic range of the image sensor is effective, but the occupied area on the plane layout seen from the light incident surface side of the capacitive element However, the light receiving area of the photoelectric conversion unit is narrowed, and the sensitivity is lowered. Therefore, it is desirable that the capacitance C per unit area of the capacitive element is large.
- Patent Document 1 the capacitance C per unit area is increased by reducing the thickness of the gate insulating film of the capacitive element composed of the planar type capacitor.
- Patent Document 2 includes a capacitive element composed of a trench type capacitor for the purpose of noise reduction.
- Patent Document 1 it is difficult to design a larger value because there is a limit to thinning the gate insulating film. Further, in Patent Document 2, since the capacitive element is connected between the drain of the amplification transistor and the voltage supply source, it does not contribute to the capacitance of the FD portion.
- an object of the present invention is to provide a photodetector and an electronic device capable of increasing the capacity per unit area of a capacitive element.
- One aspect of the present disclosure is a substrate on which a photoelectric conversion unit that photoelectrically converts incident light, a floating diffusion unit in which a signal charge generated by the photoelectric conversion unit is read out are formed, and a surface of the substrate on the light incident side. It is provided with a capacitive element that is laminated on the opposite surface and is connected to the floating diffusion unit to temporarily store the signal charge, and a transistor that executes signal processing on the signal charge output from the photoelectric conversion unit.
- the capacitive element includes a first electrode portion that covers at least a part of the substrate, a second electrode portion that faces the first electrode portion, the first electrode portion, and the second electrode portion. It is an optical detection device provided with an insulating film arranged between the above and having an area larger than the occupied area of the capacitive element.
- Another aspect of the present disclosure is a substrate on which a photoelectric conversion unit that photoelectrically converts incident light, a floating diffusion unit in which a signal charge generated by the photoelectric conversion unit is read out, and a surface of the substrate on the light incident side are formed. It is provided with a capacitive element that is laminated on the surface opposite to the above surface and is connected to the floating diffusion unit to temporarily store the signal charge, and a transistor that executes signal processing on the signal charge output from the photoelectric conversion unit.
- the capacitive element includes a first electrode portion that covers at least a part of the substrate, a second electrode portion that faces the first electrode portion, the first electrode portion, and the second electrode portion.
- It is an electronic device provided with an optical detection device, which is arranged between the above and has an insulating film having an area larger than the occupied area of the capacitive element.
- FIG. 1 It is a schematic block diagram which shows the whole of the solid-state image sensor as a photodetector which concerns on 1st Embodiment of this technique. It is a figure which shows the equivalent circuit of a pixel in 1st Embodiment. It is sectional drawing which cut the arrow A1-B1 passing through the pixel of FIG. 1 in the vertical direction. It is sectional drawing which shows an example of the connection method of the capacitive element in the comparative example. It is sectional drawing which shows an example of the connection method of the capacitive element in 1st Embodiment. It is a perspective view which shows the connection structure with respect to the substrate of the capacitive element in 1st Embodiment.
- FIG. 1 shows the equivalent circuit of a pixel.
- FIG. 1 shows the equivalent circuit of a pixel.
- FIG. 1 shows the connection structure of a capacitive element with respect to a substrate.
- FIG. 1 shows the connection structure of a capacitive element with respect to a substrate.
- FIG. 1 shows the connection structure of a capacitive element with respect to a substrate.
- FIG. 1 shows the connection structure of a capacitive element with respect to a substrate.
- FIG. 1 shows the connection configuration of a capacitive element to a substrate, and a cross-sectional view obtained by cutting straight lines AA'in the vertical direction.
- FIG. 6 it is sectional drawing which shows the capacitive element formed in the wiring layer. It is sectional drawing which shows an example of the connection structure of a capacitive element and an FD part in 6th Embodiment. It is sectional drawing which shows the other example of the connection structure of the capacitive element and the FD part in 6th Embodiment.
- a seventh embodiment of the present technology it is a plan view showing a connection configuration of a capacitive element to a substrate, and a cross-sectional view obtained by cutting a straight line BB'in the vertical direction. It is sectional drawing explaining the moth-eye structure and the method of forming the dug portion in 7th Embodiment.
- FIG. 8 is a plan view showing a connection configuration of a capacitive element to a substrate, and a cross-sectional view obtained by cutting a straight line CC'in the vertical direction. It is a block diagram which shows the structural example of one Embodiment of the image pickup apparatus as an electronic device to which this technique is applied.
- the “+” and “-” attached to “N” and “P” have relatively higher impurity densities than the semiconductor regions to which “+” and “-” are not added. Or it means that it is a low semiconductor region. However, even in the semiconductor regions with the same "N” and “N”, it does not mean that the impurity densities of the respective semiconductor regions are exactly the same.
- the definition of the direction such as up and down in the following description is merely a definition for convenience of explanation, and does not limit the technical idea of the present disclosure.
- the top and bottom are converted to left and right and read, and if the object is rotated by 180 ° and observed, the top and bottom are reversed and read.
- the effects described in the present specification are merely examples and are not limited, and other effects may be used.
- FIG. 1 is a schematic configuration diagram showing the entire solid-state image sensor 1 according to the first embodiment of the present technology.
- the solid-state image sensor 1 in FIG. 1 is a back-illuminated CMOS (Complementary Metal Oxide Semiconductor) image sensor.
- the solid-state image sensor 1 captures image light from a subject via an optical lens, converts the amount of incident light imaged on the image pickup surface into an electric signal on a pixel-by-pixel basis, and outputs it as a pixel signal.
- the solid-state image sensor 1 of the first embodiment includes a substrate 2, a pixel region 3, a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, and an output circuit 7. And a control circuit 8.
- the pixel region 3 has a plurality of pixels 9 regularly arranged in a two-dimensional array on the substrate 2.
- the vertical drive circuit 4 is composed of, for example, a shift register, selects a desired pixel drive wiring 10, supplies a pulse for driving the pixel 9 to the selected pixel drive wiring 10, and makes each pixel 9 row by row. Drive. That is, the vertical drive circuit 4 selectively scans each pixel 9 in the pixel region 3 in a row-by-row manner in the vertical direction, and produces a pixel signal based on the signal charge generated by the photoelectric conversion unit of each pixel 9 according to the amount of light received. It is supplied to the column signal processing circuit 5 through the vertical signal line 11.
- the column signal processing circuit 5 is arranged for each column of the pixel 9, for example, and performs signal processing such as noise reduction for the signal output from the pixel 9 for one row for each pixel column.
- the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing fixed pattern noise peculiar to pixels.
- the horizontal drive circuit 6 is composed of, for example, a shift register, sequentially outputs horizontal scanning pulses to the column signal processing circuit 5, selects each of the column signal processing circuits 5 in order, and from each of the column signal processing circuits 5.
- the pixel signal for which signal processing has been performed is output to the horizontal signal line 12.
- the output circuit 7 processes and outputs pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12.
- the control circuit 8 obtains a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc., based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. Then, the control circuit 8 outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
- FIG. 2 shows an equivalent circuit of pixel 9.
- the pixel 9 includes a photodiode (PD) 91a, a transfer transistor (TG) 91b, a floating diffusion (FD (floating diffusion)) unit 91c, a conversion efficiency adjusting transistor (FDG) 91d, a capacitive element 91e, and a reset transistor (RST) 91f. , 91 g of amplification transistor (AMP) and 91h of selection transistor (SEL).
- the transfer transistor 91b, the conversion efficiency adjusting transistor 91d, the reset transistor 91f, the amplification transistor 91g, and the selection transistor 91h are pixel transistors, for example, MOS transistors.
- the photodiode 91a constitutes a photoelectric conversion unit that photoelectrically converts incident light.
- the anode of the photodiode 91a is grounded.
- the source of the transfer transistor 91b is connected to the cathode of the photodiode 91a.
- the drain of the transfer transistor 91b is connected to the FD unit 91c.
- the transfer transistor 91b transfers the signal charge from the photodiode 91a to the FD unit 91c based on the transfer signal applied to the gate.
- the FD unit 91c accumulates the signal charge transferred from the photodiode 91a via the transfer transistor 91b.
- the potential of the FD unit 91c is modulated according to the amount of electric charge stored in the FD unit 91c.
- the source of the conversion efficiency adjusting transistor 91d is connected to the FD unit 91c.
- the drain of the conversion efficiency adjusting transistor 91d is grounded via the capacitive element 91e.
- the conversion efficiency adjusting transistor 91d adjusts the conversion efficiency of the signal charge by transferring the signal charge accumulated in the FD unit 91c to the capacitive element 91e and accumulating the signal charge according to the conversion efficiency adjusting signal applied to the gate. ..
- the FD unit 91c is connected to the source of the reset transistor 91f.
- a power supply potential (SiO) is applied to the drain of the reset transistor 91f.
- the reset transistor 91f initializes (reset) the signal charge stored in the FD unit 91c and the signal charge stored in the capacitive element 91e based on the reset signal applied to the gate.
- the gate of the amplification transistor 91g is connected to the FD unit 91c.
- the source of the selection transistor 91h is connected to the drain of the amplification transistor 91g.
- a power supply potential (SiO) is applied to the source of the amplification transistor 91g.
- the amplification transistor 91g amplifies the potential of the FD unit 91c.
- the drain of the selection transistor 91h is connected to the vertical signal line (VSL) 11.
- the selection transistor 91h selects the pixel 9 based on the selection signal applied to the gate.
- the pixel signal corresponding to the potential amplified by the amplification transistor 91g is output via the vertical signal line 11.
- FIG. 3 shows a cross-sectional view of the arrows A1-B1 passing through the pixel 9 in FIG. 1 cut in the vertical direction.
- back surface the surface of each member of the solid-state image sensor 1 on the light incident surface side
- front surface the surface opposite to the light incident surface side
- the pixel 9 has a photodiode 91a formed on the substrate 2.
- the color filter 41 and the on-chip lens 42 are laminated in this order on the back surface of the substrate 2.
- a wiring layer 43 is laminated on the surface of the substrate 2.
- the substrate 2 for example, a semiconductor substrate made of silicon (Si) can be used.
- the photodiode 91a is composed of a pn junction between an N-type semiconductor region 91a1 and a P-type semiconductor region 91a2 formed on the surface side of the substrate 2.
- the photodiode 91a a signal charge corresponding to the amount of light incident on the N-type semiconductor region 2a is generated, and the generated signal charge is accumulated in the N-type semiconductor region 91a1. Further, the electrons that cause the dark current generated at the interface of the substrate 2 are a large number of carriers of the P-type semiconductor region 2b formed in the depth direction from the back surface side of the substrate 2 and the P-type semiconductor region 2c formed on the front surface. The dark current is suppressed by being absorbed by the holes.
- the pixels 9 are electrically separated by the RDTI 31 formed in the P-type semiconductor region 2b.
- the RDTI 31 is formed in the depth direction from the back surface side of the substrate 2.
- the RDTI 31 is embedded with an insulating film for enhancing the light-shielding performance.
- the on-chip lens 42 collects the irradiation light, and the collected light is efficiently incident on the photodiode 91a in the substrate 2 via the color filter 41.
- the on-chip lens 42 can be made of an insulating material that does not have light absorption characteristics.
- the color filter 41 is formed corresponding to the wavelength of light to be received by each pixel 9.
- the color filter 41 transmits an arbitrary wavelength of light, and the transmitted light is incident on the photodiode 91a in the substrate 2.
- the wiring layer 43 is formed on the surface side of the substrate 2, and includes a transfer transistor 91b, a conversion efficiency adjusting transistor 91d, a reset transistor 91f, an amplification transistor 91g, a pixel transistor such as a selection transistor 91h, and metal wirings 43a and 43b. It is composed of.
- the solid-state image sensor 1 having the above configuration, light is irradiated from the back surface side of the substrate 2, the irradiated light is transmitted through the on-chip lens 42 and the color filter 41, and the transmitted light is photoelectrically converted by the photodiode 91a. As a result, a signal charge is generated. Then, the generated signal charge is output as a pixel signal by the vertical signal line 11 shown in FIG. 1 formed by the metal wirings 43a and 43b via the pixel transistor formed in the wiring layer 43.
- FIG. 4 is a cross-sectional view showing an example of a connection method of the capacitive element 91e in the comparative example.
- the same parts as those in FIG. 3 are designated by the same reference numerals, and detailed description thereof will be omitted.
- the capacitive element 91e is composed of an electrode portion 91e1 that covers a part of the surface of the substrate 2, a substrate 2 that serves as a counter electrode to the electrode portion 91e1, and an insulating film 91e2 interposed between the substrate 2 and the electrode portion 91e1. Will be done. Silicon oxide (SiO2) is used for the insulating film 91e2.
- SiO2 Silicon oxide
- FIG. 5 a capacitive element 100 having a dug portion dug into the surface of the substrate 2 is connected.
- the same parts as those in FIG. 4 are designated by the same reference numerals, and detailed description thereof will be omitted.
- the capacitive element 100 is formed along an electrode portion 101 having a plurality of digging portions 101a dug into the surface of the substrate 2, a substrate 2 serving as a counter electrode to the electrode portion 101, and a plurality of digging portions 101a. It is composed of the insulating film 102 to be formed.
- FIG. 6 is a perspective view showing a connection configuration of the capacitive element 100 to the substrate 2.
- the electrode portion 101 of the capacitive element 100 has a plurality of digging portions 101a (nine digging portions in FIG. 6) with respect to the substrate 2 in the directions indicated by arrows X1-X2 in FIG. 6 and in the directions indicated by arrows Y1-Y2 in FIG.
- the recessed portion 101a is shown).
- a trench of the substrate 2 is formed by patterning and etching, an insulating film 102 is formed by an oxidation process, and then a conductive material to be an electrode is formed.
- the capacitive element 100 is connected to the FD unit 91c via the conversion efficiency adjusting transistor (FDG) 91d in order to function only when expanding the dynamic range on the saturation signal level side.
- the electrode portion 101 of the capacitive element 100 and the drain of the conversion efficiency adjusting transistor (FDG) 91d are connected by, for example, a metal wiring 43a.
- the conversion efficiency adjusting transistor (FDG) 91d is turned off to reduce the capacitance of the FD unit 91c to increase the conversion efficiency, and when the illuminance is high, the occupied area of the capacitive element 100 is not increased.
- the capacity of the FD unit 91c can be increased, and low conversion efficiency can be realized.
- the capacitance per unit area can be increased. .. Further, since the capacitance of the FD unit 91c can be increased without increasing the occupied area of the capacitive element 100, the dynamic range can be expanded without reducing the light receiving area of the photodiode 91a.
- the digging portion 101a dug into the substrate 2 can increase the capacity of the FD portion 91c without increasing the occupied area of the capacitive element 100, and realizes low conversion efficiency.
- the insulating film 102 that contributes to the capacity of the FD portion 91c by forming the plurality of dug portions 101a along the directions indicated by the arrows X1-X2 in FIG. 6 and the directions indicated by the arrows Y1-Y2 in FIG. The total area can be further increased.
- FIG. 7 shows an equivalent circuit of the pixel 9 as a modification of the first embodiment.
- the capacitive element 100A has a transistor structure.
- the source of the capacitive element 100A is connected to the drain of the conversion efficiency adjusting transistor (FDG) 91d.
- the drain of the capacitive element 100A is connected to the source of the reset transistor 91f.
- FIG. 8 is a perspective view showing a connection configuration of the capacitive element 110 to the substrate 2 as a second embodiment of the present technology.
- the same parts as those in FIG. 6 are designated by the same reference numerals, and detailed description thereof will be omitted.
- the electrode portion 111 of the capacitive element 110 has a plurality of digging portions 111a (three digging portions 111a are shown in FIG. 8) with respect to the substrate 2 in the directions indicated by arrows X1-X2 in FIG. It should be noted that a plurality of digging portions 111a may be formed with respect to the substrate 2 in the directions indicated by arrows Y1-Y2 in FIG.
- FIG. 9 is a perspective view showing a connection configuration of the capacitive element 120 to the substrate 2 as a third embodiment of the present technology.
- the electrode portion 121 of the capacitive element 120 has a single digging portion 121a with respect to the substrate 2.
- FIG. 10 is a perspective view showing a connection configuration of the capacitive element 130 to the substrate 2 as a fourth embodiment of the present technology.
- the same parts as those in FIG. 6 are designated by the same reference numerals, and detailed description thereof will be omitted.
- the electrode portion 131 of the capacitive element 130 has a plurality of dug portions 131a having a circular cross section in the direction indicated by arrows X1-X2 in FIG. 10 and the direction indicated by arrows Y1-Y2 in FIG. 10 with respect to the substrate 2 (in FIG. 10). It has 9 digging portions 131a (shown).
- FIG. 11A is a plan view showing a connection configuration of the capacitive element 140 to the substrate 2 as a fifth embodiment of the present technology.
- 11 (b) is a cross-sectional view of the straight line AA'in FIG. 11 (a) cut in the vertical direction.
- FIGS. 11A and 11B the same parts as those in FIG. 6 are designated by the same reference numerals, and detailed description thereof will be omitted.
- the electrode portion 141 of the capacitive element 140 has a plurality of digging portions 141a (three digging portions 141a are shown in FIG. 11) with respect to the substrate 2 in the directions indicated by arrows X1-X2 in FIG.
- the dug portion 141a is orthogonal to the first side wall surface 141a1 formed along the direction indicated by the arrow Y1-Y2 in FIG. 11 and the first side wall surface 141a1 in the direction indicated by the arrow X1-X2 in FIG. It is a structure having an uneven surface formed along the second side wall surface 141a2, and the total area of the insulating film 102 that contributes to the capacity of the FD portion 91c can be expanded by the area of the uneven surface.
- the uneven surface can be formed by changing the pattern when forming the trench in the substrate 2.
- FIG. 12 is a cross-sectional view showing a capacitive element 200 formed in the wiring layer 43 as a sixth embodiment of the present technology.
- the same parts as those in FIG. 5 are designated by the same reference numerals, and detailed description thereof will be omitted.
- the capacitive element 200 includes an electrode portion 201 having a plurality of convex protrusions 201a (only three protrusions 201a are shown in FIG. 12), a counter electrode portion 203 with respect to the electrode portion 201, and an electrode portion 201 and a counter electrode. It is composed of an insulating film 202 arranged between the portions 203 and formed along the plurality of protrusions 201a.
- the process flow can be formed, for example, by repeating patterning, etching, and film formation for each layer constituting the capacitive element 200.
- FIG. 13 is a cross-sectional view showing an example of a connection configuration between the capacitive element 200 and the FD unit 91c.
- the drain of the conversion efficiency adjusting transistor 91d is connected to the electrode portion 201 of the capacitive element 200 via the N-type semiconductor region (contact) 2e in the substrate 2, and the power supply potential VDD is applied to the counter electrode portion 203.
- the voltage source is connected.
- FIG. 14 is a cross-sectional view showing another example of the connection configuration between the capacitive element 200 and the FD unit 91c.
- the drain of the conversion efficiency adjusting transistor 91d is connected to the electrode portion 201 of the capacitive element 200 via the metal wiring 43c in the wiring layer 43, and the voltage supply source is connected to the counter electrode portion 203.
- the voltage supply source may be connected to the electrode portion 201 of the capacitive element 200, and the drain of the conversion efficiency adjusting transistor 91d may be connected to the counter electrode portion 203.
- a plurality of protrusions 201a may be formed in the X direction and the Y direction, and the protrusions may be formed as in the second embodiment.
- a plurality of 201a may be formed in the X direction or the Y direction, and further, as in the fifth embodiment, the side wall of the protrusion 201a may be provided with an uneven surface.
- a single protrusion 201a may be formed, or the cross section of the protrusion 201a may be circular as in the fourth embodiment.
- FIG. 15A is a plan view showing a connection configuration of the capacitive element 300 to the substrate 2 as a seventh embodiment of the present technology.
- 15 (b) is a cross-sectional view of the straight line BB'in FIG. 15 (a) cut in the vertical direction.
- FIGS. 15A and 15B the same parts as those in FIG. 6 are designated by the same reference numerals, and detailed description thereof will be omitted.
- the capacitive element 300 is formed along an electrode portion 301 having a plurality of digging portions 301a dug into the surface of the substrate 2, a substrate 2 serving as a counter electrode to the electrode portion 301, and a plurality of digging portions 301a. It is composed of the insulating film 302 to be formed.
- the electrode portion 301 of the capacitive element 300 has a plurality of digging portions 301a (nine digging portions in FIG. 15) with respect to the substrate 2 in the directions indicated by arrows X1-X2 in FIG. 15 and in the directions indicated by arrows Y1-Y2 in FIG.
- the recessed portion 301a is shown).
- the electrode portion 301 of the capacitive element 300 has an interface with the insulating film 302 other than the dug portion 301a formed by the moth-eye structure 301b.
- the total area of the insulating film 302 that contributes to the capacitance can be increased by the area of the uneven surface of the moth-eye structure 301b.
- the photoresist 401 is applied to the surface of the substrate 2, and the photoresist is used so that the recessed portion of the moth-eye structure 301b of the electrode portion 301 is opened. 401 is patterned.
- the moth-eye structure 301b can also be formed by a wet etching process instead of a dry etching process.
- the photoresist 402 is applied to the surface of the substrate 2, and the photoresist 402 is patterned by the lithography technique so that the dug portion of the dug portion 301a is opened. ..
- a trench structure of the dug portion 301a is formed as shown in FIG. 16 (d). After that, the photoresist 402 is removed. As a result, the dug portion 301a of the trench structure is formed.
- the method of forming the moth-eye structure 301b is not limited to the method of forming a concave portion with respect to the substrate 2 as described above, and a convex portion may be formed with respect to the substrate 2.
- a convex portion can be formed with respect to the substrate 2 by selectively growing a semiconductor layer on the surface of the substrate 2, for example, epitaxially.
- the seventh embodiment by forming the moth-eye structure 301b at a portion other than the dug portion 301a, the dug portion 301a is added to the total area of the insulating film 302 that contributes to the capacity of the FD portion 91c. Therefore, the total area of the insulating film 302 that contributes to the capacity of the FD portion 91c can be increased by the amount of the uneven surface due to the moth-eye structure 301b.
- the seventh embodiment of the present technology can be applied to the capacitive element 200 of the sixth embodiment, and in this case, a portion other than the protrusion 201a may have a moth-eye structure.
- FIG. 17A is a plan view showing a connection configuration of the capacitive element 500 to the substrate 2 as an eighth embodiment of the present technology.
- FIG. 17 (b) is a cross-sectional view of the straight line CC'in FIG. 17 (a) cut in the vertical direction.
- FIGS. 17A and 17B the same parts as those in FIG. 15 are designated by the same reference numerals, and detailed description thereof will be omitted.
- the capacitive element 500 is composed of an electrode portion 501 of a moth-eye structure 501a that covers a part of the surface of the substrate 2, a substrate 2 that serves as a counter electrode to the electrode portion 501, and an insulating film 502 formed along the moth-eye structure 501a. Will be done.
- the electrode portion 501 of the capacitive element 500 has a moth-eye structure 501a with respect to the substrate 2 in the direction indicated by arrows X1-X2 in FIG. 17 and in the direction indicated by arrows Y1-Y2 in FIG.
- the eighth embodiment by forming the interface between the electrode portion 501 and the insulating film 502 as the moth-eye structure 501a, the uneven surface of the moth-eye structure 501a contributes to the capacity of the FD portion 91c.
- the total area of the film 502 can be increased.
- FIG. 18 is a block diagram showing a configuration example of an embodiment of an image pickup apparatus as an electronic device to which the present technology is applied.
- the image pickup device 1000 of FIG. 18 is a video camera, a digital still camera, or the like.
- the image pickup device 1000 includes a lens group 1001, a solid-state image pickup element 1002, a DSP circuit 1003, a frame memory 1004, a display unit 1005, a recording unit 1006, an operation unit 1007, and a power supply unit 1008.
- the DSP circuit 1003, the frame memory 1004, the display unit 1005, the recording unit 1006, the operation unit 1007, and the power supply unit 1008 are connected to each other via the bus line 1009.
- the lens group 1001 captures incident light (image light) from the subject and forms an image on the image pickup surface of the solid-state image pickup device 1002.
- the solid-state image sensor 1002 comprises the first to 14th embodiments of the solid-state image pickup device described above.
- the solid-state image sensor 1002 converts the amount of incident light imaged on the image pickup surface by the lens group 1001 into an electric signal in pixel units and supplies it to the DSP circuit 1003 as a pixel signal.
- the DSP circuit 1003 performs predetermined image processing on the pixel signal supplied from the solid-state image sensor 1002, supplies the image signal after the image processing to the frame memory 1004 in frame units, and temporarily stores the image signal.
- the display unit 1005 is composed of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays an image based on a pixel signal for each frame temporarily stored in the frame memory 1004.
- the recording unit 1006 is composed of a DVD (Digital Versatile Disk), a flash memory, or the like, and reads and records a frame-by-frame pixel signal temporarily stored in the frame memory 1004.
- the operation unit 1007 issues operation commands for various functions of the image pickup apparatus 1000 under the operation of the user.
- the power supply unit 1008 supplies power to the DSP circuit 1003, the frame memory 1004, the display unit 1005, the recording unit 1006, and the operation unit 1007 as appropriate.
- the electronic device to which this technology is applied may be any device that uses an optical detection device for the image capture unit (photoelectric conversion unit), and in addition to the image pickup device 1000, a portable terminal device having an image pickup function and an image reading unit can detect light. There are copiers that use equipment.
- the present disclosure may also have the following structure.
- a substrate on which a photoelectric conversion unit that photoelectrically converts incident light, a floating diffusion unit in which a signal charge generated by the photoelectric conversion unit is read out, and a substrate are formed.
- a wiring layer having a transistor, which performs processing, and Equipped with The capacitive element is A first electrode portion that covers at least a part of the substrate, and The second electrode portion facing the first electrode portion and the second electrode portion A photodetector comprising an insulating film arranged between the first electrode portion and the second electrode portion and having an area larger than the occupied area of the capacitive element.
- the substrate has the second electrode portion and has the second electrode portion.
- the first electrode portion has a digging portion dug into the substrate and has a digging portion.
- the wiring layer has the second electrode portion and has the second electrode portion.
- the first electrode portion has a protrusion in the wiring layer and has a protrusion.
- a capacitive element that is laminated on the surface of the substrate opposite to the surface on the light incident side, connected to the stray diffusion unit, and temporarily stores the signal charge, and a signal for the signal charge output from the photoelectric conversion unit.
- a wiring layer having a transistor, which performs processing, and Equipped with The capacitive element is A first electrode portion that covers at least a part of the substrate, and The second electrode portion facing the first electrode portion and the second electrode portion A photodetector provided with an insulating film arranged between the first electrode portion and the second electrode portion and having an area larger than the occupied area of the capacitive element. Electronics.
- Solid-state imaging device 2 ... Substrate, 2a, 2e, 91a1 ... N-type semiconductor region, 2b, 2c, 91a2 ... P-type semiconductor region, 3 ... Pixel region, 4 ... Vertical drive circuit, 5 ... Column signal processing Circuit, 6 ... horizontal drive circuit, 7 ... output circuit, 8 ... control circuit, 9 ... pixel, 10 ... pixel drive wiring, 11 ... vertical signal line, 12 ... horizontal signal line, 41 ... color filter, 42 ... on-chip lens , 43 ... wiring layer, 43a, 43b, 43c ... metal wiring, 91a ... photodiode, 91b ... transfer transistor, 91c ...
- FD floating diffusion
- FD floating diffusion
- 91d conversion efficiency adjusting transistor
- 91e 100, 100A, 110, 120, 130, 140, 200, 300, 500 ...
- Capacitive element 91e1,101,111,121,131,141,201,301,501 ...
- Electrode unit 91e2,102,202,302,502 ...
- Insulation film 91f ... reset transistor, 91g ... amplification transistor, 91h ... selection transistor, 101a, 111a, 121a, 131a, 141a, 301a ... digging portion, 141a1 ... first side wall surface, 141a2 ... second side wall surface , 201a ... Projection, 203 ...
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Abstract
容量素子の単位面積当たりの容量を増大できる光検出装置及び電子機器を提供する。光検出装置は、入射した光を光電変換する光電変換部、光電変換部により生成された信号電荷が読み出される浮遊拡散部が形成される基板と、基板の光入射側の面と反対側となる面に積層され、浮遊拡散部に接続され信号電荷を一時的に蓄積する容量素子、光電変換部から出力された信号電荷に対し信号処理を実行するトランジスタ、を有する配線層とを備える。容量素子は、基板の少なくとも一部を覆う第１の電極部と、第１の電極部に対向する第２の電極部と、第１の電極部と第２の電極部との間に配置され、容量素子の占有面積より大きい面積を有する絶縁膜とを備える。
Description
本開示に係る技術（本技術）は、光検出装置及び光検出装置を備えた電子機器に関する。
イメージセンサのダイナミックレンジを拡大することを目的として、ＦＤ（フローティング・ディフュージョン）部に容量素子を接続する方法は有効であるが、容量素子の光入射面側から見た平面レイアウト上の占有面積分だけ光電変換部の受光面積が狭くなり、感度が低下してしまう。このため、容量素子の単位面積当たりの容量Ｃは大きいことが望ましい。
特許文献１では、プレーナ型キャパシタで構成される容量素子のゲート絶縁膜の厚さを薄くすることで、単位面積当たりの容量Ｃを増大させている。
特許文献２では、ノイズ低減を目的として、トレンチ型キャパシタで構成される容量素子を備えている。
特許文献２では、ノイズ低減を目的として、トレンチ型キャパシタで構成される容量素子を備えている。
ところで、上記特許文献１では、ゲート絶縁膜の薄膜化には限界があるため、容量をより大きな値に設計することは困難である。
また、上記特許文献２では、容量素子は、増幅トランジスタのドレインと電圧供給源との間に接続されているため、ＦＤ部の容量には寄与しない。
また、上記特許文献２では、容量素子は、増幅トランジスタのドレインと電圧供給源との間に接続されているため、ＦＤ部の容量には寄与しない。
本開示はこのような事情に鑑みてなされたもので、容量素子の単位面積当たりの容量を増大できる光検出装置及び電子機器を提供することを目的とする。
本開示の一態様は、入射した光を光電変換する光電変換部、前記光電変換部により生成された信号電荷が読み出される浮遊拡散部が形成される基板と、前記基板の光入射側の面と反対側となる面に積層され、前記浮遊拡散部に接続され前記信号電荷を一時的に蓄積する容量素子、前記光電変換部から出力された信号電荷に対し信号処理を実行するトランジスタ、を備え、前記容量素子は、前記基板の少なくとも一部を覆う第１の電極部と、前記第１の電極部に対向する第２の電極部と、前記第１の電極部と前記第２の電極部との間に配置され、前記容量素子の占有面積より大きい面積を有する絶縁膜とを備える光検出装置である。
本開示の他の態様は、入射した光を光電変換する光電変換部、前記光電変換部により生成された信号電荷が読み出される浮遊拡散部が形成される基板と、前記基板の光入射側の面と反対側となる面に積層され、前記浮遊拡散部に接続され前記信号電荷を一時的に蓄積する容量素子、前記光電変換部から出力された信号電荷に対し信号処理を実行するトランジスタ、を備え、前記容量素子は、前記基板の少なくとも一部を覆う第１の電極部と、前記第１の電極部に対向する第２の電極部と、前記第１の電極部と前記第２の電極部との間に配置され、前記容量素子の占有面積より大きい面積を有する絶縁膜とを備える光検出装置を備えた電子機器である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものと異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
本明細書において、「Ｎ」や「Ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。但し、同じ「Ｎ」と「Ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
＜第１の実施形態＞
（固体撮像素子の全体構成）
本技術の第１の実施形態に係る光検出装置としての固体撮像素子１について説明する。図１は、本技術の第１の実施形態に係る固体撮像素子１の全体を示す概略構成図である。
（固体撮像素子の全体構成）
本技術の第１の実施形態に係る光検出装置としての固体撮像素子１について説明する。図１は、本技術の第１の実施形態に係る固体撮像素子１の全体を示す概略構成図である。
図１の固体撮像素子１は、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。固体撮像素子１は、光学レンズを介して被写体からの像光を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
図１に示すように、第１の実施形態の固体撮像素子１は、基板２と、画素領域３と、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８とを備えている。
図１に示すように、第１の実施形態の固体撮像素子１は、基板２と、画素領域３と、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８とを備えている。
画素領域３は、基板２上に、２次元アレイ状に規則的に配列された複数の画素９を有している。
垂直駆動回路４は、例えば、シフトレジスタによって構成され、所望の画素駆動配線１０を選択し、選択した画素駆動配線１０に画素９を駆動するためのパルスを供給し、各画素９を行単位で駆動する。即ち、垂直駆動回路４は、画素領域３の各画素９を行単位で順次垂直方向に選択走査し、各画素９の光電変換部において受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
垂直駆動回路４は、例えば、シフトレジスタによって構成され、所望の画素駆動配線１０を選択し、選択した画素駆動配線１０に画素９を駆動するためのパルスを供給し、各画素９を行単位で駆動する。即ち、垂直駆動回路４は、画素領域３の各画素９を行単位で順次垂直方向に選択走査し、各画素９の光電変換部において受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
カラム信号処理回路５は、例えば、画素９の列毎に配置されており、１行分の画素９から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling：相関２重サンプリング)及びＡＤ(Analog Digital)変換等の信号処理を行う。
水平駆動回路６は、例えば、シフトレジスタによって構成され、水平走査パルスをカラム信号処理回路５に順次出して、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から、信号処理が行われた画素信号を水平信号線１２に出力させる。
水平駆動回路６は、例えば、シフトレジスタによって構成され、水平走査パルスをカラム信号処理回路５に順次出して、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から、信号処理が行われた画素信号を水平信号線１２に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して、順次に供給される画素信号に対し信号処理を行って出力する。信号処理としては、例えば、バファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
（画素の等価回路）
図２は、画素９の等価回路を示す。
画素９は、フォトダイオード（ＰＤ）９１ａ、転送トランジスタ（ＴＧ）９１ｂ、浮遊拡散（ＦＤ（フローティング・ディフュージョン））部９１ｃ、変換効率調整トランジスタ（ＦＤＧ）９１ｄ、容量素子９１ｅ、リセットトランジスタ（ＲＳＴ）９１ｆ、増幅トランジスタ（ＡＭＰ）９１ｇ、選択トランジスタ（ＳＥＬ）９１ｈを含む。転送トランジスタ９１ｂ、変換効率調整トランジスタ９１ｄ、リセットトランジスタ９１ｆ、増幅トランジスタ９１ｇ、選択トランジスタ９１ｈは、画素トランジスタで、例えばＭＯＳトランジスタで構成されている。
図２は、画素９の等価回路を示す。
画素９は、フォトダイオード（ＰＤ）９１ａ、転送トランジスタ（ＴＧ）９１ｂ、浮遊拡散（ＦＤ（フローティング・ディフュージョン））部９１ｃ、変換効率調整トランジスタ（ＦＤＧ）９１ｄ、容量素子９１ｅ、リセットトランジスタ（ＲＳＴ）９１ｆ、増幅トランジスタ（ＡＭＰ）９１ｇ、選択トランジスタ（ＳＥＬ）９１ｈを含む。転送トランジスタ９１ｂ、変換効率調整トランジスタ９１ｄ、リセットトランジスタ９１ｆ、増幅トランジスタ９１ｇ、選択トランジスタ９１ｈは、画素トランジスタで、例えばＭＯＳトランジスタで構成されている。
フォトダイオード９１ａは、入射光を光電変換する光電変換部を構成する。フォトダイオード９１ａのアノードは接地されている。フォトダイオード９１ａのカソードには、転送トランジスタ９１ｂのソースが接続されている。
転送トランジスタ９１ｂのドレインは、ＦＤ部９１ｃに接続される。転送トランジスタ９１ｂは、ゲートに印加される転送信号に基づき、フォトダイオード９１ａからの信号電荷をＦＤ部９１ｃに転送する。
転送トランジスタ９１ｂのドレインは、ＦＤ部９１ｃに接続される。転送トランジスタ９１ｂは、ゲートに印加される転送信号に基づき、フォトダイオード９１ａからの信号電荷をＦＤ部９１ｃに転送する。
ＦＤ部９１ｃは、フォトダイオード９１ａから転送トランジスタ９１ｂを介して転送された信号電荷を蓄積する。ＦＤ部９１ｃに蓄積された電荷量に応じて、ＦＤ部９１ｃの電位は変調される。
ＦＤ部９１ｃには、変換効率調整トランジスタ９１ｄのソースが接続されている。変換効率調整トランジスタ９１ｄのドレインは、容量素子９１ｅを介して接地される。変換効率調整トランジスタ９１ｄは、ゲートに印加される変換効率調整信号に応じて、ＦＤ部９１ｃに蓄積された信号電荷を容量素子９１ｅに転送して蓄積することで、信号電荷の変換効率を調整する。
ＦＤ部９１ｃには、変換効率調整トランジスタ９１ｄのソースが接続されている。変換効率調整トランジスタ９１ｄのドレインは、容量素子９１ｅを介して接地される。変換効率調整トランジスタ９１ｄは、ゲートに印加される変換効率調整信号に応じて、ＦＤ部９１ｃに蓄積された信号電荷を容量素子９１ｅに転送して蓄積することで、信号電荷の変換効率を調整する。
また、ＦＤ部９１ｃには、リセットトランジスタ９１ｆのソースに接続されている。リセットトランジスタ９１ｆのドレインには、電源電位（ＶＤＤ）が印加される。リセットトランジスタ９１ｆは、ゲートに印加されるリセット信号に基づき、ＦＤ部９１ｃに蓄積されていた信号電荷及び容量素子９１ｅに蓄積されていた信号電荷を初期化（リセット）する。
さらに、ＦＤ部９１ｃには、増幅トランジスタ９１ｇのゲートが接続されている。増幅トランジスタ９１ｇのドレインには、選択トランジスタ９１ｈのソースが接続されている。増幅トランジスタ９１ｇのソースには、電源電位（ＶＤＤ）が印加される。増幅トランジスタ９１ｇは、ＦＤ部９１ｃの電位を増幅する。
選択トランジスタ９１ｈのドレインは、垂直信号線（ＶＳＬ）１１に接続されている。選択トランジスタ９１ｈは、ゲートに印加される選択信号に基づき、画素９を選択する。画素９が選択された場合、増幅トランジスタ９１ｇにより増幅された電位に応じた画素信号が垂直信号線１１を介して出力される。
（画素の断面構造）
図１の画素９を通る矢印Ａ１－Ｂ１を垂直方向に切断した断面図を図３に示す。以下、固体撮像素子１の各部材の光入射面側（図３の下側）の面を「裏面」と呼び、光入射面側とは反対側（図３の上側）の面を「表面」と呼ぶ。
図１の画素９を通る矢印Ａ１－Ｂ１を垂直方向に切断した断面図を図３に示す。以下、固体撮像素子１の各部材の光入射面側（図３の下側）の面を「裏面」と呼び、光入射面側とは反対側（図３の上側）の面を「表面」と呼ぶ。
図３に示すように、画素９は、基板２に、フォトダイオード９１ａが形成されている。基板２の裏面には、カラーフィルタ４１と、オンチップレンズ４２とがこの順に積層される。さらに、基板２の表面には、配線層４３が積層されている。
基板２としては、例えば、シリコン（Ｓｉ）からなる半導体基板を使用できる。フォトダイオード９１ａは、Ｎ型半導体領域９１ａ１と、基板２の表面側に形成されたＰ型半導体領域９１ａ２とのｐｎ接合により構成されている。フォトダイオード９１ａでは、Ｎ型半導体領域２ａを通って入射された光の光量に応じた信号電荷が生成され、生成された信号電荷がＮ型半導体領域９１ａ１に蓄積される。また、基板２の界面で発生する暗電流の原因となる電子は、基板２の裏面側から深さ方向に形成されたＰ型半導体領域２ｂ及び表面に形成されたＰ型半導体領域２ｃの多数キャリアである正孔に吸収されることで、暗電流が抑制される。
基板２としては、例えば、シリコン（Ｓｉ）からなる半導体基板を使用できる。フォトダイオード９１ａは、Ｎ型半導体領域９１ａ１と、基板２の表面側に形成されたＰ型半導体領域９１ａ２とのｐｎ接合により構成されている。フォトダイオード９１ａでは、Ｎ型半導体領域２ａを通って入射された光の光量に応じた信号電荷が生成され、生成された信号電荷がＮ型半導体領域９１ａ１に蓄積される。また、基板２の界面で発生する暗電流の原因となる電子は、基板２の裏面側から深さ方向に形成されたＰ型半導体領域２ｂ及び表面に形成されたＰ型半導体領域２ｃの多数キャリアである正孔に吸収されることで、暗電流が抑制される。
また、画素９は、Ｐ型半導体領域２ｂ内に形成されたＲＤＴＩ３１によって電気的に分離されている。ＲＤＴＩ３１は、図３に示すように、基板２の裏面側から深さ方向に形成されている。ＲＤＴＩ３１は、遮光性能を高くするための絶縁膜が埋め込まれている。
オンチップレンズ４２は、照射光を集光し、集光した光を、カラーフィルタ４１を介して基板２内のフォトダイオード９１ａに効率良く入射させる。オンチップレンズ４２は、光吸収特性を有していない絶縁材料で構成することができる。
カラーフィルタ４１は、各画素９に受光させたい光の波長に対応して形成されている。カラーフィルタ４１は、任意の光の波長を透過させ、透過させた光を基板２内のフォトダイオード９１ａに入射させる。
カラーフィルタ４１は、各画素９に受光させたい光の波長に対応して形成されている。カラーフィルタ４１は、任意の光の波長を透過させ、透過させた光を基板２内のフォトダイオード９１ａに入射させる。
配線層４３は、基板２の表面側に形成されており、転送トランジスタ９１ｂ、変換効率調整トランジスタ９１ｄ、リセットトランジスタ９１ｆ、増幅トランジスタ９１ｇ、選択トランジスタ９１ｈ等の画素トランジスタ、及び金属配線４３ａ，４３ｂを含んで構成されている。
以上の構成を有する固体撮像素子１では、基板２の裏面側から光が照射され、照射された光がオンチップレンズ４２及びカラーフィルタ４１を透過し、透過した光がフォトダイオード９１ａで光電変換されることで、信号電荷が生成される。そして、生成された信号電荷が、配線層４３内に形成された画素トランジスタを介して、金属配線４３ａ，４３ｂで形成された図１に示した垂直信号線１１で画素信号として出力される。
（比較例）
ところで、固体撮像素子１のダイナミックレンジを拡大する目的として、ＦＤ部９１ｃに容量素子９１ｅを接続する方法が提案されている。
図４は、比較例における容量素子９１ｅの接続方法の一例を示す断面図である。図４において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
ところで、固体撮像素子１のダイナミックレンジを拡大する目的として、ＦＤ部９１ｃに容量素子９１ｅを接続する方法が提案されている。
図４は、比較例における容量素子９１ｅの接続方法の一例を示す断面図である。図４において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
容量素子９１ｅは、基板２の表面の一部を覆う電極部９１ｅ１と、電極部９１ｅ１に対する対向電極となる基板２と、基板２と電極部９１ｅ１との間に介在される絶縁膜９１ｅ２とにより構成される。絶縁膜９１ｅ２には、酸化シリコン（ＳｉＯ2）が使用される。
比較例では、高照度時にＦＤ部９１ｃへ容量素子９１ｅを接続することで、ＦＤ部９１ｃの容量を増加させて変換効率を減少させている。しかしながら、比較例では、より低い変換効率を達成するためには大きな容量を付ける必要があり、容量素子９１ｅの占有面積が広くなってしまう。
比較例では、高照度時にＦＤ部９１ｃへ容量素子９１ｅを接続することで、ＦＤ部９１ｃの容量を増加させて変換効率を減少させている。しかしながら、比較例では、より低い変換効率を達成するためには大きな容量を付ける必要があり、容量素子９１ｅの占有面積が広くなってしまう。
（第１の実施形態による対策）
本技術の第１の実施形態では、図５に示すように、基板２の表面に掘り込まれた掘り込み部を有する容量素子１００を接続するようにしている。図５において、上記図４と同一部分には、同一符号を付して詳細な説明を省略する。
本技術の第１の実施形態では、図５に示すように、基板２の表面に掘り込まれた掘り込み部を有する容量素子１００を接続するようにしている。図５において、上記図４と同一部分には、同一符号を付して詳細な説明を省略する。
容量素子１００は、基板２の表面に対し掘り込まれた複数の掘り込み部１０１ａを有する電極部１０１と、電極部１０１に対する対向電極となる基板２と、複数の掘り込み部１０１ａに沿って形成される絶縁膜１０２とによって構成される。
図６は、基板２に対する容量素子１００の接続構成を示す斜視図である。容量素子１００の電極部１０１は、基板２に対し図６中矢印Ｘ１－Ｘ２で示す方向及び図６中矢印Ｙ１－Ｙ２で示す方向に複数の掘り込み部１０１ａ（図６中では９個の掘り込み部１０１ａを図示）を有する。
プロセスフローとしては、例えば、基板２のトレンチをパターニングとエッチングにより形成し、酸化プロセスにより絶縁膜１０２を成膜後、電極となる導電材料を成膜する。
容量素子１００は、飽和信号レベル側のダイナミックレンジを拡大する際にのみ機能させるため、変換効率調整トランジスタ（ＦＤＧ）９１ｄを介してＦＤ部９１ｃと接続される。接続方法としては、容量素子１００の電極部１０１と変換効率調整トランジスタ（ＦＤＧ）９１ｄのドレインを例えば金属配線４３ａで接続する。
容量素子１００は、飽和信号レベル側のダイナミックレンジを拡大する際にのみ機能させるため、変換効率調整トランジスタ（ＦＤＧ）９１ｄを介してＦＤ部９１ｃと接続される。接続方法としては、容量素子１００の電極部１０１と変換効率調整トランジスタ（ＦＤＧ）９１ｄのドレインを例えば金属配線４３ａで接続する。
以上の構成により、低照度時には、変換効率調整トランジスタ（ＦＤＧ）９１ｄをオフにしてＦＤ部９１ｃの容量を減少させて変換効率を大きくし、高照度時には、容量素子１００の占有面積を大きくせずにＦＤ部９１ｃの容量を増加でき、低変換効率を実現できる。
＜第１の実施形態による作用効果＞
以上のように第１の実施形態によれば、容量素子１００の容量に寄与する絶縁膜１０２の総面積が、容量素子１００の占有面積より大きいため、単位面積当たりの容量を増大させることができる。また、容量素子１００の占有面積を大きくせずに、ＦＤ部９１ｃの容量を増加できるため、フォトダイオード９１ａの受光面積の縮小に伴わずに、ダイナミックレンジを拡大することが可能となる。
以上のように第１の実施形態によれば、容量素子１００の容量に寄与する絶縁膜１０２の総面積が、容量素子１００の占有面積より大きいため、単位面積当たりの容量を増大させることができる。また、容量素子１００の占有面積を大きくせずに、ＦＤ部９１ｃの容量を増加できるため、フォトダイオード９１ａの受光面積の縮小に伴わずに、ダイナミックレンジを拡大することが可能となる。
また、第１の実施形態によれば、基板２に掘り込まれた掘り込み部１０１ａによって、容量素子１００の占有面積を大きくせずに、ＦＤ部９１ｃの容量を増加でき、低変換効率を実現できる。特に、複数の掘り込み部１０１ａを図６中矢印Ｘ１－Ｘ２で示す方向及び図６中矢印Ｙ１－Ｙ２で示す方向に沿って形成することで、ＦＤ部９１ｃの容量に寄与する絶縁膜１０２の総面積をさらに増加させることができる。
＜第１の実施形態の変形例＞
図７は、第１の実施形態の変形例として、画素９の等価回路を示す。図７において、上記図２と同一部分には同一符号を付して、詳細な説明を省略する。
容量素子１００Ａは、トランジスタ構造である。容量素子１００Ａのソースは、変換効率調整トランジスタ（ＦＤＧ）９１ｄのドレインに接続される。容量素子１００Ａのドレインは、リセットトランジスタ９１ｆのソースに接続される。
このように、変形例であっても、上記第１の実施形態と同様の作用効果が得られる。
図７は、第１の実施形態の変形例として、画素９の等価回路を示す。図７において、上記図２と同一部分には同一符号を付して、詳細な説明を省略する。
容量素子１００Ａは、トランジスタ構造である。容量素子１００Ａのソースは、変換効率調整トランジスタ（ＦＤＧ）９１ｄのドレインに接続される。容量素子１００Ａのドレインは、リセットトランジスタ９１ｆのソースに接続される。
このように、変形例であっても、上記第１の実施形態と同様の作用効果が得られる。
＜第２の実施形態＞
次に、第２の実施形態について説明する。第２の実施形態は、第１の実施形態の変形であり、複数の掘り込み部を、Ｘ方向もしくはＹ方向のいずれかに沿って形成する場合について説明する。
図８は、本技術の第２の実施形態として、基板２に対する容量素子１１０の接続構成を示す斜視図である。図８において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
次に、第２の実施形態について説明する。第２の実施形態は、第１の実施形態の変形であり、複数の掘り込み部を、Ｘ方向もしくはＹ方向のいずれかに沿って形成する場合について説明する。
図８は、本技術の第２の実施形態として、基板２に対する容量素子１１０の接続構成を示す斜視図である。図８において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
容量素子１１０の電極部１１１は、基板２に対し図８中矢印Ｘ１－Ｘ２で示す方向に複数の掘り込み部１１１ａ（図８中では３個の掘り込み部１１１ａを図示）を有する。なお、基板２に対し図８中矢印Ｙ１－Ｙ２で示す方向に複数の掘り込み部１１１ａを形成するようにしてもよい。
＜第２の実施形態による作用効果＞
以上のように第２の実施形態によれば、上記第１の実施形態と同様の作用効果が得られるとともに、レイアウトデザインルール制約に対して有利である。
以上のように第２の実施形態によれば、上記第１の実施形態と同様の作用効果が得られるとともに、レイアウトデザインルール制約に対して有利である。
＜第３の実施形態＞
次に、第３の実施形態について説明する。第３の実施形態は、第１の実施形態の変形であり、単一の掘り込み部を形成する場合について説明する。
図９は、本技術の第３の実施形態として、基板２に対する容量素子１２０の接続構成を示す斜視図である。図９において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
容量素子１２０の電極部１２１は、基板２に対し単一の掘り込み部１２１ａを有する。
次に、第３の実施形態について説明する。第３の実施形態は、第１の実施形態の変形であり、単一の掘り込み部を形成する場合について説明する。
図９は、本技術の第３の実施形態として、基板２に対する容量素子１２０の接続構成を示す斜視図である。図９において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
容量素子１２０の電極部１２１は、基板２に対し単一の掘り込み部１２１ａを有する。
＜第３の実施形態による作用効果＞
以上のように第３の実施形態によれば、上記第１の実施形態と同様の作用効果が得られるとともに、レイアウトデザインルール制約に対して有利であり、容量素子１２０の占有面積の縮小が可能となる。
以上のように第３の実施形態によれば、上記第１の実施形態と同様の作用効果が得られるとともに、レイアウトデザインルール制約に対して有利であり、容量素子１２０の占有面積の縮小が可能となる。
＜第４の実施形態＞
次に、第４の実施形態について説明する。第４の実施形態は、第１の実施形態の変形であり、断面が円形の複数の掘り込み部を、Ｘ方向及びＹ方向に沿って形成する場合について説明する。
図１０は、本技術の第４の実施形態として、基板２に対する容量素子１３０の接続構成を示す斜視図である。図１０において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
次に、第４の実施形態について説明する。第４の実施形態は、第１の実施形態の変形であり、断面が円形の複数の掘り込み部を、Ｘ方向及びＹ方向に沿って形成する場合について説明する。
図１０は、本技術の第４の実施形態として、基板２に対する容量素子１３０の接続構成を示す斜視図である。図１０において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
容量素子１３０の電極部１３１は、基板２に対し図１０中矢印Ｘ１－Ｘ２で示す方向及び図１０中矢印Ｙ１－Ｙ２で示す方向に断面が円形の複数の掘り込み部１３１ａ（図１０中では９個の掘り込み部１３１ａを図示）を有する。
＜第４の実施形態による作用効果＞
以上のように第４の実施形態によれば、上記第１の実施形態と同様の作用効果が得られる。
以上のように第４の実施形態によれば、上記第１の実施形態と同様の作用効果が得られる。
＜第５の実施形態＞
次に、第５の実施形態について説明する。第５の実施形態は、第１の実施形態の変形であり、掘り込み部の側壁に凹凸面を有する場合について説明する。
図１１（ａ）は、本技術の第５の実施形態として、基板２に対する容量素子１４０の接続構成を示す平面図である。図１１（ｂ）は、図１１（ａ）中の直線Ａ－Ａ'を垂直方向に切断した断面図である。図１１（ａ），（ｂ）において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
次に、第５の実施形態について説明する。第５の実施形態は、第１の実施形態の変形であり、掘り込み部の側壁に凹凸面を有する場合について説明する。
図１１（ａ）は、本技術の第５の実施形態として、基板２に対する容量素子１４０の接続構成を示す平面図である。図１１（ｂ）は、図１１（ａ）中の直線Ａ－Ａ'を垂直方向に切断した断面図である。図１１（ａ），（ｂ）において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
容量素子１４０の電極部１４１は、基板２に対し図１１中矢印Ｘ１－Ｘ２で示す方向に複数の掘り込み部１４１ａ（図１１中では３個の掘り込み部１４１ａを図示）を有する。
掘り込み部１４１ａは、図１１中矢印Ｙ１－Ｙ２で示す方向に沿って形成される第１の側壁面１４１ａ１と、第１の側壁面１４１ａ１と直交し図１１中矢印Ｘ１－Ｘ２で示す方向に沿って形成される第２の側壁面１４１ａ２とからなる凹凸面を有する構造であり、凹凸面の面積分だけＦＤ部９１ｃの容量に寄与する絶縁膜１０２の総面積を拡大できる。凹凸面は、基板２にトレンチを形成する際のパターンを変えることにより形成可能である。
掘り込み部１４１ａは、図１１中矢印Ｙ１－Ｙ２で示す方向に沿って形成される第１の側壁面１４１ａ１と、第１の側壁面１４１ａ１と直交し図１１中矢印Ｘ１－Ｘ２で示す方向に沿って形成される第２の側壁面１４１ａ２とからなる凹凸面を有する構造であり、凹凸面の面積分だけＦＤ部９１ｃの容量に寄与する絶縁膜１０２の総面積を拡大できる。凹凸面は、基板２にトレンチを形成する際のパターンを変えることにより形成可能である。
＜第５の実施形態による作用効果＞
以上のように第５の実施形態によれば、上記第１の実施形態と同様の作用効果が得られるとともに、凹凸面の分、ＦＤ部９１ｃの容量に寄与する絶縁膜１０２の総面積を増加させることができる。
以上のように第５の実施形態によれば、上記第１の実施形態と同様の作用効果が得られるとともに、凹凸面の分、ＦＤ部９１ｃの容量に寄与する絶縁膜１０２の総面積を増加させることができる。
＜第６の実施形態＞
次に、第６の実施形態について説明する。第６の実施形態は、第１の実施形態の変形であり、容量素子を配線層中に形成する場合について説明する。
図１２は、本技術の第６の実施形態として、配線層４３中に形成された容量素子２００を示す断面図である。図１２において、上記図５と同一部分には同一符号を付して詳細な説明を省略する。
次に、第６の実施形態について説明する。第６の実施形態は、第１の実施形態の変形であり、容量素子を配線層中に形成する場合について説明する。
図１２は、本技術の第６の実施形態として、配線層４３中に形成された容量素子２００を示す断面図である。図１２において、上記図５と同一部分には同一符号を付して詳細な説明を省略する。
容量素子２００は、複数の凸形状の突起部２０１ａ（図１２中では３個の突起部２０１ａのみ図示）を有する電極部２０１と、電極部２０１に対する対向電極部２０３と、電極部２０１と対向電極部２０３との間に配置され、複数の突起部２０１ａに沿って形成される絶縁膜２０２とによって構成される。プロセスフローとしては、例えば、容量素子２００を構成する層毎に、パターニングとエッチング、並びに成膜を繰り返すことにより形成可能である。
また、電極部２０１の突起部２０１ａは、フィン構造として捉えられ、材料にはシリコンが用いられてもよい。その場合、シリコンはエピタキシャル成長により形成可能である。
図１３は、容量素子２００とＦＤ部９１ｃとの接続構成の一例を示す断面図である。容量素子２００の電極部２０１には、基板２中のＮ型半導体領域（コンタクト）２ｅを介して変換効率調整トランジスタ９１ｄのドレインが接続されており、対向電極部２０３には電源電位ＶＤＤを印加する電圧供給源が接続される。
図１３は、容量素子２００とＦＤ部９１ｃとの接続構成の一例を示す断面図である。容量素子２００の電極部２０１には、基板２中のＮ型半導体領域（コンタクト）２ｅを介して変換効率調整トランジスタ９１ｄのドレインが接続されており、対向電極部２０３には電源電位ＶＤＤを印加する電圧供給源が接続される。
図１４は、容量素子２００とＦＤ部９１ｃとの接続構成の他の一例を示す断面図である。容量素子２００の電極部２０１には、配線層４３中の金属配線４３ｃを介して変換効率調整トランジスタ９１ｄのドレインが接続されており、対向電極部２０３には電圧供給源が接続される。
なお、容量素子２００の電極部２０１に電圧供給源を接続し、対向電極部２０３に変換効率調整トランジスタ９１ｄのドレインを接続する構成であってもよい。
なお、容量素子２００の電極部２０１に電圧供給源を接続し、対向電極部２０３に変換効率調整トランジスタ９１ｄのドレインを接続する構成であってもよい。
＜第６の実施形態による作用効果＞
以上のように第６の実施形態によれば、配線層４３の領域に余裕がある場合に、余った配線層４３の領域を活用してＦＤ部９１ｃの容量を増加できる。
また、第６の実施形態において、上記第１の実施形態と同様に、突起部２０１ａをＸ方向及びＹ方向に複数形成するようにしてもよく、上記第２の実施形態と同様に、突起部２０１ａをＸ方向またはＹ方向に複数形成するようにしてもよく、さらに、上記第５の実施形態と同様に、突起部２０１ａの側壁に凹凸面を持たせるようにしてもよい。また、上記第３の実施形態と同様に、単一の突起部２０１ａを形成するようにしてもよく、上記第４の実施形態と同様に、突起部２０１ａの断面を円形としてもよい。
以上のように第６の実施形態によれば、配線層４３の領域に余裕がある場合に、余った配線層４３の領域を活用してＦＤ部９１ｃの容量を増加できる。
また、第６の実施形態において、上記第１の実施形態と同様に、突起部２０１ａをＸ方向及びＹ方向に複数形成するようにしてもよく、上記第２の実施形態と同様に、突起部２０１ａをＸ方向またはＹ方向に複数形成するようにしてもよく、さらに、上記第５の実施形態と同様に、突起部２０１ａの側壁に凹凸面を持たせるようにしてもよい。また、上記第３の実施形態と同様に、単一の突起部２０１ａを形成するようにしてもよく、上記第４の実施形態と同様に、突起部２０１ａの断面を円形としてもよい。
＜第７の実施形態＞
次に、第７の実施形態について説明する。第７の実施形態は、第１の実施形態の変形であり、容量素子の電極部と絶縁膜の界面をモスアイ構造で形成する場合について説明する。
図１５（ａ）は、本技術の第７の実施形態として、基板２に対する容量素子３００の接続構成を示す平面図である。図１５（ｂ）は、図１５（ａ）中の直線Ｂ－Ｂ'を垂直方向に切断した断面図である。図１５（ａ），（ｂ）において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
次に、第７の実施形態について説明する。第７の実施形態は、第１の実施形態の変形であり、容量素子の電極部と絶縁膜の界面をモスアイ構造で形成する場合について説明する。
図１５（ａ）は、本技術の第７の実施形態として、基板２に対する容量素子３００の接続構成を示す平面図である。図１５（ｂ）は、図１５（ａ）中の直線Ｂ－Ｂ'を垂直方向に切断した断面図である。図１５（ａ），（ｂ）において、上記図６と同一部分には同一符号を付して詳細な説明を省略する。
容量素子３００は、基板２の表面に対し掘り込まれた複数の掘り込み部３０１ａを有する電極部３０１と、電極部３０１に対する対向電極となる基板２と、複数の掘り込み部３０１ａに沿って形成される絶縁膜３０２とによって構成される。
容量素子３００の電極部３０１は、基板２に対し図１５中矢印Ｘ１－Ｘ２で示す方向及び図１５中矢印Ｙ１－Ｙ２で示す方向に複数の掘り込み部３０１ａ（図１５中では９個の掘り込み部３０１ａを図示）を有する。
容量素子３００の電極部３０１は、基板２に対し図１５中矢印Ｘ１－Ｘ２で示す方向及び図１５中矢印Ｙ１－Ｙ２で示す方向に複数の掘り込み部３０１ａ（図１５中では９個の掘り込み部３０１ａを図示）を有する。
さらに、容量素子３００の電極部３０１は、掘り込み部３０１ａ以外の絶縁膜３０２との界面がモスアイ構造３０１ｂで形成される。第７の実施形態では、モスアイ構造３０１ｂによる凹凸面の面積分だけ容量に寄与する絶縁膜３０２の総面積を拡大できる。
プロセスフローとしては、図１６（ａ）に示すように、基板２の表面にフォトレジスト４０１が塗布され、リソグラフィ技術により、電極部３０１のモスアイ構造３０１ｂの凹部となる部分が開口するようにフォトレジスト４０１がパターン加工される。
プロセスフローとしては、図１６（ａ）に示すように、基板２の表面にフォトレジスト４０１が塗布され、リソグラフィ技術により、電極部３０１のモスアイ構造３０１ｂの凹部となる部分が開口するようにフォトレジスト４０１がパターン加工される。
そして、パターン加工されたフォトレジスト４０１に基づいて、基板２に対してドライエッチング処理を施すことにより、図１６（ｂ）に示すように、モスアイ構造３０１ｂの凹部が形成され、その後、フォトレジスト４０１が除去される。なお、モスアイ構造３０１ｂは、ドライエッチング処理ではなく、ウェットエッチング処理により形成することもできる。
次に、図１６（ｃ）に示すように、基板２の表面にフォトレジスト４０２が塗布され、リソグラフィ技術により、掘り込み部３０１ａの掘り込み部分が開口するようにフォトレジスト４０２がパターン加工される。
そして、パターン加工されたフォトレジスト４０２に基づいて、基板２に対して異方性のドライエッチング処理を施すことにより、図１６（ｄ）に示すように、掘り込み部３０１ａのトレンチ構造が形成され、その後、フォトレジスト４０２が除去される。これにより、トレンチ構造の掘り込み部３０１ａが形成される。なお、モスアイ構造３０１ｂを形成する方法は、上記のように基板２に対して凹部を形成する方法に限られず、基板２に対して凸部を形成してもよい。例えば、基板２の表面に、選択的に半導体層を例えばエピタキシャル成長することで、基板２に対して凸部を形成することができる。
＜第７の実施形態による作用効果＞
以上のように第７の実施形態によれば、掘り込み部３０１ａ以外の箇所をモスアイ構造３０１ｂとすることにより、掘り込み部３０１ａによりＦＤ部９１ｃの容量に寄与する絶縁膜３０２の総面積に加えて、モスアイ構造３０１ｂによる凹凸面の分、ＦＤ部９１ｃの容量に寄与する絶縁膜３０２の総面積を増加させることができる。
なお、上記第６の実施形態の容量素子２００にも、本技術の第７の実施形態を適用でき、この場合、突起部２０１ａ以外の箇所をモスアイ構造とすることもできる。
以上のように第７の実施形態によれば、掘り込み部３０１ａ以外の箇所をモスアイ構造３０１ｂとすることにより、掘り込み部３０１ａによりＦＤ部９１ｃの容量に寄与する絶縁膜３０２の総面積に加えて、モスアイ構造３０１ｂによる凹凸面の分、ＦＤ部９１ｃの容量に寄与する絶縁膜３０２の総面積を増加させることができる。
なお、上記第６の実施形態の容量素子２００にも、本技術の第７の実施形態を適用でき、この場合、突起部２０１ａ以外の箇所をモスアイ構造とすることもできる。
＜第８の実施形態＞
次に、第８の実施形態について説明する。第８の実施形態は、第７の実施形態の変形であり、基板に対し掘り込み部を形成することなく容量素子の電極部と絶縁膜の界面をモスアイ構造で形成する場合について説明する。
図１７（ａ）は、本技術の第８の実施形態として、基板２に対する容量素子５００の接続構成を示す平面図である。図１７（ｂ）は、図１７（ａ）中の直線Ｃ－Ｃ'を垂直方向に切断した断面図である。図１７（ａ），（ｂ）において、上記図１５と同一部分には同一符号を付して詳細な説明を省略する。
次に、第８の実施形態について説明する。第８の実施形態は、第７の実施形態の変形であり、基板に対し掘り込み部を形成することなく容量素子の電極部と絶縁膜の界面をモスアイ構造で形成する場合について説明する。
図１７（ａ）は、本技術の第８の実施形態として、基板２に対する容量素子５００の接続構成を示す平面図である。図１７（ｂ）は、図１７（ａ）中の直線Ｃ－Ｃ'を垂直方向に切断した断面図である。図１７（ａ），（ｂ）において、上記図１５と同一部分には同一符号を付して詳細な説明を省略する。
容量素子５００は、基板２の表面の一部を覆いモスアイ構造５０１ａの電極部５０１と、電極部５０１に対する対向電極となる基板２と、モスアイ構造５０１ａに沿って形成される絶縁膜５０２とによって構成される。
容量素子５００の電極部５０１は、基板２に対し図１７中矢印Ｘ１－Ｘ２で示す方向及び図１７中矢印Ｙ１－Ｙ２で示す方向にモスアイ構造５０１ａを有する。
容量素子５００の電極部５０１は、基板２に対し図１７中矢印Ｘ１－Ｘ２で示す方向及び図１７中矢印Ｙ１－Ｙ２で示す方向にモスアイ構造５０１ａを有する。
＜第８の実施形態による作用効果＞
以上のように第８の実施形態によれば、電極部５０１と絶縁膜５０２との界面をモスアイ構造５０１ａとすることにより、モスアイ構造５０１ａによる凹凸面の分、ＦＤ部９１ｃの容量に寄与する絶縁膜５０２の総面積を増加させることができる。
以上のように第８の実施形態によれば、電極部５０１と絶縁膜５０２との界面をモスアイ構造５０１ａとすることにより、モスアイ構造５０１ａによる凹凸面の分、ＦＤ部９１ｃの容量に寄与する絶縁膜５０２の総面積を増加させることができる。
＜その他の実施形態＞
上記のように、本技術は第１から第８の実施形態及び第１の実施形態の変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第８の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第８の実施形態及び第１の実施形態の変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
上記のように、本技術は第１から第８の実施形態及び第１の実施形態の変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第８の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第８の実施形態及び第１の実施形態の変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
＜電子機器への応用例＞
図１８は、本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
図１８の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。
図１８は、本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
図１８の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。
レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述した固体撮像装置の第１乃至第１４の実施形態からなる。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
ＤＳＰ回路１００３は、固体撮像素子１００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、一時的に記憶させる。
表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
記録部１００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。
操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。
本技術を適用する電子機器は、画像取込部（光電変換部）に光検出装置を用いる装置であればよく、撮像装置１０００のほか、撮像機能を有する携帯端末装置、画像読取部に光検出装置を用いる複写機などがある。
なお、本開示は以下のような構成も取ることができる。
（１）
入射した光を光電変換する光電変換部、前記光電変換部により生成された信号電荷が読み出される浮遊拡散部が形成される基板と、
前記基板の光入射側の面と反対側となる面に積層され、前記浮遊拡散部に接続され前記信号電荷を一時的に蓄積する容量素子、前記光電変換部から出力された信号電荷に対し信号処理を実行するトランジスタ、を有する配線層と、
を備え、
前記容量素子は、
前記基板の少なくとも一部を覆う第１の電極部と、
前記第１の電極部に対向する第２の電極部と、
前記第１の電極部と前記第２の電極部との間に配置され、前記容量素子の占有面積より大きい面積を有する絶縁膜と
を備える、光検出装置。
（２）
前記容量素子は、前記第１の電極部と前記絶縁膜との界面がモスアイ構造である、前記（１）に記載の光検出装置。
（３）
前記基板は、前記第２の電極部を有し、
前記第１の電極部は、前記基板に掘り込まれた掘り込み部を有し、
前記絶縁膜は、前記掘り込み部と前記基板との間に配置される、前記（１）に記載の光検出装置。
（４）
前記第１の電極部は、前記掘り込み部を複数有する、前記（３）に記載の光検出装置。
（５）
前記第１の電極部は、複数の前記掘り込み部を第１の方向及び前記第１の方向と直交する第２の方向に沿って配置する、前記（４）に記載の光検出装置。
（６）
前記第１の電極部は、複数の前記掘り込み部を第１の方向または前記第１の方向と直交する第２の方向に沿って配置される、前記（４）に記載の光検出装置。
（７）
前記第１の電極部は、単一の前記掘り込み部を有する、前記（３）に記載の光検出装置。
（８）
前記第１の電極部は、断面が円形の掘り込み部を有する、前記（３）に記載の光検出装置。
（９）
前記第１の電極部は、前記掘り込み部の側壁に凹凸面を有する、前記（３）に記載の光検出装置。
（１０）
前記絶縁膜は、掘り込み部以外の箇所がモスアイ構造である、前記（３）に記載の光検出装置。
（１１）
前記配線層は、前記第２の電極部を有し、
前記第１の電極部は、前記配線層の中で突起部を有し、
前記絶縁膜は、前記突起部と前記第２の電極部との間に配置される、前記（１）に記載の光検出装置。
（１２）
前記第１の電極部は、前記突起部を複数有する、前記（１１）に記載の光検出装置。
（１３）
前記第１の電極部は、複数の前記突起部を第１の方向及び前記第１の方向と直交する第２の方向に沿って配置する、前記（１２）に記載の光検出装置。
（１４）
前記第１の電極部は、複数の前記突起部を第１の方向または前記第１の方向と直交する第２の方向に沿って配置される、前記（１２）に記載の光検出装置。
（１５）
前記第１の電極部は、単一の前記突起部を有する、前記（１１）に記載の光検出装置。
（１６）
前記第１の電極部は、断面が円形の突起部を有する、前記（１１）に記載の光検出装置。
（１７）
前記第１の電極部は、前記突起部の側壁に凹凸面を有する、前記（１１）に記載の光検出装置。
（１８）
前記絶縁膜は、突起部以外の箇所がモスアイ構造である、前記（１１）に記載の光検出装置。
（１９）
入射した光を光電変換する光電変換部、前記光電変換部により生成された信号電荷が読み出される浮遊拡散部が形成される基板と、
前記基板の光入射側の面と反対側となる面に積層され、前記浮遊拡散部に接続され前記信号電荷を一時的に蓄積する容量素子、前記光電変換部から出力された信号電荷に対し信号処理を実行するトランジスタ、を有する配線層と、
を備え、
前記容量素子は、
前記基板の少なくとも一部を覆う第１の電極部と、
前記第１の電極部に対向する第２の電極部と、
前記第１の電極部と前記第２の電極部との間に配置され、前記容量素子の占有面積より大きい面積を有する絶縁膜と、を備える光検出装置を備えた、
電子機器。
（１）
入射した光を光電変換する光電変換部、前記光電変換部により生成された信号電荷が読み出される浮遊拡散部が形成される基板と、
前記基板の光入射側の面と反対側となる面に積層され、前記浮遊拡散部に接続され前記信号電荷を一時的に蓄積する容量素子、前記光電変換部から出力された信号電荷に対し信号処理を実行するトランジスタ、を有する配線層と、
を備え、
前記容量素子は、
前記基板の少なくとも一部を覆う第１の電極部と、
前記第１の電極部に対向する第２の電極部と、
前記第１の電極部と前記第２の電極部との間に配置され、前記容量素子の占有面積より大きい面積を有する絶縁膜と
を備える、光検出装置。
（２）
前記容量素子は、前記第１の電極部と前記絶縁膜との界面がモスアイ構造である、前記（１）に記載の光検出装置。
（３）
前記基板は、前記第２の電極部を有し、
前記第１の電極部は、前記基板に掘り込まれた掘り込み部を有し、
前記絶縁膜は、前記掘り込み部と前記基板との間に配置される、前記（１）に記載の光検出装置。
（４）
前記第１の電極部は、前記掘り込み部を複数有する、前記（３）に記載の光検出装置。
（５）
前記第１の電極部は、複数の前記掘り込み部を第１の方向及び前記第１の方向と直交する第２の方向に沿って配置する、前記（４）に記載の光検出装置。
（６）
前記第１の電極部は、複数の前記掘り込み部を第１の方向または前記第１の方向と直交する第２の方向に沿って配置される、前記（４）に記載の光検出装置。
（７）
前記第１の電極部は、単一の前記掘り込み部を有する、前記（３）に記載の光検出装置。
（８）
前記第１の電極部は、断面が円形の掘り込み部を有する、前記（３）に記載の光検出装置。
（９）
前記第１の電極部は、前記掘り込み部の側壁に凹凸面を有する、前記（３）に記載の光検出装置。
（１０）
前記絶縁膜は、掘り込み部以外の箇所がモスアイ構造である、前記（３）に記載の光検出装置。
（１１）
前記配線層は、前記第２の電極部を有し、
前記第１の電極部は、前記配線層の中で突起部を有し、
前記絶縁膜は、前記突起部と前記第２の電極部との間に配置される、前記（１）に記載の光検出装置。
（１２）
前記第１の電極部は、前記突起部を複数有する、前記（１１）に記載の光検出装置。
（１３）
前記第１の電極部は、複数の前記突起部を第１の方向及び前記第１の方向と直交する第２の方向に沿って配置する、前記（１２）に記載の光検出装置。
（１４）
前記第１の電極部は、複数の前記突起部を第１の方向または前記第１の方向と直交する第２の方向に沿って配置される、前記（１２）に記載の光検出装置。
（１５）
前記第１の電極部は、単一の前記突起部を有する、前記（１１）に記載の光検出装置。
（１６）
前記第１の電極部は、断面が円形の突起部を有する、前記（１１）に記載の光検出装置。
（１７）
前記第１の電極部は、前記突起部の側壁に凹凸面を有する、前記（１１）に記載の光検出装置。
（１８）
前記絶縁膜は、突起部以外の箇所がモスアイ構造である、前記（１１）に記載の光検出装置。
（１９）
入射した光を光電変換する光電変換部、前記光電変換部により生成された信号電荷が読み出される浮遊拡散部が形成される基板と、
前記基板の光入射側の面と反対側となる面に積層され、前記浮遊拡散部に接続され前記信号電荷を一時的に蓄積する容量素子、前記光電変換部から出力された信号電荷に対し信号処理を実行するトランジスタ、を有する配線層と、
を備え、
前記容量素子は、
前記基板の少なくとも一部を覆う第１の電極部と、
前記第１の電極部に対向する第２の電極部と、
前記第１の電極部と前記第２の電極部との間に配置され、前記容量素子の占有面積より大きい面積を有する絶縁膜と、を備える光検出装置を備えた、
電子機器。
１，１００２…固体撮像素子、２…基板、２ａ，２ｅ，９１ａ１…Ｎ型半導体領域、２ｂ，２ｃ，９１ａ２…Ｐ型半導体領域、３…画素領域、４…垂直駆動回路、５…カラム信号処理回路、６…水平駆動回路、７…出力回路、８…制御回路、９…画素、１０…画素駆動配線、１１…垂直信号線、１２…水平信号線、４１…カラーフィルタ、４２…オンチップレンズ、４３…配線層、４３ａ，４３ｂ，４３ｃ…金属配線、９１ａ…フォトダイオード、９１ｂ…転送トランジスタ、９１ｃ…浮遊拡散（ＦＤ（フローティング・ディフュージョン））部、９１ｄ…変換効率調整トランジスタ、９１ｅ，１００，１００Ａ、１１０，１２０，１３０，１４０，２００，３００，５００…容量素子、９１ｅ１，１０１，１１１，１２１，１３１，１４１，２０１，３０１，５０１…電極部、９１ｅ２，１０２，２０２，３０２，５０２…絶縁膜、９１ｆ…リセットトランジスタ、９１ｇ…増幅トランジスタ、９１ｈ…選択トランジスタ、１０１ａ，１１１ａ，１２１ａ，１３１ａ，１４１ａ，３０１ａ…堀り込み部、１４１ａ１…第１の側壁面、１４１ａ２…第２の側壁面、２０１ａ…突起部、２０３…対向電極部、３０１ｂ，５０１ａ…モスアイ構造、４０１，４０２…フォトレジスト、１０００…撮像装置、１００１…レンズ群、１００３…ＤＳＰ回路、１００４…フレームメモリ、１００５…表示部、１００６…記録部、１００７…操作部、１００８…電源部、１００９…バスライン
Claims (19)
- 入射した光を光電変換する光電変換部、前記光電変換部により生成された信号電荷が読み出される浮遊拡散部が形成される基板と、
前記基板の光入射側の面と反対側となる面に積層され、前記浮遊拡散部に接続され前記信号電荷を一時的に蓄積する容量素子、前記光電変換部から出力された信号電荷に対し信号処理を実行するトランジスタ、を有する配線層と、
を備え、
前記容量素子は、
前記基板の少なくとも一部を覆う第１の電極部と、
前記第１の電極部に対向する第２の電極部と、
前記第１の電極部と前記第２の電極部との間に配置され、前記容量素子の占有面積より大きい面積を有する絶縁膜と
を備える、光検出装置。 - 前記容量素子は、前記第１の電極部と前記絶縁膜との界面がモスアイ構造である、請求項１に記載の光検出装置。
- 前記基板は、前記第２の電極部を有し、
前記第１の電極部は、前記基板に掘り込まれた掘り込み部を有し、
前記絶縁膜は、前記掘り込み部と前記基板との間に配置される、請求項１に記載の光検出装置。 - 前記第１の電極部は、前記掘り込み部を複数有する、請求項３に記載の光検出装置。
- 前記第１の電極部は、複数の前記掘り込み部を第１の方向及び前記第１の方向と直交する第２の方向に沿って配置する、請求項４に記載の光検出装置。
- 前記第１の電極部は、複数の前記掘り込み部を第１の方向または前記第１の方向と直交する第２の方向に沿って配置される、請求項４に記載の光検出装置。
- 前記第１の電極部は、単一の前記掘り込み部を有する、請求項３に記載の光検出装置。
- 前記第１の電極部は、断面が円形の掘り込み部を有する、請求項３に記載の光検出装置。
- 前記第１の電極部は、前記掘り込み部の側壁に凹凸面を有する、請求項３に記載の光検出装置。
- 前記絶縁膜は、掘り込み部以外の箇所がモスアイ構造である、請求項３に記載の光検出装置。
- 前記配線層は、前記第２の電極部を有し、
前記第１の電極部は、前記配線層の中で突起部を有し、
前記絶縁膜は、前記突起部と前記第２の電極部との間に配置される、請求項１に記載の光検出装置。 - 前記第１の電極部は、前記突起部を複数有する、請求項１１に記載の光検出装置。
- 前記第１の電極部は、複数の前記突起部を第１の方向及び前記第１の方向と直交する第２の方向に沿って配置する、請求項１２に記載の光検出装置。
- 前記第１の電極部は、複数の前記突起部を第１の方向または前記第１の方向と直交する第２の方向に沿って配置される、請求項１２に記載の光検出装置。
- 前記第１の電極部は、単一の前記突起部を有する、請求項１１に記載の光検出装置。
- 前記第１の電極部は、断面が円形の突起部を有する、請求項１１に記載の光検出装置。
- 前記第１の電極部は、前記突起部の側壁に凹凸面を有する、請求項１１に記載の光検出装置。
- 前記絶縁膜は、突起部以外の箇所がモスアイ構造である、請求項１１に記載の光検出装置。
- 入射した光を光電変換する光電変換部、前記光電変換部により生成された信号電荷が読み出される浮遊拡散部が形成される基板と、
前記基板の光入射側の面と反対側となる面に積層され、前記浮遊拡散部に接続され前記信号電荷を一時的に蓄積する容量素子、前記光電変換部から出力された信号電荷に対し信号処理を実行するトランジスタ、を有する配線層と、
を備え、
前記容量素子は、
前記基板の少なくとも一部を覆う第１の電極部と、
前記第１の電極部に対向する第２の電極部と、
前記第１の電極部と前記第２の電極部との間に配置され、前記容量素子の占有面積より大きい面積を有する絶縁膜と、を備える光検出装置を備えた、
電子機器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020-160660 | 2020-09-25 | ||
| JP2020160660A JP2022053823A (ja) | 2020-09-25 | 2020-09-25 | 光検出装置及び電子機器 |
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| Publication Number | Publication Date |
|---|---|
| WO2022064900A1 true WO2022064900A1 (ja) | 2022-03-31 |
Family
ID=80845087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2021/030072 WO2022064900A1 (ja) | 2020-09-25 | 2021-08-17 | 光検出装置及び電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2022053823A (ja) |
| WO (1) | WO2022064900A1 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273230A (ja) * | 2002-03-19 | 2003-09-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2013161868A (ja) * | 2012-02-02 | 2013-08-19 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、及び、電子機器 |
| WO2017169882A1 (ja) * | 2016-03-31 | 2017-10-05 | ソニー株式会社 | 撮像素子、撮像素子の製造方法、及び、電子機器 |
| JP2020013909A (ja) * | 2018-07-18 | 2020-01-23 | ソニーセミコンダクタソリューションズ株式会社 | 受光素子、測距モジュール、および、電子機器 |
-
2020
- 2020-09-25 JP JP2020160660A patent/JP2022053823A/ja active Pending
-
2021
- 2021-08-17 WO PCT/JP2021/030072 patent/WO2022064900A1/ja active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273230A (ja) * | 2002-03-19 | 2003-09-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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