WO2022064893A1 - Dll回路及び測距センサ - Google Patents
Dll回路及び測距センサ Download PDFInfo
- Publication number
- WO2022064893A1 WO2022064893A1 PCT/JP2021/029711 JP2021029711W WO2022064893A1 WO 2022064893 A1 WO2022064893 A1 WO 2022064893A1 JP 2021029711 W JP2021029711 W JP 2021029711W WO 2022064893 A1 WO2022064893 A1 WO 2022064893A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- circuit
- signal
- phase
- delay
- clock
- Prior art date
Links
- 238000005259 measurement Methods 0.000 title description 10
- 238000001514 detection method Methods 0.000 claims abstract description 47
- 230000010363 phase shift Effects 0.000 claims description 68
- 230000000630 rising effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 23
- 238000000034 method Methods 0.000 description 23
- 230000004048 modification Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 230000003111 delayed effect Effects 0.000 description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 12
- 238000009825 accumulation Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 102100030346 Antigen peptide transporter 1 Human genes 0.000 description 2
- 108010023335 Member 2 Subfamily B ATP Binding Cassette Transporter Proteins 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 2
- 102100030343 Antigen peptide transporter 2 Human genes 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 102100035174 SEC14-like protein 2 Human genes 0.000 description 1
- 101800000849 Tachykinin-associated peptide 2 Proteins 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
- G01S17/02—Systems using the reflection of electromagnetic waves other than radio waves
- G01S17/06—Systems determining position data of a target
- G01S17/08—Systems determining position data of a target for measuring distance only
- G01S17/10—Systems determining position data of a target for measuring distance only using transmission of interrupted, pulse-modulated waves
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
- G01S17/88—Lidar systems specially adapted for specific applications
- G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
- G01S17/894—3D imaging with simultaneous measurement of time-of-flight at a 2D array of receiver pixels, e.g. time-of-flight cameras or flash lidar
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
- G01S7/483—Details of pulse systems
- G01S7/486—Receivers
- G01S7/4861—Circuits for detection, sampling, integration or read-out
- G01S7/4863—Detector arrays, e.g. charge-transfer gates
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
- G01S7/483—Details of pulse systems
- G01S7/486—Receivers
- G01S7/4865—Time delay measurement, e.g. time-of-flight measurement, time of arrival measurement or determining the exact position of a peak
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Definitions
- This disclosure relates to a DLL circuit and a distance measuring sensor.
- a PLL (Delay lock loop) circuit that adjusts the amount of delay (time difference) generated between a clock signal from the outside of the chip and an internal clock signal in a circuit is known.
- DLL circuits see, for example, Patent Document 1.
- the DLL circuit is also used for signal generation having a predetermined phase relationship and delay duty. For example, by switching the TAP output of the DLL circuit, it is possible to generate a signal having a desired phase relationship and delay duty.
- the conventional DLL circuit has room for improvement in that it improves the switching speed of the TAP output. For example, when resetting the DLL circuit once and switching the TAP output, it takes time from resetting to restarting the DLL, and it takes time to switch the TAP output, in other words, to switch the output signal of the DLL circuit. rice field.
- a DLL circuit includes a phase delay circuit, a selection circuit, a detection circuit, and a clock stop circuit.
- the phase delay circuit generates a plurality of delay signals having different phases according to the clock signal.
- the selection circuit selects one of the plurality of delay signals as an output signal according to the set signal.
- the detection circuit detects the timing of switching the set signal.
- the clock stop circuit stops the input of the clock signal to the phase delay circuit for a predetermined period including the timing detected by the detection circuit.
- Each of the one or more embodiments (including examples, application examples, and modifications) described below can be implemented independently. On the other hand, at least a part of the plurality of embodiments described below may be carried out in combination with at least a part of other embodiments as appropriate. These plurality of embodiments may contain novel features that differ from each other. Therefore, these plurality of embodiments may contribute to solving different purposes or problems, and may have different effects.
- FIG. 1 is a diagram for explaining a configuration example of the signal generation circuit 100A.
- the signal generation circuit 100A includes a PLL circuit 110A and a frequency dividing circuit 120, and shifts the phase of the Clock signal by a shift phase amount corresponding to the TAP selection signal to generate a phase shift clock signal. More specifically, the DLL circuit 110A shifts the phase of the Clock signal by a shift phase amount corresponding to the TAP selection signal to generate a phase shift signal.
- the frequency dividing circuit 120 divides the phase shift signal generated by the DLL circuit 110A to generate a phase shift clock signal.
- the PLL circuit 110A includes a phase comparator 111, a charge pump (CP) 112, a low-pass filter (LPF) 113, a phase delay circuit (Delay Line) 114, and a selection circuit (MUX: multiplexer) 115.
- CP charge pump
- LPF low-pass filter
- MUX multiplexer
- the phase delay circuit 114 has a delay stage configured by connecting a plurality of voltage control delay circuits 114_1 to 114_N in series.
- the Nth delay signal generated by the voltage control delay circuit 114_N in the final stage of the delay stage is input to the phase comparator 111.
- the nth delay signal generated by the voltage control delay circuit 114_n (n is an integer of 1 or more and N or less) of each stage of the delay stage is input to the selection circuit 115.
- the phase comparator 111 compares the phases of the Clock signal and the Nth delay signal, and outputs a control signal according to the comparison result to the charge pump 112.
- the charge pump 112 charges and discharges according to a control signal to generate a control voltage.
- the control voltage is input to each voltage control delay circuit 114_n of the phase delay circuit 114 after the high frequency component is removed by the low-pass filter 113.
- the selection circuit 115 selects one from the nth delay signal input from the phase delay circuit 114 according to the TAP selection signal, and outputs it as a phase shift signal to the frequency division circuit 120 in the subsequent stage.
- the selection circuit 115 outputs a phase shift signal by selecting (switching) the TAP from which the nth delay signal is output.
- the frequency dividing circuit 120 has, for example, at least one flip-flop, and divides the phase shift signal output by the DLL circuit 110A to generate a phase shift clock signal.
- the frequency dividing circuit 120 divides the period of the phase shift signal twice to generate a phase shift clock signal.
- FIGS. 2 and 3 are diagrams for explaining switching of the shift phase amount of the phase shift signal of the DLL circuit 110A.
- FIG. 2 shows switching of the shift phase amount when the duty ratio of the Clock signal input to the DLL circuit 110A is ideally small.
- FIG. 2A is a Clock signal input to the DLL circuit 110A.
- (B) to (f) of FIG. 2 are examples of delay signals output from the TAP of each voltage control delay circuit 114_n of the phase delay circuit 114.
- (B) shows a delay signal having a shift phase amount of 0 degrees with respect to the Clock signal, and (c) shows a delay signal having a shift phase amount of 90 degrees with respect to the Clock signal.
- (D) shows a delay signal having a shift phase amount of 180 degrees with respect to the Clock signal, and (e) shows a delay signal having a shift phase amount of 270 degrees with respect to the Clock signal.
- (F) shows a delay signal having a shift phase amount of 360 degrees with respect to the Clock signal, that is, a delay signal delayed by one cycle from the Clock signal.
- the selection circuit 115 selects one from the delay signals (b) to (f) by switching the TAP, and outputs a phase shift signal.
- 2 (g) and 2 (h) are examples of phase shift signals output by the selection circuit 115.
- FIG. 2 (g) shows a phase shift signal when the shift phase amount is switched from 0 degree to 270 degrees at time t1.
- the selection circuit 115 outputs the delay signal of (b) before the time t1 as the phase shift signal, and outputs the delay signal of (e) after the time t1.
- (h) in FIG. 2 shows a phase shift signal when the shift phase amount is switched from 270 degrees to 0 degrees at time t1.
- the selection circuit 115 outputs the delay signal of (e) before the time t1 and outputs the delay signal of (a) after the time t1 as the phase shift signal.
- (I) and (j) of FIG. 2 are examples of phase shift clock signals generated by the frequency dividing circuit 120.
- (I) shows a phase shift clock signal obtained by dividing the phase shift signal shown in FIG. 2 (g) by a double period.
- (j) shows a phase shift clock signal obtained by dividing the phase shift signal shown in FIG. 2 (h) by a double period.
- the duty ratio of the clock signal is ideally small, but the duty ratio of the clock signal actually input to the DLL circuit 110A has a predetermined magnitude.
- the duty ratio of the Clock signal shown in FIG. 3A is 50%.
- a delay signal is output from the TAP of each voltage control delay circuit 114_n of the phase delay circuit 114.
- the duty ratio is 50% and the phases are 0 degree, 90 degree, 180 degree, 270 degree and 360, respectively.
- a delayed signal shifted in degrees is output.
- the selection circuit 115 selects one of the delay signals shown in FIGS. 3 (b) to 3 (f) and outputs it as a phase shift signal.
- 3 (g) and 3 (h) are examples of phase shift signals output by the selection circuit 115.
- FIG. 3 (g) shows a phase shift signal when the shift phase amount is switched from 0 degree to 270 degrees at time t1.
- the selection circuit 115 outputs the delay signal of (b) before the time t1 as the phase shift signal, and outputs the delay signal of (e) after the time t1.
- the duty ratio of the delay signal is 50%. Therefore, as shown by the arrow in FIG. 3 (g), an unnecessary edge is generated at time t1 when the shift phase amount of the delay signal is switched from 0 degree to 270 degrees.
- FIG. 3H shows a phase shift signal when the shift phase amount is switched from 270 degrees to 0 degrees at time t1.
- the selection circuit 115 outputs the delay signal of (e) before the time t1 and outputs the delay signal of (a) after the time t1 as the phase shift signal.
- phase shift clock signal generated by the frequency dividing circuit 120 in the subsequent stage becomes the desired signal.
- the signal will be inverted.
- the DLL circuit 110A when switching the shift phase amount, the DLL circuit 110A is reset once, the shift phase amount is switched, and the DLL circuit 110A is started again. As a result, the generation of unnecessary edges and the disappearance of necessary edges at the time of switching were suppressed.
- this disclosure proposes a method capable of shortening the switching time of the shift phase amount, in other words, improving the switching speed of the output signal output from the DLL circuit.
- FIG. 4 is a diagram for explaining a configuration example of the signal generation circuit 100 according to the first embodiment of the present disclosure.
- the same components as those in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted.
- the signal generation circuit 100 includes a PLL circuit 110 and a frequency dividing circuit 120, and shifts the phase of the Clock signal while switching the shift phase amount according to the TAP switching signal to generate a phase shift clock signal.
- the DLL circuit 110 includes, in addition to the configuration of the DLL circuit 110A of FIG. 1, a Lock stop circuit 116 and a signal switching detection circuit 117.
- the clock stop circuit 116 is a clock signal so that the clock signal (an example of a reference clock signal) is not input to the phase delay circuit 114 and the phase comparator 111 for a predetermined period including the timing of switching the TAP according to the TAP switching signal. To stop.
- the Clock stop circuit 116 stops the Clock signal in response to an instruction from the signal switching detection circuit 117.
- the signal switching detection circuit 117 is an example of a detection circuit, and detects the timing of switching the TAP.
- the signal switching detection circuit 117 detects the timing of switching the TAP based on the TAP switching signal, and outputs a Clock stop signal instructing the Clock signal to be stopped for a predetermined period to the Clock stop circuit 116.
- the signal switching detection circuit 117 detects the timing of switching the TAP according to the TAP switching signal, the TAP selection signal (an example of the setting signal) is switched and the delay signal generated by the phase delay circuit 114 (an example of the delay clock signal). Switches the TAP that is output.
- FIG. 5 is a diagram for explaining the stop of the Clock signal by the Clock stop circuit 116 according to the first embodiment of the present disclosure.
- the signal switching detection circuit 117 detects the switching of the TAP at the time t0 and switches the TAP at the time t1.
- a Clock signal having a duty ratio of 50% is input to the DLL circuit 110, for example.
- the duty ratio is 50% and the phase is shifted to 0 degree, 90 degree, 180 degree, 270 degree and 360 degree, respectively.
- the delayed signal is output.
- the clock stop circuit 116 stops the clock signal for a predetermined period (2 clocks in FIG. 5) after the detection.
- each TAP does not output a delay signal after a delay corresponding to each shift phase amount after the Clock signal is stopped. Then, when two clocks have elapsed since the Clock signal was stopped, the delay signal is output again after the delay corresponding to each shift phase amount.
- the selection circuit 115 selects one of the delay signals shown in FIGS. 5 (b) to 5 (f) in response to an instruction from the signal switching detection circuit 117, and outputs it as a phase shift signal.
- 5 (g) and 5 (h) are examples of phase shift signals output by the selection circuit 115.
- FIG. 5 (g) shows a phase shift signal when the shift phase amount is switched from 0 degree to 270 degrees at time t1.
- the selection circuit 115 outputs the delay signal of (b) before the time t1 as the phase shift signal, and outputs the delay signal of (e) after the time t1.
- the delay signals in FIGS. 5 (b) and 5 (e) are stopped for a period delayed by a predetermined shift phase amount from the period in which the clock signal is stopped, respectively. Therefore, as shown in FIG. 5 (g), at the time t1 when the shift phase amount is switched, the output of both the delay signals of FIGS. 5 (b) and 5 (e) is stopped, so that the phase shift signal is unnecessary. Edge does not occur.
- FIG. 5H shows a phase shift signal when the shift phase amount is switched from 270 degrees to 0 degrees at time t1.
- the selection circuit 115 outputs the delay signal of (e) before the time t1 as the phase shift signal, and outputs the delay signal of (b) after the time t1.
- the delay signals of FIGS. 5 (b) and 5 (e) are stopped for a period delayed by a predetermined shift phase amount from the period in which the clock signal is stopped, respectively. Therefore, as shown in FIG. 5 (g), at the time t1 when the shift phase amount is switched, the output of both the delay signals of FIGS. 5 (b) and 5 (e) is stopped, and the phase shift signal is edged in the first place. Does not occur. Therefore, the edge that should be generated in the phase shift signal does not disappear.
- the clock stop circuit 116 stops the clock signal for a predetermined period including the timing of switching the TAP, thereby suppressing the generation of unnecessary edges in the phase shift signal and the disappearance of necessary edges. can do.
- a desired signal can be output from the frequency dividing circuit 120 without inverting the phase shift clock signal.
- the delay signals having a shift phase amount of 0 degrees and 360 degrees have the same rising and falling timings, but the output is stopped for a period of time. different.
- the signal is different. More specifically, the period during which the phase shift signal stops outputting is different.
- FIG. 5 (i) shows a phase shift signal when the shift phase amount is switched from 360 degrees to 0 degrees
- FIG. 5 (j) shows the shift phase amount switched from 0 degrees to 360 degrees.
- the phase shift signal of the case is shown.
- the period in which the output is stopped is longer when the shift phase amount is switched from 0 degrees to 360 degrees than when the shift phase amount is switched from 360 degrees to 0 degrees. Become.
- FIGS. 5 (m) and 5 (n) show phase shift clock signals obtained by dividing the phase shift signals shown in FIGS. 5 (i) and 5 (j) by a factor of two, respectively.
- the phase shift clock signal when the shift phase amount is switched from 360 degrees to 0 degrees and the phase when the shift phase amount is switched from 0 degrees to 360 degrees.
- the shift clock signal is a signal that is inverted from each other.
- the clock stop circuit 116 stops the clock signal for a predetermined period including the timing of switching the TAP, so that the shift phase amount is switched from 0 degree to 360 degree and from 360 degree to 0 degree. It is possible to distinguish from the case.
- FIG. 6 is a diagram showing a configuration example of the DLL circuit 110 according to the first embodiment of the present disclosure.
- the clock stop circuit 116 of the DLL circuit 110 outputs or stops the clock signal (an example of the reference clock signal) input to the DLL circuit 110 according to the clock stop signal output by the signal switching detection circuit 117. Further, the Clock stop circuit 116 generates a PD control signal for stopping the operation of the phase comparator 111 in response to the Lock stop signal.
- the Lock stop circuit 116 includes an AND gate circuit and an OR gate circuit as logic gate circuits.
- a Clock signal and a signal obtained by inverting the Clock stop signal are input to the AND gate circuit.
- the Clock stop circuit 116 stops the Clock signal by outputting the Low signal regardless of the Clock signal during the Clock stop period.
- a Lock stop signal and a signal obtained by inverting the reset (XCLR) signal are input to the OR gate circuit.
- the Clock stop circuit 116 outputs a PD control signal for stopping the operation of the phase comparator 111 during the Lock stop period from the OR gate circuit.
- the signal switching detection circuit 117 includes a synchronization circuit 1171, a switching circuit 1172, and a stop control circuit 1173.
- the synchronization circuit 1171 is a circuit provided so that the metastable does not occur in the switching circuit 1172 and the stop control circuit 1173.
- the synchronization circuit 1171 is configured to include a two-stage flip-flop.
- the synchronization circuit 1171 of FIG. 6 is an example, and any circuit can be configured as long as it is a circuit for avoiding the metastable in the flip-flop in the subsequent stage.
- the switching circuit 1172 includes a first flip-flop group 1174, a second flip-flop group 1175, and a selection circuit 1176.
- the switching circuit 1172 sequentially switches a plurality of TAP settings according to the TAP switching signal and outputs the TAP setting signal as a TAP selection signal to switch the delay signal output from the DLL circuit 110.
- the first flip-flop group 1174 includes a plurality of flip-flops connected in multiple stages. In FIG. 6, the first flip-flop group 1174 includes four stages of flip-flops.
- the output signal of the synchronization circuit 1171 is input to the clock input terminal of the odd-numbered flip-flop via the flip-flop. Further, a signal obtained by inverting the output signal of the synchronization circuit 1171 via the flip-flop is input to the clock input terminal of the even-numbered flip-flop.
- the input terminals of the second and subsequent flip-flops of the first flip-flop group 1174 are connected to the output terminals of the flip-flops of the previous stage.
- a signal of a predetermined voltage is applied to the input terminal of the flip-flop of the first stage.
- the second flip-flop group 1175 includes a plurality of flip-flops. In FIG. 6, the second flip-flop group 1175 includes three flip-flops.
- a Clock signal is input to the clock input terminals of the plurality of flip-flops included in the second flip-flop group 1175 via the NOT gate circuit. Further, the input terminals of the plurality of flip-flops are connected to the output terminals of the flip-flops of the first flip-flop group 1174, respectively, and the output signals of each stage of the first flip-flop group 1174 are input. The output signals of the plurality of flip-flops included in the second flip-flop group 1175 are input to the selection circuit 1176, respectively.
- the selection circuit 1176 is based on the signal input from the second flip-flop group 1175, and corresponds to the rise or fall of the TAP switching signal, and has a plurality of TAP settings (four TAP settings 1 to 4 in the example of FIG. 6). ) Is selected and output.
- TAP settings 1 to 4 are stored in, for example, a register (not shown).
- the selection circuit 1176 sequentially switches and outputs the TAP settings 1 to 4 stored in the register based on the signal input from the second flip-flop group 1175. As a result, TAP switching is performed and the delay signal output from the DLL circuit 110 is switched.
- the stop control circuit 1173 detects the timing of switching the TAP based on the TAP switching signal.
- the stop control circuit 1173 inputs the Clock stop signal to the Clock stop circuit 116 so as to stop the input of the Clock signal for a predetermined period including the detected timing.
- the stop circuit 1173 includes a plurality of flip-flops (three stages in FIG. 6) connected in multiple stages and an XOR gate circuit as a logic gate circuit.
- a Clock signal is input to the clock input terminals of a plurality of flip-flops via a NOT gate circuit.
- the input terminals of the second and subsequent flip-flops are connected to the output terminals of the flip-flops of the previous stage.
- the output signal of the synchronization circuit 1171 is input to the input terminal of the flip-flop of the first stage.
- the output signal of the flip-flop of the first stage and the output signal of the flip-flop of the final stage are input to the XOR gate circuit.
- the output signal of the XOR gate circuit is input to the Lock stop circuit 116 as a Lock stop signal.
- FIG. 7 is a diagram for explaining an example of the Clock stop signal according to the embodiment of the present disclosure.
- FIG. 7A shows a Clock signal input to the DLL circuit 110. Since the clock signal is input to the stop control circuit 1173 via the NOT gate circuit (see FIG. 6), the signal in which the clock signal shown in FIG. 7A is inverted is input to the stop control circuit 1173. ..
- FIG. 7B shows a TAP switching signal input to the stop control circuit 1173.
- a TAP switching signal is input to the stop control circuit 1173 via the synchronization circuit 1171 (see FIG. 6).
- the TAP switching signal shown in FIG. 7B switches from Low to High at time t01 (rising) and switches from High to Low at time t11 (falling).
- FIG. 7C shows the first-stage output signal output by the first-stage flip-flop among the multiple-stage flip-flops of the stop control circuit 1173 (see A1 in FIG. 6).
- FIG. 7D shows the final stage output signal output by the final stage flip-flop among the plurality of stages of flip-flops included in the stop control circuit 1173 (see A2 in FIG. 6).
- the first stage output signal is changed from Low to High at the timing (next falling, time t02) when the Clock signal is switched to Low after the time t01 when the TAP switching signal is switched from Low to High. Switch to.
- the first stage output signal is switched from High to Low at the timing when the Clock signal is switched to Low (next fall, time t12) after the time t11 when the TAP switching signal is switched from High to Low.
- the final stage output signal switches from Low to High and from Low to High with a delay of 2 clocks from the first stage output signal. Therefore, as shown in FIG. 7D, the final stage output signal switches from Low to High at time t03, and switches from High to Low at time t13.
- the first stage output signal and the last stage output signal are input to the XOR gate circuit of the stop control circuit 1173.
- the XOR gate circuit outputs a signal that becomes High during the period from time t02 to time t03, from time t12 to time t13, and Low during other periods, as a Clock stop signal.
- the Clock stop circuit 116 stops the output of the Clock signal and outputs the Low signal during the period when the Clock stop signal is High. As a result, as shown in FIG. 7 (f), a Clock signal that becomes Low is input to the phase delay circuit 114 (Delay line) during the Clock stop period.
- FIG. 8 is a flowchart showing an operation example of the DLL circuit 110 according to the first embodiment of the present disclosure.
- TAP setting 1 (see FIG. 6) is first selected as the signal output from the DLL circuit 110 (step S102).
- the DLL circuit 110 determines whether or not the TAP switching signal has been detected (step S103). Specifically, the DLL circuit 110 detects the TAP switching signal at the edge where the high and low of the input TAP switching signal are switched.
- step S103 If the DLL circuit 110 does not detect the TAP switching signal (step S103; No), that is, if the edge of the TAP switching signal is not detected, the process returns to step S103.
- step S103 when the DLL circuit 110 detects the TAP switching signal (step S103; Yes), that is, when the edge of the TAP switching signal is detected, the DLL circuit 110 stops the operation of the phase comparator 111 and inputs the Lock signal. Is stopped (step S104). As a result, the signals output from all the TAPs of the phase delay circuit 114 (Delay line) become "0" (Low) (step S105).
- the DLL circuit 110 switches the TAP for outputting the delay signal (step S106), restarts the operation of the phase comparator 111, and restarts the input of the clock signal (step S109).
- the TAP setting in which n is increased by 1 is selected as the next TAP setting n (step S108).
- the DLL circuit 110 determines whether or not the number of TAP settings switched (TAP settings) is smaller than the set number (set number) (step S109). If the TAP setting is smaller than the set number (step S109; Yes), the process returns to step S103, and if the TAP setting is equal to or greater than the set number (step S109; No), the DLL circuit 110 ends the TAP switching process.
- TAP settings the number of TAP settings switched
- set number set number
- the TAP switching process is terminated, but the present invention is not limited to this.
- the process may return to step S102 and the DLL circuit 110 may repeatedly switch the TAP settings.
- FIG. 9 is a diagram for explaining an example of the TAP of the phase delay circuit 114 according to the first embodiment of the present disclosure.
- FIG. 10 is a timing chart for explaining a TAP switching operation example according to the first embodiment of the present disclosure.
- the phase delay circuit 114 has eight voltage control delay circuits 114_1 to 114_8, and delay signals from nine TAP0 to TAP8 extending from the input or output of each voltage control delay circuit 114_1 to 114_8. Is to be output.
- a delay signal in which the phase of the Clock signal is shifted by k ⁇ 360 degrees / 8 is output.
- the DLL circuit 110 performs the TAP switching operation by sequentially switching the TAP settings 1 to 4.
- the TAP setting 1 is a TAP setting for selecting a shift phase amount of 0 degrees, that is, TAP 0.
- the TAP setting 2 is a TAP setting that selects the shift phase amount of 45 degrees, that is, TAP1.
- the TAP setting 3 is a TAP setting that selects the shift phase amount of 90 degrees, that is, TAP2.
- the TAP setting 4 is a TAP setting that selects the shift phase amount of 45 degrees, that is, TAP1.
- the DLL circuit 110 starts starting at time t21, and first selects TAP setting 1 at time t22 after lockup (corresponding to steps S101 and S102 in FIG. 8).
- the selection circuit 115 MUX
- a delay signal whose phase is delayed by 0 degrees from the Clock signal is output.
- the DLL circuit 110 detects that the TAP switching signal has changed from Low to High at time t23, the DLL circuit 110 clocks the Clock signal during the clock stop period (2 clocks in FIG. 10) so that the Clock signal is not input to the phase delay circuit 114. Minutes) Stop.
- the DLL circuit 110 switches the TAP setting from the TAP setting 1 to the TAP setting 2 during the clock stop period.
- MUX selection circuit 115
- the DLL circuit 110 When the DLL circuit 110 detects that the TAP switching signal has changed from High to Low at time t24, the DLL circuit 110 stops the clock signal for a clock stop period (two clocks in FIG. 10) so that the clock signal is not input to the phase delay circuit 114. do.
- the DLL circuit 110 switches the TAP setting from the TAP setting 2 to the TAP setting 3 during the clock stop period.
- MUX the output of the selection circuit 115
- the DLL circuit 110 When the DLL circuit 110 detects that the TAP switching signal has changed from Low to High at time t25, the DLL circuit 110 stops the Clock signal for a clock stop period (two clocks in FIG. 10) so that the Clock signal is not input to the phase delay circuit 114. do.
- the DLL circuit 110 switches the TAP setting from the TAP setting 3 to the TAP setting 4 during the clock stop period.
- MUX the output of the selection circuit 115
- the DLL circuit 110 When the DLL circuit 110 detects that the TAP switching signal has changed from High to Low at time t26, it may return to TAP setting 1 and repeat TAP switching. Alternatively, even if it is detected that the TAP switching signal has changed from High to Low at time t26, the DLL circuit 110 may not perform TAP switching while maintaining the TAP setting 4.
- the TAP setting switched by the DLL circuit 110 is set to four, but the setting is not limited to this.
- the TAP setting switched by the DLL circuit 110 may be 3 or less, or 5 or more.
- the shift phase amount corresponding to each TAP setting described above is an example, and can be arbitrarily set according to the number of voltage control delay circuits 114_n of the phase delay circuit 114 and the TAP to be selected.
- the DLL circuit 110 stops the Clock signal for a predetermined period including the switching timing when the TAP is switched, that is, the shift phase amount of the delay signal is switched. As a result, the DLL circuit 110 can perform the TAP switching operation at a higher speed without adversely affecting the circuit in the subsequent stage (dividing circuit 120 in FIG. 4).
- the DLL circuit 110 switches the TAP at the edge of the TAP switching signal, but the present invention is not limited to this.
- the DLL circuit 110B may switch the TAP at either the rising edge or the falling edge, for example.
- FIG. 11 is a diagram for explaining a configuration example of the DLL circuit 110B according to the first modification of the present disclosure.
- FIG. 11 mainly shows the configuration of the signal switching detection circuit 117B.
- the signal switching detection circuit 117B shown in FIG. 11 is different from the signal switching detection circuit 117 shown in FIG. 6 in that the stop control circuit 1173B includes an AND gate circuit instead of the XOR gate circuit as a logic gate circuit.
- An output signal of the flip-flop of the first stage and a signal obtained by inverting the output signal of the flip-flop of the final stage are input to the AND gate circuit.
- the signal switching detection circuit 117B shown in FIG. 11 is signal switching shown in FIG. 6 in that the TAP switching signal is input to the clock input terminal of the even-stage flip-flop of the first flip-flop group 1174 without inverting. It is different from the detection circuit 117.
- the DLL circuit 110B can switch the TAP at the rising edge of the TAP switching signal.
- the clock stop period in which the DLL circuit 110 stops the Clock signal is set to two clocks, but the present invention is not limited to this.
- the DLL circuit 110C may stop the Lock signal input to the phase delay circuit 114 for, for example, one clock or three or more clocks.
- FIG. 12 is a diagram for explaining a configuration example of the DLL circuit 110C according to the second modification of the present disclosure.
- FIG. 12 mainly shows the configuration of the signal switching detection circuit 117C.
- the signal switching detection circuit 117C shown in FIG. 12 differs from the stop control circuit 1173 shown in FIG. 6 in that the number of flip-flop stages included in the stop control circuit 1173C is five.
- the DLL circuit 110C stops the Clock signal for 4 clocks including the timing of switching the TAP.
- the DLL circuit 110C can change the clock stop period by changing the number of flip-flop stages included in the stop control circuit 1173C.
- an indirect ToF (Time of Flight) method will be described as one of the distance measuring methods applied to the second embodiment in order to facilitate understanding.
- the indirect ToF method for example, the light source light modulated by PWM (Pulse Width Modulation) (for example, laser light in the infrared region) is irradiated to the object to be measured, the reflected light is received by the light receiving element, and the received reflection is received.
- PWM Pulse Width Modulation
- FIG. 13 is a block diagram showing an example of the configuration of an electronic device using the distance measuring device applied to the second embodiment of the present disclosure.
- the electronic device 1 includes a distance measuring device 10 and an application unit 20.
- the application unit 20 is realized by running a program on, for example, a CPU (Central Processing Unit), requests the distance measuring device 10 to execute distance measurement, and measures distance information or the like as a result of distance measurement. Receive from device 10.
- a CPU Central Processing Unit
- the distance measuring device 10 includes a light source unit 11, a light receiving unit 12, and a distance measuring processing unit 13.
- the light source unit 11 includes, for example, a light emitting element that emits light having a wavelength in the infrared region, and a drive circuit that drives the light emitting element to emit light.
- a light emitting element included in the light source unit 11 for example, an LED (Light Emitting Diode) may be applied.
- a VCSEL Very Cavity Surface Emitting LASER
- the light emitting element of the light source unit 11 emits light is described as "the light source unit 11 emits light”.
- the light receiving unit 12 includes, for example, a light receiving element that detects light having a wavelength in the infrared region, and a signal processing circuit that outputs a pixel signal corresponding to the light detected by the light receiving element.
- a photodiode may be applied as the light receiving element included in the light receiving unit 12.
- the light receiving element included in the light receiving unit 12 receives light is described as “the light receiving unit 12 receives light”.
- the distance measuring processing unit 13 executes the distance measuring processing in the distance measuring device 10 in response to, for example, a distance measuring instruction from the application unit 20. For example, the distance measuring processing unit 13 generates a light source control signal for driving the light source unit 11 and supplies it to the light source unit 11. Further, the distance measuring processing unit 13 controls the light reception by the light receiving unit 12 in synchronization with the light source control signal supplied to the light source unit 11. For example, the distance measuring processing unit 13 generates an exposure control signal for controlling the exposure period in the light receiving unit 12 in synchronization with the light source control signal, and supplies the light receiving unit 12. The light receiving unit 12 outputs a valid pixel signal within the exposure period indicated by the exposure control signal.
- the distance measuring processing unit 13 calculates the distance information based on the pixel signal output from the light receiving unit 12 in response to the light reception. Further, the distance measuring processing unit 13 may generate predetermined image information based on the pixel signal. The distance measuring processing unit 13 passes the distance information and the image information calculated and generated based on the pixel signal to the application unit 20.
- the distance measuring processing unit 13 generates a light source control signal for driving the light source unit 11 and supplies it to the light source unit 11 in accordance with an instruction from the application unit 20, for example, to execute the distance measuring. ..
- the distance measuring processing unit 13 generates a light source control signal modulated into a rectangular wave having a predetermined duty by PWM, and supplies the light source control signal to the light source unit 11.
- the distance measuring processing unit 13 controls the light received by the light receiving unit 12 based on the exposure control signal synchronized with the light source control signal.
- the light source unit 11 irradiates light modulated according to the light source control signal generated by the distance measuring processing unit 13.
- the light source unit 11 blinks and emits light according to a predetermined duty according to the light source control signal.
- the light emitted from the light source unit 11 is emitted from the light source unit 11 as emission light 30.
- the emitted light 30 is reflected by, for example, the object to be measured 31, and is received by the light receiving unit 12 as the reflected light 32.
- the light receiving unit 12 supplies a pixel signal corresponding to the light received by the reflected light 32 to the distance measuring processing unit 13.
- the distance measuring processing unit 13 executes light reception by the light receiving unit 12 a plurality of times in different phases for each light receiving element.
- the distance measuring processing unit 13 calculates the distance D to the object to be measured based on the difference between the pixel signals due to the light reception in different phases.
- FIG. 14 is a diagram for explaining the principle of the indirect ToF method.
- light modulated by a sine wave is used as the emission light 30 emitted by the light source unit 11.
- the reflected light 32 is ideally a sine wave having a phase difference phase corresponding to the distance D with respect to the emitted light 30.
- the distance measuring processing unit 13 samples the pixel signal that has received the reflected light 32 a plurality of times for each phase, and acquires a light amount value (pixel signal value) indicating the amount of light for each sampling.
- the light quantity values C0, C90, C180 and C270 are set in each phase of phase 0 degree, phase 90 degree, phase 180 degree and phase 270 degree, which are 90 degrees different from each other with respect to the emitted light 30. get.
- the distance information is calculated based on the difference between the sets of light intensity values whose phases differ by 180 degrees among the 0 degree, 90 degree, 180 degree and 270 degree of each phase.
- FIG. 15 is a diagram showing an example in which the emitted light 30 from the light source unit 11 is a rectangular wave modulated by PWM.
- the emitted light 30 by the light source unit 11 and the reflected light 32 reaching the light receiving unit 12 are shown.
- the light source unit 11 periodically blinks with a predetermined duty to emit the emitted light 30.
- the period in which the exposure control signal is in the high state is defined as the exposure period in which the light receiving element of the light receiving unit 12 outputs a valid pixel signal.
- the emitted light 30 is emitted from the light source unit 11 at the time point t0, and the emitted light 30 is emitted by the measured object at the time point t1 after a delay corresponding to the distance D from the time point t0 to the object to be measured.
- the reflected reflected light 32 reaches the light receiving unit 12.
- the light receiving unit 12 starts an exposure period of 0 degree in phase in synchronization with the time point t0 of the emission timing of the emission light 30 in the light source unit 11 according to the exposure control signal from the distance measuring processing unit 13. Similarly, the light receiving unit 12 starts an exposure period of 90 degrees in phase, 180 degrees in phase, and 270 degrees in phase according to the exposure control signal from the distance measuring processing unit 13.
- the exposure period in each phase follows the duty of the emitted light 30.
- the exposure periods of each phase are shown to be in parallel in time, but in reality, the light receiving unit 12 has the exposure periods of each phase sequentially.
- the specified light intensity values C0, C90, C180 and C270 for each phase are acquired.
- the arrival timing of the reflected light 32 is the time point t1, t2, t3, ...
- the light amount value C0 at the phase 0 degree includes the time point t0 from the time point t0 to the phase 0 degree. It is acquired as an integral value of the amount of received light up to the end of the period.
- the light amount value C180 is from the start time of the exposure period at the phase 180 degrees to the time when the reflected light 32 included in the exposure period falls. It is acquired as an integrated value of the amount of received light up to t2.
- the period during which the reflected light 32 reaches within each exposure period is the same as in the case of the above-mentioned phases 0 degrees and 180 degrees.
- the integrated value of the received light amount of is acquired as the light amount values C90 and C270.
- the difference I and the difference Q are obtained based on the combination of the light quantity values whose phases differ by 180 degrees as shown in the following equations (1) and (2).
- I C0-C180 ...
- Q C90-C270 ...
- phase difference phase is calculated by the following equation (3).
- the phase difference phase is defined in the range of (0 ⁇ phase ⁇ 2 ⁇ ).
- phase tan-1 (Q / I)... (3)
- the distance information Depth is calculated assuming that the change in the brightness of the irradiation light is a sine wave, but the light actually emitted from the light source unit 11 is a square wave as shown in FIG. be.
- a periodic error hereinafter referred to as a cyclic error
- the distance measuring device 10 is generated by shifting, for example, an exposure control signal (hereinafter, also referred to as a drive pulse signal) to a plurality of phases in a time division within one frame period.
- an exposure control signal hereinafter, also referred to as a drive pulse signal
- the irradiation light irradiated by the square wave is approximated to a sine wave (pseudo-sine and cosine).
- FIG. 16 is a diagram for explaining the charge accumulation time of each phase to be shifted within one frame period.
- FIG. 16 shows the charge accumulation time (integration time) of each phase of 0 degree, 45 degree, and 90 degree.
- the phase of the drive pulse signal is shifted by 0 degree, 45 degree, and 90 degree.
- the phase of the drive pulse signal is shifted so that the period for shifting the phase is 1: ⁇ 2: 1. That is, assuming that the length of the period for shifting the phase of the drive pulse signal by 0 degrees is 1, the length of the period for shifting 90 degrees is ⁇ 2, and the length of the period for shifting 45 degrees is 1. Adjust the period of shift. As a result, the ratio of the charge accumulation time (integration time) of each phase of 0 degree, 45 degree, and 90 degree becomes 1: ⁇ 2: 1.
- the waveform of the modulated wave can be changed to a sine wave as shown in B of FIG. Can be approximated to. Further, the amplitude of the sine wave can be adjusted by adjusting the ratio of the charge accumulation time.
- the resolution of the phase to be shifted can be increased, and the switching of a plurality of phases can be performed at a higher speed.
- FIG. 17 is a block diagram showing a configuration example of the distance measuring processing unit 13 according to the second embodiment of the present disclosure.
- the ranging processing unit 13 includes a PLL circuit 131, counters 132 and 134, a light source driving unit 133, a phase shift circuit 136, and a pixel modulation unit 135.
- the PLL circuit 131 generates a reference clock signal and outputs it to the counters 132 and 134.
- the counter 132 generates a light source control signal having a predetermined frequency and phase based on the clock signal generated by the PLL circuit 131. In this way, the counter 132 generates a signal for controlling the light source.
- the light source driving unit 133 drives the light source unit 11 based on the light source control signal generated by the counter 132.
- the counter 134 generates a drive pulse signal synchronized with the light source control signal based on the clock signal generated by the PLL circuit 131. At this time, the counter 134 generates a drive pulse signal having a frequency corresponding to the frequency division ratio that divides the drive pulse signal by the frequency division circuit 120 in the subsequent stage. For example, the counter 134 generates a drive pulse signal by adjusting the frequency so that the frequency of the drive pulse signal after frequency division becomes the same as the frequency of the light source control signal. Further, the counter 134 generates a drive pulse signal by adjusting the phase so as to have a predetermined phase difference from the light source control signal.
- the phase shift circuit 136 includes a DLL circuit 110 and a frequency dividing circuit 120.
- the phase shift circuit 136 corresponds to, for example, the signal generation circuit 100 shown in FIG.
- the DLL circuit 110 generates a delayed drive pulse signal obtained by shifting the drive pulse signal generated by the counter 134 to a predetermined phase and outputs the delay drive pulse signal to the frequency dividing circuit 120.
- the frequency dividing circuit 120 divides the delayed drive pulse signal generated by the DLL circuit 110 at a predetermined division ratio to generate a divided drive pulse signal (hereinafter, also referred to as a divided pulse signal).
- the pixel modulation unit 135 drives each pixel based on the frequency division pulse signal generated by the frequency division circuit 120.
- FIG. 18 is a block diagram showing a configuration example of the distance measuring processing unit 13A according to the comparative example of the second embodiment of the present disclosure.
- the distance measuring processing unit 13A has the same configuration as the distance measuring processing unit 13 shown in FIG. 17, except that the DLL circuit 110 and the frequency dividing circuit 120 are not provided.
- FIG. 19 is a diagram for explaining a drive pulse signal generated by the distance measuring processing unit 13A according to the comparative example of the second embodiment of the present disclosure.
- the CK shown in FIG. 19 indicates the clock signal CK generated by the PLL circuit 131.
- the counter 132 generates the light source control signal L based on the clock signal CK. In the example of FIG. 19, the counter 132 generates a light source control signal L having one cycle with 8 clocks of the clock signal CK.
- a shown in FIG. 19 is a drive pulse signal A generated by the counter 134.
- the counter 134 generates a drive pulse signal A having the same frequency as the light source control signal L and having a predetermined phase difference from the light source control signal L based on the clock signal CK.
- the phase difference between the drive pulse signal A and the light source control signal L is at least one clock (1 CLK) of the clock signal CK.
- the minimum resolution of the phase difference between the drive pulse signal A and the light source control signal L is one clock.
- the distance measuring processing unit 13A can generate the drive pulse signal A with low jitter and high phase accuracy.
- the resolution of the phase difference between the drive pulse signal A and the light source control signal L depends on the frequency of the clock signal CK, and the power consumption of the ranging processing unit 13A is proportional to the frequency of the clock signal CK and the circuit scale. And get bigger.
- FIG. 20 is a diagram for explaining a drive pulse signal generated by the distance measuring processing unit 13 according to the second embodiment of the present disclosure.
- the clock signal generated by the PLL circuit 131 and the light source control signal L generated by the counter 132 are the same as the clock signal CK and the light source control signal L shown in FIG.
- the counter 134 generates a drive pulse signal A1 based on the clock signal CK.
- the counter 134 generates a drive pulse signal A1 having one cycle with 4 clocks of the clock signal CK. Further, the counter 134 generates a drive pulse signal A1 having a predetermined phase difference from the light source control signal L.
- the DLL circuit 110 delays the drive pulse signal A1 to generate a delayed drive pulse signal DL.
- the delay signal shown in FIG. 20 is a signal generated by each voltage control delay circuit 114_n (see FIG. 6) of the phase delay circuit 114 of the DLL circuit 110.
- the number of delay signals and the amount of delay are determined by the number of each voltage control delay circuit 114_n (the number of delay stages of the DLL circuit 110).
- the selection circuit 115 (see FIG. 6) of the DLL circuit 110 selects one from a plurality of delay signals and outputs the delay drive pulse signal DL from the DLL circuit 110. In the example of FIG. 20, the DLL circuit 110 outputs the second delay signal from the top as the delay drive pulse signal DL.
- the frequency dividing circuit 120 divides the delayed drive pulse signal DL twice to generate the divided pulse signal A2.
- the frequency dividing pulse signal A2 is a signal having the same frequency as the light source control signal L.
- the ranging processing unit 13 sets the minimum resolution of the phase difference between the drive pulse signal A1 and the light source control signal L to the PLL circuit 131. It can be reduced to one clock or more of the clock signal generated by.
- the ranging processing unit 13 controls the phase difference between the frequency dividing pulse signal A2 and the light source control signal L by using the counters 132 and 134 and the DLL circuit 110. Therefore, the distance measuring processing unit 13 can be driven with lower power consumption. Further, the phase difference between the frequency-divided pulse signal A2 and the light source control signal L does not depend on the clock signal CK, and can have higher resolution.
- the minimum resolution (also referred to as the minimum phase resolution) of the phase difference between the drive pulse signal A and the light source control signal L generated by the distance measuring processing unit 13A according to the comparative example is obtained by the following equation (5).
- the input frequency is the frequency of the clock signal CK generated by the PLL circuit 131
- the output frequency is the frequency of the drive pulse signal A generated by the counter 134.
- the minimum phase resolution is 30 degrees. Further, in the distance measuring processing unit 13A, the minimum resolution decreases as the output frequency increases.
- the minimum resolution (also referred to as the minimum phase resolution) of the phase difference between the frequency dividing pulse signal A2 generated by the ranging processing unit 13 and the light source control signal L is obtained by the following equation (6).
- the total number of delay stages is the number of delay stages of the DLL circuit 110 (the number of each voltage control delay circuit 114_n of the phase delay circuit 114), and the frequency division ratio is the frequency division ratio of the frequency division circuit 120.
- the minimum phase resolution is 11.25 degrees regardless of the output frequency and the input frequency.
- the output frequency is limited to the frequency range locked by the DLL circuit 110.
- the ranging processing unit 13 is provided with the DLL circuit 110, so that the phase of the frequency dividing pulse signal A2 can be switched at a higher speed with a smaller phase resolution.
- FIG. 21 is a diagram for explaining the frequency-divided pulse signal A2 according to the second embodiment of the present disclosure.
- a drive pulse signal A1 having a predetermined duty ratio is input to the DLL circuit 110.
- the drive pulse signal A1 having a duty ratio of 50% is input to the DLL circuit 110.
- the duty quality of the delay signal tends to deteriorate due to the voltage control of the delay amount.
- the DLL circuit 110 Since the DLL circuit 110 generates a delay signal by voltage control, it is easily affected by the variation in the threshold voltage of the transistor (not shown) of the DLL circuit 110, and as shown in FIG. 21, the delay signal falls and rises. It gets dull.
- the DLL circuit 110 selects a delayed signal having a falling edge and a blunt rising edge and outputs it as a delayed drive pulse signal DL, the duty ratio of the delayed drive pulse signal DL deviates from 50%.
- the duty quality of the drive pulse signal for driving the pixel has a great influence on the distance measurement accuracy. Therefore, if the output signal (delayed drive pulse signal DL) of the DLL circuit 110 having poor duty quality is used as it is as a control signal for driving the light receiving unit 12, the distance measurement accuracy is adversely affected.
- the frequency dividing circuit 120 is provided after the DLL circuit 110 so that the duty ratio becomes the same as that of the drive pulse signal A1. More specifically, as shown in FIG. 21, the duty ratio of the divided pulse signal A2 can be restored to 50% by dividing the delayed drive pulse signal DL by, for example, twice.
- the frequency of the frequency-divided pulse signal A2 needs to be aligned (synchronized) with the frequency of the light source control signal L. Therefore, in the distance measuring processing unit 13, the counter 134 generates the drive pulse signal A1 having a frequency corresponding to the frequency dividing ratio of the frequency dividing circuit 120. As a result, the distance measuring processing unit 13 can synchronize the frequency division pulse signal A2 and the light source control signal L to make the frequencies uniform.
- phase of the drive pulse signal is shifted by using the DLL circuit 110 of the phase shift circuit 136, but the present invention is not limited to this. Since the phase difference between the drive pulse signal and the light source control signal may be a predetermined amount, the phase of the light source control signal may be shifted by using a phase shift circuit.
- FIG. 22 is a block diagram showing a configuration example of the distance measuring processing unit 13B according to the third modification of the second embodiment of the present disclosure.
- a phase shift circuit 136A having a DLL circuit 110 is provided between the counter 132 and the light source driving unit 133, and the counter 134 and the counter 134. It differs from the ranging processing unit 13 shown in FIG. 17 in that it is connected to the pixel modulation unit 135. Further, the phase shift circuit 136A is different from the distance measuring processing unit 13 shown in FIG. 17 in that the phase shift circuit 136A does not include the frequency dividing circuit 120.
- the DLL circuit 110 of the distance measuring processing unit 13B shifts the phase of the light source control signal generated by the counter 132, and outputs the shifted light source control signal to the light source driving unit 133.
- the ranging processing unit 13B Since the control of the light source unit 11 does not require as high a duty quality as the control of the light receiving unit 12, the ranging processing unit 13B according to this modification does not provide the frequency dividing circuit 120 after the DLL circuit 110. You may. Therefore, the counters 132 and 134 generate a light source control signal and a drive pulse signal having the same frequency.
- the DLL circuit 110 may shift the phase of at least one of the light source control signal and the drive pulse signal.
- the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
- the configurations described above as a plurality of devices (or processing units) may be collectively configured as one device (or processing unit).
- a configuration other than the above may be added to the configuration of each device (or each processing unit).
- a part of the configuration of one device (or processing unit) may be included in the configuration of another device (or other processing unit). ..
- the system means a set of a plurality of components (devices, modules (parts), etc.), and it does not matter whether all the components are in the same housing. Therefore, a plurality of devices housed in separate housings and connected via a network, and a device in which a plurality of modules are housed in one housing are both systems. ..
- a phase delay circuit that generates multiple delay signals with different phases according to the clock signal, A selection circuit that selects one of the plurality of delay signals as an output signal according to the set signal, and A detection circuit that detects the timing of switching the set signal, and A clock stop circuit that stops the input of the clock signal to the phase delay circuit for a predetermined period including the timing detected by the detection circuit, and a clock stop circuit.
- DLL circuit including.
- the detection circuit is With multiple flip-flops connected in multiple stages, A logic gate circuit that inputs the output signal of the first stage and the output signal of the last stage of multiple flip-flops, The DLL circuit according to (1) or (2).
- the detection circuit is A generation circuit that generates a control signal that switches the set signal at the falling and / or rising edges of the switching signal.
- a signal selection circuit that switches the set signal according to the control signal, and The DLL circuit according to (5).
- the phase difference between the light emission control signal indicating the irradiation timing of the light source and the drive pulse signal generated corresponding to the light emission control signal and driving the pixel is a plurality of different values in a time division within one frame period.
- a phase shift circuit that shifts the phase of at least one of the light emission control signal and the drive pulse signal so as to be Equipped with The phase shift circuit is A phase delay circuit that generates multiple delay signals with different phases according to the clock signal, A selection circuit that selects one of the plurality of delay signals as an output signal according to the set signal, and A detection circuit that detects the timing of switching the set signal, and A clock stop circuit that stops the input of the reference clock signal to the phase delay circuit for a predetermined period including the timing detected by the detection circuit, and A ranging sensor having a DLL circuit including.
- the DLL circuit shifts the phase of the drive pulse signal.
- the phase shift circuit further includes a frequency dividing circuit that divides the drive pulse signal after the phase shift.
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Electromagnetism (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Pulse Circuits (AREA)
- Optical Radar Systems And Details Thereof (AREA)
Abstract
DLL回路(110)は、位相遅延回路(114)と、選択回路(115)と、検出回路(117)と、クロック停止回路(116)と、を備える。位相遅延回路(114)は、クロック信号に応じてそれぞれ位相の異なる複数の遅延信号を生成する。選択回路(115)は、設定信号に応じて複数の前記遅延信号のうちの1つを出力信号として選択する。検出回路(117)は、前記設定信号を切り替えるタイミングを検出する。クロック停止回路(116)は、前記検出回路(117)が検出した前記タイミングを含む所定の期間、前記クロック信号の前記位相遅延回路(114)への入力を停止する。
Description
本開示は、DLL回路及び測距センサに関する。
チップ外部からのクロック信号と内部のクロック信号との間に生じる遅延量(時間差)を回路的に調整するDLL(Delay lock loop)回路が知られている。DLL回路として、種々の回路が提案されている(例えば、特許文献1参照)。
DLL回路は、所定の位相関係やディレイ・デューティを有する信号生成にも利用される。例えば、DLL回路のTAP出力を切り替えることで、所望の位相関係やディレイ・デューティを有する信号を生成することができる。
従来のDLL回路は、TAP出力の切り替え速度を向上させるという点で改善の余地がある。例えば、DLL回路を一度リセットしてTAP出力を切り替える場合、リセットしてからDLLを再度立ち上げるまでの時間が必要となり、TAP出力の切り替え、換言するとDLL回路の出力信号の切り替えに時間がかかっていた。
そこで、本開示では、DLL回路の出力信号の切り替え速度をより向上させることができるDLL回路及び測距センサを提案する。
なお、上記課題又は目的は、本明細書に開示される複数の実施形態が解決し得、又は達成し得る複数の課題又は目的の1つに過ぎない。
本開示によれば、DLL回路が提供される。DLL回路は、位相遅延回路と、選択回路と、検出回路と、クロック停止回路と、を備える。位相遅延回路は、クロック信号に応じてそれぞれ位相の異なる複数の遅延信号を生成する。選択回路は、設定信号に応じて複数の前記遅延信号のうちの1つを出力信号として選択する。検出回路は、前記設定信号を切り替えるタイミングを検出する。クロック停止回路は、前記検出回路が検出した前記タイミングを含む所定の期間、前記クロック信号の前記位相遅延回路への入力を停止する。
以下に添付図面を参照しながら、本開示の実施形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
以下に説明される1又は複数の実施形態(実施例、適用例、変形例を含む)は、各々が独立に実施されることが可能である。一方で、以下に説明される複数の実施形態は少なくとも一部が他の実施形態の少なくとも一部と適宜組み合わせて実施されてもよい。これら複数の実施形態は、互いに異なる新規な特徴を含み得る。したがって、これら複数の実施形態は、互いに異なる目的又は課題を解決することに寄与し得、互いに異なる効果を奏し得る。
なお、説明は以下の順序で行うものとする。
1.DLL回路
1.1.回路構成
1.2.切替動作
2.第1実施形態
2.1.回路構成
2.2.切替動作
3.変形例
3.1.第1変形例
3.2.第2変形例
4.第2実施形態
4.1.測距装置の概略構成例
4.2.間接ToF方式による測距の概要
4.3.提案技術の概要
4.4.測距処理部の構成例
4.5.駆動パルス信号
5.変形例
5.1.第3変形例
6.むすび
1.DLL回路
1.1.回路構成
1.2.切替動作
2.第1実施形態
2.1.回路構成
2.2.切替動作
3.変形例
3.1.第1変形例
3.2.第2変形例
4.第2実施形態
4.1.測距装置の概略構成例
4.2.間接ToF方式による測距の概要
4.3.提案技術の概要
4.4.測距処理部の構成例
4.5.駆動パルス信号
5.変形例
5.1.第3変形例
6.むすび
<<1.DLL回路>>
本開示を説明する前に、本開示に係るDLL回路110Aを含む信号生成回路100Aの概要について説明する。
本開示を説明する前に、本開示に係るDLL回路110Aを含む信号生成回路100Aの概要について説明する。
<1.1.回路構成>
図1を用いて信号生成回路100Aの回路構成について説明する。図1は、信号生成回路100Aの構成例を説明するための図である。信号生成回路100Aは、DLL回路110Aと、分周回路120と、を備え、Clock信号の位相をTAP選択信号に応じたシフト位相量でシフトして位相シフトクロック信号を生成する。より具体的に、DLL回路110Aは、Clock信号の位相をTAP選択信号に応じたシフト位相量でシフトして位相シフト信号を生成する。分周回路120は、DLL回路110Aが生成した位相シフト信号を分周して位相シフトクロック信号を生成する。
図1を用いて信号生成回路100Aの回路構成について説明する。図1は、信号生成回路100Aの構成例を説明するための図である。信号生成回路100Aは、DLL回路110Aと、分周回路120と、を備え、Clock信号の位相をTAP選択信号に応じたシフト位相量でシフトして位相シフトクロック信号を生成する。より具体的に、DLL回路110Aは、Clock信号の位相をTAP選択信号に応じたシフト位相量でシフトして位相シフト信号を生成する。分周回路120は、DLL回路110Aが生成した位相シフト信号を分周して位相シフトクロック信号を生成する。
DLL回路110Aは、位相比較器111と、チャージポンプ(CP)112と、ローパスフィルタ(LPF)113と、位相遅延回路(Delay Line)114と、選択回路(MUX:multiplexer)115と、を備える。
位相遅延回路114は、複数の電圧制御遅延回路114_1~114_Nを直列接続して構成される遅延段を有する。遅延段の最終段の電圧制御遅延回路114_Nで生成された第N遅延信号は、位相比較器111に入力される。また、遅延段の各段の電圧制御遅延回路114_n(nは、1以上N以下の整数)で生成された第n遅延信号は、選択回路115に入力される。
位相比較器111は、Clock信号と第N遅延信号との位相を比較し、比較結果に応じた制御信号をチャージポンプ112に出力する。チャージポンプ112は、制御信号に応じて充放電を行い、制御電圧を生成する。制御電圧は、ローパスフィルタ113によって高周波成分が除去され、位相遅延回路114の各電圧制御遅延回路114_nに入力される。
選択回路115は、TAP選択信号に応じて、位相遅延回路114から入力される第n遅延信号から1つを選択し、位相シフト信号として後段の分周回路120に出力する。選択回路115は、第n遅延信号が出力されるTAPを選択する(切り替える)ことで、位相シフト信号を出力する。
分周回路120は、例えば少なくとも1つのフリップフロップを有し、DLL回路110Aが出力する位相シフト信号を分周して、位相シフトクロック信号を生成する。ここでは、例えば分周回路120が位相シフト信号の周期を2倍に分周して位相シフトクロック信号を生成するものとする。
<1.2.切替動作>
次に、図2及び図3を用いて、DLL回路110Aから出力される位相シフト信号のシフト位相量を切り替える場合について説明する。図2及び図3は、DLL回路110Aの位相シフト信号のシフト位相量の切り替えについて説明するための図である。
次に、図2及び図3を用いて、DLL回路110Aから出力される位相シフト信号のシフト位相量を切り替える場合について説明する。図2及び図3は、DLL回路110Aの位相シフト信号のシフト位相量の切り替えについて説明するための図である。
図2では、DLL回路110Aに入力されるClock信号のデューティ比が理想的に小さい場合のシフト位相量の切り替えについて示している。図2の(a)は、DLL回路110Aに入力されるClock信号である。
図2の(b)~(f)は、位相遅延回路114の各電圧制御遅延回路114_nのTAPから出力される遅延信号の一例である。(b)は、Clock信号に対してシフト位相量が0度である遅延信号を示しており、(c)は、Clock信号に対してシフト位相量が90度である遅延信号を示している。(d)は、Clock信号に対してシフト位相量が180度である遅延信号を示しており、(e)は、Clock信号に対してシフト位相量が270度である遅延信号を示している。(f)は、Clock信号に対してシフト位相量が360度、すなわち、Clock信号から1周期遅延した遅延信号を示している。
図2に示す例では、選択回路115は、TAPを切り替えることで、(b)~(f)の遅延信号から1つを選択して、位相シフト信号を出力する。図2(g)、(h)は、選択回路115が出力する位相シフト信号の一例である。
図2の(g)では、時刻t1でシフト位相量を0度から270度に切り替えた場合の位相シフト信号を示している。この場合、選択回路115は、位相シフト信号として、時刻t1以前は、(b)の遅延信号を出力し、時刻t1以降は、(e)の遅延信号を出力する。
また、図2の(h)では、時刻t1でシフト位相量を270度から0度に切り替えた場合の位相シフト信号を示している。この場合、選択回路115は、位相シフト信号として、時刻t1以前は、(e)の遅延信号を出力し、時刻t1以降は、(a)の遅延信号を出力する。
図2の(i)、(j)は、分周回路120が生成する位相シフトクロック信号の一例である。(i)は、図2の(g)に示す位相シフト信号を2倍の周期に分周した位相シフトクロック信号を示している。また、(j)は、図2の(h)に示す位相シフト信号を2倍の周期に分周した位相シフトクロック信号を示している。
ここで、図2では、Clock信号のデューティ比が理想的に小さいとしたが、実際にDLL回路110Aに入力されるClock信号のデューティ比は所定の大きさを有する。例えば、図3の(a)に示すClock信号のデューティ比は50%である。
図3(a)に示すようなデューティ比が50%であるClock信号がDLL回路110Aに入力されると、位相遅延回路114の各電圧制御遅延回路114_nのTAPから遅延信号が出力される。この場合、各電圧制御遅延回路114_nのTAPからは、図3(b)~(f)に示すように、デューティ比が50%で位相がそれぞれ0度、90度、180度、270度、360度にシフトされた遅延信号が出力される。
選択回路115は、図3(b)~(f)に示す遅延信号の1つを選択し、位相シフト信号として出力する。図3(g)、(h)は、選択回路115が出力する位相シフト信号の一例である。
図3の(g)では、時刻t1でシフト位相量を0度から270度に切り替えた場合の位相シフト信号を示している。この場合、選択回路115は、位相シフト信号として、時刻t1以前は、(b)の遅延信号を出力し、時刻t1以降は、(e)の遅延信号を出力する。
上述したように、図3では、遅延信号のデューティ比が50%である。そのため、図3(g)の矢印に示すように、遅延信号のシフト位相量を0度から270度に切り替えた時刻t1で不要なエッジが発生する。
また、図3(h)では、時刻t1でシフト位相量を270度から0度に切り替えた場合の位相シフト信号を示している。この場合、選択回路115は、位相シフト信号として、時刻t1以前は、(e)の遅延信号を出力し、時刻t1以降は、(a)の遅延信号を出力する。
遅延信号のデューティ比が50%である場合、図3(h)の矢印で示すように、遅延信号のシフト位相量を270度から0度に切り替えた時刻t1で本来は発生すべきエッジが消失してしまう。
不要なエッジが発生したり、必要なエッジが消失したりすると、図3(i)、(j)に示すように、後段の分周回路120で生成される位相シフトクロック信号が所望の信号と反転した信号となってしまう。
このように、従来のDLL回路110Aでは、シフト位相量を切り替えたタイミングで不要なエッジが発生したり必要なエッジが消失したりする恐れがあった。そのため、後段の回路(例えば分周回路120)で所望の信号が得られない等の不具合が発生する恐れがあった。
そこで、従来のDLL回路110Aでは、例えばシフト位相量を切り替える場合、一度DLL回路110Aをリセットしてからシフト位相量を切り替え、再びDLL回路110Aを起動させる。これにより、切り替え時の不要なエッジの発生や必要なエッジの消失を抑制していた。
しかしながら、シフト位相量を切り替える度にDLL回路110Aのリセット及び再起動を行う方法では、DLL回路110Aの再起動に時間がかかるため、シフト位相量の切り替え時間を短縮することが難しかった。
そこで、本開示では、シフト位相量の切り替え時間を短縮、換言すると、DLL回路から出力される出力信号の切り替え速度を向上することができる方法を提案する。
<<2.第1実施形態>>
<2.1.回路構成>
図4を用いて本開示の第1実施形態に係る信号生成回路100の回路構成について説明する。図4は、本開示の第1実施形態に係る信号生成回路100の構成例を説明するための図である。なお、図1と同じ構成については同一符号を付し、説明を省略する。
<2.1.回路構成>
図4を用いて本開示の第1実施形態に係る信号生成回路100の回路構成について説明する。図4は、本開示の第1実施形態に係る信号生成回路100の構成例を説明するための図である。なお、図1と同じ構成については同一符号を付し、説明を省略する。
信号生成回路100は、DLL回路110と、分周回路120と、を備え、TAP切替信号に応じてシフト位相量を切り替えながら、Clock信号の位相をシフトして位相シフトクロック信号を生成する。
DLL回路110は、図1のDLL回路110Aの構成に加え、さらにClock停止回路116と、信号切替検知回路117と、を備える。
Clock停止回路116は、TAP切替信号に応じて、TAPを切り替えるタイミングを含む所定の期間、Clock信号(基準クロック信号の一例)が位相遅延回路114及び位相比較器111に入力されないように、Clock信号を停止する。Clock停止回路116は、信号切替検知回路117の指示に応じてClock信号を停止する。
信号切替検知回路117は、検出回路の一例であり、TAPを切り替えるタイミングを検知する。信号切替検知回路117は、TAP切替信号に基づいてTAPを切り替えるタイミングを検出し、所定の期間Clock信号を停止するよう指示するClock停止信号をClock停止回路116に出力する。
信号切替検知回路117は、TAP切替信号に応じてTAPを切り替えるタイミングを検知すると、TAP選択信号(設定信号の一例)を切り替えて、位相遅延回路114が生成する遅延信号(遅延クロック信号の一例)が出力されるTAPを切り替える。
ここで、図5を用いて、Clock停止回路116がClock信号を停止するタイミングについて説明する。図5は、本開示の第1実施形態に係るClock停止回路116によるClock信号の停止について説明するための図である。
図5では、信号切替検知回路117が、時刻t0でTAPの切り替えを検知し、時刻t1でTAPの切り替えを行うものとする。
図5(a)に示すように、DLL回路110には、例えばデューティ比50%のClock信号が入力される。各電圧制御遅延回路114_nのTAPからは、図5(b)~(f)に示すように、デューティ比が50%で位相がそれぞれ0度、90度、180度、270度、360度にシフトされた遅延信号が出力される。
上述したように、信号切替検知回路117が時刻t0でTAPの切り替えを検知すると、検知してから所定の期間(図5では2クロック)、Clock停止回路116は、Clock信号を停止する。
これにより、各TAPからは、図5(b)~(f)に示すように、Clock信号が停止してから各シフト位相量に応じた遅延後、遅延信号が出力されなくなる。そして、Clock信号が停止してから2クロック経過すると、各シフト位相量に応じた遅延後、再び遅延信号が出力される。
選択回路115は、信号切替検知回路117からの指示に応じて、図5(b)~(f)に示す遅延信号の1つを選択し、位相シフト信号として出力する。図5(g)、(h)は、選択回路115が出力する位相シフト信号の一例である。
図5(g)は、時刻t1でシフト位相量を0度から270度に切り替えた場合の位相シフト信号を示している。この場合、選択回路115は、位相シフト信号として、時刻t1以前は、(b)の遅延信号を出力し、時刻t1以降は、(e)の遅延信号を出力する。
図5(b)、(e)の遅延信号は、Clock信号が停止している期間からそれぞれ所定のシフト位相量で遅延した期間、停止している。そのため、図5(g)に示すように、シフト位相量を切り替えた時刻t1では、図5(b)、(e)のどちらの遅延信号も出力を停止しているため、位相シフト信号に不要なエッジが発生しない。
また、図5(h)は、時刻t1でシフト位相量を270度から0度に切り替えた場合の位相シフト信号を示している。この場合、選択回路115は、位相シフト信号として、時刻t1以前は、(e)の遅延信号を出力し、時刻t1以降は、(b)の遅延信号を出力する。
上述したように、図5(b)、(e)の遅延信号は、Clock信号が停止している期間からそれぞれ所定のシフト位相量で遅延した期間、停止している。そのため、図5(g)に示すように、シフト位相量を切り替えた時刻t1では、図5(b)、(e)のどちらの遅延信号も出力を停止しており、そもそも位相シフト信号にエッジが発生しない。そのため、位相シフト信号に発生すべきエッジが消失することがない。
このように、TAPを切り替えるタイミングを含む所定の期間、Clock停止回路116がClock信号を停止することで、位相シフト信号に不要なエッジが発生したり、必要なエッジが消失したりすることを抑制することができる。
そのため、図5(k)、(l)に示すように、位相シフトクロック信号が反転することなく、分周回路120から所望の信号を出力することができる。
また、図5(b)、(f)に示すように、シフト位相量が0度と360度の遅延信号は、立ち上がり、立ち下がりのタイミングが同じであるが、出力を停止している期間が異なる。
そのため、図5(i)、(j)に示すように、シフト位相量を360度から0度に切り替えた場合と、0度から360度に切り替えた場合、選択回路115から出力される位相シフト信号が異なる。より具体的には、位相シフト信号が出力を停止している期間が異なる。なお、図5(i)は、シフト位相量を360度から0度に切り替えた場合の位相シフト信号を示しており、図5(j)は、シフト位相量を0度から360度に切り替えた場合の位相シフト信号を示している。図5(i)、(j)に示すように、シフト位相量を0度から360度に切り替えた場合の方が、360度から0度に切り替えた場合より出力を停止している期間が長くなる。
図5(m)、(n)は、それぞれ図5(i)、(j)に示す位相シフト信号を2倍に分周した位相シフトクロック信号を示している。図5(m)、(n)に示す例では、シフト位相量を360度から0度に切り替えた場合の位相シフトクロック信号、及び、シフト位相量を0度から360度に切り替えた場合の位相シフトクロック信号は、互いに反転した信号となっている。
このように、TAPを切り替えるタイミングを含む所定の期間、Clock停止回路116がClock信号を停止することで、シフト位相量を0度から360度に切り替えた場合と、360度から0度に切り替えた場合とを区別することができる。
続いて、図6を用いて、本開示の第1実施形態に係るClock停止回路116及び信号切替検知回路117の詳細について説明する。図6は、本開示の第1実施形態に係るDLL回路110の構成例を示す図である。
DLL回路110のClock停止回路116は、DLL回路110に入力されるClock信号(基準クロック信号の一例)を、信号切替検知回路117が出力するClock停止信号に応じて、出力又は停止する。また、Clock停止回路116は、Clock停止信号に応じて位相比較器111の動作を停止するPD制御信号を生成する。
図6に示す例では、Clock停止回路116は、論理ゲート回路としてANDゲート回路と、ORゲート回路と、を含んで構成される。
ANDゲート回路には、Clock信号と、Clock停止信号を反転した信号と、が入力される。これにより、Clock停止回路116は、Clock停止期間、Clock信号によらずLow信号を出力することで、Clock信号を停止する。
ORゲート回路には、Clock停止信号と、リセット(XCLR)信号を反転した信号と、が入力される。Clock停止回路116は、ORゲート回路から、Clock停止期間に位相比較器111の動作を停止するPD制御信号を出力する。
信号切替検知回路117は、同期化回路1171と、切替回路1172と、停止制御回路1173と、を含む。
同期化回路1171は、切替回路1172及び停止制御回路1173でメタステーブルが発生しないように設ける回路である。図6の例では、同期化回路1171は、2段のフリップフロップを含んで構成される。図6の同期化回路1171は一例であり、後段のフリップフロップでメタステーブルを回避するための回路であれば、任意に構成し得る。
切替回路1172は、第1のフリップフロップ群1174と、第2のフリップフロップ群1175と、選択回路1176と、を含む。切替回路1172は、複数のTAP設定を、TAP切替信号に応じて順次切り替え、TAP選択信号として出力することで、DLL回路110から出力される遅延信号を切り替える。
第1のフリップフロップ群1174は、多段に接続された複数のフリップフロップを含む。図6では、第1のフリップフロップ群1174は、4段のフリップフロップを含む。
第1のフリップフロップ群1174のクロック入力端子のうち、奇数段のフリップフロップのクロック入力端子には、フリップフロップを介して同期化回路1171の出力信号が入力される。また、偶数段のフリップフロップのクロック入力端子には、フリップフロップを介した同期化回路1171の出力信号を反転した信号が入力される。
第1のフリップフロップ群1174の2段目以降のフリップフロップの入力端子は、前段のフリップフロップの出力端子と接続される。初段のフリップフロップの入力端子には所定電圧の信号が印加される。
第2のフリップフロップ群1175は、複数のフリップフロップを含む。図6では、第2のフリップフロップ群1175は3つのフリップフロップを含む。
第2のフリップフロップ群1175に含まれる複数のフリップフロップのクロック入力端子には、Clock信号がNOTゲート回路を介して入力される。また、複数のフリップフロップの入力端子は、それぞれ第1のフリップフロップ群1174のフリップフロップの出力端子と接続され、第1のフリップフロップ群1174の各段の出力信号が入力される。第2のフリップフロップ群1175に含まれる複数のフリップフロップの出力信号は、それぞれ選択回路1176に入力される。
選択回路1176は、第2のフリップフロップ群1175から入力される信号に基づき、TAP切替信号の立ち上がり又は立ち下がりに対応して、複数のTAP設定(図6の例では4つのTAP設定1~4)のうちの1つを選択して出力する。
複数のTAP設定1~4は、例えばレジスタ(図示省略)等に記憶されているものとする。選択回路1176は、レジスタに記憶されたTAP設定1~4を第2のフリップフロップ群1175から入力される信号に基づいて順次切り替えて出力する。これにより、TAP切替が行われ、DLL回路110から出力される遅延信号が切り替わる。
次に、停止制御回路1173は、TAP切替信号に基づき、TAPを切り替えるタイミングを検出する。停止制御回路1173は、検出したタイミングを含む所定期間、Clock信号の入力を停止するようClock停止信号をClock停止回路116に入力する。停止回路1173は、多段に接続された複数のフリップフロップ(図6では3段)と、論理ゲート回路としてXORゲート回路を含む。
複数のフリップフロップのクロック入力端子には、Clock信号がNOTゲート回路を介して入力される。2段目以降のフリップフロップの入力端子は、前段のフリップフロップの出力端子と接続される。初段のフリップフロップの入力端子には同期化回路1171の出力信号が入力される。
XORゲート回路には、初段のフリップフロップの出力信号と、最終段のフリップフロップの出力信号とが入力される。XORゲート回路の出力信号は、Clock停止信号としてClock停止回路116に入力される。
図7を用いて、停止制御回路1173が生成するClock停止信号の一例について説明する。図7は、本開示の実施形態に係るClock停止信号の一例を説明するための図である。
図7(a)は、DLL回路110に入力されるClock信号を示している。停止制御回路1173には、NOTゲート回路を介してClock信号が入力されるため(図6参照)、停止制御回路1173には、図7(a)に示すClock信号が反転した信号が入力される。
図7(b)は、停止制御回路1173に入力されるTAP切替信号を示している。停止制御回路1173には、同期化回路1171を介してTAP切替信号が入力される(図6参照)。図7(b)に示すTAP切替信号は、時刻t01でLowからHighに切り替わり(立ち上がり)、時刻t11でHighからLowに切り替わる(立ち下がり)。
図7(c)は、停止制御回路1173が有する複数段のフリップフロップのうち、初段のフリップフロップが出力する初段出力信号を示している(図6のA1参照)。図7(d)は、停止制御回路1173が有する複数段のフリップフロップのうち、最終段のフリップフロップが出力する最終段出力信号を示している(図6のA2参照)。
図7(c)に示すように、TAP切替信号がLowからHighに切り替わった時刻t01の次にClock信号がLowに切り替わるタイミング(次の立ち下がり、時刻t02)で、初段出力信号はLowからHighに切り替わる。
また、TAP切替信号がHighからLowに切り替わった時刻t11の次にClock信号がLowに切り替わるタイミング(次の立ち下がり、時刻t12)で、初段出力信号はHighからLowに切り替わる。
続いて、最終段出力信号は、初段出力信号から2クロック分遅れてLowからHigh、LowからHighに切り替わる。従って、図7(d)に示すように、最終段出力信号は、時刻t03でLowからHighに切り替わり、時刻t13でHighからLowに切り替わる。
初段出力信号及び最終段出力信号は、停止制御回路1173のXORゲート回路に入力される。XORゲート回路は、Clock停止信号として、図7(e)に示すように、時刻t02から時刻t03、時刻t12から時刻t13の期間にHigh、それ以外の期間にLowとなる信号を出力する。
Clock停止回路116は、Clock停止信号がHighである期間、Clock信号の出力を停止してLow信号を出力する。これにより、図7(f)に示すように、位相遅延回路114(Delay line)に、Clock停止期間の間はLowとなるClock信号が入力される。
<2.2.切替動作>
次に、図8を用いて、DLL回路110の動作について説明する。図8は、本開示の第1実施形態に係るDLL回路110の動作例を示すフローチャートである。
次に、図8を用いて、DLL回路110の動作について説明する。図8は、本開示の第1実施形態に係るDLL回路110の動作例を示すフローチャートである。
図8に示すように、DLL回路110が起動すると(ステップS101)、DLL回路110からの信号出力として、まずTAP設定1(図6参照)が選択される(ステップS102)。
次に、DLL回路110は、TAP切替信号を検知したか否かを判定する(ステップS103)。具体的に、DLL回路110は、入力されるTAP切替信号のHigh、Lowが切り替わるエッジでTAP切替信号を検知する。
DLL回路110がTAP切替信号を検知していない場合(ステップS103;No)、すなわちTAP切替信号のエッジを検知していない場合、ステップS103に戻る。
一方、DLL回路110がTAP切替信号を検知した場合(ステップS103;Yes)、すなわちTAP切替信号のエッジを検知した場合、DLL回路110は、位相比較器111の動作を停止し、Clock信号の入力を停止する(ステップS104)。これにより、位相遅延回路114(Delay line)の全てのTAPから出力される信号が「0」(Low)となる(ステップS105)。
この間に、DLL回路110は、遅延信号を出力するTAPを切り替え(ステップS106)、位相比較器111の動作を再開し、Clock信号の入力を再開する(ステップS109)。これにより、DLL回路110からの信号出力として、次のTAP設定nとして、nを1つ増やしたTAP設定が選択される(ステップS108)。
DLL回路110は、TAP設定を切り替えた数(TAP設定)が、設定する数(設定数)より小さいか否かを判定する(ステップS109)。TAP設定が設定数より小さい場合(ステップS109;Yes)、ステップS103に戻り、TAP設定が設定数以上である場合(ステップS109;No)、DLL回路110は、TAP切替処理を終了する。
なお、ここでは、ステップS109でTAP設定nが設定数以上である場合、TAP切替処理を終了するとしたが、これに限定されない。TAP設定が設定数以上となった場合に、ステップS102に戻り、DLL回路110が繰り返しTAP設定を切り替えていってもよい。
次に、図9及び図10を用いてDLL回路110によるTAP切り替え動作の一例について説明する。図9は、本開示の第1実施形態に係る位相遅延回路114のTAPの一例について説明するための図である。図10は、本開示の第1実施形態に係るTAP切り替え動作例を説明するためのタイミングチャートである。
ここでは、図9に示すように、位相遅延回路114が8つの電圧制御遅延回路114_1~114_8を有し、各電圧制御遅延回路114_1~114_8の入力又は出力から延びる9つのTAP0~TAP8から遅延信号を出力するものとする。
図9に示す位相遅延回路114の各TAPk(k=0~8)からは、Clock信号の位相をk×360度/8だけシフトした遅延信号が出力される。例えば、TAP0から出力される遅延信号のシフト位相量は、0×360度/8=0度である。また、TAP4から出力される遅延信号のシフト位相量は、4×360度/8=180度である。また、TAP8から出力される遅延信号のシフト位相量は、8×360度/8=360度である。
また、ここでは、DLL回路110は、TAP設定1~4を順次切り替えることで、TAP切り替え動作を行うものとする。TAP設定1は、シフト位相量0度、すなわち、TAP0を選択するTAP設定である。TAP設定2は、シフト位相量45度、すなわち、TAP1を選択するTAP設定である。TAP設定3は、シフト位相量90度、すなわち、TAP2を選択するTAP設定である。TAP設定4は、シフト位相量45度、すなわち、TAP1を選択するTAP設定である。
図10に示すように、DLL回路110は、時刻t21から起動を開始し、ロックアップ後の時刻t22で、まずTAP設定1を選択する(図8のステップS101、S102に相当)。これにより、選択回路115(MUX)の出力として、Clock信号から0度位相が遅延した遅延信号が出力される。
次に、DLL回路110は、時刻t23でTAP切り替え信号がLowからHighに変化したことを検知すると、Clock信号が位相遅延回路114に入力されないようにClock信号をクロック停止期間(図10では2クロック分)停止する。DLL回路110は、クロック停止期間にTAP設定をTAP設定1からTAP設定2に切り替える。これにより、選択回路115(MUX)の出力として、Clock信号から45度位相が遅延した遅延信号が出力される。
DLL回路110は、時刻t24でTAP切り替え信号がHighからLowに変化したことを検知すると、Clock信号が位相遅延回路114に入力されないようにClock信号をクロック停止期間(図10では2クロック分)停止する。DLL回路110は、クロック停止期間にTAP設定をTAP設定2からTAP設定3に切り替える。これにより、選択回路115(MUX)の出力として、Clock信号から90度位相が遅延した遅延信号が出力される。
DLL回路110は、時刻t25でTAP切り替え信号がLowからHighに変化したことを検知すると、Clock信号が位相遅延回路114に入力されないようにClock信号をクロック停止期間(図10では2クロック分)停止する。DLL回路110は、クロック停止期間にTAP設定をTAP設定3からTAP設定4に切り替える。これにより、選択回路115(MUX)の出力として、Clock信号から45度位相が遅延した遅延信号が出力される。
DLL回路110は、時刻t26でTAP切り替え信号がHighからLowに変化したことを検知すると、またTAP設定1に戻り、TAP切り替えを繰り返し行ってもよい。あるいは、時刻t26でTAP切り替え信号がHighからLowに変化したことを検知しても、DLL回路110がTAP設定4を保持したままTAP切り替えを行わないとしてもよい。
なお、ここでは、DLL回路110が切り替えるTAP設定を4つとしたが、これに限定されない。DLL回路110が切り替えるTAP設定は3つ以下でもよく、また、5つ以上であってもよい。また、上述した各TAP設定に対応するシフト位相量は一例であり、位相遅延回路114の電圧制御遅延回路114_nの数や選択するTAPに応じて任意に設定し得る。
以上のように、本開示の第1実施形態に係るDLL回路110は、TAPを切り替える、すなわち遅延信号のシフト位相量を切り替える場合に、当該切り替えるタイミングを含む所定期間、Clock信号を停止する。これにより、DLL回路110は、後段の回路(図4では分周回路120)に悪影響を与えることなく、TAP切替動作をより高速に行うことができる。
<<3.変形例>>
<3.1.第1変形例>
上記第1実施形態では、DLL回路110がTAP切替信号のエッジでTAPを切り替えるとしたが、これに限定されない。DLL回路110Bが例えば立ち上がり又は立ち下がりのどちらか一方のエッジでTAPを切り替えるようにしてもよい。
<3.1.第1変形例>
上記第1実施形態では、DLL回路110がTAP切替信号のエッジでTAPを切り替えるとしたが、これに限定されない。DLL回路110Bが例えば立ち上がり又は立ち下がりのどちらか一方のエッジでTAPを切り替えるようにしてもよい。
図11は、本開示の第1変形例に係るDLL回路110Bの構成例を説明するための図である。図11では、主に信号切替検知回路117Bの構成を示している。
図11に示す信号切替検知回路117Bは、停止制御回路1173Bが、論理ゲート回路としてXORゲート回路の代わりにANDゲート回路を備えている点で図6に示す信号切替検知回路117と異なる。ANDゲート回路には、初段のフリップフロップの出力信号と、最終段のフリップフロップの出力信号を反転した信号と、が入力される。
また、図11に示す信号切替検知回路117Bは、第1のフリップフロップ群1174の偶数段のフリップフロップのクロック入力端子にTAP切替信号が反転せずに入力される点で図6に示す信号切替検知回路117と異なる。
この構成により、DLL回路110Bは、TAP切替信号の立ち上がりエッジでTAPを切り替えることができるようになる。
<3.2.第2変形例>
上記第1実施形態では、DLL回路110がClock信号を停止するクロック停止期間を2クロック分としたが、これに限定されない。DLL回路110Cが例えば1クロック、あるいは3クロック以上、位相遅延回路114に入力するClock信号を停止してもよい。
上記第1実施形態では、DLL回路110がClock信号を停止するクロック停止期間を2クロック分としたが、これに限定されない。DLL回路110Cが例えば1クロック、あるいは3クロック以上、位相遅延回路114に入力するClock信号を停止してもよい。
図12は、本開示の第2変形例に係るDLL回路110Cの構成例を説明するための図である。図12では、主に信号切替検知回路117Cの構成を示している。
図12に示す信号切替検知回路117Cは、停止制御回路1173Cに含まれるフリップフロップの段数が5段である点で、図6に示す停止制御回路1173と異なる。
図12の例では、DLL回路110Cは、TAPを切り替えるタイミングを含む4クロック分、Clock信号を停止する。
このように、停止制御回路1173Cに含まれるフリップフロップの段数を変更することで、DLL回路110Cは、クロック停止期間を変更することができる。
<<4.第2実施形態>>
<4.1.測距装置の概略構成例>
上記第1実施形態及び各変形例で示したDLL回路110、110B、110Cは、例えば、測距装置(測距センサの一例)のDLL回路として適用され得る。そこで、本開示の第2実施形態として、DLL回路110を含む測距装置について説明する。
<4.1.測距装置の概略構成例>
上記第1実施形態及び各変形例で示したDLL回路110、110B、110Cは、例えば、測距装置(測距センサの一例)のDLL回路として適用され得る。そこで、本開示の第2実施形態として、DLL回路110を含む測距装置について説明する。
本開示の第2実施形態の説明に先んじて、理解を容易とするために、第2実施形態に適用される測距方式の一つとして、間接ToF(Time of Flight)方式について説明する。間接ToF方式は、例えばPWM(Pulse Width Modulation)により変調された光源光(例えば赤外領域のレーザ光)を被測定物に照射してその反射光を受光素子にて受光し、受光された反射光における位相差に基づき、被測定物に対する測距を行う技術である。
図13は、本開示の第2実施形態に適用される測距装置を用いた電子機器の構成の一例を示すブロック図である。図13において、電子機器1は、測距装置10と、アプリケーション部20と、を含む。アプリケーション部20は、例えばCPU(Central Processing Unit)上でプログラムが動作することで実現され、測距装置10に対して測距の実行を要求し、測距の結果である距離情報などを測距装置10から受け取る。
測距装置10は、光源部11と、受光部12と、測距処理部13と、を含む。光源部11は、例えば赤外領域の波長の光を発光する発光素子と、当該発光素子を駆動して発光させる駆動回路と、を含む。光源部11が含む発光素子として、例えばLED(Light Emitting Diode)を適用してもよい。これに限らず、光源部11が含む発光素子として、複数の発光素子がアレイ状に形成されたVCSEL(Vertical Cavity Surface Emitting LASER)を適用してもよい。以下、特に記載の無い限り、「光源部11の発光素子が発光する」ことを、「光源部11が発光する」などのように記述する。
受光部12は、例えば赤外領域の波長の光を検出する受光素子と、当該受光素子に検出された光に応じた画素信号を出力する信号処理回路と、を含む。受光部12が含む受光素子として、フォトダイオードを適用してもよい。以下、特に記載の無い限り、「受光部12が含む受光素子が受光する」ことを、「受光部12が受光する」などのように記述する。
測距処理部13は、例えばアプリケーション部20からの測距指示に応じて、測距装置10における測距処理を実行する。例えば、測距処理部13は、光源部11を駆動するための光源制御信号を生成し、光源部11に供給する。また、測距処理部13は、光源部11に供給する光源制御信号と同期して受光部12による受光を制御する。例えば、測距処理部13は、受光部12における露光期間を制御する露光制御信号を光源制御信号と同期させて生成し、受光部12供給する。受光部12は、この露光制御信号に示される露光期間内において、有効な画素信号を出力する。
測距処理部13は、受光に応じて受光部12から出力された画素信号に基づき距離情報を算出する。また、測距処理部13が、この画素信号に基づき所定の画像情報を生成するようにしてもよい。測距処理部13は、画素信号に基づき算出および生成した距離情報および画像情報をアプリケーション部20に渡す。
このような構成において、測距処理部13は、例えばアプリケーション部20からの測距を実行する旨の指示に従い、光源部11を駆動するための光源制御信号を生成し、光源部11に供給する。ここでは、測距処理部13は、PWMにより所定のデューティの矩形波に変調された光源制御信号を生成し、光源部11に供給する。それと共に、測距処理部13は、受光部12による受光を、光源制御信号に同期した露光制御信号に基づき制御する。
測距装置10において、光源部11は、測距処理部13が生成した光源制御信号に応じて変調された光を照射する。図13の例では光源部11は、光源制御信号に応じて、所定のデューティに従い明滅して発光する。光源部11において発光した光は、射出光30として光源部11から射出される。この射出光30は、例えば被測定物31に反射され、反射光32として受光部12に受光される。受光部12は、反射光32の受光に応じた画素信号を測距処理部13に供給する。
測距処理部13は、受光部12による受光を、受光素子ごとに異なる位相で複数回、実行する。測距処理部13は、異なる位相での受光による画素信号の差分に基づき、被測定物までの距離Dを算出する。
<4.2.間接ToF方式による測距の概要>
次に、本開示の第2実施形態に適用される間接ToF方式による測距について説明する。図14は、間接ToF方式の原理を説明するための図である。図14において、光源部11が射出する射出光30として、正弦波により変調された光を用いている。反射光32は、理想的には、射出光30に対して、距離Dに応じた位相差phaseを持った正弦波となる。
次に、本開示の第2実施形態に適用される間接ToF方式による測距について説明する。図14は、間接ToF方式の原理を説明するための図である。図14において、光源部11が射出する射出光30として、正弦波により変調された光を用いている。反射光32は、理想的には、射出光30に対して、距離Dに応じた位相差phaseを持った正弦波となる。
測距処理部13は、反射光32を受光した画素信号に対して、位相ごとに複数回のサンプリングを行い、サンプリング毎に、光量を示す光量値(画素信号の値)を取得する。図14の例では、射出光30に対して位相が90度ずつ異なる、位相0度、位相90度、位相180度および位相270度の各位相において、光量値C0、C90、C180およびC270をそれぞれ取得する。間接ToF方式においては、各位相0度、90度、180度および270度のうち、位相が180度異なる組の光量値の差分に基づき、距離情報を算出する。
図15を用いて、間接ToF方式における距離情報の算出方法について、より具体的に説明する。図15は、光源部11からの射出光30がPWMにより変調された矩形波である場合の例を示す図である。図15において、上段から、光源部11による射出光30、受光部12に到達した反射光32を示す。図15の上段に示されるように、光源部11は、所定のデューティで周期的に明滅して射出光30を射出する。
図15において、さらに、受光部12の位相0度(Φ=0度と記載)、位相90度(Φ=90度と記載)、位相180度(Φ=180度と記載)、および、位相270度(Φ=270度と記載)それぞれにおける露光制御信号を示している。例えば、この露光制御信号がハイ(High)状態の期間が、受光部12の受光素子が有効な画素信号を出力する露光期間とされる。
図15の例では、時点t0において光源部11から射出光30が射出され、時点t0から被測定物までの距離Dに応じた遅延の後の時点t1に、当該射出光30が被測定物により反射された反射光32が受光部12に到達している。
一方、受光部12は、測距処理部13からの露光制御信号に従い、光源部11における射出光30の射出タイミングの時点t0に同期して、位相0度の露光期間が開始される。同様に、受光部12は、測距処理部13からの露光制御信号に従い、位相90度、位相180度および位相270度の露光期間が開始される。ここで、各位相における露光期間は、射出光30のデューティに従ったものとなる。なお、図15の例では、説明のため、各位相の露光期間が時間的に並列しているように示されているが、実際には、受光部12は、各位相の露光期間がシーケンシャルに指定され、各位相の光量値C0、C90、C180およびC270がそれぞれ取得される。
図15の例では、反射光32の到達タイミングが、時点t1、t2、t3、…となっており、位相0度における光量値C0が、時点t0から位相0度における当該時点t0が含まれる露光期間の終了時点までの受光量の積分値として取得される。一方、位相0度に対して180度位相が異なる位相180度においては、光量値C180が、当該位相180度における露光期間の開始時点から、当該露光期間に含まれる反射光32の立ち下がりの時点t2までの受光量の積分値として取得される。
位相C90と、当該位相90度に対して180度位相が異なる位相270度についても、上述の位相0度および180度の場合と同様にして、それぞれの露光期間内において反射光32が到達した期間の受光量の積分値が、光量値C90およびC270として取得される。
これら光量値C0、C90、C180およびC270のうち、次式(1)および式(2)に示されるように、位相が180度異なる光量値の組み合わせに基づき、差分Iと差分Qとを求める。
I=C0-C180 …(1)
Q=C90-C270 …(2)
I=C0-C180 …(1)
Q=C90-C270 …(2)
これら差分IおよびQに基づき、位相差phaseは、次式(3)により算出される。なお、式(3)において、位相差phaseは、(0≦phase<2π)の範囲で定義される。
phase=tan-1(Q/I) …(3)
phase=tan-1(Q/I) …(3)
位相差phaseと、所定の係数rangeとを用いて、距離情報Depthは、次式(4)により算出される。
Depth=(phase×range)/2π …(4)
Depth=(phase×range)/2π …(4)
<4.3.提案技術の概要>
上述したように、距離情報Depthは、照射光の輝度変化を正弦波と仮定して計算されるが、実際に、光源部11から出射される光は、図15で示したように矩形波である。矩形波を正弦波として距離を算出すると、距離情報Depthに周期的な誤差(以下、サイクリックエラーと称する)が発生する。
上述したように、距離情報Depthは、照射光の輝度変化を正弦波と仮定して計算されるが、実際に、光源部11から出射される光は、図15で示したように矩形波である。矩形波を正弦波として距離を算出すると、距離情報Depthに周期的な誤差(以下、サイクリックエラーと称する)が発生する。
そこで、本開示の第2実施形態に係る測距装置10は、例えば、露光制御信号(以下、駆動パルス信号とも称する)を、1フレーム期間内に時分割で複数の位相にシフトさせて生成することにより、矩形波で照射された照射光を、正弦波に近似させる(擬似正弦化する)。
図16を用いて、かかる点について説明する。図16は、1フレーム期間内にシフトさせる各位相の電荷蓄積時間を説明するための図である。図16では、0度、45度、90度それぞれの位相の電荷蓄積時間(積分時間)を示している。
図16のAに示すように、駆動パルス信号の位相を0度、45度、90度ずつシフトさせたとする。このとき、位相をシフトする期間が、1:√2:1となるように、駆動パルス信号の位相をシフトする。すなわち、駆動パルス信号の位相を0度シフトする期間の長さを1とすると、90度シフトする期間の長さが√2、45度シフトする期間の長さが1となるように、位相をシフトする期間を調整する。これにより、0度、45度、90度それぞれの位相の電荷蓄積時間(積分時間)の比が1:√2:1となる。
0度、45度、90度それぞれの位相の電荷蓄積時間(積分時間)の比を1:√2:1とすることで、図16のBに示すように、変調波の波形を、正弦波に近似させることができる。また、電荷蓄積時間の比を調整することで、正弦波の振幅を調整することができる。
このとき、上述したDLL回路110を用いて駆動パルス信号の位相をシフトさせることで、シフトさせる位相の分解能を増加させることができ、かつ、複数の位相の切り替えをより高速に行うことができる。
<4.4.測距処理部の構成例>
図17は、本開示の第2実施形態に係る測距処理部13の構成例を示すブロック図である。
図17は、本開示の第2実施形態に係る測距処理部13の構成例を示すブロック図である。
図17に示すように、測距処理部13は、PLL回路131と、カウンタ132、134と、光源駆動部133と、位相シフト回路136と、画素変調部135と、を備える。
PLL回路131は、基準となるクロック信号を生成し、カウンタ132、134に出力する。
カウンタ132は、PLL回路131で生成されたクロック信号に基づき、所定の周波数及び位相の光源制御信号を生成する。このように、カウンタ132は、光源制御用の信号を生成する。
光源駆動部133は、カウンタ132が生成した光源制御信号に基づき、光源部11を駆動する。
カウンタ134は、PLL回路131で生成されたクロック信号に基づき、光源制御信号に同期する駆動パルス信号を生成する。このとき、カウンタ134は、後段の分周回路120で駆動パルス信号を分周する分周比に応じた周波数の駆動パルス信号を生成する。例えば、カウンタ134は、分周後の駆動パルス信号が光源制御用信号の周波数と同じ周波数となるよう周波数を調整して駆動パルス信号を生成する。また、カウンタ134は、光源制御信号と所定の位相差となるよう位相を調整して駆動パルス信号を生成する。
位相シフト回路136は、DLL回路110と、分周回路120と、を備える。位相シフト回路136は、例えば図6に示す信号生成回路100に相当する。
DLL回路110は、カウンタ134が生成した駆動パルス信号を所定の位相にシフトした遅延駆動パルス信号を生成して分周回路120に出力する。
分周回路120は、DLL回路110が生成した遅延駆動パルス信号を所定の分周比で分周して分周後の駆動パルス信号(以下、分周パルス信号とも称する)を生成する。
画素変調部135は、分周回路120が生成した分周パルス信号に基づき、各画素を駆動する。
<4.5.駆動パルス信号>
次に、測距処理部13が生成する駆動パルス信号の詳細について説明する。ここで、まず比較例として、DLL回路110を備えず、カウンタ134で駆動パルス信号を生成する測距処理部13Aについて説明する。
次に、測距処理部13が生成する駆動パルス信号の詳細について説明する。ここで、まず比較例として、DLL回路110を備えず、カウンタ134で駆動パルス信号を生成する測距処理部13Aについて説明する。
図18は、本開示の第2実施形態の比較例に係る測距処理部13Aの構成例を示すブロック図である。
図18に示すように、測距処理部13Aは、DLL回路110及び分周回路120を備えていない点を除き、図17に示す測距処理部13と同じ構成を有する。
図19は、本開示の第2実施形態の比較例に係る測距処理部13Aが生成する駆動パルス信号を説明するための図である。
図19に示すCKは、PLL回路131が生成するクロック信号CKを示している。カウンタ132は、クロック信号CKに基づき、光源制御信号Lを生成する。図19の例では、カウンタ132は、クロック信号CKの8クロックで1周期となる光源制御信号Lを生成する。
また、図19に示すAは、カウンタ134が生成する駆動パルス信号Aである。カウンタ134は、クロック信号CKに基づき、光源制御信号Lと同じ周波数を有し、光源制御信号Lと所定の位相差を有する駆動パルス信号Aを生成する。
カウンタ134は、クロック信号CKに基づき、駆動パルス信号Aを生成するため、駆動パルス信号Aと光源制御信号Lとの間の位相差は、最小でクロック信号CKの1クロック(1CLK)となる。
このように、DLL回路110を有しない測距処理部13Aでは、駆動パルス信号Aと光源制御信号Lとの間の位相差の最小分解能は1クロックとなる。
駆動パルス信号Aと光源制御信号Lとの位相をカウンタ132、134のみで制御する場合、測距処理部13Aは、低ジッターで位相精度の高い駆動パルス信号Aを生成することができる。一方、駆動パルス信号Aと光源制御信号Lとの間の位相差の分解能は、クロック信号CKの周波数に依存し、測距処理部13Aの消費電力は、クロック信号CKの周波数と回路規模に比例して大きくなる。
次に、本開示の第2実施形態に係る測距処理部13が生成する駆動パルス信号について説明する。図20は、本開示の第2実施形態に係る測距処理部13が生成する駆動パルス信号を説明するための図である。なお、PLL回路131が生成するクロック信号及びカウンタ132が生成する光源制御信号Lは、図19に示すクロック信号CK及び光源制御信号Lと同じである。
図20に示すように、カウンタ134は、クロック信号CKに基づき、駆動パルス信号A1を生成する。ここで、後段の分周回路120の分周比を2とすると、カウンタ134は、クロック信号CKの4クロックで1周期となる駆動パルス信号A1を生成する。また、カウンタ134は、光源制御信号Lと所定の位相差を有する駆動パルス信号A1を生成する。
DLL回路110は、駆動パルス信号A1を遅延させて遅延駆動パルス信号DLを生成する。ここで、図20に示す遅延信号は、DLL回路110の位相遅延回路114の各電圧制御遅延回路114_n(図6参照)が生成する信号である。遅延信号の数及び遅延量は、各電圧制御遅延回路114_nの数(DLL回路110の遅延段数)で決定される。
DLL回路110の選択回路115(図6参照)は、複数の遅延信号から1つを選択して、遅延駆動パルス信号DLとしてDLL回路110から出力する。図20の例では、DLL回路110は、上から2番目の遅延信号を遅延駆動パルス信号DLとして出力している。
分周回路120は、遅延駆動パルス信号DLを2倍に分周して分周パルス信号A2を生成する。分周パルス信号A2は、光源制御信号Lと同じ周波数を有する信号である。
このように、DLL回路110を用いて駆動パルス信号A1を遅延させることで、測距処理部13は、駆動パルス信号A1と光源制御信号Lとの間の位相差の最小分解能を、PLL回路131が生成するクロック信号の1クロック以上に小さくすることができる。
本開示の第2実施形態に係る測距処理部13は、カウンタ132、134及びDLL回路110を用いて分周パルス信号A2と光源制御信号Lとの間の位相差を制御する。そのため、測距処理部13をより低消費電力で駆動することが可能となる。また、分周パルス信号A2と光源制御信号Lとの間の位相差を、クロック信号CKに依存せず、より高分解能とすることができる。
ここで、分周パルス信号A2と光源制御信号Lとの間の位相差の分解能について詳細に説明する。
まず、比較例に係る測距処理部13Aが生成する駆動パルス信号Aと光源制御信号Lとの間の位相差の最小分解能(最小位相分解能とも称する)は、次式(5)により求められる。
最小位相分解能[°]=(出力周波数/入力周波数)×360°…(5)
ここで、入力周波数は、PLL回路131が生成するクロック信号CKの周波数であり、出力周波数は、カウンタ134が生成する駆動パルス信号Aの周波数である。
例えば、入力周波数を1.2GHz、出力周波数を100MHzとすると、最小位相分解能は30度となる。また、測距処理部13Aでは、出力周波数が高くなるほど最小分解能が低下する。
一方、測距処理部13が生成する分周パルス信号A2と光源制御信号Lとの間の位相差の最小分解能(最小位相分解能とも称する)は、次式(6)により求められる。
最小位相分解能[°]=(1/総遅延段数×分周比)×360°…(6)
ここで、総遅延段数は、DLL回路110の遅延段数(位相遅延回路114の各電圧制御遅延回路114_nの数)であり、分周比は、分周回路120の分周比である。
例えば、遅延段数を16、分周比を2とすると、最小位相分解能は、出力周波数及び入力周波数に依らず11.25度となる。ただし、出力周波数は、DLL回路110がロックする周波数範囲に限定される。
このように、本開示の第2実施形態に係る測距処理部13は、DLL回路110を備えることで、より小さい位相分解能で、より高速に分周パルス信号A2の位相を切り替えることができる。
次に、測距処理部13が、分周回路120を備える点について説明する。図21は、本開示の第2実施形態に係る分周パルス信号A2について説明するための図である。
DLL回路110には、所定のデューティ比を有する駆動パルス信号A1が入力される。図21に示す例では50%のデューティ比を有する駆動パルス信号A1がDLL回路110に入力される。
DLL回路110は、遅延量を電圧制御する都合上、遅延信号のデューティ品質が悪くなりやすい。
DLL回路110は電圧制御によって遅延信号を生成するため、DLL回路110が有するトランジスタ(図示省略)の閾値電圧のばらつきの影響を受けやすく、図21に示すように、遅延信号の立ち下がり、立ち上がりが鈍ってしまう。
そのため、DLL回路110が、立ち下がり、立ち上がりが鈍った遅延信号を選択して遅延駆動パルス信号DLとして出力すると、遅延駆動パルス信号DLのデューティ比が50%からずれてしまう。
間接ToFでは、画素を駆動するための駆動パルス信号のデューティ品質が測距精度に大きな影響を与える。そのため、デューティ品質が悪いDLL回路110の出力信号(遅延駆動パルス信号DL)をそのまま受光部12を駆動する制御信号として使用すると測距精度に悪影響を与えてしまう。
そこで、本開示の第2実施形態では、DLL回路110の後段に分周回路120を設けることで、デューティ比を駆動パルス信号A1と同じになるようにする。より具体的には、図21に示すように、遅延駆動パルス信号DLを、例えば2倍に分周することで、分周パルス信号A2のデューティ比を50%に回復することができる。
なお、分周パルス信号A2の周波数は、光源制御信号Lの周波数と揃える(同期する)必要がある。そこで、測距処理部13では、カウンタ134が、分周回路120の分周比に応じた周波数の駆動パルス信号A1を生成する。これにより、測距処理部13は、分周パルス信号A2及び光源制御信号Lを同期させ、周波数を揃えることができる。
<<5.変形例>>
<5.1.第3変形例>
上記測距処理部13では、駆動パルス信号の位相を、位相シフト回路136のDLL回路110を用いてシフトするとしたが、これに限定されない。駆動パルス信号と光源制御信号との位相差が所定量となればよいため、光源制御信号の位相を、位相シフト回路を用いてシフトさせてもよい。
<5.1.第3変形例>
上記測距処理部13では、駆動パルス信号の位相を、位相シフト回路136のDLL回路110を用いてシフトするとしたが、これに限定されない。駆動パルス信号と光源制御信号との位相差が所定量となればよいため、光源制御信号の位相を、位相シフト回路を用いてシフトさせてもよい。
図22は、本開示の第2実施形態の第3変形例に係る測距処理部13Bの構成例を示すブロック図である。
図22に示すように、本変形例に係る測距処理部13Bは、DLL回路110を有する位相シフト回路136Aがカウンタ132と、光源駆動部133と、の間に設けられており、カウンタ134と画素変調部135とが接続されている点で、図17に示す測距処理部13と異なる。また、位相シフト回路136Aが分周回路120を備えていない点で図17に示す測距処理部13と異なる。
測距処理部13BのDLL回路110は、カウンタ132が生成した光源制御信号の位相をシフトし、シフト後の光源制御信号を光源駆動部133に出力する。
なお、光源部11の制御には、受光部12の制御ほど高いデューティ品質が求められないため、本変形例に係る測距処理部13Bでは、DLL回路110の後段に分周回路120を設けなくてもよい。そのため、カウンタ132、134は、同じ周波数の光源制御信号及び駆動パルス信号を生成する。
このように、DLL回路110が、光源制御信号又は駆動パルス信号の少なくとも一方の位相をシフトさせるようにしてもよい。
<<6.むすび>>
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術の一部または全部を、他の実施の形態において説明した本技術の一部または全部と組み合わせて実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
また、例えば、1つの装置(または処理部)として説明した構成を分割し、複数の装置(または処理部)として構成するようにしてもよい。逆に、以上において複数の装置(または処理部)として説明した構成をまとめて1つの装置(または処理部)として構成されるようにしてもよい。また、各装置(または各処理部)の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置(または処理部)の構成の一部を他の装置(または他の処理部)の構成に含めるようにしてもよい。
さらに、本明細書において、システムとは、複数の構成要素(装置、モジュール(部品)等)の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、1つの筐体の中に複数のモジュールが収納されている1つの装置は、いずれも、システムである。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
なお、以下のような構成も本開示の技術的範囲に属する。
(1)
クロック信号に応じてそれぞれ位相の異なる複数の遅延信号を生成する位相遅延回路と、
設定信号に応じて複数の前記遅延信号のうちの1つを出力信号として選択する選択回路と、
前記設定信号を切り替えるタイミングを検出する検出回路と、
前記検出回路が検出した前記タイミングを含む所定の期間、前記クロック信号の前記位相遅延回路への入力を停止するクロック停止回路と、
を備えるDLL回路。
(2)
前記検出回路は、切替信号に基づき、前記設定信号を切り替えるタイミングを検出する、(1)に記載のDLL回路。
(3)
前記検出回路は、
多段に接続された複数のフリップフロップと、
複数のフリップフロップの初段の出力信号及び最終段の出力信号を入力とする論理ゲート回路と、
を備える、(1)又は(2)に記載のDLL回路。
(4)
前記検出回路は、前記所定の期間に応じた段数の前記フリップフロップを有する、(3)に記載のDLL回路。
(5)
前記検出回路は、切替信号に応じて前記設定信号を切り替える、(1)~(4)のいずれか1つに記載のDLL回路。
(6)
前記検出回路は、
前記切替信号の立ち下がり及び/又は立ち上がりで前記設定信号を切り替える制御信号を生成する生成回路と、
前記制御信号に応じて前記設定信号を切り替える信号選択回路と、
を備える、(5)に記載のDLL回路。
(7)
光源から照射された光が所定の物体で反射された反射光が光電変換された電荷を蓄積し、蓄積電荷に応じた検出信号を出力する画素と、
前記光源の照射タイミングを示す発光制御信号と、前記発光制御信号に対応して生成され、前記画素を駆動する駆動パルス信号と、の位相差が、1フレーム期間内に時分割で複数の異なる値となるように、前記発光制御信号及び前記駆動パルス信号の少なくとも一方の位相をシフトさせる位相シフト回路と、
を備え、
前記位相シフト回路は、
クロック信号に応じてそれぞれ位相の異なる複数の遅延信号を生成する位相遅延回路と、
設定信号に応じて複数の前記遅延信号のうちの1つを出力信号として選択する選択回路と、
前記設定信号を切り替えるタイミングを検出する検出回路と、
前記検出回路が検出した前記タイミングを含む所定の期間、前記基準クロック信号の前記位相遅延回路への入力を停止するクロック停止回路と、
を含むDLL回路を有する
測距センサ。
(8)
前記DLL回路は、前記発光制御信号の位相をシフトする、(7)に記載の測距センサ。
(9)
前記DLL回路は、前記駆動パルス信号の位相をシフトし、
前記位相シフト回路は、位相シフト後の前記駆動パルス信号を分周する分周回路をさらに備える、
(7)に記載の測距センサ。
(1)
クロック信号に応じてそれぞれ位相の異なる複数の遅延信号を生成する位相遅延回路と、
設定信号に応じて複数の前記遅延信号のうちの1つを出力信号として選択する選択回路と、
前記設定信号を切り替えるタイミングを検出する検出回路と、
前記検出回路が検出した前記タイミングを含む所定の期間、前記クロック信号の前記位相遅延回路への入力を停止するクロック停止回路と、
を備えるDLL回路。
(2)
前記検出回路は、切替信号に基づき、前記設定信号を切り替えるタイミングを検出する、(1)に記載のDLL回路。
(3)
前記検出回路は、
多段に接続された複数のフリップフロップと、
複数のフリップフロップの初段の出力信号及び最終段の出力信号を入力とする論理ゲート回路と、
を備える、(1)又は(2)に記載のDLL回路。
(4)
前記検出回路は、前記所定の期間に応じた段数の前記フリップフロップを有する、(3)に記載のDLL回路。
(5)
前記検出回路は、切替信号に応じて前記設定信号を切り替える、(1)~(4)のいずれか1つに記載のDLL回路。
(6)
前記検出回路は、
前記切替信号の立ち下がり及び/又は立ち上がりで前記設定信号を切り替える制御信号を生成する生成回路と、
前記制御信号に応じて前記設定信号を切り替える信号選択回路と、
を備える、(5)に記載のDLL回路。
(7)
光源から照射された光が所定の物体で反射された反射光が光電変換された電荷を蓄積し、蓄積電荷に応じた検出信号を出力する画素と、
前記光源の照射タイミングを示す発光制御信号と、前記発光制御信号に対応して生成され、前記画素を駆動する駆動パルス信号と、の位相差が、1フレーム期間内に時分割で複数の異なる値となるように、前記発光制御信号及び前記駆動パルス信号の少なくとも一方の位相をシフトさせる位相シフト回路と、
を備え、
前記位相シフト回路は、
クロック信号に応じてそれぞれ位相の異なる複数の遅延信号を生成する位相遅延回路と、
設定信号に応じて複数の前記遅延信号のうちの1つを出力信号として選択する選択回路と、
前記設定信号を切り替えるタイミングを検出する検出回路と、
前記検出回路が検出した前記タイミングを含む所定の期間、前記基準クロック信号の前記位相遅延回路への入力を停止するクロック停止回路と、
を含むDLL回路を有する
測距センサ。
(8)
前記DLL回路は、前記発光制御信号の位相をシフトする、(7)に記載の測距センサ。
(9)
前記DLL回路は、前記駆動パルス信号の位相をシフトし、
前記位相シフト回路は、位相シフト後の前記駆動パルス信号を分周する分周回路をさらに備える、
(7)に記載の測距センサ。
1 電子機器
10 測距装置
11 光源部
12 受光部
13 測距処理部
20 アプリケーション部
100 信号生成回路
110、110B、110C DLL回路
111 位相比較器
112 チャージポンプ
113 ローパスフィルタ
114 位相遅延回路
115、1176 選択回路
116 Clock停止回路
117 信号切替検知回路
120 分周回路
131 PLL回路
132、134 カウンタ
133 光源駆動部
135 画素変調部
136、136A 位相シフト回路
1171 同期化回路
1172 切替回路
1173 停止制御回路
1174 第1のフリップフロップ群
1175 第2のフリップフロップ群
10 測距装置
11 光源部
12 受光部
13 測距処理部
20 アプリケーション部
100 信号生成回路
110、110B、110C DLL回路
111 位相比較器
112 チャージポンプ
113 ローパスフィルタ
114 位相遅延回路
115、1176 選択回路
116 Clock停止回路
117 信号切替検知回路
120 分周回路
131 PLL回路
132、134 カウンタ
133 光源駆動部
135 画素変調部
136、136A 位相シフト回路
1171 同期化回路
1172 切替回路
1173 停止制御回路
1174 第1のフリップフロップ群
1175 第2のフリップフロップ群
Claims (9)
- クロック信号に応じてそれぞれ位相の異なる複数の遅延信号を生成する位相遅延回路と、
設定信号に応じて複数の前記遅延信号のうちの1つを出力信号として選択する選択回路と、
前記設定信号を切り替えるタイミングを検出する検出回路と、
前記検出回路が検出した前記タイミングを含む所定の期間、前記クロック信号の前記位相遅延回路への入力を停止するクロック停止回路と、
を備えるDLL回路。 - 前記検出回路は、切替信号に基づき、前記設定信号を切り替えるタイミングを検出する、請求項1に記載のDLL回路。
- 前記検出回路は、
多段に接続された複数のフリップフロップと、
複数のフリップフロップの初段の出力信号及び最終段の出力信号を入力とする論理ゲート回路と、
を備える、請求項1に記載のDLL回路。 - 前記検出回路は、前記所定の期間に応じた段数の前記フリップフロップを有する、請求項3に記載のDLL回路。
- 前記検出回路は、切替信号に応じて前記設定信号を切り替える、請求項1に記載のDLL回路。
- 前記検出回路は、
前記切替信号の立ち下がり及び/又は立ち上がりで前記設定信号を切り替える制御信号を生成する生成回路と、
前記制御信号に応じて前記設定信号を切り替える信号選択回路と、
を備える、請求項5に記載のDLL回路。 - 光源から照射された光が所定の物体で反射された反射光が光電変換された電荷を蓄積し、蓄積電荷に応じた検出信号を出力する画素と、
前記光源の照射タイミングを示す発光制御信号と、前記発光制御信号に対応して生成され、前記画素を駆動する駆動パルス信号と、の位相差が、1フレーム期間内に時分割で複数の異なる値となるように、前記発光制御信号及び前記駆動パルス信号の少なくとも一方の位相をシフトさせる位相シフト回路と、
を備え、
前記位相シフト回路は、
クロック信号に応じてそれぞれ位相の異なる複数の遅延信号を生成する位相遅延回路と、
設定信号に応じて複数の前記遅延信号のうちの1つを出力信号として選択する選択回路と、
前記設定信号を切り替えるタイミングを検出する検出回路と、
前記検出回路が検出した前記タイミングを含む所定の期間、前記クロック信号の前記位相遅延回路への入力を停止するクロック停止回路と、
を含むDLL回路を有する
測距センサ。 - 前記DLL回路は、前記発光制御信号の位相をシフトする、請求項7に記載の測距センサ。
- 前記DLL回路は、前記駆動パルス信号の位相をシフトし、
前記位相シフト回路は、位相シフト後の前記駆動パルス信号を分周する分周回路をさらに備える、
請求項7に記載の測距センサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US18/245,013 US20230370070A1 (en) | 2020-09-24 | 2021-08-12 | Dll circuit and distance measuring sensor |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020159287A JP2022052823A (ja) | 2020-09-24 | 2020-09-24 | Dll回路及び測距センサ |
JP2020-159287 | 2020-09-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2022064893A1 true WO2022064893A1 (ja) | 2022-03-31 |
Family
ID=80845060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2021/029711 WO2022064893A1 (ja) | 2020-09-24 | 2021-08-12 | Dll回路及び測距センサ |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230370070A1 (ja) |
JP (1) | JP2022052823A (ja) |
WO (1) | WO2022064893A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023234059A1 (ja) * | 2022-06-01 | 2023-12-07 | ソニーセミコンダクタソリューションズ株式会社 | 位相同期回路 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003264452A (ja) * | 2002-03-07 | 2003-09-19 | Hitachi Ltd | 半導体集積回路装置およびデジタルカメラシステム |
JP2004054350A (ja) * | 2002-07-16 | 2004-02-19 | Sony Corp | クロック切り替え回路 |
JP2006295719A (ja) * | 2005-04-13 | 2006-10-26 | Fuji Photo Film Co Ltd | タイミング発生回路 |
JP2010225057A (ja) * | 2009-03-25 | 2010-10-07 | Seiko Epson Corp | クロック切替回路、集積回路装置及び電子機器 |
WO2020129954A1 (ja) * | 2018-12-18 | 2020-06-25 | パナソニックセミコンダクターソリューションズ株式会社 | 測距撮像装置 |
-
2020
- 2020-09-24 JP JP2020159287A patent/JP2022052823A/ja active Pending
-
2021
- 2021-08-12 US US18/245,013 patent/US20230370070A1/en active Pending
- 2021-08-12 WO PCT/JP2021/029711 patent/WO2022064893A1/ja active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003264452A (ja) * | 2002-03-07 | 2003-09-19 | Hitachi Ltd | 半導体集積回路装置およびデジタルカメラシステム |
JP2004054350A (ja) * | 2002-07-16 | 2004-02-19 | Sony Corp | クロック切り替え回路 |
JP2006295719A (ja) * | 2005-04-13 | 2006-10-26 | Fuji Photo Film Co Ltd | タイミング発生回路 |
JP2010225057A (ja) * | 2009-03-25 | 2010-10-07 | Seiko Epson Corp | クロック切替回路、集積回路装置及び電子機器 |
WO2020129954A1 (ja) * | 2018-12-18 | 2020-06-25 | パナソニックセミコンダクターソリューションズ株式会社 | 測距撮像装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2022052823A (ja) | 2022-04-05 |
US20230370070A1 (en) | 2023-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4390353B2 (ja) | クロック生成方法およびクロック生成回路 | |
US9397647B2 (en) | Clock spurs reduction technique | |
US8723577B2 (en) | Spreading a clock signal | |
KR20090074412A (ko) | 분주회로 및 이를 이용한 위상 동기 루프 | |
US9286825B2 (en) | Apparatus and method for driving LED display | |
US7461314B2 (en) | Test device | |
US20140062537A1 (en) | Frequency synthesizer | |
KR20150113310A (ko) | 반도체 장치를 위한 출력 제어 회로 및 이를 포함하는 출력 구동 회로 | |
US9130588B2 (en) | Redundant delay digital-to-time converter | |
WO2022064893A1 (ja) | Dll回路及び測距センサ | |
WO2020031330A1 (ja) | 半導体集積回路 | |
JPWO2020129954A1 (ja) | 測距撮像装置 | |
KR102140117B1 (ko) | 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치 | |
US8593191B1 (en) | Aligning multiple chip input signals using digital phase lock loops | |
CN107026647B (zh) | 时间数字***以及频率合成器 | |
US20090190631A1 (en) | Method for generating a spread spectrum clock and apparatus thereof | |
EP1640736A1 (en) | Testing device | |
US20130049820A1 (en) | Clock divider unit | |
US20130088268A1 (en) | Multi-Phase Clock Generation System and Clock Calibration Method Thereof | |
US20050282511A1 (en) | Frequency multiply circuit using SMD, with arbitrary multiplication factor | |
KR101628160B1 (ko) | 지연 고정 루프 회로 기반의 위상 생성기 및 위상 생성 방법 | |
KR20180095191A (ko) | 오실레이터가 적용된 시간-디지털 컨버터 및 이를 포함하는 지연 고정 루프 장치 | |
JP2006186547A (ja) | タイミング発生回路 | |
US7898312B2 (en) | Variable delay apparatus | |
US7835479B2 (en) | Jitter injection apparatus, jitter injection method, testing apparatus, and communication chip |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 21872025 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 21872025 Country of ref document: EP Kind code of ref document: A1 |