WO2022029828A1 - 半導体装置、半導体装置の製造方法および電力変換装置 - Google Patents
半導体装置、半導体装置の製造方法および電力変換装置 Download PDFInfo
- Publication number
- WO2022029828A1 WO2022029828A1 PCT/JP2020/029642 JP2020029642W WO2022029828A1 WO 2022029828 A1 WO2022029828 A1 WO 2022029828A1 JP 2020029642 W JP2020029642 W JP 2020029642W WO 2022029828 A1 WO2022029828 A1 WO 2022029828A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- metal member
- semiconductor device
- metal
- insulating
- outer edge
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/43—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/03011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05083—Three-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
Definitions
- the present disclosure relates to a semiconductor device having an electrode structure for using copper wiring, a method for manufacturing the semiconductor device, and a power conversion device.
- the ultrasonic energy when bonding a copper wire as a metal wire requires a larger energy than the ultrasonic energy when bonding an aluminum wire.
- the present disclosure has been made to solve the above-mentioned problems, and obtains a semiconductor device having improved reliability by reducing the influence on the substrate including the semiconductor element at the time of bonding the metal wiring. It is an object.
- the semiconductor device includes a semiconductor element having a first main surface, a first metal member formed on the first main surface, and a second metal member formed on the upper surface of the first metal member.
- the fourth metal member mainly composed of copper formed on the upper surface of the third metal member, and the third metal member. It is a semiconductor device including a wiring member containing copper as a main component to be joined on the upper surface of the fourth metal member.
- FIG. It is sectional drawing which shows the manufacturing process of the semiconductor device in Embodiment 1.
- FIG. It is sectional drawing which shows the manufacturing process of the semiconductor device in Embodiment 1.
- FIG. It is sectional drawing which shows the manufacturing process of the semiconductor device in Embodiment 1.
- FIG. It is sectional drawing which shows the semiconductor device in Embodiment 2.
- FIG. It is a planar structure schematic diagram which shows the other semiconductor device in Embodiment 2.
- FIG. 2 It is sectional drawing which shows the manufacturing process of the semiconductor device in Embodiment 2.
- FIG. 2 is sectional drawing which shows the manufacturing process of the semiconductor device in Embodiment 2.
- FIG. It is sectional drawing which shows the manufacturing process of the semiconductor device in Embodiment 2.
- FIG. It is sectional drawing which shows the manufacturing process of the semiconductor device in Embodiment 2.
- FIG. It is sectional drawing which shows the manufacturing process of another semiconductor device in Embodiment 2.
- FIG. It is a planar structure schematic diagram which shows the semiconductor device in Embodiment 3.
- FIG. is sectional drawing which shows the semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- FIG. It is sectional drawing which shows the other semiconductor device in Embodiment 3.
- Embodiment 4 It is a planar structure schematic diagram which shows the semiconductor device in Embodiment 4. It is a planar structure schematic diagram which shows the other semiconductor device in Embodiment 4. It is a planar structure schematic diagram which shows the other semiconductor device in Embodiment 4. It is a planar structure schematic diagram which shows the other semiconductor device in Embodiment 4. It is a planar structure schematic diagram which shows the other semiconductor device in Embodiment 4. It is a planar structure schematic diagram which shows the other semiconductor device in Embodiment 4. It is a block diagram which shows the structure of the power conversion system to which the power conversion apparatus in Embodiment 5 is applied.
- FIG. 1 is a schematic plan view showing a semiconductor device according to the first embodiment.
- FIG. 2 is a schematic cross-sectional structure diagram showing the semiconductor device according to the first embodiment.
- FIG. 2 is a schematic cross-sectional structure of the alternate long and short dash line AA of FIG.
- the semiconductor device 100 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the bonding wire 6 are provided.
- the bonding wire 6 is bonded on the upper surface of the fourth metal member 5.
- the first metal member 2 is arranged (formed) on the first main surface of the semiconductor element 1.
- a second metal member 3 is formed on the upper surface of the first metal member 2.
- a third metal member 4 is formed on the upper surface of the second metal member 3.
- a fourth metal member 5 is formed on the upper surface of the third metal member 4.
- a bonding wire 6 containing copper as a main component is bonded on the upper surface of the fourth metal member 5.
- the bonding region 61 on the upper surface of the fourth metal member 5 is a bonding portion between the bonding wire 6 and the upper surface of the fourth metal member 5.
- the bonding wire 6 is bonded to the bonding region 61 on the upper surface of the fourth metal member 5.
- the bonding region 61 between the bonding wire 6 and the fourth metal member 5 is indicated by a dotted line.
- the bonding region 61 of the bonding wire 6 is formed inside the outer edge of the fourth metal member 5.
- the bonding wire 6 extends in the opposite side direction of the bonding region 61 of the bonding wire 6.
- the bonding wire 6 is bent in a direction away from the upper surface of the fourth metal member with respect to the extending direction of the bonding wire 6 on the opposite side of the bonding region 61 of the bonding wire 6. In other words, the bonding wire 6 is bent in a direction in which the distance from the upper surface of the fourth metal member 5 increases.
- a semiconductor element for power such as a MOSFET (Metal Oxide Semiconductor Field Transistor) or an IGBT (Insulated Gate Bipolar Transistor) can be used.
- MOSFET Metal Oxide Semiconductor Field Transistor
- IGBT Insulated Gate Bipolar Transistor
- silicon Si: Silicon
- silicon carbide SiC: Silicon Cabide
- gallium nitride GaN: Gallium Nitride
- the structure, material, and shape are not limited as long as the semiconductor element 1 can form the first metal member 2, the second metal member 3, the third metal member 4, and the fourth metal member 5.
- the thickness of the semiconductor element 1 is considered to be 50 ⁇ m to 500 ⁇ m.
- the thickness of the semiconductor element 1 can be appropriately selected according to the rated voltage and current to which the semiconductor element 1 is applied.
- the first metal member 2 is formed on the first main surface of the semiconductor element 1.
- the material of the first metal member 2 for example, aluminum (Al) can be used.
- the material of the first metal member 2 is not limited to Al, but copper (Cu), nickel (Ni), tungsten (W), cobalt (Co), chromium (Cr), and titanium (Ti). And these alloy materials can be applied.
- the film thickness of the first metal member 2 is in the range of 1 ⁇ m to 50 ⁇ m.
- the film thickness is preferably in the range of 5 ⁇ m to 20 ⁇ m.
- the second metal member 3 is formed on the upper surface of the first metal member 2.
- the material of the second metal member 3 for example, Cu can be used.
- the material of the second metal member 3 is not limited to Cu, and magnesium (Mg), iron (Fe), tin (Sn), palladium (Pd) and zinc (Zn) can be applied.
- the film thickness of the second metal member 3 is in the range of 1 ⁇ m to 50 ⁇ m.
- the third metal member 4 is formed on the upper surface of the second metal member 3.
- Ni can be used.
- the material of the third metal member 4 is not limited to Ni, and Co, Cr, W, titanium nitride (TiN) and alloy materials thereof can be applied.
- the film thickness of the third metal member 4 is in the range of 1 ⁇ m to 50 ⁇ m.
- Co and Cr are used as the materials of the third metal member 4, these materials can be formed by plating, so that the film thickness of the third metal member 4 is more likely to be in the range of 1 ⁇ m to 20 ⁇ m. preferable.
- the fourth metal member 5 is formed on the upper surface of the third metal member 4.
- a material containing Cu as a main component can be used as the fourth metal member 5.
- the film thickness of the fourth metal member 5 is in the range of 1 ⁇ m to 50 ⁇ m.
- the fourth metal member 5 uses a material containing Cu as a main component as the bonding wire 6 described later, Cu is considered when the wire bonding property of the Cu bonding wire 6 on the first main surface of the semiconductor element 1 is taken into consideration.
- the material whose main component is is selected.
- either of the second metal member 3 or the third metal member 4 reduces the load (damage) downward at the time of wire bonding on the first main surface of the semiconductor element 1 of the Cu bonding wire 6.
- a material having a hardness equal to or higher than that of the fourth metal member 5 is used.
- the hardness is a value defined by, for example, the Vickers hardness, but the same relationship can be obtained even if another index of hardness is used.
- Ni as the third metal member 4, it functions as a damage suppressing layer that suppresses the load (damage) generated during wire bonding from propagating downward from the second metal member 3.
- the second metal member 3 functions as a damage suppressing layer that suppresses damage caused by thermal stress due to heat generation during operation of the semiconductor device 100. Therefore, a material having a hardness equal to or lower than the hardness of the third metal member 4 is used.
- the hardness of the first metal member 2 is less than or equal to the hardness (soft) of the second metal member 3 and the third metal member 4. As described above, by using a material having a hardness equal to or higher than that of the first metal member 2, the second metal member 3 can suppress the influence of damage due to thermal stress from propagating to the first metal member 2. Although the hardness of each material is the same, it is effective to use a material having a hardness difference between the materials.
- the layer structure from the first metal member 2 to the fourth metal member 5 includes a Cu / Ni / Cu sandwich structure.
- the Cu / Ni / Cu sandwich structures are arranged adjacent to each other, such as the fourth metal member 5 / third metal member 4 / second metal member 3.
- the layer structure of the fourth metal member 5 / second metal member 3 / first metal member 2 or the fourth metal member 5 / third metal member 4 / first metal member 2 As a result, it is sufficient that Ni is sandwiched between Cu.
- the metal member other than Cu or Ni can be formed on the first main surface of the semiconductor element 1 if it is the first metal member 2.
- it is Al, which is common.
- the configuration of Al / Cu / Ni / Cu can be considered as the configuration of the first metal member 2 to the fourth metal member 5.
- the layers other than Cu, Ni, and Cu are assumed to be the metals described above and to function as barrier metals and adhesion layers.
- a diffusion barrier layer and an adhesion layer can be appropriately sandwiched between these metal members.
- the diffusion barrier layer or the adhesion layer W, Co, Cr, Ti, Pd, Pt and alloys thereof can be applied, and other materials may be used as long as the effects of the present disclosure are obtained. No.
- an antioxidant film may be separately formed on the upper surface of the fourth metal member 5 in order to prevent oxidation from the upper surface of the fourth metal member 5.
- an organic material or an inorganic material such as a metal can also be applied.
- the antioxidant film is a metal material, Au, Ag, Pd, Pt and the like can be used.
- the antioxidant film is preferably a precious metal material.
- the present invention is not limited to this and can be applied as long as the effect of the present disclosure is not impaired.
- the diffusion barrier layer between the metal members in this way, mutual diffusion of metal atoms between the layers can be suppressed. Further, by providing the adhesion layer between the metal members, the adhesion between the layers can be improved. Further, by providing an antioxidant film between the metal members, it is possible to suppress defects (insufficient adhesion) due to oxidation.
- the wiring member 6 is formed on the upper surface of the fourth metal member 5.
- a material containing Cu as a main component can be applied.
- the components of the wiring member 6 may contain different materials such as other metals and organic components in addition to Cu. Further, the surface of the wiring member 6 may be coated with another metal, an organic component, or the like.
- a plate shape, a foil shape, or a wire shape can be applied.
- the optimum shape of the wiring member 6 is wire-shaped, and the thickness of the wire-shaped wiring member 6 is preferably 100 ⁇ m to 500 ⁇ m in diameter.
- the structure, material and shape are not limited as long as the effects of the present disclosure are not impaired.
- FIG. 3 is a schematic plan structure diagram showing another semiconductor device according to the first embodiment.
- FIG. 4 is a schematic cross-sectional structure diagram showing another semiconductor device according to the first embodiment.
- FIG. 4 is a schematic cross-sectional structure of the alternate long and short dash line BB of FIG.
- the semiconductor device 101 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating member 8 are provided.
- the bonding wire 6 is bonded on the upper surface of the fourth metal member 5.
- the outermost edge of the semiconductor device 100 is the outer edge of the semiconductor element 1. Inside the outer edge of the semiconductor element 1, there is an outer edge of the fourth metal member 5.
- the insulating member 8 is arranged so as to surround the outer periphery (outer edge) of the fourth metal member 5.
- the bonding region 61 between the bonding wire 6 and the fourth metal member 5 is indicated by a dotted line.
- the bonding region 61 of the bonding wire 6 is formed inside the outer edge of the fourth metal member 5.
- the bonding wire 6 extends in the opposite side direction of the bonding region 61 of the bonding wire 6.
- the bonding wire 6 is bent in a direction away from the upper surface of the fourth metal member 5 with respect to the extending direction of the bonding wire 6 on the opposite side of the bonding region 61 of the bonding wire 6.
- the bonding wire 6 is bent in a direction in which the distance from the upper surface of the fourth metal member 5 increases outside the outer edge of the bonding region 61.
- the upper surface of the insulating member 8 is arranged at a position higher than the upper surface of the fourth metal member 5. In other words, the upper surface of the insulating member 8 projects upward from the upper surface of the fourth metal member 5.
- FIG. 5 is a schematic cross-sectional structure showing another semiconductor device according to the first embodiment.
- FIG. 6 is a schematic cross-sectional structure diagram showing another semiconductor device according to the first embodiment.
- the semiconductor device 102 has the same configuration as the semiconductor device 101 in FIG. 4, but the form of the insulating member 8 is different.
- the upper surface of the insulating member 8 is arranged above the upper surface of the fourth metal member 5, but in the semiconductor device 102, the upper surface of the insulating member 8 is the upper surface of the fourth metal member 5. It is located below.
- the insulating member 8 is in contact with each side surface of the first metal member 2, the second metal member 3, the third metal member 4, and the fourth metal member 5.
- the upper surface of the insulating member 8 projects upward from the upper surface of the fourth metal member 5.
- the first metal member 2, the second metal member 3, the third metal member 4, and the fourth metal member 5 are in contact with at least a part of the side surface of the laminated metal member. Just do it.
- a plurality of structures shown in FIG. 4 may be arranged side by side, and the insulating member 8 may serve as a terminal portion of the semiconductor element 1.
- the structure of the laminated metal members is different from that of FIG. 4 if at least one of them has the structure shown in FIG. It may be.
- the insulating member 8 is the terminal portion of the semiconductor element 1, the positional relationship between the semiconductor element 1 and the insulating member 8 is such that the insulating member 8 is closer to the outer edge of the first main surface of the semiconductor element 1. It may be formed inside, or may be formed so as to share the terminal portion of the semiconductor element 1.
- the insulating member 8 may protrude outward from the outer edge of the first main surface of the semiconductor element 1. Further, the insulating member 8 may be arranged so as to cover the side surface of the semiconductor element 1 and the second main surface (back surface) facing the first main surface.
- Polyimide or the like can be considered as the material of the insulating member 8, but any material can be applied as long as the functions of the present disclosure are not impaired.
- FIG 7 to 12 are schematic cross-sectional structures showing the manufacturing process of the semiconductor device according to the first embodiment.
- the main manufacturing process of the first embodiment is roughly divided into six processes.
- a process for causing the semiconductor element 1 to function as a semiconductor element is performed (semiconductor element preparation step).
- the first metal member 2 is formed on the first main surface of the semiconductor element 1 (first metal member forming step).
- the second metal member 3 is formed on the upper surface of the first metal member 2 (second metal member forming step).
- the third metal member 4 is formed on the upper surface of the second metal member 3 (third metal member forming step).
- the fourth metal member 5 is formed on the upper surface of the third metal member 4 (fourth metal member forming step).
- the bonding wire 6 which is a wiring member is formed on the upper surface of the fourth metal member 5 (wiring member forming step).
- a process for causing the semiconductor element 1 to function as a semiconductor element is performed.
- the first metal member 2 is formed on the first main surface of the semiconductor element 1.
- a chemical vapor deposition (CVD method), a physical vapor deposition (PVD method), or a plating method can be considered.
- plating methods electroless plating and electrolytic plating.
- any process, method, or forming condition can be applied to the detailed process of the plating process as long as the first metal member 2 can be formed. Further, if there is a pre-process necessary for forming the plating film, it may be carried out as needed.
- sputter film formation can be applied.
- sputtering methods such as magnetron sputtering, vapor deposition, and ion beam sputtering, and any sputtering method can be applied as long as the target first metal member 2 can be formed.
- any sputtering method can be applied as long as the target first metal member 2 can be formed.
- There are many setting parameters such as the presence / absence of heating during film formation, the presence / absence of assist film formation, the input power, and the gas flow rate as the sputtering film formation conditions. It can be applied even under various film forming conditions.
- the first metal member 2 is formed by the electrolytic plating method, in order to form a seed layer for forming a plating film and, if necessary, to improve the adhesion to the first main surface of the semiconductor element 1. It may be necessary to form an adhesive film.
- the method for forming the seed layer and the method for forming the adhesion layer the above-mentioned CVD method or PVD method can be applied, and any forming method may be used as long as the target film can be formed.
- it is desirable that the seed layer and the close contact layer are formed by sputter film formation.
- the second metal member 3 is formed on the upper surface of the first metal member 2.
- the same forming method as the above-mentioned first metal member 2 can be applied.
- the third metal member 4 is formed on the upper surface of the second metal member 3.
- the same forming method as the above-mentioned first metal member 2 can be applied.
- the fourth metal member 5 is formed on the upper surface of the third metal member 4.
- the same forming method as the above-mentioned first metal member 2 can be applied.
- the bonding wire 6 is formed on the upper surface of the fourth metal member 5.
- a method for forming the bonding wire 6 there are thermocompression bonding, bonding by ultrasonic energy, and bonding by a bonding material such as solder.
- the bonding wire 6 is formed by bonding with ultrasonic energy. Bond formation by ultrasonic energy has various parameters such as load, amplitude and processing time, but can be applied to any method and condition as long as the desired joint is obtained.
- the bonding wire 6 is pressed against the upper surface direction 11 of the fourth metal member 5, and the tool 9 is vibrated 10 in a direction parallel to the first main surface of the semiconductor element 1 to apply ultrasonic energy.
- the upper surface of the fourth metal member 5 and the bonding wire 6 are bonded to the upper surface of the fourth metal member 5 at the bonding region 61.
- the semiconductor device 100 shown in FIG. 12 can be manufactured.
- the second metal member 3 formed on the upper surface of the first metal member 2 and the third metal member 4 formed on the upper surface of the second metal member 3 are provided. Since the bonding wire 6 formed and containing copper as a main component is provided on the upper surface of the fourth metal member 5 corresponding to the forming position of the third metal member 4, the substrate including the semiconductor element 1 of the bonded bonding wire 6 is provided. It is possible to reduce the influence on the metal device and improve the reliability of the semiconductor device.
- Embodiment 2 In the second embodiment, at least the outer edge of the fourth metal member 5 among the first metal member 2, the second metal member 3, the third metal member 4, and the fourth metal member 5 used in the first embodiment is It differs in that it is formed inside the outer edge of other metal members.
- the total film thickness of the metal members is inevitably increased. As the total thickness of the metal member increases, stress is likely to occur at the location where the semiconductor element 1 and the metal member come into direct contact with each other, so that there is a concern that the semiconductor element 1 may be damaged, such as cracks. There is.
- the semiconductor element 1 Since the outer edge of the fourth metal member 5 is formed inside the outer edge of at least one of the first metal member 2, the second metal member 3, and the third metal member 4, the semiconductor element 1 The total thickness of the metal member at the point where the metal member is in contact with the metal member is reduced, and the stress generated in the semiconductor element 1 is reduced. As a result, the occurrence of damage such as cracks in the semiconductor element 1 can be suppressed, and the reliability of the semiconductor device 200 can be improved. Since other points are the same as those in the first embodiment, detailed description thereof will be omitted.
- FIG. 13 is a schematic cross-sectional structure diagram showing the semiconductor device according to the second embodiment.
- a semiconductor element 1 a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and a bonding wire 6 containing copper as a main component, which is a wiring member, are used. , Is equipped.
- the bonding wire 6 is bonded on the upper surface of the fourth metal member 5.
- the first metal member 2 is formed (joined) on the first main surface of the semiconductor element 1.
- a second metal member 3 is formed on the upper surface of the first metal member 2.
- a third metal member 4 is formed on the upper surface of the second metal member 3.
- a fourth metal member 5 is formed on the upper surface of the third metal member 4.
- a bonding wire 6 containing copper as a main component is bonded on the upper surface of the fourth metal member 5.
- the bonding region 61 on the upper surface of the fourth metal member 5 is a bonding portion between the bonding wire 6 and the upper surface of the fourth metal member 5.
- the bonding wire 6 is bonded to the bonding region 61 on the upper surface of the fourth metal member 5.
- the outer edge of the fourth metal member 5 is arranged inside the outer edge of the first metal member 2, the second metal member 3, and the third metal member 4.
- FIG. 14 is a schematic cross-sectional structure showing another semiconductor device according to the second embodiment.
- FIG. 15 is a schematic plan view showing another semiconductor device according to the second embodiment.
- the insulating member 8 is arranged in the outer peripheral region of the upper surface of the third metal member 4, which is outside the outer edge of the fourth metal member 5.
- the insulating member 8 is in contact with the side surface of the fourth metal member 5.
- the upper surface of the insulating member 8 projects upward from the upper surface of the fourth metal member 5.
- the insulating member 8 is in contact with the side surface of the fourth metal member 5, from the outer peripheral region of the upper surface of the third metal member 4 to the first main surface of the semiconductor element 1, the third metal member 4, the third metal member 4.
- the metal member 3 and the second metal member 3 are arranged in contact with the side surface thereof.
- FIG. 16 is a schematic cross-sectional structure showing another semiconductor device according to the second embodiment.
- FIG. 16 shows a shape in which the second metal member 3 and the third metal member 4 of the semiconductor device 200 shown in FIG. 13 have the same outer shape (outer edge) as the fourth metal member 5.
- a semiconductor element 1 a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and a bonding wire 6 containing copper as a main component, which is a wiring member, are used. , Is equipped.
- the bonding wire 6 is bonded on the upper surface of the fourth metal member 5.
- the first metal member 2 is formed (joined) on the first main surface of the semiconductor element 1.
- a second metal member 3 is formed on the upper surface of the first metal member 2.
- a third metal member 4 is formed on the upper surface of the second metal member 3.
- a fourth metal member 5 is formed on the upper surface of the third metal member 4.
- a bonding wire 6 containing copper as a main component is bonded on the upper surface of the fourth metal member 5.
- the bonding region 61 on the upper surface of the fourth metal member 5 is a bonding portion between the bonding wire 6 and the upper surface of the fourth metal member 5.
- the bonding wire 6 is bonded to the bonding region 61 on the upper surface of the fourth metal member 5.
- the outer edges of the second metal member 3, the third metal member 4, and the fourth metal member 5 have the same size, and the outer edge of the first metal member 2 is arranged outside the outer edge of the second metal member 3. There is.
- FIG. 17 is a schematic cross-sectional structure showing another semiconductor device according to the second embodiment.
- FIG. 18 is a schematic plan view showing another semiconductor device according to the second embodiment.
- the insulating member 8 is arranged in the outer peripheral region of the upper surface of the first metal member 2 which is outside the outer edge of the fourth metal member 5.
- the insulating member 8 is in contact with the side surfaces of the fourth metal member 5, the third metal member 4, and the second metal member 3.
- the upper surface of the insulating member 8 projects upward from the upper surface of the fourth metal member 5.
- the insulating member 8 is in contact with the side surfaces of the fourth metal member 5 to the second metal member 3 and is arranged from the outer peripheral region of the upper surface of the first metal member 2 to the first main surface of the semiconductor element 1. Has been done.
- the insulating member 8 may be arranged around at least one metal member of the first metal member 2, the second metal member 3, the third metal member 4, and the fourth metal member 5.
- the insulating member 8 may be arranged on the upper surface of the third metal member 4 in contact with the side surface of the fourth metal member 5 and around the fourth metal member 5.
- the insulating member 8 is arranged on the upper surface of the first metal member 2 in contact with the side surfaces of the second metal member 3, the third metal member 4, and the fourth metal member 5, and the second metal member 3, the third. It may be arranged around the metal member 4 and the fourth metal member 5.
- the insulating member 8 on the upper surface of the first metal member 2, the second metal member 3, the third metal member 3, and the third metal member 3 are in contact with the side surfaces of the second metal member 3, the third metal member 4, and the fourth metal member 5. It may be arranged around the metal member 4 and the fourth metal member 5. In this case, the insulating member 8 is. It may be arranged on the side surface of the first metal member 2 and the first main surface of the semiconductor element 1.
- the outer edge of the fourth metal member 5 is arranged inside the outer edge of at least one of the first metal member 2, the second metal member 3, and the third metal member 4. It is possible to suppress the occurrence of damage such as cracks to the semiconductor element 1 due to stress, and it is possible to improve the reliability of the semiconductor device 200. The same effect can be obtained by arranging the outer edge of the fourth metal member 5 inside the outer edge of a plurality of metal members of any one of the first metal member 2, the second metal member 3, and the third metal member 4. Obtainable.
- the outer edges of the first metal member 2 and the second metal member 3 are the same, the outer edges of the third metal member 4 and the fourth metal member 5 are the same, and the third metal member 4 and the fourth metal member 4 are the same.
- the outer edge of the metal member 5 may be arranged inside the outer edge of the first metal member 2 and the second metal member 3.
- the outer edges of the second metal member 3, the third metal member 4, and the fourth metal member 5 match, and the outer edges of the second metal member 3, the third metal member 4, and the fourth metal member 5 are aligned. It may be arranged inside the outer edge of the first metal member 2. Further, the outer edges of the first metal member 2, the second metal member 3, and the third metal member 4 are the same, and the outer edges of the fourth metal member 5 are the first metal member 2, the second metal member 3, and the first. (3) It may be arranged inside the outer edge of the metal member 4.
- the outer edge of the second metal member 3 is inside the outer edge of the first metal member 2. Further, even when the outer edge of the fourth metal member 5 is outside the outer edge of either the second metal member 3 and the third metal member 4, or both of them, the outer edge of the fourth metal member 5 is the first. (1) It may be arranged inside the outer edge of any of the metal members 2, the second metal member 3 and the third metal member 4.
- the total film thickness of the metal members inevitably increases.
- stress is likely to occur at the location where the semiconductor element 1 and the metal member come into direct contact with each other, so that there is a concern that the semiconductor element 1 may be damaged, such as cracks. There is.
- the outer edge of the fourth metal member 5 is formed inside the outer edge of at least one of the first metal member 2, the second metal member 3, and the third metal member 4, so that the semiconductor element is formed.
- the total film thickness of the metal member at the point where 1 and the metal member are in contact with each other is reduced, and the stress generated in the semiconductor element 1 is reduced.
- the occurrence of damage such as cracks in the semiconductor element 1 can be suppressed, and the reliability of the semiconductor device 200 can be improved.
- 19 to 23 are schematic cross-sectional structures showing the manufacturing process of the semiconductor device according to the second embodiment.
- the resist material 7 is applied onto the upper surface of the fourth metal member 5 (resist material application step).
- resist material 7 to be used positive resist or negative resist can be applied.
- a photoresist is used as the resist material 7 in the step of forming a resist pattern on the semiconductor element 1 formed up to the fourth metal member 5, first, the semiconductor element in which the resist material 7 is formed up to the fourth metal member 5 is formed.
- the resist material 7 is uniformly spread (wet and spread) over the entire surface of the semiconductor element 1 formed up to the fourth metal member 5 by applying the resist material 7 onto the upper surface of the fourth metal member 5 and spin-coating the fourth metal member 5.
- Place and irradiate ultraviolet rays with an exposure machine photoplate making process.
- the resist material 7 irradiated with ultraviolet rays is applied, and the semiconductor element 1 formed up to the fourth metal member 5 is immersed in a developing solution to remove the resist material 7 in a region not cured by ultraviolet irradiation. (Photoplate making process).
- the cured resist material 7 is used as a mask for the semiconductor element 1 in which the uncured resist material 7 is removed and the upper surface of the fourth metal member 5 is exposed.
- the portion from which the resist material 7 has been removed is etched (metal member processing step).
- Wet etching or dry etching can be applied as the etching method for the fourth metal member 5.
- any method can be applied as long as the desired etching can be performed.
- resist material removing step As a method for removing the resist material 7, wet etching or dry etching can be applied. In order to remove the resist material 7 while maintaining the desired shape, a method of selectively removing the resist material 7 by wet etching is desirable. As the etching solution used for wet etching, any etching solution can be applied as long as the resist material 7 can be removed while maintaining the shape of the target fourth metal member 5.
- a metal mask is placed on the upper surface of the semiconductor element 1 on which the fourth metal member 5 is formed and sputter etching is performed to obtain a desired shape.
- the fourth metal member 5 can be formed.
- a method of forming the fourth metal member 5 having an outer edge inside the third metal member 4 on the upper surface of the third metal member 4 has been described as an example, but as shown in FIG. 23, the first metal member Even when the second metal member 3 whose outer edge is inside the outer edge of the first metal member 2 is formed on the upper surface of the second metal member 2, it can be formed by the same method.
- Each metal member and the bonding wire 6 can be formed by the same method as that of the embodiment.
- the second metal member 3 formed on the upper surface of the first metal member 2 and the third metal member 4 formed on the upper surface of the second metal member 3 are provided. Since the bonding wire 6 formed and containing copper as a main component is provided on the upper surface of the fourth metal member 5 corresponding to the forming position of the third metal member 4, the substrate including the semiconductor element 1 of the bonded bonding wire 6 is provided. It is possible to reduce the influence on the metal device and improve the reliability of the semiconductor device.
- the semiconductor element 1 and the metal are formed.
- the total film thickness of the metal member at the point where it comes into contact with the member is reduced, and the stress generated in the semiconductor element 1 is reduced.
- the occurrence of damage such as cracks in the semiconductor element 1 can be suppressed, and the reliability of the semiconductor device can be improved.
- Embodiment 3 In the third embodiment, the adjacent metal member among the first metal member 2, the second metal member 3, the third metal member 4, and the fourth metal member 5 used in the first embodiment and the second embodiment.
- the insulating member 8 is arranged (inserted) in the outer peripheral region of at least one of the interfaces. Since the insulating member 8 is arranged in the outer peripheral region of the adjacent metal members laminated in this way, the generation of stress in the outer peripheral region of the semiconductor element 1 can be reduced.
- the insulating member 8 softer than the metal member suppresses the generation of stress in the outer peripheral region of the metal member where stress is likely to occur, and the occurrence of damage such as cracks in the semiconductor element 1 can be suppressed, and the reliability of the semiconductor device can be suppressed. Can be improved. Since other points are the same as those in the first and second embodiments, detailed description thereof will be omitted.
- the insulating member 8 is in contact with at least one side surface of the first metal member 2, the second metal member 3, the third metal member 4, and the fourth metal member 5 and surrounds the insulating member 8.
- the insulating member 81 is arranged in at least one outer peripheral region of the first metal member 2, the second metal member 3, the third metal member 4, and the fourth metal member 5.
- FIG. 25 is a schematic plan structure diagram showing the semiconductor device according to the third embodiment.
- FIG. 26 is a schematic cross-sectional structure showing the semiconductor device according to the third embodiment.
- FIG. 26 is a schematic cross-sectional structure of the alternate long and short dash line CC of FIG. 25.
- the semiconductor device 300 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating member 81 are provided.
- the bonding region 61 between the bonding wire 6 and the fourth metal member 5 is indicated by a dotted line.
- the bonding region 61 of the bonding wire 6 is formed inside the outer edge of the fourth metal member 5.
- the bonding wire 6 extends in the opposite side direction of the bonding region 61 of the bonding wire 6.
- the insulating member 81 is arranged inside the outer edge of the fourth metal member 5.
- the insulating member 81 is provided with an opening 82 of the insulating member 81 at a position corresponding to the joint region 61.
- the opening 82 of the insulating member 81 is indicated by a two-dot chain line.
- the inner edge of the insulating member 81 is the outer edge of the opening 82.
- the insulating member 81 is arranged in the outer peripheral region of the upper surface of the first metal member 2.
- the insulating member 81 is not arranged in the region corresponding to the bonding region 61 to which the bonding wire 6 on the upper surface of the fourth metal member 5 is bonded.
- An opening 82 is provided in a region corresponding to the joint region 61 of the insulating member 8.
- the thickness of the second metal member 3 is thicker by the thickness of the insulating member 81 than the thickness of the second metal member 3 arranged on the upper surface of the insulating member 8.
- the shape of the second metal member 3 is such that the lower surface side of the second metal member 3 is convex toward the upper surface of the first metal member 2.
- the upper surface of the second metal member 3 is flat. Since the upper surface and the lower surface of the third metal member 4 are arranged on the upper surface of the flat second metal member 3, they are flat surfaces reflecting their shapes. Similarly, since the upper surface and the lower surface of the fourth metal member 5 are arranged on the upper surface of the flat third metal member 4, they are flat surfaces reflecting their shapes.
- the first metal member 2 and the second metal By arranging the insulating member 81 between the layers between the first metal member 2 and the second metal member 3, in the outer peripheral region of the first metal member 2 where the insulating member 81 is arranged, the first metal member 2 and the second metal
- the structure is such that the member 3 is vertically divided (edge cut) by the insulating member 8.
- the first metal member 2 and the second metal member 3 are separated by using the insulating member 81 having a hardness lower (softer) than the metal member, so that the case where the metal members are continuously laminated is compared with the case where the metal members are continuously laminated. Since the thickness of the metal member that contributes to the generation of stress is reduced, the generation of stress can be suppressed.
- the stress applied to the semiconductor element 1 can be reduced, the damage to the semiconductor element 1 due to the generation of cracks can be reduced, and the reliability of the semiconductor device 200 can be improved.
- the distance from the outer edge of the first metal member 2 of the insulating member 81 formed in the outer peripheral region of the first metal member 2 to the inside is too short, the amount of reduction of the metal member is small, so that the stress relaxation effect is limited. Therefore, the effect of suppressing damage due to cracks in the semiconductor element 1 is also limited.
- the distance of the insulating member 81 from the outer edge of the first metal member 2 is too long, the area covered by the insulating member 81 on the upper surface of the first metal member 2 becomes wide. Since the insulating member 81 has low heat dissipation, it covers a wide area on the upper surface of the first metal member 2 to prevent heat dissipation in the semiconductor device 200.
- the length of the insulating member 81 from the outer edge of the first metal member 2 is long. It is desirable that the size is 10 ⁇ m or more and 100 ⁇ m or less. In other words, the length of the second metal member 3 on the upper surface of the insulating member 81 is 10 ⁇ m or more and 100 ⁇ m or less.
- the material of the insulating member 81 for example, polyimide can be applied.
- the present invention is not limited to this, and any material that can obtain the same effect can be applied, and it is particularly desirable that the material has a hardness lower than that of the metal member.
- FIG. 27 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 301 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating member 81 are provided.
- the insulating member 81 is arranged in the outer peripheral region of the lower surface of the second metal member 3.
- the insulating member 81 is not arranged in the region corresponding to the bonding region 61 to which the bonding wire 6 on the upper surface of the fourth metal member 5 is bonded.
- An opening 82 is provided in a region corresponding to the joint region 61 of the insulating member 81.
- the thickness of the first metal member 2 is thicker by the thickness of the insulating member 8 than the thickness of the first metal member 2 arranged in contact with the lower surface of the insulating member 81.
- the thickness of the outer peripheral region of the first metal member 2 on which the insulating member 81 is arranged is thinner by the thickness of the insulating member 81 than the thickness of the opening 82 of the insulating member 81.
- the shape of the first metal member 2 is convex toward the lower surface of the second metal member 3.
- the upper surface of the second metal member 3 is flat. Since the upper surface and the lower surface of the third metal member 4 are arranged on the upper surface of the flat second metal member 3, they are flat surfaces reflecting their shapes. Similarly, since the upper surface and the lower surface of the fourth metal member 5 are arranged on the upper surface of the flat third metal member 4, they are flat surfaces reflecting their shapes.
- FIG. 28 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 302 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating member 81 are provided.
- the shape of the semiconductor device 302 is such that the shapes of the semiconductor device 300 and the semiconductor device 301 are combined.
- the insulating member 81 is arranged so as to straddle the interface between the first metal member 2 and the second metal member 3 (on both sides beyond the interface). Therefore, the shape of the first metal member 2 is convex toward the lower surface of the second metal member 3.
- the shape of the second metal member 3 is convex toward the upper surface of the first metal member 2.
- the convex portion of the first metal member 2 and the convex portion of the second metal member 3 are in contact with each other, and the insulating member 81 surrounds the convex portion thereof.
- the insulating member 81 is not arranged in the region corresponding to the bonding region 61 to which the bonding wire 6 on the upper surface of the fourth metal member 5 is bonded.
- An opening 82 is provided in a region corresponding to the joint region 61 of the insulating member 81.
- the thickness of the first metal member 2 is thicker by the thickness of the insulating member 81 than the thickness of the first metal member 2 arranged in contact with the lower surface of the insulating member 81.
- the thickness of the second metal member 3 is thicker by the thickness of the insulating member 81 than the thickness of the second metal member 3 arranged on the upper surface of the insulating member 81.
- the thickness of the first metal member 2 is thicker by the thickness of the insulating member 81 than the thickness of the first metal member 2 arranged in contact with the lower surface of the insulating member 81.
- the thickness of the outer peripheral region of the first metal member 2 on which the insulating member 81 is arranged is thinner by the thickness of the insulating member 81 than the thickness of the opening 82 of the insulating member 81.
- the upper surface of the second metal member 3 is flat. Since the upper surface and the lower surface of the third metal member 4 are arranged on the upper surface of the flat second metal member 3, they are flat surfaces reflecting their shapes. Similarly, since the upper surface and the lower surface of the fourth metal member 5 are arranged on the upper surface of the flat third metal member 4, they are flat surfaces reflecting their shapes.
- FIG. 29 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 303 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating member 81 are provided.
- the second metal member 3 is arranged (maintained) according to the shape.
- the third metal member 4, the fourth metal member 5, and the bonding wire 6 are arranged respectively. Therefore, in the region corresponding to the opening 82 of the insulating member 81, the shapes of the second metal member 3, the third metal member 4, and the fourth metal member 5 are downwardly convex (upwardly concave). Further, the shape of the bonding wire 6 also has a downward convex shape in the bonding region 61 with the fourth metal member 5, reflecting the shape of the fourth metal member 5.
- the insulating member 81 is arranged in the outer peripheral region of the upper surface of the first metal member 2.
- the insulating member 81 is not arranged in the region corresponding to the bonding region 61 to which the bonding wire 6 on the upper surface of the fourth metal member 5 is bonded.
- An opening 82 is provided in a region corresponding to the joint region 61 of the insulating member 81.
- the thickness of the second metal member 3 is uniform regardless of the formation location (presence / absence of the insulating member 81), but the opening 82 of the insulating member 81 is recessed by the thickness of the insulating member 81 (in a concave shape). be).
- the shape of the third metal member 4 and the fourth metal member 5 is the same as that of the second metal member 3 reflecting the shape of the second metal member 3 as a base. It becomes the shape of.
- the bonding wire 6 is bonded to the upper surface of the fourth metal member 5, and the bonding region 61 thereof is in the recess of the fourth metal member 5 corresponding to the opening 82 of the insulating member 81. Therefore, the bonding wire 6 has a convex shape at a portion corresponding to the bonding region 61.
- FIG. 30 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 304 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating member 81 are provided.
- the semiconductor device 304 has a shape in which the upper surface of the fourth metal member 5 of the semiconductor device 303 shown in FIG. 28 is flattened. Others have the same shape as the semiconductor device 303 shown in FIG. 28.
- FIG. 31 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 305 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating members 8 and 81 are provided.
- the outer edge of the semiconductor element 1 is arranged outside the outer edge of the first metal member 2.
- the structure of the metal member is the same as that of the semiconductor device 300 shown in FIG. 26, in the semiconductor device 305, the insulating member 8 is an outer peripheral region on the first main surface of the semiconductor element 1, and the first metal member 2 and the second are.
- the side surface of the insulating member 81 arranged in the outer peripheral region of the upper surface of the first metal member 2 is in contact with the insulating member 8 arranged around the metal member.
- FIG. 32 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 306 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating members 8 and 81 are provided.
- the semiconductor device 306 shown in FIG. 32 is different in that the outer edge of the first metal member 2 of the semiconductor device 305 shown in FIG. 31 is positioned at the same position as the outer edge of the insulating member 8 arranged so as to surround the first metal member 2. ..
- the outer edge of the semiconductor element 1 is arranged outside the outer edge of the first metal member 2.
- the outer edge of the first metal member 2 is arranged outside the outer edge of the second metal member 3, the third metal member 4, and the fourth metal member 5.
- the insulating member 8 is arranged so as to be in contact with the side surface of each of the second metal member 3, the third metal member 4, and the fourth metal member 5 and surround the periphery.
- the outer edge of the insulating member 8 is flush with the outer edge of the first metal member 2.
- the side surface of the insulating member 81 arranged in the outer peripheral region of the upper surface of the first metal member 2 is in contact with the insulating member 8 arranged around the metal member.
- FIG. 33 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 307 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating member 81 are provided.
- the semiconductor device 307 shown in FIG. 33 is an insulating member arranged in contact with the side surfaces of the second metal member 3, the third metal member 4, and the fourth metal member 5 of the semiconductor device 306 shown in FIG. 32 and surrounding the periphery thereof.
- the difference is that 8 is removed.
- the insulating member 8 arranged in contact with the side surface of each of the second metal member 3, the third metal member 4, and the fourth metal member 5 and surrounding the periphery, the second metal member 3, the third metal member 4 And each side surface of the fourth metal member 5 is exposed.
- the outer edge of the semiconductor element 1 is arranged outside the outer edge of the first metal member 2. Further, the outer edge of the first metal member 2 is arranged outside the outer edge of the second metal member 3, the third metal member 4, and the fourth metal member 5.
- the insulating member 81 projects from the outer peripheral region of the upper surface of the first metal member 2 with the upper surface exposed. The outer edge of the insulating member 81 is flush with the outer edge of the first metal member 2.
- FIG. 34 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 308 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating members 8 and 81 are provided.
- the semiconductor device 308 shown in FIG. 34 is different in that the insulating member 8 is arranged so as to be in contact with the side surface of the first metal member 2 of the semiconductor device 307 shown in FIG. 33 and to surround the periphery.
- the insulating member 81 covers the upper surface of the outer peripheral region of the first metal member 2 protruding outward from the outer edge of the second metal member 3, and the insulating member 8 covers the outer peripheral region. It is in contact with the side surface of the first metal member 2.
- the outer edge of the semiconductor element 1 is arranged outside the outer edge of the first metal member 2. Further, the outer edge of the first metal member 2 is arranged outside the outer edge of the second metal member 3, the third metal member 4, and the fourth metal member 5.
- the outer edge of the insulating member 8 is flush with the outer edge of the semiconductor element 1.
- FIG. 35 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 309 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating members 8 and 81 are provided.
- the outer edge of the first metal member 2 of the semiconductor device 308 shown in FIG. 34 is located at the same position as the outer edge of the second metal member 3, the third metal member 4, and the fourth metal member 5.
- An insulating member 8 is arranged in the outer peripheral region on the first main surface of the semiconductor element 1.
- the outer edge of the semiconductor element 1 is arranged outside the outer edge of the first metal member 2.
- the outer edge of the first metal member 2 is arranged at the same position as the outer edge of the second metal member 3, the third metal member 4, and the fourth metal member 5.
- the insulating member 81 is arranged in the outer peripheral region of the first metal member 2.
- the outer edge of the insulating member 81 is at the same position as the outer edge of the first metal member 2.
- the outer edge of the insulating member 8 is flush with the outer edge of the semiconductor element 1.
- FIG. 36 is a schematic cross-sectional structure showing another semiconductor device according to the third embodiment.
- the semiconductor device 310 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating members 8 and 81 are provided.
- the semiconductor device 310 shown in FIG. 36 is different in that the upper surface of the insulating member 8 of the semiconductor device 309 shown in FIG. 34 is arranged above the upper surface of the fourth metal member 5.
- the insulating member 8 is arranged in contact with the side surfaces of the first metal member 2, the second metal member 3, the third metal member 4, and the fourth metal member 5.
- the outer edge of the semiconductor element 1 is arranged outside the outer edge of the first metal member 2.
- the outer edge of the insulating member 8 is flush with the outer edge of the semiconductor element 1.
- the insulating member 81 itself can be patterned and formed. Further, when the resist material described in the second embodiment is used, the resist material or the like is separately applied to the upper surface of the insulating member 81 to pattern the fourth metal member 5 described in the second embodiment. It can be formed by the method of.
- the insulating member 81 When the insulating member 81 is directly patterned like a resist material, it can be formed by replacing the resist material described in the step of the second embodiment with the material of the insulating member 81 and referring to it.
- the second metal member 3 formed on the upper surface of the first metal member 2 and the third metal member 4 formed on the upper surface of the second metal member 3 are provided. Since the bonding wire 6 formed and containing copper as a main component is provided on the upper surface of the fourth metal member 5 corresponding to the forming position of the third metal member 4, the substrate including the semiconductor element 1 of the bonded bonding wire 6 is provided. It is possible to reduce the influence on the metal device and improve the reliability of the semiconductor device.
- the insulating member 81 is arranged between the layers of the outer peripheral region between the first metal member 2 and the second metal member 3, stress generation can be suppressed as compared with the case where the metal members are continuously laminated. As a result, by inserting the insulating member 8, the stress applied to the semiconductor element 1 can be reduced, the damage to the semiconductor element 1 due to the generation of cracks can be reduced, and the reliability of the semiconductor device can be improved.
- the third metal member 4 used in the first embodiment, the second embodiment, and the third embodiment is arranged only in the region corresponding to the bonding region 61 to which the bonding wire 6 is bonded. Is different. In this way, since the third metal member 4 is arranged only in the region corresponding to the bonding region 61 to which the bonding wire 6 is bonded, it is possible to suppress the occurrence of cracks in the first metal member 2 by the bonding wire 6. Since other points are the same as those of the first embodiment, the second embodiment, and the third embodiment, detailed description thereof will be omitted.
- FIG. 37 is a schematic cross-sectional structure showing the semiconductor device according to the fourth embodiment.
- the semiconductor device 400 is mainly composed of a semiconductor element 1, a first metal member 2, a second metal member 3, a third metal member 4, a fourth metal member 5, and copper as a wiring member.
- the bonding wire 6 and the insulating member 8 are provided.
- FIGS. 37 to 42 are schematic planar structures showing the semiconductor device according to the fourth embodiment.
- the third metal member 4 is shown by a dotted line, and is a plan view from the upper surface of the fourth metal member 5.
- the shape of the third metal member 4 is a quadrangle (square). In FIG. 39, the shape of the third metal member 4 is a triangle. In FIG. 40, the shape of the third metal member 4 is a pentagon. In FIG. 41, the shape of the third metal member 4 is circular. In FIG. 42, the shape of the third metal member 4 is a cross shape. In FIG. 43, the shape of the third metal member 4 is a trapezoid.
- the planar shape of the third metal member 4 includes various polygonal or donut-shaped shapes such as a circle, an ellipse, a square, a rectangle, a pentagon, a hexagon, a triangle, a trapezoid, a cross, and a star. Can be used, and may be arranged directly below the arrangement area of the bonding wire 6.
- the size of the third metal member 4 should be larger than the bonding region 61 to which the bonding wire 6 is bonded.
- a plurality of third metal members 4 are arranged in accordance with the bonding region 61 of the bonding wires 6 according to the number of bonding wires 6 bonded to the upper surface of the fourth metal member 5. You may.
- the second metal member 3 formed on the upper surface of the first metal member 2 and the third metal member 4 formed on the upper surface of the second metal member 3 are provided. Since the bonding wire 6 formed and containing copper as a main component is provided on the upper surface of the fourth metal member 5 corresponding to the forming position of the third metal member 4, the substrate including the semiconductor element 1 of the bonded bonding wire 6 is provided. It is possible to reduce the influence on the metal device and improve the reliability of the semiconductor device.
- the third metal member 4 is arranged only in the region corresponding to the bonding region 61 to which the bonding wire 6 is bonded, it is possible to suppress the occurrence of cracks in the first metal member 2 by the bonding wire 6.
- Embodiment 5 a power conversion device to which the semiconductor device described in the above-described first to fourth embodiments will be described will be described.
- the present disclosure is not limited to a specific power conversion device, the case where the present disclosure is applied to a three-phase inverter will be described below as the fifth embodiment.
- FIG. 44 is a block diagram showing a configuration of a power conversion system to which the power conversion device according to the present embodiment is applied.
- the power conversion system shown in FIG. 44 includes a power supply 1000, a power conversion device 2000, and a load 3000.
- the power supply 1000 is a DC power supply, and supplies DC power to the power converter 2000.
- the power supply 1000 can be configured by various types, for example, a DC system, a solar cell, and a storage battery. Further, it may be configured by a rectifier circuit or an AC / DC converter connected to an AC system. Further, the power supply 1000 may be configured by a DC / DC converter that converts the DC power output from the DC system into a predetermined power.
- the power conversion device 2000 is a three-phase inverter connected between the power supply 1000 and the load 3000, converts the DC power supplied from the power supply 1000 into AC power, and supplies AC power to the load 3000. As shown in FIG. 44, the power conversion device 2000 has a main conversion circuit 2001 that converts DC power into AC power and outputs it, and a control circuit 2003 that outputs a control signal for controlling the main conversion circuit 2001 to the main conversion circuit 2001. And have.
- the load 3000 is a three-phase electric motor driven by AC power supplied from the power converter 2000.
- the load 3000 is not limited to a specific use, and is an electric motor mounted on various electric devices, and is used as an electric motor for, for example, a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an air conditioner.
- the main conversion circuit 2001 includes a switching element and a freewheeling diode (not shown). By switching the switching element, the DC power supplied from the power supply 1000 is converted into AC power and supplied to the load 3000.
- the main conversion circuit 2001 according to the present embodiment is a two-level three-phase full bridge circuit, and has six switching elements and each switching element. It can consist of six anti-parallel freewheeling diodes.
- each switching element and each freewheeling diode of the main conversion circuit 2001 is a switching element or freewheeling diode included in the semiconductor device 2002 corresponding to the semiconductor device according to at least one of the above-described embodiments 1 to 4.
- the six switching elements form an upper and lower arm connected in series for each of the two switching elements, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit. Then, the output terminals of each upper and lower arm, that is, the three output terminals of the main conversion circuit 2001 are connected to the load 3000.
- the main conversion circuit 2001 includes a drive circuit (not shown) for driving each switching element, but the drive circuit may be built in the semiconductor device 2002 or may be a drive circuit separate from the semiconductor device 2002. It may be configured to include.
- the drive circuit generates a drive signal for driving the switching element of the main conversion circuit 2001 and supplies it to the control electrode of the switching element of the main conversion circuit 2001. Specifically, according to the control signal from the control circuit 2003 described later, a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
- the drive signal When the switching element is kept on, the drive signal is a voltage signal (on signal) equal to or higher than the threshold voltage of the switching element, and when the switching element is kept off, the drive signal is a voltage equal to or lower than the threshold voltage of the switching element. It becomes a signal (off signal).
- the control circuit 2003 controls the switching element of the main conversion circuit 2001 so that the desired power is supplied to the load 3000. Specifically, the time (on time) for each switching element of the main conversion circuit 2001 to be in the on state is calculated based on the electric power to be supplied to the load 3000.
- the main conversion circuit 2001 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output.
- a control command is output to the drive circuit provided in the main conversion circuit 2001 so that an on signal is output to the switching element that should be turned on at each time point and an off signal is output to the switching element that should be turned off. Is output.
- the drive circuit outputs an on signal or an off signal as a drive signal to the control electrode of each switching element according to this control signal.
- the semiconductor devices according to the first to fourth embodiments are applied as the semiconductor device 2002 constituting the main conversion circuit 2001.
- the bonding wire 6 the copper wire or the like can be firmly and satisfactorily bonded to the bonding region 61.
- the reliability of the power converter 2000 can be improved.
- the present disclosure is not limited to this, and can be applied to various power conversion devices.
- a two-level power conversion device is used, but a three-level or multi-level power conversion device may be used, and when power is supplied to a single-phase load, a single-phase inverter is used. Disclosure may be applied. Further, when supplying electric power to a DC load or the like, the present disclosure can be applied to a DC / DC converter or an AC / DC converter.
- the power conversion device to which the present disclosure is applied is not limited to the case where the above-mentioned load is an electric motor, and is, for example, as a power supply device for a discharge machine, a laser machine, an induction heating cooker, or a contactless power supply system. It can also be used, and can also be used as a power conditioner for a photovoltaic power generation system, a power storage system, or the like.
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
ボンディングされた配線部材の半導体素子を含む下地への影響を軽減して信頼性を向上させた半導体装置を得る。第一主面を有する半導体素子(1)と、第一主面上に形成された第一金属部材(2)と、第一金属部材(2)の上面上に形成された第二金属部材(3)と、第二金属部材(3)の上面上に形成された第三金属部材(4)と、第三金属部材(4)の上面上に形成された銅を主成分とする第四金属部材(5)と、第三金属部材(4)の形成位置に対応した第四金属部材(5)の上面上に接合する銅を主成分とする配線部材(6)と、を備えた半導体装置である。
Description
本開示は、銅配線を用いるための電極構造を有する半導体装置、半導体装置の製造方法および電力変換装置に関する。
近年、電力用の半導体装置では、高電流密度化が求められている。高電流密度化のために、高温の条件下での駆動に耐えうる半導体装置が求められている。そのような半導体装置においては、半導体装置と外部端子を接続する金属配線として、銅配線(ワイヤ)を用いることが提案されている。
一般に、直径100μm程度の金属ワイヤを半導体装置にボンディングするのに、超音波による振動エネルギーを金属ワイヤに付与してボンディングする手法がある。この手法では、金属ワイヤとして銅ワイヤをボンディングする際の超音波のエネルギーは、アルミニウムワイヤをボンディングする際の超音波エネルギーよりも大きいエネルギーが必要とされる。
このため、従来の半導体装置では、銅ワイヤをボンディングするために、電極が形成された半導体素子に大きなエネルギーが作用する。このエネルギーによる下地への影響を軽減するために、銅ワイヤがボンディングされる電極の最表面には銅を用い、さらに、銅の下には最表面の銅よりビッカース硬度の高い銅(Cu)、或いはニッケル(Ni)を形成することで、ワイヤボンディング性を向上させる方法が記載されている(例えば、特許文献1)。
しかしながら、特許文献1に記載の半導体装置においては、銅ワイヤをボンディングする場合、硬度の高い材料の下に硬度の低い材料があると、硬度の高い材料で生じたクラックは、硬度の低いアルミニウムへも進展するので、半導体装置の信頼性が劣化するという問題点があった。
本開示は、上述のような問題を解決するためになされたもので、金属配線のボンディング時の半導体素子を含む下地への影響を軽減することで、信頼性を向上させた半導体装置を得ることを目的としている。
本開示に係る半導体装置は、第一主面を有する半導体素子と、第一主面上に形成された第一金属部材と、第一金属部材の上面上に形成された第二金属部材と、第二金属部材の上面上に形成された第三金属部材と、第三金属部材の上面上に形成された銅を主成分とする第四金属部材と、第三金属部材の形成位置に対応した第四金属部材の上面上に接合する銅を主成分とする配線部材と、を備えた半導体装置である。
本開示によれば、第一金属部材の上面上に形成された第二金属部材と、第二金属部材の上面上に形成された第三金属部材とを形成し、銅を主成分とする配線部材を第三金属部材の形成位置に対応した第四金属部材の上面上に設けたので、ボンディングされた配線部材の半導体素子を含む下地への影響を軽減することが可能となり、半導体装置の信頼性を向上させることができる。
はじめに、本開示の半導体装置の全体構成について、図面を参照しながら説明する。なお、図は模式的なものであり、示された構成要素の正確な大きさなどを反映するものではない。また、同一の符号を付したものは、同一又はこれに相当するものであり、このことは明細書の全文において共通することである。
実施の形態1.
図1は、実施の形態1における半導体装置を示す平面構造模式図である。図2は、実施の形態1における半導体装置を示す断面構造模式図である。図2は、図1の一点鎖線AAにおける断面構造模式図である。
図1は、実施の形態1における半導体装置を示す平面構造模式図である。図2は、実施の形態1における半導体装置を示す断面構造模式図である。図2は、図1の一点鎖線AAにおける断面構造模式図である。
図において、半導体装置100は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、を備えている。ボンディングワイヤ6は、第四金属部材5の上面上に接合されている。
図において、半導体素子1の第一主面上には、第一金属部材2が配置(形成)されている。第一金属部材2の上面上には、第二金属部材3が形成されている。第二金属部材3の上面上には、第三金属部材4が形成されている。第三金属部材4の上面上には、第四金属部材5が形成されている。第四金属部材5の上面上には、銅を主成分とするボンディングワイヤ6が接合されている。第四金属部材5の上面上の接合領域61は、ボンディングワイヤ6と第四金属部材5の上面との接合部分である。ボンディングワイヤ6は、第四金属部材5の上面上の接合領域61に接合している。
図1において、ボンディングワイヤ6と第四金属部材5との接合領域61は、点線にて表示している。ボンディングワイヤ6の接合領域61は、第四金属部材5の外縁よりも内側に形成されている。ボンディングワイヤ6の接合領域61の対向する辺方向にボンディングワイヤ6は延在している。
図2において、ボンディングワイヤ6は、ボンディングワイヤ6の接合領域61の対向する側のボンディングワイヤ6の延在方向に対して第四金属部材の上面から離れる方向へ屈曲している。言い換えると、ボンディングワイヤ6は、第四金属部材5の上面との距離が増加する方向へ屈曲している。
半導体素子1は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などの電力用半導体素子などを用いることができる。また、半導体素子1の材料としては、珪素(Si:Silicon)、炭化珪素(SiC:Silicon Cabide)、および窒化ガリウム(GaN:Gallium Nitride)を用いることができる。
しかしながら、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5が形成できる半導体素子1であれば、構造・材料・形状は問わない。半導体素子1の厚さは、50μmから500μmが考えられる。半導体素子1の厚さは、半導体素子1の適用される定格電圧、電流に応じて適宜選択されることができる。
第一金属部材2は、半導体素子1の第一主面上に形成される。第一金属部材2の材料としては、例えば、アルミニウム(Al)を用いることができる。ただし、第一金属部材2の材料としては、Alに限定されるものではなく、銅(Cu)、ニッケル(Ni)、タングステン(W)、コバルト(Co)、クロム(Cr)、チタン(Ti)およびこれらの合金材料を適用することができる。第一金属部材2の膜厚は、1μmから50μmの範囲である。
第一金属部材2としてNiを用いる場合は、Niの膜厚は厚いほうがワイヤボンディング性が向上する効果は高いが、Niの膜厚を厚すぎると膜応力が増加して割れる可能性が高くなるため、膜厚としては5μmから20μmの範囲が望ましい。
第二金属部材3は、第一金属部材2の上面上に形成される。第二金属部材3の材料としては、例えば、Cuを用いることができる。第二金属部材3の材料としては、Cuに限定されるものではなく、マグネシウム(Mg)、鉄(Fe)、すず(Sn)、パラジウム(Pd)および亜鉛(Zn)を適用することができる。第二金属部材3の膜厚は、1μmから50μmの範囲である。
第三金属部材4は、第二金属部材3の上面上に形成される。第三金属部材4の材料としては、例えばNiを用いることができる。第三金属部材4の材料としては、Niに限定されるものではなく、Co、Cr、W、窒化チタン(TiN)およびこれらの合金材料を適用することができる。第三金属部材4の膜厚は、1μmから50μmの範囲である。第三金属部材4の材料としてCoおよびCrを用いた場合は、これらの材料をめっきで形成することができるので、第三金属部材4の膜厚は、1μmから20μmの範囲であることがより好ましい。
第四金属部材5は第三金属部材4の上面上に形成される。第四金属部材5としては、Cuを主成分とする材料を用いることができる。第四金属部材5の膜厚は、1μmから50μmの範囲である。
ここで、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の材料の関係について説明する。
第四金属部材5は、後述するボンディングワイヤ6としてCuを主成分とする材料を用いることから、Cuボンディングワイヤ6の半導体素子1の第一主面上へのワイヤボンディング性を考慮した場合、Cuを主成分とする材料が選択される。そして、第二金属部材3または第三金属部材4のいずれかは、Cuボンディングワイヤ6の半導体素子1の第一主面上へのワイヤボンディング時の下方へ負荷(ダメージ)を軽減するために、第四金属部材5の硬度以上の材料が用いられる。ここで、硬度とは、例えば、ビッカース硬度により規定される値であるが、他の硬度の指標を用いても同様の関係となる。
特に、第三金属部材4としてNiを用いることで、ワイヤボンディング時に発生する負荷(ダメージ)を第二金属部材3よりも下方へ伝搬することを抑制するダメージ抑制層として機能する。
第二金属部材3は、半導体装置100が動作時の発熱による熱応力に起因するダメージを抑制するダメージ抑制層として機能する。このため、第二金属部材3の硬度は、第三金属部材4の硬度以下の材料が用いられる。
第一金属部材2の硬度は、第二金属部材3および第三金属部材4の硬度以下(柔らかい)の材料である。上述のように、第二金属部材3は、第一金属部材2の硬度以上の材料を用いることで、熱応力によるダメージの影響を第一金属部材2へ伝搬することを抑制することができる。なお、各材料の硬度については、同じでも効果があるが、各材料間の硬度差が生じる材料を用いることが効果的である。
具体的には、第一金属部材2から第四金属部材5までの層構成の中に、Cu/Ni/Cuのサンドイッチ構造を含んでいることが必要である。特に、このCu/Ni/Cuのサンドイッチ構造は、第四金属部材5/第三金属部材4/第二金属部材3のように、それぞれが隣接して配置されていることが望ましい。しかしながら、必ずしも隣接している必要はなく、第四金属部材5/第二金属部材3/第一金属部材2または、第四金属部材5/第三金属部材4/第一金属部材2の層構造のように、結果的に、NiがCuに挟まれた構成となっていればよい。第一金属部材2、第二金属部材3および第三金属部材4のうち、Cu、Niでない金属部材は、第一金属部材2であれば、半導体素子1の第一主面に形成することが、一般的であるAlであることが考えられる。そして、この場合の構成としては、第一金属部材2から第四金属部材5までの構成としてAl/Cu/Ni/Cuの構成が考えられる。その他の場合として、Cu、Ni、Cuでない層は、上に記載の金属とし、バリアメタルや密着層としての機能を果たすことが想定される。
また、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5以外に、これらの金属部材間に、適宜拡散バリア層や、密着層を挟むことがきる。拡散バリア層または密着層としては、W、Co、Cr、Ti、Pd、Ptおよびこれらの合金を適用することができ、本開示の効果が得られれば、これに限定されず他の材料でも構わない。
さらに、第四金属部材5の上面上に、第四金属部材5の上面からの酸化防止のために、酸化防止膜を別途形成してもよい。酸化防止膜としては、有機系材料または、金属などの無機材料でも適用することができる。酸化防止膜が、金属材料である場合は、Au、Ag、PdおよびPtなどを用いることができる。酸化防止膜は、貴金属材料であることが望ましい。ただし、本開示の効果を損なわなければ、これに限定されず適用することができる。
このように、金属部材間に拡散バリア層を設けることで、各層間での金属原子の相互拡散が抑制できる。また、金属部材間に密着層を設けることで、各層間の密着性を向上させることができる。さらに、金属部材間に酸化防止膜を設けることで、酸化による不具合(密着性不足)を抑制することができる。
配線部材6は、第四金属部材5の上面上に形成される。配線部材6の材料としては、Cuを主成分としたものが適用できる。配線部材6の成分中には、Cu以外に他の金属や有機成分などの異種材料を含んでいてもよい。また、配線部材6の表面が、他の金属や有機成分などでコーティングされていてもよい。配線部材6の形状としては、板状、箔状、またはワイヤ状が適用できる。配線部材6として最適な形状は、ワイヤ状であり、ワイヤ状の配線部材6の太さとしては、直径100μmから500μmであることが望ましい。ただし、特に本開示の効果を損なわなければ、構造、材料および形状は問わない。
図3は、実施の形態1における他の半導体装置を示す平面構造模式図である。図4は、実施の形態1における他の半導体装置を示す断面構造模式図である。図4は、図3の一点鎖線BBにおける断面構造模式図である。
図において、半導体装置101は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8と、を備えている。ボンディングワイヤ6は、第四金属部材5の上面上に接合されている。
図3において、半導体装置100の最外縁は、半導体素子1の外縁である。半導体素子1の外縁よりも内側には、第四金属部材5の外縁がある。絶縁部材8は、第四金属部材5の外周(外縁)を囲んで配置されている。ボンディングワイヤ6と第四金属部材5との接合領域61は、点線にて表示している。ボンディングワイヤ6の接合領域61は、第四金属部材5の外縁よりも内側に形成されている。ボンディングワイヤ6の接合領域61の対向する辺方向にボンディングワイヤ6は延在している。
図4において、ボンディングワイヤ6は、ボンディングワイヤ6の接合領域61の対向する辺のボンディングワイヤ6の延在方向に対して第四金属部材5の上面から離れる方向へ屈曲している。言い換えると、ボンディングワイヤ6は、接合領域61の外縁よりも外側で第四金属部材5の上面との距離が増加する方向へ屈曲している。また、絶縁部材8の上面は、第四金属部材5の上面よりも高い位置に配置される。言い換えると、絶縁部材8の上面は、第四金属部材5の上面よりも上方へ突出している。
図5は、実施の形態1における他の半導体装置を示す断面構造模式図である。図6は、実施の形態1における他の半導体装置を示す断面構造模式図である。
図5において、半導体装置102は、図4の半導体装置101と同等の構成を備えているが、絶縁部材8の形態が異なっている。図4の半導体装置101では、絶縁部材8の上面は、第四金属部材5の上面よりも上方に配置されるが、半導体装置102では、絶縁部材8の上面は、第四金属部材5の上面よりも下方に配置されている。
積層された金属部材である第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5は、半導体装置として機能させるため、他の領域との絶縁性を確保するために、外周部の側面が絶縁性の材料である絶縁部材8で覆われることも考えられる。この場合は、半導体素子1自体は、積層された金属部材よりも大きな外形を有しており、絶縁部材8は、半導体素子1の第一主面(上面)上に形成される。
図4においては、絶縁部材8は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面と接している。絶縁部材8の上面は、第四金属部材5の上面よりも上方へ突出している。
図5においては、図4とは異なり、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のうち少なくとも積層された金属部材の一部の側面と接していればよい。
図6においては、図4で示した構造を複数個並べて配置してもよく、絶縁部材8が、半導体素子1の終端部となってもよい。図4に示した構造を複数個並べる構成とした場合、積層された金属部材の構成としては、少なくとも1つが図4に示した構造となっていれば、その他の領域が図4と異なる構造となっていてもよい。また、絶縁部材8が、半導体素子1の終端部となっている場合は、半導体素子1と絶縁部材8との位置関係は、絶縁部材8が、半導体素子1の第一主面の外縁よりも内側に形成されていてもよく、半導体素子1の終端部を共有して形成されていてもよい。また、絶縁部材8は、半導体素子1の第一主面の外縁よりも外側へはみ出していてもよい。さらに、絶縁部材8は、半導体素子1の側面および第一主面に対向する第二主面(裏面)を覆って配置されていてもよい。
絶縁部材8の材料としては、ポリイミドなどが考えられるが、本開示の機能を損なわれなければ、どのような材料でも適用できる。
次に、本実施の形態に記載の半導体装置100の製造方法について説明する。
図7から図12は、実施の形態1における半導体装置の製造工程を示す断面構造模式図である。
本実施の形態1の主要な製造工程は、大きく分けて6つ工程である。第一工程としては、半導体素子1に半導体素子として機能させるための処理をおこなう(半導体素子準備工程)。第二工程としては、半導体素子1の第一主面上に、第一金属部材2を形成する(第一金属部材形成工程)。第三工程としては、第一金属部材2の上面上に、第二金属部材3を形成する(第二金属部材形成工程)。第四工程としては、第二金属部材3の上面上に、第三金属部材4を形成する(第三金属部材形成工程)。第五工程としては、第三金属部材4の上面上に第四金属部材5を形成する(第四金属部材形成工程)。第六工程としては、第四金属部材5の上面上に、配線部材であるボンディングワイヤ6を形成する(配線部材形成工程)。これらの工程を経ることで、半導体装置100が製造できる。
はじめに、第一工程は、半導体素子1に半導体素子として機能させるための処理を行う。
次に、図7に示すように、第二工程は、半導体素子1の第一主面上に第一金属部材2を形成する。第一金属部材2の形成方法としては、化学気相成長法(Chemical Vaper Deposition:CVD法)、物理気相成長法(Physical Vaper Deposition:PVD法)またはめっき法が考えられる。めっき法としては、無電解めっきと電解めっきの2種類がある。めっき法を用いた場合、めっき処理工程の詳細な工程(プロセス)については、第一金属部材2が形成できれば、どのような工程・手法・形成条件でも適用できる。また、めっき膜を形成するため必要な前工程があれば、必要に応じて実施してもよい。
PVD法としては、例えば、スパッタ成膜が適用できる。スパッタ成膜の種類として、マグネトロンスパッタ、蒸着、またはイオンビームスパッタと数多くのスパッタ方法があり、目的とする第一金属部材2が形成できれば、どのようなスパッタ方法でも適用できる。
また、スパッタ成膜時の電源の種類としては、直流型と交流型とがあるが、目的とする第一金属部材2が形成できれば、どのようなスパッタ方法でも適用できる。なお、スパッタ成膜条件としては、成膜時の加熱の有無、アシスト成膜の有無、投入電力およびガス流量等の設定パラメータが多くあるが、目的とする第一金属層が形成できれば、どのような成膜条件でも適用できる。
電解めっき法を用いて第一金属部材2を形成する場合には、めっき膜形成のためのシード層の形成と、必要に応じて半導体素子1の第一主面との密着性向上のために密着膜の形成が必要となる場合がある。シード層の形成方法と密着層の形成方法は、上述したCVD法またはPVD法を適用することができ、目的とする膜が形成できれば、いずれの形成方法を用いても構わない。しかしながら、半導体素子1の構成あるいはシード層および密着層として必要な膜厚の観点から、シード層と密着層との形成は、スパッタ成膜で実施することが望ましい。
次に、図8に示すように、第三工程として、第一金属部材2の上面上に、第二金属部材3を形成する。第二金属部材3の形成方法としては、上述の第一金属部材2と同様の形成方法を適用することができる。
次に、図9に示すように、第四工程として、第二金属部材3の上面上に、第三金属部材4を形成する。第三金属部材4の形成方法としては、上述の第一金属部材2と同様の形成方法を適用することができる。
次に、図10に示すように、第五工程として、第三金属部材4の上面上に、第四金属部材5を形成する。第四金属部材5の形成方法としては、上述の第一金属部材2と同様の形成方法を適用することができる。
次に、図11に示すように、第六工程として、第四金属部材5の上面上に、ボンディングワイヤ6を形成する。ボンディングワイヤ6の形成方法としては、熱圧着、超音波エネルギーによる接合およびはんだなどの接合材による接合がある。本開示の目的を鑑みれば、ボンディングワイヤ6の形成方法としては、超音波エネルギーによる接合で行うことが望ましい。超音波エネルギーによる接合形成は、荷重、振幅および処理時間など様々なパラメータがあるが、目的とする接合が得られれば、どのような方法、条件でも適用できる。ツール9を用いて、ボンディングワイヤ6を第四金属部材5の上面方向11へ押し当てながら、ツール9を半導体素子1の第一主面に平行な方向に振動10することで超音波エネルギーを加えることで、第四金属部材5の上面とボンディングワイヤ6とが、第四金属部材5の上面と接合領域61で接合される。
これらの工程を経ることで、図12に示した半導体装置100を製造することができる。
以上のように構成された半導体装置においては、第一金属部材2の上面上に形成された第二金属部材3と、第二金属部材3の上面上に形成された第三金属部材4とを形成し、銅を主成分とするボンディングワイヤ6を第三金属部材4の形成位置に対応した第四金属部材5の上面上に設けたので、ボンディングされたボンディングワイヤ6の半導体素子1を含む下地への影響を軽減するが可能となり、半導体装置の信頼性を向上させることができる。
実施の形態2
本実施の形態2においては、実施の形態1で用いた第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のうち、少なくとも第四金属部材5の外縁は、その他の金属部材の外縁よりも内側に形成されるようにした点で異なる。金属部材を積層することで、金属部材の総膜厚が必然的に増加する。金属部材の総膜厚が増加することで、半導体素子1と直接金属部材とが接する箇所では応力が発生しやすくなるため、半導体素子1にクラックが入るなどの半導体素子1への損傷が起こる懸念がある。このように、第四金属部材5の外縁が、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に形成したので、半導体素子1と金属部材とが接する箇所での金属部材の総膜厚が減少し、半導体素子1に発生する応力が減少する。その結果、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置200の信頼性を向上することができる。なお、その他の点については、実施の形態1と同様であるので、詳しい説明は省略する。
本実施の形態2においては、実施の形態1で用いた第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のうち、少なくとも第四金属部材5の外縁は、その他の金属部材の外縁よりも内側に形成されるようにした点で異なる。金属部材を積層することで、金属部材の総膜厚が必然的に増加する。金属部材の総膜厚が増加することで、半導体素子1と直接金属部材とが接する箇所では応力が発生しやすくなるため、半導体素子1にクラックが入るなどの半導体素子1への損傷が起こる懸念がある。このように、第四金属部材5の外縁が、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に形成したので、半導体素子1と金属部材とが接する箇所での金属部材の総膜厚が減少し、半導体素子1に発生する応力が減少する。その結果、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置200の信頼性を向上することができる。なお、その他の点については、実施の形態1と同様であるので、詳しい説明は省略する。
図13は、実施の形態2における半導体装置を示す断面構造模式図である。図において、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、を備えている。ボンディングワイヤ6は、第四金属部材5の上面上に接合されている。
図13において、半導体素子1の第一主面上には、第一金属部材2が形成(接合)されている。第一金属部材2の上面上には、第二金属部材3が形成されている。第二金属部材3の上面上には、第三金属部材4が形成されている。第三金属部材4の上面上には、第四金属部材5が形成されている。第四金属部材5の上面上には、銅を主成分とするボンディングワイヤ6が接合されている。第四金属部材5の上面上の接合領域61は、ボンディングワイヤ6と第四金属部材5の上面との接合部分である。ボンディングワイヤ6は、第四金属部材5の上面上の接合領域61に接合している。第四金属部材5の外縁は、第一金属部材2、第二金属部材3および第三金属部材4の外縁よりも内側に配置されている。
図14は、実施の形態2における他の半導体装置を示す断面構造模式図である。図15は、実施の形態2における他の半導体装置を示す平面構造模式図である。図14においては、第四金属部材5の外縁よりも外側である第三金属部材4の上面の外周領域に絶縁部材8が配置されている。絶縁部材8は、第四金属部材5の側面と接している。絶縁部材8の上面は、第四金属部材5の上面よりも上部へ突出している。図15においては、絶縁部材8は、第四金属部材5の側面に接して、第三金属部材4の上面の外周領域から半導体素子1の第一主面上まで、第三金属部材4、第二金属部材3および第二金属部材3の側面に接して配置されている。
図16は、実施の形態2における他の半導体装置を示す断面構造模式図である。図16は、図13に示した半導体装置200の第二金属部材3および第三金属部材4が、第四金属部材5と同じ外形(外縁)とした形状である。図において、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、を備えている。ボンディングワイヤ6は、第四金属部材5の上面上に接合されている。
図16において、半導体素子1の第一主面上には、第一金属部材2が形成(接合)されている。第一金属部材2の上面上には、第二金属部材3が形成されている。第二金属部材3の上面上には、第三金属部材4が形成されている。第三金属部材4の上面上には、第四金属部材5が形成されている。第四金属部材5の上面上には、銅を主成分とするボンディングワイヤ6が接合されている。第四金属部材5の上面上の接合領域61は、ボンディングワイヤ6と第四金属部材5の上面との接合部分である。ボンディングワイヤ6は、第四金属部材5の上面上の接合領域61に接合している。第二金属部材3、第三金属部材4および第四金属部材5の外縁は、同じ大きさであり、第一金属部材2の外縁は、第二金属部材3の外縁よりも外側に配置されている。
図17は、実施の形態2における他の半導体装置を示す断面構造模式図である。図18は、実施の形態2における他の半導体装置を示す平面構造模式図である。図17においては、第四金属部材5の外縁よりも外側である第一金属部材2の上面の外周領域に絶縁部材8が配置されている。絶縁部材8は、第四金属部材5、第三金属部材4および第二金属部材3の側面と接している。絶縁部材8の上面は、第四金属部材5の上面よりも上部へ突出している。図18においては、絶縁部材8は、第四金属部材5から第二金属部材3までの側面に接して、第一金属部材2の上面の外周領域から半導体素子1の第一主面上まで配置されている。
このように、絶縁部材8は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の少なくとも1つの金属部材の周囲に配置されていればよい。絶縁部材8の配置としては、第三金属部材4の上面上で、第四金属部材5の側面に接して第四金属部材5の周囲に配置されていてもよい。また、絶縁部材8の配置としては、第一金属部材2の上面上で、第二金属部材3、第三金属部材4および第四金属部材5の側面に接して第二金属部材3、第三金属部材4および第四金属部材5の周囲に配置されていてもよい。さらに、絶縁部材8の配置としては、第一金属部材2の上面上で、第二金属部材3、第三金属部材4および第四金属部材5の側面に接して第二金属部材3、第三金属部材4および第四金属部材5の周囲に配置されていてもよい。この場合、絶縁部材8は。第一金属部材2の側面および半導体素子1の第一主面上に配置されていてもよい。
上述のように、第四金属部材5の外縁は、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に配置されることで、応力による半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置200の信頼性を向上することができる。第四金属部材5の外縁は、第一金属部材2、第二金属部材3および第三金属部材4のいずれかの複数の金属部材の外縁よりも内側に配置されることでも、同様の効果を得ることができる。
例えば、第一金属部材2と第二金属部材3との外縁が一致しており、第三金属部材4と第四金属部材5との外縁が一致しており、第三金属部材4と第四金属部材5との外縁が、第一金属部材2と第二金属部材3との外縁よりも内側に配置されてもよい。
あるいは、第二金属部材3と第三金属部材4と第四金属部材5との外縁が一致しており、第二金属部材3と第三金属部材4と第四金属部材5との外縁が、第一金属部材2の外縁よりも内側に配置されていてもよい。また、第一金属部材2と第二金属部材3と第三金属部材4との外縁が一致しており、第四金属部材5の外縁が、第一金属部材2と第二金属部材3と第三金属部材4との外縁よりも内側に配置されていてもよい。
本開示の効果をより得るためには、第二金属部材3の外縁は、第一金属部材2の外縁の内側にある方が望ましい。また、第四金属部材5の外縁は、第二金属部材3と第三金属部材4のどちらか、あるいはその両方の外縁よりも外側にある場合においても、第四金属部材5の外縁が、第一金属部材2、第二金属部材3および第三金属部材4のいずれかの金属部材の外縁の内側に配置されていればよい。
このように、金属部材を積層することで、金属部材の総膜厚が必然的に増加する。金属部材の総膜厚が増加することで、半導体素子1と直接金属部材とが接する箇所では応力が発生しやすくなるため、半導体素子1にクラックが入るなどの半導体素子1への損傷が起こる懸念がある。
しかしながら、例えば、第四金属部材5の外縁が、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に形成することで、半導体素子1と金属部材とが接する箇所での金属部材の総膜厚が減少し、半導体素子1に発生する応力が減少する。その結果、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置200の信頼性を向上することができる。
次に、本実施の形態に記載の半導体装置200の製造方法について説明する。
図19から図23は、実施の形態2における半導体装置の製造工程を示す断面構造模式図である。
例えば、図14に示した第四金属部材5の外縁を、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に配置する方法としては、レジスト材または金属マスクを用いて、金属部材の形成領域を制限する方法がある。
レジスト材を用いて、第四金属部材5の外縁を第三金属部材4の外縁よりも内側に配置する場合は、以下工程を経ることでできる。
まず、図19に示すように、実施の形態1で示した第五工程までを実施して、半導体素子1の第一主面上に第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5を形成する。この際、第六工程を実施前に以下の工程を実施する。
次に、図20に示すように、第七工程として、第四金属部材5の上面上に、レジスト材7を塗布する(レジスト材塗布工程)。用いるレジスト材7としては、ポジレジストあるいはネガレジストが適用できる。レジスト材7としてフォトレジストを用いた場合、第四金属部材5まで形成された半導体素子1上へのレジストパターンの形成工程は、まず、レジスト材7を第四金属部材5まで形成された半導体素子1の第四金属部材5の上面上に塗布し、スピンコートすることで第四金属部材5まで形成された半導体素子1上の全面に均一にレジスト材7を行き渡らせる(濡れ広がらせる)。
次に、図21に示すように、第八工程として、均一に濡れ広がったレジスト材7が塗布され、第四金属部材5まで形成された半導体素子1上に、所定のパターンを設けたフォトマスクを置き、露光機で紫外線を照射する(写真製版工程)。紫外線の照射後、紫外線を照射したレジスト材7が塗布され、第四金属部材5まで形成された半導体素子1を現像液に浸して、紫外線照射で硬化しなかった領域のレジスト材7を除去する(写真製版工程)。
次に、図22に示すように、第九工程として、硬化しなかったレジスト材7が除去され、第四金属部材5の上面が露出した半導体素子1に対し、硬化したレジスト材7をマスクとして、レジスト材7が除去された箇所を、エッチングする(金属部材加工工程)。第四金属部材5のエッチング方法としては、ウェットエッチングまたはドライエッチングを適応することができる。第四金属部材5のエッチング方法としては、目的とするエッチングができれば、どのような方法でも適用可能である。
次に、図23示すように、第十工程として、レジスト材7を除去することで、第四金属部材5の所望のパターンを形成することが可能である(レジスト材除去工程)。レジスト材7の除去方法としては、ウェットエッチングまたはドライエッチングを適用することがでる。目的とする形状を維持したままレジスト材7を除去するためには、ウェットエッチングで選択的に除去する方法が望ましい。ウェットエッチングで用いるエッチング液としては、目的とする第四金属部材5の形状を維持したままレジスト材7が除去できれば、どのようなエッチング液であっても適用できる。
また、金属マスクを用いて第四金属部材5をエッチングする場合は、第四金属部材5が形成された半導体素子1の上面上に、金属マスクを配置してスパッタエッチングすることで、所望の形状の第四金属部材5を形成することができる。
なお、第三金属部材4の上面上に、外縁が第三金属部材4よりも内側にある第四金属部材5の形成方法を例に説明したが、図23に示しめすように第一金属部材2の上面上に、外縁が第一金属部材2の外縁よりも内側にある第二金属部材3を形成する場合でも同様の方法で形成することができる。各金属部材、ボンディングワイヤ6は、実施の形態との同様の方法で形成することができる。
以上のように構成された半導体装置においては、第一金属部材2の上面上に形成された第二金属部材3と、第二金属部材3の上面上に形成された第三金属部材4とを形成し、銅を主成分とするボンディングワイヤ6を第三金属部材4の形成位置に対応した第四金属部材5の上面上に設けたので、ボンディングされたボンディングワイヤ6の半導体素子1を含む下地への影響を軽減するが可能となり、半導体装置の信頼性を向上させることができる。
また、第四金属部材5の外縁が、第一金属部材2、第二金属部材3および第三金属部材4の少なくともいずれかの金属部材の外縁よりも内側に形成したので、半導体素子1と金属部材とが接する箇所での金属部材の総膜厚が減少し、半導体素子1に発生する応力が減少する。その結果、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置の信頼性を向上することができる。
実施の形態3
本実施の形態3においては、実施の形態1、実施の形態2で用いた第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のうち、隣接する金属部材の界面のうち、少なくとも一つ以上の界面の外周領域に絶縁部材8が配置(挿入)した点が異なる。このように、積層された隣接する金属部材の外周領域に絶縁部材8を配置したので、半導体素子1の外周領域における応力の発生を低減できる。その結果、金属部材よりも柔らかい絶縁部材8によって応力の発生しやすい金属部材の外周領域での応力発生を抑制し、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置の信頼性を向上することができる。なお、その他の点については、実施の形態1、実施の形態2と同様であるので、詳しい説明は省略する。なお、絶縁部材8は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の少なくともいずれか一つの側面に接して周囲を囲む。絶縁部材81は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の少なくともいずれか一つの外周領域に配置される。
本実施の形態3においては、実施の形態1、実施の形態2で用いた第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のうち、隣接する金属部材の界面のうち、少なくとも一つ以上の界面の外周領域に絶縁部材8が配置(挿入)した点が異なる。このように、積層された隣接する金属部材の外周領域に絶縁部材8を配置したので、半導体素子1の外周領域における応力の発生を低減できる。その結果、金属部材よりも柔らかい絶縁部材8によって応力の発生しやすい金属部材の外周領域での応力発生を抑制し、半導体素子1へのクラックなどの損傷の発生を抑制でき、半導体装置の信頼性を向上することができる。なお、その他の点については、実施の形態1、実施の形態2と同様であるので、詳しい説明は省略する。なお、絶縁部材8は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の少なくともいずれか一つの側面に接して周囲を囲む。絶縁部材81は、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の少なくともいずれか一つの外周領域に配置される。
図25は、実施の形態3における半導体装置を示す平面構造模式図である。図26は、実施の形態3における半導体装置を示す断面構造模式図である。図26は、図25の一点鎖線CCにおける断面構造模式図である。図において、半導体装置300は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図25において、ボンディングワイヤ6と第四金属部材5との接合領域61は、点線にて表示している。ボンディングワイヤ6の接合領域61は、第四金属部材5の外縁よりも内側に形成されている。ボンディングワイヤ6の接合領域61の対向する辺方向にボンディングワイヤ6は延在している。第四金属部材5の外縁よりも内側には、絶縁部材81が配置されている。絶縁部材81は、接合領域61に対応する位置に絶縁部材81の開口部82を備える。絶縁部材81の開口部82は、二点鎖線にて表示している。絶縁部材81の内縁は、開口部82の外縁である。
図26において、絶縁部材81は、第一金属部材2の上面の外周領域に配置されている。絶縁部材81は、第四金属部材5の上面のボンディングワイヤ6が接合された接合領域61に対応する領域には配置されていない。絶縁部材8の接合領域61に対応する領域には、開口部82が設けられている。絶縁部材81の開口部82では、第二金属部材3の厚さは、絶縁部材8の上面上に配置される第二金属部材3の厚さよりも絶縁部材81の厚さ分だけ厚くなる。このため、第二金属部材3の形状としては、第二金属部材3の下面側は、第一金属部材2の上面に向かって凸形状である。第二金属部材3の上面は平坦である。第三金属部材4の上面と下面とは、平坦な第二金属部材3の上面に配置されるため、その形状を反映して平坦面となっている。同様に、第四金属部材5の上面と下面とは、平坦な第三金属部材4の上面に配置されるため、その形状を反映して平坦面となっている。
第一金属部材2と第二金属部材3との層間に絶縁部材81を配置することで、絶縁部材81が配置された第一金属部材2の外周領域では、第一金属部材2と第二金属部材3とが絶縁部材8によって、上下に分断(縁切り)された構造となる。このように、金属部材よりも硬度が低い(柔らかい)絶縁部材81を用いて、第一金属部材2と第二金属部材3とを分断したので、連続して金属部材を積層した場合に比べて、応力発生に寄与する金属部材の厚みを減少したので、応力発生を抑制することができる。その結果、絶縁部材81を挿入することで、半導体素子1へ加わる応力を低減でき、クラックの発生による半導体素子1の損傷を低減でき、半導体装置200の信頼性を向上することができる。
ただし、第一金属部材2の外周領域に形成される絶縁部材81の第一金属部材2の外縁から内側への距離は短すぎると、金属部材の減少量が少ないため、応力緩和効果が限定的となり、半導体素子1へのクラック等による損傷の抑制効果も限定となる。逆に、絶縁部材81の第一金属部材2の外縁からの距離が長すぎると、第一金属部材2の上面上の絶縁部材81で覆われている領域が広範囲となる。絶縁部材81は、放熱性が低いため、第一金属部材2の上面上を広範囲に覆うことで、半導体装置200での放熱を妨げるので、絶縁部材81の第一金属部材2の外縁からの長さは、10μm以上100μm以下であることが望ましい。言い換えると、絶縁部材81の上面上の第二金属部材3の長さは、10μm以上100μm以下である。
また、絶縁部材81の材料としては、例えば、ポリイミドが適用できる。ただし、これに限定するものではなく、同様の効果が得られる材料であれば適用でき、特に、金属部材よりも硬度の低い材料であることが望ましい。
図27は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置301は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図27において、絶縁部材81は、第二金属部材3の下面の外周領域に配置されている。絶縁部材81は、第四金属部材5の上面のボンディングワイヤ6が接合された接合領域61に対応する領域には配置されていない。絶縁部材81の接合領域61に対応する領域には、開口部82が設けられている。絶縁部材81の開口部82では、第一金属部材2の厚さは、絶縁部材81の下面に接して配置される第一金属部材2の厚さよりも絶縁部材8の厚さ分だけ厚くなる。言い換えると、絶縁部材81を配置した第一金属部材2の外周領域の厚さは、絶縁部材81の開口部82での厚さよりも絶縁部材81の厚さ分だけ薄くなっている。第一金属部材2の形状としては、第二金属部材3の下面に向かって凸形状である。第二金属部材3の上面は平坦である。第三金属部材4の上面と下面とは、平坦な第二金属部材3の上面に配置されるため、その形状を反映して平坦面となっている。同様に、第四金属部材5の上面と下面とは、平坦な第三金属部材4の上面に配置されるため、その形状を反映して平坦面となっている。
図28は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置302は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図28において、半導体装置302の形状としては、半導体装置300と半導体装置301との形状を合わせたような形状となっている。絶縁部材81は、第一金属部材2と第二金属部材3の界面を跨いで(界面を越えて両側に)配置されている。このため、第一金属部材2の形状としては、第二金属部材3の下面に向かって凸形状である。また、第二金属部材3の形状としては、第一金属部材2の上面に向かって凸形状である。第一金属部材2の凸部と第二金属部材3の凸部とが接しており、その周囲を絶縁部材81が囲んでいる。
図28において、絶縁部材81は、第四金属部材5の上面のボンディングワイヤ6が接合された接合領域61に対応する領域には配置されていない。絶縁部材81の接合領域61に対応する領域には、開口部82が設けられている。絶縁部材81の開口部82では、第一金属部材2の厚さは、絶縁部材81の下面に接して配置される第一金属部材2の厚さよりも絶縁部材81の厚さ分だけ厚くなる。絶縁部材81の開口部82では、第二金属部材3の厚さは、絶縁部材81の上面上に配置される第二金属部材3の厚さよりも絶縁部材81の厚さ分だけ厚くなる。また、絶縁部材81の開口部82では、第一金属部材2の厚さは、絶縁部材81の下面に接して配置される第一金属部材2の厚さよりも絶縁部材81の厚さ分だけ厚くなる。言い換えると、絶縁部材81を配置した第一金属部材2の外周領域の厚さは、絶縁部材81の開口部82での厚さよりも絶縁部材81の厚さ分だけ薄くなっている。第二金属部材3の上面は平坦である。第三金属部材4の上面と下面とは、平坦な第二金属部材3の上面に配置されるため、その形状を反映して平坦面となっている。同様に、第四金属部材5の上面と下面とは、平坦な第三金属部材4の上面に配置されるため、その形状を反映して平坦面となっている。
図29は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置303は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図29において、半導体装置303の形状としては、半導体装置300で第一金属部材2の上面の外周領域に絶縁部材81を配置後、その形状に合わせて(維持して)第二金属部材3、第三金属部材4、第四金属部材5およびボンディングワイヤ6をそれぞれ配置している。このため、絶縁部材81の開口部82に対応する領域では、第二金属部材3、第三金属部材4および第四金属部材5の形状は下方に凸形状(上方に凹形状)である。また、ボンディングワイヤ6の形状も、第四金属部材5の形状を反映して、第四金属部材5との接合領域61では、下方に凸形状となっている。
図29において、絶縁部材81は、第一金属部材2の上面の外周領域に配置されている。絶縁部材81は、第四金属部材5の上面のボンディングワイヤ6が接合された接合領域61に対応する領域には配置されていない。絶縁部材81の接合領域61に対応する領域には、開口部82が設けられている。第二金属部材3の厚さは、形成箇所(絶縁部材81の有無)によらず均一であるが、絶縁部材81の開口部82では、絶縁部材81の厚み分だけ窪んでいる(凹形状である)。第三金属部材4および第四金属部材5の形状は、第二金属部材3の上面に配置されるため、下地となる第二金属部材3の形状を反映して、第二金属部材3と同様の形状となる。ボンディングワイヤ6は、第四金属部材5の上面と接合されているが、その接合領域61は、絶縁部材81の開口部82に対応する第四金属部材5の凹部内である。このため、ボンディングワイヤ6は、接合領域61に対応する部分が凸形状となっている。
図30は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置304は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図30において、半導体装置304は、図28に示した半導体装置303の第四金属部材5の上面を平坦にした形状である。その他については、図28に示した半導体装置303と同様な形状をしている。
図31は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置305は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図31において、半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。図26に示した半導体装置300と同様の金属部材の構成であるが、半導体装置305では、絶縁部材8は、半導体素子1の第一主面上の外周領域で、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面に接して、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の周囲を囲んで配置した点が異なる。第一金属部材2の上面の外周領域に配置された絶縁部材81の側面は、金属部材の周囲に配置した絶縁部材8と接している。
図32は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置306は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図32に示す半導体装置306は、図31に示した半導体装置305の第一金属部材2の外縁を第一金属部材2を囲んで配置された絶縁部材8の外縁と同じ位置とした点が異なる。図31において、半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。また、第一金属部材2の外縁は、第二金属部材3、第三金属部材4および第四金属部材5の外縁よりも外側に配置されている。第一金属部材2の上面の外周領域には、第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面に接して、周囲を囲んで絶縁部材8が配置される。絶縁部材8の外縁は、第一金属部材2の外縁と面一となっている。第一金属部材2の上面の外周領域に配置された絶縁部材81の側面は、金属部材の周囲に配置した絶縁部材8と接している。
図33は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置307は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材81と、を備える。
図33に示す半導体装置307は、図32に示した半導体装置306の第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面に接して周囲を囲んで配置した絶縁部材8を取り除いた点が異なる。第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面に接して周囲を囲んで配置した絶縁部材8を取り除いたことで、第二金属部材3、第三金属部材4および第四金属部材5のそれぞれの側面が露出している。半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。また、第一金属部材2の外縁は、第二金属部材3、第三金属部材4および第四金属部材5の外縁よりも外側に配置されている。第一金属部材2の上面の外周領域には、上面を露出して絶縁部材81が突出している。絶縁部材81の外縁は、第一金属部材2の外縁と面一となっている。
図34は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置308は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図34に示す半導体装置308は、図33に示した半導体装置307の第一金属部材2の側面に接して周囲を囲んで配置した絶縁部材8を配置した点が異なる。半導体素子1の第一主面上の外周領域では、絶縁部材81は、第二金属部材3の外縁よりも外側へ突出した第一金属部材2の外周領域の上面を覆い、絶縁部材8は、第一金属部材2の側面に接している。半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。また、第一金属部材2の外縁は、第二金属部材3、第三金属部材4および第四金属部材5の外縁よりも外側に配置されている。絶縁部材8の外縁は、半導体素子1の外縁と面一となっている。
図35は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置309は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図35に示す半導体装置309は、図34に示した半導体装置308の第一金属部材2の外縁が、第二金属部材3、第三金属部材4および第四金属部材5の外縁と同じ位置にした点が異なる。半導体素子1の第一主面上の外周領域には、絶縁部材8が、配置されている。半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。また、第一金属部材2の外縁は、第二金属部材3、第三金属部材4および第四金属部材5の外縁と同じ位置に配置されている。絶縁部材81は、第一金属部材2の外周領域に配置されている。絶縁部材81の外縁は、第一金属部材2の外縁と同じ位置である。絶縁部材8の外縁は、半導体素子1の外縁と面一となっている。
図36は、実施の形態3における他の半導体装置を示す断面構造模式図である。図において、半導体装置310は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8,81と、を備える。
図36に示す半導体装置310は、図34に示した半導体装置309の絶縁部材8の上面が第四金属部材5の上面よりも上方に配置した点が異なる。半導体素子1の第一主面上の外周領域には、絶縁部材8が、第一金属部材2、第二金属部材3、第三金属部材4および第四金属部材5の側面に接して配置される。半導体素子1の外縁は、第一金属部材2の外縁よりも外側に配置されている。絶縁部材8の外縁は、半導体素子1の外縁と面一となっている。
次に、絶縁部材81の形成方法について、説明する。
絶縁部材81の形成方法としては、例えば、絶縁部材81自体をパターニングして形成することもできる。また、実施の形態2に記載したレジスト材を用いる場合は、絶縁部材81の上面に、レジスト材などを別途塗布して、実施の形態2に記載の第四金属部材5をパターニングしたのと同様の方法で形成することができる。
絶縁部材81をレジスト材のよう直接にパターニングする場合には、実施の形態2の工程に記載のレジスト材を絶縁部材81の材料に置き換えて参照することで形成することができる。
以上のように構成された半導体装置においては、第一金属部材2の上面上に形成された第二金属部材3と、第二金属部材3の上面上に形成された第三金属部材4とを形成し、銅を主成分とするボンディングワイヤ6を第三金属部材4の形成位置に対応した第四金属部材5の上面上に設けたので、ボンディングされたボンディングワイヤ6の半導体素子1を含む下地への影響を軽減するが可能となり、半導体装置の信頼性を向上させることができる。
また、第一金属部材2と第二金属部材3との外周領域の層間に絶縁部材81を配置したので、連続して金属部材を積層した場合に比べて応力発生を抑制することができる。その結果、絶縁部材8を挿入することで、半導体素子1へ加わる応力を低減でき、クラックの発生による半導体素子1の損傷を低減でき、半導体装置の信頼性を向上することができる。
実施の形態4
本実施の形態4においては、実施の形態1、実施の形態2および実施の形態3で用いた第三金属部材4をボンディングワイヤ6が接合された接合領域61に対応する領域にのみ配置した点が異なる。このように、第三金属部材4をボンディングワイヤ6が接合された接合領域61に対応する領域にのみ配置したので、ボンディングワイヤ6による第一金属部材2へのクラックの発生を抑制できる。なお、その他の点については、実施の形態1、実施の形態2および実施の形態3と同様であるので、詳しい説明は省略する。
本実施の形態4においては、実施の形態1、実施の形態2および実施の形態3で用いた第三金属部材4をボンディングワイヤ6が接合された接合領域61に対応する領域にのみ配置した点が異なる。このように、第三金属部材4をボンディングワイヤ6が接合された接合領域61に対応する領域にのみ配置したので、ボンディングワイヤ6による第一金属部材2へのクラックの発生を抑制できる。なお、その他の点については、実施の形態1、実施の形態2および実施の形態3と同様であるので、詳しい説明は省略する。
図37は、実施の形態4における半導体装置を示す断面構造模式図である。図において、半導体装置400は、半導体素子1と、第一金属部材2と、第二金属部材3と、第三金属部材4と、第四金属部材5と、配線部材である銅を主成分とするボンディングワイヤ6と、絶縁部材8と、を備える。
図において、第三金属部材4は、下面が第三金属部材4の上面と接して、第四金属部材5で上面と側面とが覆われている。ボンディングワイヤ6は、第三金属部材4の配置位置に合わせて第三金属部材4の上方の第四金属部材5の上面に配置される。
第三金属部材4の配置(挿入)の目的としては、ボンディングワイヤ6を第四金属部材5の上面上に接合したことによるボンディングワイヤ6の配置箇所を起点に金属部材にクラックが発生し、発生したクラックにより、半導体素子1が損傷することを防ぐためである。このため、第三金属部材4は、少なくともボンディングワイヤ6が配置される領域の直下のみに第三金属部材4があればよい。例えば、第三金属部材4としてNiを、第二金属部材3および第四金属部材5とをCuを用いて構成した場合、部分的に形成されたNiの周囲はCuで覆われることになるが、CuはNiに比べて熱伝導率が高く、熱伝導率の高い材料であるCuの割合が増えることで、半導体装置400の放熱性が改善し、半導体装置400の信頼性を向上することができる。
図38から図43は、実施の形態4における半導体装置を示す平面構造模式図である。図37から図42においては、第三金属部材4を点線で示し、第四金属部材5の上面からの平面図である。
図38において、第三金属部材4の形状は、四角形(正方形)である。図39において、第三金属部材4の形状は、三角形である。図40において、第三金属部材4の形状は、五角形である。図41において、第三金属部材4の形状は、円形である。図42において、第三金属部材4の形状は、十字形である。図43において、第三金属部材4の形状は、台形である。このように、第三金属部材4の平面形状としては、円形、楕円形、正方形、長方形、五角形、六角形、三角形、台形、十字形、星型のような多角形またはドーナツ型の様々な形を用いることができ、ボンディングワイヤ6の配置領域の直下に配置されていればよい。第三金属部材4の大きさとしては、ボンディングワイヤ6が接合される接合領域61よりも大きいほうがよい。図38から図43に示したように、第四金属部材5の上面に接合されるボンディングワイヤ6の本数に合わせて、ボンディングワイヤ6の接合領域61に合わせて第三金属部材4を複数個配置してもよい。
以上のように構成された半導体装置においては、第一金属部材2の上面上に形成された第二金属部材3と、第二金属部材3の上面上に形成された第三金属部材4とを形成し、銅を主成分とするボンディングワイヤ6を第三金属部材4の形成位置に対応した第四金属部材5の上面上に設けたので、ボンディングされたボンディングワイヤ6の半導体素子1を含む下地への影響を軽減するが可能となり、半導体装置の信頼性を向上させることができる。
また、第三金属部材4をボンディングワイヤ6が接合された接合領域61に対応する領域にのみ配置したので、ボンディングワイヤ6による第一金属部材2へのクラックの発生を抑制できる。
実施の形態5.
ここでは、上述した実施の形態1~4において説明した半導体装置を適用した電力変換装置について説明する。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態5として、三相のインバータに本開示を適用した場合について説明する。
ここでは、上述した実施の形態1~4において説明した半導体装置を適用した電力変換装置について説明する。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態5として、三相のインバータに本開示を適用した場合について説明する。
図44は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。図44に示す電力変換システムは、電源1000、電力変換装置2000、負荷3000から構成される。電源1000は、直流電源であり、電力変換装置2000に直流電力を供給する。電源1000は種々のもので構成することが可能であり、たとえば、直流系統、太陽電池、蓄電池により構成することができる。また、交流系統に接続された整流回路またはAC/DCコンバータにより構成してもよい。また、電源1000を、直流系統から出力される直流電力を所定の電力に変換するDC/DCコンバータによって構成してもよい。
電力変換装置2000は、電源1000と負荷3000との間に接続された三相のインバータであり、電源1000から供給された直流電力を交流電力に変換し、負荷3000に交流電力を供給する。電力変換装置2000は、図44に示すように、直流電力を交流電力に変換して出力する主変換回路2001と、主変換回路2001を制御する制御信号を主変換回路2001に出力する制御回路2003とを備えている。
負荷3000は、電力変換装置2000から供給された交流電力によって駆動される三相の電動機である。なお、負荷3000は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、たとえば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
以下、電力変換装置2000の詳細について説明する。主変換回路2001は、スイッチング素子と還流ダイオードを備えている(図示せず)。スイッチング素子がスイッチングすることによって、電源1000から供給される直流電力が交流電力に変換されて、負荷3000に供給される。主変換回路2001の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路2001は2レベルの三相フルブリッジ回路であり、6つのスイッチング素子とそれぞれのスイッチング素子に逆並列された6つの還流ダイオードから構成することができる。
主変換回路2001の各スイッチング素子および各還流ダイオードの少なくともいずれかは、上述した実施の形態1~4の少なくともいずれかに係る半導体装置に相当する半導体装置2002が有するスイッチング素子または還流ダイオードである。6つのスイッチング素子は2つのスイッチング素子ごとに直列接続された上下アームを構成し、各上下アームはフルブリッジ回路の各相(U相、V相、W相)を構成する。そして、各上下アームの出力端子、すなわち、主変換回路2001の3つの出力端子は、負荷3000に接続される。
また、主変換回路2001は、各スイッチング素子を駆動する駆動回路(図示せず)を備えているが、駆動回路は半導体装置2002に内蔵されていてもよいし、半導体装置2002とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路2001のスイッチング素子を駆動する駆動信号を生成し、主変換回路2001のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路2003からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号(オン信号)であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号(オフ信号)となる。
制御回路2003は、負荷3000に所望の電力が供給されるように、主変換回路2001のスイッチング素子を制御する。具体的には、負荷3000に供給すべき電力に基づいて主変換回路2001の各スイッチング素子がオン状態となるべき時間(オン時間)を算出する。たとえば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するPWM制御によって主変換回路2001を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路2001が備える駆動回路に制御指令(制御信号)を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置2000では、主変換回路2001を構成する半導体装置2002として実施の形態1~4に係る半導体装置を適用する。これにより、ボンディングワイヤ6として、銅ワイヤ等を接合領域61により強固に良好に接合させることができる。その結果、電力変換装置2000の信頼性を向上させることができる。
本実施の形態では、2レベルの三相インバータに本開示を適用する例について説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、2レベルの電力変換装置としたが、3レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には、単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはDC/DCコンバータまたはAC/DCコンバータに本開示を適用することも可能である。
また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、たとえば、放電加工機、レーザー加工機、誘導加熱調理器または非接触給電システムの電源装置として用いることもでき、さらには、太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
なお、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
今回開示された実施の形態は例示であってこれに制限されるものではない。本開示は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
1 半導体素子、2 第一金属部材、3 第二金属部材、4 第三金属部材、5 第四金属部材、6 配線部材、7 レジスト材、8,81 絶縁部材、61 接合領域、82 開口部、100, 101,103,200,201,202,210,211,212,300,301,302,303,304,305,306,307,308,309,310,400,2002 半導体装置、1000 電源、2000 電力変換装置、2001 主変換回路、2003 制御回路、3000 負荷。
Claims (13)
- 第一主面を有する半導体素子と、
前記第一主面上に形成された第一金属部材と、
前記第一金属部材の上面上に形成された第二金属部材と、
前記第二金属部材の上面上に形成された第三金属部材と、
前記第三金属部材の上面上に形成された銅を主成分とする第四金属部材と、
前記第三金属部材の形成位置に対応した前記第四金属部材の上面上に接合する銅を主成分とする配線部材と、
を備えた半導体装置。 - 前記第二金属部材および前記第三金属部材のいずれか一方の硬度は、前記第四金属部材の硬度以上の材料である、請求項1に記載の半導体装置。
- 前記第二金属部材の硬度は、前記第三金属部材の硬度以下の材料である、請求項1または請求項2に記載の半導体装置。
- 前記第一金属部材の硬度は、前記第二金属部材および前記第三金属部材の硬度以下の材料である、請求項1から請求項3のいずれか一項に記載の半導体装置。
- 前記第四金属部材の外縁は、前記第四金属部材よりも下方に形成される前記第一金属部材から前記第三金属部材の少なくともいずれかの外縁よりも内側に形成されている、請求項1から請求項4のいずれか一項に記載の半導体装置。
- 前記第一金属部材、前記第二金属部材、前記第三金属部材および前記第四金属部材のすくなくとも一つの金属部材間には、外周領域に絶縁部材が配置されている、請求項1から請求項5のいずれか一項に記載の半導体装置。
- 前記絶縁部材上に配置される前記第二金属部材、前記第三金属部材および前記第四金属部材の長さは、10μm以上100μm以下である、請求項6に記載の半導体装置。
- 前記第一金属部材の材料は、アルミニウムであり、前記第二金属部材の材料は、銅であり、前記第三金属部材の材料は、ニッケルである、請求項1から請求項7のいずれか一項に記載の半導体装置。
- 前記第三金属部材は、前記第二金属部材の上面上に部分的に形成されている、請求項1から請求項8のいずれか一項に記載の半導体装置。
- 前記第三金属部材の形状は、円形または多角形である、請求項9に記載の半導体装置。
- 前記第三金属部材の厚みは、1μm以上50μm以下である、請求項1から請求項10のいずれか一項に記載の半導体装置。
- 請求項1~11のいずれか1項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
を備えた、電力変換装置。 - 第一主面を有する半導体素子を準備する半導体素子準備工程と、
前記第一主面上に第一金属部材を形成する第一金属部材形成工程と、
前記第一金属部材の上面上に第二金属部材を形成する第二金属部材形成工程と、
前記第二金属部材の上面上に第三金属部材を形成する第三金属部材形成工程と、
前記第三金属部材の上面上に銅を主成分とする第四金属部材を形成する第四金属部材形成工程と、
前記第三金属部材の形成位置に対応した前記第四金属部材の上面上に銅を主成分とする配線部材を接合する配線部材形成工程と、
を備えた半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020564692A JP6892023B1 (ja) | 2020-08-03 | 2020-08-03 | 半導体装置、半導体装置の製造方法および電力変換装置 |
DE112020007480.3T DE112020007480T5 (de) | 2020-08-03 | 2020-08-03 | Halbleitereinheit, herstellungsverfahren für dieselbe und leistungswandler |
CN202080104728.2A CN116134593A (zh) | 2020-08-03 | 2020-08-03 | 半导体装置、半导体装置的制造方法以及电力变换装置 |
US18/015,085 US20230253349A1 (en) | 2020-08-03 | 2020-08-03 | Semiconductor device, manufacturing method thereof and power converter |
PCT/JP2020/029642 WO2022029828A1 (ja) | 2020-08-03 | 2020-08-03 | 半導体装置、半導体装置の製造方法および電力変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2020/029642 WO2022029828A1 (ja) | 2020-08-03 | 2020-08-03 | 半導体装置、半導体装置の製造方法および電力変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2022029828A1 true WO2022029828A1 (ja) | 2022-02-10 |
Family
ID=76429656
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2020/029642 WO2022029828A1 (ja) | 2020-08-03 | 2020-08-03 | 半導体装置、半導体装置の製造方法および電力変換装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20230253349A1 (ja) |
JP (1) | JP6892023B1 (ja) |
CN (1) | CN116134593A (ja) |
DE (1) | DE112020007480T5 (ja) |
WO (1) | WO2022029828A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023181210A1 (ja) * | 2022-03-23 | 2023-09-28 | 三菱電機株式会社 | 半導体装置及びその製造方法並びに電力変換装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016082230A (ja) * | 2014-10-13 | 2016-05-16 | ゼネラル・エレクトリック・カンパニイ | ワイヤボンドを有するパワーオーバーレイ構造体およびその製造方法 |
JP2016115700A (ja) * | 2014-12-11 | 2016-06-23 | 株式会社神戸製鋼所 | 電極構造 |
JP2017107937A (ja) * | 2015-12-08 | 2017-06-15 | 三菱電機株式会社 | 電力用半導体装置 |
JP2018186220A (ja) * | 2017-04-27 | 2018-11-22 | 株式会社 日立パワーデバイス | 半導体装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6250864B2 (ja) | 2015-03-10 | 2017-12-20 | 三菱電機株式会社 | パワー半導体装置 |
-
2020
- 2020-08-03 DE DE112020007480.3T patent/DE112020007480T5/de active Pending
- 2020-08-03 CN CN202080104728.2A patent/CN116134593A/zh active Pending
- 2020-08-03 WO PCT/JP2020/029642 patent/WO2022029828A1/ja active Application Filing
- 2020-08-03 JP JP2020564692A patent/JP6892023B1/ja active Active
- 2020-08-03 US US18/015,085 patent/US20230253349A1/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016082230A (ja) * | 2014-10-13 | 2016-05-16 | ゼネラル・エレクトリック・カンパニイ | ワイヤボンドを有するパワーオーバーレイ構造体およびその製造方法 |
JP2016115700A (ja) * | 2014-12-11 | 2016-06-23 | 株式会社神戸製鋼所 | 電極構造 |
JP2017107937A (ja) * | 2015-12-08 | 2017-06-15 | 三菱電機株式会社 | 電力用半導体装置 |
JP2018186220A (ja) * | 2017-04-27 | 2018-11-22 | 株式会社 日立パワーデバイス | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023181210A1 (ja) * | 2022-03-23 | 2023-09-28 | 三菱電機株式会社 | 半導体装置及びその製造方法並びに電力変換装置 |
JP7438466B1 (ja) | 2022-03-23 | 2024-02-26 | 三菱電機株式会社 | 半導体装置及びその製造方法並びに電力変換装置 |
Also Published As
Publication number | Publication date |
---|---|
DE112020007480T5 (de) | 2023-05-17 |
US20230253349A1 (en) | 2023-08-10 |
CN116134593A (zh) | 2023-05-16 |
JPWO2022029828A1 (ja) | 2022-02-10 |
JP6892023B1 (ja) | 2021-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11710709B2 (en) | Terminal member made of plurality of metal layers between two heat sinks | |
JP6965706B2 (ja) | 半導体モジュール、その製造方法及び電力変換装置 | |
WO2022029828A1 (ja) | 半導体装置、半導体装置の製造方法および電力変換装置 | |
JP6826665B2 (ja) | 半導体装置、半導体装置の製造方法及び電力変換装置 | |
US11495509B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
US10083889B2 (en) | Electronic component package including sealing resin layer, metal member, ceramic substrate, and electronic component and method for manufacturing the same | |
JP6927437B1 (ja) | パワーモジュールおよび電力変換装置 | |
WO2020246456A1 (ja) | 半導体装置および電力変換装置 | |
WO2021240748A1 (ja) | 半導体装置およびその製造方法ならびに電力変換装置 | |
JP7088421B1 (ja) | 半導体装置および電力変換装置 | |
JP7438466B1 (ja) | 半導体装置及びその製造方法並びに電力変換装置 | |
JP7101890B2 (ja) | 半導体装置、電力変換装置および半導体装置の製造方法 | |
JP2016219707A (ja) | 半導体装置及びその製造方法 | |
JP7176662B1 (ja) | 半導体装置および電力変換装置 | |
WO2022249951A1 (ja) | パワー半導体装置及び電力変換装置 | |
JP6885522B1 (ja) | 半導体装置、電力変換装置および半導体装置の製造方法 | |
JP7314886B2 (ja) | 素子パッケージおよび半導体装置 | |
WO2023190839A1 (ja) | 半導体装置 | |
JP2023013642A (ja) | 半導体装置 | |
JP2023178555A (ja) | 半導体装置および電力変換装置 | |
CN111788694A (zh) | 半导体元件、半导体装置、电力变换装置以及半导体元件的制造方法 | |
JP2024061247A (ja) | 半導体装置、電力変換装置および半導体装置の製造方法 | |
JP2008252114A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ENP | Entry into the national phase |
Ref document number: 2020564692 Country of ref document: JP Kind code of ref document: A |
|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 20948332 Country of ref document: EP Kind code of ref document: A1 |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 20948332 Country of ref document: EP Kind code of ref document: A1 |