WO2021261157A1 - 半導体記憶装置 - Google Patents

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WO2021261157A1
WO2021261157A1 PCT/JP2021/019859 JP2021019859W WO2021261157A1 WO 2021261157 A1 WO2021261157 A1 WO 2021261157A1 JP 2021019859 W JP2021019859 W JP 2021019859W WO 2021261157 A1 WO2021261157 A1 WO 2021261157A1
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WO
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data
address information
bit
memory cell
address
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Application number
PCT/JP2021/019859
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English (en)
French (fr)
Inventor
健一 中西
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2022532435A priority Critical patent/JPWO2021261157A1/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Definitions

  • This disclosure relates to a semiconductor storage device.
  • Cross-point non-volatile memory such as ReRAM (Resistive Random Access Memory) has been developed.
  • a non-volatile memory may have an ECC (Error-correcting code) capable of correcting a random bit error of data.
  • ECC Error-correcting code
  • crosspoint memory if a memory cell is shorted, all other memory cells that share the word and bit lines connected to that bad memory cell are affected. Further, by applying a write voltage to the short-circuited word line and bit line, the defect may be further expanded. As a result, when the number of error bits including line defects increases, ECC cannot completely correct the error bits.
  • the present disclosure provides a semiconductor storage device capable of masking an error bit generated by a line defect at the time of writing and correcting it at the time of reading.
  • the semiconductor storage device corresponds to a plurality of first wirings, a plurality of second wirings intersecting the plurality of first wirings, and intersections of the plurality of first wirings and the second wirings.
  • a memory cell array including a plurality of memory cells provided therein is provided, and the memory cell array is divided into a plurality of cell areas, and a data group of at least one bit obtained from each of the plurality of cell areas is accessed as an access unit.
  • the memory cell array includes a redundant unit that stores the data of the defective memory cell connected to the defective wiring among the plurality of first wirings and the plurality of second wirings in association with the access unit including the defective memory cell.
  • the access unit address information includes a first flag indicating whether or not the data of the defective memory cell has been updated in the redundant portion.
  • the redundant part may store the data of the defective memory cell for each defective memory cell.
  • the address information may include a bit position address indicating the address information of the defective memory cell connected to the defective wiring.
  • the address information may include a second flag indicating whether or not the bit position address is effectively stored.
  • the first and second flags may be added to the bit position address.
  • the controller When writing data, if the second flag of the address information indicates that the bit position address of the bad memory cell is validly registered, the controller that masks the bad memory cell corresponding to the address information and writes the data to the redundant part. May be further provided.
  • a controller for writing the data to the defective memory cell corresponding to the address information may be further provided.
  • the address information includes the data.
  • a controller that reads the data corresponding to the address information in the redundant part and applies it to the data may be further provided.
  • a controller that applies the data in the memory cell indicated by the address information to the read data is further added. You may prepare. In this case, the data corresponding to the address information in the redundant part is applied instead of the updated bad memory cell data.
  • the controller may further correct the read data to which the data corresponding to the address information in the redundant part is applied by ECC (Error-correcting code).
  • ECC Error-correcting code
  • the controller may determine whether or not the read data can be corrected by ECC, and if it is determined that the read data cannot be corrected by ECC, the data corresponding to the address information in the redundant part may be applied.
  • the controller moves to the patch data area associated with the address information in the redundant part while changing the address information of the second wiring while fixing the address information of the first wiring corresponding to the wiring defect. While writing data and fixing the address information of the second wiring corresponding to the wiring defect, while changing the address information of the first wiring, the data is written to the patch data area in the redundant part associated with the address information, and the access unit. When the data writing to the entire patch data area is completed, the first flag of the address information corresponding to the entire access unit may be changed to updated.
  • the wiring defect may be a defect in which the first wiring and the second wiring are short-circuited.
  • the figure which shows the configuration example of one memory chip. A conceptual diagram showing the contents of data included in one-page data.
  • the conceptual diagram which shows the structural example of the patch data in the page data of FIG. The flow diagram which shows an example of a data writing operation.
  • FIG. 1 is a block diagram showing an example of the configuration of the semiconductor storage device according to the first embodiment.
  • the semiconductor storage device 1 includes a controller 10 and a memory chip group 20.
  • the controller 10 and the memory chip group 20 may be arranged on, for example, one board.
  • the host computer 30 is provided outside the semiconductor storage device 1 and transmits / receives commands and data to / from the controller 10 via the host interface.
  • the controller 10 is a component that comprehensively controls the operation of the semiconductor storage device 1.
  • the controller 10 is communicably connected to the memory chip group 20 via the memory interface, and transmits / receives commands and data to / from the memory chip group 20. Further, the controller 10 is configured to perform processing for dealing with an error that occurs in the memory chip group 20.
  • the memory chip group 20 is a component for storing user data and various control data, and is composed of a plurality of memory chips 21. Although not particularly limited, in the present embodiment, the memory chip group 20 has 10 channels (CH1 to CH10) including, for example, eight memory chips 21. In this case, the memory chip group 20 is composed of, for example, a total of 80 memory chips (dies) 21.
  • the memory chip 21 may be a cross-point type non-volatile memory, and is, for example, a semiconductor memory chip such as PCM, iPCM, or ReRAM. Each memory chip 21 has a memory capacity of, for example, 64 gigabits.
  • the controller 10 is connected to each of the channels CH1 to CH10 via a memory interface, and can write data to channels CH1 to CH10 in parallel and read data in parallel. Assuming that the amount of data read or written from one channel at one time is, for example, 32 bytes, the controller 10 can read or write 320 bytes of data to the memory chip group 20 at one time.
  • the data capacity that the controller 10 can read or write to the memory chip group 20 at one time is hereinafter referred to as a “page”. That is, in this example, the page capacity of each channel is 32 bytes, and the page capacity of the entire memory chip group 20 is 320 bytes.
  • the numerical values such as the page capacity and the capacity of the memory chip are merely examples, and are not particularly limited to these numerical values.
  • FIG. 2 is a diagram showing an example of the internal configuration of the memory chip according to the present embodiment.
  • the memory chip 21 includes a plurality of bit line BLs, a plurality of word line WLs, a memory cell array MCA, a bit line controller BLC, and a word line controller WLC.
  • the bit wire BL as the first wiring extends in the Y direction substantially parallel to each other and is connected to the bit wire controller BLC.
  • the word line WL as the second wiring extends substantially parallel to each other in the X direction intersecting (for example, orthogonal to) the bit line BL, and is connected to the word line controller WLC, respectively.
  • the number of bit lines BL and word lines WL is not limited.
  • the memory cell array MCA includes a plurality of memory cell MCs provided corresponding to the intersections of the bit line BL and the word line WL. That is, the memory cell array MCA is a cross-point type memory cell array.
  • the plurality of memory cells MC may be arranged two-dimensionally or three-dimensionally.
  • the memory cell MC includes, for example, a resistance changing element VR (Variable Resistor) that records 1-bit information depending on the state of high or low resistance value, and a selection element SE (Selector Element) having bidirectional diode characteristics.
  • the memory cell MC has a series structure in which a resistance changing element VR and a selection element SE are connected in series between a bit line BL and a word line WL.
  • the memory cell MC may be a resistance change type memory such as ReRAM.
  • FIG. 3 is a perspective view showing a configuration example of a memory cell array.
  • the memory cell array MCA has a two-layer structure (UMCA, LMCA).
  • the memory cell array UMCA has a memory cell MC at each intersection of the upper word line UWL and the bit line BL.
  • the memory cell array LMCA has a 1-bit memory cell MC at each intersection of the lower word line LWL and the bit line BL.
  • FIG. 4 is a diagram showing a configuration example of one memory chip.
  • the memory chip 21 is divided into, for example, memory units called 4096 tiles composed of a memory cell array MCA.
  • the tile as a cell area includes, for example, 2048 bit lines BL, 8192 word lines WL, and a memory cell MC provided corresponding to their intersection.
  • the data capacity of one memory chip 21 is about 64 gigabits.
  • the memory chip 21 is divided into 16 banks, and at the time of reading or writing, one bit is selected and accessed from each of the 256 tiles included in one bank. Therefore, the controller 10 can read or write 256 bits (32 bytes) of data from one memory chip 21 with one access.
  • the memory chip group 20 includes eight memory chips 21 having such a configuration for each of channels CH1 to CH10.
  • the controller 10 can read or write 320 bytes of one-page data. That is, one bit of data group obtained from each 256 tiles of each bank is an access unit (page). The amount of page data depends on the number of channels.
  • the 320-byte data group becomes one page data as an access unit.
  • the number of tiles, the number of memory chips 21, the data capacity of the memory chips 21, the number of channels, etc. are examples and are not limited thereto.
  • FIG. 5 is a conceptual diagram showing the contents of the data included in the one-page data.
  • the 1-page data (320 bytes) includes user data (256 bytes) and a redundant portion (64 bytes).
  • User data is a memory area that can be arbitrarily used by the user.
  • the redundant part includes, for example, metadata, management information, ECC (Error Correcting Code), and patch data.
  • the metadata is secondary incidental information indicating attributes and related information of user data, and includes, for example, a CRC (Cyclic Redundancy Check) checksum, a version number, a time stamp, and the like.
  • the metadata has, for example, a data capacity of 8 bytes.
  • the management information is management data for managing user data, and includes, for example, address information.
  • the management information has, for example, a data capacity of 32 bits (4 bytes).
  • ECC is parity data generated using, for example, user data, metadata, management information, and the like as a payload.
  • ECC has, for example, a data capacity of 360 bits (45 bytes).
  • the ECC is provided to correct errors such as user data, metadata, management information, ECC's own random error (soft error), fixed error (hard error), stack defect, and disturb defect.
  • ECC is used in a process for detecting an error (sign error) generated in data by a parity check and correcting it.
  • ECC can correct errors that are less than or equal to the number of correctable bits, it cannot correct bit errors that exceed that number.
  • the line defect is, for example, due to a defect in a certain memory cell MC, the word line WL and the bit line BL connected to the defective memory cell MC are short-circuited, and the word line WL and the bit line BL are short-circuited.
  • a patch data area is included in the redundant portion in order to deal with such a line defect.
  • the patch data is data to be stored in the defective memory cell MC connected to the defective line, and is line defective bit data (correct value originally recorded in the memory cell MC) in the page.
  • the patch data area stores patch data in association with the address information of the page to which it belongs.
  • the patch data area has, for example, a data capacity of 56 bits (7 bytes). That is, in the present embodiment, the controller 10 corrects the line defect with the patch data, reduces the error bit, and enables the correction by ECC.
  • the data capacity of the patch data area is also not particularly limited.
  • all memory cell MCs connected to the short-circuited bit line BL and word line WL become defective.
  • the bit line BL and the word line WL of a certain tile in FIG. 4 are short-circuited, and all memory cell MCs connected to them (hereinafter referred to as error cell MCerr) are defective.
  • a page for one channel is composed of bit data selected by one bit from each of the 256 tiles contained in one bank.
  • the data of the error cell MCerr of the line defect belongs to each separate page. That is, the bit data of the error cell MCerr is scattered over 10239 pages. Therefore, when updating the patch data, it is necessary to update the entire page of 10239 pages including the error bit, which takes a very long time.
  • the valid flag VFL and the update flag UFL are added to the bit address information including the address of the bit line BL or the word line WL of the line failure.
  • FIG. 6 is a conceptual diagram showing an example of address information of a certain memory cell.
  • the line address Line_add includes the word line address WL_add and the bit line address BL_add.
  • the word line address WL_add is the address of the word line WL to which the corresponding bit data belongs, and is represented by, for example, 13 bits.
  • the bit line address BL_add is the address of the bit line BL to which the corresponding bit data belongs, and is represented by, for example, 11 bits. In this case, the line address Line_add is represented by, for example, 24 bits.
  • the chip address (die address) Die_add is the address of the memory chip 21 to which the corresponding bit data belongs, and is represented by, for example, 3 bits.
  • the bank address Bank_add is the address of the bank to which the corresponding bit data belongs, and is represented by, for example, 4 bits.
  • the line address Line_add, the chip address Die_add, and the bank address Bank_add specify the page to which the corresponding bit data belongs. Therefore, the line address Line_add, the chip address Die_add, and the bank address Bank_add are also referred to as page addresses.
  • bit position address Bit_posi is represented by, for example, 13 bits.
  • the bit position address Bit_posi indicates the bit position in the page, and is indicated by the channel address Ch_add and the bit address Bit_add.
  • the channel address Ch_add is the address of the channel to which the corresponding bit data belongs, and is represented by, for example, 5 bits.
  • the bit address Bit_add is the address of the memory cell MC to which the corresponding bit data belongs, and is represented by, for example, 8 bits. In this way, one memory cell MC can be specified by the page address and the bit position address Bit_posi.
  • FIG. 7 is a conceptual diagram showing an example of the address information of the memory cell MC included in the defective line.
  • the address information of the memory cell MC included in the defective line is the address information in which the valid flag VFL and the update flag UFL are added to the address information of FIG.
  • the controller 10 adds a valid flag VFL and an update flag UFL to the address information of the bit data belonging to the defective line and stores it as the address information of the defective line.
  • the address information of the defective line will be described later with reference to FIGS. 8 to 11.
  • the valid flag VFL as the second flag is information indicating that the memory cell corresponding to the address information is an error cell MCerr (error bit) that causes a defective line (defective bit line or defective word line), for example, 1 bit. It is a flag of data. For example, in the management format shown in FIG. 8 or 9, when the valid flag VFL is “1”, it indicates that the address information (bit position address) of the defective line is effectively registered in the entry. That is, the memory cell MC specified by the address information of the entry is the error cell MCerr. On the other hand, in the management format shown in FIG. 8 or 9, when the valid flag VFL is "0", the address information (bit position address) of the defective line is not registered (invalid) in the entry. Is shown.
  • the update flag UFL as the first flag is information indicating whether or not the patch data corresponding to the error cell MCerr (error bit) has been updated (reflected), and is, for example, a flag of 1-bit data. For example, when the update flag UFL is "1", it indicates that the patch data corresponding to the error cell MCerr has not been updated yet. In this case, it indicates that the data to be stored in the error cell MCerr is not yet stored in the patch data area. When the update flag UFL is "0", it indicates that the patch data corresponding to the error cell MCerr has been updated. In this case, it indicates that the data to be stored in the error cell MCerr is already stored in the patch data area.
  • the patch data update process is executed by reading all pages to which the error cell MCerr (error bit) whose update flag UFL is "1" belongs, correcting with ECC, adding the patch data of the error cell MCerr, and then writing back. Will be done.
  • the patch data update process requires a write operation of all pages related to the line defect.
  • the patch data update process is executed as a background process during an idle period when there is no access from the host computer 30. As a result, the patch data can be updated without the user being aware of it.
  • the update flag UFL is changed from "1" to "0".
  • the update flag UFL will be cleared to "0".
  • FIG. 8 and 9 are tables showing an example of the management format of the address information of the defective line.
  • FIG. 8 shows the management format of one address of the bad bit line BL
  • FIG. 9 shows the management format of one address of the bad word line WL. It should be noted that these management formats may be managed by the controller 10 or the host computer 30.
  • the bit position address Bit_posi on one page indicates, for example, the address of a unit page (for example, 320 bytes of data) from channels CH1 to CH10. Each bit is an intersection of a bit line BL and a word line WL.
  • 320 ⁇ 8 bit line BLs are designated by one page address
  • 320 ⁇ 8 word line WLs are one page addresses. Specified by.
  • the error cell MCerr of the bit line BL having a line defect is registered as entry_BL0 to entry_BL55.
  • the entry_BL0 to entry_BL55 indicate a bit position address Bit_posi indicating the position of the error cell MCerr (bit) that is defective.
  • the controller 10 sequentially registers the bit position address Bit_posi of the error cell MCerr, such as entry_BL0, entry_BL1, entry_BL2, and so on.
  • the bit position address Bit_posi of the error cell MCerr such as entry_BL0, entry_BL1, entry_BL2, and so on.
  • 56 error cells MCerr can be registered. That is, out of the 320 ⁇ 8 bit line BLs specified by each page address, up to 56 defective bit line BLs can be registered.
  • bit line BL of a certain page is specified by 11 bits of the bit line address BL_add, 3 bits of the chip address, and 4 bits of the bank address, for a total of 18 bits.
  • the host computer 30 the management format of the defective bit line BL shown in FIG. 8, a maximum of 2 18 to manage.
  • the defective word line WL shown in FIG. 9 may be considered in the same manner as the defective bit line BL.
  • the error cell MCerr having a line defect is registered as entry_WL0 to entry_WL55.
  • entry_WL0 to entry_WL55 indicate the bit position address Bit_posi of the error cell MCerr.
  • the controller 10 sequentially registers the bit position address Bit_posi of the defective bit, such as entry_WL0, entry_WL1, entry_WL2, and so on.
  • 56 error cells MCerr can be registered. That is, out of the 320 ⁇ 8 word line WLs specified by each page address, up to 56 defective word line WLs can be registered.
  • the word line WL of a certain page is specified by 13 bits of the word line address WL_add, 3 bits of the chip address, and 4 bits of the bank address, for a total of 20 bits.
  • the host computer 30 the management format of the defective word line WL shown in FIG. 9, up to 2 to 20 management.
  • FIGS. 10 and 11 are tables showing specific examples of bad bit line address information and bad word line address information.
  • the page addresses of the bit line BL and the word line WL are shown.
  • the bit position addresses of the bad bit line and the bad word line of a certain page are shown.
  • two bits, Bit_posi (0) and Bit_posi (1) are registered as line defects.
  • two bits, Bit_posi (0) and Bit_posi (1), are registered as line defects.
  • FIG. 12 is a conceptual diagram showing a configuration example of patch data in the page data of FIG.
  • 56 bits of patch data are prepared, and each bit stores a value to be stored in the defective memory cell MC. That is, the semiconductor storage device 1 can store bit data of 56 error cell MCerr due to a line defect as patch data for each error cell MCerr (bit) for one page.
  • bit data the memory cell MC indicated by the bit position address of the defective bit line or the defective word line is masked, and the write data is written to the patch data area of the redundant portion.
  • the bad bit line data is stored from the least significant bit LSB of the patch data toward the upper bit.
  • the bad word line data is stored from the most significant bit MSB of the patch data toward the lower bits.
  • the registered patch data is stored at both ends of the patch data area, and unused empty bits can be concentrated in the center of the patch data area.
  • the bits with the update flag UFL of "1" are concentrated in the center of the patch data area, so that the patch with the update flag UFL of "0" It will be easier to apply the data.
  • the same patch data is duplicated and stored corresponding to both the defective bit line and the defective word line.
  • the patch data area consumes two bits, one on the lower side and the other on the upper side, for the same error cell MCerr, but there is no particular problem.
  • FIG. 13 is a flow chart showing an example of a data writing operation.
  • the controller 10 receives the write command and the write address from the host computer 30.
  • the controller 10 determines whether or not the write address includes a defective line and mask data is set (S100). The setting of the mask data will be described later with reference to FIG.
  • the controller 10 issues a mask command and masks the memory cell MC (error cell MCerr) according to the bit position address Bit_posi of the write address (S110).
  • the controller 10 issues a write command and executes writing of write data (S120). At this time, data is written to the unmasked memory cell MC in the memory cell MC according to the bit position address Bit_posi of the write address. On the other hand, since no data is written to the masked error cell MCerr, this write data is written by generating patch data in the patch data area of the redundant portion.
  • the controller 10 executes a verify read and verifies the written data (S130).
  • the data in the unmasked memory cell MC passes the verification (YES1 in S130)
  • the writing of the data is completed as it is.
  • the bit data failed to be verified may be written by executing steps S120 to S130 again. Alternatively, the defective line is detected and the address information of the defective bit line and the defective word line is updated.
  • FIG. 14 is a flow chart showing the operation of generating mask data and patch data of defective lines.
  • the host computer 30 extracts the address information of the bad bit line and the address information of the bad word line (S10, S11).
  • the memory cell MC located at the bit position address Bit_posi (0).
  • the mask data is a mask value corresponding to the memory cell MC indicated by the bit position address Bit_posi (0). For example, when the mask value is "0”, the mask is not set in the memory cell MC and data is written. When the mask value is "1”, a mask is set in the memory cell MC and no data is written.
  • the controller 10 extracts the data corresponding to the bit position address Bit_posi (0) from the write data and generates the data as patch data (S50).
  • the patch data is originally data to be written to the memory cell MC indicated by the bit position address Bit_posi (0), but since the memory cell MC is an error cell, it is registered in the patch data area of the redundant portion shown in FIG. .. Since the writing of the patch data is written together with the writing of other data, the mask data and the patch data generated at this point are temporarily stored in the controller 10.
  • the host computer 30 checks whether i has reached 55 (S60). When i is less than 55 (NO in S60), the host computer 30 increments i by +1 (S70) and repeats steps S30 to S60. This generation of mask data and patch data is executed for all entry entry_BL (i) until i reaches 55. When i reaches 55 (YES in S60), the generation of mask data and patch data ends.
  • the memory cell MC located at the bit position address Bit_posi (0).
  • the mask data is a mask value corresponding to the memory cell MC indicated by the bit position address Bit_posi (0). For example, when the mask value is "0”, the mask is not set in the memory cell MC and data is written. When the mask value is "1”, a mask is set in the memory cell MC and no data is written.
  • the host computer 30 extracts the data corresponding to the bit position address Bit_posi (0) from the write data and generates the data as patch data (S51).
  • the patch data is originally data to be written to the memory cell MC indicated by the bit position address Bit_posi (0), but since the memory cell MC is an error cell, it is registered in the patch data area of the redundant portion shown in FIG. .. Since the writing of patch data is written together with the writing of other data, the generated mask data and patch data are temporarily stored in the controller 10.
  • the host computer 30 checks whether or not j has reached 55 (S61). When j is less than 55 (NO in S61), the host computer 30 increments j by +1 (S71) and repeats steps S31 to S61. This generation of mask data and patch data is executed for all entry entry_WL (j) until j reaches 55. When j reaches 55 (YES in S61), the generation of mask data and patch data ends.
  • steps S11 to S71 may be executed in parallel with steps S10 to S70, or may be executed before and after the steps S10 to S70.
  • FIG. 15 is a flow chart showing an example of a data reading operation.
  • the controller 10 receives the read command and the read address from the host computer 30 (S200).
  • the controller 10 corrects the read data by ECC (S205). If the number of error bits is less than the number of correctable error bits (for example, 30 bits), the read data is corrected by ECC (YES in S210). In this case, the controller 10 outputs the data corrected by ECC to the host computer 30. In this way, the controller 10 first performs ECC correction when reading data, and if correction is possible, the reading process is completed. As a result, the time required for the read operation can be shortened.
  • the read address corresponds to a bad line and the patch data has been updated (YES in S220)
  • the patch of the redundant part corresponding to the address information is replaced with the error cell MCerr specified by the address information of the bad word line.
  • the data is read and applied to the data (S230).
  • the patch data may not be applied (S260). In this way, only the updated patch data is applied to the read data, and the unupdated patch data is not applied to the read data. Even in that case, if the number of error bits included in the read data is equal to or less than the number of ECC correctable bits, it can be corrected by using ECC.
  • the read data after the patch is corrected by ECC again (S240). If the number of error bits after patching is equal to or less than the number of correctable bits of ECC, the read data is corrected (YES in S250). In this case, the controller 10 outputs the data after ECC correction to the host computer 30.
  • the controller 10 makes a read error (S260).
  • the patch data is applied to the error bit of the read data.
  • the patch data is not updated even if there is a defective line, the patch data is not applied to the error bit, and the read data is used as it is.
  • the semiconductor storage device corrects the read data by ECC when it can be corrected by ECC, and executes ECC after applying patch data to the read data when it cannot be corrected by ECC. As a result, the correction ability can be enhanced while maintaining the read performance.
  • FIG. 16 is a flow chart showing an operation of applying patch data to bit data of a defective line in a read operation.
  • the host computer 30 extracts the address information of the bad bit line and the address information of the bad word line (S310, S311).
  • patch data is applied. That is, the controller 10 does not apply the data of the memory cell MC located at the bit position address Bit_posi (i) to the read data, but instead applies it to the bit position address Bit_posi (i). The corresponding patch data is applied. At this time, the bit position indicated by the bit position address Bit_posi (i) is calculated (S340), and the patch data is reflected in the bit position (S350). Patch data (correct value) is applied to bad bit data.
  • the patch data is Not applicable. That is, the controller 10 uses the data read from the memory cell MC indicated by the bit position address Bit_posi (0).
  • the controller 10 checks whether i has reached 55 (S360). When i is less than 55 (NO in S360), the controller 10 increments i by +1 (S370) and repeats steps S330 to S360. This mask data application operation is executed until i reaches 55. When i reaches 55 (YES in S360), the application of the patch data in step S220 ends with respect to the defective bit line.
  • the patch data is applied. That is, the data of the memory cell MC located at the bit position address Bit_posi (j) is not applied to the read data, and instead, the patch data corresponding to the bit position address Bit_posi (j) is applied.
  • the controller 10 calculates the bit position indicated by the bit position address Bit_posi (j) (S341) and reflects the patch data at the bit position (S351). The patch data (correct value) is applied to the bad bit data.
  • the patch data is Not applicable. That is, the data read from the memory cell MC located at the bit position address Bit_posi (j) is used.
  • the controller 10 checks whether or not j has reached 55 (S361). When j is less than 55 (NO in S361), the host computer 30 increments j by +1 (S371) and repeats steps S331 to S361. This mask data application operation is executed until j reaches 55. When j reaches 55 (YES in S361), the application of the patch data in step S220 ends with respect to the defective word line.
  • controller 10 executes step S230 and subsequent steps in FIG. 15 to further correct the read data obtained by applying the patch data to the line defective data by ECC and output the data to the host computer 30. In this way, the read data is corrected and read by both the patch data and the ECC.
  • FIG. 17 is a flow chart showing an example of patch data update processing.
  • the patch data update process the page data related to the line defect is once read, the patch data of the error bit of the page data is written to the patch data area of the redundant part, and the data other than the error bit is written to the original memory cell MC. It is a process.
  • the update flag UFL of the corresponding bit position address Bit_posi of the page is changed from "1 (not updated)" to "0 (updated)".
  • One channel page is composed of bit data selected bit by bit from each of 256 tiles included in one bank, for example. Therefore, the data of the error cell MCerr of the line defect belongs to each one scattered over different pages.
  • the patch data update process needs to access and update all pages that share bad word lines and bad bit lines related to bad lines.
  • the patch data update process is executed in the background during an idle period in which the host computer 30 does not access the semiconductor storage device 1.
  • the patch data can be updated without the user being aware of it.
  • the address information of the defective bit line is fixed (S400), and the page data of a certain word line is read out (S410). At this time, data is read from the user data according to the page address, and new patch data is generated from the read data (S420). At this time, ECC correction or the like is applied according to the above-mentioned read operation.
  • Steps S410 to S430 are repeated until there are no unupdated word lines.
  • steps S400 to S460 are executed for the other defective lines.
  • the patch data update process is executed as a background process during an idle period when there is no access from the host computer 30.
  • an update flag UFL is added to the page address related to the line defect, making it possible to distinguish between the flag UFL whose patch data has not been updated and the flag UFL which has been updated.
  • the patch data that needs to be updated can be determined.
  • the updated patch data is the patch data of the page for which writing has already been executed. In this way, by making it possible to distinguish between the unupdated flag UFL and the updated flag UFL, the time for patch data update processing can be shortened. Further, by making it possible to distinguish between the unupdated flag UFL and the updated flag UFL, it is possible to apply only the updated patch data to the read data at the time of reading.
  • the line defect data is corrected by ECC until the update flag UFL is cleared to "0". That is, if there is an access during the patrol until the update flag UFL is cleared to "0", the line defect data may be corrected by ECC.
  • the present technology can have the following configurations. (1) With multiple first wires, A plurality of second wirings intersecting the plurality of first wirings, A memory cell array including a plurality of memory cells provided corresponding to the intersection of the plurality of first wirings and the second wiring is provided. The memory cell array is divided into a plurality of cell areas, and the memory cell array is divided into a plurality of cell areas. The access unit is a data group of at least 1 bit obtained from each of the plurality of cell areas. The memory cell array is a redundant unit that stores data of a defective memory cell connected to a defective wiring among the plurality of first wirings and the plurality of second wirings in association with the access unit including the defective memory cell.
  • the address information of the access unit includes a first flag indicating whether or not the data of the defective memory cell has been updated in the redundant portion, and is a semiconductor storage device.
  • the address information includes a bit position address indicating the address information of the defective memory cell connected to the defective wiring.
  • the address information includes a second flag indicating whether or not the bit position address is effectively stored.
  • any one of (4) to (5) further comprising a writing controller.
  • any one of (4) to (6) further includes a controller for writing data to the memory cell corresponding to the address information.
  • the described semiconductor storage device When the first flag of the address information indicates that the data in the defective memory has been updated and the second flag indicates that the bit position address is effectively registered at the time of reading the data, the address information.
  • the controller changes the address information of the second wiring while fixing the address information of the first wiring corresponding to the wiring defect, and changes the address information to the address information in the redundant portion.
  • Any of (6) to (11) which changes the first flag of the address information corresponding to the entire access unit to updated when the data writing to the patch data area of the entire access unit is completed.
  • the semiconductor storage device according to item 1. (13) The semiconductor storage device according to any one of (1) to (12), wherein the wiring defect is a defect in which the first wiring and the second wiring are short-circuited.

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Abstract

［課題］ライン不良によって発生するエラービットを書込み時にマスクし、読出し時に訂正することができる半導体記憶装置を提供する。 ［解決手段］本開示による半導体記憶装置は、複数の第１配線と、複数の第１配線に対して交差する複数の第２配線と、複数の第１配線と第２配線との交点に対応して設けられた複数のメモリセルを含むメモリセルアレイと、を備え、メモリセルアレイは、複数のセル領域に分割されており、複数のセル領域のそれぞれから得られる少なくとも１ビットずつのデータ群をアクセス単位とし、メモリセルアレイは、複数の第１配線および複数の第２配線のうち不良配線に接続された不良メモリセルのデータを、該不良メモリセルが含まれるアクセス単位に関連付けて格納する冗長部を含み、アクセス単位のアドレス情報は、不良メモリのデータが冗長部において更新済みか否かを示す第１フラグを含む。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関する。
　ＲｅＲＡＭ（Resistive Random Access Memory）等のクロスポイント型不揮発性メモリが開発されている。このような不揮発性メモリは、データのランダムなビット誤りを訂正可能なＥＣＣ（Error-correcting code）を有する場合がある。しかし、クロスポイント型メモリでは、或るメモリセルがショートした場合に、その不良メモリセルに接続されるワード線およびビット線を共有する他の全てのメモリセルが影響を受ける。また、ショートしたワード線、ビット線に書込み電圧をかけることでさらに不良が拡大する可能性がある。その結果ライン不良を含め、エラービットが多くなると、ＥＣＣでは、そのエラービットを訂正しきれなくなる。
特開２００２－３７３１１９号公報
　そこで、本開示は、ライン不良によって発生するエラービットを書込み時にマスクし、読出し時に訂正することができる半導体記憶装置を提供する。
　本開示の実施形態による半導体記憶装置は、複数の第１配線と、　複数の第１配線に対して交差する複数の第２配線と、　複数の第１配線と第２配線との交点に対応して設けられた複数のメモリセルを含むメモリセルアレイと、を備え、メモリセルアレイは、複数のセル領域に分割されており、複数のセル領域のそれぞれから得られる少なくとも１ビットずつのデータ群をアクセス単位とし、メモリセルアレイは、複数の第１配線および複数の第２配線のうち不良配線に接続された不良メモリセルのデータを、該不良メモリセルが含まれるアクセス単位に関連付けて格納する冗長部を含み、
　アクセス単位のアドレス情報は、不良メモリセルのデータが冗長部において更新済みか否かを示す第１フラグを含む。
　冗長部は、不良メモリセルのデータを、該不良メモリセルごとに格納してもよい。
　アドレス情報は、不良配線に接続された不良メモリセルのアドレス情報を示すビットポジションアドレスを含でもよい。
　アドレス情報は、ビットポジションアドレスが有効に格納されているか否かを示す第２フラグを含でもよい。
　第１および第２フラグは、ビットポジションアドレスに付加されていてもよい。
　データ書き込み時に、アドレス情報の第２フラグが不良メモリセルのビットポジションアドレスが有効に登録されていることを示す場合、アドレス情報に対応する不良メモリセルをマスクして、冗長部にデータを書き込むコントローラをさらに備えてもよい。
　データ書き込み時に、アドレス情報の第２フラグが無効のである場合、アドレス情報に対応する不良メモリセルにデータを書き込むコントローラをさらに備えてもよい。
　データ読み出し時に、アドレス情報の第１フラグが不良メモリのデータの更新済みを示し、かつ、第２フラグが、不良メモリセルのビットポジションアドレスが有効に登録されていることを示す場合、アドレス情報に対応する不良メモリセルのデータに代わり、冗長部にあるアドレス情報に対応するデータを読み出しデータに適用するコントローラをさらに備えてもよい。
　データ読み出し時に、アドレス情報の第１フラグが不良メモリのデータの未更新を示し、あるいは、第２フラグが無効である場合、アドレス情報で示されるメモリセルのデータを読み出しデータに適用するコントローラをさらに備えてもよい。この場合は、更新済みの不良メモリセルのデータに代わり、冗長部にあるアドレス情報に対応するデータが適用される。
　データ読み出し時に、コントローラは、冗長部にあるアドレス情報に対応するデータを適用した読み出しデータを、さらに、ＥＣＣ（Error-correcting code）で訂正してもよい。
　コントローラは、読み出しデータをＥＣＣで訂正可能か否かを判断し、ＥＣＣで訂正できないと判断する場合に、冗長部にあるアドレス情報に対応するデータを適用してもよい。
　不良配線が発生した場合、コントローラは、配線不良に対応する第１配線のアドレス情報を固定したまま、第２配線のアドレス情報を変更しながら、冗長部内においてアドレス情報に関連付けられたパッチデータ領域へデータを書き込み、配線不良に対応する第２配線のアドレス情報を固定したまま、第１配線のアドレス情報を変更しながら、アドレス情報に関連付けられた冗長部内においてパッチデータ領域へデータを書き込み、アクセス単位全体のパッチデータ領域へのデータ書き込みが終了した場合に、該アクセス単位全体に対応するアドレス情報の第１フラグを更新済みに変更してもよい。
　配線不良は、第１配線と第２配線とが短絡する不良であってもよい。
第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 本実施形態によるメモリチップの内部構成の一例を示す図。 メモリセルアレイの構成例を示す斜視図。 １つのメモリチップの構成例を示す図。 １ページデータに含まれるデータの内容を示す概念図。 或るメモリセルのアドレス情報の一例を示す概念図。 不良ラインに含まれるメモリセルのアドレス情報の一例を示す概念図。 不良ラインのアドレス情報の管理フォーマットの一例を示す表。 不良ラインのアドレス情報の管理フォーマットの一例を示す表。 不良ビット線のアドレス情報および不良ワード線のアドレス情報の具体例を示す表。 不良ビット線のアドレス情報および不良ワード線のアドレス情報の具体例を示す表。 図５のページデータ内のパッチデータの構成例を示す概念図。 データ書き込み動作の一例を示すフロー図。 不良ラインのマスクデータおよびパッチデータの生成動作を示すフロー図。 データ読み出し動作の一例を示すフロー図。 読み出し動作において不良ラインのビットデータに対してパッチデータを適用する動作を示すフロー図。 パッチデータ更新処理の一例を示すフロー図。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
　図１は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。同図に示すように、半導体記憶装置１は、コントローラ１０と、メモリチップ群２０とを備える。コントローラ１０およびメモリチップ群２０は、例えば１つのボード上に配置されてもよい。ホストコンピュータ３０は、半導体記憶装置１の外部に設けられており、ホストインタフェースを介してコントローラ１０とコマンドおよびデータの送受信を行う。
　コントローラ１０は、半導体記憶装置１の動作を統括的に制御するコンポーネントである。コントローラ１０は、メモリインタフェースを介してメモリチップ群２０と通信可能に接続されており、メモリチップ群２０とコマンドおよびデータの送受信を行う。また、コントローラ１０は、メモリチップ群２０において発生するエラーに対処するための処理を行うように構成されている。
　メモリチップ群２０は、ユーザデータや各種の制御データを記憶するためのコンポーネントであり、複数のメモリチップ２１で構成されている。特に限定しないが、本実施形態では、メモリチップ群２０は、例えば、８つのメモリチップ２１を含む、１０チャネル（ＣＨ１～ＣＨ１０）有する。この場合、メモリチップ群２０は、例えば、計８０個のメモリチップ（ダイ）２１で構成されている。
　メモリチップ２１は、クロスポイント型不揮発性メモリであればよく、例えば、ＰＣＭ、ｉＰＣＭ、ＲｅＲＡＭ等の半導体メモリチップである。各メモリチップ２１は、例えば、６４ギガビットもメモリ容量を有する。
　コントローラ１０は、チャネルＣＨ１～ＣＨ１０のそれぞれとメモリインタフェースを介して接続されており、チャネルＣＨ１～ＣＨ１０に同時並行にデータを書き込んだり、同時並行にデータを読み出したりすることができる。１つのチャネルから１度に読み出しまたは書き込みされるデータ容量が、例えば、３２バイトとすると、コントローラ１０は、メモリチップ群２０に対して、３２０バイトのデータを１度に読み出しまたは書き込むことができる。コントローラ１０がメモリチップ群２０に対して１度に読み出しまたは書き込み可能なデータ容量を、以下、“ページ”と呼ぶ。即ち、この例では、各チャネルのページ容量は、３２バイトであり、メモリチップ群２０全体のページ容量は、３２０バイトとなる。尚、ページ容量、メモリチップの容量等の数値は、あくまでも一例であり、これらの数値に特に限定されない。
　図２は、本実施形態によるメモリチップの内部構成の一例を示す図である。メモリチップ２１は、複数のビット線ＢＬと、複数のワード線ＷＬと、メモリセルアレイＭＣＡと、ビット線コントローラＢＬＣと、ワード線コントローラＷＬＣとを備えている。
　第１配線としてのビット線ＢＬは、互いに略平行にＹ方向に延伸しており、それぞれビット線コントローラＢＬＣに接続されている。
　第２配線としてのワード線ＷＬは、互いに略平行に、ビット線ＢＬに対して交差（例えば、直交）するＸ方向に延伸しており、それぞれワード線コントローラＷＬＣに接続されている。尚、本実施形態において、ビット線ＢＬおよびワード線ＷＬの本数は、限定されない。
　メモリセルアレイＭＣＡは、ビット線ＢＬとワード線ＷＬとの交点に対応して設けられた複数のメモリセルＭＣを含む。即ち、メモリセルアレイＭＣＡは、クロスポイント型のメモリセルアレイである。複数のメモリセルＭＣは、二次元または三次元的に配列されてもよい。
　メモリセルＭＣは、例えば、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子ＶＲ（Variable Resistor）と、双方向ダイオード特性を有する選択素子ＳＥ（Selector Element）とを備える。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、抵抗変化素子ＶＲと選択素子ＳＥとを直列に接続した直列構造となっている。メモリセルＭＣは、ＲｅＲＡＭ等の抵抗変化型メモリでよい。
　図３は、メモリセルアレイの構成例を示す斜視図である。メモリセルアレイＭＣＡは、２層構造（ＵＭＣＡ、ＬＭＣＡ）となっている。メモリセルアレイＵＭＣＡは、上部ワード線ＵＷＬとビット線ＢＬとの各交点にメモリセルＭＣを有する。メモリセルアレイＬＭＣＡは、下部ワード線ＬＷＬとビット線ＢＬとの各交点に１ビットのメモリセルＭＣを有する。
　図４は、１つのメモリチップの構成例を示す図である。メモリチップ２１は、例えば、メモリセルアレイＭＣＡで構成される４０９６個のタイルと呼ばれるメモリ単位に分轄されている。セル領域としてのタイルは、例えば、２０４８本のビット線ＢＬと、８１９２本のワード線ＷＬと、それらの交点に対応して設けられたメモリセルＭＣとを含む。この場合、１つのメモリチップ２１のデータ容量は、約６４ギガビットとなる。
　さらに、メモリチップ２１は、１６バンクに分割されており、読み出しまたは書き込み時には、１バンクに含まれる２５６タイルのそれぞれから１ビットずつ選択してアクセスする。従って、コントローラ１０は、１度のアクセスで１つのメモリチップ２１から２５６ビット（３２バイト）のデータを読み出しまたは書き込むことができる。
　本実施形態によるメモリチップ群２０は、図１に示したように、このような構成を有するメモリチップ２１をチャネルＣＨ１～ＣＨ１０ごとに８個ずつ含む。これにより、コントローラ１０は、３２０バイトの１ページデータを読み出しまたは書き込むことができる。即ち、各バンクのそれぞれの２５６タイルから得られる１ビットずつのデータ群がアクセス単位（ページ）となっている。ページデータの容量は、チャネル数によって変わる。本実施形態のように１０チャンネルＣＨ１～ＣＬ１０有する場合、３２０バイトのデータ群がアクセス単位としての１ページデータとなる。尚、タイル数、メモリチップ２１の数、メモリチップ２１のデータ容量、チャネル数等は、一例であってこれに限定されない。
　図５は、１ページデータに含まれるデータの内容を示す概念図である。１ページデータ（３２０バイト）は、ユーザデータ（２５６バイト）と、冗長部（６４バイト）とを含む。
　ユーザデータは、ユーザが任意に使用することができるメモリ領域である。冗長部は、例えば、メタデータ、管理情報、ＥＣＣ（Error Correcting Code）、パッチデータを含む。メタデータは、ユーザデータの属性や関連情報を示す二次的な付帯情報であり、例えば、ＣＲＣ（Cyclic Redundancy Check）チェックサム、バージョン番号及びタイムスタンプ等を含む。メタデータは、例えば、８バイトのデータ容量を有する。管理情報は、ユーザデータを管理するための管理データであり、例えば、アドレス情報を含む。管理情報は、例えば、３２ビット（４バイト）のデータ容量を有する。ＥＣＣは、例えば、ユーザデータ、メタデータ、管理情報等をペイロードとして生成されるパリティデータである。ＥＣＣは、例えば、３６０ビット（４５バイト）のデータ容量を有する。ＥＣＣは、ユーザデータ、メタデータ、管理情報、ＥＣＣ自身のランダムエラー（ソフトエラー）、固定エラー（ハードエラー）、スタック不良、ディスターブ不良等のエラーを訂正するために設けられている。ＥＣＣは、パリティチェックにより、データに発生したエラー（符号誤り）を検出し、これを訂正するための処理に用いられる。一方、ＥＣＣは、訂正可能ビット数以下のエラーを訂正することはできるものの、それを超えるビットエラーを訂正することができない。
　このようなエラーのうちライン不良は、例えば、或るメモリセルＭＣの不良によって、その不良メモリセルＭＣに接続されたワード線ＷＬとビット線ＢＬとが短絡し、該ワード線ＷＬとビット線ＢＬに接続された全てのメモリセルＭＣが不良となるエラーである。本実施形態では、このようなライン不良に対処するために、パッチデータ領域が冗長部に含まれている。パッチデータは、不良ラインに接続された不良メモリセルＭＣに格納すべきデータであり、ページ内におけるライン不良のビットデータ（メモリセルＭＣに本来記録されるべき正しい値）である。パッチデータ領域は、パッチデータを、それが属するページのアドレス情報と関連付けて格納する。このようなライン不良に関わるエラーをパッチデータによって訂正することができれば、エラービットが少なくなり、コントローラ１０は、ＥＣＣにより訂正可能にすることができる。パッチデータ領域は、例えば、５６ビット（７バイト）のデータ容量を有する。即ち、本実施形態では、コントローラ１０は、ライン不良をパッチデータで訂正した上で、エラービットを少なくし、ＥＣＣによる訂正を可能にしている。尚、パッチデータ領域のデータ容量も特に限定されない。
　また、ライン不良の場合、短絡しているビット線ＢＬとワード線ＷＬに接続された全てのメモリセルＭＣが不良となる。例えば、図４の或るタイルのビット線ＢＬとワード線ＷＬが短絡し、それらに接続された全メモリセルＭＣ（以下、エラーセルＭＣｅｒｒ）が不良となっているものとする。この場合、１タイルに含まれるエラーセルＭＣｅｒｒの個数は、ビット線ＢＬの数とワード線ＷＬの数との和－１（例えば、２０４８＋８１９２－１＝１０２３９）となる。上述の通り、１チャネル分のページは、１バンクに含まれる２５６個のタイルのそれぞれから１ビットずつ選択されたビットデータで構成される。従って、ライン不良のエラーセルＭＣｅｒｒのデータは、個々別々のページに属することになる。即ち、エラーセルＭＣｅｒｒのビットデータは、１０２３９ページに亘って散らばっていることになる。従って、パッチデータを更新する際には、エラービットを含む１０２３９ページのページ全体を更新する必要があり、非常に長い時間がかかる。
　ここで、本実施形態では、ライン不良のビット線ＢＬまたはワード線ＷＬのアドレスを含むビットアドレス情報に対して、バリッドフラグＶＦＬとアップデートフラグＵＦＬを付加する。
　図６は、或るメモリセルのアドレス情報の一例を示す概念図である。ラインアドレスＬｉｎｅ＿ａｄｄは、ワード線アドレスＷＬ＿ａｄｄおよびビット線アドレスＢＬ＿ａｄｄを含む。ワード線アドレスＷＬ＿ａｄｄは、対応するビットデータの属するワード線ＷＬのアドレスであり、例えば、１３ビットで表わされる。ビット線アドレスＢＬ＿ａｄｄは、対応するビットデータの属するビット線ＢＬのアドレスであり、例えば、１１ビットで表わされている。この場合、ラインアドレスＬｉｎｅ＿ａｄｄは、例えば、２４ビットで表現される。また、チップアドレス（ダイアドレス）Ｄｉｅ＿ａｄｄは、対応するビットデータの属するメモリチップ２１のアドレスであり、例えば、３ビットで表現される。バンクアドレスＢａｎｋ＿ａｄｄは、対応するビットデータの属するバンクのアドレスであり、例えば、４ビットで表現される。ラインアドレスＬｉｎｅ＿ａｄｄ、チップアドレスＤｉｅ＿ａｄｄおよびバンクアドレスＢａｎｋ＿ａｄｄによって、対応するビットデータの属するページが特定される。従って、ラインアドレスＬｉｎｅ＿ａｄｄ、チップアドレスＤｉｅ＿ａｄｄおよびバンクアドレスＢａｎｋ＿ａｄｄは、ページアドレスとも呼ぶ。
　さらに、ビットポジションアドレスＢｉｔ＿ｐｏｓｉが、例えば、１３ビットで表現される。ビットポジションアドレスＢｉｔ＿ｐｏｓｉは、ページ内におけるビット位置を示し、チャネルアドレスＣｈ＿ａｄｄおよびビットアドレスＢｉｔ＿ａｄｄで示される。チャネルアドレスＣｈ＿ａｄｄは、対応するビットデータの属するチャネルのアドレスであり、例えば、５ビットで表現される。ビットアドレスＢｉｔ＿ａｄｄは、対応するビットデータの属するメモリセルＭＣのアドレスであり、例えば、８ビットで表現される。このように、ページアドレスおよびビットポジションアドレスＢｉｔ＿ｐｏｓｉによって、１つのメモリセルＭＣを特定することができる。
　図７は、不良ラインに含まれるメモリセルＭＣのアドレス情報の一例を示す概念図である。不良ラインに含まれるメモリセルＭＣのアドレス情報は、図６のアドレス情報にバリッドフラグＶＦＬおよびアップデートフラグＵＦＬを付加したアドレス情報である。不良ラインが検出されたときには、コントローラ１０は、その不良ラインに属するビットデータのアドレス情報にバリッドフラグＶＦＬおよびアップデートフラグＵＦＬを付加して不良ラインのアドレス情報として格納する。尚、不良ラインのアドレス情報は、図８～図１１を参照して後で説明する。
　第２フラグとしてのバリッドフラグＶＦＬは、アドレス情報に対応するメモリセルが不良ライン（不良ビット線または不良ワード線）を引き起こすエラーセルＭＣｅｒｒ（エラービット）であることを示す情報であり、例えば、１ビットデータのフラグである。例えば、図８または図９に示す管理フォーマットにおいて、バリッドフラグＶＦＬが“１”である場合、そのエントリーには、不良ラインのアドレス情報（ビットポジションアドレス）が有効に登録されていることを示す。即ち、そのエントリーのアドレス情報で特定されるメモリセルＭＣは、エラーセルＭＣｅｒｒである。一方、図８または図９に示す管理フォーマットにおいて、バリッドフラグＶＦＬが“０”である場合、そのエントリーには、不良ラインのアドレス情報（ビットポジションアドレス）が登録されていない（無効である）ことを示す。即ち、そのエントリーには、エラーセルＭＣｅｒｒとして有効なアドレス情報が登録されていない。第１フラグとしてのアップデートフラグＵＦＬは、エラーセルＭＣｅｒｒ（エラービット）に対応するパッチデータが更新（反映）済みか否かを示す情報であり、例えば、１ビットデータのフラグである。例えば、アップデートフラグＵＦＬが“１”である場合、エラーセルＭＣｅｒｒに対応するパッチデータがまだ更新されていないことを示す。この場合、エラーセルＭＣｅｒｒに格納すべきデータは、未だパッチデータ領域に格納されていないことを示す。アップデートフラグＵＦＬが“０”である場合、エラーセルＭＣｅｒｒに対応するパッチデータが更新済みであることを示す。この場合、エラーセルＭＣｅｒｒに格納すべきデータが、すでにパッチデータ領域に格納されていることを示す。
　バリッドフラグＶＦＬが“１”であり、かつ、アップデートフラグＵＦＬが“０”である場合、対応するメモリセルＭＣは、不良ラインのエラーセルＭＣｅｒｒとして有効に登録されており、かつ、パッチデータも更新済みであることを意味する。このアドレスにアクセスする場合、エラーセルＭＣｅｒｒのデータに代わり、パッチデータが読み出され、あるいは、エラーセルＭＣｅｒｒをマスクして、冗長部のパッチデータ領域にデータが書き込まれる。
　バリッドフラグＶＦＬが“１”であり、かつ、アップデートフラグＵＦＬが“１”である場合、対応するビットは、不良ラインのエラーセルＭＣｅｒｒとして有効に登録されているが、パッチデータは未だ更新されていないことを意味する。この場合、アップデートフラグＵＦＬが“０”であるパッチデータのみ、利用される。アップデートフラグＵＦＬが“１”であるエラーセルＭＣｅｒｒは、パッチデータが更新されるまで、ＥＣＣによって訂正される。即ち、アップデートフラグＵＦＬが“０”にクリアされるまでの巡回中にアクセスがあった場合、ライン不良のデータは、ＥＣＣによって訂正すればよい。
　パッチデータの更新処理は、アップデートフラグＵＦＬが“１”であるエラーセルＭＣｅｒｒ（エラービット）が属する全てのページを読み出し、ＥＣＣで訂正後、エラーセルＭＣｅｒｒのパッチデータを追加した上で書き戻すことによって実行される。このように、パッチデータの更新処理は、ライン不良に関連する全てのページの書き込み動作が必要である。パッチデータの更新処理は、ホストコンピュータ３０からのアクセスのないアイドル期間中にバックグラウンド処理として実行される。これにより、パッチデータの更新は、ユーザに意識されることなく実行され得る。パッチデータが更新されると、アップデートフラグＵＦＬは、“１”から“０”に変更される。ライン不良に関連する全てのページのパッチデータが更新されると、アップデートフラグＵＦＬは、すべて“０”にクリアされることになる。
　図８および図９は、不良ラインのアドレス情報の管理フォーマットの一例を示す表である。図８は、不良ビット線ＢＬの１アドレスの管理フォーマットを示し、図９は、不良ワード線ＷＬの１アドレスの管理フォーマットを示す。尚、これらの管理フォーマットは、コントローラ１０またはホストコンピュータ３０で管理されればよい。
　１ページのビットポジションアドレスＢｉｔ＿ｐｏｓｉは、例えば、チャネルＣＨ１～ＣＨ１０からの単位ページ（例えば、３２０バイトのデータ）のアドレスを示す。各ビットは、ビット線ＢＬとワード線ＷＬの交点であり、図８では３２０×８本のビット線ＢＬが１ページアドレスによって指定され、図９では３２０×８本のワード線ＷＬが１ページアドレスによって指定される。図８では、この１ページアドレスによって指定される３２０×８本のビット線ＢＬのうち、ライン不良となっているビット線ＢＬのエラーセルＭＣｅｒｒがｅｎｔｒｙ＿ＢＬ０～ｅｎｔｒｙ＿ＢＬ５５として登録される。ｅｎｔｒｙ＿ＢＬ０～ｅｎｔｒｙ＿ＢＬ５５は、不良となっているエラーセルＭＣｅｒｒ（ビット）の位置を示すビットポジションアドレスＢｉｔ＿ｐｏｓｉを示す。コントローラ１０は、ライン不良が検出されると、ｅｎｔｒｙ＿ＢＬ０、ｅｎｔｒｙ＿ＢＬ１、ｅｎｔｒｙ＿ＢＬ２・・・のように、順次、エラーセルＭＣｅｒｒのビットポジションアドレスＢｉｔ＿ｐｏｓｉを登録する。図８の例では、５６個のエラーセルＭＣｅｒｒを登録することができる。即ち、各ページアドレスによって指定される３２０×８本のビット線ＢＬのうち、５６本までの不良ビット線ＢＬを登録することができる。
　尚、図７に示すページアドレスの例において、或るページのビット線ＢＬは、ビット線アドレスＢＬ＿ａｄｄの１１ビット、チップアドレスの３ビットおよびバンクアドレスの４ビットの計１８ビットで特定される。従って、ホストコンピュータ３０は、図８に示す不良ビット線ＢＬの管理フォーマットを、最大２１８個管理する。
　図９に示す不良ワード線ＷＬについても、不良ビット線ＢＬと同様に考えてよい。図９では、この１ページアドレスによって指定される３２０×８本のワード線ＷＬのうち、ライン不良となっているエラーセルＭＣｅｒｒがｅｎｔｒｙ＿ＷＬ０～ｅｎｔｒｙ＿ＷＬ５５として登録される。ｅｎｔｒｙ＿ＷＬ０～ｅｎｔｒｙ＿ＷＬ５５は、エラーセルＭＣｅｒｒのビットポジションアドレスＢｉｔ＿ｐｏｓｉを示す。コントローラ１０は、ライン不良が検出されると、ｅｎｔｒｙ＿ＷＬ０、ｅｎｔｒｙ＿ＷＬ１、ｅｎｔｒｙ＿ＷＬ２・・・のように、順次、不良ビットのビットポジションアドレスＢｉｔ＿ｐｏｓｉを登録する。図９の例では、５６個のエラーセルＭＣｅｒｒを登録することができる。即ち、各ページアドレスによって指定される３２０×８本のワード線ＷＬのうち、５６本までの不良ワード線ＷＬを登録することができる。
　尚、図７に示すページアドレスの例において、或るページのワード線ＷＬは、ワード線アドレスＷＬ＿ａｄｄの１３ビット、チップアドレスの３ビットおよびバンクアドレスの４ビットの計２０ビットで特定される。従って、ホストコンピュータ３０は、図９に示す不良ワード線ＷＬの管理フォーマットを、最大２２０個管理する。
　図１０および図１１は、不良ビット線のアドレス情報および不良ワード線のアドレス情報の具体例を示す表である。図１０および図１１の右側には、ビット線ＢＬおよびワード線ＷＬのページアドレスが示されている。図１０および図１１の左側には、或るページの不良ビット線および不良ワード線のビットポジションアドレスが示されている。
　例えば、図１０では、ビット線アドレス（１）の不良ビット線のビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｉ）（ｉ＝０～５５）が示されている。この例では、Ｂｉｔ＿ｐｏｓｉ（０）、Ｂｉｔ＿ｐｏｓｉ（１）の２つのビットがライン不良として登録されている。Ｂｉｔ＿ｐｏｓｉ（ｉ）（ｉ＝２～５５）は、未登録である。即ち、このページでは、２本のビット線ＢＬが不良ビット線となっていることが分かる。
　また、Ｂｉｔ＿ｐｏｓｉ（０）およびＢｉｔ＿ｐｏｓｉ（１）のバリッドフラグＶＦＬが“１”であるので、Ｂｉｔ＿ｐｏｓｉ（０）およびＢｉｔ＿ｐｏｓｉ（１）は、不良ビット線のアドレス情報として有効に登録されていることが分かる。一方、Ｂｉｔ＿ｐｏｓｉ（０）のアップデートフラグＵＦＬが“０”であり、Ｂｉｔ＿ｐｏｓｉ（１）のアップデートフラグＵＦＬが“１”である。従って、Ｂｉｔ＿ｐｏｓｉ（０）のパッチデータは更新済みであるが、Ｂｉｔ＿ｐｏｓｉ（１）のパッチデータはまだ更新されていないことが分かる。従って、読み出し動作において、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）に示されるユーザデータは用いず、それに対応するパッチデータが用いられる。一方、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（１）に示されるユーザデータはＥＣＣによって訂正され、パッチデータは用いられない。
　例えば、図１１では、ワード線アドレス（１）の不良ビット線のビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｊ）（ｊ＝０～５５）が示されている。この例では、Ｂｉｔ＿ｐｏｓｉ（０）、Ｂｉｔ＿ｐｏｓｉ（１）の２つのビットがライン不良として登録されている。Ｂｉｔ＿ｐｏｓｉ（ｉ）（ｉ＝２～５５）は、未登録である。即ち、このページでは、２本のワード線ＷＬが不良ビット線となっていることが分かる。
　また、Ｂｉｔ＿ｐｏｓｉ（０）およびＢｉｔ＿ｐｏｓｉ（１）のバリッドフラグＶＦＬが“１”であるので、Ｂｉｔ＿ｐｏｓｉ（０）およびＢｉｔ＿ｐｏｓｉ（１）は、不良ビット線のアドレス情報として有効に登録されていることが分かる。一方、Ｂｉｔ＿ｐｏｓｉ（０）のアップデートフラグＵＦＬが“０”であり、Ｂｉｔ＿ｐｏｓｉ（１）のアップデートフラグＵＦＬが“１”である。従って、Ｂｉｔ＿ｐｏｓｉ（０）のパッチデータは更新済みであるが、Ｂｉｔ＿ｐｏｓｉ（１）のパッチデータはまだ更新されていないことが分かる。従って、読み出し動作において、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）に示されるユーザデータは用いず、それに対応するパッチデータが用いられる。一方、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（１）に示されるユーザデータはＥＣＣによって訂正され、パッチデータは用いられない。
　図１２は、図５のページデータ内のパッチデータの構成例を示す概念図である。パッチデータは、例えば、５６ビット準備されており、各ビットが不良メモリセルＭＣに格納すべき値を格納する。即ち、半導体記憶装置１は、１ページについて、ライン不良による５６個のエラーセルＭＣｅｒｒのビットデータを、エラーセルＭＣｅｒｒ（ビット）ごとにパッチデータとして格納することができる。ライン不良が検出された場合、その不良ビット線または不良ワード線のビットポジションアドレスで示されるメモリセルＭＣはマスクされ、書き込みデータは冗長部のパッチデータ領域に書き込まれる。このとき、例えば、不良ビット線のデータは、パッチデータのうち最下位ビットＬＳＢから上位ビットへ向かって格納されていく。一方、不良ワード線のデータは、パッチデータのうち最上位ビットＭＳＢから下位ビットへ向かって格納されていく。これにより、登録済みのパッチデータはパッチデータ領域の両端部に格納され、未使用の空き状態のビットはパッチデータ領域の中心部に集中させることができる。このように、不良ビット線および不良ワード線を独立に登録することによって、アップデートフラグＵＦＬが“１”のビットは、パッチデータ領域の中心部に集中するため、アップデートフラグＵＦＬが“０”のパッチデータを適用することが容易になる。尚、不良ビット線と不良ワード線との交点に対応するメモリセルＭＣを含むページでは、不良ビット線および不良ワード線の両方に対応して同一パッチデータが重複して格納される。この場合、パッチデータ領域は、同一のエラーセルＭＣｅｒｒについて下位側と上位側の２ビットを費やしてしまうが、特に問題は無い。
（書き込み動作）
　次に、本実施形態による半導体記憶装置１の書き込み動作を説明する。
　図１３は、データ書き込み動作の一例を示すフロー図である。
　まず、コントローラ１０がライトコマンドおよびライトアドレスをホストコンピュータ３０から受け取る。コントローラ１０は、ライトアドレスに不良ラインが含まれ、マスクデータが設定されているか否かを判断する（Ｓ１００）。マスクデータの設定は、図１４を参照して後述する。
　マスクデータが設定されている場合（Ｓ１００のＹＥＳ）、コントローラ１０は、マスクコマンドを発行し、ライトアドレスのビットポジションアドレスＢｉｔ＿ｐｏｓｉに従ったメモリセルＭＣ（エラーセルＭＣｅｒｒ）をマスクする（Ｓ１１０）。
　次に、コントローラ１０は、ライトコマンドを発行し、書き込みデータの書き込みを実行する（Ｓ１２０）。このとき、マスクされていないメモリセルＭＣには、ライトアドレスのビットポジションアドレスＢｉｔ＿ｐｏｓｉに従ったメモリセルＭＣにデータが書き込まれる。一方、マスクされているエラーセルＭＣｅｒｒには、データは書き込まれないため、この書込みデータは冗長部のパッチデータ領域にパッチデータを生成して書き込まれる。
　次に、コントローラ１０は、ベリファイリードを実行し、書き込まれたデータを検証する（Ｓ１３０）。マスクされていないメモリセルＭＣのデータがベリファイをパスした場合（Ｓ１３０のＹＥＳ１）、そのままデータの書き込みは完了する。
　ベリファイにフェイルしたビットデータは、再度、ステップＳ１２０～Ｓ１３０を実行して書き込みを行ってもよい。あるいは、不良ラインの検出を行い、不良ビット線と不良ワード線のアドレス情報の更新を行う。
（マスクデータおよびパッチデータの生成）
　書き込み対象のページに不良ラインが検出された場合、不良ビット線または不良ワード線のアドレス情報が図８～図１１に示すように登録される。このとき、バリッドフラグＶＦＬは有効な不良ラインのアドレス情報として、“１”となる。一方、パッチデータはまだ更新されていないので、アップデートフラグＵＦＬは、“１”である。
　図１４は、不良ラインのマスクデータおよびパッチデータの生成動作を示すフロー図である。書き込み対象のページアドレスに対応するマスクデータおよびパッチデータを初期化する。ホストコンピュータ３０は、不良ビット線のアドレス情報および不良ワード線のアドレス情報を抽出する（Ｓ１０、Ｓ１１）。
　次に、コントローラ１０は、不良ビット線のアドレス情報について、図８に示すｅｎｔｒｙ＿ＢＬ（ｉ）のビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｉ）のバリッドフラグＶＦＬが“０（無効）”であるか、“１（有効）”であるかを調べる。例えば、最初に、ｉ＝０として（Ｓ２０）、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）のバリッドフラグＶＦＬを調べる（Ｓ３０）。
　エントリーｅｎｔｒｙ＿ＢＬ（０）のバリッドフラグＶＦＬが“１（有効）”である場合、即ち、不良ビット線として登録されている場合（Ｓ３０のＮＯ）、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）に位置するメモリセルＭＣには、マスクデータが生成される（Ｓ４０）。マスクデータは、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）で示されるメモリセルＭＣに対応するマスク値である。例えば、マスク値が“０”である場合、そのメモリセルＭＣにはマスクが設定されず、データが書き込まれる。マスク値が“１”である場合、そのメモリセルＭＣにはマスクが設定され、データは書き込まれない。
　さらに、コントローラ１０は、書き込みデータからビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）に対応するデータを抽出し、そのデータをパッチデータとして生成する（Ｓ５０）。パッチデータは、本来、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）で示されるメモリセルＭＣに書き込むべきデータであるが、メモリセルＭＣがエラーセルであるので、図５に示す冗長部のパッチデータ領域に登録される。パッチデータの書き込みは、他のデータの書き込み時に一緒に書き込まれるので、この時点で生成されたマスクデータおよびパッチデータは、コントローラ１０に一時的に格納される。
　バリッドフラグＶＦＬが“０”である場合、即ち、不良ビット線として登録されていない場合、（Ｓ３０のＹＥＳ）、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）に位置するメモリセルＭＣには、マスクデータおよびパッチデータは生成されない。この場合、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）が示すメモリセルＭＣに、データが書き込まれる。
　次に、ホストコンピュータ３０は、ｉが５５に達したか否かを調べる（Ｓ６０）。ｉが５５未満である場合（Ｓ６０のＮＯ）、ホストコンピュータ３０は、ｉを＋１だけインクリメントして（Ｓ７０）、ステップＳ３０～Ｓ６０を繰り返す。このマスクデータおよびパッチデータの生成は、ｉが５５に達するまで全てのエントリーｅｎｔｒｙ＿ＢＬ（ｉ）に対して実行される。ｉが５５に達すると（Ｓ６０のＹＥＳ）、マスクデータおよびパッチデータの生成は終了する。
　ステップＳ２０～Ｓ５０と並行して、ホストコンピュータ３０は、不良ワード線のアドレス情報について、図９に示すｅｎｔｒｙ＿ＷＬ（ｊ）（ｊ＝０～５５）のバリッドフラグＶＦＬが“０（無効）”であるか、“１（有効）”であるかを調べる。例えば、最初に、ｊ＝０として（Ｓ２１）、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）のバリッドフラグＶＦＬを調べる（Ｓ３１）。
　エントリーｅｎｔｒｙ＿ＷＬ（０）のバリッドフラグＶＦＬが“１（有効）”である場合、即ち、不良ビット線として登録されている場合（Ｓ３１のＮＯ）、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）に位置するメモリセルＭＣには、マスクデータが生成される（Ｓ４１）。マスクデータは、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）で示されるメモリセルＭＣに対応するマスク値である。例えば、マスク値が“０”である場合、そのメモリセルＭＣにはマスクが設定されず、データが書き込まれる。マスク値が“１”である場合、そのメモリセルＭＣにはマスクが設定され、データは書き込まれない。
　さらに、ホストコンピュータ３０は、書き込みデータからビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）に対応するデータを抽出し、そのデータをパッチデータとして生成する（Ｓ５１）。パッチデータは、本来、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）で示されるメモリセルＭＣに書き込むべきデータであるが、メモリセルＭＣがエラーセルであるので、図５に示す冗長部のパッチデータ領域に登録される。パッチデータの書き込みは、他のデータの書き込み時に一緒に書き込まれるので、生成されたマスクデータおよびパッチデータは、コントローラ１０に一時的に格納される。
　バリッドフラグＶＦＬが“０”である場合、即ち、不良ワード線として登録されていない場合、（Ｓ３１のＹＥＳ）、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）に位置するメモリセルＭＣには、マスクデータおよびパッチデータは生成されない。
　次に、ホストコンピュータ３０は、ｊが５５に達したか否かを調べる（Ｓ６１）。ｊが５５未満である場合（Ｓ６１のＮＯ）、ホストコンピュータ３０は、ｊを＋１だけインクリメントして（Ｓ７１）、ステップＳ３１～Ｓ６１を繰り返す。このマスクデータおよびパッチデータの生成は、ｊが５５に達するまで全てのエントリーｅｎｔｒｙ＿ＷＬ（ｊ）に対して実行される。ｊが５５に達すると（Ｓ６１のＹＥＳ）、マスクデータおよびパッチデータの生成は終了する。
　尚、ステップＳ１１～Ｓ７１は、ステップＳ１０～Ｓ７０と同時並行して実行してもよく、その前後で実行してもよい。
（読み出し動作）
　次に、本実施形態による半導体記憶装置１の読み出し動作を説明する。
　図１５は、データ読み出し動作の一例を示すフロー図である。
　まず、コントローラ１０がリードコマンドおよびリードアドレスをホストコンピュータ３０から受け取る（Ｓ２００）。
　次に、コントローラ１０は、ＥＣＣによって読み出しデータを訂正する（Ｓ２０５）。エラービット数が訂正可能なエラービット数（例えば、３０ビット）より少ない場合、ＥＣＣによって読み出しデータは訂正される（Ｓ２１０のＹＥＳ）。この場合、コントローラ１０は、ＥＣＣによって訂正済みのデータを、ホストコンピュータ３０へ出力する。このように、コントローラ１０は、データを読み出し時にまずＥＣＣ訂正を行い、訂正可能であれば読み出し処理は完了する。これにより、読み出し動作にかかる時間を短縮することができる。
　一方、読み出しデータのエラービット数がＥＣＣの訂正能力（例えば、３０ビット）を越えていた場合、読み出しデータの訂正は失敗する（Ｓ２１０のＮＯ）。この場合、コントローラ１０は、リードアドレスが、不良ラインのアドレス情報を含むか否かを調べる。また、コントローラ１０は、その不良ラインのアドレス情報に対応するパッチデータが更新されているか否か（ＵＦＬ＝０であるか）を調べる（Ｓ２２０）。リードアドレスが不良ラインのビットデータを含むか否かは、リードアドレスが図８～図１１の不良ビット線または不良ワード線のアドレス情報として登録されたアドレス情報を含むか否かを調べればよい。このステップＳ２２０のより詳細な動作は、図１６を参照して後で説明する。
　リードアドレスが不良ラインに該当し、かつ、パッチデータが更新されている場合（Ｓ２２０のＹＥＳ）、不良ワード線のアドレス情報で指定されたエラーセルＭＣｅｒｒに代わり、そのアドレス情報に対応する冗長部のパッチデータを読み出しデータに適用する（Ｓ２３０）。
　一方、リードアドレスが不良ラインに該当せず、あるいは、リードアドレスが不良ラインに該当してもパッチデータが更新されていない場合（Ｓ２２０のＮＯ）、パッチデータは適用しないこともできる（Ｓ２６０）。このように、更新済みのパッチデータのみを読み出しデータに適用し、未更新のパッチデータについて読み出しデータに適用しない。その場合も、読み出しデータに含まれるエラービット数がＥＣＣ訂正可能ビット数以下であれば、ＥＣＣを用いて訂正可能である。
　ステップ２３０でパッチデータが適用された後、再度ＥＣＣによってパッチ後の読み出しデータを訂正する（Ｓ２４０）。パッチ後のエラービット数がＥＣＣの訂正可能ビット数以下の場合、読み出しデータは訂正される（Ｓ２５０のＹＥＳ）。この場合、コントローラ１０は、ＥＣＣ訂正後のデータをホストコンピュータ３０へ出力する。
　一方、ステップ２３０でパッチデータが適用された後でも、エラービット数がＥＣＣの訂正可能ビット数以上である場合、読み出しデータは訂正不可能である（Ｓ２５０のＮＯ）。この場合、コントローラ１０は、読み出しエラーとする（Ｓ２６０）。
　尚、上述のとおり、不良ラインがあり、パッチデータが更新されている場合、読み出しデータには、その誤りビットにはパッチデータが適用される。一方、不良ラインがあってもパッチデータが更新されていない場合には、その誤りビットにはパッチ―データは適用されず、読み出したデータがそのまま使用される。
　このように、本実施形態によれば、読み出しデータは、ＥＣＣの訂正可能ビット数を越えるエラービットを含む場合に、ライン不良のビットデータをパッチデータでパッチ（補正）した上で、ＥＣＣで訂正される。よって、ＥＣＣの訂正可能ビット数を越えるエラービットを訂正することが可能になる。また、本実施形態による半導体記憶装置は、ＥＣＣで訂正可能な場合には、読み出しデータをＥＣＣによって訂正し、ＥＣＣで訂正できない場合に、読み出しデータにパッチデータを適用した上でＥＣＣを実行する。これにより、読出し性能を維持しつつ、訂正能力を強化することができる。
（パッチデータの適用動作）
　図１６は、読み出し動作において不良ラインのビットデータに対してパッチデータを適用する動作を示すフロー図である。ホストコンピュータ３０は、不良ビット線のアドレス情報および不良ワード線のアドレス情報を抽出する（Ｓ３１０、Ｓ３１１）。
　次に、コントローラ１０は、不良ビット線のアドレス情報について、図８に示すｅｎｔｒｙ＿ＢＬ（ｉ）のビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｉ）のバリッドフラグＶＦＬが“０（無効）”であるか、“１（有効）”であるかを調べる。尚且つ、コントローラ１０は、アップデートフラグＵＦＬが“１（未更新）”であるか、“０（更新済み）”であるかを調べる。例えば、最初に、ｉ＝０として（Ｓ３２０）、ｅｎｔｒｙ＿ＢＬ（０）のビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）のバリッドフラグＶＦＬおよびアップデートフラグＵＦＬを調べる（Ｓ３３０）。
　バリッドフラグＶＦＬが“１（有効）”であり、かつ、アップデートフラグＵＦＬが“０（更新済み”である場合、即ち、不良ビット線に対して有効なパッチデータが登録されている場合（Ｓ３３０のＮＯ）、パッチデータが適用される。即ち、コントローラ１０は、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｉ）に位置するメモリセルＭＣのデータを読み出しデータに適用せず、それに代わり、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｉ）に対応するパッチデータを適用する。このとき、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｉ）が示すビット位置を算出し（Ｓ３４０）、そのビット位置にパッチデータを反映する（Ｓ３５０）。これにより、読み出しデータのうちライン不良のビットデータにパッチデータ（正しい値）が適用される。
　バリッドフラグＶＦＬが“０”あるいはアップデートフラグＵＦＬが“１”である場合、即ち、不良ビット線として登録されていない、あるいは、パッチデータが更新されていない場合、（Ｓ３３０のＹＥＳ）、パッチデータは適用されない。即ち、コントローラ１０は、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（０）で示されるメモリセルＭＣから読み出したデータを使用する。
　次に、コントローラ１０は、ｉが５５に達したか否かを調べる（Ｓ３６０）。ｉが５５未満である場合（Ｓ３６０のＮＯ）、コントローラ１０は、ｉを＋１だけインクリメントして（Ｓ３７０）、ステップＳ３３０～Ｓ３６０を繰り返す。このマスクデータの適用動作は、ｉが５５に達するまで実行される。ｉが５５に達すると（Ｓ３６０のＹＥＳ）、不良ビット線について、ステップＳ２２０のパッチデータの適用は終了する。
　ステップＳ３２０～Ｓ３５０と並行して、コントローラ１０は、不良ワード線のアドレス情報について、図９に示すｅｎｔｒｙ＿ＷＬ（ｊ）のバリッドフラグＶＦＬが“０（無効）”であるか、“１（有効）”であるかを調べる。尚且つ、コントローラ１０は、ｅｎｔｒｙ＿ＷＬ（ｊ）のアップデートフラグＵＦＬが“１（未更新）”であるか、“０（更新済み）”であるかを調べる。例えば、最初に、ｊ＝０として（Ｓ３２１）、ｅｎｔｒｙ＿ＷＬ（ｊ）のビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｊ）のバリッドフラグＶＦＬおよびアップデートフラグＵＦＬを調べる（Ｓ３３１）。
　バリッドフラグＶＦＬが“１（有効）”であり、かつ、アップデートフラグＵＦＬが“０（更新済み”である場合、即ち、不良ワード線に対して有効なパッチデータが登録されている場合（Ｓ３３１のＮＯ）、パッチデータが適用される。即ち、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｊ）に位置するメモリセルＭＣのデータは読み出しデータに適用せず、それに代わり、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｊ）に対応するパッチデータを適用する。このとき、コントローラ１０は、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｊ）が示すビット位置を算出し（Ｓ３４１）、そのビット位置にパッチデータを反映する（Ｓ３５１）。これにより、読み出しデータのうちライン不良のビットデータにパッチデータ（正しい値）が適用される。
　バリッドフラグＶＦＬが“０”あるいはアップデートフラグＵＦＬが“１”である場合、即ち、不良ワード線として登録されていない、あるいは、パッチデータが更新されていない場合、（Ｓ３３１のＹＥＳ）、パッチデータは適用されない。即ち、ビットポジションアドレスＢｉｔ＿ｐｏｓｉ（ｊ）に位置するメモリセルＭＣから読み出したデータを使用する。
　次に、コントローラ１０は、ｊが５５に達したか否かを調べる（Ｓ３６１）。ｊが５５未満である場合（Ｓ３６１のＮＯ）、ホストコンピュータ３０は、ｊを＋１だけインクリメントして（Ｓ３７１）、ステップＳ３３１～Ｓ３６１を繰り返す。このマスクデータの適用動作は、ｊが５５に達するまで実行される。ｊが５５に達すると（Ｓ３６１のＹＥＳ）、不良ワード線について、ステップＳ２２０のパッチデータの適用は終了する。
　コントローラ１０は、その後、図１５のステップＳ２３０以降を実行して、ライン不良のデータにパッチデータを適用した読み出しデータをさらにＥＣＣで訂正し、ホストコンピュータ３０へ出力する。このように、読み出しデータは、パッチデータおよびＥＣＣの両方で訂正されて読み出される。
（パッチデータ更新処理）
　次に、本実施形態による半導体記憶装置１のパッチデータ更新処理を説明する。
　図１７は、パッチデータ更新処理の一例を示すフロー図である。パッチデータ更新処理は、ライン不良に関連するページデータを一旦読み出して、そのページデータのエラービットのパッチデータを冗長部のパッチデータ領域に書き込み、エラービット以外のデータを元のメモリセルＭＣへ書き込む処理である。パッチデータが格納されると、そのページの対応するビットポジションアドレスＢｉｔ＿ｐｏｓｉのアップデートフラグＵＦＬが“１（未更新）”から“０（更新済み）”へ変更される。
　１チャネルのページは、例えば、１バンクに含まれる２５６個のタイルのそれぞれから１ビットずつ選択されたビットデータで構成される。従って、ライン不良のエラーセルＭＣｅｒｒのデータは、個々別々のページに亘って散らばって属する。パッチデータ更新処理は、ライン不良に関連する不良ワード線および不良ビット線を共有する全ページにアクセスして更新する必要がある。
　そこで、パッチデータ更新処理は、ホストコンピュータ３０から半導体記憶装置１へのアクセスの無いアイドル期間中にバックグラウンドで実行される。これにより、パッチデータの更新は、ユーザに意識されることなく実行され得る。
　パッチデータ更新処理では、まず、不良ビット線のアドレス情報を固定し（Ｓ４００）、或るワード線のページデータを読み出す（Ｓ４１０）。このとき、ページアドレスに従ってユーザデータからデータを読み出し、読み出しデータから新しいパッチデータを生成する（Ｓ４２０）。この際、上記読み出し動作に従って、ＥＣＣ訂正などが適用される。
　次に、パッチデータを含むページデータを書き戻す（Ｓ４３０）。このとき、上記書き込み動作と同様に、パッチデータは、ビットポジションアドレスＢｉｔ＿ｐｏｓｉに関連付けられたパッチデータ領域へ書き込まれる。その他のデータは、ビットポジションアドレスＢｉｔ＿ｐｏｓｉに示されたユーザデータに書き込まれる。
　次に、未更新の他のワード線がある場合（Ｓ４５０のＹＥＳ）、ワード線のアドレス情報を逐次変更して、ステップＳ４１０～Ｓ４３０を再度実行する。未更新のワード線がなくなるまで、ステップＳ４１０～Ｓ４３０は繰り返される。
　不良ビット線に対して全ワード線のパッチデータの更新が終了すると（Ｓ４５０のＮＯ）、不良ワード線のアドレス情報を固定し（Ｓ４０１）、或るビット線を含むページデータを読み出す（Ｓ４１１）。このとき、ページアドレスに従ってユーザデータからデータを読み出し、読み出しデータから新しいパッチデータを生成する（Ｓ４２１）。この際、上記読み出し動作に従って、ＥＣＣ訂正などが適用される。
　次に、パッチデータを含むページデータを書き戻す（Ｓ４３１）。このとき、パッチデータは、ビットポジションアドレスＢｉｔ＿ｐｏｓｉに関連付けられたパッチデータ領域へ書き込まれる。その他のデータは、ビットポジションアドレスＢｉｔ＿ｐｏｓｉに示されたユーザデータに書き込まれる。
　次に、未更新の他のビット線がある場合（Ｓ４５１のＹＥＳ）、ビット線のアドレス情報を逐次変更して、ステップＳ４１１～Ｓ４３１を再度実行する。未更新のビット線がなくなるまで、ステップＳ４１１～Ｓ４３１は繰り返される。
　不良ワード線に対して全ビット線のパッチデータの更新が終了すると（Ｓ４５１のＮＯ）、その不良ビット線および不良ワード線に関連するビットポジションアドレスＢｉｔ＿ｐｏｓｉに含まれるアップデートフラグＵＦＬが“０”へ更新される（Ｓ４６０）。
　他の不良ラインがある場合、他の不良ラインについて、ステップＳ４００～Ｓ４６０が実行される。
　パッチデータの更新は、或るライン不良に関連する全ページ（例えば、１０２３９ページ）の書き込みが必要であり、全ページのパッチデータが更新されたらアップデートフラグＵＦＬを“０”にクリアする。また、パッチデータ更新処理は、ホストコンピュータ３０からのアクセスのないアイドル期間中にバックグラウンド処理として実行される。
　ライン不良を検出した際に、そのライン不良に関連するページアドレスにアップデートフラグＵＦＬを付加し、パッチデータが未更新のフラグＵＦＬと更新済みのフラグＵＦＬとを区別可能にしている。これにより、パッチデータ更新処理において、更新が必要なパッチデータが判別できる。パッチデータ更新処理において、更新済みのパッチデータは、すでに書き込みが実行されたページのパッチデータである。このように、未更新のフラグＵＦＬと更新済みのフラグＵＦＬとを区別可能にすることによって、パッチデータ更新処理の時間を短縮することができる。また、未更新のフラグＵＦＬと更新済みのフラグＵＦＬとを区別可能にすることによって、読み出し時に、更新済みのパッチデータのみ読み出しデータに適用することもできる。
　尚、アップデートフラグＵＦＬが“０”にクリアされるまで、ライン不良のデータは、ＥＣＣによって訂正される。即ち、アップデートフラグＵＦＬが“０”にクリアされるまでの巡回中にアクセスがあった場合、ライン不良のデータは、ＥＣＣによって訂正すればよい。
　本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
　また、本技術は、以下のような構成を取ることができる。
（１）
　複数の第１配線と、
　前記複数の第１配線に対して交差する複数の第２配線と、
　前記複数の第１配線と前記第２配線との交点に対応して設けられた複数のメモリセルを含むメモリセルアレイと、を備え、
　前記メモリセルアレイは、複数のセル領域に分割されており、
　前記複数のセル領域のそれぞれから得られる少なくとも１ビットずつのデータ群をアクセス単位とし、
　前記メモリセルアレイは、前記複数の第１配線および前記複数の第２配線のうち不良配線に接続された不良メモリセルのデータを、該不良メモリセルが含まれる前記アクセス単位に関連付けて格納する冗長部を含み、
　前記アクセス単位のアドレス情報は、前記不良メモリセルのデータが前記冗長部において更新済みか否かを示す第１フラグを含む、半導体記憶装置。
（２）
　前記冗長部は、前記不良メモリセルのデータを、該不良メモリセルごとに格納する、（１）に記載の半導体記憶装置。
（３）
　前記アドレス情報は、前記不良配線に接続された前記不良メモリセルのアドレス情報を示すビットポジションアドレスを含む、（１）または（２）に記載の半導体記憶装置。
（４）
　前記アドレス情報は、前記ビットポジションアドレスが有効に格納されているか否かを示す第２フラグを含む、（３）に記載の半導体記憶装置。
（５）
　前記第１および第２フラグは、前記ビットポジションアドレスに付加されている、（３）に記載の半導体記憶装置。
（６）
　データ書き込み時に、前記アドレス情報の前記第２フラグが、ビットポジションアドレスが有効に登録されていることを示す場合、前記アドレス情報に対応する前記不良メモリセルをマスクして、前記冗長部にデータを書き込むコントローラをさらに備えた、（４）から（５）のいずれか一項に記載の半導体記憶装置。
（７）
　データ書き込み時に、前記アドレス情報の前記第２フラグが無効である場合、前記アドレス情報に対応する前記メモリセルにデータを書き込むコントローラをさらに備えた、（４）から（６）のいずれか一項に記載の半導体記憶装置。
（８）
　データ読み出し時に、前記アドレス情報の前記第１フラグが前記不良メモリのデータの更新済みを示し、かつ、前記第２フラグが、ビットポジションアドレスが有効に登録されていることを示す場合、前記アドレス情報に対応する前記不良メモリセルのデータに代わり、前記冗長部にある前記アドレス情報に対応するデータを読み出しデータに適用するコントローラをさらに備えた、（４）から（７）のいずれか一項に記載の半導体記憶装置。
（９）
　データ読み出し時に、前記アドレス情報の前記第１フラグが前記不良メモリのデータの未更新を示し、あるいは、前記第２フラグが無効である場合、前記アドレス情報で示される前記メモリセルのデータを読み出すコントローラをさらに備えた、（４）から（５）のいずれか一項に記載の半導体記憶装置。
（１０）
　データ読み出し時に、前記コントローラは、前記冗長部にある前記アドレス情報に対応するデータを適用した読み出しデータを、さらに、ＥＣＣ（Error-correcting code）で訂正する、（８）または（９）に記載の半導体記憶装置。
（１１）
　前記コントローラは、前記読み出しデータをＥＣＣで訂正不可能だった場合に、前記冗長部にある前記アドレス情報に対応するデータを適用し再訂正を行う、（１０）に記載半導体記憶装置。
（１２）
　前記不良配線が発生した場合、前記コントローラは、前記配線不良に対応する前記第１配線のアドレス情報を固定したまま、前記第２配線のアドレス情報を変更しながら、前記冗長部内において前記アドレス情報に関連付けられたパッチデータ領域へデータを書き込み、
　前記配線不良に対応する前記第２配線のアドレス情報を固定したまま、前記第１配線のアドレス情報を変更しながら、前記冗長部内において前記アドレス情報に関連付けられたパッチデータ領域へデータを書き込み、
　前記アクセス単位全体の前記パッチデータ領域へのデータ書き込みが終了した場合に、該アクセス単位全体に対応する前記アドレス情報の前記第１フラグを更新済みに変更する、（６）から（１１）のいずれか一項に記載の半導体記憶装置。
（１３）
　前記配線不良は、前記第１配線と前記第２配線とが短絡する不良である、（１）から（１２）のいずれか一項に記載の半導体記憶装置。
　尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
１０　コントローラ、２０　メモリチップ群、３０　ホストコンピュータ、２１　メモリチップ、ＢＬ　ビット線、ＷＬ　ワード線、ＭＣＡ　メモリセルアレイ、ＭＣ　メモリセル、Ｌｉｎｅ＿ａｄｄ　ラインアドレス、ＷＬ＿ａｄｄ　ワード線アドレス、ＢＬ＿ａｄｄ　ビット線アドレス、Ｂａｎｋ＿ａｄｄ　バンクアドレス、Ｄｉｅ＿ａｄｄ　チップアドレス、Ｂｉｔ＿ｐｏｓｉ　ビットポジションアドレス、ＶＦＬ　バリッドフラグ、ＵＦＬ　アップデートフラグ

Claims (13)

  1. 　複数の第１配線と、
    　前記複数の第１配線に対して交差する複数の第２配線と、
    　前記複数の第１配線と前記第２配線との交点に対応して設けられた複数のメモリセルを含むメモリセルアレイと、を備え、
    　前記メモリセルアレイは、複数のセル領域に分割されており、
    　前記複数のセル領域のそれぞれから得られる少なくとも１ビットずつのデータ群をアクセス単位とし、
    　前記メモリセルアレイは、前記複数の第１配線および前記複数の第２配線のうち不良配線に接続された不良メモリセルのデータを、該不良メモリセルが含まれる前記アクセス単位に関連付けて格納する冗長部を含み、
    　前記アクセス単位のアドレス情報は、前記不良メモリセルのデータが前記冗長部において更新済みか否かを示す第１フラグを含む、半導体記憶装置。
  2. 　前記冗長部は、前記不良メモリセルのデータを該不良メモリセルごとに格納する、請求項１に記載の半導体記憶装置。
  3. 　前記アドレス情報は、前記不良配線に接続された前記不良メモリセルのアドレス情報を示すビットポジションアドレスを含む、請求項１に記載の半導体記憶装置。
  4. 　前記アドレス情報は、前記ビットポジションアドレスが有効に格納されているか否かを示す第２フラグを含む、請求項３に記載の半導体記憶装置。
  5. 　前記第１および第２フラグは、前記ビットポジションアドレスに付加されている、請求項４に記載の半導体記憶装置。
  6. 　データ書き込み時に、前記アドレス情報の前記第２フラグが、前記不良メモリセルのビットポジションアドレスが有効に登録されていることを示す場合、前記アドレス情報に対応する前記不良メモリセルをマスクして、前記冗長部にデータを書き込むコントローラをさらに備えた、請求項４に記載の半導体記憶装置。
  7. 　データ書き込み時に、前記アドレス情報の前記第２フラグが無効である場合、前記アドレス情報に対応する前記メモリセルにデータを書き込むコントローラをさらに備えた、請求項４に記載の半導体記憶装置。
  8. 　データ読み出し時に、前記アドレス情報の前記第１フラグが前記不良メモリのデータの更新済みを示し、かつ、前記第２フラグが、前記不良メモリセルのビットポジションアドレスが有効に登録されていることを示す場合、前記アドレス情報に対応する前記不良メモリセルのデータに代わり、前記冗長部にある前記アドレス情報に対応するデータを読み出しデータに適用するコントローラをさらに備えた、請求項４に記載の半導体記憶装置。
  9. 　データ読み出し時に、前記アドレス情報の前記第１フラグが前記不良メモリのデータの未更新を示し、あるいは、前記第２フラグが無効である場合、前記アドレス情報で示される前記メモリセルのデータを読み出しデータに適用するコントローラをさらに備えた、請求項４に記載の半導体記憶装置。
  10. 　データ読み出し時に、前記コントローラは、前記冗長部にある前記アドレス情報に対応するデータを適用した読み出しデータを、さらに、ＥＣＣ（Error-correcting code）で訂正する、請求項８に記載の半導体記憶装置。
  11. 　前記コントローラは、前記読み出しデータをＥＣＣで訂正不可能だった場合に、前記冗長部にある前記アドレス情報に対応するデータを適用する、請求項１０に記載半導体記憶装置。
  12. 　前記不良配線が発生した場合、前記コントローラは、前記配線不良に対応する前記第１配線のアドレス情報を固定したまま、前記第２配線のアドレス情報を変更しながら、前記冗長部内において前記アドレス情報に関連付けられたパッチデータ領域へデータを書き込み、
    　前記配線不良に対応する前記第２配線のアドレス情報を固定したまま、前記第１配線のアドレス情報を変更しながら、前記冗長部内において前記アドレス情報に関連付けられたパッチデータ領域へデータを書き込み、
    　前記アクセス単位全体の前記パッチデータ領域へのデータ書き込みが終了した場合に、該アクセス単位全体に対応する前記アドレス情報の前記第１フラグを更新済みに変更する、請求項６に記載の半導体記憶装置。
  13. 　前記配線不良は、前記第１配線と前記第２配線とが短絡する不良である、請求項１に記載の半導体記憶装置。
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