WO2021214616A1 - 撮像装置 - Google Patents

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WO2021214616A1
WO2021214616A1 PCT/IB2021/053188 IB2021053188W WO2021214616A1 WO 2021214616 A1 WO2021214616 A1 WO 2021214616A1 IB 2021053188 W IB2021053188 W IB 2021053188W WO 2021214616 A1 WO2021214616 A1 WO 2021214616A1
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transistor
wiring
circuit
potential
data
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PCT/IB2021/053188
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根来雄介
米田誠一
山崎舜平
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株式会社半導体エネルギー研究所
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • One aspect of the present invention relates to an imaging device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of one aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition of matter. Therefore, as a technical field of one aspect of the present invention disclosed more specifically in the present specification, a semiconductor device, a display device, a liquid crystal display device, a light emitting device, a lighting device, a power storage device, a storage device, an imaging device, and their operations. Methods, or methods of manufacturing them, can be given as an example.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics.
  • Transistors and semiconductor circuits are one aspect of semiconductor devices.
  • the storage device, the display device, the image pickup device, and the electronic device may have a semiconductor device.
  • Patent Document 1 discloses an image pickup apparatus having an oxide semiconductor and using a transistor having an extremely low off-current in a pixel circuit.
  • Patent Document 2 discloses a technique for adding a calculation function to an imaging device.
  • Imaging devices installed in mobile devices are generally equipped with a function that can acquire high-resolution images. In the next generation, it is required that the image pickup device be equipped with more intelligent functions.
  • image data compression, image recognition, etc. are processed by taking out the image data captured by the image pickup device to the outside of the image pickup device. If the processing can be performed in the image pickup apparatus, the cooperation with an external device becomes faster and the convenience of the user is improved. In addition, the load and power consumption of peripheral devices can be reduced.
  • one aspect of the present invention is to provide an image pickup apparatus capable of performing image processing. Another object of the present invention is to provide an image pickup apparatus capable of generating an image that interpolates between frames. Another object of the present invention is to provide an imaging device capable of capturing a high-quality moving image. Another object of the present invention is to provide an imaging device that functions as a part of a neural network. Another object of the present invention is to provide an image pickup device having low power consumption. Alternatively, one of the purposes is to provide a highly reliable imaging device. Alternatively, one of the purposes is to provide a new imaging device or the like. Another object of the present invention is to provide a method for driving the image pickup apparatus. Alternatively, one of the purposes is to provide a new semiconductor device or the like.
  • One aspect of the present invention is an imaging device having a plurality of pixels.
  • Each pixel has a function of giving a first weight to the image data acquired in the nth frame (n is an integer of 2 or more) to generate the first data in the nth frame.
  • the pixel has a function of giving a second weight to the image data acquired in the n-1th frame to generate the first data in the n-1th frame.
  • the pixel has a function of adding the first data of the n-1th frame and the first data of the nth frame to generate the second data.
  • One aspect of the present invention is an imaging device having a plurality of pixels and a plurality of first circuits.
  • the pixels are arranged in a matrix.
  • the first circuit is electrically connected to a plurality of pixels arranged in the column direction.
  • the pixel has a second circuit and a third circuit.
  • One of the second circuit and the third circuit gives a first weight to the image data acquired in the nth frame (n is an integer of 2 or more) to generate the first data in the nth frame.
  • the second circuit or the other of the third circuit has a function of giving a second weight to the image data acquired in the n-1th frame to generate the first data in the n-1th frame.
  • the pixel has a function of adding the first data of the n-1th frame and the first data of the nth frame to generate the second data.
  • the first circuit has a function of generating a third data corresponding to the sum of the second data generated by each pixel.
  • the pixel has a photoelectric conversion device and a first transistor.
  • the second circuit and the third circuit each have a second transistor, a third transistor, a fourth transistor, a fifth transistor, and a first capacitor.
  • One electrode of the photoelectric conversion device is electrically connected to one of the source or drain of the second transistor.
  • the other of the source or drain of the second transistor is electrically connected to one of the source or drain of the third transistor.
  • One of the source or drain of the third transistor is electrically connected to the gate of the fourth transistor.
  • the gate of the fourth transistor is electrically connected to one electrode of the first capacitor.
  • the other electrode of the first capacitor is electrically connected to one of the source or drain of the fifth transistor.
  • One of the source or drain of the fourth transistor is electrically connected to one of the source or drain of the first transistor.
  • the other of the source or drain of the first transistor is electrically connected to the first circuit.
  • the other end of the fifth transistor is electrically connected to the first wiring.
  • the first wiring is supplied with either a potential corresponding to the first weight or a potential corresponding to the second weight.
  • the pixel has a photoelectric conversion device and a first transistor.
  • the second circuit and the third circuit each have a second transistor, a third transistor, a fourth transistor, and a first capacitor.
  • One electrode of the photoelectric conversion device is electrically connected to one of the source or drain of the second transistor.
  • the other of the source or drain of the second transistor is electrically connected to one of the source or drain of the third transistor.
  • One of the source or drain of the third transistor is electrically connected to the gate of the fourth transistor.
  • the gate of the fourth transistor is electrically connected to one electrode of the first capacitor.
  • One of the source or drain of the fourth transistor is electrically connected to one of the source or drain of the first transistor.
  • the other of the source or drain of the first transistor is electrically connected to the first circuit.
  • the fourth transistor has a back gate.
  • the back gate is electrically connected to the first wiring.
  • the first wiring is supplied with either a potential corresponding to the first weight or a potential corresponding to the second weight.
  • the first circuit includes a sixth transistor, a seventh transistor, an eighth transistor, a ninth transistor, a tenth transistor, and a second capacitor.
  • One electrode of the second capacitor is electrically connected to the plurality of pixels.
  • One electrode of the second capacitor is electrically connected to the sixth transistor.
  • the other electrode of the second capacitor is electrically connected to one of the source or drain of the seventh transistor.
  • One of the source or drain of the seventh transistor is electrically connected to the gate of the eighth transistor.
  • One of the source or drain of the eighth transistor is electrically connected to one of the source or drain of the ninth transistor.
  • One of the source or drain of the ninth transistor is electrically connected to one of the source or drain of the tenth transistor.
  • any one or more of the pixels and the transistors of the first circuit have a metal oxide in the channel forming region.
  • the metal oxide contains In, Zn, and the element M (M is one or more of Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd or Hf).
  • any one or more of the pixels and the transistors of the first circuit have silicon in the channel forming region.
  • an imaging device capable of performing image processing.
  • an imaging device capable of generating an image that interpolates between frames.
  • an imaging device capable of capturing a high-quality moving image.
  • an imaging device that functions as a part of a neural network can be provided.
  • a low power consumption imaging device can be provided.
  • a highly reliable imaging device can be provided.
  • a new imaging device or the like can be provided.
  • a method for driving the image pickup apparatus can be provided.
  • a new semiconductor device or the like can be provided.
  • FIG. 1 is a block diagram illustrating an imaging device.
  • FIG. 2 is a diagram illustrating a pixel block and a circuit.
  • FIG. 3 is a diagram illustrating a pixel block.
  • FIG. 4 is a diagram illustrating pixels.
  • FIG. 5 is a schematic view illustrating the operation of the image pickup apparatus.
  • FIG. 6 is a schematic view illustrating the operation of the image pickup apparatus.
  • FIG. 7 is a timing chart illustrating the operation of the pixel block and the circuit.
  • FIG. 8 is a timing chart illustrating the operation of the pixel block and the circuit.
  • FIG. 9 is a timing chart illustrating the operation of the pixel block and the circuit.
  • FIG. 10 is a timing chart illustrating the operation of the pixel block and the circuit.
  • FIG. 10 is a timing chart illustrating the operation of the pixel block and the circuit.
  • FIG. 11 is a timing chart illustrating the operation of the pixel block and the circuit.
  • FIG. 12 is a timing chart illustrating the operation of the pixel block and the circuit.
  • FIG. 13 is a diagram illustrating pixels.
  • 14A and 14B are diagrams illustrating a circuit.
  • FIG. 15 is a diagram illustrating a memory cell.
  • 16A and 16B are diagrams showing a configuration example of a neural network.
  • 17A to 17D are diagrams for explaining the configuration of pixels of the image pickup apparatus.
  • 18A to 18C are diagrams for explaining the configuration of the photoelectric conversion device.
  • FIG. 19 is a cross-sectional view illustrating the pixels.
  • 20A to 20C are diagrams for explaining Si transistors.
  • FIG. 21 is a cross-sectional view illustrating the pixels.
  • FIG. 21 is a cross-sectional view illustrating the pixels.
  • FIG. 23 is a cross-sectional view illustrating the pixels.
  • 24A to 24D are diagrams illustrating an OS transistor.
  • FIG. 25 is a cross-sectional view illustrating the pixels.
  • 26A to 26C are perspective views (cross-sectional views) illustrating pixels.
  • 27A1 to 27A3 and 27B1 to 27B3 are perspective views of a package and a module containing an imaging device.
  • 28A to 28F are diagrams illustrating electronic devices.
  • FIG. 29 is a diagram illustrating an automobile.
  • the element may be composed of a plurality of elements as long as there is no functional inconvenience.
  • a plurality of transistors operating as switches may be connected in series or in parallel.
  • the capacitor may be divided and arranged at a plurality of positions.
  • One conductor may have a plurality of functions such as wiring, electrodes and terminals, and in the present specification, a plurality of names may be used for the same element. Further, even if the elements are shown to be directly connected on the circuit diagram, the elements may actually be connected via one or a plurality of conductors. , In the present specification, such a configuration is also included in the category of direct connection.
  • the imaging device has a function of holding analog data (image data) acquired in an imaging operation in pixels and extracting data obtained by multiplying the analog data by an arbitrary weighting coefficient. It also has a function (product-sum calculation function) of adding the data output from a plurality of pixels.
  • processing such as image recognition can be performed by incorporating the data extracted from the pixels into a neural network or the like provided inside or outside the imaging device.
  • the image pickup apparatus can hold a huge amount of image data in the state of analog data in the pixels and perform calculations in the pixels, so that processing can be performed efficiently.
  • One aspect of the present invention is an imaging device having a function of generating an image (interpolated image) that interpolates between frames.
  • the pixel has a function of giving an arbitrary weight to the image data acquired by imaging in the nth frame at the nth frame to generate the first data in the nth frame.
  • the pixel has a function of holding the image data acquired by imaging in the n-1th frame, and gives an arbitrary weight to the image data acquired in the n-1th frame in the nth frame. Therefore, it has a function of generating the first data in the n-1th frame.
  • the pixel has a function of adding the first data of the n-1th frame and the first data of the nth frame to generate the second data.
  • the second data can be suitably used, for example, as image data for interpolating between frames.
  • the image pickup apparatus includes a pixel array 300, a circuit 201, a circuit 301, a circuit 302, a circuit 303, a circuit 304, and a circuit 305.
  • One or more of the circuit 201, the circuit 301, the circuit 302, the circuit 303, and the circuit 304, and the circuit 305 may have an area overlapping the pixel array 300. With this configuration, the area of the imaging device can be reduced.
  • a circuit having two or more functions may be used instead.
  • a circuit other than the circuit 201 and the circuit 301 to the circuit 305 may be used.
  • one or more of the functions of the circuit 201 and the circuits 301 to 305 may be replaced by the operation by software.
  • some of the circuits 201 and the circuits 301 to 305 may be outside the image pickup apparatus.
  • the pixel array 300 can have an imaging function and a calculation function.
  • Each of the circuit 201 and the circuit 301 can have an arithmetic function.
  • the circuit 302 can have an arithmetic function or a data conversion function, and can output data to the wiring 311.
  • the circuit 303 and the circuit 304 can each have a selection function.
  • the circuit 305 can have a function of supplying an electric potential (weight, etc.) to the pixel.
  • a shift register, a decoder, or the like can be used for the circuit having the selection function.
  • the pixel array 300 has a plurality of pixel blocks 200 arranged in a matrix.
  • the circuit 201 is electrically connected to a plurality of pixel blocks 200 arranged in the column direction.
  • Each pixel block 200 is electrically connected to the circuit 201 via wiring 113.
  • FIG. 2 also shows a circuit diagram of the circuit 201.
  • the pixel block 200 has a plurality of pixels 100 arranged in a matrix, and each pixel 100 is electrically connected to the circuit 201 via wiring 113.
  • the circuit 201 can also be provided in the pixel block 200.
  • the pixel 100 has a function of acquiring image data and generating data obtained by adding the image data and the weighting coefficient.
  • the number of pixels 100 included in the pixel block 200 is 3 rows and 3 columns, but one aspect of the present invention is not limited to this.
  • the number of pixels of the pixel block 200 can be, for example, 2 rows, 2 columns, 4 rows, 4 columns, and the like. Alternatively, the number of pixels in the horizontal direction and the number of pixels in the vertical direction may be different. Further, some pixels may be shared by adjacent pixel blocks.
  • FIG. 3 shows a plurality of pixels 100 arranged in rows [q-1] to [q + 1] and columns [p-1] to [p + 1] (p and q are integers of 2 or more).
  • a selection switch is provided in each pixel 100, and the selection switch is controlled to be “ON” or “OFF” by a selection signal supplied to the row wiring RL [q-1] to RL [q + 1].
  • the selection switch is electrically connected to any of the column wirings CL [p-1] to CL [p + 1]. Further, at least one or more of the row wirings are electrically connected to the circuit 201.
  • a continuity switch SW [p-1] is provided between the column wiring CL [p-1] and CL [p]
  • a continuity switch SW [p-1] is provided between the column wiring CL [p] and CL [p + 1].
  • p] is provided.
  • the continuity switch is controlled to be “ON” or “OFF” by the selection signals supplied to the signal lines G1 and G2. When the selection switch is "ON”, adjacent row wiring can be made conductive.
  • Pixel 100 in 2 rows and 2 columns (pixel 100 [q-1, p-1], pixel 100 [q-1, p], pixel 100 [q, p-1], pixel 100 [q, p]) is selected. Will be done. Further, the row wiring CL [p-1] and the row wiring CL [p] are electrically connected. Therefore, the pixel 100 in the 2 rows and 2 columns and the circuit 201 are electrically connected.
  • the pixel block 200 and the circuit 201 can be operated as a product-sum calculation circuit.
  • Pixel 100 includes a photoelectric conversion device 101, a circuit 130a, a circuit 130b, and a transistor 108.
  • the photoelectric conversion device 101 is electrically connected to the transistor 108 via the circuit 130a. Further, the photoelectric conversion device 101 is electrically connected to the transistor 108 via the circuit 130b.
  • a photodiode can be used as the photoelectric conversion device 101.
  • an avalanche photodiode can be preferably used.
  • Each of the circuit 130a and the circuit 130b has a function of generating the first data by weighting the image data of the image acquired by the photoelectric conversion device 101 using a filter and holding the first data.
  • one of the circuit 130a and the circuit 130b weights the image data acquired in the nth frame (n is an integer of 2 or more) using a filter to generate the first data in the nth frame.
  • the other of the circuit 130a and the circuit 130b has a function of weighting the held image data of the n-1th frame using a filter and generating the first data of the n-1th frame.
  • the imaging apparatus has the first data in the nth frame generated from the image data acquired in the nth frame and the n-1 generated from the image data acquired in the n-1th frame.
  • the second data can be generated from the first data in the frame.
  • the second data can be suitably used, for example, as image data for interpolating between frames.
  • FIG. 5 shows a conceptual diagram of the operation of the image pickup apparatus which is one aspect of the present invention.
  • FIG. 5 shows the operation of three frames from the nth frame to the n + 2nd frame as an example.
  • the photoelectric conversion device 101 is operated to acquire image data IM n.
  • the circuit 130b weights the image data IM n using the second filter FL 21 to generate the first data IM n * FL 21.
  • the circuit 130a weights the image data IM n-1 acquired in the held n-1th frame by using the first filter FL11, and the first data IM n-1 *. Generate FL11.
  • the first data IM n * FL21 in the nth frame is added to the first data IM n-1 * FL11 in the n-1th frame, and the second data (IM n-1 * FL11) + ( IM n * FL21) is generated.
  • the generated second data (IM n-1 * FL11) + (IM n * FL21) is output from the pixel 100.
  • the image data IM n acquired in the nth frame is weighted by using the second filter FL21, and the image data IM n-1 acquired in the n-1th frame, which is the previous frame. Is weighted using the first filter FL11.
  • the first data generated by giving weight to image data by using a filter may be described by using "*".
  • the first data generated by weighting the image data IM n using the first filter FL 11 may be referred to as the first data IM n * FL 11.
  • the second data generated from the first data may be described by using "+”.
  • the first data IM n * FL11, the second data generated by adding the first data IM n + 1 * FL21, second data (IM n * FL11) + ( IM n + 1 * FL21 ) May be written.
  • the photoelectric conversion device 101 is operated to acquire image data IM n + 1.
  • the circuit 130a weights the image data IM n + 1 using the second filter FL21 to generate the first data IM n + 1 * FL21.
  • the circuit 130b weights the image data IM n acquired at the nth frame held by using the first filter FL11 to generate the first data IM n * FL11.
  • the first data IM n + 1 * FL21 in the n + 1 frame is added to the first data IM n * FL11 in the nth frame, and the second data (IM n * FL11) + (IM n + 1 * FL21) is added. Will be generated.
  • the generated second data (IM n * FL11) + (IM n + 1 * FL21) is output from the pixel 100.
  • the image data IM n + 1 acquired in the n + 1th frame is weighted by using the second filter FL21, and the image data IM n acquired in the nth frame, which is the previous frame, is given the first weight. Weights are given using the filter FL11 of.
  • the photoelectric conversion device 101 is operated to acquire the image data IM n + 2.
  • the circuit 130b weights the image data IM n + 2 using the second filter FL21 to generate the first data IM n + 2 * FL21.
  • the circuit 130a weights the image data IM n + 1 acquired in the held n + 1th frame by using the first filter FL11 to generate the first data IM n + 1 * FL11.
  • the first data IM n + 2 * FL21 in the n + 2nd frame is added to the first data IM n + 1 * FL11 in the n + 1th frame, and the second data (IM n + 1 * FL11) + (IM n + 2 * FL21) is added. Will be generated.
  • the generated second data (IM n + 1 * FL11) + (IM n + 2 * FL21) is output from the pixel 100.
  • the image data IM n + 2 acquired in the n + 2nd frame is weighted by using the second filter FL21, and the image data IM n + 1 acquired in the n + 1th frame, which is the previous frame, is given the first weight. Weights are given using the filter FL11 of.
  • the image data acquired in the frame is weighted by using the second filter FL21, and the image data acquired in the previous frame is weighted by using the first filter FL11. ..
  • the sizes (number of pixels) of the first filter FL11 and the second filter FL21 can be, for example, 2 rows and 2 columns, 3 rows and 3 columns, and 4 rows and 4 columns, respectively.
  • the size (number of pixels) of the first filter FL11 and the second filter FL21 may be different in the horizontal direction and the vertical direction, respectively.
  • the size (number of pixels) of the first filter FL11 and the second filter FL21 can be the same as the number of pixels of the pixel block 200. For example, when the number of pixels of the pixel block 200 is 3 rows and 3 columns, the first filter FL11 and the second filter FL21 of 3 rows and 3 columns can be used. Further, the first filter FL11 and the second filter FL21 may have the same element (weight) or different configurations.
  • FIG. 5 shows an example in which one type of filter is used in each of the circuit 130a and the circuit 130b, but one aspect of the present invention is not limited to this.
  • a plurality of types of filters may be used in the circuit 130a and the circuit 130b, respectively.
  • the elements (weights) of each can be configured differently.
  • a plurality of types of filters having different elements (weights) a plurality of types of feature quantities can be extracted from the acquired image data, and highly accurate image processing can be performed. For example, by using the second data for image data that interpolates between frames, a smooth moving image can be obtained, and an imaging device capable of capturing a high-quality moving image can be obtained. Especially when the frame frequency is low, a smooth moving image can be obtained.
  • FIG. 6 shows an example in which three types of filters are used in the circuit 130a and the circuit 130b, respectively.
  • FIG. 6 shows the operation of three frames from the nth frame to the n + 2nd frame as an example.
  • the photoelectric conversion device 101 is operated to acquire image data IM n.
  • the circuit 130b weights the image data IM n using the second filter FL21, the fourth filter FL22, and the sixth filter FL23, and the first data IM n * FL21, the first.
  • the data IM n * FL22 and the first data IM n * FL23 are generated.
  • the circuit 130a weights the image data IM n-1 acquired at the n-1th frame held by using the first filter FL11, the third filter FL12, and the fifth filter FL13. Is given to generate the first data IM n-1 * FL11, the first data IM n-1 * FL12, and the first data IM n-1 * FL13.
  • the first data IM n * FL21 in the nth frame is added to the first data IM n-1 * FL11 in the n-1th frame, and the second data (IM n-1 * FL11) + (IM n). * FL21) is generated.
  • the n-1 th frame of the first data IM n-1 * FL12 is added to the first data IM n * FL22 of the n th frame, the second data (IM n-1 * FL12) + (IM n * FL22) is generated.
  • the first data IM n * FL23 in the nth frame is added to the first data IM n-1 * FL13 in the n-1th frame, and the second data (IM n-1 * FL13) + (IM n).
  • the generated second data (IM n-1 * FL11) + (IM n * FL21), the second data (IM n-1 * FL12) + (IM n * FL22), and the second data (IM n * FL22).
  • n-1 * FL13) + (IM n * FL23) is output from the pixel 100.
  • the image data IM n acquired in the nth frame is weighted by using the second filter FL21, the fourth filter FL22, and the sixth filter FL23, which is the previous frame n.
  • the image data IM n-1 acquired in the first frame is weighted by using the first filter FL11, the third filter FL12, and the fifth filter FL13.
  • the photoelectric conversion device 101 is operated to acquire image data IM n + 1.
  • the circuit 130a weights the image data IM n + 1 using the second filter FL21, the fourth filter FL22, and the sixth filter FL23, and the first data IM n + 1 * FL21, the first The data IM n + 1 * FL22 and the first data IM n + 1 * FL23 are generated.
  • the circuit 130b weights the image data IM n acquired in the nth frame held by using the first filter FL11, the third filter FL12, and the fifth filter FL13, and the third filter FL11 is used.
  • the first data IM n * FL11, the first data IM n * FL12, and the first data IM n * FL13 are generated.
  • the first data IM n + 1 * FL21 in the n + 1 frame is added to the first data IM n * FL11 in the nth frame, and the second data (IM n * FL11) + (IM n + 1 * FL21) is generated.
  • NS the n th frame first data IM n * FL12, first data IM of the (n + 1) th frame n + 1 * FL22 is added, the second data (IM n * FL12) + ( IM n + 1 * FL22) is generated NS.
  • the first data IM n + 1 * FL23 in the n + 1 frame is added to the first data IM n * FL13 in the nth frame, and the second data (IM n * FL13) + (IM n + 1 * FL23) is generated.
  • the image data IM n + 1 acquired in the n + 1th frame is weighted by using the second filter FL21, the fourth filter FL22, and the sixth filter FL23, which is the previous frame n.
  • the image data IM n acquired at the frame is weighted by using the first filter FL11, the third filter FL12, and the fifth filter FL13.
  • the photoelectric conversion device 101 is operated to acquire the image data IM n + 2.
  • the circuit 130b weights the image data IM n + 2 with the second filter FL21, the fourth filter FL22, and the sixth filter FL23, and the first data IM n + 2 * FL21, the first data IM n + 2.
  • the data IM n + 2 * FL22 and the first data IM n + 2 * FL23 are generated.
  • the circuit 130a weights the image data IM n + 1 acquired in the held n + 1th frame by using the first filter FL11, the third filter FL12, and the fifth filter FL13. 1 data IM n + 1 * FL11, 1st data IM n + 1 * FL12, and 1st data IM n + 1 * FL13 are generated.
  • the first data IM n + 2 * FL21 in the n + 2nd frame is added to the first data IM n + 1 * FL11 in the n + 1th frame, and the second data (IM n + 1 * FL11) + (IM n + 2 * FL12) is generated.
  • the n + 1 th frame of the first data IM n + 1 * FL12, n + 2-th frame of the first data IM n + 2 * FL22 is added, the second data (IM n + 1 * FL12) + (IM n + 2 * FL12) is generated NS.
  • the first data IM n + 2 * FL23 in the n + 2nd frame is added to the first data IM n + 1 * FL13 in the n + 1th frame, and the second data (IM n + 1 * FL13) + (IM n + 2 * FL23) is generated.
  • the image data IM n + 2 acquired in the n + 2nd frame is weighted by using the second filter FL21, the fourth filter FL22, and the sixth filter FL23, and is the previous frame n + 1.
  • the image data IM n + 1 acquired at the frame is weighted by using the first filter FL11, the third filter FL12, and the fifth filter FL13.
  • the image data acquired in the frame is weighted by using the second filter FL21, the fourth filter FL22, and the sixth filter FL23, and the image data acquired in the previous frame is weighted. Is weighted using the first filter FL11, the third filter FL12, and the fifth filter FL13.
  • circuit 130a The configurations of the circuit 130a and the circuit 130b will be described with reference to FIG.
  • the circuit 130a includes a transistor 102a, a transistor 103a, a capacitor 104a, a transistor 105a, and a transistor 106a.
  • One electrode of the photoelectric conversion device 101 is electrically connected to one of the source and drain of the transistor 102a.
  • the other of the source or drain of the transistor 102a is electrically connected to one of the source or drain of the transistor 103a, one electrode of the capacitor 104a, and the gate of the transistor 105a.
  • One of the source or drain of the transistor 105a is electrically connected to one of the source or drain of the transistor 108.
  • the other electrode of the capacitor 104a is electrically connected to one of the source or drain of the transistor 106b.
  • the other electrode of the photoelectric conversion device 101 is electrically connected to the wiring 114.
  • the other of the source or drain of the transistor 108 is electrically connected to the wiring 113.
  • the gate of the transistor 108 is electrically connected to the wiring 122.
  • the gate of the transistor 102a is electrically connected to the wiring 116a.
  • the other of the source or drain of the transistor 103a is electrically connected to the wiring 115a.
  • the gate of the transistor 103a is electrically connected to the wiring 117a.
  • the other of the source or drain of the transistor 105a is electrically connected to the wiring 119a.
  • the other of the source or drain of the transistor 106a is electrically connected to the wiring 111a.
  • the gate of the transistor 106a is electrically connected to the wiring 112a.
  • a node NDa is an electrical connection point between the other of the source or drain of the transistor 102a, one of the source or drain of the transistor 103a, one electrode of the capacitor 104a, and the gate of the transistor 105a.
  • the wiring 114 and the wiring 115a can each have a function as a power supply line.
  • the wiring 114 can function as a low-potential power supply line
  • the wiring 115a can function as a high-potential power supply line.
  • the wiring 112a, the wiring 116a, the wiring 117a, and the wiring 122 can function as signal lines for controlling the continuity of each transistor.
  • the wiring 111a can function as a wiring that supplies a potential corresponding to a weighting coefficient to the pixel 100.
  • the wiring 113 can function as a wiring that electrically connects the pixel 100 and the circuit 201.
  • the wiring 119a can function as a low-potential power supply line (for example, GND wiring).
  • An amplifier circuit or a gain adjustment circuit may be electrically connected to the wiring 113.
  • the transistor 102a can have a function of controlling the potential of the node NDa.
  • the transistor 103a can have a function of initializing the potential of the node NDa.
  • the transistor 105a can have a function of controlling the current flowing through the circuit 201 (the current flowing from the wiring 217 to the wiring 119a) according to the potential of the node NDa.
  • the transistor 106a can have a function of supplying a potential corresponding to a weighting coefficient to the node NDa.
  • the transistor 108 can have a function of selecting pixels.
  • the direction of connection of the pair of electrodes of the photoelectric conversion device 101 may be reversed.
  • the wiring 114 may function as a high-potential power supply line
  • the wiring 115a may function as a low-potential power supply line.
  • the transistor 102a and the transistor 103a it is preferable to use a transistor (OS transistor) in which a metal oxide is used in the channel forming region.
  • the OS transistor has a characteristic that the off-current is extremely low.
  • the period during which the electric charge can be held at the node NDa can be made extremely long. Further, it is possible to apply a global shutter method in which charge accumulation operation is simultaneously performed on all pixels without complicating the circuit configuration and operation method. Further, while holding the image data in the node NDa, it is possible to perform a plurality of operations using the image data.
  • the transistor 105a may be desired to have excellent amplification characteristics. Further, as the transistor 106a and the transistor 108, it may be preferable to use a transistor having high mobility capable of high-speed operation. Therefore, a transistor (Si transistor) using silicon in the channel forming region may be applied to the transistor 105a, the transistor 106a, and the transistor 108.
  • an OS transistor and a Si transistor may be arbitrarily combined and applied. Moreover, all the transistors may be OS transistors. Alternatively, all the transistors may be Si transistors. Examples of the Si transistor include a transistor having amorphous silicon, a transistor having crystalline silicon (microcrystalline silicon, low temperature polysilicon, single crystal silicon), and the like.
  • the potential of the node NDa in the pixel 100 is the potential obtained by subtracting the potential (image data) generated by the photoelectric conversion by the photoelectric conversion device 101 from the reset potential supplied from the wiring 115a. Further, the potential of the node NDa is determined by capacitively coupling the potential corresponding to the weighting coefficient supplied from the wiring 111a. Therefore, the transistor 105a can flow a current corresponding to the data in which an arbitrary weighting factor is added to the image data. When the direction of connection of the pair of electrodes of the photoelectric conversion device 101 is reversed from that of FIG. 4, the potential of the node NDa is generated by photoelectric conversion by the photoelectric conversion device 101 to the reset potential supplied from the wiring 115a. The potential (image data) is determined by the added potential.
  • the circuit 130b can use the same configuration as the circuit 130a.
  • the circuit 130b includes a transistor 102b, a transistor 103b, a capacitor 104b, a transistor 105b, and a transistor 106b.
  • the transistor 102b, the transistor 103b, the capacitor 104b, the transistor 105b, and the transistor 106b the description of the transistor 102a, the transistor 103a, the capacitor 104a, the transistor 105a, and the transistor 106a can be referred to, and detailed description thereof will be omitted.
  • the transistor 102a and the transistor 102b may be collectively referred to as the transistor 102.
  • the transistor 103a and the transistor 103b may be collectively referred to as a transistor 103.
  • Capacitor 104a and capacitor 104b may be collectively referred to as capacitor 104.
  • the transistor 105a and the transistor 105b may be collectively referred to as a transistor 105.
  • the transistor 106a and the transistor 106b may be collectively referred to as a transistor 106.
  • the circuit 130a and the circuit 130b may be collectively referred to as the circuit 130.
  • wiring 111b, wiring 112b, wiring 115b, wiring 116b, wiring 117b, and wiring 119b the explanations of wiring 111a, wiring 112a, wiring 115a, wiring 116a, wiring 117a, and wiring 119a can be referred to, and detailed description thereof will be omitted. do.
  • the description of the node NDa since the description of the node NDa can be referred to, detailed description thereof will be omitted.
  • the wiring 115a and the wiring 115b can be shared.
  • the wiring 119a and the wiring 119b can be shared. By sharing the wiring, the number of wirings can be reduced and the area of the wirings occupying the pixels can be reduced, so that a high-definition imaging device can be obtained.
  • each pixel 100 is electrically connected to each other by wiring 113.
  • the circuit 201 can perform calculations using the sum of the currents flowing through the transistors 105 of each pixel 100.
  • the circuit 201 includes a capacitor 202, a transistor 203, a transistor 204, a transistor 205, a transistor 206, and a transistor 207.
  • the transistor 207 functions as a voltage conversion circuit.
  • An appropriate analog potential (Bias) is applied to the gate of transistor 207.
  • One electrode of the capacitor 202 is electrically connected to one of the source or drain of the transistor 203 and the gate of the transistor 204.
  • One of the source or drain of transistor 204 is electrically connected to one of the source or drain of transistor 205 and one of the source or drain of transistor 206.
  • the other electrode of the capacitor 202 is electrically connected to one of the source or drain of the wiring 113 and the transistor 207.
  • a point connecting one electrode of the capacitor 202, one of the source or drain of the transistor 203, and the gate of the transistor 204 is referred to as a node C.
  • the other side of the source or drain of the transistor 203 is electrically connected to the wiring 218.
  • the other of the source or drain of transistor 204 is electrically connected to wire 219.
  • the other of the source or drain of the transistor 205 is electrically connected to a reference power line such as GND wiring.
  • the other of the source or drain of the transistor 206 is electrically connected to the wiring 212.
  • the other of the source or drain of transistor 207 is electrically connected to wire 217.
  • the gate of transistor 203 is electrically connected to wiring 216.
  • the gate of the transistor 205 is electrically connected to the wiring 215.
  • the gate of the transistor 206 is electrically connected to the wiring 213.
  • Wiring 217, wiring 218, and wiring 219 can each have a function as a power supply line.
  • the wiring 218 can have a function as a wiring for supplying a reset potential (Vr) for reading.
  • the wiring 217 and the wiring 219 can each function as a high-potential power supply line.
  • the wiring 213, the wiring 215, and the wiring 216 can function as signal lines for controlling the continuity of each transistor.
  • the wiring 212 is an output line and can be electrically connected to, for example, the circuit 301 shown in FIG.
  • the transistor 203 can have a function of resetting the potential of the node C to the potential of the wiring 218.
  • the transistor 204 and the transistor 205 can have a function as a source follower circuit.
  • the transistor 206 can have a function of controlling reading.
  • the circuit 201 has a function as a correlated double sampling circuit (CDS circuit), and can be replaced with a circuit having another configuration having the function.
  • CDS circuit correlated double sampling circuit
  • an offset component other than the product of the image data (X) and the weighting coefficient (W) is removed, and the product (WX) of the image data (X) and the weighting coefficient (W) is extracted.
  • WX can be calculated by using the data with exposure (with imaging) and without exposure (without imaging) acquired by the same pixel and the data when weighting is given to each of them.
  • the total current (I p ) flowing through the pixel 100 when exposed is k ⁇ ( ⁇ X ⁇ V th ) 2
  • the total current (I p ) flowing through the pixel 100 when weighted is k ⁇ (W ⁇ X). ⁇ V th ) 2
  • the total current (I ref ) flowing through the pixel 100 without exposure is k ⁇ (0-V th ) 2
  • the total current (I ref ) flowing through the pixel 100 when weighted is k ⁇ (W-).
  • V th ) 2 is a constant and Vth is the threshold voltage of the transistor 105.
  • circuit 201 data A and data B can be read out.
  • the difference calculation between the data A and the data B can be performed by, for example, the circuit 301.
  • the total current (I p ) flowing through the pixel 100 when exposed is k ⁇ (X-V th ) 2
  • the total current (I p ) flowing through the pixel 100 when weighted is k ⁇ (W + X-V th).
  • the total current (I ref ) flowing through the pixel 100 without exposure is k ⁇ (0-V th ) 2
  • the total current (I ref ) flowing through the pixel 100 when weighted is k ⁇ (W-). V th ) 2 .
  • the transistor 203 it is preferable to use a transistor (OS transistor) in which a metal oxide is used in the channel forming region.
  • OS transistor a transistor in which a metal oxide is used in the channel forming region.
  • the transistor 204 and the transistor 205 it may be preferable to use a transistor having high mobility capable of high-speed operation. Therefore, a Si transistor may be applied to the transistor 204 and the transistor 205.
  • an OS transistor and a Si transistor may be arbitrarily combined and applied. Moreover, all the transistors may be OS transistors. Alternatively, all the transistors may be Si transistors.
  • FIG. 7 is a timing chart illustrating an operation of calculating the difference (data A) between the exposed data and the weighted data in the pixel block 200 and the circuit 201.
  • the timing at which each signal is converted is shown in the figure for convenience, it is actually preferable to shift the signal in consideration of the delay inside the circuit. Further, in the following description, the high potential is represented by “H” and the low potential is represented by "L”.
  • the potential of the wiring 116a is set to "H"
  • the potential of the wiring 117a is set to "H”
  • the node NDa of the pixel 100 is set to the reset potential.
  • the potential of the wiring 111a_1 to 111a_3 (wiring 111a in the first to third lines) is set to "L”
  • the potential of the wiring 112a_1 to 112a_3 (wiring 112a in the first to third lines) is set to "H”.
  • the potential of the wiring 111b_1 to 111b_3 (wiring 111b in the first to third lines) is "L”
  • the potential of the wiring 112b_1 to 112b_3 (wiring 112b in the first to third lines) is "H”.
  • the potential of the wiring 116a is set to "L”
  • the potential of the wiring 117a is set to "L”
  • the exposure operation is performed by the photoelectric conversion device 101.
  • the potential of the wiring 116a is set to “H”, the potential generated by the photoelectric conversion device 101 is transferred, and the potential X n + 1 (image data) of the n + 1th frame is written to the node NDa.
  • the period T11 to the period T13 correspond to the period for acquiring the data with exposure in the n + 1th frame.
  • the node NDb holds the potential Xn (image data) of the nth frame, which is the previous frame.
  • the wiring 122_1 shows the wiring 122 of the pixel 100 in the first row
  • the wiring 122_2 shows the wiring 122 of the pixel 100 in the second row
  • the wiring 122_3 shows the wiring 122 of the pixel 100 in the third row.
  • a current corresponding to the potential X n + 1 flows through the transistor 105a of each pixel 100.
  • a current corresponding to the potential Xn flows through the transistor 105b.
  • the potential Vr of the wiring 218 is written to the node C, and the potential of the node C is initialized to the potential Vr.
  • the potential of the wiring 111a_1 is set to the potential corresponding to the weighting coefficient W11 (the weight added to the pixels in the first row), and the potential of the wiring 112a_1 is set to “H”, so that the node NDa of the pixel 100 in the first row is set.
  • the weighting coefficient W11 is added to the capacitance by the capacitive coupling of the capacitor 104a.
  • the capacitor 104a is connected to the node NDa of the pixel 100 in the second row.
  • the weighting coefficient W12 is added by capacitive coupling.
  • the capacitor 104a is connected to the node NDa of the pixel 100 in the third row.
  • the weighting coefficient W13 is added by capacitive coupling.
  • the weighting coefficient W11, the weighting coefficient W12, and the weighting coefficient W13 are elements of the first filter FL11.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the first row.
  • the weighting coefficient W21 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the second row.
  • the weighting coefficient W22 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the third row.
  • the weighting coefficient W23 is added by capacitive coupling.
  • the weighting coefficient W21, the weighting coefficient W22, and the weighting coefficient W23 are elements of the second filter FL21.
  • a current corresponding to the potential W11 + X n + 1 flows through the transistor 105a of the pixel 100 in the first row, and a current corresponding to the potential W21 + X n flows through the transistor 105b. Further, a current corresponding to the potential W12 + X n + 1 flows through the transistor 105a of the pixel 100 in the second row, and a current corresponding to the potential W22 + X n flows through the transistor 105b. Further, a current corresponding to the potential W13 + X n + 1 flows through the transistor 105a of the pixel 100 in the third row, and a current corresponding to the potential W23 + X n flows through the transistor 105b.
  • the potential of the other electrode of the capacitor 202 changes according to the current flowing through the wiring 113, and the change Y is added to the potential Vr of the node C by capacitive coupling. Therefore, the potential of the node C becomes "Vr + Y".
  • Vr 0, Y is the difference itself, which means that the data A has been calculated.
  • the circuit 201 is a signal corresponding to the data A of the pixel block 200 in the first row by the source follower operation. It is possible to output the potential (hereinafter, also referred to as reading).
  • the wiring 213 included in the circuit 201 electrically connected to the plurality of pixel blocks 200 in the first row is included in the wiring 213A and the circuit 201 electrically connected to the plurality of pixel blocks 200 in the second row.
  • Wiring 213 is referred to as wiring 213B.
  • the wiring 213A, the wiring 213B, and the like are sequentially set to “H”, and reading is performed from each pixel block 200.
  • FIG. 7 shows an example in which the wiring 213A and the wiring 213B are “H” in this order, but one aspect of the present invention is not limited to this.
  • Each wiring 213 may be configured to have a period of "H" during the period T15.
  • wiring 213A, wiring 213B and the like may be collectively referred to as wiring 213.
  • the operation of the period T15 corresponds to the period in which the data A is generated based on the data with imaging and the data A is output (read out) to the circuit 301 in the n + 1th frame.
  • the potentials of the wiring 122_1, the wiring 122_2, the wiring 122_3, the wiring 112a_1, the wiring 112a_2, the wiring 112a_3, the wiring 112b_1, the wiring 112b_2, the wiring 112b_3, the wiring 213A, the wiring 213B, and the wiring 215 are set to “L”.
  • n + 2nd frame shown in FIG. 5 will be described with reference to FIG. 7.
  • the parts common to the n + 1th frame (period T11 to period T16) described above will be omitted, and the parts different from each other will be mainly described.
  • the potential of the wiring 116b is set to "H"
  • the potential of the wiring 117b is set to "H”
  • the node NDb of the pixel 100 is set to the reset potential.
  • the potentials of the wirings 111a_1 to 111a_3 are set to "L”
  • the potentials of the wirings 112a_1 to 112a_3 are set to "H”
  • the weighting coefficient 0 is written.
  • the potential of the wiring 111b_1 to 111b_3 is set to "L”
  • the potential of the wiring 112b_1 to 112b_3 is set to "H”
  • the weighting coefficient 0 is written.
  • the potential of the wiring 116b is set to "L”
  • the potential of the wiring 117b is set to "L”
  • the exposure operation is performed by the photoelectric conversion device 101.
  • the potential of the wiring 116b is set to “H”, the potential generated by the photoelectric conversion device 101 is transferred, and the potential X n + 2 (image data) of the n + 2nd frame is written to the node NDb.
  • the period T21 to the period T23 correspond to the period for acquiring the data with exposure in the n + 2nd frame.
  • the node NDa holds the potential X n + 1 (image data) of the n + 1th frame, which is the previous frame.
  • the potential of the wiring 111a_1 is set to the potential corresponding to the weighting coefficient W21 (the weight added to the pixels in the first row), and the potential of the wiring 112a_1 is set to “H”, so that the node NDa of the pixel 100 in the first row is set.
  • the weighting coefficient W21 is added to the capacitance by the capacitive coupling of the capacitor 104a.
  • the capacitor 104a is connected to the node NDa of the pixel 100 in the second row.
  • the weighting coefficient W22 is added by capacitive coupling.
  • the capacitor 104a is connected to the node NDa of the pixel 100 in the third row.
  • the weighting coefficient W23 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the first row.
  • the weighting coefficient W11 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the second row.
  • the weighting coefficient W12 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the third row.
  • the weighting coefficient W13 is added by capacitive coupling.
  • a current corresponding to the potential W21 + X n + 1 flows through the transistor 105a of the pixel 100 in the first row, and a current corresponding to the potential W11 + X n + 2 flows through the transistor 105b.
  • a current corresponding to the potential W22 + X n + 1 flows through the transistor 105a of the pixel 100 in the second row, and a current corresponding to the potential W12 + X n + 2 flows through the transistor 105b.
  • a current corresponding to the potential W23 + X n + 1 flows through the transistor 105a of the pixel 100 in the third row, and a current corresponding to the potential W13 + X n + 2 flows through the transistor 105b.
  • the potential of the other electrode of the capacitor 202 changes according to the current flowing through the wiring 113, and the change Y is added to the potential Vr of the node C by capacitive coupling. Therefore, the potential of the node C becomes "Vr + Y".
  • Vr 0, Y is the difference itself, which means that the data A has been calculated.
  • the circuit 201 is a signal corresponding to the data A of the pixel block 200 in the first row by the source follower operation.
  • the potential can be output.
  • the operation of the period T25 corresponds to the period in which the data A is generated based on the data with imaging and the data A is output (read out) to the circuit 301 in the n + 2nd frame.
  • the potentials of the wiring 122_1, the wiring 122_2, the wiring 122_3, the wiring 112a_1, the wiring 112a_2, the wiring 112a_3, the wiring 112b_1, the wiring 112b_2, the wiring 112b_3, the wiring 213A, the wiring 213B, and the wiring 215 are set to “L”.
  • FIG. 8 is a timing chart illustrating an operation of calculating the difference (data B) between the unexposed data and the data weighted on the data in the pixel block 200 and the circuit 201.
  • the data B may be acquired as needed. For example, if there is no change in the input weight, the acquired data B may be stored in the memory and the data B may be read from the memory. In addition, a plurality of data B corresponding to a plurality of weights may be stored in the memory. Further, either data A or data B may be acquired first.
  • the potential of the wiring 116a is set to "H”
  • the potential of the wiring 117a is set to "H”
  • the node NDa of the pixel 100 is set to the reset potential.
  • the potential of the wiring 116b is set to "H”
  • the potential of the wiring 117b is set to "H”
  • the node NDb of the pixel 100 is set to the reset potential. That is, during the period, the potentials of the node NDa and the node NDb are reset potentials regardless of the operation of the photoelectric conversion device 101, respectively.
  • the potentials of the wiring 116a, the wiring 117a, the wiring 116b, and the wiring 117b are set to “L”.
  • the potentials of the wiring 111a_1, the wiring 111a_2, and the wiring 111a_3 are set to "L”
  • the potentials of the wiring 112a_1, the wiring 112a_2, and the wiring 112a_3 are set to "H”
  • the weight coefficient 0 is written.
  • the operation may be performed during the period when the potential of the node NDa is the reset potential.
  • the potentials of the wiring 111b_1, the wiring 111b_2, and the wiring 111b_3 are set to "L”
  • the potentials of the wiring 112b_1, the wiring 112b_2, and the wiring 112b_3 are set to "H”
  • the weight coefficient 0 is written. The operation may be performed during the period when the potential of the node NDb is the reset potential.
  • period T14 all the pixels 100 in the pixel block 200 are selected with the potentials of the wiring 122_1, the wiring 122_2, and the wiring 122_3 as “H”. At this time, a current corresponding to the reset potential flows through the transistor 105a of each pixel 100. Further, by setting the potential of the wiring 216 to "H", the potential Vr of the wiring 218 is written to the node C.
  • the operation of period T14 corresponds to the acquisition of unexposed data, which is initialized to the potential Vr of node C.
  • the potential of the wiring 111a_1 is set to the potential corresponding to the weighting coefficient W11 (the weight added to the pixels in the first row), and the potential of the wiring 112a_1 is set to “H”.
  • the weighting coefficient W11 is added to the capacitance by the capacitive coupling of the capacitor 104a.
  • the capacitor 104a is connected to the node NDa of the pixel 100 in the second row.
  • the weighting coefficient W12 is added by capacitive coupling.
  • the capacitor 104a is connected to the node NDa of the pixel 100 in the third row.
  • the weighting coefficient W13 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the first row.
  • the weighting coefficient W21 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the second row.
  • the weighting coefficient W22 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the third row.
  • the weighting coefficient W23 is added by capacitive coupling.
  • all the pixels 100 in the pixel block 200 are selected with the potentials of the wiring 122_1, the wiring 122_2, and the wiring 122_3 set to "H".
  • a current corresponding to the potential W11 + 0 flows through the transistor 105a of the pixel 100 in the first row, and a current corresponding to the potential W21 + 0 flows through the transistor 105b.
  • a current corresponding to the potential W12 + 0 flows through the transistor 105a of the pixel 100 in the second row, and a current corresponding to the potential W22 + 0 flows through the transistor 105b.
  • a current corresponding to the potential W13 + 0 flows through the transistor 105a of the pixel 100 in the third row, and a current corresponding to the potential W23 + 0 flows through the transistor 105b.
  • the potential of the other electrode of the capacitor 202 changes according to the current flowing through the wiring 113, and the change Z is added to the potential Vr of the node C by capacitive coupling. Therefore, the potential of the node C becomes "Vr + Z".
  • Vr 0, Z is the difference itself, and the data B has been calculated.
  • the circuit 201 By sequentially setting the potentials of the wiring 213A, the wiring 213B, etc. to "H” and setting the potential of the wiring 215 to an appropriate analog potential (V vias ) or the like, the circuit 201 performs the data of the pixel block 200 in the first line by the source follower operation.
  • the signal potential corresponding to B can be output.
  • the operation of the period T15 corresponds to a period in which the data B is generated based on the data without imaging and the data B is output (read out) to the circuit 301.
  • the potentials of the wiring 122_1, the wiring 122_2, the wiring 122_3, the wiring 112a_1, the wiring 112a_2, the wiring 112a_3, the wiring 112b_1, the wiring 112b_2, the wiring 112b_3, the wiring 213A, the wiring 213B, and the wiring 215 are set to “L”.
  • Data A and data B output from the circuit 201 by the above operation are input to the circuit 301.
  • an operation for taking the difference between the data A and the data B is performed, and an unnecessary offset component other than the product of the image data (potential X) and the weighting coefficient (potential W) can be removed.
  • the circuit 301 may have a configuration having an arithmetic circuit like the circuit 201, or may have a configuration in which a difference is obtained by using a memory circuit and software processing.
  • n + 2nd frame The parts common to the n + 1th frame (period T11 to period T16) described above will be omitted, and the parts different from each other will be mainly described.
  • the potential of the wiring 116a is set to "H”
  • the potential of the wiring 117a is set to "H”
  • the node NDa of the pixel 100 is set to the reset potential.
  • the potential of the wiring 116b is set to "H”
  • the potential of the wiring 117b is set to "H”
  • the node NDb of the pixel 100 is set to the reset potential.
  • the potentials of the wiring 116a, the wiring 117a, the wiring 116b, and the wiring 117b are set to “L”.
  • the potentials of the wiring 111a_1, the wiring 111a_2, and the wiring 111a_3 are set to "L", the potentials of the wiring 112a_1, the wiring 112a_2, and the wiring 112a_3 are set to "H”, and the weight coefficient 0 is written.
  • the potentials of the wiring 111b_1, the wiring 111b_2, and the wiring 111b_3 are set to "L”, the potentials of the wiring 112b_1, the wiring 112b_2, and the wiring 112b_3 are set to "H”, and the weight coefficient 0 is written.
  • the period T24 all the pixels 100 in the pixel block 200 are selected with the potentials of the wiring 122_1, the wiring 122_2, and the wiring 122_3 as “H”. At this time, a current corresponding to the reset potential flows through the transistor 105b of each pixel 100. Further, by setting the potential of the wiring 216 to "H", the potential Vr of the wiring 218 is written to the node C.
  • the operation of the period T24 corresponds to the acquisition of data without exposure, and the data is initialized to the potential Vr of the node C.
  • the potential of the wiring 111a_1 is set to the potential corresponding to the weighting coefficient W21, and the potential of the wiring 112a_1 is set to “H”. Is added.
  • the weighting coefficient W22 is added to the node NDa of the pixel 100 in the second row by capacitive coupling of the capacitor 104a.
  • the weighting coefficient W23 is added to the node NDa of the pixel 100 in the third row by capacitive coupling of the capacitor 104a.
  • the weighting coefficient W11 is added to the node NDb of the pixel 100 in the first row by capacitive coupling of the capacitor 104b.
  • the weighting coefficient W12 is added to the node NDb of the pixel 100 in the second row by capacitive coupling of the capacitor 104b.
  • the weighting coefficient W13 is added to the node NDb of the pixel 100 in the third row by capacitive coupling of the capacitor 104b.
  • all the pixels 100 in the pixel block 200 are selected with the potentials of the wiring 122_1, the wiring 122_2, and the wiring 122_3 set to "H".
  • a current corresponding to the potential W21 + 0 flows through the transistor 105a of the pixel 100 in the first row, and a current corresponding to the potential W11 + 0 flows through the transistor 105b.
  • a current corresponding to the potential W22 + 0 flows through the transistor 105a of the pixel 100 in the second row, and a current corresponding to the potential W12 + 0 flows through the transistor 105b.
  • a current corresponding to the potential W23 + 0 flows through the transistor 105a of the pixel 100 in the third row, and a current corresponding to the potential W13 + 0 flows through the transistor 105b.
  • the potential of the other electrode of the capacitor 202 changes according to the current flowing through the wiring 113, and the change Z is added to the potential Vr of the node C by capacitive coupling. Therefore, the potential of the node C becomes "Vr + Z".
  • Vr 0, Z is the difference itself, and the data B has been calculated.
  • the circuit 201 By sequentially setting the potentials of the wiring 213A, the wiring 213B, etc. to "H” and setting the potential of the wiring 215 to an appropriate analog potential (V vias ) or the like, the circuit 201 performs the data of the pixel block 200 in the first line by the source follower operation.
  • the signal potential corresponding to B can be output.
  • the operation of the period T25 corresponds to a period in which the data B is generated based on the data without imaging and the data B is output (read out) to the circuit 301.
  • the potentials of the wiring 122_1, the wiring 122_2, the wiring 122_3, the wiring 112a_1, the wiring 112a_2, the wiring 112a_3, the wiring 112b_1, the wiring 112b_2, the wiring 112b_3, the wiring 213A, the wiring 213B, and the wiring 215 are set to “L”.
  • Data A and data B output from the circuit 201 by the above operation are input to the circuit 301.
  • an operation for taking the difference between the data A and the data B is performed, and an unnecessary offset component other than the product of the image data (potential X) and the weighting coefficient (potential W) can be removed.
  • the operation corresponds to the initial operation in a neural network that performs inference and the like. Therefore, at least one calculation can be performed in the imaging device before taking out a huge amount of image data to the outside, and the load such as external calculation or data input / output can be reduced, the processing speed can be increased, and the power consumption can be increased. Can be reduced.
  • the potential of the node C of the circuit 201 may be initialized to a different potential in the data A acquisition operation and the data B acquisition operation.
  • the data A is initialized to the potential “Vr1” during the acquisition operation and the data B is initialized to the potential “Vr2” during the acquisition operation.
  • “(Vr1 + Y)-(Vr2 + Z)” "(Vr1-Vr2) + (Y-Z)”.
  • “YZ” is extracted as the product of the image data (potential X) and the weighting coefficient (potential W) in the same manner as in the above operation, and “Vr1-Vr2” is further added.
  • Vr1-Vr2 corresponds to the bias used as the threshold adjustment in the calculation of the intermediate layer of the neural network.
  • the potential of the wiring 215 may be different with and without imaging.
  • the potential of the wiring 215 is set to "V bias 1" during the data A acquisition operation, and the potential of the wiring 215 is set to "V bias 2" during the data B acquisition operation.
  • the node C is initialized to the same potential “Vr” at the time of the data A acquisition operation and the data B acquisition operation, respectively.
  • "(Vr + Y-V bias 1)-(Vr + Z-V bias 2)" "(V bias 2-V bias 1) + (Y-Z)”.
  • V bias 2-V bias 1 corresponds to the bias used as the threshold adjustment in the calculation of the intermediate layer of the neural network.
  • the weight has, for example, the role of a filter of a convolutional neural network (CNN), but may also have a role of amplifying or attenuating data.
  • CNN convolutional neural network
  • W weighting coefficient
  • the corrected data can be extracted into a bright image.
  • the data B is data without imaging, and can be said to be black level data. Therefore, it can be said that the operation of taking the difference between the data A and the data B is an operation for promoting the visualization of the image captured in the dark place. That is, it is possible to correct the brightness using a neural network.
  • bias can be generated by the operation of the image pickup apparatus. It is also possible to add functional weights within the imaging device. Therefore, it is possible to reduce the load of external calculation and the like, and it can be used for various purposes. For example, in addition to inferring the subject, resolution correction of image data, brightness correction, generation of color images from monochrome images, generation of 3D images from 2D images, restoration of missing information, generation of moving images from still images, out-of-focus In processing such as image correction, a part of the processing can be performed in the image pickup apparatus.
  • FIG. 9 and 10 are timing charts for explaining the operation of calculating the difference (data A) between the exposed data and the weighted data in the pixel block 200 and the circuit 201.
  • the parts common to FIG. 7 described above will be omitted, and the parts different from each other will be mainly described.
  • FIG. 9 corresponds to the operation of the n + 1th frame shown in FIG. 7.
  • the description of the period T14 to the period T15 according to FIG. 7 can be referred to, and detailed description thereof will be omitted.
  • the image data IM n + 1 acquired in the n + 1th frame in the circuit 130a is weighted by using the first filter FL11, and is acquired in the nth frame held in the circuit 130b.
  • the image data IM n is weighted by using the second filter FL21.
  • the data A when the first filter FL11 and the second filter FL21 are used in the n + 1th frame is calculated.
  • the potentials of the wiring 112a_1, the wiring 112a_2, the wiring 112a_3, the wiring 112b_1, the wiring 112b_2, and the wiring 112b_3 are set to “L”.
  • a current corresponding to the potential X n + 1 flows through the transistor 105a of each pixel 100.
  • a current corresponding to the potential Xn flows through the transistor 105b.
  • the potential Vr of the wiring 218 is written to the node C, and the potential of the node C is initialized to the potential Vr.
  • the potential of the wiring 111a_1 is set to the potential corresponding to the weighting coefficient W31 (the weight added to the pixels in the first row), and the potential of the wiring 112a_1 is set to “H”, so that the node NDa of the pixel 100 in the first row is set.
  • the weighting coefficient W31 is added to the capacitance coupling of the capacitor 104a.
  • the capacitor 104a is connected to the node NDa of the pixel 100 in the second row.
  • the weighting coefficient W32 is added by capacitive coupling.
  • the capacitor 104a is connected to the node NDa of the pixel 100 in the third row.
  • the weighting coefficient W33 is added by capacitive coupling.
  • the weighting coefficient W31, the weighting coefficient W32, and the weighting coefficient W33 are elements of the third filter FL12.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the first row.
  • the weighting coefficient W41 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the second row.
  • the weighting coefficient W42 is added by capacitive coupling.
  • the capacitor 104b is connected to the node NDb of the pixel 100 in the third row.
  • the weighting coefficient W43 is added by capacitive coupling.
  • the weighting coefficient W41, the weighting coefficient W42, and the weighting coefficient W43 are elements of the fourth filter FL22.
  • a current corresponding to the potential W31 + X n + 1 flows through the transistor 105a of the pixel 100 in the first row, and a current corresponding to the potential W41 + X n flows through the transistor 105b. Further, a current corresponding to the potential W32 + X n + 1 flows through the transistor 105a of the pixel 100 in the second row, and a current corresponding to the potential W42 + X n flows through the transistor 105b. Further, a current corresponding to the potential W33 + X n + 1 flows through the transistor 105a of the pixel 100 in the third row, and a current corresponding to the potential W43 + X n flows through the transistor 105b.
  • the image data IM n + 1 acquired in the n + 1th frame in the circuit 130a is weighted by using the third filter FL12, and is acquired in the nth frame held in the circuit 130b.
  • the image data IM n is weighted by using the fourth filter FL22.
  • the data A when the third filter FL12 and the fourth filter FL22 are used is calculated.
  • the image data IM n + 1 acquired in the n + 1th frame in the circuit 130a is weighted by using the fifth filter FL13, and is held in the nth frame in the circuit 130b.
  • the acquired image data IM n is weighted by using the sixth filter FL23.
  • the data A when the fifth filter FL13 and the sixth filter FL23 are used is calculated.
  • FIG. 10 corresponds to the operation of the n + 2nd frame shown in FIG.
  • the parts common to the n + 1th frame (period T11 to period T16) described above will be omitted, and the parts different from each other will be mainly described.
  • the description of the period T24 to the period T25 according to FIG. 7 can be referred to, and detailed description thereof will be omitted.
  • the image data IM n + 2 acquired in the n + 2nd frame in the circuit 130b is weighted by using the first filter FL11, and is acquired in the n + 1th frame held in the circuit 130a.
  • the image data IM n + 1 is weighted by using the second filter FL21.
  • the data A when the first filter FL11 and the second filter FL21 are used in the n + 2nd frame is calculated.
  • a current corresponding to the potential X n + 1 flows through the transistor 105a of each pixel 100.
  • a current corresponding to the potential X n + 2 flows through the transistor 105b.
  • the potential Vr of the wiring 218 is written to the node C, and the potential of the node C is initialized to the potential Vr.
  • the potential of the wiring 111a_1 is set to the potential corresponding to the weighting coefficient W41, and the potential of the wiring 112a_1 is set to “H”. Is added.
  • the weighting coefficient W42 is added to the node NDa of the pixel 100 in the second row by capacitive coupling of the capacitor 104a.
  • the weighting coefficient W43 is added to the node NDa of the pixel 100 in the third row by capacitive coupling of the capacitor 104a.
  • the weighting coefficient W31 is added to the node NDb of the pixel 100 in the first row by capacitive coupling of the capacitor 104b.
  • the weighting coefficient W32 is added to the node NDb of the pixel 100 in the second row by capacitive coupling of the capacitor 104b.
  • the weighting coefficient W33 is added to the node NDb of the pixel 100 in the third row by capacitive coupling of the capacitor 104b.
  • a current corresponding to the potential W41 + X n + 1 flows through the transistor 105a of the pixel 100 in the first row, and a current corresponding to the potential W31 + X n + 2 flows through the transistor 105b. Further, a current corresponding to the potential W42 + X n + 1 flows through the transistor 105a of the pixel 100 in the second row, and a current corresponding to the potential W32 + X n + 2 flows through the transistor 105b. Further, a current corresponding to the potential W43 + X n + 1 flows through the transistor 105a of the pixel 100 in the third row, and a current corresponding to the potential W33 + X n + 2 flows through the transistor 105b.
  • the image data IM n + 2 acquired in the n + 2nd frame in the circuit 130b is weighted by using the third filter FL12, and is acquired in the n + 1 frame held in the circuit 130a.
  • the image data IM n + 1 is weighted by using the fourth filter FL22.
  • the data A when the third filter FL12 and the fourth filter FL22 are used is calculated.
  • the image data IM n + 2 acquired in the n + 2nd frame in the circuit 130b is weighted by using the fifth filter FL13, and is held in the n + 1th frame in the circuit 130a.
  • the acquired image data IM n + 1 is weighted by using the sixth filter FL23.
  • the data A when the fifth filter FL13 and the sixth filter FL23 are used is calculated.
  • 11 and 12 are timing charts for explaining the operation of calculating the difference (data B) between the unexposed data and the data weighted on the data in the pixel block 200 and the circuit 201.
  • the parts common to FIG. 8 described above will be omitted, and the parts different from each other will be mainly described.
  • FIG. 11 corresponds to the operation of the n + 1th frame shown in FIG.
  • the description of the period T14 to the period T15 according to FIG. 8 can be referred to, and detailed description thereof will be omitted.
  • the data B when the first filter FL11 and the second filter FL21 are used in the n + 1th frame is calculated.
  • the potentials of the wiring 112a_1, the wiring 112a_2, the wiring 112a_3, the wiring 112b_1, the wiring 112b_2, and the wiring 112b_3 are set to "L”.
  • a current corresponding to the reset potential flows through the transistor 105a of each pixel 100.
  • the potential Vr of the wiring 218 is written to the node C.
  • the operation of period T14 corresponds to the acquisition of unexposed data, which is initialized to the potential Vr of node C.
  • the potential of the wiring 111a_1 is set to the potential corresponding to the weighting coefficient W31, and the potential of the wiring 112a_1 is set to “H”. Is added.
  • the weighting coefficient W32 is added to the node NDa of the pixel 100 in the second row by capacitive coupling of the capacitor 104a.
  • the weighting coefficient W33 is added to the node NDa of the pixel 100 in the third row by capacitive coupling of the capacitor 104a.
  • the weighting coefficient W41 is added to the node NDb of the pixel 100 in the first row by capacitive coupling of the capacitor 104b.
  • the weighting coefficient W42 is added to the node NDb of the pixel 100 in the second row by capacitive coupling of the capacitor 104b.
  • the weighting coefficient W43 is added to the node NDb of the pixel 100 in the third row by capacitive coupling of the capacitor 104b.
  • the data B when the fifth filter FL13 and the sixth filter FL23 are used is calculated.
  • FIG. 12 corresponds to the operation of the n + 2nd frame shown in FIG.
  • the description of the period T24 to the period T25 according to FIG. 8 can be referred to, and detailed description thereof will be omitted.
  • the data B when the first filter FL11 and the second filter FL21 are used in the n + 2nd frame is calculated.
  • the potentials of the wiring 112a_1, the wiring 112a_2, the wiring 112a_3, the wiring 112b_1, the wiring 112b_2, and the wiring 112b_3 are set to “L”.
  • a current corresponding to the reset potential flows through the transistor 105a of each pixel 100.
  • the potential Vr of the wiring 218 is written to the node C.
  • the operation of period T14 corresponds to the acquisition of unexposed data, which is initialized to the potential Vr of node C.
  • the potential of the wiring 111a_1 is set to the potential corresponding to the weighting coefficient W41, and the potential of the wiring 112a_1 is set to “H”. Is added.
  • the weighting coefficient W42 is added to the node NDa of the pixel 100 in the second row by capacitive coupling of the capacitor 104a.
  • the weighting coefficient W43 is added to the node NDa of the pixel 100 in the third row by capacitive coupling of the capacitor 104a.
  • the weighting coefficient W31 is added to the node NDb of the pixel 100 in the first row by capacitive coupling of the capacitor 104b.
  • the weighting coefficient W32 is added to the node NDb of the pixel 100 in the second row by capacitive coupling of the capacitor 104b.
  • the weighting coefficient W33 is added to the node NDb of the pixel 100 in the third row by capacitive coupling of the capacitor 104b.
  • the data B when the fifth filter FL13 and the sixth filter FL23 are used is calculated.
  • the same operation as described above can be performed for subsequent frames.
  • an example in which three types of filters are used in the circuit 130a and the circuit 130b, respectively, has been shown, but one aspect of the present invention is not limited to this.
  • the filters used in the circuit 130a and the circuit 130b may be of two types or four or more types, respectively. Further, one type of filter may be used for each of the circuit 130a and the circuit 130b.
  • ⁇ Pixel circuit configuration example 2> A configuration example different from the pixel 100 shown in FIG. 4 is shown in FIG.
  • the pixel 100 shown in FIG. 13 is mainly different from the pixel 100 shown in FIG. 4 in that the transistor 105a and the transistor 105b each have a back gate and the transistor 106a and the transistor 106b do not have a back gate.
  • the back gate of the transistor 105a is electrically connected to the wiring 111a, and a potential corresponding to the weighting coefficient (W) is supplied from the wiring 111a.
  • the threshold voltage ( Vth ) of the transistor 105a is shifted to the minus side by the weighting coefficient (W), and the on-current increases as in the case where the weighting coefficient (W) is given to the front gate.
  • the back gate of the transistor 105b is electrically connected to the wiring 111b, and a potential corresponding to the weighting coefficient (W) is supplied from the wiring 111b.
  • the threshold voltage ( Vth ) of the transistor 105b is shifted to the minus side by the weighting factor (W), and the on-current increases as in the case where the weighting factor (W) is given to the front gate. Also in the pixel 100 shown in FIG. 13, the difference between the data A and the data B is k ⁇ (2W ⁇ X), and the offset component other than the product of the image data (X) and the weighting coefficient (W) can be removed. ..
  • An OS transistor can be preferably used for the transistor 105a and the transistor 105b having a back gate.
  • the other electrode of the capacitor 104a is electrically connected to the wiring 118a.
  • the other electrode of the capacitor 104b is electrically connected to the wiring 118b.
  • the wiring 118a and the wiring 118b each have a function of supplying a fixed potential.
  • the wiring 118a may be shared with either the wiring 115a or the wiring 119b.
  • the other electrode of the capacitor 104a can be electrically connected to the wiring 115a.
  • the wiring 118b may be shared with either the wiring 115b or the wiring 119b.
  • the other electrode of the capacitor 104b can be electrically connected to the wiring 115b.
  • FIG. 14A is a diagram illustrating a circuit 301 and a circuit 302 connected to the circuit 201.
  • the product-sum calculation result data output from the circuit 201 is sequentially input to the circuit 301.
  • the circuit 301 may have various calculation functions in addition to the above-mentioned function of calculating the difference between the data A and the data B.
  • the circuit 301 can have the same configuration as the circuit 201.
  • the function of the circuit 301 may be replaced by processing by software.
  • the circuit 301 may have a circuit that calculates an activation function.
  • a comparator circuit can be used for the circuit.
  • the comparator circuit outputs the result of comparing the input data with the set threshold value as binary data. That is, the pixel block 200 and the circuit 301 can act as a part element of the neural network.
  • the circuit 301 may have an A / D converter. When the image data is output from the pixel block 200 to the outside regardless of the presence or absence of the product-sum calculation, the circuit 301 can convert the analog data into digital data.
  • a pixel block 200 having pixels 100 of 3 rows and 3 columns if the weights supplied to all the pixels 100 are the same (for example, 0) and the transistor 108 of the pixel for which data is to be output is made conductive, the pixels.
  • the sum of the image data of the entire block 200, the sum of the image data for each row, the data for each pixel, and the like can be output from the pixel block 200.
  • the data output by the pixel block 200 corresponds to a plurality of bits of image data, but if it can be binarized by the circuit 301, it can be said that the image data is compressed.
  • the data output from the circuit 301 is sequentially input to the circuit 302.
  • the circuit 302 can be configured to include, for example, a latch circuit and a shift register. With this configuration, parallel serial conversion can be performed, and the data input in parallel can be output to the wiring 311 as serial data.
  • the circuit 302 may have a neural network.
  • the neural network has memory cells arranged in a matrix, and each memory cell holds a weighting coefficient.
  • the data output from the circuit 301 is input to each of the memory cells 320, and the product-sum operation can be performed.
  • the number of memory cells shown in FIG. 14B is an example, and is not limited to this.
  • the data after the product-sum calculation can be output to the wiring 311.
  • connection destination of the wiring 311 is not limited.
  • it can be connected to a neural network, a storage device, a communication device, or the like.
  • the neural network shown in FIG. 14B has a memory cell 320 and a reference memory cell 325 installed in a matrix, a circuit 330, a circuit 350, a circuit 360, and a circuit 370.
  • FIG. 15 shows an example of the memory cell 320 and the reference memory cell 325.
  • Reference memory cells 325 are provided in an arbitrary row.
  • the memory cell 320 and the reference memory cell 325 have a similar configuration and include a transistor 161 and a transistor 162 and a capacitor 163.
  • One of the source and drain of transistor 161 is electrically connected to the gate of transistor 162.
  • the gate of transistor 162 is electrically connected to one electrode of capacitor 163.
  • a node NM is a point where one of the source and drain of the transistor 161, the gate of the transistor 162, and one electrode of the capacitor 163 are connected.
  • the gate of the transistor 161 is electrically connected to the wiring WL.
  • the other electrode of the capacitor 163 is electrically connected to the wiring RW.
  • One of the source and drain of the transistor 162 is electrically connected to a reference potential wiring such as a GND wiring.
  • the other side of the source or drain of the transistor 161 is electrically connected to the wiring WD.
  • the other of the source or drain of the transistor 162 is electrically connected to the wiring BL.
  • the other of the source or drain of the transistor 161 is electrically connected to the wiring WDref.
  • the other of the source or drain of the transistor 162 is electrically connected to the wiring BLref.
  • the wiring WL is electrically connected to the circuit 330.
  • a decoder, a shift register, or the like can be used for the circuit 330.
  • the wiring RW is electrically connected to the circuit 301.
  • Binary data output from the circuit 301 is written to each memory cell.
  • a sequential circuit such as a shift register may be provided between the circuit 301 and each memory cell.
  • the wiring WD and the wiring WDref are electrically connected to the circuit 350.
  • a decoder, a shift register, or the like can be used for the circuit 350.
  • the circuit 350 may have a D / A converter and SRAM.
  • the circuit 350 can output the weighting factor written to the node NM.
  • the wiring BL and the wiring BLref are electrically connected to the circuit 360.
  • the circuit 360 can have the same configuration as the circuit 201.
  • the circuit 360 can obtain a signal obtained by removing the offset component from the product-sum calculation result.
  • the circuit 360 is electrically connected to the circuit 370.
  • the circuit 370 can also be rephrased as an activation function circuit.
  • the activation function circuit has a function of performing an operation for converting a signal input from the circuit 360 according to a predefined activation function.
  • As the activation function for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, and the like can be used.
  • the signal converted by the activation function circuit is output to the outside as output data.
  • the neural network NN can be composed of an input layer IL, an output layer OL, and an intermediate layer (hidden layer) HL.
  • the input layer IL, the output layer OL, and the intermediate layer HL each have one or more neurons (units).
  • the intermediate layer HL may be one layer or two or more layers.
  • a neural network having two or more intermediate layers HL can also be called a DNN (deep neural network). Learning using a deep neural network can also be called deep learning.
  • Input data is input to each neuron in the input layer IL.
  • the output signals of the neurons in the anterior layer or the posterior layer are input to each neuron in the intermediate layer HL.
  • the output signal of the presheaf neuron is input to each neuron in the output layer OL.
  • Each neuron may be connected to all neurons in the anterior and posterior layers (fully connected), or may be connected to some neurons.
  • the intermediate layer HL has a layer for convolution processing (convolutional layer), a layer for pooling processing (pooling layer), and a layer for fully coupling processing (fully connected layer). can do.
  • convolution layer feature extraction is performed by performing a convolution process. Further, one or more weight filters can be used for the convolution process.
  • the intermediate layer HL may include a normalized layer or the like in addition to the above. In the convolution process, a process such as padding or stride may be combined.
  • FIG. 16B shows an example of operation by neurons.
  • two neurons in the presheaf layer that output a signal to the neuron N are shown.
  • the output x 1 of the presheaf neuron and the output x 2 of the presheaf neuron are input to the neuron N.
  • the sum of the multiplication result of the output x 1 and the weight w 1 (x 1 w 1 ) and the multiplication result of the output x 2 and the weight w 2 (x 2 w 2 ) is x 1 w 1 + x 2 w 2.
  • the operation by the neuron includes the operation of adding the product of the output of the neuron in the previous layer and the weight, that is, the product-sum operation (x 1 w 1 + x 2 w 2 above ).
  • This product-sum operation may be performed by software using a program or by hardware.
  • the product-sum calculation is performed using an analog circuit as hardware.
  • an analog circuit is used for the product-sum calculation circuit, the processing speed can be improved and the power consumption can be reduced by reducing the circuit scale of the product-sum calculation circuit or reducing the number of times the memory is accessed.
  • the product-sum calculation circuit has an OS transistor. Since the OS transistor has an extremely small off-current, it is suitable as a transistor constituting an analog memory of a product-sum calculation circuit.
  • the product-sum calculation circuit may be configured by using both the Si transistor and the OS transistor.
  • FIG. 17A is a diagram showing an example of the pixel structure of the image pickup apparatus, and can be a laminated structure of layers 561 and 563.
  • Layer 561 has a photoelectric conversion device 101.
  • the photoelectric conversion device 101 can have a layer 565a and a layer 565b as shown in FIG. 18A. In some cases, the layer may be referred to as an area.
  • the photoelectric conversion device 101 shown in FIG. 18A is a pn junction type photodiode.
  • a p-type semiconductor can be used for the layer 565a and an n-type semiconductor can be used for the layer 565b.
  • an n-type semiconductor may be used for the layer 565a and a p-type semiconductor may be used for the layer 565b.
  • the pn junction type photodiode can be typically formed by using single crystal silicon.
  • a photodiode having a single crystal silicon as a photoelectric conversion layer has a relatively wide spectral sensitivity characteristic from ultraviolet light to near infrared light, and can detect light of various wavelengths by combining with an optical conversion layer described later. Can be done.
  • a compound semiconductor may be used as the photoelectric conversion layer of the pn junction type photodiode.
  • the compound semiconductor include gallium-arsenide-phosphorus compound (GaAsP), gallium-phosphorus compound (GaP), indium-gallium-arsenide compound (InGaAs), lead-sulfur compound (PbS), and lead-selenium compound (PbSe).
  • Indium-arsenide compound (InAs), indium-antimonide compound (InSb), mercury-cadmium-tellulu compound (HgCdTe) and the like can be used.
  • a compound semiconductor having a Group 13 element (aluminum, gallium, indium, etc.) and a Group 15 element (nitrogen, phosphorus, arsenic, antimony, etc.) also referred to as a Group 3-5 compound semiconductor
  • a Group 12 element also referred to as a Group 3-5 compound semiconductor
  • a Group 12 element It is preferably a compound semiconductor (also referred to as a Group 2-6 compound semiconductor) having Group 16 elements (oxygen, sulfur, selenium, tellurium, etc.) and magnesium, zinc, cadmium, mercury, etc.).
  • the band gap of a compound semiconductor can be changed according to the combination of constituent elements and the atomic number ratio thereof, a photodiode having sensitivity in various wavelength ranges from ultraviolet light to infrared light can be formed. ..
  • the wavelength of ultraviolet light is around 0.01 ⁇ m to 0.38 ⁇ m
  • the wavelength of visible light is around 0.38 ⁇ m to 0.75 ⁇ m
  • the wavelength of near infrared light is around 0.75 ⁇ m to 2.5 ⁇ m.
  • the wavelength of near-infrared light can be generally defined as 2.5 ⁇ m to 4 ⁇ m
  • the wavelength of far-infrared light can be generally defined as 4 ⁇ m to 1000 ⁇ m.
  • GaP gallium phosphide
  • the photoelectric conversion layer in order to form a photodiode having light sensitivity from ultraviolet light to visible light, GaP or the like can be used for the photoelectric conversion layer.
  • the above-mentioned silicon or GaAsP can be used for the photoelectric conversion layer.
  • InGaAs or the like in order to form a photodiode having light sensitivity from visible light to mid-infrared light.
  • PbS, InAs, or the like can be used for the photoelectric conversion layer.
  • PbSe, InSb, HgCdTe or the like can be used for the photoelectric conversion layer.
  • the photodiode using the above compound semiconductor may be a pin junction as well as a pn junction. Further, the pn junction and the pin junction are not limited to the homozygous structure, and may be a heterojunction structure.
  • a first compound semiconductor can be used for one layer of the pn junction structure, and a second compound semiconductor different from the first compound semiconductor can be used for the other layer.
  • a first compound semiconductor can be used for any one or two layers of the pin junction structure, and a second compound semiconductor different from the first compound semiconductor can be used for the other layers.
  • One of the first compound semiconductor and the second compound semiconductor may be a single semiconductor such as silicon.
  • the photoelectric conversion layer of the photodiode may be formed by using a different material for each pixel.
  • an image pickup device having any two types of pixels, such as a pixel for detecting ultraviolet light, a pixel for detecting visible light, and a pixel for detecting infrared light, or three types of pixels can be formed. Can be done.
  • the photoelectric conversion device 101 included in the layer 561 may be a laminate of the layer 566a, the layer 566b, the layer 566c, and the layer 566d.
  • the photoelectric conversion device 101 shown in FIG. 18B is an example of an avalanche photodiode, in which layers 566a and 566d correspond to electrodes, and layers 566b and 566c correspond to photoelectric conversion units.
  • the layer 566a is preferably a low resistance metal layer or the like.
  • a low resistance metal layer or the like aluminum, titanium, tungsten, tantalum, silver or a laminate thereof can be used.
  • the layer 566d it is preferable to use a conductive layer having high translucency with respect to visible light.
  • a conductive layer having high translucency with respect to visible light For example, indium oxide, tin oxide, zinc oxide, indium-tin oxide, gallium-zinc oxide, indium-gallium-zinc oxide, graphene and the like can be used.
  • the layer 566d may be omitted.
  • the layers 566b and 566c of the photoelectric conversion unit can be configured as a pn junction type photodiode using, for example, a selenium-based material as a photoelectric conversion layer. It is preferable to use a selenium-based material which is a p-type semiconductor for the layer 566b and gallium oxide which is an n-type semiconductor for the layer 566c.
  • a photoelectric conversion device using a selenium-based material has a characteristic of high external quantum efficiency with respect to visible light.
  • the amplification of electrons with respect to the amount of incident light can be increased by utilizing the avalanche multiplication.
  • the selenium-based material has a high light absorption coefficient, it has a production advantage such that the photoelectric conversion layer can be formed of a thin film.
  • a thin film of a selenium-based material can be formed by a vacuum deposition method, a sputtering method, or the like.
  • Crystalline selenium single crystal selenium, polycrystalline selenium
  • amorphous selenium can be used as the selenium-based material. These have photosensitivity from ultraviolet light to visible light.
  • a compound of copper, indium and selenium (CIS), a compound of copper, indium, gallium and selenium (CIGS) and the like can be used. These have photosensitivity from ultraviolet light to near infrared light.
  • the n-type semiconductor is preferably formed of a material having a wide bandgap and translucency with respect to visible light.
  • a material having a wide bandgap and translucency with respect to visible light For example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used.
  • these materials also have a function as a hole injection blocking layer, and can reduce the dark current.
  • the photoelectric conversion device 101 included in the layer 561 may be a laminate of the layer 567a, the layer 567b, the layer 567c, the layer 567d, and the layer 567e.
  • the photoelectric conversion device 101 shown in FIG. 18C is an example of an organic photoconductive film, layer 567a is a lower electrode, layer 567e is a translucent upper electrode, and layers 567b, 567c, and 567d correspond to a photoelectric conversion unit. ..
  • One of the layers 567b and 567d of the photoelectric conversion unit can be a hole transport layer and the other can be an electron transport layer. Further, the layer 567c can be a photoelectric conversion layer.
  • the hole transport layer for example, molybdenum oxide or the like can be used.
  • the electron transport layer for example, fullerenes such as C 60 and C 70 , or derivatives thereof and the like can be used.
  • the photoelectric conversion layer a mixed layer (bulk heterojunction structure) of an n-type organic semiconductor and a p-type organic semiconductor can be used.
  • a mixed layer bulk heterojunction structure
  • organic semiconductors There are various types of organic semiconductors, and a material having photosensitivity at a target wavelength may be selected for the photoelectric conversion layer.
  • a silicon substrate can be used as the layer 563 shown in FIG. 17A.
  • the silicon substrate has a Si transistor and the like.
  • the Si transistor can be used to form a circuit for driving the pixel circuit, an image signal readout circuit, an image processing circuit, a neural network, a communication circuit, and the like.
  • a storage circuit such as a DRAM (Dynamic Random Access Memory), a CPU (Central Processing Unit), an MCU (Micro Controller Unit), or the like may be formed.
  • the above circuit excluding the pixel circuit is referred to as a functional circuit.
  • a part or all of them are layered. It can be provided at 563.
  • Layer 563 may be a stack of a plurality of layers as shown in FIG. 17B. In FIG. 17B, three layers of layer 563a, layer 563b, and layer 563c are illustrated, but two layers may be used. Alternatively, the layer 563 may be a stack of four or more layers. These layers can be laminated by using, for example, a bonding step. With this configuration, the pixel circuit and the functional circuit can be dispersed in a plurality of layers, and the pixel circuit and the functional circuit can be provided in an overlapping manner, so that a compact and highly functional imaging device can be manufactured.
  • the pixel may have a laminated structure of layers 561, 562, and 563.
  • Layer 562 can have an OS transistor.
  • One or more of the above-mentioned functional circuits may be formed of OS transistors.
  • one or more functional circuits may be formed by using the Si transistor included in the layer 563 and the OS transistor included in the layer 562.
  • the layer 563 may be used as a support substrate such as a glass substrate, and the functional circuit may be formed by the OS transistor included in the layer 562.
  • a normally-off CPU (also referred to as "Noff-CPU") can be realized by using an OS transistor and a Si transistor.
  • the Nonf-CPU is an integrated circuit including a normally-off type transistor that is in a non-conducting state (also referred to as an off state) even when the gate voltage is 0V.
  • the Noff-CPU can stop the power supply to the circuits that do not need to operate in the Noff-CPU and put the circuits in the standby state. No power is consumed in the circuit where the power supply is stopped and the circuit is in the standby state. Therefore, the Nonf-CPU can minimize the amount of power used. Further, the Nonf-CPU can retain information necessary for operation such as setting conditions for a long period of time even if the power supply is stopped. To return from the standby state, it is only necessary to restart the power supply to the circuit, and it is not necessary to rewrite the setting conditions and the like. That is, high-speed recovery from the standby state is possible. In this way, the Nonf-CPU can reduce the power consumption without significantly reducing the operating speed.
  • the layer 562 may be a stack of a plurality of layers as shown in FIG. 17D.
  • FIG. 17D two layers of layer 562a and layer 562b are illustrated, but three or more layers may be laminated. These layers can be formed so as to be stacked on, for example, layer 563. Alternatively, the layer formed on the layer 563 and the layer formed on the layer 561 may be bonded together.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more can be used.
  • a typical example is an oxide semiconductor containing indium, and for example, CAAC-OS or CAC-OS, which will be described later, can be used.
  • CAAC-OS is suitable for transistors and the like in which the atoms constituting the crystal are stable and reliability is important. Further, since CAC-OS exhibits high mobility characteristics, it is suitable for a transistor or the like that performs high-speed driving.
  • the OS transistor Since the OS transistor has a large energy gap in the semiconductor layer, it exhibits an extremely low off-current characteristic of several yA / ⁇ m (current value per 1 ⁇ m of channel width). Further, the OS transistor has features different from those of the Si transistor such as impact ionization, avalanche breakdown, and short channel effect, and can form a circuit having high withstand voltage and high reliability. In addition, variations in electrical characteristics due to crystallinity non-uniformity, which is a problem with Si transistors, are unlikely to occur with OS transistors.
  • the semiconductor layer of the OS transistor includes, for example, indium, zinc and M (one or more selected from metals such as aluminum, titanium, gallium, germanium, yttrium, zirconium, lanthanum, cerium, tin, neodymium or hafnium). It can be a film represented by an In—M—Zn-based oxide containing.
  • the In—M—Zn-based oxide can be typically formed by a sputtering method. Alternatively, it may be formed by using an ALD (Atomic layer deposition) method.
  • the atomic number ratio of the metal element of the sputtering target used for forming the In-M-Zn-based oxide by the sputtering method preferably satisfies In ⁇ M and Zn ⁇ M.
  • the atomic number ratio of the semiconductor layer to be formed includes a variation of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target.
  • the semiconductor layer has a carrier density of 1 ⁇ 10 17 / cm 3 or less, preferably 1 ⁇ 10 15 / cm 3 or less, more preferably 1 ⁇ 10 13 / cm 3 or less, and more preferably 1 ⁇ 10 11 / cm. 3 or less, more preferably less than 1 ⁇ 10 10 / cm 3, it is possible to use a 1 ⁇ 10 -9 / cm 3 or more oxide semiconductor.
  • oxide semiconductors are referred to as high-purity intrinsic or substantially high-purity intrinsic oxide semiconductors. It can be said that the oxide semiconductor is an oxide semiconductor having a low defect level density and stable characteristics.
  • a transistor having an appropriate composition may be used according to the required semiconductor characteristics and electrical characteristics (field effect mobility, threshold voltage, etc.) of the transistor. Further, in order to obtain the required semiconductor characteristics of the transistor, it is preferable that the carrier density, impurity concentration, defect density, atomic number ratio of metal element and oxygen, interatomic distance, density and the like of the semiconductor layer are appropriate. ..
  • the concentration of silicon or carbon in the semiconductor layer is set to 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • Alkali metals and alkaline earth metals may form carriers when combined with oxide semiconductors, which may increase the off-current of the transistor. Therefore, the concentration of alkali metal or alkaline earth metal in the semiconductor layer (concentration obtained by secondary ion mass spectrometry) is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. To.
  • the nitrogen concentration in the semiconductor layer is preferably 5 ⁇ 10 18 atoms / cm 3 or less.
  • the oxide semiconductor constituting the semiconductor layer When the oxide semiconductor constituting the semiconductor layer contains hydrogen, it reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the oxide semiconductor. If the channel formation region in the oxide semiconductor contains oxygen deficiency, the transistor may have a normally-on characteristic. In addition, a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers. In addition, a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have a normally-on characteristic.
  • a defect containing hydrogen in an oxygen deficiency can function as a donor of an oxide semiconductor.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the oxide semiconductor, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor layer may have, for example, a non-single crystal structure.
  • the non-single crystal structure includes, for example, a CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) having crystals oriented on the c-axis, a polycrystalline structure, a microcrystal structure, or an amorphous structure.
  • CAAC-OS C-Axis Aligned Crystalline Oxide Semiconductor
  • the amorphous structure has the highest defect level density
  • CAAC-OS has the lowest defect level density.
  • an oxide semiconductor film having an amorphous structure has a disordered atomic arrangement and has no crystal component.
  • the oxide film having an amorphous structure has, for example, a completely amorphous structure and has no crystal portion.
  • the semiconductor layer is a mixed film having two or more of an amorphous structure region, a microcrystal structure region, a polycrystalline structure region, a CAAC-OS region, and a single crystal structure region. good.
  • the mixed film may have, for example, a single-layer structure or a laminated structure including any two or more of the above-mentioned regions.
  • CAC Cloud-Linked Composite
  • CAC-OS is, for example, a composition of a material in which elements constituting an oxide semiconductor are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less, or a size close thereto.
  • the oxide semiconductor one or more metal elements are unevenly distributed, and the region having the metal elements is 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less, or a size in the vicinity thereof.
  • the state of being mixed with is also called a mosaic shape or a patch shape.
  • the oxide semiconductor preferably contains at least indium. In particular, it preferably contains indium and zinc. Also, in addition to them, aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium, etc. One or more selected from the above may be included.
  • CAC-OS in In-Ga-Zn oxide is indium oxide (hereinafter, InO).
  • InO indium oxide
  • X1 is a real number greater than 0
  • In X2 Zn Y2 O Z2 X2, Y2, and Z2 are real numbers greater than 0
  • GaO X3 (X3 is a real number larger than 0)
  • gallium zinc oxide hereinafter, Ga X4 Zn Y4 O Z4 (X4, Y4, and Z4 are real numbers larger than 0)
  • the material is separated into a mosaic-like structure, and the mosaic-like InO X1 or In X2 Zn Y2 O Z2 is uniformly distributed in the film (hereinafter, also referred to as cloud-like).
  • CAC-OS is a composite oxide semiconductor having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are mixed.
  • the atomic number ratio of In to the element M in the first region is larger than the atomic number ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that of region 2.
  • IGZO is a common name, and may refer to one compound consisting of In, Ga, Zn, and O. As a typical example, it is represented by InGaO 3 (ZnO) m1 (m1 is a natural number) or In (1 + x0) Ga (1-x0) O 3 (ZnO) m0 (-1 ⁇ x0 ⁇ 1, m0 is an arbitrary number). Crystalline compounds can be mentioned.
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have a c-axis orientation and are connected without being oriented on the ab plane.
  • CAC-OS relates to the material composition of oxide semiconductors.
  • CAC-OS is a region that is partially observed as nanoparticles containing Ga as a main component and nanoparticles containing In as a main component in a material composition containing In, Ga, Zn, and O.
  • the regions observed in a shape refer to a configuration in which the regions are randomly dispersed in a mosaic shape. Therefore, in CAC-OS, the crystal structure is a secondary element.
  • CAC-OS does not include a laminated structure of two or more types of films having different compositions. For example, it does not include a structure consisting of two layers, a film containing In as a main component and a film containing Ga as a main component.
  • CAC-OS has a region observed in the form of nanoparticles containing the metal element as a main component and a nano having In as a main component.
  • the regions observed in the form of particles refer to a configuration in which the regions are randomly dispersed in a mosaic pattern.
  • CAC-OS can be formed by a sputtering method, for example, under the condition that the substrate is not intentionally heated.
  • a sputtering method one or more selected from an inert gas (typically argon), an oxygen gas, and a nitrogen gas may be used as the film forming gas. good.
  • the flow rate ratio of the oxygen gas is preferably 0% or more and less than 30%, preferably 0% or more and 10% or less. ..
  • CAC-OS is characterized by the fact that no clear peak is observed when measured using the ⁇ / 2 ⁇ scan by the Out-of-plane method, which is one of the X-ray diffraction (XRD) measurement methods. Have. That is, from the X-ray diffraction measurement, it can be seen that the orientation of the measurement region in the ab plane direction and the c-axis direction is not observed.
  • XRD X-ray diffraction
  • CAC-OS is an electron diffraction pattern obtained by irradiating an electron beam having a probe diameter of 1 nm (also referred to as a nanobeam electron beam) in a ring-shaped region having high brightness (ring region) and the ring region. Multiple bright spots are observed. Therefore, from the electron diffraction pattern, it can be seen that the crystal structure of CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and the cross-sectional direction.
  • nc nano-crystal
  • the region in which GaO X3 is the main component is determined by EDX mapping obtained by using energy dispersive X-ray spectroscopy (EDX).
  • EDX energy dispersive X-ray spectroscopy
  • In X2 Zn Y2 O Z2 , or a region containing InO X1 as a main component can be confirmed to have a structure in which they are unevenly distributed and mixed.
  • CAC-OS has a structure different from that of the IGZO compound in which metal elements are uniformly distributed, and has properties different from those of the IGZO compound. That is, the CAC-OS is a region in which GaO X3 or the like is the main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is the main component are phase-separated from each other and each element is the main component. Has a mosaic-like structure.
  • the region in which In X2 Zn Y2 O Z2 or InO X1 is the main component is a region having higher conductivity than the region in which GaO X3 or the like is the main component. That is, when the carrier flows through the region where In X2 Zn Y2 O Z2 or InO X1 is the main component, the conductivity as an oxide semiconductor is exhibited. Therefore, a high field effect mobility ( ⁇ ) can be realized by distributing the region containing In X2 Zn Y2 O Z2 or InO X1 as the main component in the oxide semiconductor in a cloud shape.
  • the region in which GaO X3 or the like is the main component is a region having higher insulating property than the region in which In X2 Zn Y2 O Z2 or InO X1 is the main component. That is, since the region containing GaO X3 or the like as the main component is distributed in the oxide semiconductor, the leakage current can be suppressed and a good switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulating property caused by GaO X3 and the like and the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 act complementarily to be high. On current (I on ) and high field effect mobility ( ⁇ ) can be achieved.
  • CAC-OS Semiconductor devices using CAC-OS are highly reliable. Therefore, CAC-OS is suitable as a constituent material for various semiconductor devices.
  • ⁇ Laminate structure 1> Next, the laminated structure of the image pickup apparatus will be described with reference to a cross-sectional view.
  • the elements such as the insulating layer and the conductive layer shown below are examples, and other elements may be included. Alternatively, some of the elements shown below may be omitted.
  • the laminated structure shown below can be formed by using a bonding step, a polishing step, or the like, if necessary.
  • FIG. 19 is an example of a cross-sectional view of a laminated body having layers 560, 561 and 563 and having a bonding surface between the layers 563a and 563b constituting the layer 563.
  • the layer 563b can have a functional circuit provided on the silicon substrate 611.
  • the transistor 105 and the transistor 108 included in the circuit 130 are shown as a part of the functional circuit.
  • the layer 563b is provided with a silicon substrate 611, an insulating layer 612, an insulating layer 613, an insulating layer 614, an insulating layer 616, an insulating layer 617, an insulating layer 618, and a conductive layer 619.
  • the insulating layer 612 has a function as a protective film.
  • the insulating layer 613, the insulating layer 614, the insulating layer 616, and the insulating layer 617 have functions as an interlayer insulating film and a flattening film.
  • the insulating layer 618 and the conductive layer 619 have a function as a bonding layer.
  • the conductive layer 619 is electrically connected to the gate of the transistor 105.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the protective film.
  • an inorganic insulating film such as a silicon oxide film or an organic insulating film such as an acrylic resin or a polyimide resin can be used.
  • a silicon nitride film, a silicon oxide film, an aluminum oxide film, or the like can be used as the dielectric layer of the capacitor. The bonding layer will be described later.
  • the conductors that can be used as wiring, electrodes, and plugs for electrical connections between devices include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, and hafnium. , Vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc. Etc. may be appropriately selected and used.
  • the conductor is not limited to a single layer, and may be a plurality of layers made of different materials.
  • Layer 563a has elements of pixel 100. Further, it may have an element of a functional circuit. Here, the transistor 102 and the transistor 103 included in the circuit 130 are shown as the elements of the functional circuit.
  • the layer 563a is provided with a silicon substrate 632, an insulating layer 631, an insulating layer 633, an insulating layer 634, an insulating layer 635, an insulating layer 637, and an insulating layer 638. Further, a conductive layer 636 and a conductive layer 639 are provided.
  • the insulating layer 631 and the conductive layer 639 have a function as a bonding layer.
  • the insulating layers 634, 635, and 637 have a function as an interlayer insulating film and a flattening film.
  • the insulating layer 633 has a function as a protective film.
  • the insulating layer 638 has a function of insulating the silicon substrate 632 and the conductive layer 639.
  • the insulating layer 638 can be formed of the same material as other insulating layers. Further, the insulating layer 638 may be made of the same material as the insulating layer 631.
  • the conductive layer 639 is electrically connected to the other of the source or drain of the transistor 102 and one of the source or drain of the transistor 103. Further, the conductive layer 639 is electrically connected to the gate of the transistor 105 and the conductive layer 619. Further, the conductive layer 636 is electrically connected to the wiring 114 (see FIG. 4).
  • FIG. 19 shows a fin-type Si transistor having a channel forming region on a silicon substrate (silicon substrate 611, silicon substrate 632).
  • a cross section in the channel width direction (cross section of A1-A2 shown in layer 563a of FIG. 19) is shown in FIG. 20A.
  • the Si transistor may be a planar type as shown in FIG. 20B.
  • the semiconductor layer 545 can be, for example, single crystal silicon (SOI (Silicon on Insulator)) formed on the insulating layer 546 on the silicon substrate 632.
  • SOI Silicon on Insulator
  • Layer 561 has a photoelectric conversion device 101.
  • the photoelectric conversion device 101 can be formed on the layer 563a.
  • FIG. 19 shows a configuration in which the organic photoconductive film shown in FIG. 18C is used for the photoelectric conversion layer as the photoelectric conversion device 101.
  • the layer 567a is used as a cathode and the layer 567e is used as an anode.
  • the layer 561 is provided with an insulating layer 651, an insulating layer 652, an insulating layer 653, an insulating layer 654, and a conductive layer 655.
  • the insulating layer 651, the insulating layer 653, and the insulating layer 654 have functions as an interlayer insulating film and a flattening film. Further, the insulating layer 654 is provided so as to cover the end portion of the photoelectric conversion device 101, and has a function of preventing a short circuit between the layer 567e and the layer 567a.
  • the insulating layer 652 has a function as an element separation layer. It is preferable to use an organic insulating film or the like as the element separation layer.
  • the layer 567a corresponding to the cathode of the photoelectric conversion device 101 is electrically connected to one of the source and drain of the transistor 102 included in the layer 563a.
  • the layer 567e corresponding to the anode of the photoelectric conversion device 101 is electrically connected to the conductive layer 636 of the layer 563a via the conductive layer 655.
  • Layer 560 is formed on layer 561.
  • Layer 560 includes a light-shielding layer 671, an optical conversion layer 672, and a microlens array 673.
  • the light-shielding layer 671 can suppress the inflow of light to adjacent pixels.
  • a metal layer such as aluminum or tungsten can be used for the light-shielding layer 671. Further, the metal layer and a dielectric film having a function as an antireflection film may be laminated.
  • a color filter can be used for the optical conversion layer 672.
  • a color image can be obtained by assigning colors such as (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filter for each pixel.
  • colors such as (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to the color filter for each pixel.
  • the color filter 672R (red), the color filter 672G (green), and the color filter 672B (blue) can be assigned to different pixels.
  • an image pickup device that can obtain images in various wavelength regions can be obtained.
  • the optical conversion layer 672 uses an infrared filter that blocks light below the wavelength of visible light, it can be used as an infrared imaging device. Further, if the optical conversion layer 672 uses a filter that blocks light having a wavelength of near infrared rays or less, a far infrared ray imaging device can be obtained. Further, if the optical conversion layer 672 uses an ultraviolet filter that blocks light having a wavelength equal to or higher than that of visible light, the optical conversion layer 672 can be used as an ultraviolet imaging device.
  • the color filter 672R red
  • the color filter 672G green
  • the color filter 672B blue
  • the infrared filter 672IR can be assigned to different pixels. In this configuration, a visible light image and an infrared light image can be acquired at the same time.
  • the color filter 672R red
  • the color filter 672G green
  • the color filter 672B blue
  • the ultraviolet filter 672UV can be assigned to different pixels.
  • a visible light image and an ultraviolet light image can be acquired at the same time.
  • a scintillator is used for the optical conversion layer 672, it can be used as an imaging device for obtaining an image that visualizes the intensity of radiation used in an X-ray imaging device or the like.
  • radiation such as X-rays transmitted through a subject
  • the scintillator When radiation such as X-rays transmitted through a subject is incident on the scintillator, it is converted into visible light or light (fluorescence) such as ultraviolet light by a photoluminescence phenomenon. Then, the image data is acquired by detecting the light with the photoelectric conversion device 101.
  • an imaging device having the above configuration may be used as a radiation detector or the like.
  • the scintillator contains a substance that absorbs the energy and emits visible light or ultraviolet light when irradiated with radiation such as X-rays or gamma rays.
  • Gd 2 O 2 S Tb
  • Gd 2 O 2 S Pr
  • Gd 2 O 2 S Eu
  • BaFCl Eu
  • NaI, CsI, CaF 2 , BaF 2 , CeF 3 LiF, LiI, ZnO, etc.
  • Resin or ceramics dispersed can be used.
  • imaging with infrared light or ultraviolet light inspection functions, security functions, sensor functions, etc. can be added to the imaging device. For example, by performing imaging with infrared light, non-destructive inspection of products, selection of agricultural products (measurement of sugar content, etc.), vein authentication, medical inspection, etc. can be performed. Further, by performing imaging with ultraviolet light, it is possible to detect ultraviolet light emitted from a light source or a flame, and it is possible to manage a light source, a heat source, a production apparatus, and the like.
  • a microlens array 673 is provided on the optical conversion layer 672. Light passing through the individual lenses of the microlens array 673 passes through the optical conversion layer 672 directly below and irradiates the photoelectric conversion device 101. By providing the microlens array 673, the focused light can be incident on the photoelectric conversion device 101, so that photoelectric conversion can be performed efficiently.
  • the microlens array 673 is preferably formed of a resin or glass having high translucency with respect to light of a target wavelength.
  • the layer 563b is provided with an insulating layer 618 and a conductive layer 619.
  • the conductive layer 619 has a region embedded in the insulating layer 618. Further, the surfaces of the insulating layer 618 and the conductive layer 619 are flattened so that their heights match.
  • the layer 563a is provided with an insulating layer 631 and a conductive layer 639.
  • the conductive layer 639 has a region embedded in the insulating layer 631. Further, the surfaces of the insulating layer 631 and the conductive layer 639 are flattened so that their heights match.
  • the conductive layer 619 and the conductive layer 639 are metal elements having the same main components. Further, it is preferable that the insulating layer 618 and the insulating layer 631 are composed of the same components.
  • Cu, Al, Sn, Zn, W, Ag, Pt, Au, or the like can be used for the conductive layer 619 and the conductive layer 639.
  • Cu, Al, W, or Au is preferably used because of the ease of joining.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, titanium nitride and the like can be used for the insulating layer 618 and the insulating layer 631.
  • the conductive layer 619 and the conductive layer 639 may have a multi-layer structure of a plurality of layers, and in that case, the surface layer (bonding surface) may be the same metal material. Further, the insulating layer 618 and the insulating layer 631 may also have a multi-layer structure of a plurality of layers, in which case, the insulating materials having the same surface layer (bonding surface) may be used.
  • a surface-activated bonding method can be used in which the oxide film on the surface and the adsorption layer of impurities are removed by sputtering or the like, and the cleaned and activated surfaces are brought into contact with each other for bonding. ..
  • a diffusion bonding method or the like in which surfaces are bonded to each other by using both temperature and pressure can be used. In both cases, bonding at the atomic level occurs, so that excellent bonding can be obtained not only electrically but also mechanically.
  • the surfaces treated with hydrophilicity such as oxygen plasma are brought into contact with each other for temporary bonding, and then main bonding is performed by dehydration by heat treatment. Etc. can be used. Since the hydrophilic bonding method also causes bonding at the atomic level, it is possible to obtain mechanically excellent bonding.
  • an insulating layer and a metal layer are mixed on each bonding surface, so for example, a surface activation bonding method and a hydrophilic bonding method may be combined.
  • a method can be used in which the surface is cleaned after polishing, the surface of the metal layer is subjected to an antioxidant treatment, and then a hydrophilic treatment is performed to join the metal layer.
  • the surface of the metal layer may be made of a refractory metal such as Au and subjected to hydrophilic treatment.
  • a joining method other than the above-mentioned method may be used.
  • the element of the layer 563b and the element of the pixel 100 of the layer 563a can be electrically connected.
  • FIG. 21 is a modification of the laminated structure shown in FIG. 19, in which the configuration of the photoelectric conversion device 101 included in the layer 561 and the partial configuration of the layer 563a are different, and the bonded surface is also formed between the layer 561 and the layer 563a. It is a configuration having.
  • the layer 561 has a photoelectric conversion device 101, an insulating layer 661, an insulating layer 662, an insulating layer 664, an insulating layer 665, a conductive layer 685, and a conductive layer 686.
  • the photoelectric conversion device 101 is a pn junction type photodiode, and has a layer 565b corresponding to a p-type region and a layer 565a corresponding to an n-type region.
  • a pn junction type photodiode is formed on a silicon substrate.
  • the photoelectric conversion device 101 is an embedded photodiode, and a thin p-type region (a part of the layer 565b) provided on the surface side (current extraction side) of the layer 565a can suppress dark current and reduce noise. can.
  • the insulating layer 661, the conductive layer 685, and the conductive layer 686 have a function as a bonding layer.
  • the insulating layer 662 has a function as an interlayer insulating film and a flattening film.
  • the insulating layer 664 has a function as an element separation layer.
  • the silicon substrate is provided with a groove for separating pixels, and the insulating layer 665 is provided on the upper surface of the silicon substrate and the groove.
  • the insulating layer 665 By providing the insulating layer 665, it is possible to prevent the carriers generated in the photoelectric conversion device 101 from flowing out to the adjacent pixels.
  • the insulating layer 665 also has a function of suppressing the intrusion of stray light. Therefore, the insulating layer 665 can suppress color mixing.
  • An antireflection film may be provided between the upper surface of the silicon substrate and the insulating layer 665.
  • the insulating layer 664 can be formed by using the LOCOS (LOCOxidation of Silicon) method. Alternatively, it may be formed by using an STI (Shallow Trench Isolation) method or the like.
  • LOCOS LOCxidation of Silicon
  • STI Shallow Trench Isolation
  • an inorganic insulating film such as silicon oxide or silicon nitride, or an organic insulating film such as a polyimide resin or an acrylic resin can be used.
  • the insulating layer 665 may have a multi-layer structure. Further, a space may be provided in a part of the insulating layer 665. The space may have air or a gas such as an inert gas. Further, the space may be in a decompressed state.
  • the layer 565a (n-type region, corresponding to the cathode) of the photoelectric conversion device 101 is electrically connected to the conductive layer 685.
  • the layer 565b (p-type region, corresponding to the anode) is electrically connected to the conductive layer 686.
  • the conductive layer 685 and the conductive layer 686 have a region embedded in the insulating layer 661. Further, the surfaces of the insulating layer 661, the conductive layer 685, and the conductive layer 686 are flattened so that their heights match.
  • an insulating layer 638 is formed on the insulating layer 637. Further, a conductive layer 683 that is electrically connected to one of the source and drain of the transistor 102 and a conductive layer 684 that is electrically connected to the conductive layer 636 are formed.
  • the insulating layer 638, the conductive layer 683, and the conductive layer 684 have a function as a bonding layer.
  • the conductive layer 683 and the conductive layer 684 have a region embedded in the insulating layer 638. Further, the surfaces of the insulating layer 638, the conductive layer 683, and the conductive layer 684 are flattened so that their heights match.
  • the conductive layer 683, the conductive layer 684, the conductive layer 685, and the conductive layer 686 are the same bonded layers as the conductive layer 619 and the conductive layer 639 described above. Further, the insulating layer 638 and the insulating layer 661 are the same bonded layers as the insulating layer 618 and the insulating layer 631 described above.
  • the conductive layer 683 and the conductive layer 685 one of the source or drain of the transistor 102 can be electrically connected to the layer 565a (n-type region, corresponding to the cathode) of the photoelectric conversion device 101. Further, by laminating the conductive layer 684 and the conductive layer 686, the layer 565b (p-type region, corresponding to the anode) of the photoelectric conversion device 101 and the wiring 114 (see FIG. 4) can be electrically connected. Further, by laminating the insulating layer 638 and the insulating layer 661, the layer 561 and the layer 563a can be electrically and mechanically bonded.
  • FIG. 22 is a modification different from the above, and has a configuration in which the transistor 102 is provided on the layer 561.
  • one of the source or drain of the transistor 102 is directly connected to the photoelectric conversion device 101, and the other of the source or drain acts as a node FD.
  • the insulating layer 663 functions as a protective film for the transistor 102.
  • the other side of the source or drain of the transistor 102 included in the layer 561 is electrically connected to the conductive layer 692.
  • one of the source and drain of the transistor 103 included in the layer 563a is electrically connected to the conductive layer 691.
  • the conductive layer 691 and the conductive layer 692 are the same bonded layers as the conductive layer 619 and the conductive layer 639 described above.
  • FIG. 23 is an example of a cross-sectional view of a laminated body having a layer 560, a layer 561, a layer 562, and a layer 563 and having no bonding surface.
  • a Si transistor is provided on the layer 563.
  • An OS transistor is provided on the layer 562. Since the configurations of the layers 563, 561 and 560 are the same as those shown in FIG. 19, the description thereof will be omitted here.
  • Layer 562 is formed on layer 563.
  • Layer 562 has an OS transistor.
  • the transistor 102 and the transistor 103 are shown.
  • the electrical connection between the two is not shown.
  • the layer 562 is provided with an insulating layer 621, an insulating layer 622, an insulating layer 623, an insulating layer 624, an insulating layer 625, an insulating layer 626, and an insulating layer 628. Further, a conductive layer 627 is provided. The conductive layer 627 can be electrically connected to the wiring 114 (see FIG. 4).
  • the insulating layer 621 has a function as a blocking layer.
  • the insulating layer 622, the insulating layer 623, the insulating layer 625, the insulating layer 626, and the insulating layer 628 have functions as an interlayer insulating film and a flattening film.
  • the insulating layer 624 has a function as a protective film.
  • the blocking layer it is preferable to use a film having a function of preventing the diffusion of hydrogen.
  • hydrogen is required to terminate dangling bonds, but hydrogen in the vicinity of the OS transistor becomes one of the factors that generate carriers in the oxide semiconductor layer, which reduces reliability. .. Therefore, it is preferable to provide a hydrogen blocking film between the layer on which the Si device is formed and the layer on which the OS transistor is formed.
  • the blocking film for example, aluminum oxide, aluminum nitride, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria-stabilized zirconia (YSZ) and the like can be used.
  • aluminum oxide, aluminum nitride, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria-stabilized zirconia (YSZ) and the like can be used.
  • the other side of the source or drain of the transistor 103 is electrically connected to the gate of the transistor 105 via a plug. Further, the conductive layer 627 is electrically connected to the wiring 114 (see FIG. 4).
  • One of the source and drain of the transistor 102 is electrically connected to the cathode of the photoelectric conversion device 101 included in the layer 561.
  • the conductive layer 627 is electrically connected to the anode of the photoelectric conversion device 101 included in the layer 561.
  • FIG. 24A shows the details of the OS transistor.
  • the OS transistor shown in FIG. 24A is a self-aligned type in which an insulating layer is provided on a laminate of an oxide semiconductor layer and a conductive layer, and an opening reaching the oxide semiconductor layer is provided to form a source electrode 705 and a drain electrode 706. It is the composition of.
  • the OS transistor may have a channel forming region 708, a source region 703, and a drain region 704 formed in the oxide semiconductor layer, as well as a gate electrode 701 and a gate insulating film 702. At least the gate insulating film 702 and the gate electrode 701 are provided in the opening. An oxide semiconductor layer 707 may be further provided in the opening.
  • the OS transistor may have a self-aligned configuration in which the source region 703 and the drain region 704 are formed in the semiconductor layer using the gate electrode 701 as a mask.
  • FIG. 24C it may be a non-self-aligned top gate type transistor having a region where the source electrode 705 or the drain electrode 706 and the gate electrode 701 overlap.
  • the OS transistor shows a structure having a back gate 735, it may have a structure without a back gate.
  • the back gate 735 may be electrically connected to the front gate of the transistor provided opposite to each other as shown in the cross-sectional view of the transistor in the channel width direction shown in FIG. 24D.
  • FIG. 24D shows a cross section of the transistor B1-B2 of FIG. 24A as an example, but the same applies to transistors having other structures.
  • the back gate 735 may be configured to be able to supply a fixed potential different from that of the front gate.
  • FIG. 25 is a modification of the laminated structure shown in FIG. 23, in which the configuration of the photoelectric conversion device 101 included in the layer 561 and the partial configuration of the layer 562 are different, and a bonded surface is formed between the layer 561 and the layer 562. It is a structure to have.
  • the photoelectric conversion device 101 included in the layer 561 is a pn junction type photodiode, and has the same configuration as that shown in FIG.
  • an insulating layer 648 is formed on the insulating layer 628. Further, a conductive layer 688 electrically connected to one of the source or drain of the transistor 102 and a conductive layer 689 electrically connected to the conductive layer 627 are formed.
  • the insulating layer 648, the conductive layer 688, and the conductive layer 689 have a function as a bonding layer.
  • the conductive layers 688 and 689 have a region embedded in the insulating layer 648. Further, the surfaces of the insulating layer 648 and the conductive layers 683 and 684 are flattened so that their heights match.
  • the conductive layer 688 and the conductive layer 689 are the same bonded layers as the conductive layer 619 and the conductive layer 639 described above.
  • the insulating layer 648 is the same bonded layer as the above-mentioned insulating layer 618 and insulating layer 631.
  • the conductive layer 688 and the conductive layer 685 by laminating the conductive layer 688 and the conductive layer 685, one of the source or drain of the transistor 102 can be electrically connected to the layer 565a (n-type region, corresponding to the cathode) of the photoelectric conversion device. Further, by laminating the conductive layer 689 and the conductive layer 686, the layer 565b (p-type region, corresponding to the anode) of the photoelectric conversion device and the wiring 114 (see FIG. 4) can be electrically connected. Further, by laminating the insulating layer 648 and the insulating layer 661, the layer 561 and the layer 562a can be electrically and mechanically bonded.
  • the polishing process and the bonding process are required multiple times. Therefore, there are problems such as a large number of processes, a need for a dedicated device, a low yield, and a high manufacturing cost. Since the OS transistor can be formed by laminating on the semiconductor substrate on which the device is formed, the bonding process can be reduced.
  • the transistor 102 may be provided on the layer 561 as shown in FIG.
  • FIG. 27A1 is an external perspective view of the upper surface side of the package containing the image sensor chip.
  • the package has a package substrate 410 for fixing the image sensor chip 450 (see FIG. 27A3), a cover glass 420, an adhesive 430 for adhering both, and the like.
  • FIG. 27A2 is an external perspective view of the lower surface side of the package.
  • BGA Ball grid array
  • solder balls are bumps 440.
  • LGA Land grid array
  • PGA Peripheral Component Interconnect
  • FIG. 27A3 is a perspective view of the package shown by omitting a part of the cover glass 420 and the adhesive 430.
  • An electrode pad 460 is formed on the package substrate 410, and the electrode pad 460 and the bump 440 are electrically connected via a through hole.
  • the electrode pad 460 is electrically connected to the image sensor chip 450 by a wire 470.
  • FIG. 27B1 is an external perspective view of the upper surface side of the camera module in which the image sensor chip is housed in a lens-integrated package.
  • the camera module has a package substrate 411 for fixing the image sensor chip 451 (see FIG. 27B3), a lens cover 421, a lens 435, and the like.
  • an IC chip 490 (see FIG. 27B3) having functions such as a drive circuit for an image pickup device and a signal conversion circuit is also provided between the package substrate 411 and the image sensor chip 451 as a SiP (System in package). It has a configuration.
  • FIG. 27B2 is an external perspective view of the lower surface side of the camera module.
  • the lower surface and the side surface of the package substrate 411 have a QFN (Quad flat no-lead package) configuration in which a land 441 for mounting is provided.
  • the configuration is an example, and QFP (Quad flat package) or the above-mentioned BGA may be provided.
  • FIG. 27B3 is a perspective view of the module shown by omitting a part of the lens cover 421 and the lens 435.
  • the land 441 is electrically connected to the electrode pad 461, and the electrode pad 461 is electrically connected to the image sensor chip 451 or the IC chip 490 by a wire 471.
  • the image sensor chip By housing the image sensor chip in the above-mentioned package, it becomes easy to mount it on a printed circuit board or the like, and the image sensor chip can be incorporated into various semiconductor devices and electronic devices.
  • Electronic devices that can use the imaging device according to one aspect of the present invention include a display device, a personal computer, an image storage device or image reproduction device provided with a recording medium, a mobile phone, a game machine including a portable type, and a portable data terminal.
  • Electronic book terminals video cameras, cameras such as digital still cameras, goggles type displays (head mount displays), navigation systems, sound reproduction devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multifunction printers , Automatic cash deposit / payment machine (ATM), vending machine, etc. Specific examples of these electronic devices are shown in FIGS. 28A to 28F.
  • FIG. 28A is an example of a portable information terminal, which includes a housing 981, a display unit 982, an operation button 983, an external connection port 984, a speaker 985, a microphone 986, a camera 987, and the like.
  • the portable information terminal includes a touch sensor on the display unit 982. All operations such as making a phone call or inputting characters can be performed by touching the display unit 982 with a finger or a stylus.
  • An imaging device according to an aspect of the present invention and an operation method thereof can be applied to the portable information terminal.
  • the camera 987 has an imaging device according to one aspect of the present invention, and can acquire distance information of a subject from an image acquired by the camera 987. Based on the distance information, a part of the image acquired by the camera 987 can be processed. For example, image processing that blurs the front and back of the main subject can be performed.
  • FIG. 28B is an information terminal, which includes a housing 911, a display unit 912, a speaker 913, a camera 919, and the like. Information can be input and output by the touch panel function of the display unit 912. In addition, characters and the like can be recognized from the image acquired by the camera 919, and the characters can be output as voice by the speaker 913.
  • An imaging device according to an aspect of the present invention and an operation method thereof can be applied to the portable data terminal.
  • FIG. 28C is a surveillance camera, which has a support base 951, a camera unit 952, a protective cover 953, and the like.
  • the camera unit 952 is provided with a rotation mechanism or the like, and by installing it on the ceiling, it is possible to take an image of the entire surroundings.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to an element for image acquisition in the camera unit.
  • the surveillance camera is an idiomatic name and does not limit its use.
  • a device having a function as a surveillance camera is also called a camera or a video camera.
  • FIG. 28D is a video camera, which includes a first housing 971, a second housing 972, a display unit 973, an operation key 974, a lens 975, a connection unit 976, a speaker 977, a microphone 978, and the like.
  • the operation key 974 and the lens 975 are provided in the first housing 971, and the display unit 973 is provided in the second housing 972.
  • An imaging device according to one aspect of the present invention and an operation method thereof can be applied to the video camera.
  • FIG. 28E is a digital camera, which includes a housing 961, a shutter button 962, a microphone 963, a light emitting unit 967, a lens 965, and the like.
  • An imaging device according to one aspect of the present invention and an operation method thereof can be applied to the digital camera.
  • FIG. 28F is a wristwatch-type information terminal, which has a display unit 932, a housing / wristband 933, a camera 939, and the like.
  • the display unit 932 includes a touch panel for operating the information terminal.
  • the display unit 932 and the housing / wristband 933 have flexibility and are excellent in wearability to the body.
  • An imaging device according to an aspect of the present invention and an operation method thereof can be applied to the information terminal.
  • FIG. 29A illustrates an external view of an automobile as an example of a moving body.
  • the automobile 890 has a plurality of cameras 891 and the like, and can acquire information on the front, rear, left, right, and above of the automobile 890.
  • An image pickup apparatus according to an aspect of the present invention and an operation method thereof can be applied to the camera 891.
  • the automobile 890 is equipped with various sensors (not shown) such as an infrared radar, a millimeter wave radar, and a laser radar.
  • the automobile 890 can analyze the images acquired by the camera 891 in a plurality of imaging directions 892, determine the surrounding traffic conditions such as the presence or absence of guardrails and pedestrians, and perform automatic driving. It can also be used in systems for road guidance, danger prediction, and the like.
  • the obtained image data is subjected to arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for security purposes, etc.), and object recognition. It can perform processing such as (purpose of automatic operation, etc.), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, and reduction of reflection reflection.
  • arithmetic processing such as a neural network to increase the resolution of the image, reduce image noise, face recognition (for security purposes, etc.), and object recognition. It can perform processing such as (purpose of automatic operation, etc.), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, and reduction of reflection reflection.
  • the automobile is described as an example of the moving body, but the automobile may be an automobile having an internal combustion engine, an electric vehicle, a hydrogen vehicle, or the like.
  • the moving body is not limited to the automobile.
  • moving objects trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets) and the like can be mentioned, and the computer of one aspect of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be added.

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Abstract

画像処理機能を有する撮像装置を提供する。 複数の画素を有する撮像装置とする。画素は、ｎフレーム目（ｎは２以上の整数）に取得された画像データに第１の重みを与えて、ｎフレーム目の第１のデータを生成する機能を有する。画素は、ｎ－１フレーム目に取得された画像データに第２の重みを与えて、ｎ－１フレーム目の第１のデータを生成する機能を有する。また、画素は、ｎ－１フレーム目の第１のデータと、ｎフレーム目の第１のデータを足し合わせて第２のデータを生成する機能を有する。

Description

撮像装置
　本発明の一態様は、撮像装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野として、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
　基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
　撮像装置に演算機能を付加する技術が特許文献２に開示されている。
特開２０１１−１１９７１１号公報 特開２０１６−１２３０８７号公報
　携帯機器などに搭載される撮像装置では、高解像度の画像を取得できる機能が一般的に備えられている。次世代においては、撮像装置にさらに知的な機能を搭載することが求められている。
　画像データの圧縮、画像認識などは、現状では撮像装置で撮像された画像データが、撮像装置の外部に取り出されて処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷および消費電力も低減することができる。
　動画で滑らかな動きを表現するには、フレームレートを高めることが好ましい。一方で、画素数が多いほど水平期間が短くなるため、単純にフレームレートを高めることは困難である。そのため、実画像のフレーム間を補間する画像（補間画像）を生成する技術が用いられることがある。ただし、実画像を取得するフレームレートがある程度高い場合は、補間画像を生成する時間の確保が困難となりやすい。
　上記に鑑み、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、フレーム間を補間する画像を生成することができる撮像装置を提供することを目的の一つとする。または、高品質な動画を撮像することができる撮像装置を提供することを目的の一つとする。または、ニューラルネットワークの一部の要素として機能する撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、複数の画素を有する撮像装置である。それぞれの画素は、ｎフレーム目（ｎは２以上の整数）に取得された画像データに第１の重みを与えて、ｎフレーム目の第１のデータを生成する機能を有する。画素は、ｎ−１フレーム目に取得された画像データに第２の重みを与えて、ｎ−１フレーム目の第１のデータを生成する機能を有する。また、画素は、ｎ−１フレーム目の第１のデータと、ｎフレーム目の第１のデータを足し合わせて第２のデータを生成する機能を有する。
　本発明の一態様は、複数の画素と、複数の第１の回路と、を有する撮像装置である。画素は、マトリクス状に配置される。第１の回路は、列方向に配置される複数の画素と電気的に接続される。画素は、第２の回路と、第３の回路と、を有する。第２の回路または第３の回路の一方は、ｎフレーム目（ｎは２以上の整数）に取得された画像データに第１の重みを与えて、ｎフレーム目の第１のデータを生成する機能を有する。第２の回路または第３の回路の他方は、ｎ−１フレーム目に取得された画像データに第２の重みを与えて、ｎ−１フレーム目の第１のデータを生成する機能を有する。さらに、画素は、ｎ−１フレーム目の第１のデータと、ｎフレーム目の第１のデータを足し合わせて第２のデータを生成する機能を有する。第１の回路は、画素がそれぞれ生成する第２のデータの和に相当する第３のデータを生成する機能を有する。
　前述の撮像装置において、画素は、光電変換デバイスと、第１のトランジスタと、を有することが好ましい。第２の回路及び第３の回路はそれぞれ、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１のキャパシタと、を有する。光電変換デバイスの一方の電極は、第２のトランジスタのソースまたはドレインの一方と電気的に接続される。第２のトランジスタのソースまたはドレインの他方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続される。第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのゲートと電気的に接続される。第４のトランジスタのゲートは、第１のキャパシタの一方の電極と電気的に接続される。第１のキャパシタの他方の電極は、第５のトランジスタのソースまたはドレインの一方と電気的に接続される。第４のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソースまたはドレインの一方と電気的に接続される。第１のトランジスタのソースまたはドレインの他方は、第１の回路と電気的に接続される。
　前述の撮像装置において、第５のトランジスタの他方は、第１の配線と電気的に接続されることが好ましい。第１の配線は、第１の重みに相当する電位または第２の重みに相当する電位のいずれかが供給される。
　前述の撮像装置において、画素は、光電変換デバイスと、第１のトランジスタと、を有することが好ましい。第２の回路及び第３の回路はそれぞれ、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１のキャパシタと、を有する。光電変換デバイスの一方の電極は、第２のトランジスタのソースまたはドレインの一方と電気的に接続される。第２のトランジスタのソースまたはドレインの他方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続される。第３のトランジスタのソースまたはドレインの一方は、第４のトランジスタのゲートと電気的に接続される。第４のトランジスタのゲートは、第１のキャパシタの一方の電極と電気的に接続される。第４のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソースまたはドレインの一方と電気的に接続される。第１のトランジスタのソースまたはドレインの他方は、第１の回路と電気的に接続される。第４のトランジスタは、バックゲートを有する。
　前述の撮像装置において、バックゲートは、第１の配線と電気的に接続されることが好ましい。第１の配線は、第１の重みに相当する電位または第２の重みに相当する電位のいずれかが供給される。
　前述の撮像装置において、第１の回路は、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタと、第２のキャパシタと、を有することが好ましい。第２のキャパシタの一方の電極は、複数の画素と電気的に接続される。第２のキャパシタの一方の電極は、第６のトランジスタと電気的に接続される。第２のキャパシタの他方の電極は、第７のトランジスタのソースまたはドレインの一方と電気的に接続される。第７のトランジスタのソースまたはドレインの一方は、第８のトランジスタのゲートと電気的に接続される。第８のトランジスタのソースまたはドレインの一方は、第９のトランジスタのソースまたはドレインの一方と電気的に接続される。第９のトランジスタのソースまたはドレインの一方は、第１０のトランジスタのソースまたはドレインの一方と電気的に接続される。
　前述の撮像装置において、画素および第１の回路が有するトランジスタのいずれか一または複数は、チャネル形成領域に金属酸化物を有することが好ましい。金属酸化物は、Ｉｎと、Ｚｎと、元素Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有する。
　前述の撮像装置において、画素および第１の回路が有するトランジスタのいずれか一または複数は、チャネル形成領域にシリコンを有することが好ましい。
　本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。または、フレーム間を補間する画像を生成することができる撮像装置を提供することができる。または、高品質な動画を撮像することができる撮像装置を提供することができる。または、ニューラルネットワークの一部の要素として機能する撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
図１は、撮像装置を説明するブロック図である。
図２は、画素ブロックおよび回路を説明する図である。
図３は、画素ブロックを説明する図である。
図４は、画素を説明する図である。
図５は、撮像装置の動作を説明する概要図である。
図６は、撮像装置の動作を説明する概要図である。
図７は、画素ブロックおよび回路の動作を説明するタイミングチャートである。
図８は、画素ブロックおよび回路の動作を説明するタイミングチャートである。
図９は、画素ブロックおよび回路の動作を説明するタイミングチャートである。
図１０は、画素ブロックおよび回路の動作を説明するタイミングチャートである。
図１１は、画素ブロックおよび回路の動作を説明するタイミングチャートである。
図１２は、画素ブロックおよび回路の動作を説明するタイミングチャートである。
図１３は、画素を説明する図である。
図１４Ａ、図１４Ｂは、回路を説明する図である。
図１５は、メモリセルを説明する図である。
図１６Ａ、図１６Ｂは、ニューラルネットワークの構成例を示す図である。
図１７Ａ乃至図１７Ｄは、撮像装置の画素の構成を説明する図である。
図１８Ａ乃至図１８Ｃは、光電変換デバイスの構成を説明する図である。
図１９は、画素を説明する断面図である。
図２０Ａ乃至図２０Ｃは、Ｓｉトランジスタを説明する図である。
図２１は、画素を説明する断面図である。
図２１は、画素を説明する断面図である。
図２３は、画素を説明する断面図である。
図２４Ａ乃至図２４Ｄは、ＯＳトランジスタを説明する図である。
図２５は、画素を説明する断面図である。
図２６Ａ乃至図２６Ｃは、画素を説明する斜視図（断面図）である。
図２７Ａ１乃至図２７Ａ３、図２７Ｂ１乃至図２７Ｂ３は、撮像装置を収めたパッケージ、モジュールの斜視図である。
図２８Ａ乃至図２８Ｆは、電子機器を説明する図である。
図２９は、自動車を説明する図である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
　回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。
　一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が一つまたは複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。
（実施の形態１）
　本実施の形態では、画像処理を行うことができる撮像装置について、図面を参照して説明する。
　本発明の一態様は、画像処理などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ（画像データ）を画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータを取り出す機能を有する。また、複数の画素から出力される当該データを加算する機能（積和演算機能）を有する。
　さらに、画素から取り出した当該データを撮像装置の内部または外部に設けられたニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。本発明の一態様である撮像装置は、膨大な画像データをアナログデータの状態で画素に保持し、かつ画素内で演算することができるため、効率良く処理を行うことができる。
　本発明の一態様は、フレーム間を補間する画像（補間画像）を生成する機能を備えた撮像装置である。当該撮像装置において、画素は、ｎフレーム目において、ｎフレーム目に撮像することで取得された画像データに任意の重みを与えて、ｎフレーム目の第１のデータを生成する機能を有する。また、画素は、ｎ−１フレーム目に撮像することで取得された画像データを保持する機能を有し、ｎフレーム目において、ｎ−１フレーム目に取得された画像データに任意の重みを与えて、ｎ−１フレーム目の第１のデータを生成する機能を有する。さらに、画素は、ｎ−１フレーム目の第１のデータと、ｎフレーム目の第１のデータを足し合わせて第２のデータを生成する機能を有する。第２のデータは、例えば、フレーム間を補間する画像データとして好適に用いることができる。
＜撮像装置＞
　本発明の一態様である撮像装置のブロック図を、図１に示す。撮像装置は、画素アレイ３００と、回路２０１と、回路３０１と、回路３０２と、回路３０３と、回路３０４と、回路３０５と、を有する。なお、回路２０１、回路３０１、回路３０２、回路３０３、および回路３０４、および回路３０５の一以上は、画素アレイ３００と重なる領域を有していてもよい。当該構成とすることで、撮像装置の面積を小さくすることができる。
　なお、本発明の一態様の撮像装置では、回路２０１および回路３０１乃至回路３０５が有する機能のうち、２つ以上の機能を有する回路を代替して用いてもよい。また、回路２０１および回路３０１乃至回路３０５以外の回路を用いてもよい。また、回路２０１および回路３０１乃至回路３０５が有する機能のうち、一つ以上がソフトウェアによる動作で置き換えられてもよい。また、回路２０１および回路３０１乃至回路３０５のうち、一部の回路は、撮像装置の外部にあってもよい。
　画素アレイ３００は、撮像機能および演算機能を有することができる。回路２０１及び回路３０１はそれぞれ、演算機能を有することができる。回路３０２は、演算機能またはデータ変換機能を有することができ、データを配線３１１に出力することができる。回路３０３及び回路３０４はそれぞれ、選択機能を有することができる。回路３０５は、画素に電位（重みなど）を供給する機能を有することができる。なお、選択機能を有する回路には、シフトレジスタまたはデコーダなどを用いることができる。
　画素アレイ３００は、マトリクス状に配置された複数の画素ブロック２００を有する。回路２０１は、列方向に配置される複数の画素ブロック２００と電気的に接続される。それぞれの画素ブロック２００は配線１１３を介して回路２０１と電気的に接続される。
　画素ブロック２００のブロック図を、図２に示す。図２では、回路２０１の回路図も併せて示している。画素ブロック２００は、マトリクス状に配置された複数の画素１００を有し、それぞれの画素１００は、配線１１３を介して回路２０１と電気的に接続される。なお、回路２０１は画素ブロック２００内に設けることもできる。
　画素１００は、画像データの取得および画像データと重み係数とを加算したデータを生成する機能を有する。なお、図２では、画素ブロック２００が有する画素１００の数を３行３列としているが、本発明の一態様はこれに限らない。画素ブロック２００が有する画素数は、例えば、２行２列、４行４列などとすることができる。または、水平方向と垂直方向の画素数が異なっていてもよい。また、一部の画素を隣り合う画素ブロックで共有してもよい。
　例えば、図３に示す構成とすれば、画素ブロック２００が有する画素１００の数を可変させることができる。図３は、［ｑ−１］行乃至［ｑ＋１］行、［ｐ−１］列乃至［ｐ＋１］列（ｐ、ｑは２以上の整数）に配置された複数の画素１００を示している。各画素１００内には選択スイッチが設けられ、当該選択スイッチは、行配線ＲＬ［ｑ−１］乃至ＲＬ［ｑ＋１］に供給される選択信号によって“ＯＮ”、“ＯＦＦ”が制御される。当該選択スイッチは、列配線ＣＬ［ｐ−１］乃至ＣＬ［ｐ＋１］のいずれかと電気的に接続される。また、少なくとも列配線のいずれか一つ以上は、回路２０１と電気的に接続される。
　列配線ＣＬ［ｐ−１］とＣＬ［ｐ］との間には導通スイッチＳＷ［ｐ−１］が設けられ、列配線ＣＬ［ｐ］とＣＬ［ｐ＋１］との間には導通スイッチＳＷ［ｐ］が設けられる。当該導通スイッチは、信号線Ｇ１、信号線Ｇ２に供給される選択信号によって“ＯＮ”、“ＯＦＦ”が制御される。当該選択スイッチが“ＯＮ”することにより、隣り合う列配線を導通させることができる。
　例えば、行配線ＲＬ［ｑ−１］、ＲＬ［ｑ］に選択スイッチを“ＯＮ”する信号を供給し、信号線Ｇ１に導通スイッチＳＷ［ｐ−１］を“ＯＮ”する信号を供給すると、２行２列の画素１００（画素１００［ｑ−１，ｐ−１］、画素１００［ｑ−１，ｐ］、画素１００［ｑ，ｐ−１］、画素１００［ｑ，ｐ］）が選択される。また、列配線ＣＬ［ｐ−１］と、列配線ＣＬ［ｐ］が導通する。したがって、上記２行２列の画素１００と回路２０１が電気的に接続されることになる。
　さらに、行配線ＲＬ［ｑ＋１］に選択スイッチを“ＯＮ”する信号を供給し、信号線Ｇ２に導通スイッチＳＷ［ｐ］を“ＯＮ”する信号を供給すると、３行３列の画素１００が回路２０１に電気的に接続されることになる。
　画素ブロック２００および回路２０１は、積和演算回路として動作させることができる。
＜画素回路の構成例１＞
　画素１００の回路図を、図４に示す。画素１００は、光電変換デバイス１０１と、回路１３０ａ、回路１３０ｂ及びトランジスタ１０８を有する。光電変換デバイス１０１は、回路１３０ａを介して、トランジスタ１０８と電気的に接続される。また、光電変換デバイス１０１は、回路１３０ｂを介して、トランジスタ１０８と電気的に接続される。
　光電変換デバイス１０１は、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを好適に用いることができる。
　回路１３０ａ及び回路１３０ｂはそれぞれ、光電変換デバイス１０１で取得された画像の画像データにフィルタを用いて重みを与えることで第１のデータを生成し、第１のデータを保持する機能を有する。ｎフレーム目において、回路１３０ａ及び回路１３０ｂの一方は、ｎフレーム目（ｎは２以上の整数）に取得された画像データにフィルタを用いて重みを与え、ｎフレーム目の第１のデータを生成する機能を有する。ｎフレーム目において、回路１３０ａ及び回路１３０ｂの他方は、保持しているｎ−１フレーム目の画像データにフィルタを用いて重みを与え、ｎ−１フレーム目の第１のデータを生成する機能を有する。
　本発明の一態様である撮像装置は、ｎフレーム目に取得された画像データから生成したｎフレーム目の第１のデータと、ｎ−１フレーム目に取得された画像データから生成したｎ−１フレーム目の第１のデータから、第２のデータを生成できる。第２のデータは、例えば、フレーム間を補間する画像データとして好適に用いることができる。
　本発明の一態様である撮像装置の動作の概念図を、図５に示す。図５では、一例としてｎフレーム目乃至ｎ＋２フレーム目の３フレーム分の動作を示している。
　ｎフレーム目において、光電変換デバイス１０１を動作させ、画像データＩＭｎを取得する。ｎフレーム目において、回路１３０ｂは、画像データＩＭｎに第２のフィルタＦＬ２１を用いて重みを与え、第１のデータＩＭｎ＊ＦＬ２１を生成する。ｎフレーム目において、回路１３０ａは、保持しているｎ−１フレーム目に取得された画像データＩＭｎ−１に第１のフィルタＦＬ１１を用いて重みを与え、第１のデータＩＭｎ−１＊ＦＬ１１を生成する。そして、ｎ−１フレーム目の第１のデータＩＭｎ−１＊ＦＬ１１に、ｎフレーム目の第１のデータＩＭｎ＊ＦＬ２１が加算され、第２のデータ（ＩＭｎ−１＊ＦＬ１１）＋（ＩＭｎ＊ＦＬ２１）が生成される。生成された第２のデータ（ＩＭｎ−１＊ＦＬ１１）＋（ＩＭｎ＊ＦＬ２１）は、画素１００から出力される。
　ｎフレーム目において、ｎフレーム目に取得した画像データＩＭｎには第２のフィルタＦＬ２１を用いて重みを与え、１つ前のフレームであるｎ−１フレーム目に取得した画像データＩＭｎ−１には第１のフィルタＦＬ１１を用いて重みを与える。
　なお、本明細書等において、画像データにフィルタを用いて重みを与えることで生成される第１のデータを、“＊”を用いて記す場合がある。例えば、画像データＩＭｎに第１のフィルタＦＬ１１を用いて重みを与えることにより生成した第１のデータを、第１のデータＩＭｎ＊ＦＬ１１と記す場合がある。また、第１のデータから生成される第２のデータを、“＋”を用いて記す場合がある。例えば、第１のデータＩＭｎ＊ＦＬ１１に、第１のデータＩＭｎ＋１＊ＦＬ２１を加算することにより生成される第２のデータを、第２のデータ（ＩＭｎ＊ＦＬ１１）＋（ＩＭｎ＋１＊ＦＬ２１）と記す場合がある。
　ｎ＋１フレーム目において、光電変換デバイス１０１を動作させ、画像データＩＭｎ＋１を取得する。ｎ＋１フレーム目において、回路１３０ａは、画像データＩＭｎ＋１に第２のフィルタＦＬ２１を用いて重みを与え、第１のデータＩＭｎ＋１＊ＦＬ２１を生成する。ｎ＋１フレーム目において、回路１３０ｂは、保持しているｎフレーム目に取得された画像データＩＭｎに第１のフィルタＦＬ１１を用いて重みを与え、第１のデータＩＭｎ＊ＦＬ１１を生成する。そして、ｎフレーム目の第１のデータＩＭｎ＊ＦＬ１１に、ｎ＋１フレーム目の第１のデータＩＭｎ＋１＊ＦＬ２１が加算され、第２のデータ（ＩＭｎ＊ＦＬ１１）＋（ＩＭｎ＋１＊ＦＬ２１）が生成される。生成された第２のデータ（ＩＭｎ＊ＦＬ１１）＋（ＩＭｎ＋１＊ＦＬ２１）は、画素１００から出力される。
　ｎ＋１フレーム目において、ｎ＋１フレーム目に取得した画像データＩＭｎ＋１には第２のフィルタＦＬ２１を用いて重みを与え、１つ前のフレームであるｎフレーム目に取得した画像データＩＭｎには第１のフィルタＦＬ１１を用いて重みを与える。
　ｎ＋２フレーム目において、光電変換デバイス１０１を動作させ、画像データＩＭｎ＋２を取得する。ｎ＋２フレーム目において、回路１３０ｂは、画像データＩＭｎ＋２に第２のフィルタＦＬ２１を用いて重みを与え、第１のデータＩＭｎ＋２＊ＦＬ２１を生成する。ｎ＋２フレーム目において、回路１３０ａは、保持しているｎ＋１フレーム目に取得された画像データＩＭｎ＋１に第１のフィルタＦＬ１１を用いて重みを与え、第１のデータＩＭｎ＋１＊ＦＬ１１を生成する。そして、ｎ＋１フレーム目の第１のデータＩＭｎ＋１＊ＦＬ１１に、ｎ＋２フレーム目の第１のデータＩＭｎ＋２＊ＦＬ２１が加算され、第２のデータ（ＩＭｎ＋１＊ＦＬ１１）＋（ＩＭｎ＋２＊ＦＬ２１）が生成される。生成された第２のデータ（ＩＭｎ＋１＊ＦＬ１１）＋（ＩＭｎ＋２＊ＦＬ２１）は、画素１００から出力される。
　ｎ＋２フレーム目において、ｎ＋２フレーム目に取得した画像データＩＭｎ＋２には第２のフィルタＦＬ２１を用いて重みを与え、１つ前のフレームであるｎ＋１フレーム目に取得した画像データＩＭｎ＋１には第１のフィルタＦＬ１１を用いて重みを与える。
　いずれのフレームにおいても、当該フレームで取得した画像データには第２のフィルタＦＬ２１を用いて重みを与え、１つ前のフレームで取得した画像データには第１のフィルタＦＬ１１を用いて重みを与える。
　以降のフレームについても、前述と同様の動作を行うことができる。
　ここで、第１のフィルタＦＬ１１及び第２のフィルタＦＬ２１のサイズ（画素数）はそれぞれ、例えば、２行２列、３行３列また４行４列とすることができる。第１のフィルタＦＬ１１及び第２のフィルタＦＬ２１のサイズ（画素数）はそれぞれ、水平方向と垂直方向で異なっていてもよい。第１のフィルタＦＬ１１及び第２のフィルタＦＬ２１のサイズ（画素数）は、画素ブロック２００が有する画素数と同じとすることができる。例えば、画素ブロック２００が有する画素数を３行３列とする場合は、３行３列の第１のフィルタＦＬ１１及び第２のフィルタＦＬ２１を用いることができる。また、第１のフィルタＦＬ１１と第２のフィルタＦＬ２１は、それぞれが有する要素（重み）を同じ構成としてもよく、異なる構成としてもよい。
　図５では、回路１３０ａ及び回路１３０ｂでそれぞれ、１種類のフィルタを用いる例を示したが、本発明の一態様はこれに限られない。回路１３０ａ及び回路１３０ｂでそれぞれ、複数種類のフィルタを用いてもよい。複数種類のフィルタを用いる場合は、それぞれが有する要素（重み）を異なる構成とすることができる。要素（重み）が異なる複数種類のフィルタを用いることにより、取得した画像データに対して複数種類の特徴量を抽出でき、高精度な画像処理を行うことができる。例えば、第２のデータを、フレーム間を補間する画像データに用いることで、滑らかな動画とすることができ、高品質な動画を撮像できる撮像装置とすることができる。特にフレーム周波数が低い場合においても、滑らかな動画とすることができる。
　回路１３０ａ及び回路１３０ｂでそれぞれ３種類のフィルタを用いる例を、図６に示す。図６では、一例としてｎフレーム目乃至ｎ＋２フレーム目の３フレーム分の動作を示している。
　ｎフレーム目において、光電変換デバイス１０１を動作させ、画像データＩＭｎを取得する。ｎフレーム目において、回路１３０ｂは、画像データＩＭｎに第２のフィルタＦＬ２１、第４のフィルタＦＬ２２及び第６のフィルタＦＬ２３を用いて重みを与え、第１のデータＩＭｎ＊ＦＬ２１、第１のデータＩＭｎ＊ＦＬ２２、及び第１のデータＩＭｎ＊ＦＬ２３を生成する。ｎフレーム目において、回路１３０ａは、保持しているｎ−１フレーム目に取得された画像データＩＭｎ−１に第１のフィルタＦＬ１１、第３のフィルタＦＬ１２及び第５のフィルタＦＬ１３を用いて重みを与え、第１のデータＩＭｎ−１＊ＦＬ１１、第１のデータＩＭｎ−１＊ＦＬ１２、及び第１のデータＩＭｎ−１＊ＦＬ１３を生成する。
　ｎ−１フレーム目の第１のデータＩＭｎ−１＊ＦＬ１１に、ｎフレーム目の第１のデータＩＭｎ＊ＦＬ２１が加算され、第２のデータ（ＩＭｎ−１＊ＦＬ１１）＋（ＩＭｎ＊ＦＬ２１）が生成される。ｎ−１フレーム目の第１のデータＩＭｎ−１＊ＦＬ１２に、ｎフレーム目の第１のデータＩＭｎ＊ＦＬ２２が加算され、第２のデータ（ＩＭｎ−１＊ＦＬ１２）＋（ＩＭｎ＊ＦＬ２２）が生成される。ｎ−１フレーム目の第１のデータＩＭｎ−１＊ＦＬ１３に、ｎフレーム目の第１のデータＩＭｎ＊ＦＬ２３が加算され、第２のデータ（ＩＭｎ−１＊ＦＬ１３）＋（ＩＭｎ＊ＦＬ２３）が生成される。生成された第２のデータ（ＩＭｎ−１＊ＦＬ１１）＋（ＩＭｎ＊ＦＬ２１）、第２のデータ（ＩＭｎ−１＊ＦＬ１２）＋（ＩＭｎ＊ＦＬ２２）、及び第２のデータ（ＩＭｎ−１＊ＦＬ１３）＋（ＩＭｎ＊ＦＬ２３）は、画素１００から出力される。
　ｎフレーム目において、ｎフレーム目に取得した画像データＩＭｎには第２のフィルタＦＬ２１、第４のフィルタＦＬ２２、及び第６のフィルタＦＬ２３を用いて重みを与え、１つ前のフレームであるｎ−１フレーム目に取得した画像データＩＭｎ−１には第１のフィルタＦＬ１１、第３のフィルタＦＬ１２、及び第５のフィルタＦＬ１３を用いて重みを与える。
　ｎ＋１フレーム目において、光電変換デバイス１０１を動作させ、画像データＩＭｎ＋１を取得する。ｎ＋１フレーム目において、回路１３０ａは、画像データＩＭｎ＋１に第２のフィルタＦＬ２１、第４のフィルタＦＬ２２及び第６のフィルタＦＬ２３を用いて重みを与え、第１のデータＩＭｎ＋１＊ＦＬ２１、第１のデータＩＭｎ＋１＊ＦＬ２２、及び第１のデータＩＭｎ＋１＊ＦＬ２３を生成する。ｎ＋１フレーム目において、回路１３０ｂは、保持しているｎフレーム目に取得された画像データＩＭｎに第１のフィルタＦＬ１１、第３のフィルタＦＬ１２及び第５のフィルタＦＬ１３を用いて重みを与え、第１のデータＩＭｎ＊ＦＬ１１、第１のデータＩＭｎ＊ＦＬ１２、及び第１のデータＩＭｎ＊ＦＬ１３を生成する。
　ｎフレーム目の第１のデータＩＭｎ＊ＦＬ１１に、ｎ＋１フレーム目の第１のデータＩＭｎ＋１＊ＦＬ２１が加算され、第２のデータ（ＩＭｎ＊ＦＬ１１）＋（ＩＭｎ＋１＊ＦＬ２１）が生成される。ｎフレーム目の第１のデータＩＭｎ＊ＦＬ１２に、ｎ＋１フレーム目の第１のデータＩＭｎ＋１＊ＦＬ２２が加算され、第２のデータ（ＩＭｎ＊ＦＬ１２）＋（ＩＭｎ＋１＊ＦＬ２２）が生成される。ｎフレーム目の第１のデータＩＭｎ＊ＦＬ１３に、ｎ＋１フレーム目の第１のデータＩＭｎ＋１＊ＦＬ２３が加算され、第２のデータ（ＩＭｎ＊ＦＬ１３）＋（ＩＭｎ＋１＊ＦＬ２３）が生成される。生成された第２のデータ（ＩＭｎ＊ＦＬ１１）＋（ＩＭｎ＋１＊ＦＬ２１）、第２のデータ（ＩＭｎ＊ＦＬ１２）＋（ＩＭｎ＋１＊ＦＬ２２）、及び第２のデータ（ＩＭｎ＊ＦＬ１３）＋（ＩＭｎ＋１＊ＦＬ２３）は、画素１００から出力される。
　ｎ＋１フレーム目において、ｎ＋１フレーム目に取得した画像データＩＭｎ＋１には第２のフィルタＦＬ２１、第４のフィルタＦＬ２２、及び第６のフィルタＦＬ２３を用いて重みを与え、１つ前のフレームであるｎフレーム目に取得した画像データＩＭｎには第１のフィルタＦＬ１１、第３のフィルタＦＬ１２、及び第５のフィルタＦＬ１３を用いて重みを与える。
　ｎ＋２フレーム目において、光電変換デバイス１０１を動作させ、画像データＩＭｎ＋２を取得する。ｎ＋２フレーム目において、回路１３０ｂは、画像データＩＭｎ＋２に第２のフィルタＦＬ２１、第４のフィルタＦＬ２２及び第６のフィルタＦＬ２３を用いて重みを与え、第１のデータＩＭｎ＋２＊ＦＬ２１、第１のデータＩＭｎ＋２＊ＦＬ２２、及び第１のデータＩＭｎ＋２＊ＦＬ２３を生成する。ｎ＋２フレーム目において、回路１３０ａは、保持しているｎ＋１フレーム目に取得された画像データＩＭｎ＋１に第１のフィルタＦＬ１１、第３のフィルタＦＬ１２及び第５のフィルタＦＬ１３を用いて重みを与え、第１のデータＩＭｎ＋１＊ＦＬ１１、第１のデータＩＭｎ＋１＊ＦＬ１２、及び第１のデータＩＭｎ＋１＊ＦＬ１３を生成する。
　ｎ＋１フレーム目の第１のデータＩＭｎ＋１＊ＦＬ１１に、ｎ＋２フレーム目の第１のデータＩＭｎ＋２＊ＦＬ２１が加算され、第２のデータ（ＩＭｎ＋１＊ＦＬ１１）＋（ＩＭｎ＋２＊ＦＬ１２）が生成される。ｎ＋１フレーム目の第１のデータＩＭｎ＋１＊ＦＬ１２に、ｎ＋２フレーム目の第１のデータＩＭｎ＋２＊ＦＬ２２が加算され、第２のデータ（ＩＭｎ＋１＊ＦＬ１２）＋（ＩＭｎ＋２＊ＦＬ１２）が生成される。ｎ＋１フレーム目の第１のデータＩＭｎ＋１＊ＦＬ１３に、ｎ＋２フレーム目の第１のデータＩＭｎ＋２＊ＦＬ２３が加算され、第２のデータ（ＩＭｎ＋１＊ＦＬ１３）＋（ＩＭｎ＋２＊ＦＬ２３）が生成される。生成された第２のデータ（ＩＭｎ＋１＊ＦＬ１１）＋（ＩＭｎ＋２＊ＦＬ２１）、第２のデータ（ＩＭｎ＋１＊ＦＬ１２）＋（ＩＭｎ＋２＊ＦＬ２２）、及び第２のデータ（ＩＭｎ＋１＊ＦＬ１３）＋（ＩＭｎ＋２＊ＦＬ２３）は、画素１００から出力される。
　ｎ＋２フレーム目において、ｎ＋２フレーム目に取得した画像データＩＭｎ＋２には第２のフィルタＦＬ２１、第４のフィルタＦＬ２２、及び第６のフィルタＦＬ２３を用いて重みを与え、１つ前のフレームであるｎ＋１フレーム目に取得した画像データＩＭｎ＋１には第１のフィルタＦＬ１１、第３のフィルタＦＬ１２、及び第５のフィルタＦＬ１３を用いて重みを与える。
　いずれのフレームにおいても、当該フレームで取得した画像データには第２のフィルタＦＬ２１、第４のフィルタＦＬ２２、及び第６のフィルタＦＬ２３を用いて重みを与え、１つ前のフレームで取得した画像データには第１のフィルタＦＬ１１、第３のフィルタＦＬ１２、及び第５のフィルタＦＬ１３を用いて重みを与える。
　以降のフレームについても、前述と同様の動作を行うことができる。
　回路１３０ａ及び回路１３０ｂの構成について、図４を用いて説明する。
　回路１３０ａは、トランジスタ１０２ａと、トランジスタ１０３ａと、キャパシタ１０４ａと、トランジスタ１０５ａと、トランジスタ１０６ａと、を有する。光電変換デバイス１０１の一方の電極は、トランジスタ１０２ａのソースまたはドレインの一方と電気的に接続される。トランジスタ１０２ａのソースまたはドレインの他方は、トランジスタ１０３ａのソースまたはドレインの一方、キャパシタ１０４ａの一方の電極、およびトランジスタ１０５ａのゲートと電気的に接続される。トランジスタ１０５ａのソースまたはドレインの一方は、トランジスタ１０８のソースまたはドレインの一方と電気的に接続される。キャパシタ１０４ａの他方の電極は、トランジスタ１０６ｂのソースまたはドレインの一方と電気的に接続される。
　光電変換デバイス１０１の他方の電極は、配線１１４と電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１１３と電気的に接続される。トランジスタ１０８のゲートは、配線１２２と電気的に接続される。
　トランジスタ１０２ａのゲートは、配線１１６ａと電気的に接続される。トランジスタ１０３ａのソースまたはドレインの他方は、配線１１５ａに電気的に接続される。トランジスタ１０３ａのゲートは、配線１１７ａと電気的に接続される。トランジスタ１０５ａのソースまたはドレインの他方は、配線１１９ａと電気的に接続される。トランジスタ１０６ａのソースまたはドレインの他方は、配線１１１ａと電気的に接続される。トランジスタ１０６ａのゲートは、配線１１２ａと電気的に接続される。
　ここで、トランジスタ１０２ａのソースまたはドレインの他方と、トランジスタ１０３ａのソースまたはドレインの一方と、キャパシタ１０４ａの一方の電極と、トランジスタ１０５ａのゲートとの電気的な接続点をノードＮＤａとする。
　配線１１４及び配線１１５ａはそれぞれ、電源線としての機能を有することができる。例えば、配線１１４は低電位電源線、配線１１５ａは高電位電源線として機能させることができる。配線１１２ａ、配線１１６ａ、配線１１７ａ、配線１２２は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１１ａは、画素１００に重み係数に相当する電位を供給する配線として機能させることができる。配線１１３は、画素１００と回路２０１とを電気的に接続する配線として機能させることができる。配線１１９ａは、低電位電源線（例えば、ＧＮＤ配線）として機能させることができる。
　なお、配線１１３には、増幅回路、またはゲイン調整回路が電気的に接続されていてもよい。
　トランジスタ１０２ａは、ノードＮＤａの電位を制御する機能を有することができる。トランジスタ１０３ａは、ノードＮＤａの電位を初期化する機能を有することができる。トランジスタ１０５ａは、ノードＮＤａの電位に応じて回路２０１が流す電流（配線２１７から配線１１９ａへ流れる電流）を制御する機能を有することができる。トランジスタ１０６ａは、ノードＮＤａに重み係数に相当する電位を供給する機能を有することができる。トランジスタ１０８は、画素を選択する機能を有することができる。
　図４において、光電変換デバイス１０１が有する一対の電極の接続の向きを逆にしてもよい。この場合、配線１１４は高電位電源線、配線１１５ａは低電位電源線として機能させればよい。
　トランジスタ１０２ａ、トランジスタ１０３ａには、チャネル形成領域に金属酸化物を用いたトランジスタ（ＯＳトランジスタ）を用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて低い特性を有する。トランジスタ１０２ａ、トランジスタ１０３ａにＯＳトランジスタを用いることによって、ノードＮＤａで電荷を保持できる期間を極めて長くすることができる。また、回路構成、及び動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ノードＮＤａに画像データを保持させつつ、当該画像データを用いた複数回の演算を行うこともできる。
　一方、トランジスタ１０５ａは、増幅特性が優れていることが望まれる場合がある。また、トランジスタ１０６ａ、トランジスタ１０８は、高速動作が可能な移動度が高いトランジスタを用いることが好ましい場合がある。したがって、トランジスタ１０５ａ、トランジスタ１０６ａ、トランジスタ１０８には、シリコンをチャネル形成領域に用いたトランジスタ（Ｓｉトランジスタ）を適用してもよい。
　なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタとしてもよい。または、全てのトランジスタをＳｉトランジスタとしてもよい。Ｓｉトランジスタとして、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
　画素１００におけるノードＮＤａの電位は、配線１１５ａから供給されるリセット電位から光電変換デバイス１０１による光電変換で生成される電位（画像データ）が減算された電位となる。また、ノードＮＤａの電位は、さらに配線１１１ａから供給される重み係数に相当する電位が容量結合されて確定される。したがって、トランジスタ１０５ａは、画像データに任意の重み係数が加わったデータに応じた電流を流すことができる。なお、光電変換デバイス１０１が有する一対の電極の接続の向きを図４と逆にする場合は、ノードＮＤａの電位は、配線１１５ａから供給されるリセット電位に光電変換デバイス１０１による光電変換で生成される電位（画像データ）が加算された電位で確定される。
　回路１３０ｂは、回路１３０ａと同じ構成を用いることができる。回路１３０ｂは、トランジスタ１０２ｂと、トランジスタ１０３ｂと、キャパシタ１０４ｂと、トランジスタ１０５ｂと、トランジスタ１０６ｂと、を有する。トランジスタ１０２ｂ、トランジスタ１０３ｂ、キャパシタ１０４ｂ、トランジスタ１０５ｂ、及びトランジスタ１０６ｂについてはそれぞれ、トランジスタ１０２ａ、トランジスタ１０３ａ、キャパシタ１０４ａ、トランジスタ１０５ａ、及びトランジスタ１０６ａの説明を参照できるため、詳細な説明は省略する。
　なお、本明細書等において、トランジスタ１０２ａとトランジスタ１０２ｂをまとめて、トランジスタ１０２と記す場合がある。トランジスタ１０３ａとトランジスタ１０３ｂをまとめて、トランジスタ１０３と記す場合がある。キャパシタ１０４ａとキャパシタ１０４ｂをまとめて、キャパシタ１０４と記す場合がある。トランジスタ１０５ａとトランジスタ１０５ｂをまとめて、トランジスタ１０５と記す場合がある。トランジスタ１０６ａとトランジスタ１０６ｂをまとめて、トランジスタ１０６と記す場合がある。回路１３０ａと回路１３０ｂをまとめて、回路１３０と記す場合がある。
　配線１１１ｂ、配線１１２ｂ、配線１１５ｂ、配線１１６ｂ、配線１１７ｂ及び配線１１９ｂについてはそれぞれ、配線１１１ａ、配線１１２ａ、配線１１５ａ、配線１１６ａ、配線１１７ａ及び配線１１９ａの説明を参照できるため、詳細な説明は省略する。同様に、ノードＮＤｂについても、ノードＮＤａの説明を参照できるため、詳細な説明は省略する。なお、配線１１５ａと配線１１５ｂを共通とすることができる。また、配線１１９ａと配線１１９ｂを共通とすることができる。配線を共通とすることにより配線の数が減り、画素に占める配線の面積を小さくできることから、高精細な撮像装置とすることができる。
＜回路２０１＞
　図２に示すように、各画素１００は、配線１１３で互いに電気的に接続される。回路２０１は、各画素１００のトランジスタ１０５に流れる電流の和を用いて演算を行うことができる。
　回路２０１は、キャパシタ２０２と、トランジスタ２０３と、トランジスタ２０４と、トランジスタ２０５と、トランジスタ２０６と、トランジスタ２０７を有する。トランジスタ２０７は、電圧変換回路として機能する。トランジスタ２０７のゲートには、適切なアナログ電位（Ｂｉａｓ）が印加される。
　キャパシタ２０２の一方の電極は、トランジスタ２０３のソースまたはドレインの一方、およびトランジスタ２０４のゲートと電気的に接続される。トランジスタ２０４のソースまたはドレインの一方は、トランジスタ２０５のソースまたはドレインの一方、およびトランジスタ２０６のソースまたはドレインの一方と電気的に接続される。キャパシタ２０２の他方の電極は、配線１１３およびトランジスタ２０７のソースまたはドレインの一方と電気的に接続される。
　ここで、キャパシタ２０２の一方の電極、トランジスタ２０３のソースまたはドレインの一方、およびトランジスタ２０４のゲートを接続する点をノードＣとする。
　トランジスタ２０３のソースまたはドレインの他方は、配線２１８と電気的に接続される。トランジスタ２０４のソースまたはドレインの他方は、配線２１９と電気的に接続される。トランジスタ２０５のソースまたはドレインの他方は、ＧＮＤ配線などの基準電源線と電気的に接続される。トランジスタ２０６のソースまたはドレインの他方は、配線２１２と電気的に接続される。トランジスタ２０７のソースまたはドレインの他方は、配線２１７と電気的に接続される。トランジスタ２０３のゲートは、配線２１６と電気的に接続される。トランジスタ２０５のゲートは、配線２１５と電気的に接続される。トランジスタ２０６のゲートは、配線２１３と電気的に接続される。
　配線２１７、配線２１８、及び配線２１９はそれぞれ、電源線としての機能を有することができる。例えば、配線２１８は、読み出し用のリセット電位（Ｖｒ）を供給する配線としての機能を有することができる。配線２１７、及び配線２１９はそれぞれ、高電位電源線として機能させることができる。配線２１３、配線２１５、及び配線２１６は、各トランジスタの導通を制御する信号線として機能させることができる。配線２１２は出力線であり、例えば、図１に示す回路３０１と電気的に接続することができる。
　トランジスタ２０３は、ノードＣの電位を配線２１８の電位にリセットする機能を有することができる。トランジスタ２０４、トランジスタ２０５は、ソースフォロア回路としての機能を有することができる。トランジスタ２０６は、読み出しを制御する機能を有することができる。なお、回路２０１は、相関二重サンプリング回路（ＣＤＳ回路）としての機能を有し、当該機能を有する他の構成の回路に置き換えることもできる。
　本発明の一態様では、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去し、画像データ（Ｘ）と重み係数（Ｗ）との積（ＷＸ）を抽出する。ＷＸは、同じ画素で取得される露光あり（撮像あり）、露光なし（撮像なし）のデータと、そのそれぞれに対して、重みを与えたときのデータを利用して算出することができる。
　露光ありのときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（−Ｘ−Ｖｔｈ）２、重みを与えたときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｗ−Ｘ−Ｖｔｈ）２となる。また、露光なしのときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（０−Ｖｔｈ）２、重みを与えたときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（Ｗ−Ｖｔｈ）２となる。ここで、ｋは定数、Ｖｔｈはトランジスタ１０５のしきい値電圧である。
　まず、露光ありのデータと、当該データに重みを与えたデータとの差分（データＡ）を算出する。ｋΣ（（−Ｘ−Ｖｔｈ）２−（Ｗ−Ｘ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２＋２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ）となる。
　次に、露光なしのデータと、当該データに重みを与えたデータとの差分（データＢ）を算出する。ｋΣ（（０−Ｖｔｈ）２−（Ｗ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２＋２Ｗ・Ｖｔｈ）となる。
　そして、データＡとデータＢとの差分をとる。ｋΣ（−Ｗ２＋２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ−（−Ｗ２＋２Ｗ・Ｖｔｈ））＝ｋΣ（２Ｗ・Ｘ）となる。すなわち、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去することができる。
　回路２０１では、データＡおよびデータＢを読み出すことができる。なお、データＡとデータＢとの差分演算は、例えば回路３０１で行うことができる。
　光電変換デバイス１０１が有する一対の電極の接続の向きを図４と逆にする場合についいて、説明する。
　露光ありのときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｘ−Ｖｔｈ）２、重みを与えたときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｗ＋Ｘ−Ｖｔｈ）２となる。また、露光なしのときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（０−Ｖｔｈ）２、重みを与えたときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（Ｗ−Ｖｔｈ）２となる。
　まず、露光ありのデータと、当該データに重みを与えたデータとの差分（データＡ）を算出する。ｋΣ（（Ｘ−Ｖｔｈ）２−（Ｗ＋Ｘ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２−２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ）となる。
　次に、露光なしのデータと、当該データに重みを与えたデータとの差分（データＢ）を算出する。ｋΣ（（０−Ｖｔｈ）２−（Ｗ−Ｖｔｈ）２）＝ｋΣ（−Ｗ２＋２Ｗ・Ｖｔｈ）となる。
　そして、データＡとデータＢとの差分をとる。ｋΣ（−Ｗ２−２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ−（−Ｗ２＋２Ｗ・Ｖｔｈ））＝ｋΣ（−２Ｗ・Ｘ）となる。光電変換デバイス１０１が有する一対の電極の接続の向きを図４と逆にする場合においても、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去することができる。
　トランジスタ２０３には、チャネル形成領域に金属酸化物を用いたトランジスタ（ＯＳトランジスタ）を用いることが好ましい。トランジスタ２０３にＯＳトランジスタを用いることによって、ノードＣで電荷を保持できる期間を極めて長くすることができる。
　トランジスタ２０４、及びトランジスタ２０５は、高速動作が可能な移動度が高いトランジスタを用いることが好ましい場合がある。したがって、トランジスタ２０４、及びトランジスタ２０５には、Ｓｉトランジスタを適用してもよい。
　なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタとしてもよい。または、全てのトランジスタをＳｉトランジスタとしてもよい。
＜撮像動作１＞
　図７は、画素ブロック２００および回路２０１において、露光ありのデータと、当該データに重みを与えたデータとの差分（データＡ）を算出する動作を説明するタイミングチャートである。なお、便宜的に各信号が変換するタイミングをあわせて図示しているが、実際には回路内部の遅延を考慮してずらすことが好ましい。また、以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表している。
　ここでは、図５に示したｎ＋１フレーム目の動作を、図７を用いて説明する。
　まず、期間Ｔ１１に、配線１１６ａの電位を“Ｈ”、配線１１７ａの電位を“Ｈ”とし、画素１００のノードＮＤａをリセット電位とする。また、配線１１１ａ＿１乃至配線１１１ａ＿３（１行目乃至３行目の配線１１１ａ）の電位を“Ｌ”、配線１１２ａ＿１乃至配線１１２ａ＿３（１行目乃至３行目の配線１１２ａ）の電位を“Ｈ”とし、重み係数０を書き込む。同様に、配線１１１ｂ＿１乃至配線１１１ｂ＿３（１行目乃至３行目の配線１１１ｂ）の電位を“Ｌ”、配線１１２ｂ＿１乃至配線１１２ｂ＿３（１行目乃至３行目の配線１１２ｂ）の電位を“Ｈ”とし、重み係数０を書き込む。
　期間Ｔ１２に、配線１１６ａの電位を“Ｌ”、配線１１７ａの電位を“Ｌ”とし、光電変換デバイス１０１で露光動作を行う。
　期間Ｔ１３に、配線１１６ａの電位を“Ｈ”とし、光電変換デバイス１０１で生成した電位を転送し、ノードＮＤａにｎ＋１フレーム目の電位Ｘｎ＋１（画像データ）を書き込む。期間Ｔ１１乃至期間Ｔ１３は、ｎ＋１フレーム目の露光ありのデータを取得する期間に相当する。なお、ノードＮＤｂには、１つ前のフレームであるｎフレーム目の電位Ｘｎ（画像データ）が保持されている。
　期間Ｔ１４に、配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック内の全ての画素１００を選択する。ここで、配線１２２＿１は１行目の画素１００の配線１２２を示し、配線１２２＿２は２行目の画素１００の配線１２２を示し、配線１２２＿３は３行目の画素１００の配線１２２を示している。このとき、各画素１００のトランジスタ１０５ａには、電位Ｘｎ＋１に応じた電流が流れる。トランジスタ１０５ｂには、電位Ｘｎに応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、ノードＣに配線２１８の電位Ｖｒを書き込み、ノードＣの電位が電位Ｖｒに初期化される。
　期間Ｔ１５に、配線１１１ａ＿１の電位を重み係数Ｗ１１（１行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ１１を加算する。
　配線１１１ａ＿２の電位を重み係数Ｗ１２（２行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ１２を加算する。
　配線１１１ａ＿３の電位を重み係数Ｗ１３（３行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ１３を加算する。なお、重み係数Ｗ１１、重み係数Ｗ１２、及び重み係数Ｗ１３は、第１のフィルタＦＬ１１の要素である。
　配線１１１ｂ＿１の電位を重み係数Ｗ２１（１行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ２１を加算する。
　配線１１１ｂ＿２の電位を重み係数Ｗ２２（２行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ２２を加算する。
　配線１１１ｂ＿３の電位を重み係数Ｗ２３（３行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ２３を加算する。なお、重み係数Ｗ２１、重み係数Ｗ２２、及び重み係数Ｗ２３は、第２のフィルタＦＬ２１の要素である。
　期間Ｔ１４から引き続き、配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック２００内の全ての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５ａには、電位Ｗ１１＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ２１＋Ｘｎに応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５ａには、電位Ｗ１２＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ２２＋Ｘｎに応じた電流が流れる。また、３行目の画素１００のトランジスタ１０５ａには、電位Ｗ１３＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ２３＋Ｘｎに応じた電流が流れる。
　ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが容量結合によってノードＣの電位Ｖｒに加算される。したがって、ノードＣの電位は、“Ｖｒ＋Ｙ”になる。ここで、Ｖｒ＝０と考えると、Ｙは差分そのものであり、データＡが算出されたことになる。
　配線２１３の電位を“Ｈ”、配線２１５の電位を“Ｖｂｉａｓ”などの適切なアナログ電位とすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＡに応じた信号電位を出力する（以下、読み出しを行うとも記す）ことができる。
　図７では、１列目の複数の画素ブロック２００と電気的に接続される回路２０１が有する配線２１３を配線２１３Ａ、２列目の複数の画素ブロック２００と電気的に接続される回路２０１が有する配線２１３を配線２１３Ｂと記している。３列目以降も同様であるため、図示していない。期間Ｔ１５において、配線２１３Ａ、配線２１３Ｂ等を順次“Ｈ”とし、それぞれの画素ブロック２００から読み出しを行う。図７では、配線２１３Ａ、配線２１３Ｂの順に“Ｈ”となる例を示しているが、本発明の一態様はこれに限られない。それぞれの配線２１３は、期間Ｔ１５の間に“Ｈ”となる期間を有する構成とすればよい。
　なお、本明細書等において、配線２１３Ａ、配線２１３Ｂ等をまとめて、配線２１３と記す場合がある。
　期間Ｔ１５の動作は、ｎ＋１フレーム目において、撮像ありのデータをもとにデータＡを生成し、データＡを回路３０１に出力する（読み出しを行う）期間に相当する。
　期間Ｔ１６に、配線１２２＿１、配線１２２＿２、配線１２２＿３、配線１１２ａ＿１、配線１１２ａ＿２、配線１１２ａ＿３、配線１１２ｂ＿１、配線１１２ｂ＿２、配線１１２ｂ＿３、配線２１３Ａ、配線２１３Ｂ、及び配線２１５の電位を“Ｌ”とする。
　ここまでが、ｎ＋１フレーム目の動作の説明である。
　次に、図５に示したｎ＋２フレーム目の動作を、図７を用いて説明する。なお、前述のｎ＋１フレーム目（期間Ｔ１１乃至期間Ｔ１６）と共通する部分については説明を省略し、相違する部分について主に説明する。
　まず、期間Ｔ２１に、配線１１６ｂの電位を“Ｈ”、配線１１７ｂの電位を“Ｈ”とし、画素１００のノードＮＤｂをリセット電位とする。また、配線１１１ａ＿１乃至配線１１１ａ＿３の電位を“Ｌ”、配線１１２ａ＿１乃至配線１１２ａ＿３の電位を“Ｈ”とし、重み係数０を書き込む。同様に、配線１１１ｂ＿１乃至配線１１１ｂ＿３の電位を“Ｌ”、配線１１２ｂ＿１乃至配線１１２ｂ＿３の電位を“Ｈ”とし、重み係数０を書き込む。
　期間Ｔ２２に、配線１１６ｂの電位を“Ｌ”、配線１１７ｂの電位を“Ｌ”とし、光電変換デバイス１０１で露光動作を行う。
　期間Ｔ２３に、配線１１６ｂの電位を“Ｈ”とし、光電変換デバイス１０１で生成した電位を転送し、ノードＮＤｂにｎ＋２フレーム目の電位Ｘｎ＋２（画像データ）を書き込む。期間Ｔ２１乃至期間Ｔ２３は、ｎ＋２フレーム目の露光ありのデータを取得する期間に相当する。なお、ノードＮＤａには、１つ前のフレームであるｎ＋１フレーム目の電位Ｘｎ＋１（画像データ）が保持されている。
　期間Ｔ２４に、配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック内の全ての画素１００を選択する。このとき、各画素１００のトランジスタ１０５ａには、電位Ｘｎ＋１に応じた電流が流れる。トランジスタ１０５ｂには、電位Ｘｎ＋２に応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、ノードＣに配線２１８の電位Ｖｒを書き込み、ノードＣの電位が電位Ｖｒに初期化される。
　期間Ｔ２５に、配線１１１ａ＿１の電位を重み係数Ｗ２１（１行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ２１を加算する。
　配線１１１ａ＿２の電位を重み係数Ｗ２２（２行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ２２を加算する。
　配線１１１ａ＿３の電位を重み係数Ｗ２３（３行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ２３を加算する。
　配線１１１ｂ＿１の電位を重み係数Ｗ１１（１行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ１１を加算する。
　配線１１１ｂ＿２の電位を重み係数Ｗ１２（２行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ１２を加算する。
　配線１１１ｂ＿３の電位を重み係数Ｗ１３（３行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ１３を加算する。
　期間Ｔ２４から引き続き、配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック２００内の全ての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５ａには、電位Ｗ２１＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ１１＋Ｘｎ＋２に応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５ａには、電位Ｗ２２＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ１２＋Ｘｎ＋２に応じた電流が流れる。また、３行目の画素１００のトランジスタ１０５ａには、電位Ｗ２３＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ１３＋Ｘｎ＋２に応じた電流が流れる。
　ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが容量結合によってノードＣの電位Ｖｒに加算される。したがって、ノードＣの電位は、“Ｖｒ＋Ｙ”になる。ここで、Ｖｒ＝０と考えると、Ｙは差分そのものであり、データＡが算出されたことになる。
　配線２１３の電位を“Ｈ”、配線２１５の電位を“Ｖｂｉａｓ”などの適切なアナログ電位とすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＡに応じた信号電位を出力することができる。
　期間Ｔ２５の動作は、ｎ＋２フレーム目において、撮像ありのデータをもとにデータＡを生成し、データＡを回路３０１に出力する（読み出しを行う）期間に相当する。
　期間Ｔ２６に、配線１２２＿１、配線１２２＿２、配線１２２＿３、配線１１２ａ＿１、配線１１２ａ＿２、配線１１２ａ＿３、配線１１２ｂ＿１、配線１１２ｂ＿２、配線１１２ｂ＿３、配線２１３Ａ、配線２１３Ｂ、及び配線２１５の電位を“Ｌ”とする。
　ここまでが、ｎ＋２フレーム目の動作の説明である。
　以降のフレームについても、前述と同様の動作を行うことができる。
　図８は、画素ブロック２００および回路２０１において、露光なしのデータと、当該データに重みを与えたデータとの差分（データＢ）を算出する動作を説明するタイミングチャートである。なお、データＢは、必要に応じて取得すればよい。例えば、入力する重みに変更がなければ、取得したデータＢをメモリに格納し、当該メモリからデータＢを読み出してもよい。なお、複数の重みに対応した複数のデータＢを当該メモリに格納させてもよい。また、データＡとデータＢは、どちらを先に取得してもよい。
　ここでは、ｎ＋１フレーム目の動作を、図８を用いて説明する。なお、前述の図７と共通する部分については説明を省略し、相違する部分について主に説明する。
　まず、期間Ｔ１１乃至Ｔ１３に、配線１１６ａの電位を“Ｈ”、配線１１７ａの電位を“Ｈ”とし、画素１００のノードＮＤａをリセット電位とする。同様に、配線１１６ｂの電位を“Ｈ”、配線１１７ｂの電位を“Ｈ”とし、画素１００のノードＮＤｂをリセット電位とする。すなわち、当該期間中において、ノードＮＤａ及びノードＮＤｂの電位はそれぞれ、光電変換デバイス１０１の動作にかかわらずリセット電位である。期間Ｔ１３の終わりには、配線１１６ａ、配線１１７ａ、配線１１６ｂ、及び配線１１７ｂの電位を“Ｌ”とする。
　期間Ｔ１１では、配線１１１ａ＿１、配線１１１ａ＿２、配線１１１ａ＿３の電位を“Ｌ”、配線１１２ａ＿１、配線１１２ａ＿２、配線１１２ａ＿３を“Ｈ”とし、重み係数０を書き込む。当該動作は、ノードＮＤａの電位がリセット電位である期間中に行えばよい。
　同様に、配線１１１ｂ＿１、配線１１１ｂ＿２、配線１１１ｂ＿３の電位を“Ｌ”、配線１１２ｂ＿１、配線１１２ｂ＿２、配線１１２ｂ＿３を“Ｈ”とし、重み係数０を書き込む。当該動作は、ノードＮＤｂの電位がリセット電位である期間中に行えばよい。
　期間Ｔ１４に、配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック２００内の全ての画素１００を選択する。このとき、各画素１００のトランジスタ１０５ａには、リセット電位に応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、ノードＣに配線２１８の電位Ｖｒを書き込む。期間Ｔ１４の動作は露光なしのデータの取得に相当し、当該データは、ノードＣの電位Ｖｒに初期化される。
　期間Ｔ１５に、配線１１１ａ＿１の電位を重み係数Ｗ１１（１行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ１１を加算する。
　配線１１１ａ＿２の電位を重み係数Ｗ１２（２行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ１２を加算する。
　配線１１１ａ＿３の電位を重み係数Ｗ１３（３行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ１３を加算する。
　配線１１１ｂ＿１の電位を重み係数Ｗ２１（１行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ２１を加算する。
　配線１１１ｂ＿２の電位を重み係数Ｗ２２（２行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ２２を加算する。
　配線１１１ｂ＿３の電位を重み係数Ｗ２３（３行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ２３を加算する。
　期間Ｔ１４から引き続き、配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック２００内の全ての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５ａには、電位Ｗ１１＋０に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ２１＋０に応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５ａには、電位Ｗ１２＋０に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ２２＋０に応じた電流が流れる。また、３行目の画素１００のトランジスタ１０５ａには、電位Ｗ１３＋０に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ２３＋０に応じた電流が流れる。
　ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｚが容量結合によってノードＣの電位Ｖｒに加算される。したがって、ノードＣの電位は、“Ｖｒ＋Ｚ”になる。ここで、Ｖｒ＝０と考えると、Ｚは差分そのものであり、データＢが算出されたことになる。
　配線２１３Ａ、配線２１３Ｂ等の電位を順次“Ｈ”とし、配線２１５の電位を適切なアナログ電位（Ｖｂｉａｓ）などとすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＢに応じた信号電位を出力することができる。
　期間Ｔ１５の動作は、撮像無しのデータをもとにデータＢを生成し、データＢを回路３０１に出力する（読み出しを行う）期間に相当する。
　期間Ｔ１６に、配線１２２＿１、配線１２２＿２、配線１２２＿３、配線１１２ａ＿１、配線１１２ａ＿２、配線１１２ａ＿３、配線１１２ｂ＿１、配線１１２ｂ＿２、配線１１２ｂ＿３、配線２１３Ａ、配線２１３Ｂ、及び配線２１５の電位を“Ｌ”とする。
　上記動作によって回路２０１から出力されるデータＡおよびデータＢは、回路３０１に入力される。回路３０１では、データＡとデータＢの差分をとる演算が行われ、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外の不要なオフセット成分を除去することができる。回路３０１は、回路２０１のような演算回路を有する構成のほか、メモリ回路およびソフトウェア処理を利用して差分をとる構成としてもよい。
　なお、上記動作において、回路２０１のノードＣの電位は、データＡの取得動作およびデータＢの取得動作ともに同じ電位“Ｖｒ”に初期化している。そして、その後の差分演算で、“（Ｖｒ＋Ｙ）−（Ｖｒ＋Ｚ）”＝“Ｙ−Ｚ”となり、電位“Ｖｒ”の成分は除去される。また、前述したように、その他の不要なオフセット成分も除去されるため、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積を抽出することができる。
　ここまでが、ｎ＋１フレーム目の動作の説明である。
　次に、ｎ＋２フレーム目の動作を、図８を用いて説明する。なお、前述のｎ＋１フレーム目（期間Ｔ１１乃至期間Ｔ１６）と共通する部分については説明を省略し、相違する部分について主に説明する。
　まず、期間Ｔ２１乃至Ｔ２３に、配線１１６ａの電位を“Ｈ”、配線１１７ａの電位を“Ｈ”とし、画素１００のノードＮＤａをリセット電位とする。同様に、配線１１６ｂの電位を“Ｈ”、配線１１７ｂの電位を“Ｈ”とし、画素１００のノードＮＤｂをリセット電位とする。期間Ｔ２３の終わりには、配線１１６ａ、配線１１７ａ、配線１１６ｂ、及び配線１１７ｂの電位を“Ｌ”とする。
　期間Ｔ２１では、配線１１１ａ＿１、配線１１１ａ＿２、配線１１１ａ＿３の電位を“Ｌ”、配線１１２ａ＿１、配線１１２ａ＿２、配線１１２ａ＿３を“Ｈ”とし、重み係数０を書き込む。同様に、配線１１１ｂ＿１、配線１１１ｂ＿２、配線１１１ｂ＿３の電位を“Ｌ”、配線１１２ｂ＿１、配線１１２ｂ＿２、配線１１２ｂ＿３を“Ｈ”とし、重み係数０を書き込む。
　期間Ｔ２４に、配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック２００内の全ての画素１００を選択する。このとき、各画素１００のトランジスタ１０５ｂには、リセット電位に応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、ノードＣに配線２１８の電位Ｖｒを書き込む。期間Ｔ２４の動作は露光なしのデータの取得に相当し、当該データは、ノードＣの電位Ｖｒに初期化される。
　期間Ｔ２５に、配線１１１ａ＿１の電位を重み係数Ｗ２１に相当する電位とし、配線１１２ａ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ２１を加算する。
　配線１１１ａ＿２の電位を重み係数Ｗ２２に相当する電位とし、配線１１２ａ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ２２を加算する。
　配線１１１ａ＿３の電位を重み係数Ｗ２３に相当する電位とし、配線１１２ａ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ２３を加算する。
　配線１１１ｂ＿１の電位を重み係数Ｗ１１に相当する電位とし、配線１１２ｂ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ１１を加算する。
　配線１１１ｂ＿２の電位を重み係数Ｗ１２に相当する電位とし、配線１１２ｂ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ１２を加算する。
　配線１１１ｂ＿３の電位を重み係数Ｗ１３に相当する電位とし、配線１１２ｂ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ１３を加算する。
　期間Ｔ２４から引き続き、配線１２２＿１、配線１２２＿２、配線１２２＿３の電位を“Ｈ”として画素ブロック２００内の全ての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５ａには、電位Ｗ２１＋０に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ１１＋０に応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５ａには、電位Ｗ２２＋０に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ１２＋０に応じた電流が流れる。また、３行目の画素１００のトランジスタ１０５ａには、電位Ｗ２３＋０に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ１３＋０に応じた電流が流れる。
　ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｚが容量結合によってノードＣの電位Ｖｒに加算される。したがって、ノードＣの電位は、“Ｖｒ＋Ｚ”になる。ここで、Ｖｒ＝０と考えると、Ｚは差分そのものであり、データＢが算出されたことになる。
　配線２１３Ａ、配線２１３Ｂ等の電位を順次“Ｈ”とし、配線２１５の電位を適切なアナログ電位（Ｖｂｉａｓ）などとすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＢに応じた信号電位を出力することができる。
　期間Ｔ２５の動作は、撮像無しのデータをもとにデータＢを生成し、データＢを回路３０１に出力する（読み出しを行う）期間に相当する。
　期間Ｔ２６に、配線１２２＿１、配線１２２＿２、配線１２２＿３、配線１１２ａ＿１、配線１１２ａ＿２、配線１１２ａ＿３、配線１１２ｂ＿１、配線１１２ｂ＿２、配線１１２ｂ＿３、配線２１３Ａ、配線２１３Ｂ、及び配線２１５の電位を“Ｌ”とする。
　上記動作によって回路２０１から出力されるデータＡおよびデータＢは、回路３０１に入力される。回路３０１では、データＡとデータＢの差分をとる演算が行われ、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外の不要なオフセット成分を除去することができる。
　ここまでが、ｎ＋２フレーム目の動作の説明である。
　以降のフレームについても、前述と同様の動作を行うことができる。
　当該動作は、推論などを行うニューラルネットワークにおいて、始めの動作に相当する。したがって、膨大な画像データを外部に取り出す前に撮像装置内で少なくとも一つの演算を行うことができ、外部での演算、またはデータの入出力などの負荷の低減、処理の高速化、および消費電力を低減させることができる。
　上記とは異なる動作として、データＡの取得動作とデータＢの取得動作で、回路２０１のノードＣの電位を異なる電位に初期化してもよい。例えば、データＡの取得動作時に電位“Ｖｒ１”に初期化し、データＢに取得動作時に電位“Ｖｒ２”に初期化したとする。この場合、その後の差分演算では、“（Ｖｒ１＋Ｙ）−（Ｖｒ２＋Ｚ）”＝“（Ｖｒ１−Ｖｒ２）＋（Ｙ−Ｚ）”となる。“Ｙ−Ｚ”は前述の動作と同様に画像データ（電位Ｘ）と重み係数（電位Ｗ）との積として抽出され、さらに、“Ｖｒ１−Ｖｒ２”が加わる。ここで、“Ｖｒ１−Ｖｒ２”は、ニューラルネットワークの中間層の演算でしきい値調整として用いられるバイアスに相当する。
　上記とは異なる動作として、撮像ありと撮像無しで配線２１５の電位を異ならせてもよい。例えば、データＡの取得動作時に配線２１５の電位を“Ｖｂｉａｓ１”とし、データＢの取得動作時に配線２１５の電位を“Ｖｂｉａｓ２”とする。また、データＡの取得動作時、およびデータＢの取得動作時のそれぞれにおいて、ノードＣを同じ電位“Ｖｒ”に初期化したとする。この場合、その後の差分演算では、“（Ｖｒ＋Ｙ−Ｖｂｉａｓ１）−（Ｖｒ＋Ｚ−Ｖｂｉａｓ２）”＝“（Ｖｂｉａｓ２−Ｖｂｉａｓ１）＋（Ｙ−Ｚ）”となる。“Ｙ−Ｚ”は前述の動作と同様に画像データ（電位Ｘ）と重み係数（電位Ｗ）との積として抽出され、さらに、“Ｖｂｉａｓ２−Ｖｂｉａｓ１”が加わる。ここで、“Ｖｂｉａｓ２−Ｖｂｉａｓ１”は、ニューラルネットワークの中間層の演算でしきい値調整として用いられるバイアスに相当する。
　重みは、例えば、畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ）のフィルタの役割を有するが、それ以外にデータの増幅または減衰を行う役割を有していてもよい。例えば、データＡの取得動作時の重み係数（Ｗ）をフィルタ処理分と増幅分の積とすれば、明るい画像に補正されたデータを抽出することができる。また、データＢは撮像無しのデータであり、黒レベルのデータであるということもできる。したがって、データＡとデータＢの差分をとる動作は、暗所で撮像した画像の可視化を助長するための動作といえる。すなわち、ニューラルネットワークを用いた輝度補正が可能となる。
　上述したように、本発明の一態様では、撮像装置の動作でバイアスの生成が可能である。また、撮像装置内で機能的な重みを付加することもできる。したがって、外部での演算などの負荷を低減できるとともに、様々な用途に用いることができる。例えば、被写体の推論のほか、画像データの解像度補正、輝度補正、モノクロ画像からのカラー画像の生成、２次元画像からの３次元画像の生成、欠損情報の復元、静止画から動画の生成、ピンボケ画像の修正などの処理において、その一部の処理を撮像装置内で行うことができる。
＜撮像動作２＞
　回路１３０ａ及び回路１３０ｂでそれぞれ３種類のフィルタを用いる例を、図９乃至図１２を用いて説明する。
　図９及び図１０は、画素ブロック２００および回路２０１において、露光ありのデータと、当該データに重みを与えたデータとの差分（データＡ）を算出する動作を説明するタイミングチャートである。なお、前述の図７と共通する部分については説明を省略し、相違する部分について主に説明する。
　ｎ＋１フレーム目の動作を、図９を用いて説明する。なお、図９は、図７に示したｎ＋１フレーム目の動作に相当する。
　期間Ｔ１１乃至期間Ｔ１３については、図７に係る記載を参照できるため、詳細な説明は省略する。
　期間Ｔ１４＿１乃至期間Ｔ１５＿１についてはそれぞれ、図７に係る期間Ｔ１４乃至期間Ｔ１５の記載を参照できるため、詳細な説明は省略する。期間Ｔ１４＿１乃至期間Ｔ１５＿１では、回路１３０ａにおいて、ｎ＋１フレーム目に取得された画像データＩＭｎ＋１に第１のフィルタＦＬ１１を用いて重みを与え、回路１３０ｂにおいて、保持しているｎフレーム目に取得された画像データＩＭｎに第２のフィルタＦＬ２１を用いて重みを与える。期間Ｔ１４＿１乃至期間Ｔ１５＿１では、ｎ＋１フレーム目において第１のフィルタＦＬ１１及び第２のフィルタＦＬ２１を用いた場合のデータＡが算出されたことになる。
　期間Ｔ１４＿２に、配線１１２ａ＿１、配線１１２ａ＿２、配線１１２ａ＿３、配線１１２ｂ＿１、配線１１２ｂ＿２、配線１１２ｂ＿３の電位を“Ｌ”とする。このとき、各画素１００のトランジスタ１０５ａには、電位Ｘｎ＋１に応じた電流が流れる。トランジスタ１０５ｂには、電位Ｘｎに応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、ノードＣに配線２１８の電位Ｖｒを書き込み、ノードＣの電位が電位Ｖｒに初期化される。
　期間Ｔ１５＿２に、配線１１１ａ＿１の電位を重み係数Ｗ３１（１行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ３１を加算する。
　配線１１１ａ＿２の電位を重み係数Ｗ３２（２行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ３２を加算する。
　配線１１１ａ＿３の電位を重み係数Ｗ３３（３行目の画素に加える重み）に相当する電位とし、配線１１２ａ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ３３を加算する。なお、重み係数Ｗ３１、重み係数Ｗ３２、及び重み係数Ｗ３３は、第３のフィルタＦＬ１２の要素である。
　配線１１１ｂ＿１の電位を重み係数Ｗ４１（１行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ４１を加算する。
　配線１１１ｂ＿２の電位を重み係数Ｗ４２（２行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ４２を加算する。
　配線１１１ｂ＿３の電位を重み係数Ｗ４３（３行目の画素に加える重み）に相当する電位とし、配線１１２ｂ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ４３を加算する。なお、重み係数Ｗ４１、重み係数Ｗ４２、及び重み係数Ｗ４３は、第４のフィルタＦＬ２２の要素である。
　１行目の画素１００のトランジスタ１０５ａには、電位Ｗ３１＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ４１＋Ｘｎに応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５ａには、電位Ｗ３２＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ４２＋Ｘｎに応じた電流が流れる。また、３行目の画素１００のトランジスタ１０５ａには、電位Ｗ３３＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ４３＋Ｘｎに応じた電流が流れる。
　期間Ｔ１４＿２乃至期間Ｔ１５＿２では、回路１３０ａにおいて、ｎ＋１フレーム目に取得された画像データＩＭｎ＋１に第３のフィルタＦＬ１２を用いて重みを与え、回路１３０ｂにおいて、保持しているｎフレーム目に取得された画像データＩＭｎに第４のフィルタＦＬ２２を用いて重みを与える。期間Ｔ１４＿２乃至期間Ｔ１５＿２では、第３のフィルタＦＬ１２及び第４のフィルタＦＬ２２を用いた場合のデータＡが算出されたことになる。
　同様に、期間Ｔ１４＿３乃至期間Ｔ１５＿３に、回路１３０ａにおいて、ｎ＋１フレーム目に取得された画像データＩＭｎ＋１に第５のフィルタＦＬ１３を用いて重みを与え、回路１３０ｂにおいて、保持しているｎフレーム目に取得された画像データＩＭｎに第６のフィルタＦＬ２３を用いて重みを与える。期間Ｔ１４＿３乃至期間Ｔ１５＿３では、第５のフィルタＦＬ１３及び第６のフィルタＦＬ２３を用いた場合のデータＡが算出されたことになる。
　期間Ｔ１６については、図７に係る記載を参照できるため、詳細な説明は省略する。
　ここまでが、ｎ＋１フレーム目の動作の説明である。
　ｎ＋２フレーム目の動作を、図１０を用いて説明する。なお、図１０は、図７に示したｎ＋２フレーム目の動作に相当する。なお、前述のｎ＋１フレーム目（期間Ｔ１１乃至期間Ｔ１６）と共通する部分については説明を省略し、相違する部分について主に説明する。
　期間Ｔ２１乃至期間Ｔ２３については、図７に係る記載を参照できるため、詳細な説明は省略する。
　期間Ｔ２４＿１乃至期間Ｔ２５＿１についてはそれぞれ、図７に係る期間Ｔ２４乃至期間Ｔ２５の記載を参照できるため、詳細な説明は省略する。期間Ｔ２４＿１乃至期間Ｔ２５＿１では、回路１３０ｂにおいて、ｎ＋２フレーム目に取得された画像データＩＭｎ＋２に第１のフィルタＦＬ１１を用いて重みを与え、回路１３０ａにおいて、保持しているｎ＋１フレーム目に取得された画像データＩＭｎ＋１に第２のフィルタＦＬ２１を用いて重みを与える。期間Ｔ２４＿１乃至期間Ｔ２５＿１では、ｎ＋２フレーム目において第１のフィルタＦＬ１１及び第２のフィルタＦＬ２１を用いた場合のデータＡが算出されたことになる。
　期間Ｔ２４＿２において、各画素１００のトランジスタ１０５ａには、電位Ｘｎ＋１に応じた電流が流れる。トランジスタ１０５ｂには、電位Ｘｎ＋２に応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、ノードＣに配線２１８の電位Ｖｒを書き込み、ノードＣの電位が電位Ｖｒに初期化される。
　期間Ｔ２５＿２に、配線１１１ａ＿１の電位を重み係数Ｗ４１に相当する電位とし、配線１１２ａ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ４１を加算する。
　配線１１１ａ＿２の電位を重み係数Ｗ４２に相当する電位とし、配線１１２ａ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ４２を加算する。
　配線１１１ａ＿３の電位を重み係数Ｗ４３に相当する電位とし、配線１１２ａ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ４３を加算する。
　配線１１１ｂ＿１の電位を重み係数Ｗ３１に相当する電位とし、配線１１２ｂ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ３１を加算する。
　配線１１１ｂ＿２の電位を重み係数Ｗ３２に相当する電位とし、配線１１２ｂ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ３２を加算する。
　配線１１１ｂ＿３の電位を重み係数Ｗ３３に相当する電位とし、配線１１２ｂ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ３３を加算する。
　１行目の画素１００のトランジスタ１０５ａには、電位Ｗ４１＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ３１＋Ｘｎ＋２に応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５ａには、電位Ｗ４２＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ３２＋Ｘｎ＋２に応じた電流が流れる。また、３行目の画素１００のトランジスタ１０５ａには、電位Ｗ４３＋Ｘｎ＋１に応じた電流が流れ、トランジスタ１０５ｂには、電位Ｗ３３＋Ｘｎ＋２に応じた電流が流れる。
　期間Ｔ２４＿２乃至期間Ｔ２５＿２では、回路１３０ｂにおいて、ｎ＋２フレーム目に取得された画像データＩＭｎ＋２に第３のフィルタＦＬ１２を用いて重みを与え、回路１３０ａにおいて、保持しているｎ＋１フレーム目に取得された画像データＩＭｎ＋１に第４のフィルタＦＬ２２を用いて重みを与える。期間Ｔ２４＿２乃至期間Ｔ２５＿２では、第３のフィルタＦＬ１２及び第４のフィルタＦＬ２２を用いた場合のデータＡが算出されたことになる。
　同様に、期間Ｔ２４＿３乃至期間Ｔ２５＿３では、回路１３０ｂにおいて、ｎ＋２フレーム目に取得された画像データＩＭｎ＋２に第５のフィルタＦＬ１３を用いて重みを与え、回路１３０ａにおいて、保持しているｎ＋１フレーム目に取得された画像データＩＭｎ＋１に第６のフィルタＦＬ２３を用いて重みを与える。期間Ｔ２４＿３乃至期間Ｔ２５＿３では、第５のフィルタＦＬ１３及び第６のフィルタＦＬ２３を用いた場合のデータＡが算出されたことになる。
　期間Ｔ２６については、図７に係る記載を参照できるため、詳細な説明は省略する。
　ここまでが、ｎ＋２フレーム目の動作の説明である。
　以降のフレームについても、前述と同様の動作を行うことができる。
　図１１及び図１２は、画素ブロック２００および回路２０１において、露光なしのデータと、当該データに重みを与えたデータとの差分（データＢ）を算出する動作を説明するタイミングチャートである。なお、前述の図８と共通する部分については説明を省略し、相違する部分について主に説明する。
　ｎ＋１フレーム目の動作を、図１１を用いて説明する。なお、図１１は、図８に示したｎ＋１フレーム目の動作に相当する。
　期間Ｔ１１乃至期間Ｔ１３については、図８に係る記載を参照できるため、詳細な説明は省略する。
　期間Ｔ１４＿１乃至期間Ｔ１５＿１についてはそれぞれ、図８に係る期間Ｔ１４乃至期間Ｔ１５の記載を参照できるため、詳細な説明は省略する。期間Ｔ１４＿１乃至期間Ｔ１５＿１では、ｎ＋１フレーム目において第１のフィルタＦＬ１１及び第２のフィルタＦＬ２１を用いた場合のデータＢが算出されたことになる。
　期間Ｔ１４＿２に、配線１１２ａ＿１、配線１１２ａ＿２、配線１１２ａ＿３、配線１１２ｂ＿１、配線１１２ｂ＿２、配線１１２ｂ＿３の電位を“Ｌ”とする。このとき、各画素１００のトランジスタ１０５ａには、リセット電位に応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、ノードＣに配線２１８の電位Ｖｒを書き込む。期間Ｔ１４の動作は露光なしのデータの取得に相当し、当該データは、ノードＣの電位Ｖｒに初期化される。
　期間Ｔ１５＿２に、配線１１１ａ＿１の電位を重み係数Ｗ３１に相当する電位とし、配線１１２ａ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ３１を加算する。
　配線１１１ａ＿２の電位を重み係数Ｗ３２に相当する電位とし、配線１１２ａ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ３２を加算する。
　配線１１１ａ＿３の電位を重み係数Ｗ３３に相当する電位とし、配線１１２ａ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ３３を加算する。
　配線１１１ｂ＿１の電位を重み係数Ｗ４１に相当する電位とし、配線１１２ｂ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ４１を加算する。
　配線１１１ｂ＿２の電位を重み係数Ｗ４２に相当する電位とし、配線１１２ｂ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ４２を加算する。
　配線１１１ｂ＿３の電位を重み係数Ｗ４３に相当する電位とし、配線１１２ｂ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ４３を加算する。
　期間Ｔ１４＿２乃至期間Ｔ１５＿２では、第３のフィルタＦＬ１２及び第４のフィルタＦＬ２２を用いた場合のデータＢが算出されたことになる。
　同様に、期間Ｔ１４＿３乃至期間Ｔ１５＿３では、第５のフィルタＦＬ１３及び第６のフィルタＦＬ２３を用いた場合のデータＢが算出されたことになる。
　期間Ｔ１６については、図８に係る記載を参照できるため、詳細な説明は省略する。
　ここまでが、ｎ＋１フレーム目の動作の説明である。
　ｎ＋２フレーム目の動作を、図１２を用いて説明する。なお、図１２は、図８に示したｎ＋２フレーム目の動作に相当する。
　期間Ｔ２１乃至期間Ｔ２３については、図８に係る記載を参照できるため、詳細な説明は省略する。
　期間Ｔ２４＿１乃至期間Ｔ２５＿１についてはそれぞれ、図８に係る期間Ｔ２４乃至期間Ｔ２５の記載を参照できるため、詳細な説明は省略する。期間Ｔ２４＿１乃至期間Ｔ２５＿１では、ｎ＋２フレーム目において第１のフィルタＦＬ１１及び第２のフィルタＦＬ２１を用いた場合のデータＢが算出されたことになる。
　期間Ｔ２４＿２に、配線１１２ａ＿１、配線１１２ａ＿２、配線１１２ａ＿３、配線１１２ｂ＿１、配線１１２ｂ＿２、配線１１２ｂ＿３の電位を“Ｌ”とする。このとき、各画素１００のトランジスタ１０５ａには、リセット電位に応じた電流が流れる。また、配線２１６の電位を“Ｈ”とすることで、ノードＣに配線２１８の電位Ｖｒを書き込む。期間Ｔ１４の動作は露光なしのデータの取得に相当し、当該データは、ノードＣの電位Ｖｒに初期化される。
　期間Ｔ２５＿２に、配線１１１ａ＿１の電位を重み係数Ｗ４１に相当する電位とし、配線１１２ａ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ４１を加算する。
　配線１１１ａ＿２の電位を重み係数Ｗ４２に相当する電位とし、配線１１２ａ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ４２を加算する。
　配線１１１ａ＿３の電位を重み係数Ｗ４３に相当する電位とし、配線１１２ａ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤａにキャパシタ１０４ａの容量結合で重み係数Ｗ４３を加算する。
　配線１１１ｂ＿１の電位を重み係数Ｗ３１に相当する電位とし、配線１１２ｂ＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ３１を加算する。
　配線１１１ｂ＿２の電位を重み係数Ｗ３２に相当する電位とし、配線１１２ｂ＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ３２を加算する。
　配線１１１ｂ＿３の電位を重み係数Ｗ３３に相当する電位とし、配線１１２ｂ＿３の電位を“Ｈ”とすることで、３行目の画素１００のノードＮＤｂにキャパシタ１０４ｂの容量結合で重み係数Ｗ３３を加算する。
　期間Ｔ２４＿２乃至期間Ｔ２５＿２では、第３のフィルタＦＬ１２及び第４のフィルタＦＬ２２を用いた場合のデータＢが算出されたことになる。
　同様に、期間Ｔ２４＿３乃至期間Ｔ２５＿３では、第５のフィルタＦＬ１３及び第６のフィルタＦＬ２３を用いた場合のデータＢが算出されたことになる。
　期間Ｔ２６については、図８に係る記載を参照できるため、詳細な説明は省略する。
　ここまでが、ｎ＋２フレーム目の動作の説明である。
　以降のフレームについても、前述と同様の動作を行うことができる。なお、ここでは、回路１３０ａ及び回路１３０ｂにおいてそれぞれ、３種類のフィルタを用いる例を示したが、本発明の一態様はこれに限られない。回路１３０ａ及び回路１３０ｂで用いるフィルタはそれぞれ２種類でもよく、４種類以上でもよい。また、回路１３０ａ及び回路１３０ｂで用いるフィルタはそれぞれ１種類でもよい。
＜画素回路の構成例２＞
　図４に示した画素１００と異なる構成例を、図１３に示す。
　図１３に示す画素１００は、トランジスタ１０５ａ及びトランジスタ１０５ｂがそれぞれバックゲートを有する点、トランジスタ１０６ａ及びトランジスタ１０６ｂを有さない点で、図４に示した画素１００と主に異なる。
　図１３に示す画素１００において、トランジスタ１０５ａのバックゲートは、配線１１１ａと電気的に接続され、配線１１１ａから重み係数（Ｗ）に相当する電位が供給される。トランジスタ１０５ａのしきい値電圧（Ｖｔｈ）は、重み係数（Ｗ）の分、マイナス側にシフトし、フロントゲートに重み係数（Ｗ）を与えた場合と同様にオン電流が増加する。トランジスタ１０５ｂのバックゲートは、配線１１１ｂと電気的に接続され、配線１１１ｂから重み係数（Ｗ）に相当する電位が供給される。トランジスタ１０５ｂのしきい値電圧（Ｖｔｈ）は、重み係数（Ｗ）の分、マイナス側にシフトし、フロントゲートに重み係数（Ｗ）を与えた場合と同様にオン電流が増加する。図１３に示す画素１００においても、データＡとデータＢとの差分はｋΣ（２Ｗ・Ｘ）となり、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去することができる。バックゲートを有するトランジスタ１０５ａ及びトランジスタ１０５ｂには、ＯＳトランジスタを好適に用いることができる。
　図１３に示す画素１００において、キャパシタ１０４ａの他方の電極は、配線１１８ａと電気的に接続される。キャパシタ１０４ｂの他方の電極は、配線１１８ｂと電気的に接続される。配線１１８ａ及び配線１１８ｂはそれぞれ、固定電位を供給する機能を有する。なお、配線１１８ａは、配線１１５ａまたは配線１１９ｂの一方と共通としてもよい。例えば、キャパシタ１０４ａの他方の電極が、配線１１５ａに電気的に接続される構成とすることができる。同様に、配線１１８ｂは、配線１１５ｂまたは配線１１９ｂの一方と共通としてもよい。例えば、キャパシタ１０４ｂの他方の電極が、配線１１５ｂに電気的に接続される構成とすることができる。配線を共通とすることにより配線の数が減り、画素に占める配線の面積を小さくできることから、高精細な撮像装置とすることができる。
　撮像動作については、前述の図７乃至図１２に係る記載を参照できるため、詳細な説明は省略する。
＜回路３０１、回路３０２＞
　図１４Ａは、回路２０１と接続する回路３０１および回路３０２を説明する図である。回路２０１から出力される積和演算結果のデータは、回路３０１に順次入力される。回路３０１には、前述したデータＡとデータＢとの差分を演算する機能のほかに、様々な演算機能を有していてもよい。例えば、回路３０１は、回路２０１と同等の構成とすることができる。または、回路３０１の機能をソフトウェアによる処理で置き換えてもよい。
　回路３０１は、活性化関数の演算を行う回路を有していてもよい。当該回路には、例えばコンパレータ回路を用いることができる。コンパレータ回路では、入力されたデータと、設定されたしきい値とを比較した結果を２値データとして出力する。すなわち、画素ブロック２００および回路３０１はニューラルネットワークの一部の要素として作用することができる。
　回路３０１は、Ａ／Ｄコンバータを有していてもよい。積和演算の有無を問わず、画素ブロック２００から画像データを外部に出力するときは、回路３０１でアナログデータをデジタルデータに変換することができる。
　例えば、３行３列の画素１００を有する画素ブロック２００において、全ての画素１００に供給する重みを同じ（例えば、０）とし、データを出力させたい画素が有するトランジスタ１０８を導通させれば、画素ブロック２００全体の画像データの和、行毎の画像データの和、または画素毎のデータなどを画素ブロック２００から出力させることができる。
　画素ブロック２００が出力するデータは複数ビットの画像データに相当するが、回路３０１で２値化できる場合は、画像データを圧縮しているともいえる。
　回路３０１から出力されたデータは、回路３０２に順次入力される。回路３０２は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、並行して入力されたデータを配線３１１にシリアルデータとして出力することができる。
　図１４Ｂに示すように、回路３０２はニューラルネットワークを有していてもよい。当該ニューラルネットワークは、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。回路３０１から出力されたデータはメモリセル３２０にそれぞれ入力され、積和演算を行うことができる。なお、図１４Ｂに示すメモリセルの数は一例であり、これに限定されない。積和演算後のデータは、配線３１１に出力することができる。
　なお、図１４Ａ、および図１４Ｂにおいて、配線３１１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、通信装置などと接続することができる。
　図１４Ｂに示すニューラルネットワークは、マトリクス状に設置されたメモリセル３２０および参照メモリセル３２５と、回路３３０と、回路３５０と、回路３６０と、回路３７０を有する。
　図１５にメモリセル３２０および参照メモリセル３２５の一例を示す。参照メモリセル３２５は、任意の一列に設けられる。メモリセル３２０および参照メモリセル３２５は同様の構成を有し、トランジスタ１６１と、トランジスタ１６２と、キャパシタ１６３と、を有する。
　トランジスタ１６１のソースまたはドレインの一方は、トランジスタ１６２のゲートと電気的に接続される。トランジスタ１６２のゲートは、キャパシタ１６３の一方の電極と電気的に接続される。ここで、トランジスタ１６１のソースまたはドレインの一方、トランジスタ１６２のゲート、キャパシタ１６３の一方の電極が接続される点をノードＮＭとする。
　トランジスタ１６１のゲートは、配線ＷＬと電気的に接続される。キャパシタ１６３の他方の電極は、配線ＲＷと電気的に接続される。トランジスタ１６２のソースまたはドレインの一方は、ＧＮＤ配線等の基準電位配線と電気的に接続される。
　メモリセル３２０において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬと電気的に接続される。
　参照メモリセル３２５において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤｒｅｆと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬｒｅｆと電気的に接続される。
　配線ＷＬは、回路３３０と電気的に接続される。回路３３０にはデコーダまたはシフトレジスタなどを用いることができる。
　配線ＲＷは、回路３０１と電気的に接続される。各メモリセルには、回路３０１から出力された２値のデータが書き込まれる。なお、回路３０１と各メモリセルとの間にシフトレジスタなどの順序回路を有していてもよい。
　配線ＷＤおよび配線ＷＤｒｅｆは、回路３５０と電気的に接続される。回路３５０には、デコーダまたはシフトレジスタなどを用いることができる。また、回路３５０は、Ｄ／Ａコンバータ、及びＳＲＡＭを有していてもよい。回路３５０は、ノードＮＭに書き込まれる重み係数を出力することができる。
　配線ＢＬおよび配線ＢＬｒｅｆは、回路３６０と電気的に接続される。回路３６０は、回路２０１と同等の構成とすることができる。回路３６０により、積和演算結果からオフセット成分を除いた信号を得ることができる。
　回路３６０は、回路３７０と電気的に接続される。回路３７０は、活性化関数回路とも換言できる。活性化関数回路は、回路３６０から入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数として、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路によって変換された信号は、出力データとして外部に出力される。
　図１６Ａに示すように、ニューラルネットワークＮＮは、入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬは、それぞれ１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともできる。また、ディープニューラルネットワークを用いた学習は、深層学習と呼ぶこともできる。
　入力層ＩＬの各ニューロンには、入力データが入力される。中間層ＨＬの各ニューロンには、前層または後層のニューロンの出力信号が入力される。出力層ＯＬの各ニューロンには、前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
　畳み込みニューラルネットワーク（ＣＮＮ）の場合は、中間層ＨＬが、畳み込み処理を行う層（畳み込み層）、プーリング処理を行う層（プーリング層）、全結合処理を行う層（全結合層）を有する構成とすることができる。畳み込み層では、畳み込み処理を行うことで特徴抽出を行う。また、畳み込み処理には、一または複数の重みフィルタを用いることができる。なお、中間層ＨＬは、上記以外に正規化層等を含んでもよい。畳み込み処理の際に、パディング、またはストライドといった処理を組み合わせてもよい。
　図１６Ｂに、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ａｈが出力される。
　このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。
　本発明の一態様では、ハードウェアとしてアナログ回路を用いて積和演算を行う。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
　積和演算回路は、ＯＳトランジスタを有する構成とすることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。
＜構造例＞
　図１７Ａは、撮像装置の画素の構造の一例を示す図であり、層５６１および層５６３の積層構造とすることができる。
　層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、図１８Ａに示すように層５６５ａと、層５６５ｂを有することができる。なお、場合によって、層を領域と言い換えてもよい。
　図１８Ａに示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ型半導体、層５６５ｂにｎ型半導体を用いることができる。または、層５６５ａにｎ型半導体、層５６５ｂにｐ型半導体用いてもよい。
　上記ｐｎ接合型フォトダイオードは、代表的には単結晶シリコンを用いて形成することができる。単結晶シリコンを光電変換層とするフォトダイオードは、紫外光から近赤外光まで比較的広い分光感度特性を有し、後述する光学変換層と組み合わせることで、様々な波長の光を検出することができる。
　そのほか、ｐｎ接合型フォトダイオードの光電変換層として、化合物半導体を用いてもよい。当該化合物半導体として、例えば、ガリウム−ヒ素−リン化合物（ＧａＡｓＰ）、ガリウム−リン化合物（ＧａＰ）、インジウム−ガリウム−ヒ素化合物（ＩｎＧａＡｓ）、鉛−硫黄化合物（ＰｂＳ）、鉛−セレン化合物（ＰｂＳｅ）、インジウム−ヒ素化合物（ＩｎＡｓ）、インジウム−アンチモン化合物（ＩｎＳｂ）、水銀−カドミウム−テルル化合物（ＨｇＣｄＴｅ）などを用いることができる。
　化合物半導体として、１３族元素（アルミニウム、ガリウム、インジウムなど）および１５族元素（窒素、リン、ヒ素、アンチモンなど）を有する化合物半導体（３−５族化合物半導体とも言う）、または、１２族元素（マグネシウム、亜鉛、カドミウム、水銀など）および１６族元素（酸素、硫黄、セレン、テルルなど）を有する化合物半導体（２−６族化合物半導体とも言う）であることが好ましい。
　化合物半導体は、構成元素の組み合わせ、及びその原子数比に応じてバンドギャップを変化させることができるため、紫外光から赤外光まで様々な波長範囲に感度を有するフォトダイオードを形成することができる。
　なお、紫外光の波長は、０．０１μｍ近傍乃至０．３８μｍ近傍、可視光の波長は、０．３８μｍ近傍乃至０．７５μｍ近傍、近赤外光の波長は、０．７５μｍ近傍乃至２．５μｍ近傍、中赤外光の波長は、２．５μｍ近傍乃至４μｍ近傍、遠赤外光の波長は、４μｍ近傍乃至１０００μｍ近傍、と一般的に定義することができる。
　例えば、紫外光から可視光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＧａＰなどを用いることができる。また、紫外光から近赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層に前述したシリコンまたはＧａＡｓＰなどを用いることができる。また、可視光から中赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＩｎＧａＡｓなどを用いることができる。また、近赤外光から中赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＰｂＳまたはＩｎＡｓなどを用いることができる。また、中赤外光から遠赤外光にかけて光感度を有するフォトダイオードを形成するには、光電変換層にＰｂＳｅ、ＩｎＳｂまたはＨｇＣｄＴｅなどを用いることができる。
　なお、上記化合物半導体を用いたフォトダイオードは、ｐｎ接合だけでなく、ｐｉｎ接合であってもよい。また、ｐｎ接合およびｐｉｎ接合は、ホモ接合構造に限らず、ヘテロ接合構造であってもよい。
　例えば、ヘテロ接合では、ｐｎ接合構造の一方の層に第１の化合物半導体を用い、他方の層に第１の化合物半導体とは異なる第２の化合物半導体を用いることができる。また、ｐｉｎ接合構造のいずれか１層または２層に第１の化合物半導体を用い、その他の層に第１の化合物半導体とは異なる第２の化合物半導体を用いることができる。なお、第１の化合物半導体または第２の化合物半導体の一方は、シリコンなどの単体の半導体であってもよい。
　なお、画素毎に異なる材料を用いて、フォトダイオードの光電変換層を形成してもよい。当該構成を用いることで、紫外光を検出する画素、可視光を検出する画素、赤外光を検出する画素などのいずれか２種類の画素、または３種類の画素を有する撮像装置を形成することができる。
　層５６１が有する光電変換デバイス１０１は、図１８Ｂに示すように、層５６６ａと、層５６６ｂと、層５６６ｃと、層５６６ｄとの積層としてもよい。図１８Ｂに示す光電変換デバイス１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
　層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
　層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
　光電変換部の層５６６ｂ、層５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とするができる。層５６６ｂにｐ型半導体であるセレン系材料を用い、層５６６ｃにｎ型半導体であるガリウム酸化物などを用いることが好ましい。
　セレン系材料を用いた光電変換デバイスは、可視光に対する外部量子効率が高い特性を有する。当該光電変換デバイスでは、アバランシェ増倍を利用することにより、入射される光の量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
　セレン系材料として、結晶性セレン（単結晶セレン、多結晶セレン）、非晶質セレンを用いることができる。これらは、紫外光から可視光にかけて光感度を有する。また、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。これらは、紫外光から近赤外光にかけて光感度を有する。
　ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
　層５６１が有する光電変換デバイス１０１は、図１８Ｃに示すように、層５６７ａと、層５６７ｂと、層５６７ｃと、層５６７ｄと、層５６７ｅとの積層としてもよい。図１８Ｃに示す光電変換デバイス１０１は有機光導電膜の一例であり、層５６７ａは下部電極、層５６７ｅは透光性を有する上部電極であり、層５６７ｂ、５６７ｃ、５６７ｄは光電変換部に相当する。
　光電変換部の層５６７ｂ、５６７ｄのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層５６７ｃは光電変換層とすることができる。
　ホール輸送層として、例えば酸化モリブデンなどを用いることができる。電子輸送層として、例えば、Ｃ６０、Ｃ７０などのフラーレン、またはそれらの誘導体などを用いることができる。
　光電変換層として、ｎ型有機半導体およびｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。有機半導体には様々な種類があり、目的の波長に光感度を有する材料を光電変換層に選べばよい。
　図１７Ａに示す層５６３として、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路、ニューラルネットワーク、通信回路等を形成することができる。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの記憶回路、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ　Ｃｏｎｔｒｏｌｌｅｒ　Ｕｎｉｔ）などを形成してもよい。なお、画素回路を除く上記回路を本実施の形態では、機能回路と呼ぶ。
　例えば、実施の形態１で説明した画素回路（画素１００）および機能回路（回路２０１、回路３０１、回路３０２、回路３０３、回路３０４、回路３０５など）が有するトランジスタにおいて、その一部または全てを層５６３に設けることができる。
　層５６３は、図１７Ｂに示すように複数の層の積層であってもよい。図１７Ｂでは、層５６３ａ、層５６３ｂ、及び層５６３ｃの三層を例示しているが、二層であってもよい。または、層５６３は四層以上の積層であってもよい。これらの層は、例えば貼り合わせ工程などを用いて積層することができる。当該構成とすることで、画素回路と機能回路を複数の層に分散させ、画素回路と機能回路を重ねて設けることができるため、小型で高機能の撮像装置を作製することができる。
　画素は、図１７Ｃに示すように層５６１、層５６２および層５６３の積層構造を有していてもよい。
　層５６２は、ＯＳトランジスタを有することができる。前述した機能回路の一つ以上をＯＳトランジスタで形成してもよい。または、層５６３が有するＳｉトランジスタと層５６２が有するＯＳトランジスタを用いて、機能回路の一つ以上を形成してもよい。または、層５６３をガラス基板などの支持基板とし、層５６２が有するＯＳトランジスタで機能回路を形成してもよい。
　例えば、ＯＳトランジスタおよびＳｉトランジスタを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ−ＣＰＵ」ともいう）を実現することができる。なお、Ｎｏｆｆ−ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。
　Ｎｏｆｆ−ＣＰＵは、Ｎｏｆｆ−ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ−ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ−ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ−ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
　層５６２は、図１７Ｄに示すように複数の層の積層であってもよい。図１７Ｄでは、層５６２ａ、層５６２ｂの二層を例示しているが、三層以上の積層であってもよい。これらの層は、例えば層５６３上に積み上げるように形成することができる。または、層５６３上に形成した層と、層５６１上に形成した層とを貼り合わせて形成してもよい。
　ＯＳトランジスタに用いる半導体材料として、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ−ＯＳまたはＣＡＣ−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
　ＯＳトランジスタは半導体層のエネルギーギャップが大きいため、数ｙＡ／μｍ（チャネル幅１μｍあたりの電流値）という極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。
　ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属から選ばれた一つ、または複数）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。Ｉｎ−Ｍ−Ｚｎ系酸化物は、代表的には、スパッタリング法で形成することができる。または、ＡＬＤ（Ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成してもよい。
　Ｉｎ−Ｍ−Ｚｎ系酸化物をスパッタリング法で形成するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
　半導体層として、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。
　なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
　半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコン、または炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコン、または炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
　半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
　非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
　なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
　以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
　つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
　なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
　上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
　一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
　なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
　なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
　なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
　ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
　ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
　ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
　ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
　一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
　したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
　ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。
＜積層構造１＞
　次に、撮像装置の積層構造について、断面図を用いて説明する。なお、以下に示す絶縁層および導電層などの要素は一例であり、さらに他の要素が含まれていてもよい。または、以下に示す要素の一部が省かれていてもよい。また、以下に示す積層構造は、必要に応じて、貼り合わせ工程、研磨工程などを用いて形成することができる。
　図１９は、層５６０、５６１、層５６３を有し、層５６３を構成する層５６３ａと層５６３ｂの間に貼り合わせ面を有する積層体の断面図の一例である。
＜層５６３ｂ＞
　層５６３ｂは、シリコン基板６１１に設けられた機能回路を有することができる。ここでは、機能回路の一部として、回路１３０が有するトランジスタ１０５およびトランジスタ１０８を示している。
　層５６３ｂには、シリコン基板６１１、絶縁層６１２、絶縁層６１３、絶縁層６１４、絶縁層６１６、絶縁層６１７、絶縁層６１８、導電層６１９が設けられる。絶縁層６１２は保護膜としての機能を有する。絶縁層６１３、絶縁層６１４、絶縁層６１６、絶縁層６１７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６１８および導電層６１９は、貼り合わせ層としての機能を有する。導電層６１９は、トランジスタ１０５のゲートと電気的に接続される。
　保護膜として、例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。層間絶縁膜および平坦化膜として、例えば、酸化シリコン膜などの無機絶縁膜、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜を用いることができる。キャパシタの誘電体層として、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜などを用いることができる。貼り合わせ層に関しては後述する。
　なお、デバイス間の電気的な接続に用いられる配線、電極およびプラグとして用いることのできる導電体には、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を適宜選択して用いればよい。当該導電体は単層に限らず、異なる材料で構成された複数の層であってもよい。
＜層５６３ａ＞
　層５６３ａは、画素１００の要素を有する。また、機能回路の要素を有していてもよい。ここでは、機能回路の要素として、回路１３０が有するトランジスタ１０２およびトランジスタ１０３を示している。
　層５６３ａには、シリコン基板６３２、絶縁層６３１、絶縁層６３３、絶縁層６３４、絶縁層６３５、絶縁層６３７、絶縁層６３８が設けられる。また、導電層６３６、導電層６３９が設けられる。
　絶縁層６３１および導電層６３９は、貼り合わせ層としての機能を有する。絶縁層６３４、６３５、６３７は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６３３は、保護膜としての機能を有する。絶縁層６３８は、シリコン基板６３２と導電層６３９を絶縁する機能を有する。絶縁層６３８は、他の絶縁層と同様の材料で形成することができる。また、絶縁層６３８は、絶縁層６３１と同一の材料で形成されていてもよい。
　導電層６３９は、トランジスタ１０２のソースまたはドレインの他方、およびトランジスタ１０３のソースまたはドレインの一方と電気的に接続される。また、導電層６３９は、トランジスタ１０５のゲートおよび導電層６１９と電気的に接続される。また、導電層６３６は、配線１１４（図４参照）と電気的に接続される。
　図１９には、シリコン基板（シリコン基板６１１、シリコン基板６３２）にチャネル形成領域を有するフィン型のＳｉトランジスタを示している。チャネル幅方向の断面（図１９の層５６３ａに示すＡ１−Ａ２の断面）を図２０Ａに示す。なお、Ｓｉトランジスタは、図２０Ｂに示すようにプレーナー型であってもよい。
　または、図２０Ｃに示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板６３２上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ））とすることができる。
＜層５６１＞
　層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、層５６３ａ上に形成することができる。図１９では、光電変換デバイス１０１として、図１８Ｃに示す有機光導電膜を光電変換層に用いた構成を示している。なお、ここでは、層５６７ａをカソード、層５６７ｅをアノードとする。
　層５６１には、絶縁層６５１、絶縁層６５２、絶縁層６５３、絶縁層６５４、および導電層６５５が設けられる。
　絶縁層６５１、絶縁層６５３、絶縁層６５４は、層間絶縁膜および平坦化膜としての機能を有する。また、絶縁層６５４は光電変換デバイス１０１の端部を覆って設けられ、層５６７ｅと層５６７ａとの短絡を防止する機能も有する。絶縁層６５２は、素子分離層としての機能を有する。素子分離層として、有機絶縁膜などを用いることが好ましい。
　光電変換デバイス１０１のカソードに相当する層５６７ａは、層５６３ａが有するトランジスタ１０２のソースまたはドレインの一方と電気的に接続される。光電変換デバイス１０１のアノードに相当する層５６７ｅは、導電層６５５を介して、層５６３ａが有する導電層６３６と電気的に接続される。
＜層５６０＞
　層５６０は、層５６１上に形成される。層５６０は、遮光層６７１、光学変換層６７２およびマイクロレンズアレイ６７３を有する。
　遮光層６７１は、隣接する画素への光の流入を抑えることができる。遮光層６７１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
　光電変換デバイス１０１が可視光に感度を有するとき、光学変換層６７２にカラーフィルタを用いることができる。カラーフィルタに（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を画素別に割り当てることにより、カラー画像を得ることができる。例えば、図２６Ａの斜視図（断面を含む）に示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）をそれぞれ異なる画素に割り当てることができる。
　光電変換デバイス１０１と光学変換層６７２との適切な組み合わせにおいて、光学変換層６７２に波長カットフィルタを用いれば、様々な波長領域における画像が得られる撮像装置とすることができる。
　例えば、光学変換層６７２に可視光線の波長以下の光を遮る赤外線フィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層６７２に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層６７２に可視光線の波長以上の光を遮る紫外線フィルタを用いれば、紫外線撮像装置とすることができる。
　なお、一つの撮像装置内に異なる光学変換層を複数配置してもよい。例えば、図２６Ｂに示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）、赤外線フィルタ６７２ＩＲをそれぞれ異なる画素に割り当てることができる。当該構成では、可視光画像および赤外光画像を同時に取得することができる。
　または、図２６Ｃに示すように、カラーフィルタ６７２Ｒ（赤）、カラーフィルタ６７２Ｇ（緑）、カラーフィルタ６７２Ｂ（青）、紫外線フィルタ６７２ＵＶをそれぞれ異なる画素に割り当てることができる。当該構成では、可視光画像および紫外光画像を同時に取得することができる。
　光学変換層６７２にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線、または紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス１０１で検出することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
　シンチレータは、Ｘ線、またはガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光、または紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂、またはセラミクスに分散させたものを用いることができる。
　赤外光または紫外光による撮像を行うことで、検査機能、セキュリティ機能、センサ機能などを撮像装置に付与することができる。例えば、赤外光による撮像を行うことで、生産物の非破壊検査、農産物の選別（糖度の計測など）、静脈認証、医療検査などを行うことができる。また、紫外光による撮像を行うことで、光源、または火炎から放出される紫外光を検出することができ、光源、熱源、生産装置等の管理などを行うことができる。
　光学変換層６７２上にはマイクロレンズアレイ６７３が設けられる。マイクロレンズアレイ６７３が有する個々のレンズを通る光が直下の光学変換層６７２を通り、光電変換デバイス１０１に照射されるようになる。マイクロレンズアレイ６７３を設けることにより、集光した光を光電変換デバイス１０１に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ６７３は、目的の波長の光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
＜貼り合わせ＞
　次に、層５６３ｂと層５６３ａの貼り合わせについて説明する。
　層５６３ｂには、絶縁層６１８および導電層６１９が設けられる。導電層６１９は、絶縁層６１８に埋設された領域を有する。また、絶縁層６１８および導電層６１９の表面は、それぞれ高さが一致するように平坦化されている。
　層５６３ａには、絶縁層６３１および導電層６３９が設けられる。導電層６３９は、絶縁層６３１に埋設された領域を有する。また、絶縁層６３１および導電層６３９の表面は、それぞれ高さが一致するように平坦化されている。
　ここで、導電層６１９および導電層６３９は、主成分が同一の金属元素であることが好ましい。また、絶縁層６１８および絶縁層６３１は、同一の成分で構成されていることが好ましい。
　例えば、導電層６１９、導電層６３９には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層６１８、絶縁層６３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
　つまり、導電層６１９および導電層６３９のそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層６１８および絶縁層６３１のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６３ｂと層５６３ａの境を接合位置とする、貼り合わせを行うことができる。
　なお、導電層６１９および導電層６３９は複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の金属材料であればよい。また、絶縁層６１８および絶縁層６３１も複数の層の多層構造であってもよく、その場合は、表層（接合面）が同一の絶縁材料であればよい。
　当該貼り合わせによって、導電層６１９および導電層６３９の電気的な接続を得ることができる。また、絶縁層６１８および絶縁層６３１の機械的な強度を有する接続を得ることができる。
　金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
　絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
　層５６３ｂと層５６３ａを貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
　例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
　上記の貼り合わせにより、層５６３ｂが有する要素と、層５６３ａが有する画素１００の要素を電気的に接続することができる。
＜積層構造１の変形例＞
　図２１は、図１９に示す積層構造の変形例であり、層５６１が有する光電変換デバイス１０１の構成、および層５６３ａの一部構成が異なり、層５６１と層５６３ａとの間にも貼り合わせ面を有する構成である。
　層５６１は、光電変換デバイス１０１、絶縁層６６１、絶縁層６６２、絶縁層６６４、絶縁層６６５および導電層６８５、導電層６８６を有する。
　光電変換デバイス１０１はｐｎ接合型のフォトダイオードであり、ｐ型領域に相当する層５６５ｂおよびｎ型領域に相当する層５６５ａを有する。なお、ここでは、ｐｎ接合型のフォトダイオードがシリコン基板に形成された例を示す。光電変換デバイス１０１は埋め込み型フォトダイオードであり、層５６５ａの表面側（電流の取り出し側）に設けられた薄いｐ型の領域（層５６５ｂの一部）によって暗電流を抑えノイズを低減させることができる。
　絶縁層６６１、導電層６８５、導電層６８６は、貼り合わせ層としての機能を有する。絶縁層６６２は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６６４は、素子分離層としての機能を有する。
　シリコン基板には画素を分離する溝が設けられ、絶縁層６６５はシリコン基板上面および当該溝に設けられる。絶縁層６６５が設けられることにより、光電変換デバイス１０１内で発生したキャリアが隣接する画素に流出することを抑えることができる。また、絶縁層６６５は、迷光の侵入を抑制する機能も有する。したがって、絶縁層６６５により、混色を抑制することができる。なお、シリコン基板の上面と絶縁層６６５との間に反射防止膜が設けられていてもよい。
　絶縁層６６４は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて形成することができる。または、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法等を用いて形成してもよい。絶縁層６６５として、例えば、酸化シリコン、窒化シリコンなどの無機絶縁膜、ポリイミド樹脂、アクリル樹脂などの有機絶縁膜を用いることができる。なお、絶縁層６６５は多層構成であってもよい。また、絶縁層６６５の一部に空間を設けてもよい。当該空間は空気、または不活性ガスなどの気体を有していてもよい。また、当該空間は減圧状態であってもよい。
　光電変換デバイス１０１の層５６５ａ（ｎ型領域、カソードに相当）は、導電層６８５と電気的に接続される。層５６５ｂ（ｐ型領域、アノードに相当）は、導電層６８６と電気的に接続される。導電層６８５、導電層６８６は、絶縁層６６１に埋設された領域を有する。また、絶縁層６６１および導電層６８５、導電層６８６の表面は、それぞれ高さが一致するように平坦化されている。
　層５６３ａにおいて、絶縁層６３７上には、絶縁層６３８が形成される。また、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される導電層６８３、および導電層６３６と電気的に接続される導電層６８４が形成される。
　絶縁層６３８、導電層６８３、導電層６８４は、貼り合わせ層としての機能を有する。導電層６８３、導電層６８４は、絶縁層６３８に埋設された領域を有する。また、絶縁層６３８および導電層６８３、導電層６８４の表面は、それぞれ高さが一致するように平坦化されている。
　ここで、導電層６８３、導電層６８４、導電層６８５、導電層６８６は、前述した導電層６１９、導電層６３９と同じ貼り合わせ層である。また、絶縁層６３８、絶縁層６６１は、前述した絶縁層６１８、絶縁層６３１と同じ貼り合わせ層である。
　したがって、導電層６８３と導電層６８５を貼り合わせることで、光電変換デバイス１０１の層５６５ａ（ｎ型領域、カソードに相当）とトランジスタ１０２のソースまたはドレインの一方を電気的に接続することができる。また、導電層６８４と導電層６８６を貼り合わせることで、光電変換デバイス１０１の層５６５ｂ（ｐ型領域、アノードに相当）と配線１１４（図４参照）を電気的に接続することができる。また、絶縁層６３８と絶縁層６６１を貼り合わせることで、層５６１と層５６３ａの電気的な接合および機械的な接合を行うことができる。
　図２２は上記とは異なる変形例であり、トランジスタ１０２が層５６１に設けられる構成である。当該構成では、トランジスタ１０２のソースまたはドレインの一方は、光電変換デバイス１０１と直結され、ソースまたはドレインの他方は、ノードＦＤとして作用する。当該構成では、光電変換デバイス１０１で蓄積した電荷の完全転送が可能であり、ノイズの少ない撮像装置とすることができる。絶縁層６６３は、トランジスタ１０２の保護膜として機能する。
　ここで、層５６１が有するトランジスタ１０２のソースまたはドレインの他方は、導電層６９２と電気的に接続される。また、層５６３ａが有するトランジスタ１０３のソースまたはドレインの一方は、導電層６９１と電気的に接続される。導電層６９１、導電層６９２は、前述した導電層６１９、導電層６３９と同じ貼り合わせ層である。
＜積層構造２＞
　図２３は、層５６０、層５６１、層５６２、層５６３を有し、貼り合わせ面を有さない積層体の断面図の一例である。層５６３には、Ｓｉトランジスタが設けられる。層５６２には、ＯＳトランジスタが設けられる。なお、層５６３、層５６１および層５６０の構成は、図１９に示す構成と同一であるため、ここでは説明を省略する。
＜層５６２＞
　層５６２は、層５６３上に形成される。層５６２は、ＯＳトランジスタを有する。ここでは、トランジスタ１０２およびトランジスタ１０３を示している。図２３に示す断面図では、両者の電気的な接続は図示されていない。
　層５６２には、絶縁層６２１、絶縁層６２２、絶縁層６２３、絶縁層６２４、絶縁層６２５、絶縁層６２６、絶縁層６２８が設けられる。また、導電層６２７が設けられる。導電層６２７は、配線１１４（図４参照）と電気的に接続することができる。
　絶縁層６２１は、ブロッキング層としての機能を有する。絶縁層６２２、絶縁層６２３、絶縁層６２５、絶縁層６２６、絶縁層６２８は、層間絶縁膜および平坦化膜としての機能を有する。絶縁層６２４は、保護膜としての機能を有する。
　ブロッキング層として、水素の拡散を防止する機能を有する膜を用いることが好ましい。Ｓｉデバイスにおいて、水素はダングリングボンドを終端するために必要とされるが、ＯＳトランジスタの近傍にある水素は、酸化物半導体層中にキャリアを生成する要因の一つとなり、信頼性を低下させる。したがって、Ｓｉデバイスが形成される層とＯＳトランジスタが形成される層との間には、水素のブロッキング膜が設けられることが好ましい。
　当該ブロッキング膜として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
　トランジスタ１０３のソースまたはドレインの他方は、プラグを介してトランジスタ１０５のゲートと電気的に接続される。また、導電層６２７は、配線１１４（図４参照）と電気的に接続される。
　トランジスタ１０２のソースまたはドレインの一方は、層５６１が有する光電変換デバイス１０１のカソードと電気的に接続される。導電層６２７は、層５６１が有する光電変換デバイス１０１のアノードと電気的に接続される。
　図２４ＡにＯＳトランジスタの詳細を示す。図２４Ａに示すＯＳトランジスタは、酸化物半導体層および導電層の積層上に絶縁層を設け、当該酸化物半導体層に達する開口部を設けることでソース電極７０５およびドレイン電極７０６を形成するセルフアライン型の構成である。
　ＯＳトランジスタは、酸化物半導体層に形成されるチャネル形成領域７０８、ソース領域７０３およびドレイン領域７０４のほか、ゲート電極７０１、ゲート絶縁膜７０２を有する構成とすることができる。当該開口部には少なくともゲート絶縁膜７０２およびゲート電極７０１が設けられる。当該開口部には、さらに酸化物半導体層７０７が設けられていてもよい。
　ＯＳトランジスタは、図２４Ｂに示すように、ゲート電極７０１をマスクとして半導体層にソース領域７０３およびドレイン領域７０４を形成するセルフアライン型の構成としてもよい。
　または、図２４Ｃに示すように、ソース電極７０５またはドレイン電極７０６とゲート電極７０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。
　ＯＳトランジスタはバックゲート７３５を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート７３５は、図２４Ｄに示すトランジスタのチャネル幅方向の断面図のように、対向して設けられるトランジスタのフロントゲートと電気的に接続してもよい。なお、図２４Ｄは図２４ＡのトランジスタのＢ１−Ｂ２の断面を例として示しているが、その他の構造のトランジスタも同様である。また、バックゲート７３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
＜積層構造２の変形例＞
　図２５は、図２３に示す積層構造の変形例であり、層５６１が有する光電変換デバイス１０１の構成、および層５６２の一部構成が異なり、層５６１と層５６２との間に貼り合わせ面を有する構成である。
　層５６１が有する光電変換デバイス１０１は、ｐｎ接合型のフォトダイオードであり、図２１に示す構成と同様である。
　層５６２において、絶縁層６２８上には、絶縁層６４８が形成される。また、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される導電層６８８、および導電層６２７と電気的に接続される導電層６８９が形成される。
　絶縁層６４８、導電層６８８、導電層６８９は、貼り合わせ層としての機能を有する。導電層６８８、６８９は、絶縁層６４８に埋設された領域を有する。また、絶縁層６４８および導電層６８３、６８４の表面は、それぞれ高さが一致するように平坦化されている。
　ここで、導電層６８８、導電層６８９は、前述した導電層６１９、導電層６３９と同じ貼り合わせ層である。また、絶縁層６４８は、前述した絶縁層６１８、絶縁層６３１と同じ貼り合わせ層である。
　したがって、導電層６８８と導電層６８５を貼り合わせることで、光電変換デバイスの層５６５ａ（ｎ型領域、カソードに相当）とトランジスタ１０２のソースまたはドレインの一方を電気的に接続することができる。また、導電層６８９と導電層６８６を貼り合わせることで、光電変換デバイスの層５６５ｂ（ｐ型領域、アノードに相当）と配線１１４（図４参照）を電気的に接続することができる。また、絶縁層６４８と絶縁層６６１を貼り合わせることで、層５６１と層５６２ａの電気的な接合および機械的な接合を行うことができる。
　Ｓｉデバイスを複数積層する場合、研磨工程、及び貼り合わせ工程が複数回必要になる。そのため、工程数が多い、専用の装置が必要、低歩留まりなどの課題があり、製造コストも高い。ＯＳトランジスタは、デバイスが形成された半導体基板上に積層して形成することができるため、貼り合わせ工程を削減することができる。
　なお、当該構成において、図２２に示すように、層５６１にトランジスタ１０２を設けてもよい。
＜パッケージ、モジュール＞
　図２７Ａ１は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０（図２７Ａ３参照）を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。
　図２７Ａ２は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ　ｇｒｉｄ　ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ　ｇｒｉｄ　ａｒｒａｙ）、またはＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）などを有していてもよい。
　図２７Ａ３は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
　図２７Ｂ１は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１（図２７Ｂ３参照）を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０（図２７Ｂ３参照）も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）としての構成を有している。
　図２７Ｂ２は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ　ｆｌａｔ　ｎｏ−ｌｅａｄ　ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）、または前述したＢＧＡが設けられていてもよい。
　図２７Ｂ３は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。
　イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
　本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２８Ａ乃至図２８Ｆに示す。
　図２８Ａは携帯型情報端末の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯型情報端末は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指、またはスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯型情報端末に本発明の一態様の撮像装置およびその動作方法を適用することができる。
　カメラ９８７は本発明の一態様の撮像装置を有し、カメラ９８７で取得した画像から被写体の距離情報を取得することができる。当該距離情報に基づいて、カメラ９８７で取得した画像の一部を加工することができる。例えば、主の被写体の前後をぼかす画像処理などを行うことができる。
　図２８Ｂは情報端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末に本発明の一態様の撮像装置およびその動作方法を適用することができる。
　図２８Ｃは監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
　図２８Ｄはビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラに本発明の一態様の撮像装置およびその動作方法を適用することができる。
　図２８Ｅはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラに本発明の一態様の撮像装置およびその動作方法を適用することができる。
　図２８Ｆは腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末に本発明の一態様の撮像装置およびその動作方法を適用することができる。
　図２９Ａは、移動体の一例として自動車の外観図を図示している。自動車８９０は、複数のカメラ８９１等を有し、自動車８９０の前後左右および上方の情報を取得することができる。カメラ８９１には、本発明の一態様の撮像装置およびその動作方法を適用することができる。また、自動車８９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサ（図示せず）などを備える。自動車８９０は、複数の撮像方向８９２に対してカメラ８９１が取得した画像の解析を行い、ガードレール、及び歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。また、道路案内、危険予測などを行うシステムに用いることができる。
　本発明の一態様の撮像装置では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
　なお、上述では、移動体の一例として自動車について説明しているが、自動車は、内燃機関を有する自動車、電気自動車、水素自動車など、いずれであってもよい。また、移動体は自動車に限定されない。例えば、移動体として、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
ＦＬ１１：第１のフィルタ、ＦＬ１２：第３のフィルタ、ＦＬ１３：第５のフィルタ、ＦＬ２１：第２のフィルタ、ＦＬ２２：第４のフィルタ、ＦＬ２３：第６のフィルタ、１００：画素、１０１：光電変換デバイス、１０２：トランジスタ、１０２ａ：トランジスタ、１０２ｂ：トランジスタ、１０３：トランジスタ、１０３ａ：トランジスタ、１０３ｂ：トランジスタ、１０４：キャパシタ、１０４ａ：キャパシタ、１０４ｂ：キャパシタ、１０５：トランジスタ、１０５ａ：トランジスタ、１０５ｂ：トランジスタ、１０６：トランジスタ、１０６ａ：トランジスタ、１０６ｂ：トランジスタ、１０８：トランジスタ、１１１ａ：配線、１１１ａ＿１：配線、１１１ａ＿２：配線、１１１ａ＿３：配線、１１１ｂ：配線、１１１ｂ＿１：配線、１１１ｂ＿２：配線、１１１ｂ＿３：配線、１１２ａ：配線、１１２ａ＿１：配線、１１２ａ＿２：配線、１１２ａ＿３：配線、１１２ｂ：配線、１１２ｂ＿１：配線、１１２ｂ＿２：配線、１１２ｂ＿３：配線、１１３：配線、１１４：配線、１１５ａ：配線、１１５ｂ：配線、１１６ａ：配線、１１６ｂ：配線、１１７ａ：配線、１１７ｂ：配線、１１８ａ：配線、１１８ｂ：配線、１１９ａ：配線、１１９ｂ：配線、１２２：配線、１２２＿１：配線、１２２＿２：配線、１２２＿３：配線、１３０ａ：回路、１３０ｂ：回路、１６１：トランジスタ、１６２：トランジスタ、１６３：キャパシタ、２００：画素ブロック、２０１：回路、２０２：キャパシタ、２０３：トランジスタ、２０４：トランジスタ、２０５：トランジスタ、２０６：トランジスタ、２０７：トランジスタ、２１２：配線、２１３：配線、２１３Ａ：配線、２１３Ｂ：配線、２１５：配線、２１６：配線、２１７：配線、２１８：配線、２１９：配線、３００：画素アレイ、３０１：回路、３０２：回路、３０３：回路、３０４：回路、３０５：回路、３１１：配線、３２０：メモリセル、３２５：参照メモリセル、３３０：回路、３５０：回路、３６０：回路、３７０：回路、４１０：パッケージ基板、４１１：パッケージ基板、４２０：カバーガラス、４２１：レンズカバー、４３０：接着剤、４３５：レンズ、４４０：バンプ、４４１：ランド、４５０：イメージセンサチップ、４５１：イメージセンサチップ、４６０：電極パッド、４６１：電極パッド、４７０：ワイヤ、４７１：ワイヤ、４９０：ＩＣチップ、５４５：半導体層、５４６：絶縁層、５６０：層、５６１：層、５６２：層、５６２ａ：層、５６２ｂ：層、５６３：層、５６３ａ：層、５６３ｂ：層、５６３ｃ：層、５６５ａ：層、５６５ｂ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５６７ａ：層、５６７ｂ：層、５６７ｃ：層、５６７ｄ：層、５６７ｅ：層、６１１：シリコン基板、６１２：絶縁層、６１３：絶縁層、６１４：絶縁層、６１６：絶縁層、６１７：絶縁層、６１８：絶縁層、６１９：導電層、６２１：絶縁層、６２２：絶縁層、６２３：絶縁層、６２４：絶縁層、６２５：絶縁層、６２６：絶縁層、６２７：導電層、６２８：絶縁層、６３１：絶縁層、６３２：シリコン基板、６３３：絶縁層、６３４：絶縁層、６３５：絶縁層、６３６：導電層、６３７：絶縁層、６３８：絶縁層、６３９：導電層、６４８：絶縁層、６５１：絶縁層、６５２：絶縁層、６５３：絶縁層、６５４：絶縁層、６５５：導電層、６６１：絶縁層、６６２：絶縁層、６６３：絶縁層、６６４：絶縁層、６６５：絶縁層、６７１：遮光層、６７２：光学変換層、６７２Ｂ：カラーフィルタ、６７２Ｇ：カラーフィルタ、６７２ＩＲ：赤外線フィルタ、６７２Ｒ：カラーフィルタ、６７２ＵＶ：紫外線フィルタ、６７３：マイクロレンズアレイ、６８３：導電層、６８４：導電層、６８５：導電層、６８６：導電層、６８８：導電層、６８９：導電層、６９１：導電層、６９２：導電層、７０１：ゲート電極、７０２：ゲート絶縁膜、７０３：ソース領域、７０４：ドレイン領域、７０５：ソース電極、７０６：ドレイン電極、７０７：酸化物半導体層、７０８：チャネル形成領域、７３５：バックゲート、８９０：自動車、８９１：カメラ、８９２：撮像方向、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (9)

  1. 　複数の画素を有し、
    　前記画素は、ｎフレーム目（ｎは２以上の整数）に取得された画像データに第１の重みを与えて、ｎフレーム目の第１のデータを生成する機能を有し、
    　前記画素は、ｎ−１フレーム目に取得された画像データに第２の重みを与えて、ｎ−１フレーム目の第１のデータを生成する機能を有し、
    　前記画素は、前記ｎ−１フレーム目の第１のデータと、前記ｎフレーム目の第１のデータを足し合わせて第２のデータを生成する機能を有する撮像装置。
  2. 　複数の画素と、複数の第１の回路と、を有し、
    　前記画素は、マトリクス状に配置され、
    　前記第１の回路は、列方向に配置される複数の前記画素と電気的に接続され、
    　前記画素は、第２の回路と、第３の回路と、を有し、
    　前記第２の回路または前記第３の回路の一方は、ｎフレーム目（ｎは２以上の整数）に取得された画像データに第１の重みを与えて、ｎフレーム目の第１のデータを生成する機能を有し、
    　前記第２の回路または前記第３の回路の他方は、ｎ−１フレーム目に取得された画像データに第２の重みを与えて、ｎ−１フレーム目の第１のデータを生成する機能を有し、
    　前記画素は、前記ｎ−１フレーム目の第１のデータと、前記ｎフレーム目の第１のデータを足し合わせて第２のデータを生成する機能を有し、
    　前記第１の回路は、前記画素がそれぞれ生成する前記第２のデータの和に相当する第３のデータを生成する機能を有する撮像装置。
  3. 　請求項２において、
    　前記画素は、光電変換デバイスと、第１のトランジスタと、を有し、
    　前記第２の回路及び前記第３の回路はそれぞれ、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１のキャパシタと、を有し、
    　前記光電変換デバイスの一方の電極は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
    　前記第４のトランジスタのゲートは、前記第１のキャパシタの一方の電極と電気的に接続され、
    　前記第１のキャパシタの他方の電極は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第４のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの他方は、前記第１の回路と電気的に接続される撮像装置。
  4. 　請求項３において、
    　前記第５のトランジスタの他方は、第１の配線と電気的に接続され、
    　前記第１の配線は、前記第１の重みに相当する電位または前記第２の重みに相当する電位のいずれかが供給される撮像装置。
  5. 　請求項２において、
    　前記画素は、光電変換デバイスと、第１のトランジスタと、を有し、
    　前記第２の回路及び前記第３の回路はそれぞれ、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１のキャパシタと、を有し、
    　前記光電変換デバイスの一方の電極は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
    　前記第４のトランジスタのゲートは、前記第１のキャパシタの一方の電極と電気的に接続され、
    　前記第４のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第１のトランジスタのソースまたはドレインの他方は、前記第１の回路と電気的に接続され、
    　前記第４のトランジスタは、バックゲートを有する撮像装置。
  6. 　請求項５において、
    　前記バックゲートは、第１の配線と電気的に接続され、
    　前記第１の配線は、前記第１の重みに相当する電位または前記第２の重みに相当する電位のいずれかが供給される撮像装置。
  7. 　請求項２乃至請求項６のいずれか一において、
    　前記第１の回路は、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタと、第２のキャパシタと、を有し、
    　前記第２のキャパシタの一方の電極は、前記複数の画素と電気的に接続され、
    　前記第２のキャパシタの一方の電極は、前記第６のトランジスタと電気的に接続され、
    　前記第２のキャパシタの他方の電極は、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第７のトランジスタのソースまたはドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
    　前記第８のトランジスタのソースまたはドレインの一方は、前記第９のトランジスタのソースまたはドレインの一方と電気的に接続され、
    　前記第９のトランジスタのソースまたはドレインの一方は、前記第１０のトランジスタのソースまたはドレインの一方と電気的に接続される撮像装置。
  8. 　請求項２乃至請求項７のいずれか一において、
    　前記画素および前記第１の回路が有するトランジスタのいずれか一または複数は、チャネル形成領域に金属酸化物を有し、
    　前記金属酸化物は、Ｉｎと、Ｚｎと、元素Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有する撮像装置。
  9. 　請求項２乃至請求項８のいずれか一において、
    　前記画素および前記第１の回路が有するトランジスタのいずれか一または複数は、チャネル形成領域にシリコンを有する撮像装置。
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