WO2021200583A1 - 量子カスケードレーザ素子及び量子カスケードレーザ装置 - Google Patents
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Definitions
- One aspect of the present disclosure relates to a quantum cascade laser device and a quantum cascade laser device.
- a quantum cascade laser element As a quantum cascade laser element, it is formed on a semiconductor substrate, a semiconductor laminate formed on the semiconductor substrate so as to have a ridge portion, a current block layer formed over the ridge portion and the semiconductor substrate, and a current block layer. It is known that the insulating layer is provided with a metal layer formed over the top surface of the ridge portion and the insulating layer (see, for example, Patent Document 1).
- the quantum cascade laser device as described above is required to have improved heat dissipation and stability as a laser device. Therefore, one aspect of the present disclosure is to provide a quantum cascade laser device and a quantum cascade laser device capable of improving heat dissipation and stability.
- the quantum cascade laser element includes a semiconductor substrate, an active layer having a quantum cascade structure, a semiconductor mesa formed on the semiconductor substrate so as to extend along the optical waveguide direction, and a semiconductor.
- a pair of grooves extending along the optical waveguide direction is formed, and the pair of grooves equally divide the clad layer into four regions in the width direction of the semiconductor substrate.
- the metal layer is arranged in each of the two outer regions of the case, and the metal layer is inserted into the pair of grooves.
- This quantum cascade laser device includes an embedded layer formed so as to sandwich the semiconductor mesa along the width direction of the semiconductor substrate. As a result, the heat generated in the active layer can be effectively dissipated. Further, a pair of grooves extending along the optical waveguide direction are formed on the surface of the clad layer opposite to the semiconductor substrate, and the pair of grooves form four regions of the clad layer in the width direction of the semiconductor substrate. It is arranged in each of the two outer regions when it is equally divided into two, and a metal layer penetrates into each groove. Since the metal layer penetrates into each groove, the bonding strength between the metal layer and the clad layer can be improved.
- the pair of grooves may reach the embedded layer. In this case, peeling of the metal layer and the like can be suppressed more effectively.
- the quantum cascade laser device further includes a plating layer formed on a metal layer, and a recess may be formed on the surface of the plating layer opposite to the semiconductor substrate.
- the recess can function as a relief portion of the bonding material, and the bonding material is suppressed from creeping up on the side surface of the quantum cascade laser element. can do.
- a pair of recesses are provided, and each of the pair of recesses may overlap with the pair of grooves when viewed from the thickness direction of the semiconductor substrate.
- the quantum cascade laser device further includes a dielectric layer arranged between the clad layer and the metal layer, and the dielectric layer is a semiconductor when viewed from the thickness direction of the semiconductor substrate.
- An opening is formed in the region overlapping the mesa to expose the clad layer from the dielectric layer, and the metal layer may be in contact with the clad layer through the opening.
- the dielectric layer can improve the bond strength between the metal layer and the clad layer, and can further suppress the peeling of the metal layer and the like.
- the dielectric layer may enter the pair of grooves. In this case, peeling of the metal layer and the like can be further suppressed.
- the width of the opening in the width direction of the semiconductor substrate may be twice or more the width of the semiconductor mesa. In this case, the region where the metal layer contacts the clad layer can be widened, and the heat dissipation can be further improved.
- the width of the opening in the width direction of the semiconductor substrate may be 10 times or more the thickness of the clad layer. In this case, the region where the metal layer contacts the clad layer can be widened, and the heat dissipation can be further improved.
- the quantum cascade laser element further includes a metal wire electrically connected to the metal layer, and the connection position between the metal layer and the wire is when viewed from the thickness direction of the semiconductor substrate. In addition, it may overlap with the dielectric layer. In this case, it is possible to prevent the metal layer from peeling or the like due to the tensile stress acting on the metal layer from the wire.
- the thickness of the clad layer is a second region located outside the first region in the width direction of the semiconductor substrate as compared with the first region in which at least a part overlaps with the semiconductor mesa when viewed from the thickness direction of the semiconductor substrate. In the region, it is thinned and the metal layer may extend over the first and second regions.
- the quantum cascade laser device in order to stably output the light of the basic mode having the intensity peak at the center of the ridge in the width direction, the oscillation of the light of the higher order mode having the intensity peaks on both sides of the center. Is required to be suppressed.
- the thickness of the clad layer is higher in the width direction of the semiconductor substrate than in the first region where at least a part of the clad layer overlaps with the semiconductor mesa when viewed from the thickness direction of the semiconductor substrate.
- the metal layer extends over the first and second regions.
- the width of the clad layer in the first region may be greater than or equal to the width of the semiconductor mesa. In this case, it is possible to suppress the oscillation of the higher-order mode while suppressing the loss of the basic mode.
- the width of the clad layer in the first region may be four times or less the width of the semiconductor mesa. In this case, oscillation in the higher-order mode can be effectively suppressed.
- the thickness of the clad layer in the second region may be less than half the thickness of the clad layer in the first region. In this case, the oscillation in the higher order mode can be suppressed more effectively.
- the surface of the clad layer opposite to the semiconductor substrate includes an inclined surface formed at the boundary between the first region and the second region, and the inclined surface is viewed from the optical waveguide direction. It may be inclined outward as it approaches the semiconductor substrate.
- the inclined surface may be curved so as to be convex toward the active layer when viewed from the optical waveguide direction. In these cases, the uniformity of the metal layer formed on the inclined surface can be improved, and it is possible to suppress the variation in the oscillation suppression characteristics of the higher-order mode.
- the thickness of the clad layer may be uniform except for the portion where a pair of grooves are formed. In this case, the heat dissipation can be further improved.
- the quantum cascade laser apparatus includes the quantum cascade laser element and a drive unit for driving the quantum cascade laser element.
- heat dissipation and stability can be improved.
- the quantum cascade laser apparatus further includes a support member having an electrode pad and supporting the quantum cascade laser element, and a bonding material for joining the support member and the quantum cascade laser element.
- the cascade laser element includes a plating layer formed on a metal layer, and a recess is formed on the surface of the plating layer on the opposite side of the semiconductor substrate.
- the electrode pad and the plating layer may be joined in a state where the bonding material is inserted into the recess and is located on the support member side. In this case, since the recess functions as a relief portion of the bonding material, it is suppressed that the bonding material crawls up to the side surface of the quantum cascade laser element.
- the drive unit may drive the quantum cascade laser element so as to continuously oscillate the laser beam. In this case, a lot of heat is generated in the active layer. In this respect, in this quantum cascade laser apparatus, since the heat dissipation property is improved as described above, the heat generated in the active layer can be satisfactorily dissipated.
- the quantum cascade laser element 1 includes a semiconductor substrate 2, a lower clad layer 3, a semiconductor mesa 4, an embedded layer 5, an upper clad layer 6, and a dielectric layer 7. ,
- the first electrode 8 and the second electrode 9 are provided.
- the semiconductor substrate 2 is, for example, a rectangular plate-shaped S-doped InP single crystal substrate.
- the length of the semiconductor substrate 2 is about 2 mm
- the width of the semiconductor substrate 2 is about 500 ⁇ m
- the thickness of the semiconductor substrate 2 is about a hundred and several tens of ⁇ m.
- the width direction of the semiconductor substrate 2 is referred to as the X-axis direction
- the length direction of the semiconductor substrate 2 is referred to as the Y-axis direction
- the thickness direction of the semiconductor substrate 2 is referred to as the Z-axis direction.
- the side where the semiconductor mesa 4 is located with respect to the semiconductor substrate 2 in the Z-axis direction is referred to as the first side S1
- the side where the semiconductor substrate 2 is located with respect to the semiconductor mesa 4 in the Z-axis direction is referred to as the second side S2. .
- the quantum cascade laser element 1 is configured to be line-symmetrical with respect to a center line that passes through the center of the quantum cascade laser element 1 and is parallel to the Z-axis direction when viewed from the Y-axis direction.
- the lower clad layer 3 is formed on the surface 2a of the first side S1 of the semiconductor substrate 2.
- the lower clad layer 3 has a main body portion 31 and a protruding portion 32 protruding from the main body portion 31 to the first side S1.
- the semiconductor mesa 4 includes an active layer 41 having a quantum cascade structure and extends along the Y-axis direction.
- the semiconductor mesa 4 is formed on the surface 2a of the semiconductor substrate 2 via the lower clad layer 3. In this example, the semiconductor mesa 4 is formed on the protruding portion 32 of the lower clad layer 3.
- the semiconductor mesa 4 has a top surface 4a and a pair of side surfaces 4b.
- the top surface 4a is the surface of the first side S1 of the semiconductor mesa 4.
- the pair of side surfaces 4b are the surfaces on both sides of the semiconductor mesa 4 in the X-axis direction.
- each of the top surface 4a and the side surface 4b is a flat surface.
- the pair of side surfaces 4b are inclined so as to approach each other as they move away from the semiconductor substrate 2 (toward the first side S1) when viewed from the Y-axis direction.
- the embedded layer 5 is formed on the surface 31a of the first side S1 of the main body 31 of the lower clad layer 3, and sandwiches the protruding portion 32 of the lower clad layer 3 and the semiconductor mesa 4 along the X-axis direction. I'm out. That is, the embedded layer 5 is provided on both sides of the protruding portion 32 and the semiconductor mesa 4 in the X-axis direction, and embeds the protruding portion 32 and the semiconductor mesa 4.
- the embedded layer 5 is in contact with each side surface of the protrusion 32 and the entire surface of each side surface 4b of the semiconductor mesa 4.
- the surface 5a of the first side S1 of the embedded layer 5 is located on the same plane as the top surface 4a of the semiconductor mesa 4 (is flush with each other).
- the thickness of the embedded layer 5 is, for example, about 2 ⁇ m.
- the upper clad layer 6 is formed over the top surface 4a of the semiconductor mesa 4 and the surface 5a of the embedded layer 5.
- a lower guide layer is arranged between the lower clad layer 3 and the active layer 41, and an upper guide layer is arranged between the upper clad layer 6 and the active layer 41.
- the upper guide layer has a diffraction grating structure that functions as a distributed feedback (DFB) structure.
- DFB distributed feedback
- the semiconductor mesa 4 is composed of a lower guide layer, an active layer 41, and an upper guide layer.
- the width of the semiconductor mesa 4 in the X-axis direction is narrower than the width of the semiconductor substrate 2 in the X-axis direction.
- the length of the semiconductor mesa 4 in the Y-axis direction is equal to the length of the semiconductor substrate 2 in the Y-axis direction.
- the length of the semiconductor mesa 4 is about 2 mm
- the width of the semiconductor mesa 4 is about 5 to 6 ⁇ m
- the thickness of the semiconductor mesa 4 is about 2 ⁇ m.
- the semiconductor mesa 4 is located in the center of the semiconductor substrate 2 in the X-axis direction.
- the active layer 41 has, for example, an InGaAs / InAlAs multiple quantum well structure.
- the active layer 41 is configured to oscillate a laser beam having a predetermined center wavelength.
- the center wavelength is, for example, any value of 4 ⁇ m to 11 ⁇ m, and may be any value of 4 ⁇ m to 6 ⁇ m.
- Each of the lower clad layer 3 and the upper clad layer 6 is, for example, a Si-doped InP layer.
- Each of the lower guide layer and the upper guide layer is, for example, a Si-doped InGaAs layer.
- the embedded layer 5 is, for example, a semiconductor layer made of an Fe-doped InP layer.
- the semiconductor mesa 4 has a first end surface 4c and a second end surface 4d, which are both end faces in the optical waveguide direction A (FIG. 2).
- the optical waveguide direction A is a direction parallel to the Y-axis direction, which is the extending direction of the semiconductor mesa 4.
- the first end face 4c and the second end face 4d function as light emitting end faces.
- the first end surface 4c and the second end surface 4d are respectively located on the same plane as both end faces of the semiconductor substrate 2 in the Y-axis direction.
- the upper clad layer 6 has a first portion 61 located in the first region (inner region) R1 and a pair of second portions 62 located in the second region (outer region) R2. When viewed from the Z-axis direction, a part of the central side in the first region R1 overlaps with the semiconductor mesa 4. Each second region R2 is located outside the first region R1 (outer edge side of the semiconductor substrate 2) in the X-axis direction. Each second region R2 is continuous with the first region R1.
- the first portion 61 is the upper clad layer 6 in the first region R1, and the second portion 62 is the upper clad layer 6 in the second region R2.
- the first portion 61 and the second portion 62 are integrally formed with each other. In the X-axis direction, the second portion 62 (upper clad layer 6) reaches the end face of the quantum cascade laser element 1.
- the thickness T2 of the second portion 62 is thinner than the thickness T1 of the first portion 61. That is, the thickness of the upper clad layer 6 is thinner in the second region R2 than in the first region R1. In this example, the thickness T2 is less than half the thickness T1.
- the first portion 61 is a thick portion thicker than the second portion 62
- the second portion 62 is a thin portion thinner than the first portion 61.
- the thickness T1 of the first portion 61 is the maximum thickness of the first portion 61 in the Z-axis direction
- the thickness T2 of the second portion 62 is the maximum thickness of the second portion 62 in the Z-axis direction. be.
- the thickness T1 of the first portion 61 is the maximum thickness in the portion other than the connecting portion 63, and the thickness T1 of the second portion 62.
- the thickness T2 is the maximum thickness in a portion other than the connecting portion 63.
- the thickness T1 of the first portion 61 is about 3.5 ⁇ m
- the thickness T2 of the second portion 62 is 1.0 ⁇ m or less.
- Each second portion 62 has a connecting portion 63 formed at a boundary with the first portion 61.
- the thickness of the connecting portion 63 in the Z-axis direction increases as it approaches the first portion 61.
- the surface of the first side S1 of the connecting portion 63 becomes an inclined surface 63a.
- the inclined surface 63a is inclined outward as it approaches the semiconductor substrate 2 (toward the second side S2) when viewed from the Y-axis direction.
- the inclined surface 63a is curved so as to be convex toward the active layer 41 when viewed from the Y-axis direction.
- the width W1 of the first portion 61 is equal to or greater than the width W2 of the semiconductor mesa 4, and is four times or less the width W2 of the semiconductor mesa 4.
- the width W1 of the first portion 61 is the width of the first portion 61 in the X-axis direction, and is the width at the end portion of the first side S1 (the top surface 61a of the first portion 61).
- the width W2 of the semiconductor mesa 4 is the width of the semiconductor mesa 4 in the X-axis direction, and is the width at the end of the first side S1 (the top surface 4a of the semiconductor mesa 4).
- the width W1 of the first portion 61 is about 12 ⁇ m
- the width W2 of the semiconductor mesa 4 is about 5 ⁇ m.
- a pair of grooves 68 extending along the Y-axis direction are formed on the surface 6a of the first side S1 of the upper clad layer 6. More specifically, each groove 68 is formed in the second portion 62 of the upper clad layer 6.
- the pair of groove portions 68 are arranged in two outer regions P2 when the upper clad layer 6 is equally divided into four regions P1 and P2 in the X-axis direction.
- the two regions P1 are the inner regions and the two regions P2 are the outer regions.
- the width of the region P1 in the X-axis direction is equal to the width of the region P2 in the X-axis direction.
- the pair of groove portions 68 pass through the center point of the region between the side surface 4b of the semiconductor mesa 4 and the outer edge of the quantum cascade laser element 1 (outer edge of the semiconductor substrate 2) in the X-axis direction when viewed from the Y-axis direction. Moreover, they are formed on the outer side of the straight line Q parallel to the Z-axis direction.
- Each groove portion 68 reaches the embedded layer 5 from the surface 62a of the first side S1 in the second portion 62 in the Z-axis direction. That is, each groove portion 68 penetrates the upper clad layer 6. Each groove portion 68 extends linearly in the Y-axis direction and reaches both outer edges of the upper clad layer 6. The width of each groove 68 in the X-axis direction becomes narrower as it approaches the bottom of the groove 68. The maximum width of each groove 68 in the X-axis direction (width at the end of the first side S1) is, for example, about 10 ⁇ m to 20 ⁇ m.
- the upper clad layer 6 is separated into a plurality of portions by the groove portion 68, but the upper clad layer 6 includes the plurality of portions thereof.
- the plurality of parts thereof are formed of the same material with substantially the same thickness as each other.
- the dielectric layer 7 is, for example, a dielectric layer (insulating layer) made of a SiN film or a SiO 2 film.
- the dielectric layer 7 is provided so that a part of the surface 6a of the upper clad layer 6 (the top surface 61a of the first portion 61 and the surface 64a of the inner portion 64 of the second portion 62) is exposed from the dielectric layer 7. It is formed on the surface 65a of the outer portion 65 of the second portion 62.
- the inner portion 64 is a portion of the second portion 62 that is continuous with the first portion 61 and includes a connecting portion 63.
- the outer portion 65 is a portion of the second portion 62 located outside the inner portion 64 in the X-axis direction.
- the surface 64a is the surface of the first side S1 in the inner portion 64
- the surface 65a is the surface of the first side S1 in the outer portion 65.
- the surface 64a of the inner portion 64 includes an inclined surface 63a of the connecting portion 63.
- the dielectric layer 7 is formed on the surface 65a of the outer portion 65, not on the surface 64a of the inner portion 64, and exposes the surface 64a.
- the dielectric layer 7 is formed with an opening 7a that exposes the first portion 61 and the inner portion 64 of the second portion 62 from the dielectric layer 7.
- the opening 7a exposes the top surface 61a of the first portion 61 and the surface 64a of the inner portion 64 of the second portion 62 from the dielectric layer 7.
- the outer edge of the dielectric layer 7 reaches the outer edge of the upper clad layer 6 (the outer edge of the semiconductor substrate 2).
- the dielectric layer 7 also functions as an adhesion layer that enhances the adhesion between the upper clad layer 6 and the metal layer 81 described later.
- the width W3 of the opening 7a in the X-axis direction is more than twice the width W2 of the semiconductor mesa 4 in the X-axis direction.
- the width W3 may be 5 times or more the width W2.
- the width W3 is about 50 ⁇ m and the width W2 is about 5 ⁇ m.
- the width W3 of the opening 7a is 10 times or more the thickness of the upper clad layer 6.
- the thickness of the upper clad layer 6 is the maximum thickness of the upper clad layer 6 in the Z-axis direction, and in this example, is the thickness T1 of the first portion 61 of the upper clad layer 6. As described above, the thickness T1 of the first portion 61 is, for example, about 3.5 ⁇ m.
- the dielectric layer 7 penetrates into each of the pair of groove portions 68.
- the dielectric layer 7 extends along the inner surface of the groove 68 in the groove 68, and is in close contact with the inner surface of the groove 68.
- the first electrode 8 has a metal layer 81 and a plating layer 82.
- the metal layer 81 is, for example, a Ti / Au layer, and functions as a base layer (seed layer) for forming the plating layer 82.
- the plating layer 82 is formed on the metal layer 81.
- the plating layer 82 is, for example, an Au plating layer.
- the thickness of the first electrode 8 in the Z-axis direction is, for example, 8 ⁇ m or more.
- the metal layer 81 is integrally formed so as to extend over the surface 6a of the upper clad layer 6. More specifically, the metal layer 81 is formed over the top surface 61a and the side surface of the first portion 61, and over the surface 62a of the second portion 62 including the inclined surface 63a of the connecting portion 63. That is, the metal layer 81 extends over the first region R1 and the second region R2. The metal layer 81 penetrates into each of the pair of groove portions 68. The metal layer 81 extends along the inner surface of the groove portion 68 in the groove portion 68, and is bonded to the inner surface of the groove portion 68 via the dielectric layer 7.
- the metal layer 81 is formed on the surface 64a of the inner portion 64 of the second portion 62 including the top surface 61a and the side surface of the first portion 61 and the inclined surface 63a of the connecting portion 63 through the opening 7a of the dielectric layer 7. Are in contact.
- the metal layer 81 is formed on the second portion 62 via the dielectric layer 7 in the outer portion 65 of the second portion 62. That is, the dielectric layer 7 is arranged between the outer portion 65 of the second portion 62 and the first electrode 8.
- a contact layer (not shown) is arranged between the metal layer 81 and the top surface 61a of the first portion 61 of the upper clad layer 6.
- the contact layer is, for example, a Si-doped InGaAs layer.
- the metal layer 81 is in contact with the top surface 61a of the first portion 61 via the contact layer.
- the first electrode 8 is electrically connected to the upper clad layer 6 via the contact layer.
- the outer edge of the metal layer 81 is located inside the outer edge of the dielectric layer 7 (the outer edge of the semiconductor substrate 2).
- the distance between the outer edge of the metal layer 81 and the outer edge of the dielectric layer 7 (outer edge of the semiconductor substrate 2) in the X-axis direction is, for example, about 50 ⁇ m.
- the plating layer 82 penetrates into each of the pair of groove portions 68.
- a pair of recesses (grooves) 83 are formed on the surface 82a of the first side S1 of the plating layer 82.
- Each of the pair of recesses 83 overlaps with the pair of groove portions 68 when viewed from the Z-axis direction.
- Each recess 83 extends linearly along the Y-axis direction and reaches both outer edges of the plating layer 82.
- the shape of the recess 83 is a shape corresponding to the groove 68 (similar to the groove 68).
- a plurality of metal wires WR are electrically connected to the surface 82a of the plating layer 82.
- Each wire WR is formed by, for example, wire bonding, and is electrically connected to the metal layer 81 via a plating layer 82.
- the connection position between the metal layer 81 (plating layer 82) and each wire WR overlaps with the dielectric layer 7 when viewed from the Z-axis direction.
- the connection position is located inside the recess 83 in the X-axis direction.
- the number of wires WR is not limited, and only one wire WR may be provided.
- the second electrode 9 is formed on the surface 2b of the second side S2 of the semiconductor substrate 2.
- the second electrode 9 is, for example, an AuGe / Au film, an AuGe / Ni / Au film, or an Au film.
- the second electrode 9 is electrically connected to the lower clad layer 3 via the semiconductor substrate 2.
- the quantum cascade laser element 1 when a bias voltage is applied to the active layer 41 via the first electrode 8 and the second electrode 9, light is emitted from the active layer 41 and has a predetermined center wavelength of the light. Light is resonated in the distributed feedback structure. As a result, laser light having a predetermined center wavelength is emitted from each of the first end surface 4c and the second end surface 4d.
- a highly reflective film may be formed on one of the first end surface 4c and the second end surface 4d. In this case, the laser beam having a predetermined center wavelength is emitted from the other of the first end surface 4c and the second end surface 4d.
- a low-reflection film may be formed on one end face of the first end face 4c and the second end face 4d.
- the high reflection film may be formed on the other end face different from the end face on which the low reflection film is formed.
- the laser beam having a predetermined center wavelength is emitted from one end face of the first end face 4c and the second end face 4d.
- the laser beam is emitted from both the first end surface 4c and the second end surface 4d.
- a semiconductor wafer 200 having a first main surface 200a and a second main surface 200b is prepared, and a semiconductor layer 300 and a semiconductor layer are prepared on the first main surface 200a of the semiconductor wafer 200.
- the semiconductor wafer 200 is, for example, an S-doped InP single crystal (100) wafer.
- the semiconductor wafer 200 includes a plurality of portions, each of which is a semiconductor substrate 2, and is cleaved along the line L in a post-process as described later.
- the semiconductor layer 300 includes a plurality of portions, each of which is a lower clad layer 3, and the semiconductor layer 400 includes a plurality of portions, each of which is a semiconductor mesa 4.
- the semiconductor layers 300 and 400 are formed by, for example, epitaxially growing each layer (that is, a layer that becomes each of the lower clad layer 3, the lower guide layer, the active layer 41, and the upper guide layer) by MO-CVD.
- a diffraction grating pattern is formed on the portion of the semiconductor layer 400 that serves as the semiconductor mesa 4 (the portion that serves as the upper guide layer).
- a dielectric film having a shape corresponding to the diffraction grating pattern is formed on the semiconductor layer 400, and the semiconductor layer 400 is dry-etched using the dielectric film as a mask to form a diffraction grating on the semiconductor layer 400.
- the dielectric film is made of, for example, a SiN film or a SiO 2 film. The dielectric film is removed by etching.
- the dielectric film 100 is formed on the portion of the semiconductor layer 400 that becomes the semiconductor mesa 4, and the semiconductor layer 400 is used as the semiconductor layer 300 with the dielectric film 100 as a mask. Dry etching up to.
- the dielectric film 100 is made of, for example, a SiN film or a SiO 2 film.
- the dielectric film 100 is patterned into the shape shown in FIG. 3B by, for example, photolithography and etching.
- the width of the dielectric film 100 in the X-axis direction is, for example, about 6 ⁇ m.
- the semiconductor layer 400 is wet-etched using the dielectric film 100 as a mask.
- the semiconductor mesa 4 is formed on the semiconductor layer 400.
- the embedded layer 500 is formed on the semiconductor layer 400.
- the embedded layer 500 includes a plurality of portions, each of which is the embedded layer 5.
- the embedded layer 500 is formed, for example, by crystal growth by MO-CVD. Since the dielectric film 100 functions as a mask, the embedded layer 500 is not formed on the dielectric film 100.
- the dielectric film 100 is removed by etching to form the semiconductor layer 600 on the embedded layer 500.
- the semiconductor layer 600 includes a plurality of portions, each of which is the upper clad layer 6.
- the semiconductor layer 600 is formed, for example, by crystal growth by MO-CVD.
- a dielectric film 110 is formed on the portion of the semiconductor layer 600 that becomes the first portion 61 of the upper clad layer 6, and the semiconductor layer 110 is used as a mask. Etch 600. As a result, the upper clad layer 6 having the first portion 61 and the second portion 62 is formed on the semiconductor layer 600.
- the dielectric film 110 is made of, for example, a SiN film or a SiO 2 film.
- the dielectric film 110 is patterned into the shape shown in FIG. 5 (b) by, for example, photolithography and etching. The dielectric film 110 is removed by etching. Subsequently, a pair of groove portions 68 are formed in the semiconductor layer 600 and the embedded layer 500.
- a dielectric film is formed on the upper clad layer 6, and the semiconductor layer 600 and the embedded layer 500 are etched using the dielectric film as a mask to form a pair of groove portions 68.
- the dielectric film is removed by etching.
- the dielectric layer 700 is formed on the semiconductor layer 600.
- the dielectric layer 700 includes a plurality of portions, each of which is the dielectric layer 7.
- the dielectric layer 700 is patterned into the shape shown in FIG. 6A by, for example, photolithography and etching. As a result, an opening 7a (contact hole) is formed in the dielectric layer 700.
- the plating layer 820 is formed on the metal layer 810 by plating.
- the metal layer 810 includes a plurality of portions, each of which is a metal layer 81, and the plating layer 820 includes a plurality of portions, each of which is a plating layer 82.
- the metal layer 810 is an ohmic electrode formed by sputtering or depositing Ti having a thickness of about 50 nm and Au having a thickness of about 100 nm in this order, for example.
- the thickness of the plating layer 820 is about 5 ⁇ m to 8 ⁇ m.
- the metal layer 810 on the line L is removed by, for example, etching after the formation of the plating layer 820.
- the line L is a planned cleavage line that partitions a plurality of portions of the quantum cascade laser element 1 from each other.
- the semiconductor wafer 200 is thinned by polishing the second main surface 200b of the semiconductor wafer 200.
- the electrode layer 900 is formed on the second main surface 200b of the semiconductor wafer 200.
- the electrode layer 900 includes a plurality of portions, each of which is a second electrode 9.
- the electrode layer 900 may be subjected to alloy heat treatment.
- the semiconductor wafer 200, the semiconductor layer 300, the embedded layer 500, the semiconductor layer 600, and the dielectric layer 700 are cleaved along the line L. As a result, a plurality of quantum cascade laser elements 1 can be obtained. [Configuration of quantum cascade laser device]
- the quantum cascade laser device 10 includes a quantum cascade laser element 1A, a support member 11, a bonding material 12, and a CW drive unit (drive unit) 13.
- the quantum cascade laser element 1A has the same configuration as the quantum cascade laser element 1 described above, except that the wire WR is not provided.
- the support member 11 has a main body 111 and an electrode pad 112.
- the support member 11 is, for example, a submanto whose main body 111 is formed of AlN.
- the support member 11 supports the quantum cascade laser element 1A in a state where the semiconductor mesa 4 is located on the support member 11 side with respect to the semiconductor substrate 2 (that is, in an episide-down state).
- the semiconductor mesa 4 is located on the side opposite to the support member 11 with respect to the semiconductor substrate 2 (that is, in an episide-up state).
- the support member 11 may support the quantum cascade laser element 1.
- the bonding material 12 joins the electrode pad 112 of the support member 11 and the first electrode 8 of the quantum cascade laser element 1A in an episide-down state.
- the bonding material 12 is, for example, a solder made of AuSn.
- the joining material 12 penetrates into a pair of recesses 83 formed in the plating layer 82 of the first electrode 8.
- the thickness of the portion of the bonding material 12 arranged between the electrode pad 112 and the first electrode 8 is, for example, about several ⁇ m.
- the CW drive unit 13 drives the quantum cascade laser element 1A so that the quantum cascade laser element 1A continuously oscillates the laser beam.
- the CW drive unit 13 is electrically connected to each of the electrode pad 112 of the support member 11 and the second electrode 9 of the quantum cascade laser element 1A. In order to electrically connect the CW drive unit 13 to each of the electrode pad 112 and the second electrode 9, wire bonding is performed to each of the electrode pad 112 and the second electrode 9.
- the quantum cascade laser apparatus 10 a heat sink (not shown) is provided on the support member 11 side. Therefore, since the quantum cascade laser element 1A is mounted on the support member 11 in the episide-down state, the heat dissipation of the semiconductor mesa 4 can be improved.
- the quantum cascade laser element 1A is driven so as to continuously oscillate the laser beam, the episide-down configuration is effective.
- the active layer 41 is configured to oscillate a laser beam having a relatively short center wavelength (for example, a center wavelength of any value of 4 ⁇ m to 6 ⁇ m) in the mid-infrared region, and a quantum cascade laser element.
- the episide-down configuration is effective.
- the quantum cascade laser element 1A can be mounted in an episide-down state on a plane formed by the surface 5a of the embedded layer 5 and the top surface 4a of the semiconductor mesa 4, the upper clad layer 6 and the first electrode. This is because the surface of the first electrode 8 is formed substantially flat due to the formation of 8. [Action and effect]
- the quantum cascade laser element 1 includes an embedded layer 5 formed so as to sandwich the semiconductor mesa 4 along the X-axis direction (width direction of the semiconductor substrate 2). As a result, the heat generated in the active layer 41 can be effectively dissipated. Further, a pair of groove portions 68 extending along the Y-axis direction (optical waveguide direction) are formed on the surface 6a of the first side S1 (the side opposite to the semiconductor substrate 2) of the upper clad layer 6. A pair of groove portions 68 are arranged in two outer regions P2 when the upper clad layer 6 is equally divided into four regions P1 and P2 in the X-axis direction, and the metal layer 81 enters each groove portion 68. There is.
- the bonding strength between the metal layer 81 and the upper clad layer 6 can be improved. As a result, peeling or deterioration of the metal layer 81 can be suppressed, and the stability of the laser element can be improved. In particular, since the metal layer 81 has entered each groove 68 in the outer region P2 where peeling or the like is likely to occur in the metal layer 81, peeling or the like of the metal layer 81 can be effectively suppressed. Further, since the pair of groove portions 68 are arranged in the outer region P2, the width of the portion between the pair of groove portions 68 in the upper clad layer 6 can be widened. As a result, heat dissipation can be further improved.
- the quantum cascade laser element 1 it is possible to improve the heat dissipation and the stability. As a result, even when the quantum cascade laser element 1 is driven so as to continuously oscillate a laser beam having a relatively short center wavelength (for example, a center wavelength of any value of 4 ⁇ m to 6 ⁇ m) in the mid-infrared region, heat dissipation is provided. It is possible to sufficiently improve the vibration and suppress the oscillation of the higher-order mode, and to realize a high yield. In order to oscillate a laser beam having a center wavelength of 6 ⁇ m or less in a quantum cascade laser, it is necessary to increase the drive voltage, but when the drive voltage is increased, the amount of heat generated increases. Therefore, in order to realize continuous oscillation, it is necessary to ensure good heat dissipation.
- a relatively short center wavelength for example, a center wavelength of any value of 4 ⁇ m to 6 ⁇ m
- Each groove 68 reaches the embedded layer 5. As a result, peeling of the metal layer 81 and the like can be suppressed more effectively. Further, the upper clad layer 6 is electrically separated by a pair of groove portions 68. As a result, when a semiconductor wafer including a plurality of portions to be a quantum cascade laser element 1 is opened to obtain a quantum cascade laser element 1, a plurality of quantum cascade lasers are in a state of a laser bar in which the elements before the opening are connected only in the lateral direction. The element 1 can be individually inspected electrically and optically.
- a recess 83 is formed on the surface 82a of the first side S1 of the plating layer 82.
- Each of the pair of recesses 83 overlaps with the pair of groove portions 68 when viewed from the Z-axis direction.
- the dielectric layer 7 arranged between the upper clad layer 6 and the metal layer 81 exposes the upper clad layer 6 from the dielectric layer 7 in the first region R1 which overlaps with the semiconductor mesa 4 when viewed from the Z-axis direction. An opening 7a is formed.
- the metal layer 81 is in contact with the upper clad layer 6 through the opening 7a.
- the dielectric layer 7 can improve the bond strength between the metal layer 81 and the upper clad layer 6, and can further suppress the peeling of the metal layer 81 and the like.
- the dielectric layer 7 has entered each groove 68. As a result, peeling of the metal layer 81 and the like can be further suppressed.
- the width W3 of the opening 7a in the X-axis direction is more than twice the width W2 of the semiconductor mesa 4.
- the width W2 of the opening 7a in the X-axis direction is 10 times or more the thickness of the upper clad layer 6 (thickness T1 of the first portion 61). As a result, the region where the metal layer 81 contacts the upper clad layer 6 can be widened, and the heat dissipation can be further improved.
- connection position between the metal layer 81 and the wire WR overlaps with the dielectric layer 7 when viewed from the Z-axis direction. As a result, it is possible to prevent the metal layer 81 from being peeled off or the like due to the tensile stress acting on the metal layer 81 from the wire WR.
- the thickness of the upper clad layer 6 is such that the thickness of the upper clad layer 6 is located outside the first region R1 in the X-axis direction as compared with the first region R1 in which at least a part overlaps with the semiconductor mesa 4 when viewed from the Z-axis direction. In the region R2, it is thinned and the metal layer 81 may extend over the first region R1 and the second region R2.
- the quantum cascade laser element 1 in order to stably output the light of the basic mode having the intensity peak in the central portion of the ridge portion in the width direction, the light of the higher order mode having the intensity peaks on both sides of the central portion is used. It is required to suppress oscillation.
- the thickness of the upper clad layer 6 is the third in the X-axis direction as compared with the first region R1 in which at least a part overlaps with the semiconductor mesa 4 when viewed from the Z-axis direction.
- the metal layer 81 is thinned and extends over the first region R1 and the second region R2.
- FIG. 8 shows the electric field strength distribution in the width direction of the semiconductor substrate 2 with the center of the semiconductor mesa 4 as the origin of the X-axis.
- the intensity distribution of the basic mode M0 is shown by a solid line
- the intensity distribution of the primary mode M1 is shown by a chain double-dashed line.
- the light in the basic mode M0 has an intensity peak near the center of the semiconductor mesa 4
- the light in the primary mode M1 has intensity peaks on both sides of the center of the semiconductor mesa 4. have.
- FIG. 9A is a diagram showing the spread of the basic mode M0 when viewed from the optical waveguide direction A
- FIG. 9B is a diagram showing the spread of the primary mode M1 when viewed from the optical waveguide direction A. It is a figure which shows.
- each of the basic mode M0 and the primary mode M1 has a substantially elliptical extension whose major axis is along the Z-axis direction.
- the metal layer 81 that easily absorbs light is formed so as to reach the second region R2 (on the second portion 62), the light loss in the basic mode M0 is suppressed (basic mode). It is possible to suppress the oscillation of the light of the primary mode M1 (while confining the light of M0).
- the width W1 of the upper clad layer 6 (the first portion 61 of the upper clad layer 6) in the first region R1 is equal to or greater than the width W2 of the semiconductor mesa 4.
- the width W1 of the upper clad layer 6 in the first region R1 is four times or less the width W2 of the semiconductor mesa 4. As a result, oscillation in the higher-order mode can be effectively suppressed.
- the thickness T2 of the upper clad layer 6 (the second portion 62 of the upper clad layer 6) in the second region R2 is less than half the thickness T1 of the upper clad layer 6 in the first region R1.
- the surface 6a of the first side S1 of the upper clad layer 6 includes an inclined surface 63a formed at a boundary between the first region R1 and the second region R2, and the inclined surface 63a is in the Y-axis direction. When viewed from above, it is inclined toward the outside as it approaches the semiconductor substrate 2.
- the inclined surface 63a is curved so as to be convex toward the active layer 41 when viewed from the Y-axis direction. As a result, the uniformity of the metal layer 81 formed on the inclined surface 63a can be enhanced, and it is possible to suppress variations in the oscillation suppression characteristics of the higher-order mode due to the non-uniformity of the metal layer 81. can do.
- the metal layer 81 on the inclined surface 63a can be shaped according to the basic mode. As a result, the above-mentioned effect that the oscillation of the higher-order mode can be suppressed while suppressing the loss of the basic mode is remarkably exhibited.
- the bonding material 12 has the electrode pad 112 and the plating layer 82 in a state where the semiconductor mesa 4 is located on the support member 11 side with respect to the semiconductor substrate 2 and the bonding material 12 is inserted into the recess 83. Is joined.
- the recess 83 functions as a relief portion of the bonding material 12, so that the bonding material 12 is suppressed from creeping up on the side surface of the quantum cascade laser element 1A.
- the dielectric layer 7 reaches the outer edge of the upper clad layer 6 (the outer edge of the semiconductor substrate 2), the bonding material 12 is further suppressed from creeping up to the surface 2b side of the semiconductor substrate 2.
- the CW drive unit 13 drives the quantum cascade laser element 1A so as to continuously oscillate the laser beam. In this case, a lot of heat is generated in the active layer 41. In this respect, since the quantum cascade laser apparatus 10 has improved heat dissipation as described above, the heat generated in the active layer 41 can be satisfactorily dissipated. [Modification example]
- the thickness of the upper clad layer 6 is uniform (not changed) except for the portion where the pair of groove portions 68 are formed. ..
- the quantum cascade laser device 1B has the same configuration as the quantum cascade laser device 1 of the embodiment except for that point.
- the quantum cascade laser element 1B can also improve heat dissipation and stability. Further, since the thick portion of the upper clad layer 6 is wide, the heat dissipation can be further improved.
- the present disclosure is not limited to the above-described embodiments and modifications.
- As the material and shape of each configuration not only the above-mentioned material and shape but also various materials and shapes can be adopted.
- Other known quantum cascade structures can be applied to the active layer 41.
- the upper guide layer does not have to have a diffraction grating structure that functions as a distribution feedback structure.
- the outer edge of the metal layer 81 in the Y-axis direction may reach the outer edge of the dielectric layer 7. In this case, the heat dissipation of the first end surface 4c and the second end surface 4d can be improved.
- the first electrode 8 may be formed only by the metal layer 81 without providing the plating layer 82. In this case, the wire WR may be connected to the surface of the first side S1 in the metal layer 81.
- the thickness T2 of the upper clad layer 6 (second portion 62) in the second region R2 may be 0.
- the second portion 62 may not be provided and the upper clad layer 6 may have only the first portion 61 located in the first region R1.
- the thickness of the upper clad layer 6 is thinner in the second region R2 as compared with the first region R1.
- the metal layer 81 is formed over the first portion 61 of the upper clad layer 6 and over the embedded layer 5. Even with such a modification, it is possible to improve heat dissipation and suppress oscillation in the higher-order mode, as in the above embodiment.
- the surface 5a of the first side S1 in the embedded layer 5 may be located on the first side S1 with respect to the top surface 4a of the semiconductor mesa 4, or may be located on the second side S2 with respect to the top surface 4a. You may be.
- the width W1 of the first portion 61 of the upper clad layer 6 may be equal to the width W2 of the semiconductor mesa 4 or smaller than the width W2 of the semiconductor mesa 4. It suffices that at least a part of the first region R1 overlaps with the semiconductor mesa 4 when viewed from the Z-axis direction, and the entire first region R1 may overlap with the semiconductor mesa 4. In this case, the width W1 of the first portion 61 is equal to or less than the width W2 of the semiconductor mesa 4.
- the connecting portion 63 may not be formed at the boundary between the first portion 61 and the second portion 62.
- the groove portion 68 does not have to reach the embedded layer 5.
- the groove portion 68 may penetrate the upper clad layer 6 and the embedded layer 5 to reach the lower clad layer 3.
- 1,1A, 1B ... Quantum cascade laser element 2 ... Semiconductor substrate, 4 ... Semiconductor mesa, 41 ... Active layer, 5 ... Embedded layer, 6 ... Upper clad layer, 6a ... Surface, 63a ... Inclined surface, 68 ... Groove, 7 ... Dielectric layer, 7a ... Opening, 10 ... Quantum cascade laser device, 11 ... Support member, 112 ... Electrode pad, 12 ... Bonding material, 13 ... CW drive unit (drive unit), 81 ... Metal layer, 82 ... Plating Layer, 83 ... recess, A ... optical waveguide direction, P1 ... inner region, P2 ... outer region, R1 ... first region, R2 ... second region, WR ... wire.
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Abstract
量子カスケードレーザ素子は、半導体基板と、量子カスケード構造を有する活性層を含み、光導波方向に沿って延在するように半導体基板上に形成された半導体メサと、半導体メサを半導体基板の幅方向に沿って挟むように形成された埋め込み層と、半導体メサ及び埋め込み層上にわたって形成されたクラッド層と、クラッド層上に形成された金属層と、を備える。クラッド層における半導体基板とは反対側の表面には、光導波方向に沿って延在する一対の溝部が形成されている。一対の溝部は、半導体基板の幅方向においてクラッド層を4つの領域に等分した場合の外側の2つの領域にそれぞれ配置されている。金属層は、一対の溝部に入り込んでいる。
Description
本開示の一側面は、量子カスケードレーザ素子及び量子カスケードレーザ装置に関する。
量子カスケードレーザ素子として、半導体基板と、リッジ部を有するように半導体基板上に形成された半導体積層体と、リッジ部及び半導体基板上にわたって形成された電流ブロック層と、電流ブロック層上に形成された絶縁層と、リッジ部の頂面及び絶縁層上にわたって形成された金属層と、を備えたものが知られている(例えば特許文献1参照)。
上述したような量子カスケードレーザ素子には、放熱性の向上、及びレーザ素子としての安定性の向上が求められる。そこで、本開示の一側面は、放熱性の向上及び安定性の向上を図ることができる量子カスケードレーザ素子及び量子カスケードレーザ装置を提供することを目的とする。
本開示の一側面に係る量子カスケードレーザ素子は、半導体基板と、量子カスケード構造を有する活性層を含み、光導波方向に沿って延在するように半導体基板上に形成された半導体メサと、半導体メサを半導体基板の幅方向に沿って挟むように形成された埋め込み層と、半導体メサ及び埋め込み層上にわたって形成されたクラッド層と、クラッド層上に形成された金属層と、を備え、クラッド層における半導体基板とは反対側の表面には、光導波方向に沿って延在する一対の溝部が形成されており、一対の溝部は、半導体基板の幅方向においてクラッド層を4つの領域に等分した場合の外側の2つの領域にそれぞれ配置されており、金属層は、一対の溝部に入り込んでいる。
この量子カスケードレーザ素子は、半導体メサを半導体基板の幅方向に沿って挟むように形成された埋め込み層を備えている。これにより、活性層で生じる熱を効果的に放熱することができる。また、クラッド層における半導体基板とは反対側の表面に、光導波方向に沿って延在する一対の溝部が形成されており、一対の溝部が、半導体基板の幅方向においてクラッド層を4つの領域に等分した場合の外側の2つの領域にそれぞれ配置されており、金属層が各溝部に入り込んでいる。金属層が各溝部に入り込んでいることにより、金属層とクラッド層との間の結合強度を向上することができる。その結果、金属層の剥がれ又は劣化を抑制することができ、レーザ素子としての安定性を向上することができる。特に、金属層に剥がれ等が生じ易い外側の領域において金属層が各溝部に入り込んでいることで、金属層の剥がれ等を効果的に抑制することができる。また、一対の溝部が外側の領域に配置されていることで、クラッド層における一対の溝部間の部分の幅を広く形成することができる。その結果、放熱性を一層向上することができる。よって、この量子カスケードレーザ素子によれば、放熱性の向上及び安定性の向上を図ることができる。
一対の溝部は、埋め込み層に至っていてもよい。この場合、金属層の剥がれ等を一層効果的に抑制することができる。
本開示の一側面に係る量子カスケードレーザ素子は、金属層上に形成されたメッキ層を更に備え、メッキ層における半導体基板とは反対側の表面には、凹部が形成されていてもよい。この場合、量子カスケードレーザ素子を支持部材に対して接合材により接合する際に、凹部を接合材の逃げ部として機能させることができ、量子カスケードレーザ素子の側面に接合材が這い上がるのを抑制することができる。
凹部は、一対設けられており、一対の凹部は、それぞれ、半導体基板の厚さ方向から見た場合に、一対の溝部と重なっていてもよい。上記溝部を有するクラッド層上に金属層及びメッキ層を形成することにより、このような凹部を容易に形成することができる。
本開示の一側面に係る量子カスケードレーザ素子は、クラッド層と金属層との間に配置された誘電体層を更に備え、誘電体層には、半導体基板の厚さ方向から見た場合に半導体メサと重なる領域においてクラッド層を誘電体層から露出させる開口が形成されており、金属層は、開口を介してクラッド層に接触していてもよい。この場合、誘電体層により金属層とクラッド層との間の結合強度を向上することができ、金属層の剥がれ等を一層抑制することができる。
誘電体層は、一対の溝部に入り込んでいてもよい。この場合、金属層の剥がれ等をより一層抑制することができる。
半導体基板の幅方向における開口の幅は、半導体メサの幅の2倍以上であってもよい。この場合、金属層がクラッド層に接触する領域を広くすることができ、放熱性をより一層向上することができる。
半導体基板の幅方向における開口の幅は、クラッド層の厚さの10倍以上であってもよい。この場合、金属層がクラッド層に接触する領域を広くすることができ、放熱性をより一層向上することができる。
本開示の一側面に係る量子カスケードレーザ素子は、金属層に電気的に接続された金属製のワイヤを更に備え、金属層とワイヤとの接続位置は、半導体基板の厚さ方向から見た場合に、誘電体層と重なっていてもよい。この場合、ワイヤから金属層に作用する引張応力により金属層に剥がれ等が生じるのを抑制することができる。
クラッド層の厚さは、半導体基板の厚さ方向から見た場合に少なくとも一部が半導体メサと重なる第1領域と比べて、半導体基板の幅方向において第1領域よりも外側に位置する第2領域において、薄化されており、金属層は、第1領域及び第2領域にわたって延在していてもよい。量子カスケードレーザ素子では、幅方向におけるリッジ部の中央部に強度のピークを有する基本モードの光を安定的に出力するために、中央部の両側に強度のピークを有する高次モードの光の発振を抑制することが求められる。半導体メサを幅方向に沿って挟む埋め込み層が設けられている場合、放熱性を向上することができる一方で、埋め込み層による光の閉じ込め効果は弱いため、高次モードの光が発振し易くなる。この点、この量子カスケードレーザ素子では、クラッド層の厚さが、半導体基板の厚さ方向から見た場合に少なくとも一部が半導体メサと重なる第1領域と比べて、半導体基板の幅方向において第1領域よりも外側に位置する第2領域において、薄化されており、金属層が、第1領域及び第2領域にわたって延在している。これにより、第2領域に至るように形成された金属層によって高次モードの光を吸収することができ、高次モードの発振を抑制することができる。
第1領域におけるクラッド層の幅は、半導体メサの幅以上であってもよい。この場合、基本モードの損失を抑制しつつ、高次モードの発振を抑制することができる。
第1領域におけるクラッド層の幅は、半導体メサの幅の4倍以下であってもよい。この場合、高次モードの発振を効果的に抑制することができる。
第2領域におけるクラッド層の厚さは、第1領域におけるクラッド層の厚さの半分以下であってもよい。この場合、高次モードの発振をより一層効果的に抑制することができる。
クラッド層における半導体基板とは反対側の表面は、第1領域と第2領域との間の境界部に形成された傾斜面を含んでおり、傾斜面は、光導波方向から見た場合に、半導体基板に近づくにつれて外側に向かうように傾斜していてもよい。傾斜面は、光導波方向から見た場合に、活性層に向けて凸となるように湾曲していてもよい。これらの場合、傾斜面上に形成される金属層の均一性を高めることができ、高次モードの発振抑制特性にばらつきが生じるのを抑制することができる。
クラッド層の厚さは、一対の溝部が形成された部分を除いて、一様であってもよい。この場合、放熱性をより一層向上することができる。
本開示の一側面に係る量子カスケードレーザ装置は、上記量子カスケードレーザ素子と、量子カスケードレーザ素子を駆動する駆動部と、を備える。この量子カスケードレーザ装置では、放熱性の向上及び安定性の向上を図ることができる。
本開示の一側面に係る量子カスケードレーザ装置は、電極パッドを有し、量子カスケードレーザ素子を支持する支持部材と、支持部材と量子カスケードレーザ素子とを接合する接合材と、を更に備え、量子カスケードレーザ素子は、金属層上に形成されたメッキ層を備え、メッキ層における半導体基板とは反対側の表面には、凹部が形成されており、接合材は、半導体メサが半導体基板に対して支持部材側に位置し、且つ接合材が凹部に入り込んだ状態で、電極パッドとメッキ層とを接合していてもよい。この場合、凹部が接合材の逃げ部として機能することで、量子カスケードレーザ素子の側面に接合材が這い上がることが抑制されている。
駆動部は、レーザ光を連続発振するように量子カスケードレーザ素子を駆動してもよい。この場合、活性層において多くの熱が発生する。この点、この量子カスケードレーザ装置では、上述のとおり放熱性が向上されているため、活性層において発生した熱を良好に放熱することができる。
本開示によれば、放熱性の向上及び安定性の向上を図ることができる量子カスケードレーザ素子及び量子カスケードレーザ装置を提供することが可能となる。
以下、本開示の一実施形態について、図面を参照しつつ詳細に説明する。以下の説明において、同一又は相当要素には同一符号を用い、重複する説明を省略する。
[量子カスケードレーザ素子の構成]
[量子カスケードレーザ素子の構成]
図1及び図2に示されるように、量子カスケードレーザ素子1は、半導体基板2と、下部クラッド層3と、半導体メサ4と、埋め込み層5と、上部クラッド層6と、誘電体層7と、第1電極8と、第2電極9と、を備えている。半導体基板2は、例えば、長方形板状のSドープInP単結晶基板である。一例として、半導体基板2の長さは2mm程度であり、半導体基板2の幅は500μm程度であり、半導体基板2の厚さは百数十μm程度である。
以下の説明では、半導体基板2の幅方向をX軸方向といい、半導体基板2の長さ方向をY軸方向といい、半導体基板2の厚さ方向をZ軸方向という。Z軸方向において半導体基板2に対して半導体メサ4が位置する側を第1の側S1といい、Z軸方向において半導体メサ4に対して半導体基板2が位置する側を第2の側S2という。量子カスケードレーザ素子1は、Y軸方向から見た場合に、量子カスケードレーザ素子1の中心を通り且つZ軸方向に平行な中心線に関して線対称に構成されている。
下部クラッド層3は、半導体基板2における第1の側S1の表面2a上に形成されている。下部クラッド層3は、本体部31と、本体部31から第1の側S1に突出する突出部32と、を有している。半導体メサ4は、量子カスケード構造を有する活性層41を含み、Y軸方向に沿って延在している。半導体メサ4は、下部クラッド層3を介して半導体基板2の表面2a上に形成されている。この例では、半導体メサ4は、下部クラッド層3の突出部32上に形成されている。
半導体メサ4は、頂面4aと、一対の側面4bと、を有している。頂面4aは、半導体メサ4における第1の側S1の表面である。一対の側面4bは、X軸方向における半導体メサ4の両側の表面である。この例では、頂面4a及び側面4bの各々は、平坦面である。一対の側面4bは、Y軸方向から見た場合に、半導体基板2から離れるにつれて(第1の側S1に向かうにつれて)互いに近づくように傾斜している。
埋め込み層5は、下部クラッド層3の本体部31における第1の側S1の表面31a上に形成されており、下部クラッド層3の突出部32、及び半導体メサ4をX軸方向に沿って挟んでいる。すなわち、埋め込み層5は、X軸方向における突出部32及び半導体メサ4の両側に設けられ、突出部32及び半導体メサ4を埋め込んでいる。埋め込み層5は、突出部32の各側面及び半導体メサ4の各側面4bの全面に接触している。埋め込み層5における第1の側S1の表面5aは、半導体メサ4の頂面4aと同一平面上に位置している(面一となっている)。埋め込み層5の厚さは、例えば2μm程度である。
上部クラッド層6は、半導体メサ4の頂面4a及び埋め込み層5の表面5a上にわたって形成されている。図示は省略されているが、下部クラッド層3と活性層41との間には下部ガイド層が配置されており、上部クラッド層6と活性層41との間には上部ガイド層が配置されている。上部ガイド層は、分布帰還(DFB:distributed feedback)構造として機能する回折格子構造を有している。
半導体メサ4は、下部ガイド層、活性層41及び上部ガイド層によって構成されている。X軸方向における半導体メサ4の幅は、X軸方向における半導体基板2の幅よりも狭い。Y軸方向における半導体メサ4の長さは、Y軸方向における半導体基板2の長さに等しい。一例として、半導体メサ4の長さは2mm程度であり、半導体メサ4の幅は5~6μm程度であり、半導体メサ4の厚さは2μm程度である。半導体メサ4は、X軸方向において半導体基板2の中央に位置している。
活性層41は、例えば、InGaAs/InAlAsの多重量子井戸構造を有している。活性層41は、所定の中心波長を有するレーザ光を発振するように構成されている。中心波長は、例えば、4μm~11μmのいずれかの値であり、4μm~6μmのいずれかの値であってもよい。下部クラッド層3及び上部クラッド層6の各々は、例えばSiドープInP層である。下部ガイド層及び上部ガイド層の各々は、例えばSiドープInGaAs層である。埋め込み層5は、例えば、FeドープInP層からなる半導体層である。
半導体メサ4は、光導波方向Aにおける両端面である第1端面4c及び第2端面4dを有している(図2)。光導波方向Aは、半導体メサ4の延在方向であるY軸方向に平行な方向である。第1端面4c及び第2端面4dは、光出射端面として機能する。第1端面4c及び第2端面4dは、それぞれ、Y軸方向における半導体基板2の両端面と同一平面上に位置している。
上部クラッド層6は、第1領域(内側領域)R1に位置する第1部分61と、第2領域(外側領域)R2に位置する一対の第2部分62と、を有している。Z軸方向から見た場合に、第1領域R1における中央側の一部は、半導体メサ4と重なっている。各第2領域R2は、X軸方向において第1領域R1よりも外側(半導体基板2の外縁側)に位置している。各第2領域R2は、第1領域R1に連続している。第1部分61は、第1領域R1における上部クラッド層6であり、第2部分62は、第2領域R2における上部クラッド層6である。第1部分61及び第2部分62は、互いに一体的に形成されている。X軸方向において、第2部分62(上部クラッド層6)は、量子カスケードレーザ素子1の端面に至っている。
第2部分62の厚さT2は、第1部分61の厚さT1よりも薄い。すなわち、上部クラッド層6の厚さは、第1領域R1と比べて、第2領域R2において薄化されている。この例では、厚さT2は、厚さT1の半分以下である。第1部分61は、第2部分62よりも厚い厚肉部であり、第2部分62は、第1部分61と比べて薄化された薄化部である。第1部分61の厚さT1とは、Z軸方向における第1部分61の最大厚さであり、第2部分62の厚さT2とは、Z軸方向における第2部分62の最大厚さである。この例のように、厚さが変化する接続部分63が形成されている場合、第1部分61の厚さT1とは、接続部分63以外の部分における最大厚さであり、第2部分62の厚さT2とは、接続部分63以外の部分における最大厚さである。一例として、第1部分61の厚さT1は3.5μm程度であり、第2部分62の厚さT2は1.0μm以下である。
各第2部分62は、第1部分61との間の境界部に形成された接続部分63を有している。Z軸方向における接続部分63の厚さは、第1部分61に近づくにつれて増加している。これにより、接続部分63における第1の側S1の表面は、傾斜面63aとなっている。傾斜面63aは、Y軸方向から見た場合に、半導体基板2に近づくにつれて(第2の側S2に向かうにつれて)外側に向かうように傾斜している。また、傾斜面63aは、Y軸方向から見た場合に、活性層41に向けて凸となるように湾曲している。
第1部分61の幅W1は、半導体メサ4の幅W2以上であり、半導体メサ4の幅W2の4倍以下である。第1部分61の幅W1とは、X軸方向における第1部分61の幅であり、第1の側S1の端部(第1部分61の頂面61a)における幅である。半導体メサ4の幅W2とは、X軸方向における半導体メサ4の幅であり、第1の側S1の端部(半導体メサ4の頂面4a)における幅である。一例として、第1部分61の幅W1は12μm程度であり、半導体メサ4の幅W2は、5μm程度である。
上部クラッド層6における第1の側S1の表面6aには、Y軸方向に沿って延在する一対の溝部(トレンチ)68が形成されている。より具体的には、各溝部68は、上部クラッド層6の第2部分62に形成されている。一対の溝部68は、X軸方向において上部クラッド層6を4つの領域P1,P2に等分した場合の外側の2つの領域P2にそれぞれ配置されている。この例では、2つの領域P1が内側の領域であり、2つの領域P2が外側の領域である。X軸方向における領域P1の幅は、X軸方向における領域P2の幅に等しい。一対の溝部68は、Y軸方向から見た場合に、X軸方向における半導体メサ4の側面4bと量子カスケードレーザ素子1の外縁(半導体基板2の外縁)との間の領域の中心点を通り且つZ軸方向に平行な直線Qよりも外側に、それぞれ形成されている。
各溝部68は、Z軸方向においては、第2部分62における第1の側S1の表面62aから、埋め込み層5に至っている。すなわち、各溝部68は、上部クラッド層6を貫通している。各溝部68は、Y軸方向においては、直線状に延在し、上部クラッド層6の両外縁に至っている。X軸方向における各溝部68の幅は、溝部68の底部に近づくにつれて狭くなっている。X軸方向における各溝部68の最大幅(第1の側S1の端部における幅)は、例えば10μm~20μm程度である。この例では、溝部68によって上部クラッド層6が複数の部分に分離されているが、上部クラッド層6は、それらの複数の部分を含む。それらの複数の部分は、互いに実質的に同じ厚さに、同一材料により形成されている。
誘電体層7は、例えば、SiN膜又はSiO2膜からなる誘電体層(絶縁層)である。誘電体層7は、上部クラッド層6の表面6aの一部(第1部分61の頂面61a、及び第2部分62の内側部分64の表面64a)が誘電体層7から露出するように、第2部分62の外側部分65の表面65a上に形成されている。内側部分64は、第2部分62のうち第1部分61に連続する部分であり、接続部分63を含んでいる。外側部分65は、第2部分62のうち内側部分64に対してX軸方向における外側に位置する部分である。表面64aは、内側部分64における第1の側S1の表面であり、表面65aは、外側部分65における第1の側S1の表面である。内側部分64の表面64aは、接続部分63の傾斜面63aを含んでいる。
誘電体層7は、外側部分65の表面65a上に形成されており、内側部分64の表面64a上には形成されておらず、表面64aを露出させている。換言すれば、誘電体層7には、第1部分61、及び第2部分62の内側部分64を誘電体層7から露出させる開口7aが形成されている。開口7aは、第1部分61の頂面61a、及び第2部分62の内側部分64の表面64aを誘電体層7から露出させている。X軸方向及びY軸方向のいずれにおいても、誘電体層7の外縁は、上部クラッド層6の外縁(半導体基板2の外縁)に至っている。誘電体層7は、上部クラッド層6と後述する金属層81との間の密着性を高める密着層としても機能する。
X軸方向における開口7aの幅W3は、X軸方向における半導体メサ4の幅W2の2倍以上である。幅W3は、幅W2の5倍以上であってもよい。一例として、幅W3は50μm程度であり、幅W2は5μm程度である。また、開口7aの幅W3は、上部クラッド層6の厚さの10倍以上である。上部クラッド層6の厚さとは、Z軸方向における上部クラッド層6の厚さの最大厚さであり、この例では、上部クラッド層6の第1部分61の厚さT1である。上述したとおり、第1部分61の厚さT1は、例えば3.5μm程度である。
誘電体層7は、一対の溝部68の各々に入り込んでいる。誘電体層7は、溝部68内においては溝部68の内面に沿って延在しており、溝部68の内面に密着している。
第1電極8は、金属層81と、メッキ層82と、を有している。金属層81は、例えば、Ti/Au層であり、メッキ層82を形成するための下地層(シード層)として機能する。メッキ層82は、金属層81上に形成されている。メッキ層82は、例えばAuメッキ層である。Z軸方向における第1電極8の厚さは、例えば8μm以上である。
金属層81は、上部クラッド層6の表面6a上にわたって延在するように、一体的に形成されている。より具体的には、金属層81は、第1部分61の頂面61a及び側面上、並びに、接続部分63の傾斜面63aを含む第2部分62の表面62a上にわたって形成されている。すなわち、金属層81は、第1領域R1及び第2領域R2にわたって延在している。金属層81は、一対の溝部68の各々に入り込んでいる。金属層81は、溝部68内においては溝部68の内面に沿って延在しており、誘電体層7を介して溝部68の内面に結合されている。
金属層81は、誘電体層7の開口7aを介して、第1部分61の頂面61a及び側面、並びに、接続部分63の傾斜面63aを含む第2部分62の内側部分64の表面64aに接触している。金属層81は、第2部分62の外側部分65においては、誘電体層7を介して第2部分62上に形成されている。すなわち、誘電体層7は、第2部分62の外側部分65と第1電極8との間に配置されている。
金属層81と、上部クラッド層6の第1部分61の頂面61aとの間には、コンタクト層(図示省略)が配置されている。コンタクト層は、例えばSiドープInGaAs層である。金属層81は、コンタクト層を介して第1部分61の頂面61aに接触している。これにより、第1電極8は、コンタクト層を介して上部クラッド層6に電気的に接続されている。X軸方向及びY軸方向のいずれにおいても、金属層81の外縁は、誘電体層7の外縁(半導体基板2の外縁)よりも内側に位置している。X軸方向における金属層81の外縁と誘電体層7の外縁(半導体基板2の外縁)との間の距離は、例えば50μm程度である。
メッキ層82は、一対の溝部68の各々に入り込んでいる。これにより、メッキ層82における第1の側S1の表面82aには、一対の凹部(溝部)83が形成されている。一対の凹部83は、それぞれ、Z軸方向から見た場合に、一対の溝部68と重なっている。各凹部83は、Y軸方向に沿って直線状に延在し、メッキ層82の両外縁に至っている。Y軸方向に垂直な断面において、凹部83の形状は、溝部68に対応した形状(溝部68と相似な形状)となっている。
メッキ層82の表面82aには、金属製の複数のワイヤWRが電気的に接続されている。各ワイヤWRは、例えばワイヤボンディングにより形成され、メッキ層82を介して金属層81に電気的に接続されている。金属層81(メッキ層82)と各ワイヤWRとの接続位置は、Z軸方向から見た場合に、誘電体層7と重なっている。当該接続位置は、X軸方向において凹部83よりも内側に位置している。なお、ワイヤWRの本数は限定されず、1本のワイヤWRのみが設けられていてもよい。
第2電極9は、半導体基板2における第2の側S2の表面2b上に形成されている。第2電極9は、例えば、AuGe/Au膜、AuGe/Ni/Au膜、又はAu膜である。第2電極9は、半導体基板2を介して下部クラッド層3に電気的に接続されている。
量子カスケードレーザ素子1では、第1電極8及び第2電極9を介して活性層41にバイアス電圧が印加されると、活性層41から光が発せられ、当該光のうち所定の中心波長を有する光が分布帰還構造において共振させられる。これにより、所定の中心波長を有するレーザ光が第1端面4c及び第2端面4dの各々から出射される。なお、第1端面4c及び第2端面4dの一方に高反射膜が形成されていてもよい。この場合、所定の中心波長を有するレーザ光が第1端面4c及び第2端面4dの他方から出射される。或いは、第1端面4c及び第2端面4dの一方の端面に低反射膜が形成されていてもよい。また、低反射膜が形成された端面とは異なる他方の端面に高反射膜が形成されてもよい。これらのいずれの場合にも、所定の中心波長を有するレーザ光が第1端面4c及び第2端面4dの一方の端面から出射される。前者の場合には、第1端面4c及び第2端面4dの両方からレーザ光が出射される。
[量子カスケードレーザ素子の製造方法]
[量子カスケードレーザ素子の製造方法]
量子カスケードレーザ素子1の製造方法について、図3~図6を参照しつつ説明する。まず、図3(a)に示されるように、第1主面200a及び第2主面200bを有する半導体ウェハ200を用意し、半導体ウェハ200の第1主面200a上に半導体層300及び半導体層400を形成する。半導体ウェハ200は、例えばSドープInP単結晶(100)ウェハである。半導体ウェハ200は、各々が半導体基板2となる複数の部分を含んでおり、後述するように後工程においてラインLに沿って劈開される。同様に、半導体層300は、各々が下部クラッド層3となる複数の部分を含んでおり、半導体層400は、各々が半導体メサ4となる複数の部分を含んでいる。半導体層300,400は、例えば、MO-CVDによって各層(すなわち、下部クラッド層3、下部ガイド層、活性層41及び上部ガイド層の各々となる層)をエピタキシャル成長させることで形成される。
続いて、半導体層400のうち半導体メサ4となる部分(上部ガイド層となる部分)上に回折格子パターンを形成する。具体的には、例えば、回折格子パターンに対応した形状の誘電体膜を半導体層400上に形成し、当該誘電体膜をマスクとして半導体層400をドライエッチングすることで、半導体層400に回折格子パターンを形成する。誘電体膜は、例えば、SiN膜又はSiO2膜からなる。当該誘電体膜は、エッチングにより除去される。
続いて、図3(b)に示されるように、半導体層400のうち半導体メサ4となる部分上に誘電体膜100を形成し、誘電体膜100をマスクとして、半導体層400を半導体層300に至るまでドライエッチングする。誘電体膜100は、例えば、SiN膜又はSiO2膜からなる。誘電体膜100は、例えばフォトリソグラフィ及びエッチングにより、図3(b)に示される形状にパターニングされる。X軸方向における誘電体膜100の幅は、例えば6μm程度である。
続いて、図4(a)に示されるように、誘電体膜100をマスクとして半導体層400をウェットエッチングする。これにより、半導体層400に半導体メサ4が形成される。
続いて、図4(b)に示されるように、半導体層400上に埋め込み層500を形成する。埋め込み層500は、各々が埋め込み層5となる複数の部分を含んでいる。埋め込み層500は、例えば、MO-CVDによる結晶成長により形成される。誘電体膜100がマスクとして機能することで、誘電体膜100上には埋め込み層500が形成されない。
続いて、図5(a)に示されるように、誘電体膜100をエッチングにより除去し、埋め込み層500上に半導体層600を形成する。半導体層600は、各々が上部クラッド層6となる複数の部分を含んでいる。半導体層600は、例えば、MO-CVDによる結晶成長により形成される。また、このとき、半導体層600上に、各々がコンタクト層となる複数の部分を含む半導体層(図示省略)を、MO-CVDによる結晶成長により形成する。
続いて、図5(b)に示されるように、半導体層600のうち上部クラッド層6の第1部分61となる部分上に誘電体膜110を形成し、誘電体膜110をマスクとして半導体層600をエッチングする。これにより、半導体層600に第1部分61及び第2部分62を有する上部クラッド層6が形成される。誘電体膜110は、例えば、SiN膜又はSiO2膜からなる。誘電体膜110は、例えばフォトリソグラフィ及びエッチングにより、図5(b)に示される形状にパターニングされる。誘電体膜110は、エッチングにより除去される。続いて、半導体層600及び埋め込み層500に、一対の溝部68を形成する。具体的には、例えば、上部クラッド層6上に誘電体膜を形成し、当該誘電体膜をマスクとして半導体層600及び埋め込み層500をエッチングすることで、一対の溝部68を形成する。当該誘電体膜は、エッチングにより除去される。
続いて、図6(a)に示されるように、半導体層600上に誘電体層700を形成する。誘電体層700は、各々が誘電体層7となる複数の部分を含んでいる。誘電体層700は、例えばフォトリソグラフィ及びエッチングにより、図6(a)に示される形状にパターニングされる。これにより、誘電体層700には開口7a(コンタクトホール)が形成される。
続いて、図6(a)に示されるように、上部クラッド層6の第1部分61及び第2部分62上にわたって金属層810を形成した後に、メッキにより、金属層810上にメッキ層820を形成する。金属層810は、各々が金属層81となる複数の部分を含んでおり、メッキ層820は、各々がメッキ層82となる複数の部分を含んでいる。金属層810は、例えば、50nm程度の厚さを有するTiと100nm程度の厚さを有するAuをこの順序でスパッタ又は蒸着することで形成されるオーミック電極である。メッキ層820の厚さは、5μm~8μm程度である。ラインL上の金属層810は、メッキ層820の形成後に、例えばエッチングにより除去される。ラインLは、量子カスケードレーザ素子1となる複数の部分同士の間を仕切る劈開予定ラインである。
続いて、図6(b)に示されるように、半導体ウェハ200の第2主面200bを研磨することにより、半導体ウェハ200を薄化する。続いて、半導体ウェハ200の第2主面200b上に電極層900を形成する。電極層900は、各々が第2電極9となる複数の部分を含んでいる。電極層900には、合金熱処理が施されてもよい。続いて、ラインLに沿って、半導体ウェハ200、半導体層300、埋め込み層500、半導体層600及び誘電体層700を劈開する。これにより、複数の量子カスケードレーザ素子1が得られる。
[量子カスケードレーザ装置の構成]
[量子カスケードレーザ装置の構成]
図7に示されるように、量子カスケードレーザ装置10は、量子カスケードレーザ素子1Aと、支持部材11と、接合材12と、CW駆動部(駆動部)13と、を備えている。量子カスケードレーザ素子1Aは、ワイヤWRが設けられていない点を除き、上述した量子カスケードレーザ素子1と同一の構成を有している。
支持部材11は、本体部111と、電極パッド112と、を有している。支持部材11は、例えば、本体部111がAlNによって形成されたサブマントである。支持部材11は、半導体メサ4が半導体基板2に対して支持部材11側に位置した状態(すなわち、エピサイドダウンの状態)で、量子カスケードレーザ素子1Aを支持している。なお、上述した量子カスケードレーザ素子1を備える量子カスケードレーザ装置においては、半導体メサ4が半導体基板2に対して支持部材11とは反対側に位置した状態(すなわち、エピサイドアップの状態)で、支持部材11が量子カスケードレーザ素子1を支持し得る。
接合材12は、エピサイドダウンの状態で、支持部材11の電極パッド112と量子カスケードレーザ素子1Aの第1電極8とを接合している。接合材12は、例えば、AuSnからなる半田である。接合材12は、第1電極8のメッキ層82に形成された一対の凹部83に入り込んでいる。接合材12のうち電極パッド112と第1電極8との間に配置された部分の厚さは、例えば、数μm程度である。
CW駆動部13は、量子カスケードレーザ素子1Aがレーザ光を連続発振するように量子カスケードレーザ素子1Aを駆動する。CW駆動部13は、支持部材11の電極パッド112及び量子カスケードレーザ素子1Aの第2電極9の各々に電気的に接続されている。CW駆動部13を電極パッド112及び第2電極9の各々に電気的に接続するために、電極パッド112及び第2電極9の各々に対してワイヤボンディングが実施される。
量子カスケードレーザ装置10では、支持部材11側にヒートシンク(図示省略)が設けられている。そのため、エピサイドダウンの状態で量子カスケードレーザ素子1Aが支持部材11に実装されていることで、半導体メサ4の放熱性を向上することができる。量子カスケードレーザ素子1Aがレーザ光を連続発振するように駆動される場合には、エピサイドダウンの構成が有効である。特に、中赤外領域における比較的短い中心波長(例えば、4μm~6μmのいずれかの値の中心波長)を有するレーザ光を発振するように活性層41が構成されており、且つ量子カスケードレーザ素子1Aがレーザ光を連続発振するように駆動される場合には、エピサイドダウンの構成が有効である。なお、量子カスケードレーザ素子1Aがエピサイドダウンの状態で実装可能であるのは、埋め込み層5の表面5a及び半導体メサ4の頂面4aにより形成された平面上に上部クラッド層6及び第1電極8が形成されていることで、第1電極8の表面が略平坦に形成されているためである。
[作用及び効果]
[作用及び効果]
量子カスケードレーザ素子1は、半導体メサ4をX軸方向(半導体基板2の幅方向)に沿って挟むように形成された埋め込み層5を備えている。これにより、活性層41で生じる熱を効果的に放熱することができる。また、上部クラッド層6における第1の側S1(半導体基板2とは反対側)の表面6aに、Y軸方向(光導波方向)に沿って延在する一対の溝部68が形成されており、一対の溝部68が、X軸方向において上部クラッド層6を4つの領域P1,P2に等分した場合の外側の2つの領域P2にそれぞれ配置されており、金属層81が各溝部68に入り込んでいる。金属層81が各溝部68に入り込んでいることにより、金属層81と上部クラッド層6との間の結合強度を向上することができる。その結果、金属層81の剥がれ又は劣化を抑制することができ、レーザ素子としての安定性を向上することができる。特に、金属層81に剥がれ等が生じ易い外側の領域P2において金属層81が各溝部68に入り込んでいることで、金属層81の剥がれ等を効果的に抑制することができる。また、一対の溝部68が外側の領域P2に配置されていることで、上部クラッド層6における一対の溝部68間の部分の幅を広く形成することができる。その結果、放熱性を一層向上することができる。よって、量子カスケードレーザ素子1によれば、放熱性の向上及び安定性の向上を図ることができる。その結果、中赤外領域における比較的短い中心波長(例えば、4μm~6μmのいずれかの値の中心波長)のレーザ光を連続発振するように量子カスケードレーザ素子1を駆動する場合でも、放熱性の向上及び高次モードの発振の抑制を十分に図ることができ、高い歩留まりを実現することができる。なお、量子カスケードレーザにおいて中心波長6μm以下のレーザ光を発振するためには駆動電圧を大きくする必要があるが、駆動電圧を大きくすると発熱量が多くなる。そのため、連続発振を実現するためには、良好な放熱性を確保する必要がある。
各溝部68が、埋め込み層5に至っている。これにより、金属層81の剥がれ等を一層効果的に抑制することができる。また、一対の溝部68によって上部クラッド層6が電気的に分離されている。これにより、量子カスケードレーザ素子1となる部分を複数含む半導体ウェハを劈開して量子カスケードレーザ素子1を得る場合に、劈開前の素子が横方向のみに連なるレーザバーの状態において、複数の量子カスケードレーザ素子1を個別に電気的及び光学的に検査することができる。
メッキ層82における第1の側S1の表面82aに、凹部83が形成されている。これにより、量子カスケードレーザ素子1Aを支持部材11に対して接合材12により接合する際に、凹部83を接合材12の逃げ部として機能させることができ、量子カスケードレーザ素子1Aの側面に接合材12が這い上がるのを抑制することができる。
一対の凹部83が、それぞれ、Z軸方向から見た場合に、一対の溝部68と重なっている。溝部68を有する上部クラッド層6上に金属層81及びメッキ層82を形成することにより、このような凹部83を容易に形成することができる。
上部クラッド層6と金属層81との間に配置された誘電体層7に、Z軸方向から見た場合に半導体メサ4と重なる第1領域R1において上部クラッド層6を誘電体層7から露出させる開口7aが形成されている。金属層81が、開口7aを介して上部クラッド層6に接触している。これにより、誘電体層7により金属層81と上部クラッド層6との間の結合強度を向上することができ、金属層81の剥がれ等を一層抑制することができる。
誘電体層7が、各溝部68に入り込んでいる。これにより、金属層81の剥がれ等をより一層抑制することができる。
X軸方向における開口7aの幅W3が、半導体メサ4の幅W2の2倍以上である。これにより、金属層81が上部クラッド層6に接触する領域を広くすることができ、放熱性をより一層向上することができる。
X軸方向における開口7aの幅W2が、上部クラッド層6の厚さ(第1部分61の厚さT1)の10倍以上である。これにより、金属層81が上部クラッド層6に接触する領域を広くすることができ、放熱性をより一層向上することができる。
金属層81とワイヤWRとの接続位置が、Z軸方向から見た場合に、誘電体層7と重なっている。これにより、ワイヤWRから金属層81に作用する引張応力により金属層81に剥がれ等が生じるのを抑制することができる。
上部クラッド層6の厚さは、Z軸方向から見た場合に少なくとも一部が半導体メサ4と重なる第1領域R1と比べて、X軸方向において第1領域R1よりも外側に位置する第2領域R2において、薄化されており、金属層81は、第1領域R1及び第2領域R2にわたって延在していてもよい。量子カスケードレーザ素子1では、幅方向におけるリッジ部の中央部に強度のピークを有する基本モードの光を安定的に出力するために、中央部の両側に強度のピークを有する高次モードの光の発振を抑制することが求められる。半導体メサ4を幅方向に沿って挟む埋め込み層5が設けられている場合、放熱性を向上することができる一方で、埋め込み層5による光の閉じ込め効果は弱いため、高次モードの光が発振し易くなる。この点、この量子カスケードレーザ素子1では、上部クラッド層6の厚さが、Z軸方向から見た場合に少なくとも一部が半導体メサ4と重なる第1領域R1と比べて、X軸方向において第1領域R1よりも外側に位置する第2領域R2において、薄化されており、金属層81が、第1領域R1及び第2領域R2にわたって延在している。これにより、第2領域R2に至るように形成された金属層81によって高次モードの光を吸収することができ、高次モードの発振を抑制することができる。
ここで、図8及び図9を参照しつつ、高次横モードの発振抑制効果について更に説明する。図8は、半導体メサ4の中心をX軸の原点として、半導体基板2の幅方向における電界強度分布を示している。基本モードM0の強度分布が実線で示され、1次モードM1の強度分布が二点鎖線で示されている。図8に示されるように、基本モードM0の光は、半導体メサ4の中心付近に強度のピークを有しており、1次モードM1の光は、半導体メサ4の中心の両側に強度のピークを有している。
図9(a)は、光導波方向Aから見た場合の基本モードM0の広がりを示す図であり、図9(b)は、光導波方向Aから見た場合の1次モードM1の広がりを示す図である。図9(a)及び図9(b)に示されるように、基本モードM0及び1次モードM1の各々は、長軸がZ軸方向に沿った略楕円状の広がりを有している。上述したとおり、光を吸収し易い金属層81が第2領域R2に(第2部分62上に)至るように形成されていることで、基本モードM0の光の損失を抑制しつつ(基本モードM0の光を閉じ込めつつ)、1次モードM1の光の発振を抑制することができる。
第1領域R1における上部クラッド層6(上部クラッド層6の第1部分61)の幅W1が、半導体メサ4の幅W2以上である。これにより、基本モードの損失を抑制しつつ、高次モードの発振を抑制することができる。
第1領域R1における上部クラッド層6の幅W1が、半導体メサ4の幅W2の4倍以下である。これにより、高次モードの発振を効果的に抑制することができる。
第2領域R2における上部クラッド層6(上部クラッド層6の第2部分62)の厚さT2が、第1領域R1における上部クラッド層6の厚さT1の半分以下である。これにより、高次モードの発振をより一層効果的に抑制することができる。
上部クラッド層6における第1の側S1の表面6aが、第1領域R1と第2領域R2との間の境界部に形成された傾斜面63aを含んでおり、傾斜面63aが、Y軸方向から見た場合に、半導体基板2に近づくにつれて外側に向かうように傾斜している。傾斜面63aが、Y軸方向から見た場合に、活性層41に向けて凸となるように湾曲している。これにより、傾斜面63a上に形成される金属層81の均一性を高めることができ、金属層81が不均一であることに起因して高次モードの発振抑制特性にばらつきが生じるのを抑制することができる。また、傾斜面63a上の金属層81を基本モードに沿った形状とすることができる。その結果、基本モードの損失を抑制しつつ高次モードの発振を抑制することができるとの上記効果が顕著に奏される。
量子カスケードレーザ装置10では、接合材12が、半導体メサ4が半導体基板2に対して支持部材11側に位置し、且つ接合材12が凹部83に入り込んだ状態で、電極パッド112とメッキ層82とを接合している。これにより、凹部83が接合材12の逃げ部として機能することで、量子カスケードレーザ素子1Aの側面に接合材12が這い上がることが抑制されている。また、誘電体層7が上部クラッド層6の外縁(半導体基板2の外縁)に至っていることで、半導体基板2の表面2b側へ接合材12が這い上がることが一層抑制されている。
CW駆動部13が、レーザ光を連続発振するように量子カスケードレーザ素子1Aを駆動する。この場合、活性層41において多くの熱が発生する。この点、量子カスケードレーザ装置10では、上述のとおり放熱性が向上されているため、活性層41において発生した熱を良好に放熱することができる。
[変形例]
[変形例]
図10に示される変形例に係る量子カスケードレーザ素子1Bでは、上部クラッド層6の厚さが、一対の溝部68が形成された部分を除いて、一様となっている(変化していない)。量子カスケードレーザ素子1Bは、その点以外は実施形態の量子カスケードレーザ素子1と同一の構成を有している。量子カスケードレーザ素子1Bによっても、上記実施形態の量子カスケードレーザ素子1と同様に、放熱性の向上及び安定性の向上を図ることができる。また、上部クラッド層6のうち厚く形成された部分が広いため、放熱性をより一層向上することができる。
本開示は、上述した実施形態及び変形例に限定されない。各構成の材料及び形状には、上述した材料及び形状に限らず、様々な材料及び形状を採用することができる。活性層41には、公知の他の量子カスケード構造を適用することができる。上部ガイド層は、分布帰還構造として機能する回折格子構造を有していなくてもよい。
Y軸方向における金属層81の外縁は、誘電体層7の外縁に至っていてもよい。この場合、第1端面4c及び第2端面4dでの放熱性を向上することができる。メッキ層82が設けられず、金属層81のみによって第1電極8が構成されていてもよい。この場合、ワイヤWRは、金属層81における第1の側S1の表面に接続されていてもよい。
第2領域R2における上部クラッド層6(第2部分62)の厚さT2は、0であってもよい。換言すれば、第2部分62が設けられず、上部クラッド層6が、第1領域R1に位置する第1部分61のみを有していてもよい。この場合でも、上部クラッド層6の厚さが第1領域R1と比べて第2領域R2において薄化されているとみなすことができる。この場合、金属層81は、上部クラッド層6の第1部分61上、及び埋め込み層5上にわたって形成される。このような変形例によっても、上記実施形態と同様に、放熱性の向上及び高次モードの発振の抑制を図ることができる。
埋め込み層5における第1の側S1の表面5aは、半導体メサ4の頂面4aよりも第1の側S1に位置していてもよいし、頂面4aよりも第2の側S2に位置していてもよい。上部クラッド層6の第1部分61の幅W1は、半導体メサ4の幅W2に等しくてもよいし、半導体メサ4の幅W2よりも小さくてもよい。第1領域R1の少なくとも一部がZ軸方向から見た場合に半導体メサ4と重なっていればよく、第1領域R1の全体が半導体メサ4と重なっていてもよい。この場合、第1部分61の幅W1は、半導体メサ4の幅W2以下となる。第1部分61と第2部分62との境界部に接続部分63が形成されていなくてもよい。溝部68は、埋め込み層5に至っていなくてもよい。溝部68は、上部クラッド層6及び埋め込み層5を貫通して下部クラッド層3に至っていてもよい。
1,1A,1B…量子カスケードレーザ素子、2…半導体基板、4…半導体メサ、41…活性層、5…埋め込み層、6…上部クラッド層、6a…表面、63a…傾斜面、68…溝部、7…誘電体層、7a…開口、10…量子カスケードレーザ装置、11…支持部材、112…電極パッド、12…接合材、13…CW駆動部(駆動部)、81…金属層、82…メッキ層、83…凹部、A…光導波方向、P1…内側の領域、P2…外側の領域、R1…第1領域、R2…第2領域、WR…ワイヤ。
Claims (19)
- 半導体基板と、
量子カスケード構造を有する活性層を含み、光導波方向に沿って延在するように前記半導体基板上に形成された半導体メサと、
前記半導体メサを前記半導体基板の幅方向に沿って挟むように形成された埋め込み層と、
前記半導体メサ及び前記埋め込み層上にわたって形成されたクラッド層と、
前記クラッド層上に形成された金属層と、を備え、
前記クラッド層における前記半導体基板とは反対側の表面には、前記光導波方向に沿って延在する一対の溝部が形成されており、
前記一対の溝部は、前記半導体基板の幅方向において前記クラッド層を4つの領域に等分した場合の外側の2つの領域にそれぞれ配置されており、
前記金属層は、前記一対の溝部に入り込んでいる、量子カスケードレーザ素子。 - 前記一対の溝部は、前記埋め込み層に至っている、請求項1に記載の量子カスケードレーザ素子。
- 前記金属層上に形成されたメッキ層を更に備え、
前記メッキ層における前記半導体基板とは反対側の表面には、凹部が形成されている、請求項1又は2に記載の量子カスケードレーザ素子。 - 前記凹部は、一対設けられており、
前記一対の凹部は、それぞれ、前記半導体基板の厚さ方向から見た場合に、前記一対の溝部と重なっている、請求項3に記載の量子カスケードレーザ素子。 - 前記クラッド層と前記金属層との間に配置された誘電体層を更に備え、
前記誘電体層には、前記半導体基板の厚さ方向から見た場合に前記半導体メサと重なる領域において前記クラッド層を前記誘電体層から露出させる開口が形成されており、
前記金属層は、前記開口を介して前記クラッド層に接触している、請求項1~4のいずれか一項に記載の量子カスケードレーザ素子。 - 前記誘電体層は、前記一対の溝部に入り込んでいる、請求項5に記載の量子カスケードレーザ素子。
- 前記半導体基板の幅方向における前記開口の幅は、前記半導体メサの幅の2倍以上である、請求項5又は6に記載の量子カスケードレーザ素子。
- 前記半導体基板の幅方向における前記開口の幅は、前記クラッド層の厚さの10倍以上である、請求項5~7のいずれか一項に記載の量子カスケードレーザ素子。
- 前記金属層に電気的に接続された金属製のワイヤを更に備え、
前記金属層と前記ワイヤとの接続位置は、前記半導体基板の厚さ方向から見た場合に、前記誘電体層と重なっている、請求項5~8のいずれか一項に記載の量子カスケードレーザ素子。 - 前記クラッド層の厚さは、前記半導体基板の厚さ方向から見た場合に少なくとも一部が前記半導体メサと重なる第1領域と比べて、前記半導体基板の幅方向において前記第1領域よりも外側に位置する第2領域において、薄化されており、
前記金属層は、前記第1領域及び前記第2領域にわたって延在している、請求項1~9のいずれか一項に記載の量子カスケードレーザ素子。 - 前記第1領域における前記クラッド層の幅は、前記半導体メサの幅以上である、請求項10に記載の量子カスケードレーザ素子。
- 前記第1領域における前記クラッド層の幅は、前記半導体メサの幅の4倍以下である、請求項10又は11に記載の量子カスケードレーザ素子。
- 前記第2領域における前記クラッド層の厚さは、前記第1領域における前記クラッド層の厚さの半分以下である、請求項10~12のいずれか一項に記載の量子カスケードレーザ素子。
- 前記クラッド層における前記半導体基板とは反対側の表面は、前記第1領域と前記第2領域との間の境界部に形成された傾斜面を含んでおり、
前記傾斜面は、前記光導波方向から見た場合に、前記半導体基板に近づくにつれて外側に向かうように傾斜している、請求項10~13のいずれか一項に記載の量子カスケードレーザ素子。 - 前記傾斜面は、前記光導波方向から見た場合に、前記活性層に向けて凸となるように湾曲している、請求項14に記載の量子カスケードレーザ素子。
- 前記クラッド層の厚さは、前記一対の溝部が形成された部分を除いて、一様である、請求項1~9のいずれか一項に記載の量子カスケードレーザ素子。
- 請求項1~16のいずれか一項に記載の量子カスケードレーザ素子と、
前記量子カスケードレーザ素子を駆動する駆動部と、を備える、量子カスケードレーザ装置。 - 電極パッドを有し、前記量子カスケードレーザ素子を支持する支持部材と、
前記支持部材と前記量子カスケードレーザ素子とを接合する接合材と、を更に備え、
前記量子カスケードレーザ素子は、前記金属層上に形成されたメッキ層を備え、
前記メッキ層における前記半導体基板とは反対側の表面には、凹部が形成されており、
前記接合材は、前記半導体メサが前記半導体基板に対して前記支持部材側に位置し、且つ前記接合材が前記凹部に入り込んだ状態で、前記電極パッドと前記メッキ層とを接合している、請求項17に記載の量子カスケードレーザ装置。 - 前記駆動部は、レーザ光を連続発振するように前記量子カスケードレーザ素子を駆動する、請求項17又は18に記載の量子カスケードレーザ装置。
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